シリコン装置
【課題】強誘電体層中の金属原子がシリコン層に拡散することを抑制または防止して、小型化および特性の向上を図ることができる構造のシリコン装置を提供する。
【解決手段】シリコン装置としてのインクジェットプリンタヘッド１は、シリコン基板２と、シリコン基板２上に形成された酸化シリコン層５Ｂと、酸化シリコン層５Ｂ上に形成された拡散防止膜７０と、拡散防止膜７０上に設けられた圧電素子６とを含む。シリコン基板２にはインク溜まりとしての加圧室６２が形成されており、その天面部の薄いシリコン層５Ａと酸化シリコン層５Ｂとが振動膜５を構成している。圧電素子６は、拡散防止膜７０に接する下部電極７と、下部電極７上に設けられた圧電体層８と、圧電体層８上に設けられた上部電極９とを含む。拡散防止膜７０は、圧電体層８中の金属原子の拡散を防ぐ。
【解決手段】シリコン装置としてのインクジェットプリンタヘッド１は、シリコン基板２と、シリコン基板２上に形成された酸化シリコン層５Ｂと、酸化シリコン層５Ｂ上に形成された拡散防止膜７０と、拡散防止膜７０上に設けられた圧電素子６とを含む。シリコン基板２にはインク溜まりとしての加圧室６２が形成されており、その天面部の薄いシリコン層５Ａと酸化シリコン層５Ｂとが振動膜５を構成している。圧電素子６は、拡散防止膜７０に接する下部電極７と、下部電極７上に設けられた圧電体層８と、圧電体層８上に設けられた上部電極９とを含む。拡散防止膜７０は、圧電体層８中の金属原子の拡散を防ぐ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリコン層および強誘電体層を有するシリコン装置に関する。このような装置には、強誘電体層をキャパシタ膜としたキャパシタを含むもの、強誘電体層を圧電体としたアクチュエータまたはセンサを含むものなどがある。
【背景技術】
【０００２】
特許文献１は、圧電方式のインクジェットプリンタヘッドを開示している。これは、シリコン装置で構成されたアクチュエータの一例である。特許文献１のインクジェットプリンタヘッドは、シリコン基板と、シリコン基板上に形成された酸化シリコン膜からなる振動膜と、振動膜上に設けられた圧電素子とを含む。シリコン基板には、エッチングによって加圧室が形成されており、この加圧室に振動膜が臨んでいる。加圧室にはインクが導入されるようになっている。圧電素子は、振動膜上に形成された下部電極と、下部電極上に形成された圧電体と、圧電体上に形成された上部電極とを含む。圧電体は、ＰＺＴ（チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）で構成されている。上部電極および下部電極の間に電圧を印加して圧電素子を駆動することにより、振動膜が振動する。これにより、加圧室の容積が変化し、加圧室内のインクをノズルから押し出して吐出できる。
【０００３】
特許文献２は、強誘電体キャパシタを開示している。強誘電体キャパシタは、シリコン基板上に形成された下部電極と、下部電極上に形成された強誘電体容量膜と、強誘電体容量膜上に形成された上部電極とを含む。強誘電体容量膜は、ＳＢＴ（タンタル酸ビスマスストロンチウムＳｒＢｉ２Ｔａ２Ｏ９）、ＢＳＴ（チタン酸バリウムストロンチウム（Ｂａ，Ｓｒ）ＴｉＯ３）などからなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−５６９３９号公報
【特許文献２】特開２００９−２７２３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＰＺＴ、ＳＢＴ、ＢＳＴに代表される強誘電体は、金属原子を含んでいる。この金属原子は、電極膜を透過して拡散し、シリコン基板にまで至ることがある。
より具体的に説明すると、旧来のインクジェットプリンタヘッドにおいて用いられてきた圧電素子では、シリコン層およびその上に形成された酸化シリコン層の全体で５０μｍ程度の厚さの振動膜上に、圧電体（ＰＺＴ）の厚さが１００μｍ程度の圧電素子が配置されていた。この構造では、酸化シリコン層およびシリコン層への金属原子（ＰＺＴの場合はＰｂ）の拡散が生じても、振動膜が十分に厚いため、振動膜の特性が許容できないほど悪化することはなかった。また、圧電体も厚く形成されているため、金属原子が抜け出しても、許容できないほどの特性変化が生じることはなかった。
【０００６】
ところが、最近のインクジェットプリンタヘッドには、多数色のインクの微小液滴を吐出することが求められている。そのため、各色のインクを吐出するためにプリンタヘッドに組み込まれるノズルユニットを小さくする必要があり、かつ圧電体および振動膜を薄くして微小液滴を吐出できるようにする必要がある。このような薄い圧電体から金属原子が抜け出すと、十分な駆動力が得られないおそれがある。また、薄い振動膜中に金属原子が拡散すると、振動膜の脆性が悪化し、耐久性が損なわれる。さらに、シリコン基板上に、プリンタヘッドだけでなく、その駆動回路等を構成するトランジスタ等の素子をも作り込む場合には、シリコン基板へと拡散した金属原子が、それらの素子の特性を著しく悪化させる。とくに、圧電体形成のための熱処理時に金属原子が拡散しやすい。
【０００７】
インクジェットプリンタヘッドだけでなく、シリコン基板に形成した振動膜上に圧電素子を有する装置には、同様の課題がある。
さらにまた、ＳＢＴ、ＢＳＴを強誘電体キャパシタ膜として用いた強誘電体キャパシタ素子においても同様の課題がある。すなわち、強誘電体キャパシタ膜中の金属原子（ＳＢＴの場合は、ストロンチウムおよびビスマス。ＢＳＴの場合は、バリウムおよびストロンチウム）が、電極を透過してシリコン基板へと拡散すると、強誘電体キャパシタ膜の誘電率が低下したり、シリコン基板に作り込まれた他の素子の特性を著しく変化させたりする恐れがある。とくに、装置全体が小型になるほど、強誘電体キャパシタ素子はシリコン基板中の他の素子の近くに配置されることになるから、この問題が顕在化する。
【０００８】
そこで、この発明は、強誘電体層中の金属原子がシリコン層に拡散することを抑制または防止して、小型化および特性の向上を図ることができる構造のシリコン装置を提供する。
【課題を解決するための手段】
【０００９】
上記の目的を達成するための請求項１記載の発明は、シリコン層と、前記シリコン層に積層された金属層と、前記金属層に積層され、金属原子を含む強誘電体層と、前記シリコン層と前記強誘電体層との間に介在するように積層され、前記強誘電体層中の金属原子の前記シリコン層への拡散を防止する拡散防止膜とを含む、シリコン装置である。
この構成によれば、シリコン層と強誘電体層との間に拡散防止膜が介在しており、この拡散防止膜によって、強誘電体層中の金属原子がシリコン層に拡散することが抑制または防止される。これにより、強誘電体層およびシリコン層の特性（とくに脆性）が悪化したり、シリコン層に作り込まれた素子の特性が悪化したりすることを回避できる。これにより、強誘電体層およびシリコン層を薄くしたり、シリコン層中の素子と強誘電体層との距離を短くしたりすることができるから、小型で、かつ良好な特性を有するシリコン装置を提供できる。
【００１０】
シリコン層と前記金属層との間に、酸化シリコン層等の絶縁膜が形成されていてもよい。この場合、絶縁膜と前記金属層との間に前記拡散防止膜が介在していてもよい。
請求項２記載の発明は、厚部と薄部とを有するシリコン基板の前記薄部が前記シリコン層を含む振動膜を形成しており、前記強誘電体層が、圧電体層であって、下部電極としての前記金属層と上部電極との間に前記圧電体層が積層されて圧電素子が構成されている、請求項１に記載のシリコン装置である。
【００１１】
この構成によれば、シリコン基板の薄部が、シリコン層を含む振動膜を構成しており、この振動膜に圧電素子が接している。振動膜をなすシリコン層と圧電体層との間には、拡散防止膜が介在しているので、圧電体層中の金属原子が振動膜を構成するシリコン層へと拡散することを回避できる。これにより、金属原子の拡散に起因して振動膜の特性、とりわけ脆性が悪くなることを回避できる。さらに、シリコン基板に素子が形成されている場合には、当該素子の特性の悪化を回避できる。
【００１２】
圧電体層は、ＰＺＴ（チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）層、またはＫＮＮ（ニオブ酸カリウムナトリウム（Ｋ，Ｎａ）ＮｂＯ３）層であってもよい。ＰＺＴ層の場合、金属原子としての鉛原子の拡散が拡散防止膜によって抑制または防止される。ＫＮＮ層の場合、金属原子としてのナトリウム原子の拡散が拡散防止膜によって抑制または防止される。
【００１３】
シリコン層と前記下部電極との間に酸化シリコン層等の絶縁層が形成されていて、この絶縁層が前記シリコン層とともに前記振動膜を形成していてもよい。この場合に、前記拡散防止膜は、前記絶縁層と前記下部電極との間に介在されてもよい。
請求項３記載の発明は、前記下部電極、前記圧電体層および前記上部電極が、前記振動膜を変形させるアクチュエータを構成している、請求項２に記載のシリコン装置である。
【００１４】
この構成によれば、下部電極および上部電極間に駆動電圧を印加することによって、逆圧電効果によって、圧電体層を膨張／収縮させることができ、これによって、振動膜を変形（振動）させることができる。圧電体層中の金属原子が振動膜へと拡散することを回避できるので、圧電体層は十分な駆動力を発生することができる。そればかりでなく、振動膜の特性、とりわけ脆性が悪化することを回避できるから、振動膜を有するアクチュエータの耐久性を向上できる。
【００１５】
請求項４記載の発明は、前記振動膜によって区画されるインク溜まりが形成されており、前記シリコン装置が、前記振動膜を変形させることによって、前記インク溜まりのインクを加圧して吐出させるインクノズルを構成している、請求項３に記載のシリコン装置である。
この構成によれば、振動膜を変形（振動）させることにより、インク溜まりのインクを加圧して吐出する構造のインクノズルを提供できる。このインクノズルは、インクジェットプリンタヘッドに適用することができる。小型化および微小液滴吐出のために圧電体層および振動膜を薄くする場合であっても、圧電体層中の金属原子の拡散に起因する駆動力の低下を回避でき、かつ振動膜の脆性悪化を回避して十分な耐久性を実現できる。
【００１６】
インクノズルの他にも、マイクロホン（とくにＭＥＭＳ(Micro Electro Mechanical Systems)技術により作製されるシリコンマイク）も、アクチュエータの一例である。
請求項５記載の発明は、前記下部電極、前記圧電体層および前記上部電極が、前記振動膜の変形によって前記圧電体層が発生する電圧を取り出すセンサを構成している、請求項２に記載のシリコン装置である。
【００１７】
この構成によれば、振動膜が変形（振動）することによって圧電体層に歪みが生じると、圧電効果によって、上部電極と下部電極との間に電圧が発生する。この電圧を取り出すようにして、センサが構成されている。拡散防止膜による金属原子拡散防止効果によって、圧電体層の特性悪化を回避でき、かつ振動膜の特性悪化を回避できる。
センサの例は、圧力センサ、加速度センサ、角速度センサ、超音波センサ、マイクロホンを含む。たとえば、圧力センサは、振動膜の一方側を圧力測定対象空間に臨ませ、振動膜の他方側を基準圧力空間に臨ませ、振動膜の両側の圧力差に応じた振動膜の変形を圧電素子によって検出する構造とすることができる。また、加速度センサは、たとえば、振動膜に錘を形成しておき、加速度による慣性力による振動膜の変形を圧電素子によって検出する構成とすることができる。
【００１８】
請求項６記載の発明は、前記強誘電体層が鉛を含む、請求項１〜５のいずれか一項に記載のシリコン装置である。
この構成によれば、鉛原子がシリコン層へと拡散することを拡散防止膜で防止できるので、シリコン層の特性（とくに脆性）が悪化したり、シリコン層に形成された素子（トランジスタ素子など）の特性が悪化したりすることを回避できる。
【００１９】
鉛を含む強誘電体層は、ＰＺＴであってもよい。
請求項７記載の発明は、前記拡散防止膜がアルミナ膜である、請求項１〜６のいずれか一項に記載のシリコン装置である。
アルミナは原子が高密度に詰まった結晶構造を有しているので、強誘電体層中の金属原子の移動を制限して、その拡散を防止できる。
【００２０】
アルミナの他にも、酸化マグネシウムや炭化シリコンなども、同様に、原子が高密度に詰まった結晶構造を有しているので、拡散防止膜として適用することができる。
強誘電体層としては、前述のような圧電体層の他にも、強誘電体キャパシタ素子の容量膜として用いられる強誘電体キャパシタ膜を例示できる。強誘電体キャパシタ膜は、ＳＢＴ（タンタル酸ビスマスストロンチウムＳｒＢｉ２Ｔａ２Ｏ９）膜やＢＳＴ（チタン酸バリウムストロンチウム（Ｂａ，Ｓｒ）ＴｉＯ３）膜で構成することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、この発明の第１の実施形態に係るインクジェットプリンタヘッドの模式的な断面図である。
【図２】図２は、圧電素子の近傍の構成を拡大して示す部分拡大断面図である。
【図３Ａ】図３Ａは、図１に示すインクジェットプリンタヘッドの製造工程を示す模式的な断面図である。
【図３Ｂ】図３Ｂは、図３Ａに続く工程を示す模式的な断面図である。
【図３Ｃ】図３Ｃは、図３Ｂに続く工程を示す模式的な断面図である。
【図３Ｄ】図３Ｄは、図３Ｃに続く工程を示す模式的な断面図である。
【図３Ｅ】図３Ｅは、図３Ｄに続く工程を示す模式的な断面図である。
【図３Ｆ】図３Ｆは、図３Ｅに続く工程を示す模式的な断面図である。
【図３Ｇ】図３Ｇは、図３Ｆに続く工程を示す模式的な断面図である。
【図３Ｈ】図３Ｈは、図３Ｇに続く工程を示す模式的な断面図である。
【図３Ｉ】図３Ｉは、図３Ｈに続く工程を示す模式的な断面図である。
【図３Ｊ】図３Ｊは、図３Ｉに続く工程を示す模式的な断面図である。
【図３Ｋ】図３Ｋは、図３Ｊに続く工程を示す模式的な断面図である。
【図３Ｌ】図３Ｌは、図３Ｋに続く工程を示す模式的な断面図である。
【図３Ｍ】図３Ｍは、図３Ｌに続く工程を示す模式的な断面図である。
【図３Ｎ】図３Ｎは、図３Ｍに続く工程を示す模式的な断面図である。
【図３Ｏ】図３Ｏは、図３Ｎに続く工程を示す模式的な断面図である。
【図３Ｐ】図３Ｐは、図３Ｏに続く工程を示す模式的な断面図である。
【図３Ｑ】図３Ｑは、図３Ｐに続く工程を示す模式的な断面図である。
【図３Ｒ】図３Ｒは、図３Ｑに続く工程を示す模式的な断面図である。
【図３Ｓ】図３Ｓは、図３Ｒに続く工程を示す模式的な断面図である。
【図４】図４は、この発明の第２の実施形態に係る超音波センサの構成を説明するための模式的な断面図である。
【図５】図５は、この発明の第３の実施形態に係る高周波回路装置の構成を説明するための模式的な断面図である。
【発明を実施するための形態】
【００２２】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係るインクジェットプリンタヘッドの模式的な断面図である。インクジェットプリンタヘッド１は、シリコン基板２、キレビティプレートと、１０Ａ，１０Ｂ，１０Ｃとを備えている。
シリコン基板２には、ノズル形成領域３および回路形成領域４が設定されている。さらに、シリコン基板２には、インク溜まりとしての加圧室６２が形成されている。キャビティプレート１０Ａは、たとえばシリコンプレートからなる。このキャビティプレート１０Ａは、シリコン基板２の裏面に貼り合わされ、インク通路１０ａ，１１ａを形成するように構成されている。インク通路１０ａは、加圧室６２に連通し、この加圧室６２にインクを供給するインク供給路である。インク通路１１ａは、インク通路１０ａとは別の位置で加圧室６２に連通しており、インク吐出通路１１の一部を形成している。キャビティプレート１０Ｂ，１０Ｃは、プラスチック板またはステンレス板で構成されていてもよい。キャビティプレート１０Ｂは、キャビティプレート１０Ａに貼り合わされており、キャビティプレート１０Ａのインク通路１１ａと整合するインク通路１１ｂが、厚さ方向に貫通して形成されている。キャビティプレート１０Ｃは、キャビティプレート１０Ｂに貼り合わされており、キャビティプレート１０Ｂのインク通路１１ｂと整合するノズル通路１１ｃが厚さ方向に貫通して形成している。インク通路１１ａ，１１ｂおよびノズル通路１１ｃは、インク吐出通路１１を形成している。加圧室６２からインク吐出通路１１を通って、ノズル通路１１ｃの先端に形成された吐出口１１ｄから、インクが吐出される。インク通路１１ａおよび１１ｂは、それぞれの入口から出口まで一様な流路断面を有している。ノズル通路１１ｃは、インク通路１１ｂの出口に整合する入口を有し、吐出口１１ｄに向かって流路断面がテーパー状に絞られている。
【００２３】
ノズル形成領域３において、シリコン基板２の表面には、振動膜５が形成されている。振動膜５は、シリコン層５Ａと、絶縁膜である酸化シリコン（ＳｉＯ２）層５Ｂとからなる。振動膜５の厚さは、たとえば、０．５μｍ〜２μｍである。より具体的には、シリコン層５Ａの厚さがたとえば０．３μｍ〜１．４μｍ程度であり、酸化シリコン層５Ｂの厚さがたとえば０．２μｍ〜０．６μｍ程度である。シリコン層５Ａは、ノズル形成領域３において、シリコン基板２を裏面側から部分的にエッチングして加圧室６２を形成し、その加圧室６２の天面部に薄部を残すことによって形成されている。すなわち、シリコン基板２は、加圧室６２以外の部分の厚部（厚さ５０μｍ〜６０μｍ）と、加圧室６２の天面部である薄部とを有しており、その薄部が振動膜５を構成するシリコン層５Ａをなしている。
【００２４】
ノズル形成領域３において、振動膜５の表面、すなわち酸化シリコン層５Ｂの表面には、図２に拡大して示すように、アルミナ（Ａｌ２Ｏ３）からなる拡散防止膜７０が積層されている。拡散防止膜７０の膜厚は、たとえば５０Å〜１μｍである。この拡散防止膜７０上には、圧電素子６が配置されている。圧電素子６は、拡散防止膜７０上に形成された下部電極７と、下部電極７上に形成された圧電体層８と、圧電体層８上に形成された上部電極９とを備えている。言い換えれば、圧電素子６は、圧電体層８を上部電極９および下部電極７で上下から挟むことにより形成されている。そして、下部電極７と振動膜５（より具体的には酸化シリコン層５Ｂ）との間に、拡散防止膜７０が介在している。こうして、圧電体層８とシリコン層５Ａとの間に、拡散防止膜７０が介在された構造が形成されている。
【００２５】
下部電極７は、Ｔｉ（チタン）層およびＰｔ（プラチナ）層（たとえば１００ｎｍ〜１５０ｎｍ厚）を振動膜５側から順に積層した２層構造を有している。この他にも、Ａｕ（金）膜、Ｃｒ（クロム）膜、Ｎｉ（ニッケル）膜などの単膜で下部電極を形成することもできる。Ｔｉ／Ｐｔ積層構造膜で下部電極７を構成する場合、Ｔｉ層はＰｔ層を拡散防止膜７０に接着させるための接着層として機能し、Ｔｉ層と拡散防止膜７０との界面には、ＴｉＯ２層が形成される。下部電極７は、圧電体層８に接する本体部７Ａと、この本体部７Ａから側方に延びた延長部７Ｂとを有している。
【００２６】
圧電体層８は、下部電極７の本体部７Ａと平面視同形状に形成されている。圧電体層８は、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）からなる。すなわち、圧電体層８は、金属元素であるＰｂを含む。拡散防止膜７０は、Ｐｂ原子の拡散を防ぎ、Ｐｂ原子がシリコン層５Ａに達することを抑制または防止する。圧電体層８の厚さは、１μｍ〜５μｍが好ましい。振動膜５の全体の厚さは、圧電体層８の厚さと同程度か、圧電体層８の厚さの２／３程度とすることが好ましい。圧電体層８は、ＫＮＮ（ニオブ酸カリウムナトリウム（Ｋ，Ｎａ）ＮｂＯ３）層で構成されていてもよい。この場合、金属原子としてのナトリウム原子の拡散が拡散防止膜７０によって抑制または防止される。
【００２７】
上部電極９は、圧電体層８と平面視同形状に形成されている。上部電極９は、ＩｒＯ２（酸化イリジウム）層およびＩｒ（イリジウム）層を圧電体層８側から順に積層した２層構造を有している。
ノズル形成領域３において、振動膜５および圧電素子６の表面は、水素バリア膜１３により覆われている。水素バリア膜１３は、Ａｌ２Ｏ３（アルミナ）からなる。これにより、圧電体層８の水素還元による特性劣化を防止することができる。水素バリア膜１３上には、層間絶縁膜１４が積層されている。層間絶縁膜１４は、ＳｉＯ２からなる。層間絶縁膜１４上には、配線１５，１６が形成されている。配線１５，１６は、Ａｌ（アルミニウム）を含む金属材料からなる。
【００２８】
配線１５の一端部は、下部電極７の延長部７Ｂの先端部の上方に配置されている。配線１５の一端部と延長部７Ｂとの間において、水素バリア膜１３および層間絶縁膜１４を連続して貫通する貫通孔１７が形成されている。配線１５の一端部は、貫通孔１７内に入り込み、貫通孔１７内で延長部７Ｂと接続されている。
配線１６の一端部は、上部電極９の周縁部の上方に配置されている。配線１６の一端部と上部電極９との間において、水素バリア膜１３および層間絶縁膜１４を連続して貫通する貫通孔１８が形成されている。配線１６の一端部は、貫通孔１８内に入り込み、貫通孔１８内で上部電極９と接続されている。
【００２９】
配線１５，１６の各他端部は、後述する駆動回路７２に接続されている。
回路形成領域４には、たとえば、ＮチャネルＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor）２１およびＰチャネルＭＯＳＦＥＴ（Positive-channel Metal Oxide Semiconductor Field Effect Transistor）２２を含む集積回路（ＣＭＯＳ集積回路）が形成されている。この集積回路は、圧電素子６を駆動するための駆動回路７２を含む。
【００３０】
回路形成領域４において、ＮチャネルＭＯＳＦＥＴ２１が形成されるＮＭＯＳ領域２３と、ＰチャネルＭＯＳＦＥＴ２２が形成されるＰＭＯＳ領域２４とは、素子分離部２５により、それぞれ周囲から絶縁分離されている。素子分離部２５は、シリコン基板２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２μｍ〜０．５μｍのシャロートレンチ）２６の内面に形成された熱酸化膜２７と、熱酸化膜２７の内側を埋め尽くす絶縁体２８とを備えている。絶縁体２８は、たとえば、ＳｉＯ２からなる。絶縁体２８の表面は、シリコン基板２の表面と面一をなしている。
【００３１】
ＮＭＯＳ領域２３には、Ｐ型ウェル３１が形成されている。Ｐ型ウェル３１の深さは、溝２６の深さよりも大きい。Ｐ型ウェル３１の表層部には、チャネル領域３２を挟んで、Ｎ型のソース領域３３およびドレイン領域３４が形成されている。ソース領域３３およびドレイン領域３４のチャネル領域３２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＮチャネルＭＯＳＦＥＴ２１では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。
【００３２】
チャネル領域３２上には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、ＳｉＯ２からなる。ゲート絶縁膜３５上には、ゲート電極３６が形成されている。ゲート電極３６は、Ｎ型ポリシリコンからなる。ゲート絶縁膜３５およびゲート電極３６の周囲には、サイドウォール３７が形成されている。サイドウォール３７は、ＳｉＮからなる。
ソース領域３３、ドレイン領域３４およびゲート電極３６の表面には、それぞれシリサイド３８，３９，４０が形成されている。
【００３３】
ＰＭＯＳ領域２４には、Ｎ型ウェル４１が形成されている。Ｎ型ウェル４１の深さは、溝２６の深さよりも大きい。Ｎ型ウェル４１の表層部には、チャネル領域４２を挟んで、Ｐ型のソース領域４３およびドレイン領域４４が形成されている。ソース領域４３およびドレイン領域４４のチャネル領域４２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＰチャネルＭＯＳＦＥＴ２２では、ＬＤＤ構造が適用されている。
【００３４】
チャネル領域４２上には、ゲート絶縁膜４５が形成されている。ゲート絶縁膜４５は、ＳｉＯ２からなる。ゲート絶縁膜４５上には、ゲート電極４６が形成されている。ゲート電極４６は、Ｐ型ポリシリコンからなる。ゲート絶縁膜４５およびゲート電極４６の周囲には、サイドウォール４７が形成されている。サイドウォール４７は、ＳｉＮからなる。
ソース領域４３、ドレイン領域４４およびゲート電極４６の表面には、それぞれシリサイド４８，４９，５０が形成されている。
【００３５】
回路形成領域４において、シリコン基板２の表面上には、層間絶縁膜５１が形成されている。層間絶縁膜５１は、ＳｉＯ２からなる。層間絶縁膜５１上には、配線５２，５３，５４が形成されている。配線５２，５３，５４は、Ａｌを含む金属材料からなる。
配線５２は、ソース領域３３の上方に形成されている。配線５２とソース領域３３との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５５が貫通して設けられている。コンタクトプラグ５５は、Ｗ（タングステン）からなる。
配線５３は、ドレイン領域３４およびドレイン領域４４の上方に、それらに跨るように形成されている。配線５３とドレイン領域３４との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５６が貫通して設けられている。また、配線５３とドレイン領域４４との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５７が貫通して設けられている。コンタクトプラグ５６，５７は、Ｗからなる。配線５４は、ソース領域４３の上方に形成されている。配線５４とソース領域４３との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５８が貫通して設けられている。コンタクトプラグ５８は、Ｗからなる。
【００３６】
インクジェットプリンタヘッド１の最表面には、表面保護膜６１が形成されている。表面保護膜６１は、ＳｉＮからなる。層間絶縁膜１４，５１および配線１５，１６，５２，５３，５４は、表面保護膜６１により覆われている。
そして、シリコン基板２には、圧電素子６と対向する位置に、その裏面側に開口する加圧室６２が形成されている。加圧室６２は、たとえば、シリコン基板２の表面側ほど幅（開口面積）が小さくなる断面略台形形状に形成されている。加圧室６２には、図示しないインクタンクからインク通路１０ａを通って供給されるインクが充填される。前述の振動膜５は、加圧室６２の天面部を区画していて、加圧室６２に臨んでいる。振動膜５は、シリコン基板２の加圧室６２の周囲の部分（厚部）によって支持されており、加圧室６２に対向する方向（換言すれば振動膜５の厚さ方向）に振動可能な可撓性を有している。
【００３７】
駆動回路７２から圧電素子６に駆動電圧が印加されると、逆圧電効果によって、圧電体層８が変形する。これにより、圧電素子６とともに振動膜５が変形し、それによって、加圧室６２内に容積変化がもたらされ、加圧室６２内のインクが加圧される。加圧されたインクは、インク吐出通路１１を通って、吐出口１１ｄから微小液滴となって吐出される。
このインクジェットプリンタヘッド１においては、シリコン基板２と圧電体層８との間に拡散防止膜７０が介在しており、この拡散防止膜７０によって、圧電体層８中の金属原子がシリコン基板２中に拡散することが抑制または防止される。これにより、圧電体層８の圧電特性が悪化したり、シリコン層５Ａの特性（とくに脆性）が悪化したりすることがなく、さらに、シリコン基板２に作り込まれたＭＯＳＦＥＴ２１，２２の特性が悪化したりすることを回避できる。これにより、圧電体層８およびシリコン層５Ａを薄くしたり、シリコン基板２内のＭＯＳＦＥＴ２１，２２と圧電体層８との距離を短くしたりすることができるから、小型で、かつ良好な特性を有するインクジェットプリンタヘッド１を提供できる。すなわち、圧電素子６は必要な駆動力を発生することができ、シリコン層５Ａを含む振動膜５は十分な耐久性を有することができ、ＭＯＳＦＥＴ２１，２２は良好な素子特性を有することができる。
【００３８】
図３Ａ〜３Ｓは、図１に示すインクジェットプリンタヘッドの製造工程を順に示す模式的な断面図である。図３Ａ〜３Ｓでは、導体および圧電体層の部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
インクジェットプリンタヘッド１の製造工程は、回路形成領域４に素子を作り込む工程（図３Ａ〜３Ｊ）と、ノズル形成領域３にインクジェットノズル構造を作り込む工程（図３Ｋ〜３Ｓ）とを含む。
【００３９】
まず、図３Ａに示すように、熱酸化法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、シリコン基板２の表面上に、ＳｉＯ２からなる酸化膜８１が形成される。つづいて、ＣＶＤ法により、ＳｉＮ（窒化シリコン）からなる窒化膜８２が形成される。フォトリソグラフィにより、窒化膜８２上に、レジストパターン８３が形成される。レジストパターン８３は、シリコン基板２における溝２６が形成されるべき部分のみを露出させ、その他の部分を覆い隠す。
【００４０】
次に、図３Ｂに示すように、レジストパターン８３をマスクとするエッチングにより、窒化膜８２、酸化膜８１およびシリコン基板２の表層部が順に選択的に除去される。その結果、シリコン基板２の表層部に、溝２６が形成される。溝２６の形成後、レジストパターン８３は除去される。
その後、図３Ｃに示すように、熱酸化法により、溝２６の内面に、熱酸化膜２７が形成される。次いで、ＣＶＤ法により、熱酸化膜２７および窒化膜８２上に、絶縁体２８の材料が堆積される。そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、その堆積された材料および窒化膜８２が研磨される。この研磨は、酸化膜８１の表面が露出するまで続けられる。その結果、熱酸化膜２７上に、絶縁体２８が得られる。この時点で、絶縁体２８は、酸化膜８１の表面と面一をなしている。
【００４１】
その後、フォトリソグラフィにより、絶縁体２８および酸化膜８１上に、レジストパターン８４が形成される。レジストパターン８４は、絶縁体２８および酸化膜８１上におけるＰＭＯＳ領域２４以外の全域に形成される。そして、イオン注入法により、レジストパターン８４をマスクとして、ＰＭＯＳ領域２４に、Ｎ型不純物（たとえば、Ｐ（リン））が注入される。その結果、図３Ｄに示すように、ＰＭＯＳ領域２４に、Ｎ型ウェル４１が形成される。Ｎ型不純物の注入後、レジストパターン８４は除去される。
【００４２】
次いで、フォトリソグラフィにより、絶縁体２８および酸化膜８１上に、レジストパターン８５が形成される。レジストパターン８５は、絶縁体２８および酸化膜８１上におけるＮＭＯＳ領域２３以外の全域に形成される。そして、イオン注入法により、レジストパターン８５をマスクとして、ＮＭＯＳ領域２３に、Ｐ型不純物（たとえば、Ｂ（ボロン））が注入される。その結果、図３Ｅに示すように、ＮＭＯＳ領域２３に、Ｐ型ウェル３１が形成される。Ｐ型不純物の注入後、レジストパターン８５は除去される。
【００４３】
その後、ウエットエッチングにより、酸化膜８１が除去される。このとき、絶縁体２８の上端部もエッチングされ、絶縁体２８は、シリコン基板２の表面とほぼ面一になる。この後、熱酸化法またはＣＶＤ法により、シリコン基板２の表面全域に、酸化シリコン膜８６が形成される。
つづいて、図３Ｆに示すように、ＣＶＤ法により、酸化シリコン膜８６上に、ポリシリコン層８７が形成される。
【００４４】
その後、図３Ｇに示すように、フォトリソグラフィにより、ポリシリコン層８７上に、レジストパターン８８が形成される。レジストパターン８８は、ポリシリコン層８７におけるゲート電極３６，４６となるべき部分のみを覆い隠す。
そして、レジストパターン８８をマスクとするエッチングにより、ポリシリコン層８７がパターニングされる。これにより、図３Ｈに示すように、ゲート電極３６，４６が形成される。ポリシリコン層８７のパターニング後、レジストパターン８８は除去される。その後、イオン注入法により、Ｐ型ウェル３１の表層部およびゲート電極３６に、Ｎ型不純物が注入される。また、イオン注入法により、Ｎ型ウェル４１の表層部およびゲート電極４６に、Ｐ型不純物が注入される。
【００４５】
次いで、図３Ｉに示すように、ゲート電極３６，４６をマスクとするエッチングにより、酸化シリコン膜８６が選択的に除去され、シリコン基板２上に、ゲート絶縁膜３５，４５が得られる。その後、ＣＶＤ法により、シリコン基板２上の全域にＳｉＮが堆積される。そして、そのＳｉＮの堆積層がエッチバックされることにより、サイドウォール３７，４７が形成される。
【００４６】
サイドウォール３７，４７の形成後、図３Ｊに示すように、イオン注入法により、Ｐ型ウェル３１の表層部に、Ｎ型不純物が先に注入されたＮ型不純物よりも深い位置まで注入され、ソース領域３３およびドレイン領域３４が形成される。また、イオン注入法により、Ｎ型ウェル４１の表層部に、Ｐ型不純物が先に注入されたＰ型不純物よりも深い位置まで注入され、ソース領域４３およびドレイン領域４４が形成される。その後、シリサイド３８，３９，４０，４８，４９，５０が形成される。こうして、ＮＭＯＳ領域２３にＮチャネルＭＯＳＦＥＴ２１が形成され、ＰＭＯＳ領域２４にＰチャネルＭＯＳＦＥＴが形成される。
【００４７】
次に、図３Ｋに示すように、ＣＶＤ法により、酸化シリコン膜が形成され、ノズル形成領域３における酸化シリコン層５Ｂおよび回路形成領域４における層間絶縁膜５１となる。さらに、それらの上に、たとえばスパッタ法によって、アルミナ膜からなる拡散防止膜７０が形成される。
その後、図３Ｌに示すように、スパッタ法により、拡散防止膜７０上の全域に、下部電極７と同じ積層構造の膜８９が形成される。また、スパッタ法またはゾルゲル法により、膜８９の全域上に、圧電体層８と同じ材料の膜９０（たとえばＰＺＴ膜）が形成される。さらに、スパッタ法により、膜９０の全域上に、上部電極９と同じ積層構造の膜９１が形成される。ゾルゲル法による圧電体層８の材料膜９０の形成では、基板を７００℃〜８００℃に加熱した状態で５０ｎｍ〜１００ｎｍの厚さの材料素膜を形成する工程を繰り返し行って、必要膜厚まで材料素膜が積層される。一方、スパッタ法による圧電体層８の材料膜９０の形成では、基板を３００℃〜４００℃に加熱した状態で行うスパッタリングによって、基板上に圧電体材料が堆積させられる。いずれの方法であっても基板が加熱されるので、拡散防止膜７０がなければ、圧電体材料中の金属原子がシリコン基板２にまで拡散し、振動膜５を形成しているシリコン層５Ａを脆弱化させ、かつ回路形成領域４に形成されている素子２１，２２の特性を悪化させるおそれがある。
【００４８】
次いで、図３Ｍに示すように、フォトリソグラフィにより、膜９１上に、レジストパターン９２が膜９１における上部電極９となる部分を覆い隠すように形成される。
その後、図３Ｎに示すように、レジストパターン９２をマスクとするエッチングにより、膜９１がパターニングされ、上部電極９が形成される。つづいて、エッチングにより、膜９０がパターニングされ、圧電体層８が形成される。圧電体層８の形成後、レジストパターン９２は除去される。次に、フォトリソグラフィにより、膜８９上に、新たなレジストパターン（図示せず）が膜８９における下部電極７となる部分を覆い隠すように形成される。そして、新たなレジストパターンをマスクとするエッチングにより、膜８９がパターニングされ、下部電極７が形成される。下部電極７の形成後、レジストパターンは除去される。
【００４９】
その後、フォトリソグラフィおよびエッチングによって、回路形成領域４における拡散防止膜７０が除去され、この拡散防止膜７０はノズル形成領域３に選択的に残される。
その後、フォトリソグラフィおよびエッチングにより、層間絶縁膜５１におけるソース領域３３，４３およびドレイン領域３４，４４と対向する部分に、層間絶縁膜５１を厚さ方向に貫通する貫通孔が形成される。そして、ＣＶＤ法により、各貫通孔内にＷが供給され、各貫通孔がＷで埋め尽くされる。これにより、図３Ｏに示すように、コンタクトプラグ５５〜５８が形成される。その後、スパッタ法により、シリコン基板２上の全域に、アルミナ膜９３が形成される。さらに、ＣＶＤ法により、アルミナ膜９３上の全域に、酸化シリコン膜９４が形成される。
【００５０】
次いで、図３Ｐに示すように、フォトリソグラフィおよびエッチングにより、酸化シリコン膜９４およびアルミナ膜９３が回路形成領域４上から除去されるとともに、下部電極７の延長部７Ｂ上および上部電極９上から選択的に除去される。これにより、アルミナ膜９３および酸化シリコン膜９４がそれぞれ水素バリア膜１３および層間絶縁膜１４となり、その水素バリア膜１３および層間絶縁膜１４を連続的に貫通する貫通孔１７，１８が形成される。
【００５１】
その後、スパッタ法により、層間絶縁膜１４，５１上に、Ａｌ膜が形成される。そして、フォトリソグラフィおよびエッチングにより、Ａｌ膜がパターニングされ、図３Ｑに示すように、配線１５，１６，５２，５３，５４が形成される。
その後、図３Ｒに示すように、ＣＶＤ法により、層間絶縁膜１４，５１上に、表面保護膜６１が形成される。
【００５２】
表面保護膜６１の形成後、フォトリソグラフィにより、シリコン基板２の裏面上に、レジストパターン（図示せず）が形成される。このレジストパターンは、シリコン基板２における加圧室６２となる部分を露出させ、その他の部分を覆い隠す。そして、レジストパターンをマスクとするウエットエッチングにより、図３Ｓに示すように、シリコン基板２に加圧室６２が形成される。すなわち、薄いシリコン層５Ａを残すように、シリコン基板２が裏面側からエッチングされることにより、加圧室６２が形成される。同時に、薄いシリコン層５Ａと酸化シリコン層５Ｂとを積層した振動膜５が、加圧室６２の天井部に形成される。
【００５３】
その後は、図１に示すように、予めインク通路１０ａ，１１ａが形成されたキャビティプレート１０Ａがシリコン基板２の裏面に貼り付けられる。さらに、そのキャビティプレート１０Ａの裏面に、予めインク通路１１ｂが形成されたキャビティプレート１０Ｂが貼り付けられ、そのキャビティプレート１０Ｂの裏面に、予めノズル通路１１ｃが形成されたキャビティプレート１０Ｃが貼り付けられる。こうして、インクジェットプリンタヘッド１が得られる。
【００５４】
このようにして、シリコン基板２を利用して、ＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２などの半導体素子を形成することができる。また、シリコン基板２上に層間絶縁膜５１を挟んで配線５２，５３，５４が形成され、この配線５２，５３，５４がコンタクトプラグ５５〜５８を介してＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２に接続されることにより、インクジェットプリンタヘッド１は、駆動回路７２等の回路と同じチップ内に形成できる。すなわち、圧電素子６に電圧を印加する駆動回路７２を、振動膜５が設けられたシリコン基板２に形成しているので、インクジェットプリンタヘッド１の本体部分と、その駆動回路７２とを１チップで構成すること（１チップ化）が可能となる。
【００５５】
一方、拡散防止膜７０が、圧電体層８中の金属原子（ＰＺＴの場合は鉛原子）がシリコン基板２へと拡散することを防止する。これにより、圧電体層８は良好な特性を有することができ、振動膜５を構成するシリコン層５Ａへの金属原子の拡散を防止して、その脆性が悪化することを回避できる。そればかりでなく、シリコン基板２の回路形成領域４への金属原子の拡散が防止されることにより、回路形成領域４に形成された素子２１，２２の特性が悪化することを回避できる。したがって、インクジェットプリンタヘッド１の本体部分と駆動回路７２等とを１チップ化でき、かつ駆動回路７２等を構成する素子は良好な特性を有することができる。
【００５６】
図４は、この発明の第２の実施形態に係る超音波センサの構成を説明するための模式的な断面図である。超音波センサ１８０は、ＳＯＩ（Silicon on Insulator）基板１８１と、ＳＯＩ基板１８１上に形成された絶縁膜である酸化シリコン層１８２と、酸化シリコン層１８２上に形成された拡散防止膜１８３と、拡散防止膜１８３上に形成された圧電素子１８４とを含む。
【００５７】
ＳＯＩ基板１８１は、下地シリコン基板１８５と、下地シリコン基板１８５の表面に形成された埋め込み酸化膜１８６と、埋め込み酸化膜１８６上に形成されたシリコン層１８７とを含む。下地シリコン基板１８５は、その裏面側（シリコン層１８７とは反対側）から掘り込まれており、これによって、断面視略台形状のキャビティ１９１が形成されている。埋め込み酸化膜１８６において、キャビティ１９１に臨む部分も除去されていて、キャビティ１９１の天面は、シリコン層１８７によって区画されている。これにより、キャビティ１９１の天面部には、シリコン層１８７と酸化シリコン層１８２とを積層した振動膜１９２が形成されている。振動膜１９２は、キャビティ１９１の周囲の厚いＳＯＩ基板１８１によって支持されている。すなわち、シリコン層１８７および酸化シリコン層１８２は、キャビティ１９１の天面部の全域を覆い、さらにその周囲に延びて形成されている。
【００５８】
圧電素子１８４は、拡散防止膜１８３に接する下部電極１８８と、下部電極１８８上に積層された圧電体層１８９と、圧電体層１８８上に積層された上部電極１９０とを含む。すなわち、下部電極１８８および上部電極１９０の間に圧電体層１８８が挟まれた状態で、それらが拡散防止膜１８３上に積層されている。
下部電極１８８は、たとえば、拡散防止膜１８３に接するＰｔ層と、このＰｔ層上に積層されたＴｉ層とを積層した積層構造膜からなる。圧電体層１８９は、たとえば、ＰＺＴまたはＫＮＮからなる。上部電極１９０は、たとえば、Ｐｔ層からなる。
【００５９】
下部電極１８８は、キャビティ１９１の天面部の全域を覆い、さらに、その周囲にまで延びて形成されている。圧電体層１８９も同様に、キャビティ１９１の天面部の全域を覆い、さらにその周囲にまで延びて形成されている。圧電体層１８９において、キャビティ１９１よりも外側の領域には、下部電極１８８を露出させる開口が形成されている。この開口から露出した下部電極１８８の表面は、外部接続のためのパッド１８８ａとなる。上部電極１９０は、この実施形態では、キャビティ１９１の天面部の中央領域の上方に形成されている。
【００６０】
この構成により、超音波によって振動膜１９２が振動すると、それに応じて圧電体層１８９が変形する。この変形に伴う圧電効果によって、下部電極１８８と上部電極１９０との間に電圧が生じる。この電圧を取り出して増幅等の適切な処理を施すことによって、超音波に対応した電気信号を得ることができる。
拡散防止膜１８３は、たとえば、アルミナ膜からなる。この拡散防止膜１８３は、ＰＺＴまたはＫＮＮからなる圧電体層１８９中の金属原子の拡散を防止する。これにより、振動膜１９２を構成するシリコン層１８７中に金属原子が拡散することを回避できるので、圧電体層１８９の特性が良好に保たれるうえに、振動膜１９２の脆性が悪化することを防いで、超音波センサの耐久性を向上できる。
【００６１】
シリコン層１８７には、超音波センサ１８０が形成された領域以外に設けた回路形成領域に、トランジスタ素子等の半導体素子を作り込むことができる。この場合、拡散防止膜１８３の働きにより、回路形成領域のシリコン層１８７へと金属原子が拡散することを回避できる。それによって、回路形成領域に形成された素子の特性が悪化することを回避できる。回路形成領域には、超音波センサ１８０の出力を処理する処理回路を形成してもよい。これにより、処理回路を１チップ化した超音波センサを提供できる。
【００６２】
図５は、この発明の第３の実施形態に係るキャパシタ素子を含む高周波回路装置の構成を説明するための模式的な断面図である。この図５において、前述の図１に示された各部に対応する部分には、同一参照符号を付して示す。
高周波回路装置１００は、シリコン基板２上に、回路形成領域４と、キャパシタ形成領域１０３とを有している。回路形成領域４には、ＮチャネルＭＯＳＦＥＴ２１と、ＰチャネルＭＯＳＦＥＴ２２とが形成されており、これにより、回路形成領域４は、ＣＭＯＳ集積回路を形成している。たとえば、回路形成領域４は、スイッチング回路１１１を形成している。キャパシタ形成領域１０３には、強誘電体キャパシタ素子１０５が形成されている。強誘電体キャパシタ素子１０５は、たとえば、フィルタ回路１１２の構成素子として利用される。
【００６３】
キャパシタ形成領域１０３において、シリコン基板２の表面には、絶縁膜である酸化シリコン層１０９が形成されている。酸化シリコン層１０９の厚さは、たとえば、０．２μｍ〜０．６μｍ程度である。さらに、キャパシタ形成領域１０３において、酸化シリコン層１０９の表面には、アルミナ（Ａｌ２Ｏ３）からなる拡散防止膜１１０が積層されている。この拡散防止膜１１０上に、強誘電体キャパシタ素子１０５が配置されている。
【００６４】
強誘電体キャパシタ素子１０５は、拡散防止膜１１０上に形成された下部電極１０６と、下部電極１０６上に形成された強誘電体層１０７（強誘電体キャパシタ膜）と、強誘電体層１０７上に形成された上部電極１０８とを備えている。言い換えれば、強誘電体キャパシタ素子１０５は、強誘電体層１０７を上部電極１０８および下部電極１０６で上下から挟んだ構造を有している。そして、下部電極１０６とシリコン基板２（より具体的には酸化シリコン層１０９）との間に、拡散防止膜１１０が介在している。こうして、強誘電体キャパシタ素子１０５とシリコン基板２との間に、拡散防止膜１１０が介在された構造が形成されている。
【００６５】
下部電極１０６は、たとえば、Ｔｉ（チタン）層からなる。
強誘電体層１０７は、たとえば、ＳＢＴ（タンタル酸ビスマスストロンチウムＳｒＢｉ２Ｔａ２Ｏ９）膜、またはＢＳＴ（チタン酸バリウムストロンチウム（Ｂａ，Ｓｒ）ＴｉＯ３）膜からなる。すなわち、強誘電体層１０７は、金属元素（ＳＢＴの場合は、ストロンチウムおよびビスマス。ＢＳＴの場合は、バリウムおよびストロンチウム）を含む。拡散防止膜１１０は、金属原子の拡散を防ぎ、金属原子が強誘電体層１０７から抜け出ることを防ぎ、かつ金属原子がシリコン基板２内に達することを防止する。
【００６６】
上部電極１０８は、強誘電体層１０７上に形成されている。上部電極１０８は、たとえば、Ｐｔ（プラチナ）層からなる。
キャパシタ形成領域１０３において、強誘電体キャパシタ素子１０５および酸化シリコン層１０９の表面は、層間絶縁膜１１４により覆われている。層間絶縁膜１１４は、ＳｉＯ２からなる。層間絶縁膜１１４上には、配線１１５，１１６が形成されている。配線１１５，１１６は、Ａｌ（アルミニウム）を含む金属材料からなる。
【００６７】
配線１１５の一端部は、下部電極１０６の延長部１１３の先端部の上方に配置されている。配線１１５の一端部と延長部１１３との間には、層間絶縁膜１１４を貫通する貫通孔１１７が形成されている。配線１１５の一端部は、貫通孔１１７内に入り込み、貫通孔１１７内で延長部１１３と接続されている。
配線１１６の一端部は、上部電極１０８の周縁部の上方に配置されている。配線１１６の一端部と上部電極１０８との間には、層間絶縁膜１１４を貫通する貫通孔１１８が形成されている。配線１１６の一端部は、貫通孔１１８内に入り込み、貫通孔１１８内で上部電極１０８と接続されている。
【００６８】
図５に表した回路形成領域４の構成は、図１に示した構成と同様であるので、説明を省略する。ただし、回路形成領域４に形成された半導体素子（ＭＯＳＦＥＴ２１，２２）などは、スイッチング回路を構成しており、その回路構成は、図１に示した駆動回路７２とは異なる。
以上のとおり、この実施形態によれば、強誘電体キャパシタ素子１０５とシリコン基板２との間に拡散防止膜１１０が介在しており、強誘電体層１０７中の金属原子のシリコン基板２への拡散が防止される。これにより、強誘電体層１０７の特性を保持でき、かつシリコン基板２の回路形成領域４に形成された半導体素子２１，２２の特性が悪化することを回避できる。すなわち、強誘電体キャパシタ素子１０５と半導体素子２１，２２とを同一シリコン基板２上に形成して１チップ化しながら、強誘電体キャパシタ素子１０５および半導体素子２１，２２は、いずれも優れた素子特性を有することができる。
【００６９】
以上、この発明のいくつかの実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、酸化シリコン層５Ｂ，１８２，１０９と、圧電素子６，１８４または強誘電体キャパシタ素子１０５との間に、拡散防止膜７０，１８３，１１０を介在させた構造を示したが、酸化シリコン層５Ｂ，１８２，１０９とシリコン層（シリコン基板２またはシリコン層１８７）との間に同様な拡散防止膜を介在させた構造とすることもできる。このような構造によっても、強誘電体層（圧電体層８，１８９、強誘電体層１０７）中の金属原子がシリコン層へと拡散することを回避できる。
【００７０】
さらに、この発明は、インクジェットプリンタヘッド、超音波センサ、強誘電体キャパシタ素子以外にも、シリコン層上に強誘電体層を有する他の装置に対しても適用することができる。このような装置としては、前述の例の他、ＭＥＭＳ技術を用いて作製されるシリコンマイク、マイクロスピーカ、圧力センサ、加速度センサ等に代表されるマイクロ構造装置を例示できる。
【００７１】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７２】
１ インクジェットプリンタヘッド
２ シリコン基板
３ ノズル形成領域
４ 回路形成領域
５ 振動膜
５Ａ シリコン層
５Ｂ 酸化シリコン層
６ 圧電素子
７ 下部電極
８ 圧電体層
９ 上部電極
２１ ＮチャネルＭＯＳＦＥＴ（半導体素子）
２２ ＰチャネルＭＯＳＦＥＴ（半導体素子）
２３ ＮＭＯＳ領域
２４ ＰＭＯＳ領域
３１ Ｐ型ウェル
４１ Ｎ型ウェル
５１ 層間絶縁膜
６１ 表面保護膜
６２ 加圧室
７０ 拡散防止膜（アルミナ膜）
７２ ドライバ（駆動回路）
１００ 高周波回路装置
１０３ キャパシタ形成領域
１０５ 強誘電体キャパシタ素子
１０６ 下部電極
１０７ 強誘電体層
１０８ 上部電極
１０９ 酸化シリコン層
１１０ 拡散防止膜
１１１ スイッチング回路
１１２ フィルタ回路
１１４ 層間絶縁膜
１８０ 超音波センサ
１８１ ＳＯＩ基板
１８２ 酸化シリコン層
１８３ 拡散防止膜
１８４ 圧電素子
１８５ 下地シリコン基板
１８６ 埋め込み酸化膜
１８７ シリコン層
１８８ 下部電極
１８９ 圧電体層
１９０ 上部電極
１９１ 振動膜
【技術分野】
【０００１】
この発明は、シリコン層および強誘電体層を有するシリコン装置に関する。このような装置には、強誘電体層をキャパシタ膜としたキャパシタを含むもの、強誘電体層を圧電体としたアクチュエータまたはセンサを含むものなどがある。
【背景技術】
【０００２】
特許文献１は、圧電方式のインクジェットプリンタヘッドを開示している。これは、シリコン装置で構成されたアクチュエータの一例である。特許文献１のインクジェットプリンタヘッドは、シリコン基板と、シリコン基板上に形成された酸化シリコン膜からなる振動膜と、振動膜上に設けられた圧電素子とを含む。シリコン基板には、エッチングによって加圧室が形成されており、この加圧室に振動膜が臨んでいる。加圧室にはインクが導入されるようになっている。圧電素子は、振動膜上に形成された下部電極と、下部電極上に形成された圧電体と、圧電体上に形成された上部電極とを含む。圧電体は、ＰＺＴ（チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）で構成されている。上部電極および下部電極の間に電圧を印加して圧電素子を駆動することにより、振動膜が振動する。これにより、加圧室の容積が変化し、加圧室内のインクをノズルから押し出して吐出できる。
【０００３】
特許文献２は、強誘電体キャパシタを開示している。強誘電体キャパシタは、シリコン基板上に形成された下部電極と、下部電極上に形成された強誘電体容量膜と、強誘電体容量膜上に形成された上部電極とを含む。強誘電体容量膜は、ＳＢＴ（タンタル酸ビスマスストロンチウムＳｒＢｉ２Ｔａ２Ｏ９）、ＢＳＴ（チタン酸バリウムストロンチウム（Ｂａ，Ｓｒ）ＴｉＯ３）などからなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−５６９３９号公報
【特許文献２】特開２００９−２７２３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＰＺＴ、ＳＢＴ、ＢＳＴに代表される強誘電体は、金属原子を含んでいる。この金属原子は、電極膜を透過して拡散し、シリコン基板にまで至ることがある。
より具体的に説明すると、旧来のインクジェットプリンタヘッドにおいて用いられてきた圧電素子では、シリコン層およびその上に形成された酸化シリコン層の全体で５０μｍ程度の厚さの振動膜上に、圧電体（ＰＺＴ）の厚さが１００μｍ程度の圧電素子が配置されていた。この構造では、酸化シリコン層およびシリコン層への金属原子（ＰＺＴの場合はＰｂ）の拡散が生じても、振動膜が十分に厚いため、振動膜の特性が許容できないほど悪化することはなかった。また、圧電体も厚く形成されているため、金属原子が抜け出しても、許容できないほどの特性変化が生じることはなかった。
【０００６】
ところが、最近のインクジェットプリンタヘッドには、多数色のインクの微小液滴を吐出することが求められている。そのため、各色のインクを吐出するためにプリンタヘッドに組み込まれるノズルユニットを小さくする必要があり、かつ圧電体および振動膜を薄くして微小液滴を吐出できるようにする必要がある。このような薄い圧電体から金属原子が抜け出すと、十分な駆動力が得られないおそれがある。また、薄い振動膜中に金属原子が拡散すると、振動膜の脆性が悪化し、耐久性が損なわれる。さらに、シリコン基板上に、プリンタヘッドだけでなく、その駆動回路等を構成するトランジスタ等の素子をも作り込む場合には、シリコン基板へと拡散した金属原子が、それらの素子の特性を著しく悪化させる。とくに、圧電体形成のための熱処理時に金属原子が拡散しやすい。
【０００７】
インクジェットプリンタヘッドだけでなく、シリコン基板に形成した振動膜上に圧電素子を有する装置には、同様の課題がある。
さらにまた、ＳＢＴ、ＢＳＴを強誘電体キャパシタ膜として用いた強誘電体キャパシタ素子においても同様の課題がある。すなわち、強誘電体キャパシタ膜中の金属原子（ＳＢＴの場合は、ストロンチウムおよびビスマス。ＢＳＴの場合は、バリウムおよびストロンチウム）が、電極を透過してシリコン基板へと拡散すると、強誘電体キャパシタ膜の誘電率が低下したり、シリコン基板に作り込まれた他の素子の特性を著しく変化させたりする恐れがある。とくに、装置全体が小型になるほど、強誘電体キャパシタ素子はシリコン基板中の他の素子の近くに配置されることになるから、この問題が顕在化する。
【０００８】
そこで、この発明は、強誘電体層中の金属原子がシリコン層に拡散することを抑制または防止して、小型化および特性の向上を図ることができる構造のシリコン装置を提供する。
【課題を解決するための手段】
【０００９】
上記の目的を達成するための請求項１記載の発明は、シリコン層と、前記シリコン層に積層された金属層と、前記金属層に積層され、金属原子を含む強誘電体層と、前記シリコン層と前記強誘電体層との間に介在するように積層され、前記強誘電体層中の金属原子の前記シリコン層への拡散を防止する拡散防止膜とを含む、シリコン装置である。
この構成によれば、シリコン層と強誘電体層との間に拡散防止膜が介在しており、この拡散防止膜によって、強誘電体層中の金属原子がシリコン層に拡散することが抑制または防止される。これにより、強誘電体層およびシリコン層の特性（とくに脆性）が悪化したり、シリコン層に作り込まれた素子の特性が悪化したりすることを回避できる。これにより、強誘電体層およびシリコン層を薄くしたり、シリコン層中の素子と強誘電体層との距離を短くしたりすることができるから、小型で、かつ良好な特性を有するシリコン装置を提供できる。
【００１０】
シリコン層と前記金属層との間に、酸化シリコン層等の絶縁膜が形成されていてもよい。この場合、絶縁膜と前記金属層との間に前記拡散防止膜が介在していてもよい。
請求項２記載の発明は、厚部と薄部とを有するシリコン基板の前記薄部が前記シリコン層を含む振動膜を形成しており、前記強誘電体層が、圧電体層であって、下部電極としての前記金属層と上部電極との間に前記圧電体層が積層されて圧電素子が構成されている、請求項１に記載のシリコン装置である。
【００１１】
この構成によれば、シリコン基板の薄部が、シリコン層を含む振動膜を構成しており、この振動膜に圧電素子が接している。振動膜をなすシリコン層と圧電体層との間には、拡散防止膜が介在しているので、圧電体層中の金属原子が振動膜を構成するシリコン層へと拡散することを回避できる。これにより、金属原子の拡散に起因して振動膜の特性、とりわけ脆性が悪くなることを回避できる。さらに、シリコン基板に素子が形成されている場合には、当該素子の特性の悪化を回避できる。
【００１２】
圧電体層は、ＰＺＴ（チタン酸ジルコン酸鉛Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）層、またはＫＮＮ（ニオブ酸カリウムナトリウム（Ｋ，Ｎａ）ＮｂＯ３）層であってもよい。ＰＺＴ層の場合、金属原子としての鉛原子の拡散が拡散防止膜によって抑制または防止される。ＫＮＮ層の場合、金属原子としてのナトリウム原子の拡散が拡散防止膜によって抑制または防止される。
【００１３】
シリコン層と前記下部電極との間に酸化シリコン層等の絶縁層が形成されていて、この絶縁層が前記シリコン層とともに前記振動膜を形成していてもよい。この場合に、前記拡散防止膜は、前記絶縁層と前記下部電極との間に介在されてもよい。
請求項３記載の発明は、前記下部電極、前記圧電体層および前記上部電極が、前記振動膜を変形させるアクチュエータを構成している、請求項２に記載のシリコン装置である。
【００１４】
この構成によれば、下部電極および上部電極間に駆動電圧を印加することによって、逆圧電効果によって、圧電体層を膨張／収縮させることができ、これによって、振動膜を変形（振動）させることができる。圧電体層中の金属原子が振動膜へと拡散することを回避できるので、圧電体層は十分な駆動力を発生することができる。そればかりでなく、振動膜の特性、とりわけ脆性が悪化することを回避できるから、振動膜を有するアクチュエータの耐久性を向上できる。
【００１５】
請求項４記載の発明は、前記振動膜によって区画されるインク溜まりが形成されており、前記シリコン装置が、前記振動膜を変形させることによって、前記インク溜まりのインクを加圧して吐出させるインクノズルを構成している、請求項３に記載のシリコン装置である。
この構成によれば、振動膜を変形（振動）させることにより、インク溜まりのインクを加圧して吐出する構造のインクノズルを提供できる。このインクノズルは、インクジェットプリンタヘッドに適用することができる。小型化および微小液滴吐出のために圧電体層および振動膜を薄くする場合であっても、圧電体層中の金属原子の拡散に起因する駆動力の低下を回避でき、かつ振動膜の脆性悪化を回避して十分な耐久性を実現できる。
【００１６】
インクノズルの他にも、マイクロホン（とくにＭＥＭＳ(Micro Electro Mechanical Systems)技術により作製されるシリコンマイク）も、アクチュエータの一例である。
請求項５記載の発明は、前記下部電極、前記圧電体層および前記上部電極が、前記振動膜の変形によって前記圧電体層が発生する電圧を取り出すセンサを構成している、請求項２に記載のシリコン装置である。
【００１７】
この構成によれば、振動膜が変形（振動）することによって圧電体層に歪みが生じると、圧電効果によって、上部電極と下部電極との間に電圧が発生する。この電圧を取り出すようにして、センサが構成されている。拡散防止膜による金属原子拡散防止効果によって、圧電体層の特性悪化を回避でき、かつ振動膜の特性悪化を回避できる。
センサの例は、圧力センサ、加速度センサ、角速度センサ、超音波センサ、マイクロホンを含む。たとえば、圧力センサは、振動膜の一方側を圧力測定対象空間に臨ませ、振動膜の他方側を基準圧力空間に臨ませ、振動膜の両側の圧力差に応じた振動膜の変形を圧電素子によって検出する構造とすることができる。また、加速度センサは、たとえば、振動膜に錘を形成しておき、加速度による慣性力による振動膜の変形を圧電素子によって検出する構成とすることができる。
【００１８】
請求項６記載の発明は、前記強誘電体層が鉛を含む、請求項１〜５のいずれか一項に記載のシリコン装置である。
この構成によれば、鉛原子がシリコン層へと拡散することを拡散防止膜で防止できるので、シリコン層の特性（とくに脆性）が悪化したり、シリコン層に形成された素子（トランジスタ素子など）の特性が悪化したりすることを回避できる。
【００１９】
鉛を含む強誘電体層は、ＰＺＴであってもよい。
請求項７記載の発明は、前記拡散防止膜がアルミナ膜である、請求項１〜６のいずれか一項に記載のシリコン装置である。
アルミナは原子が高密度に詰まった結晶構造を有しているので、強誘電体層中の金属原子の移動を制限して、その拡散を防止できる。
【００２０】
アルミナの他にも、酸化マグネシウムや炭化シリコンなども、同様に、原子が高密度に詰まった結晶構造を有しているので、拡散防止膜として適用することができる。
強誘電体層としては、前述のような圧電体層の他にも、強誘電体キャパシタ素子の容量膜として用いられる強誘電体キャパシタ膜を例示できる。強誘電体キャパシタ膜は、ＳＢＴ（タンタル酸ビスマスストロンチウムＳｒＢｉ２Ｔａ２Ｏ９）膜やＢＳＴ（チタン酸バリウムストロンチウム（Ｂａ，Ｓｒ）ＴｉＯ３）膜で構成することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、この発明の第１の実施形態に係るインクジェットプリンタヘッドの模式的な断面図である。
【図２】図２は、圧電素子の近傍の構成を拡大して示す部分拡大断面図である。
【図３Ａ】図３Ａは、図１に示すインクジェットプリンタヘッドの製造工程を示す模式的な断面図である。
【図３Ｂ】図３Ｂは、図３Ａに続く工程を示す模式的な断面図である。
【図３Ｃ】図３Ｃは、図３Ｂに続く工程を示す模式的な断面図である。
【図３Ｄ】図３Ｄは、図３Ｃに続く工程を示す模式的な断面図である。
【図３Ｅ】図３Ｅは、図３Ｄに続く工程を示す模式的な断面図である。
【図３Ｆ】図３Ｆは、図３Ｅに続く工程を示す模式的な断面図である。
【図３Ｇ】図３Ｇは、図３Ｆに続く工程を示す模式的な断面図である。
【図３Ｈ】図３Ｈは、図３Ｇに続く工程を示す模式的な断面図である。
【図３Ｉ】図３Ｉは、図３Ｈに続く工程を示す模式的な断面図である。
【図３Ｊ】図３Ｊは、図３Ｉに続く工程を示す模式的な断面図である。
【図３Ｋ】図３Ｋは、図３Ｊに続く工程を示す模式的な断面図である。
【図３Ｌ】図３Ｌは、図３Ｋに続く工程を示す模式的な断面図である。
【図３Ｍ】図３Ｍは、図３Ｌに続く工程を示す模式的な断面図である。
【図３Ｎ】図３Ｎは、図３Ｍに続く工程を示す模式的な断面図である。
【図３Ｏ】図３Ｏは、図３Ｎに続く工程を示す模式的な断面図である。
【図３Ｐ】図３Ｐは、図３Ｏに続く工程を示す模式的な断面図である。
【図３Ｑ】図３Ｑは、図３Ｐに続く工程を示す模式的な断面図である。
【図３Ｒ】図３Ｒは、図３Ｑに続く工程を示す模式的な断面図である。
【図３Ｓ】図３Ｓは、図３Ｒに続く工程を示す模式的な断面図である。
【図４】図４は、この発明の第２の実施形態に係る超音波センサの構成を説明するための模式的な断面図である。
【図５】図５は、この発明の第３の実施形態に係る高周波回路装置の構成を説明するための模式的な断面図である。
【発明を実施するための形態】
【００２２】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係るインクジェットプリンタヘッドの模式的な断面図である。インクジェットプリンタヘッド１は、シリコン基板２、キレビティプレートと、１０Ａ，１０Ｂ，１０Ｃとを備えている。
シリコン基板２には、ノズル形成領域３および回路形成領域４が設定されている。さらに、シリコン基板２には、インク溜まりとしての加圧室６２が形成されている。キャビティプレート１０Ａは、たとえばシリコンプレートからなる。このキャビティプレート１０Ａは、シリコン基板２の裏面に貼り合わされ、インク通路１０ａ，１１ａを形成するように構成されている。インク通路１０ａは、加圧室６２に連通し、この加圧室６２にインクを供給するインク供給路である。インク通路１１ａは、インク通路１０ａとは別の位置で加圧室６２に連通しており、インク吐出通路１１の一部を形成している。キャビティプレート１０Ｂ，１０Ｃは、プラスチック板またはステンレス板で構成されていてもよい。キャビティプレート１０Ｂは、キャビティプレート１０Ａに貼り合わされており、キャビティプレート１０Ａのインク通路１１ａと整合するインク通路１１ｂが、厚さ方向に貫通して形成されている。キャビティプレート１０Ｃは、キャビティプレート１０Ｂに貼り合わされており、キャビティプレート１０Ｂのインク通路１１ｂと整合するノズル通路１１ｃが厚さ方向に貫通して形成している。インク通路１１ａ，１１ｂおよびノズル通路１１ｃは、インク吐出通路１１を形成している。加圧室６２からインク吐出通路１１を通って、ノズル通路１１ｃの先端に形成された吐出口１１ｄから、インクが吐出される。インク通路１１ａおよび１１ｂは、それぞれの入口から出口まで一様な流路断面を有している。ノズル通路１１ｃは、インク通路１１ｂの出口に整合する入口を有し、吐出口１１ｄに向かって流路断面がテーパー状に絞られている。
【００２３】
ノズル形成領域３において、シリコン基板２の表面には、振動膜５が形成されている。振動膜５は、シリコン層５Ａと、絶縁膜である酸化シリコン（ＳｉＯ２）層５Ｂとからなる。振動膜５の厚さは、たとえば、０．５μｍ〜２μｍである。より具体的には、シリコン層５Ａの厚さがたとえば０．３μｍ〜１．４μｍ程度であり、酸化シリコン層５Ｂの厚さがたとえば０．２μｍ〜０．６μｍ程度である。シリコン層５Ａは、ノズル形成領域３において、シリコン基板２を裏面側から部分的にエッチングして加圧室６２を形成し、その加圧室６２の天面部に薄部を残すことによって形成されている。すなわち、シリコン基板２は、加圧室６２以外の部分の厚部（厚さ５０μｍ〜６０μｍ）と、加圧室６２の天面部である薄部とを有しており、その薄部が振動膜５を構成するシリコン層５Ａをなしている。
【００２４】
ノズル形成領域３において、振動膜５の表面、すなわち酸化シリコン層５Ｂの表面には、図２に拡大して示すように、アルミナ（Ａｌ２Ｏ３）からなる拡散防止膜７０が積層されている。拡散防止膜７０の膜厚は、たとえば５０Å〜１μｍである。この拡散防止膜７０上には、圧電素子６が配置されている。圧電素子６は、拡散防止膜７０上に形成された下部電極７と、下部電極７上に形成された圧電体層８と、圧電体層８上に形成された上部電極９とを備えている。言い換えれば、圧電素子６は、圧電体層８を上部電極９および下部電極７で上下から挟むことにより形成されている。そして、下部電極７と振動膜５（より具体的には酸化シリコン層５Ｂ）との間に、拡散防止膜７０が介在している。こうして、圧電体層８とシリコン層５Ａとの間に、拡散防止膜７０が介在された構造が形成されている。
【００２５】
下部電極７は、Ｔｉ（チタン）層およびＰｔ（プラチナ）層（たとえば１００ｎｍ〜１５０ｎｍ厚）を振動膜５側から順に積層した２層構造を有している。この他にも、Ａｕ（金）膜、Ｃｒ（クロム）膜、Ｎｉ（ニッケル）膜などの単膜で下部電極を形成することもできる。Ｔｉ／Ｐｔ積層構造膜で下部電極７を構成する場合、Ｔｉ層はＰｔ層を拡散防止膜７０に接着させるための接着層として機能し、Ｔｉ層と拡散防止膜７０との界面には、ＴｉＯ２層が形成される。下部電極７は、圧電体層８に接する本体部７Ａと、この本体部７Ａから側方に延びた延長部７Ｂとを有している。
【００２６】
圧電体層８は、下部電極７の本体部７Ａと平面視同形状に形成されている。圧電体層８は、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）からなる。すなわち、圧電体層８は、金属元素であるＰｂを含む。拡散防止膜７０は、Ｐｂ原子の拡散を防ぎ、Ｐｂ原子がシリコン層５Ａに達することを抑制または防止する。圧電体層８の厚さは、１μｍ〜５μｍが好ましい。振動膜５の全体の厚さは、圧電体層８の厚さと同程度か、圧電体層８の厚さの２／３程度とすることが好ましい。圧電体層８は、ＫＮＮ（ニオブ酸カリウムナトリウム（Ｋ，Ｎａ）ＮｂＯ３）層で構成されていてもよい。この場合、金属原子としてのナトリウム原子の拡散が拡散防止膜７０によって抑制または防止される。
【００２７】
上部電極９は、圧電体層８と平面視同形状に形成されている。上部電極９は、ＩｒＯ２（酸化イリジウム）層およびＩｒ（イリジウム）層を圧電体層８側から順に積層した２層構造を有している。
ノズル形成領域３において、振動膜５および圧電素子６の表面は、水素バリア膜１３により覆われている。水素バリア膜１３は、Ａｌ２Ｏ３（アルミナ）からなる。これにより、圧電体層８の水素還元による特性劣化を防止することができる。水素バリア膜１３上には、層間絶縁膜１４が積層されている。層間絶縁膜１４は、ＳｉＯ２からなる。層間絶縁膜１４上には、配線１５，１６が形成されている。配線１５，１６は、Ａｌ（アルミニウム）を含む金属材料からなる。
【００２８】
配線１５の一端部は、下部電極７の延長部７Ｂの先端部の上方に配置されている。配線１５の一端部と延長部７Ｂとの間において、水素バリア膜１３および層間絶縁膜１４を連続して貫通する貫通孔１７が形成されている。配線１５の一端部は、貫通孔１７内に入り込み、貫通孔１７内で延長部７Ｂと接続されている。
配線１６の一端部は、上部電極９の周縁部の上方に配置されている。配線１６の一端部と上部電極９との間において、水素バリア膜１３および層間絶縁膜１４を連続して貫通する貫通孔１８が形成されている。配線１６の一端部は、貫通孔１８内に入り込み、貫通孔１８内で上部電極９と接続されている。
【００２９】
配線１５，１６の各他端部は、後述する駆動回路７２に接続されている。
回路形成領域４には、たとえば、ＮチャネルＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor）２１およびＰチャネルＭＯＳＦＥＴ（Positive-channel Metal Oxide Semiconductor Field Effect Transistor）２２を含む集積回路（ＣＭＯＳ集積回路）が形成されている。この集積回路は、圧電素子６を駆動するための駆動回路７２を含む。
【００３０】
回路形成領域４において、ＮチャネルＭＯＳＦＥＴ２１が形成されるＮＭＯＳ領域２３と、ＰチャネルＭＯＳＦＥＴ２２が形成されるＰＭＯＳ領域２４とは、素子分離部２５により、それぞれ周囲から絶縁分離されている。素子分離部２５は、シリコン基板２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２μｍ〜０．５μｍのシャロートレンチ）２６の内面に形成された熱酸化膜２７と、熱酸化膜２７の内側を埋め尽くす絶縁体２８とを備えている。絶縁体２８は、たとえば、ＳｉＯ２からなる。絶縁体２８の表面は、シリコン基板２の表面と面一をなしている。
【００３１】
ＮＭＯＳ領域２３には、Ｐ型ウェル３１が形成されている。Ｐ型ウェル３１の深さは、溝２６の深さよりも大きい。Ｐ型ウェル３１の表層部には、チャネル領域３２を挟んで、Ｎ型のソース領域３３およびドレイン領域３４が形成されている。ソース領域３３およびドレイン領域３４のチャネル領域３２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＮチャネルＭＯＳＦＥＴ２１では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。
【００３２】
チャネル領域３２上には、ゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、ＳｉＯ２からなる。ゲート絶縁膜３５上には、ゲート電極３６が形成されている。ゲート電極３６は、Ｎ型ポリシリコンからなる。ゲート絶縁膜３５およびゲート電極３６の周囲には、サイドウォール３７が形成されている。サイドウォール３７は、ＳｉＮからなる。
ソース領域３３、ドレイン領域３４およびゲート電極３６の表面には、それぞれシリサイド３８，３９，４０が形成されている。
【００３３】
ＰＭＯＳ領域２４には、Ｎ型ウェル４１が形成されている。Ｎ型ウェル４１の深さは、溝２６の深さよりも大きい。Ｎ型ウェル４１の表層部には、チャネル領域４２を挟んで、Ｐ型のソース領域４３およびドレイン領域４４が形成されている。ソース領域４３およびドレイン領域４４のチャネル領域４２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＰチャネルＭＯＳＦＥＴ２２では、ＬＤＤ構造が適用されている。
【００３４】
チャネル領域４２上には、ゲート絶縁膜４５が形成されている。ゲート絶縁膜４５は、ＳｉＯ２からなる。ゲート絶縁膜４５上には、ゲート電極４６が形成されている。ゲート電極４６は、Ｐ型ポリシリコンからなる。ゲート絶縁膜４５およびゲート電極４６の周囲には、サイドウォール４７が形成されている。サイドウォール４７は、ＳｉＮからなる。
ソース領域４３、ドレイン領域４４およびゲート電極４６の表面には、それぞれシリサイド４８，４９，５０が形成されている。
【００３５】
回路形成領域４において、シリコン基板２の表面上には、層間絶縁膜５１が形成されている。層間絶縁膜５１は、ＳｉＯ２からなる。層間絶縁膜５１上には、配線５２，５３，５４が形成されている。配線５２，５３，５４は、Ａｌを含む金属材料からなる。
配線５２は、ソース領域３３の上方に形成されている。配線５２とソース領域３３との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５５が貫通して設けられている。コンタクトプラグ５５は、Ｗ（タングステン）からなる。
配線５３は、ドレイン領域３４およびドレイン領域４４の上方に、それらに跨るように形成されている。配線５３とドレイン領域３４との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５６が貫通して設けられている。また、配線５３とドレイン領域４４との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５７が貫通して設けられている。コンタクトプラグ５６，５７は、Ｗからなる。配線５４は、ソース領域４３の上方に形成されている。配線５４とソース領域４３との間において、層間絶縁膜５１には、それらを電気的に接続するためのコンタクトプラグ５８が貫通して設けられている。コンタクトプラグ５８は、Ｗからなる。
【００３６】
インクジェットプリンタヘッド１の最表面には、表面保護膜６１が形成されている。表面保護膜６１は、ＳｉＮからなる。層間絶縁膜１４，５１および配線１５，１６，５２，５３，５４は、表面保護膜６１により覆われている。
そして、シリコン基板２には、圧電素子６と対向する位置に、その裏面側に開口する加圧室６２が形成されている。加圧室６２は、たとえば、シリコン基板２の表面側ほど幅（開口面積）が小さくなる断面略台形形状に形成されている。加圧室６２には、図示しないインクタンクからインク通路１０ａを通って供給されるインクが充填される。前述の振動膜５は、加圧室６２の天面部を区画していて、加圧室６２に臨んでいる。振動膜５は、シリコン基板２の加圧室６２の周囲の部分（厚部）によって支持されており、加圧室６２に対向する方向（換言すれば振動膜５の厚さ方向）に振動可能な可撓性を有している。
【００３７】
駆動回路７２から圧電素子６に駆動電圧が印加されると、逆圧電効果によって、圧電体層８が変形する。これにより、圧電素子６とともに振動膜５が変形し、それによって、加圧室６２内に容積変化がもたらされ、加圧室６２内のインクが加圧される。加圧されたインクは、インク吐出通路１１を通って、吐出口１１ｄから微小液滴となって吐出される。
このインクジェットプリンタヘッド１においては、シリコン基板２と圧電体層８との間に拡散防止膜７０が介在しており、この拡散防止膜７０によって、圧電体層８中の金属原子がシリコン基板２中に拡散することが抑制または防止される。これにより、圧電体層８の圧電特性が悪化したり、シリコン層５Ａの特性（とくに脆性）が悪化したりすることがなく、さらに、シリコン基板２に作り込まれたＭＯＳＦＥＴ２１，２２の特性が悪化したりすることを回避できる。これにより、圧電体層８およびシリコン層５Ａを薄くしたり、シリコン基板２内のＭＯＳＦＥＴ２１，２２と圧電体層８との距離を短くしたりすることができるから、小型で、かつ良好な特性を有するインクジェットプリンタヘッド１を提供できる。すなわち、圧電素子６は必要な駆動力を発生することができ、シリコン層５Ａを含む振動膜５は十分な耐久性を有することができ、ＭＯＳＦＥＴ２１，２２は良好な素子特性を有することができる。
【００３８】
図３Ａ〜３Ｓは、図１に示すインクジェットプリンタヘッドの製造工程を順に示す模式的な断面図である。図３Ａ〜３Ｓでは、導体および圧電体層の部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
インクジェットプリンタヘッド１の製造工程は、回路形成領域４に素子を作り込む工程（図３Ａ〜３Ｊ）と、ノズル形成領域３にインクジェットノズル構造を作り込む工程（図３Ｋ〜３Ｓ）とを含む。
【００３９】
まず、図３Ａに示すように、熱酸化法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、シリコン基板２の表面上に、ＳｉＯ２からなる酸化膜８１が形成される。つづいて、ＣＶＤ法により、ＳｉＮ（窒化シリコン）からなる窒化膜８２が形成される。フォトリソグラフィにより、窒化膜８２上に、レジストパターン８３が形成される。レジストパターン８３は、シリコン基板２における溝２６が形成されるべき部分のみを露出させ、その他の部分を覆い隠す。
【００４０】
次に、図３Ｂに示すように、レジストパターン８３をマスクとするエッチングにより、窒化膜８２、酸化膜８１およびシリコン基板２の表層部が順に選択的に除去される。その結果、シリコン基板２の表層部に、溝２６が形成される。溝２６の形成後、レジストパターン８３は除去される。
その後、図３Ｃに示すように、熱酸化法により、溝２６の内面に、熱酸化膜２７が形成される。次いで、ＣＶＤ法により、熱酸化膜２７および窒化膜８２上に、絶縁体２８の材料が堆積される。そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、その堆積された材料および窒化膜８２が研磨される。この研磨は、酸化膜８１の表面が露出するまで続けられる。その結果、熱酸化膜２７上に、絶縁体２８が得られる。この時点で、絶縁体２８は、酸化膜８１の表面と面一をなしている。
【００４１】
その後、フォトリソグラフィにより、絶縁体２８および酸化膜８１上に、レジストパターン８４が形成される。レジストパターン８４は、絶縁体２８および酸化膜８１上におけるＰＭＯＳ領域２４以外の全域に形成される。そして、イオン注入法により、レジストパターン８４をマスクとして、ＰＭＯＳ領域２４に、Ｎ型不純物（たとえば、Ｐ（リン））が注入される。その結果、図３Ｄに示すように、ＰＭＯＳ領域２４に、Ｎ型ウェル４１が形成される。Ｎ型不純物の注入後、レジストパターン８４は除去される。
【００４２】
次いで、フォトリソグラフィにより、絶縁体２８および酸化膜８１上に、レジストパターン８５が形成される。レジストパターン８５は、絶縁体２８および酸化膜８１上におけるＮＭＯＳ領域２３以外の全域に形成される。そして、イオン注入法により、レジストパターン８５をマスクとして、ＮＭＯＳ領域２３に、Ｐ型不純物（たとえば、Ｂ（ボロン））が注入される。その結果、図３Ｅに示すように、ＮＭＯＳ領域２３に、Ｐ型ウェル３１が形成される。Ｐ型不純物の注入後、レジストパターン８５は除去される。
【００４３】
その後、ウエットエッチングにより、酸化膜８１が除去される。このとき、絶縁体２８の上端部もエッチングされ、絶縁体２８は、シリコン基板２の表面とほぼ面一になる。この後、熱酸化法またはＣＶＤ法により、シリコン基板２の表面全域に、酸化シリコン膜８６が形成される。
つづいて、図３Ｆに示すように、ＣＶＤ法により、酸化シリコン膜８６上に、ポリシリコン層８７が形成される。
【００４４】
その後、図３Ｇに示すように、フォトリソグラフィにより、ポリシリコン層８７上に、レジストパターン８８が形成される。レジストパターン８８は、ポリシリコン層８７におけるゲート電極３６，４６となるべき部分のみを覆い隠す。
そして、レジストパターン８８をマスクとするエッチングにより、ポリシリコン層８７がパターニングされる。これにより、図３Ｈに示すように、ゲート電極３６，４６が形成される。ポリシリコン層８７のパターニング後、レジストパターン８８は除去される。その後、イオン注入法により、Ｐ型ウェル３１の表層部およびゲート電極３６に、Ｎ型不純物が注入される。また、イオン注入法により、Ｎ型ウェル４１の表層部およびゲート電極４６に、Ｐ型不純物が注入される。
【００４５】
次いで、図３Ｉに示すように、ゲート電極３６，４６をマスクとするエッチングにより、酸化シリコン膜８６が選択的に除去され、シリコン基板２上に、ゲート絶縁膜３５，４５が得られる。その後、ＣＶＤ法により、シリコン基板２上の全域にＳｉＮが堆積される。そして、そのＳｉＮの堆積層がエッチバックされることにより、サイドウォール３７，４７が形成される。
【００４６】
サイドウォール３７，４７の形成後、図３Ｊに示すように、イオン注入法により、Ｐ型ウェル３１の表層部に、Ｎ型不純物が先に注入されたＮ型不純物よりも深い位置まで注入され、ソース領域３３およびドレイン領域３４が形成される。また、イオン注入法により、Ｎ型ウェル４１の表層部に、Ｐ型不純物が先に注入されたＰ型不純物よりも深い位置まで注入され、ソース領域４３およびドレイン領域４４が形成される。その後、シリサイド３８，３９，４０，４８，４９，５０が形成される。こうして、ＮＭＯＳ領域２３にＮチャネルＭＯＳＦＥＴ２１が形成され、ＰＭＯＳ領域２４にＰチャネルＭＯＳＦＥＴが形成される。
【００４７】
次に、図３Ｋに示すように、ＣＶＤ法により、酸化シリコン膜が形成され、ノズル形成領域３における酸化シリコン層５Ｂおよび回路形成領域４における層間絶縁膜５１となる。さらに、それらの上に、たとえばスパッタ法によって、アルミナ膜からなる拡散防止膜７０が形成される。
その後、図３Ｌに示すように、スパッタ法により、拡散防止膜７０上の全域に、下部電極７と同じ積層構造の膜８９が形成される。また、スパッタ法またはゾルゲル法により、膜８９の全域上に、圧電体層８と同じ材料の膜９０（たとえばＰＺＴ膜）が形成される。さらに、スパッタ法により、膜９０の全域上に、上部電極９と同じ積層構造の膜９１が形成される。ゾルゲル法による圧電体層８の材料膜９０の形成では、基板を７００℃〜８００℃に加熱した状態で５０ｎｍ〜１００ｎｍの厚さの材料素膜を形成する工程を繰り返し行って、必要膜厚まで材料素膜が積層される。一方、スパッタ法による圧電体層８の材料膜９０の形成では、基板を３００℃〜４００℃に加熱した状態で行うスパッタリングによって、基板上に圧電体材料が堆積させられる。いずれの方法であっても基板が加熱されるので、拡散防止膜７０がなければ、圧電体材料中の金属原子がシリコン基板２にまで拡散し、振動膜５を形成しているシリコン層５Ａを脆弱化させ、かつ回路形成領域４に形成されている素子２１，２２の特性を悪化させるおそれがある。
【００４８】
次いで、図３Ｍに示すように、フォトリソグラフィにより、膜９１上に、レジストパターン９２が膜９１における上部電極９となる部分を覆い隠すように形成される。
その後、図３Ｎに示すように、レジストパターン９２をマスクとするエッチングにより、膜９１がパターニングされ、上部電極９が形成される。つづいて、エッチングにより、膜９０がパターニングされ、圧電体層８が形成される。圧電体層８の形成後、レジストパターン９２は除去される。次に、フォトリソグラフィにより、膜８９上に、新たなレジストパターン（図示せず）が膜８９における下部電極７となる部分を覆い隠すように形成される。そして、新たなレジストパターンをマスクとするエッチングにより、膜８９がパターニングされ、下部電極７が形成される。下部電極７の形成後、レジストパターンは除去される。
【００４９】
その後、フォトリソグラフィおよびエッチングによって、回路形成領域４における拡散防止膜７０が除去され、この拡散防止膜７０はノズル形成領域３に選択的に残される。
その後、フォトリソグラフィおよびエッチングにより、層間絶縁膜５１におけるソース領域３３，４３およびドレイン領域３４，４４と対向する部分に、層間絶縁膜５１を厚さ方向に貫通する貫通孔が形成される。そして、ＣＶＤ法により、各貫通孔内にＷが供給され、各貫通孔がＷで埋め尽くされる。これにより、図３Ｏに示すように、コンタクトプラグ５５〜５８が形成される。その後、スパッタ法により、シリコン基板２上の全域に、アルミナ膜９３が形成される。さらに、ＣＶＤ法により、アルミナ膜９３上の全域に、酸化シリコン膜９４が形成される。
【００５０】
次いで、図３Ｐに示すように、フォトリソグラフィおよびエッチングにより、酸化シリコン膜９４およびアルミナ膜９３が回路形成領域４上から除去されるとともに、下部電極７の延長部７Ｂ上および上部電極９上から選択的に除去される。これにより、アルミナ膜９３および酸化シリコン膜９４がそれぞれ水素バリア膜１３および層間絶縁膜１４となり、その水素バリア膜１３および層間絶縁膜１４を連続的に貫通する貫通孔１７，１８が形成される。
【００５１】
その後、スパッタ法により、層間絶縁膜１４，５１上に、Ａｌ膜が形成される。そして、フォトリソグラフィおよびエッチングにより、Ａｌ膜がパターニングされ、図３Ｑに示すように、配線１５，１６，５２，５３，５４が形成される。
その後、図３Ｒに示すように、ＣＶＤ法により、層間絶縁膜１４，５１上に、表面保護膜６１が形成される。
【００５２】
表面保護膜６１の形成後、フォトリソグラフィにより、シリコン基板２の裏面上に、レジストパターン（図示せず）が形成される。このレジストパターンは、シリコン基板２における加圧室６２となる部分を露出させ、その他の部分を覆い隠す。そして、レジストパターンをマスクとするウエットエッチングにより、図３Ｓに示すように、シリコン基板２に加圧室６２が形成される。すなわち、薄いシリコン層５Ａを残すように、シリコン基板２が裏面側からエッチングされることにより、加圧室６２が形成される。同時に、薄いシリコン層５Ａと酸化シリコン層５Ｂとを積層した振動膜５が、加圧室６２の天井部に形成される。
【００５３】
その後は、図１に示すように、予めインク通路１０ａ，１１ａが形成されたキャビティプレート１０Ａがシリコン基板２の裏面に貼り付けられる。さらに、そのキャビティプレート１０Ａの裏面に、予めインク通路１１ｂが形成されたキャビティプレート１０Ｂが貼り付けられ、そのキャビティプレート１０Ｂの裏面に、予めノズル通路１１ｃが形成されたキャビティプレート１０Ｃが貼り付けられる。こうして、インクジェットプリンタヘッド１が得られる。
【００５４】
このようにして、シリコン基板２を利用して、ＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２などの半導体素子を形成することができる。また、シリコン基板２上に層間絶縁膜５１を挟んで配線５２，５３，５４が形成され、この配線５２，５３，５４がコンタクトプラグ５５〜５８を介してＮチャネルＭＯＳＦＥＴ２１およびＰチャネルＭＯＳＦＥＴ２２に接続されることにより、インクジェットプリンタヘッド１は、駆動回路７２等の回路と同じチップ内に形成できる。すなわち、圧電素子６に電圧を印加する駆動回路７２を、振動膜５が設けられたシリコン基板２に形成しているので、インクジェットプリンタヘッド１の本体部分と、その駆動回路７２とを１チップで構成すること（１チップ化）が可能となる。
【００５５】
一方、拡散防止膜７０が、圧電体層８中の金属原子（ＰＺＴの場合は鉛原子）がシリコン基板２へと拡散することを防止する。これにより、圧電体層８は良好な特性を有することができ、振動膜５を構成するシリコン層５Ａへの金属原子の拡散を防止して、その脆性が悪化することを回避できる。そればかりでなく、シリコン基板２の回路形成領域４への金属原子の拡散が防止されることにより、回路形成領域４に形成された素子２１，２２の特性が悪化することを回避できる。したがって、インクジェットプリンタヘッド１の本体部分と駆動回路７２等とを１チップ化でき、かつ駆動回路７２等を構成する素子は良好な特性を有することができる。
【００５６】
図４は、この発明の第２の実施形態に係る超音波センサの構成を説明するための模式的な断面図である。超音波センサ１８０は、ＳＯＩ（Silicon on Insulator）基板１８１と、ＳＯＩ基板１８１上に形成された絶縁膜である酸化シリコン層１８２と、酸化シリコン層１８２上に形成された拡散防止膜１８３と、拡散防止膜１８３上に形成された圧電素子１８４とを含む。
【００５７】
ＳＯＩ基板１８１は、下地シリコン基板１８５と、下地シリコン基板１８５の表面に形成された埋め込み酸化膜１８６と、埋め込み酸化膜１８６上に形成されたシリコン層１８７とを含む。下地シリコン基板１８５は、その裏面側（シリコン層１８７とは反対側）から掘り込まれており、これによって、断面視略台形状のキャビティ１９１が形成されている。埋め込み酸化膜１８６において、キャビティ１９１に臨む部分も除去されていて、キャビティ１９１の天面は、シリコン層１８７によって区画されている。これにより、キャビティ１９１の天面部には、シリコン層１８７と酸化シリコン層１８２とを積層した振動膜１９２が形成されている。振動膜１９２は、キャビティ１９１の周囲の厚いＳＯＩ基板１８１によって支持されている。すなわち、シリコン層１８７および酸化シリコン層１８２は、キャビティ１９１の天面部の全域を覆い、さらにその周囲に延びて形成されている。
【００５８】
圧電素子１８４は、拡散防止膜１８３に接する下部電極１８８と、下部電極１８８上に積層された圧電体層１８９と、圧電体層１８８上に積層された上部電極１９０とを含む。すなわち、下部電極１８８および上部電極１９０の間に圧電体層１８８が挟まれた状態で、それらが拡散防止膜１８３上に積層されている。
下部電極１８８は、たとえば、拡散防止膜１８３に接するＰｔ層と、このＰｔ層上に積層されたＴｉ層とを積層した積層構造膜からなる。圧電体層１８９は、たとえば、ＰＺＴまたはＫＮＮからなる。上部電極１９０は、たとえば、Ｐｔ層からなる。
【００５９】
下部電極１８８は、キャビティ１９１の天面部の全域を覆い、さらに、その周囲にまで延びて形成されている。圧電体層１８９も同様に、キャビティ１９１の天面部の全域を覆い、さらにその周囲にまで延びて形成されている。圧電体層１８９において、キャビティ１９１よりも外側の領域には、下部電極１８８を露出させる開口が形成されている。この開口から露出した下部電極１８８の表面は、外部接続のためのパッド１８８ａとなる。上部電極１９０は、この実施形態では、キャビティ１９１の天面部の中央領域の上方に形成されている。
【００６０】
この構成により、超音波によって振動膜１９２が振動すると、それに応じて圧電体層１８９が変形する。この変形に伴う圧電効果によって、下部電極１８８と上部電極１９０との間に電圧が生じる。この電圧を取り出して増幅等の適切な処理を施すことによって、超音波に対応した電気信号を得ることができる。
拡散防止膜１８３は、たとえば、アルミナ膜からなる。この拡散防止膜１８３は、ＰＺＴまたはＫＮＮからなる圧電体層１８９中の金属原子の拡散を防止する。これにより、振動膜１９２を構成するシリコン層１８７中に金属原子が拡散することを回避できるので、圧電体層１８９の特性が良好に保たれるうえに、振動膜１９２の脆性が悪化することを防いで、超音波センサの耐久性を向上できる。
【００６１】
シリコン層１８７には、超音波センサ１８０が形成された領域以外に設けた回路形成領域に、トランジスタ素子等の半導体素子を作り込むことができる。この場合、拡散防止膜１８３の働きにより、回路形成領域のシリコン層１８７へと金属原子が拡散することを回避できる。それによって、回路形成領域に形成された素子の特性が悪化することを回避できる。回路形成領域には、超音波センサ１８０の出力を処理する処理回路を形成してもよい。これにより、処理回路を１チップ化した超音波センサを提供できる。
【００６２】
図５は、この発明の第３の実施形態に係るキャパシタ素子を含む高周波回路装置の構成を説明するための模式的な断面図である。この図５において、前述の図１に示された各部に対応する部分には、同一参照符号を付して示す。
高周波回路装置１００は、シリコン基板２上に、回路形成領域４と、キャパシタ形成領域１０３とを有している。回路形成領域４には、ＮチャネルＭＯＳＦＥＴ２１と、ＰチャネルＭＯＳＦＥＴ２２とが形成されており、これにより、回路形成領域４は、ＣＭＯＳ集積回路を形成している。たとえば、回路形成領域４は、スイッチング回路１１１を形成している。キャパシタ形成領域１０３には、強誘電体キャパシタ素子１０５が形成されている。強誘電体キャパシタ素子１０５は、たとえば、フィルタ回路１１２の構成素子として利用される。
【００６３】
キャパシタ形成領域１０３において、シリコン基板２の表面には、絶縁膜である酸化シリコン層１０９が形成されている。酸化シリコン層１０９の厚さは、たとえば、０．２μｍ〜０．６μｍ程度である。さらに、キャパシタ形成領域１０３において、酸化シリコン層１０９の表面には、アルミナ（Ａｌ２Ｏ３）からなる拡散防止膜１１０が積層されている。この拡散防止膜１１０上に、強誘電体キャパシタ素子１０５が配置されている。
【００６４】
強誘電体キャパシタ素子１０５は、拡散防止膜１１０上に形成された下部電極１０６と、下部電極１０６上に形成された強誘電体層１０７（強誘電体キャパシタ膜）と、強誘電体層１０７上に形成された上部電極１０８とを備えている。言い換えれば、強誘電体キャパシタ素子１０５は、強誘電体層１０７を上部電極１０８および下部電極１０６で上下から挟んだ構造を有している。そして、下部電極１０６とシリコン基板２（より具体的には酸化シリコン層１０９）との間に、拡散防止膜１１０が介在している。こうして、強誘電体キャパシタ素子１０５とシリコン基板２との間に、拡散防止膜１１０が介在された構造が形成されている。
【００６５】
下部電極１０６は、たとえば、Ｔｉ（チタン）層からなる。
強誘電体層１０７は、たとえば、ＳＢＴ（タンタル酸ビスマスストロンチウムＳｒＢｉ２Ｔａ２Ｏ９）膜、またはＢＳＴ（チタン酸バリウムストロンチウム（Ｂａ，Ｓｒ）ＴｉＯ３）膜からなる。すなわち、強誘電体層１０７は、金属元素（ＳＢＴの場合は、ストロンチウムおよびビスマス。ＢＳＴの場合は、バリウムおよびストロンチウム）を含む。拡散防止膜１１０は、金属原子の拡散を防ぎ、金属原子が強誘電体層１０７から抜け出ることを防ぎ、かつ金属原子がシリコン基板２内に達することを防止する。
【００６６】
上部電極１０８は、強誘電体層１０７上に形成されている。上部電極１０８は、たとえば、Ｐｔ（プラチナ）層からなる。
キャパシタ形成領域１０３において、強誘電体キャパシタ素子１０５および酸化シリコン層１０９の表面は、層間絶縁膜１１４により覆われている。層間絶縁膜１１４は、ＳｉＯ２からなる。層間絶縁膜１１４上には、配線１１５，１１６が形成されている。配線１１５，１１６は、Ａｌ（アルミニウム）を含む金属材料からなる。
【００６７】
配線１１５の一端部は、下部電極１０６の延長部１１３の先端部の上方に配置されている。配線１１５の一端部と延長部１１３との間には、層間絶縁膜１１４を貫通する貫通孔１１７が形成されている。配線１１５の一端部は、貫通孔１１７内に入り込み、貫通孔１１７内で延長部１１３と接続されている。
配線１１６の一端部は、上部電極１０８の周縁部の上方に配置されている。配線１１６の一端部と上部電極１０８との間には、層間絶縁膜１１４を貫通する貫通孔１１８が形成されている。配線１１６の一端部は、貫通孔１１８内に入り込み、貫通孔１１８内で上部電極１０８と接続されている。
【００６８】
図５に表した回路形成領域４の構成は、図１に示した構成と同様であるので、説明を省略する。ただし、回路形成領域４に形成された半導体素子（ＭＯＳＦＥＴ２１，２２）などは、スイッチング回路を構成しており、その回路構成は、図１に示した駆動回路７２とは異なる。
以上のとおり、この実施形態によれば、強誘電体キャパシタ素子１０５とシリコン基板２との間に拡散防止膜１１０が介在しており、強誘電体層１０７中の金属原子のシリコン基板２への拡散が防止される。これにより、強誘電体層１０７の特性を保持でき、かつシリコン基板２の回路形成領域４に形成された半導体素子２１，２２の特性が悪化することを回避できる。すなわち、強誘電体キャパシタ素子１０５と半導体素子２１，２２とを同一シリコン基板２上に形成して１チップ化しながら、強誘電体キャパシタ素子１０５および半導体素子２１，２２は、いずれも優れた素子特性を有することができる。
【００６９】
以上、この発明のいくつかの実施形態について説明してきたが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、酸化シリコン層５Ｂ，１８２，１０９と、圧電素子６，１８４または強誘電体キャパシタ素子１０５との間に、拡散防止膜７０，１８３，１１０を介在させた構造を示したが、酸化シリコン層５Ｂ，１８２，１０９とシリコン層（シリコン基板２またはシリコン層１８７）との間に同様な拡散防止膜を介在させた構造とすることもできる。このような構造によっても、強誘電体層（圧電体層８，１８９、強誘電体層１０７）中の金属原子がシリコン層へと拡散することを回避できる。
【００７０】
さらに、この発明は、インクジェットプリンタヘッド、超音波センサ、強誘電体キャパシタ素子以外にも、シリコン層上に強誘電体層を有する他の装置に対しても適用することができる。このような装置としては、前述の例の他、ＭＥＭＳ技術を用いて作製されるシリコンマイク、マイクロスピーカ、圧力センサ、加速度センサ等に代表されるマイクロ構造装置を例示できる。
【００７１】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７２】
１ インクジェットプリンタヘッド
２ シリコン基板
３ ノズル形成領域
４ 回路形成領域
５ 振動膜
５Ａ シリコン層
５Ｂ 酸化シリコン層
６ 圧電素子
７ 下部電極
８ 圧電体層
９ 上部電極
２１ ＮチャネルＭＯＳＦＥＴ（半導体素子）
２２ ＰチャネルＭＯＳＦＥＴ（半導体素子）
２３ ＮＭＯＳ領域
２４ ＰＭＯＳ領域
３１ Ｐ型ウェル
４１ Ｎ型ウェル
５１ 層間絶縁膜
６１ 表面保護膜
６２ 加圧室
７０ 拡散防止膜（アルミナ膜）
７２ ドライバ（駆動回路）
１００ 高周波回路装置
１０３ キャパシタ形成領域
１０５ 強誘電体キャパシタ素子
１０６ 下部電極
１０７ 強誘電体層
１０８ 上部電極
１０９ 酸化シリコン層
１１０ 拡散防止膜
１１１ スイッチング回路
１１２ フィルタ回路
１１４ 層間絶縁膜
１８０ 超音波センサ
１８１ ＳＯＩ基板
１８２ 酸化シリコン層
１８３ 拡散防止膜
１８４ 圧電素子
１８５ 下地シリコン基板
１８６ 埋め込み酸化膜
１８７ シリコン層
１８８ 下部電極
１８９ 圧電体層
１９０ 上部電極
１９１ 振動膜
【特許請求の範囲】
【請求項１】
シリコン層と、
前記シリコン層に積層された金属層と、
前記金属層に積層され、金属原子を含む強誘電体層と、
前記シリコン層と前記強誘電体層との間に介在するように積層され、前記強誘電体層中の金属原子の前記シリコン層への拡散を防止する拡散防止膜とを含む、シリコン装置。
【請求項２】
厚部と薄部とを有するシリコン基板の前記薄部が前記シリコン層を含む振動膜を形成しており、
前記強誘電体層が、圧電体層であって、
下部電極としての前記金属層と上部電極との間に前記圧電体層が積層されて圧電素子が構成されている、請求項１に記載のシリコン装置。
【請求項３】
前記下部電極、前記圧電体層および前記上部電極が、前記振動膜を変形させるアクチュエータを構成している、請求項２に記載のシリコン装置。
【請求項４】
前記振動膜によって区画されるインク溜まりが形成されており、
前記シリコン装置が、前記振動膜を変形させることによって、前記インク溜まりのインクを加圧して吐出させるインクノズルを構成している、請求項３に記載のシリコン装置。
【請求項５】
前記下部電極、前記圧電体層および前記上部電極が、前記振動膜の変形によって前記圧電体層が発生する電圧を取り出すセンサを構成している、請求項２に記載のシリコン装置。
【請求項６】
前記強誘電体層が鉛を含む、請求項１〜５のいずれか一項に記載のシリコン装置
【請求項７】
前記拡散防止膜がアルミナ膜である、請求項１〜６のいずれか一項に記載のシリコン装置。
【請求項１】
シリコン層と、
前記シリコン層に積層された金属層と、
前記金属層に積層され、金属原子を含む強誘電体層と、
前記シリコン層と前記強誘電体層との間に介在するように積層され、前記強誘電体層中の金属原子の前記シリコン層への拡散を防止する拡散防止膜とを含む、シリコン装置。
【請求項２】
厚部と薄部とを有するシリコン基板の前記薄部が前記シリコン層を含む振動膜を形成しており、
前記強誘電体層が、圧電体層であって、
下部電極としての前記金属層と上部電極との間に前記圧電体層が積層されて圧電素子が構成されている、請求項１に記載のシリコン装置。
【請求項３】
前記下部電極、前記圧電体層および前記上部電極が、前記振動膜を変形させるアクチュエータを構成している、請求項２に記載のシリコン装置。
【請求項４】
前記振動膜によって区画されるインク溜まりが形成されており、
前記シリコン装置が、前記振動膜を変形させることによって、前記インク溜まりのインクを加圧して吐出させるインクノズルを構成している、請求項３に記載のシリコン装置。
【請求項５】
前記下部電極、前記圧電体層および前記上部電極が、前記振動膜の変形によって前記圧電体層が発生する電圧を取り出すセンサを構成している、請求項２に記載のシリコン装置。
【請求項６】
前記強誘電体層が鉛を含む、請求項１〜５のいずれか一項に記載のシリコン装置
【請求項７】
前記拡散防止膜がアルミナ膜である、請求項１〜６のいずれか一項に記載のシリコン装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図３Ｍ】
【図３Ｎ】
【図３Ｏ】
【図３Ｐ】
【図３Ｑ】
【図３Ｒ】
【図３Ｓ】
【図４】
【図５】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図３Ｋ】
【図３Ｌ】
【図３Ｍ】
【図３Ｎ】
【図３Ｏ】
【図３Ｐ】
【図３Ｑ】
【図３Ｒ】
【図３Ｓ】
【図４】
【図５】
【公開番号】特開２０１３−８０７８６（Ｐ２０１３−８０７８６Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２１９４３６（Ｐ２０１１−２１９４３６）
【出願日】平成２３年１０月３日（２０１１．１０．３）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月３日（２０１１．１０．３）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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