シリサイド成長ドーパント雪かき効果の使用による、デバイス中に階段接合の形成
トランジスタ（１００）の形成方法（９００）およびその構造を提供する。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、ゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）（３０６）が形成される。ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。この側壁スペーサ（４０２）を使用して、半導体基板（１０２）中に深いソース／ドレイン接合部（５０４）（５０６）が形成される。浅いソース／ドレイン接合部および深いソース／ドレイン接合部（５０４）（５０６）を形成した後、側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成する。シリサイドスペーサ（６１０）に隣接する深いソース／ドレイン接合部（５０４）（５０６）上にシリサイド（６０４）（６０６）を形成し、半導体基板（１０２）上に絶縁層（７０２）をたい積する。その後、絶縁層（７０２）においてシリサイド（６０４）（６０６）へのコンタクトを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体技術に関し、さらに詳しくは、シリサイド成長ドーパント雪かき効果（silicide growth dopant snowplow effect）により階段接合を形成するための、半導体デバイスにおけるシリサイド化に関する。
【背景技術】
【０００２】
トランジスタは、数百または数百万の個々のコンポーネントから構成されている。１つの一般的なコンポーネントは、半導体トランジスタである。現在使用されている最も一般的かつ重要な半導体技術はシリコンベースのものであり、最も好ましいシリコンベースの半導体デバイスは、金属酸化膜半導体（「ＭＯＳ」）トランジスタである。
【０００３】
トランジスタは、シリコン基板上のゲート絶縁膜上にあるゲート電極（通常ポリシリコンである。）を含んでいる。
ポリシリコンゲートの両側のシリコン基板は、ホウ素、リン、または他の不純物原子をシリコン基板の表面中にイオン注入することによってドープされ、これによって、導電性になる。これらのシリコン基板のドープ領域は「浅いソース／ドレイン接合部」と呼ばれ、これらはポリシリコンゲートの下のチャネル領域によって分離される。
【０００４】
ポリシリコンゲートの両側の「側壁スペーサ」と呼ばれる酸化シリコンまたは窒化シリコンスペーサにより、さらなるドーピングのたい積が可能となり、「深いソース／ドレイン接合部」と呼ばれる浅いソース／ドレイン接合部のより高ドープの領域が形成される。
浅いおよび深いソース／ドレイン接合部を、総称して「Ｓ／Ｄ接合部」と呼ぶ。
【０００５】
トランジスタを完成するために、ゲート、スペーサ、およびシリコン基板を覆うように、酸化シリコン絶縁層をたい積する。
トランジスタに電気的接続を与えるように、酸化シリコン絶縁層において、ポリシリコンゲートおよびＳ／Ｄ接合部まで開口部をエッチングする。この開口部は金属で充てんされ、電気コンタクトを形成する。集積回路を完成するために、これらのコンタクトは、絶縁材料の外側へのさらなる絶縁材料レベルにあるさらなる配線レベルに接続される。
【０００６】
トランジスタのサイズの小型化に伴い、金属コンタクトとシリコン基板またはポリシリコンとの間の電気抵抗が、トランジスタの性能に悪影響を及ぼすレベルまで高まることが分かっている。電気抵抗を低下させるためには、金属コンタクトとシリコン基板またはポリシリコンとの間に、遷移材料を形成する。最良の遷移材料は、コバルトシリサイド（CoSi2）およびチタンシリサイド（TiSi2）であることが分かっている。
【０００７】
シリサイドは、Ｓ／Ｄ接合部およびポリシリコンゲートの上方のシリコン基板上に、まず、薄いコバルト（Co）またはニッケル（Ni）層を形成することによって得られる。半導体ウェーハを８００℃を超える温度での１つ以上のアニールステップに晒し、これによりコバルトまたはニッケルをシリコンおよびポリシリコンと選択的に反応させて金属シリサイドを形成する。このプロセスは一般的に、「シリサイド化」と呼ばれる。
【０００８】
このように、集積回路の複雑さや記録密度は増加の一途をたどりながらも、これらの集積回路において使用されるトランジスタはさらに小さくなった。
これらのトランジスタはｐｎ接合を使用する。このｐｎ接合部は、選択領域に１つ以上のドーパント種を制御して導入することによって、半導体基板中に形成される。
近年のスケールダウンされた高性能のデバイスにおいては、これらの接合部を、浅く、かつ急峻（急勾配）（abrupt）にすることが必要とされている。
【０００９】
このような接合部はイオン注入によって形成されるので、イオン注入パラメータおよび基板プロパティによって決定される、基板中のイオン分布パターンまたはプロファイルを有する。
このようなイオン分布の端部のシャープさまたは急峻性は、有限、すなわち、限られている。
基板においてドーパントを電気的に活性化させるべく、ドーパントは熱アニーリングされるにつれ、急峻性はその後低下する。
このようなドーパント・プロファイル、特に、ドーパントプロファイルの活性部分の急峻性が限られていることは、このようなデバイスの、極小サイズへのスケーラビリティに対する制限となる。
【００１０】
ソースおよびドレイン接合部で活性化されたドーパントプロファイルをシャープ化するための様々な方法が提案されている。
これらの方法は、レーザによってドープ領域を浅く迅速に融解することを含む。同様に、ドープ領域のプリアモルファス化（事前非晶質化）（preamorphized）された部分の固相エピタキシャル再生を含んでいる。
どちらの場合にも、接合部で得られる活性ドーパントプロファイルを、注入当初のプロファイルよりもシャープになるようにすることができる。
しかしながら、これらは固有の限界がある複雑なプロセスであり、より良い改善された解決策が必要とされている。
【００１１】
長期にわたってこれらの問題の解決策が必要とされているが、従来の研究開発では何ら解決策が教示または提示されておらず、したがって、これらの問題の解決策は、当業者が長年成し遂げられなかったものである。
【発明の開示】
【００１２】
本発明は、階段接合を有するデバイスおよびこのデバイスの形成方法を提供する。半導体基板上にゲート絶縁層を形成し、このゲート絶縁層上にゲートを形成する。ゲートおよびゲート絶縁層に隣接する半導体基板上に、側壁スペーサを形成する。選択的なエピタキシャル成長によって、側壁スペーサに隣接する半導体基板上に厚くした層を形成する。隆起したＳ／Ｄドーパント注入領域を、厚くした層の少なくとも一部分に形成する。隆起したＳ／Ｄドーパント注入領域の少なくとも一部分に、シリサイド層を形成することにより、このシリサイド層の下に、シリサイド層からのドーパントでリッチ化された、ソース／ドレイン領域を形成する。シリサイド層の上に絶縁層をたい積し、それから絶縁層中にシリサイドへのコンタクトを形成する。
このように、この方法は、急峻で浅い、高濃度の集積回路ソースおよびドレイン接合部を形成する、非常に効率的で経済的なイオン注入およびシリサイド方法を提供する。
【００１３】
本発明のいくつかの実施形態には、上述したものに加え、またはそれらの代わりに他の利点がある。これらの利点は、添付の図面を参照しながら以下の詳細な記載を読むことにより、当業者らに明らかになるであろう。
【発明を実施するための最良の形態】
【００１４】
以下の記載において、本発明の完全な理解が得られるように、細部の説明を多数記載する。しかしながら、これらの詳細を用いずに本発明が実施できることは、当業者には明らかであろう。本発明を不明瞭にしないためにも、いくつかの既知の構成およびプロセスステップは詳細には開示していない。さらに、装置の実施形態を示す図面は、部分的概略図であり、一定の縮尺で描かれたものではなく、特に、寸法の一部は明確に表すためのものであって、図面において誇張して表されたものもある。同一の番号は、すべての図面において、同一の要素に関して使用される。
【００１５】
本願明細書において使用される「水平（horizontal）」という用語は、基板またはウェハに対して平行な面として定義される。「垂直（vertical）」という用語は、すでに定義した水平に対して垂直な方向をさす。「〜の上に（on）」、「〜の上方に（above）」、「〜の下方に（below）」、「下部（bottom）」、「上部（top）」、「側部（side）」（「側壁」のように）、「より高い（higher）」、「より低い（lower）」、「〜の上に（over）」および「〜の下に（under）」などの用語は、水平面に対して定義される。
【００１６】
集積回路デバイスの構成においては、スケーリングされたデバイスのソース／ドレイン（「Ｓ／Ｄ」）接合部は非常に浅い。したがって、高性能なデバイスにするためにはこれらの接合部のドーパントプロファイルを急峻にする必要がある。
ここに教示したように、注入当初のドーパントプロファイルよりも急峻なドーパントプロファイルを生成することができることが発見されている。
【００１７】
本発明では、ドーパントプロファイルを急峻にするのに、成長するシリサイドからのドーパント拒絶性（dopant rejection）を使用する。
より具体的には、注入された領域であるＳ／Ｄ接合部におけるシリコン中に、シリサイドを成長させる。
シリコン中にシリサイドを成長させると、このシリサイドはシリコンのドーパントを拒絶し、シリサイドの最前面に存在するドーパントを押し下げる。このドーパントの拒絶は、シリサイド中のドーパントの固体溶解限度によるとともに、シリサイド−シリコン界面でのドーパントの拒絶に関連する偏析による。
【００１８】
ある実施形態の一例においては、選択的なエピタキシャル成長（「ＳＥＧ」または「ｅｐｉ」）によって最初に厚くされたＳ／Ｄ領域を有するトランジスタが形成される。
その後、例えばヒ素（As）またはホウ素（B）のような所望の初期濃度のドーパントをそれらに注入することにより、Ｓ／Ｄ領域を厚くされたＳ／Ｄ領域中に形成する。
そのとき、例えばｅｐｉ層上のコバルトシリサイド（CoSi2）またはニッケルシリサイド（NiSi）のようなシリサイドを成長させることによって、ドーパントの一部が雪かき（スノープラウ）される。
シリサイドをシリコン中に下方に成長させるにつれて、シリサイドはその前にあるシリコン中に過剰なドーパントを入れ込む。
【００１９】
図１は、半導体デバイスを示し、特に本発明による製造の中間ステージにある集積回路１００を示す。
【００２０】
この中間ステージの集積回路１００を形成するために、シリコンなどの材料からなる半導体基板１０２上に酸化シリコンなどのゲート絶縁層、ポリシリコンのような導電性ゲート層をたい積する。これらの層は、ゲート絶縁層１０４およびゲート１０６を形成するようにパターン化されエッチングされる。
【００２１】
図２は、側壁スペーサ２００を形成するように、一般的にはシリコン窒化物からなる側壁スペーサ層をたい積しエッチングした後の、図１の構造を示している。
この側壁スペーサ２００は、ｅｐｉ（次の段落を参照）がＳ／Ｄ領域６０６および６０８（図６を参照）およびゲート１０６を短くしないようにする。
視認できるように、（図６に示すように）Ｓ／Ｄ領域６０６および６０８がゲート１０６の端部のすぐ近くにあるようにすべく、側壁スペーサ２００はかなり薄い。
【００２２】
図３は、側壁スペーサ２００およびゲート１０６に隣接する半導体基板１０２の表面上に厚くした層３００をＳＥＧにより形成した後の図２の構造を示す。
厚くした層３００は、側壁スペーサ２００およびゲート１０６に隣接する半導体基板の表面のレベルまたは高さを上げ、これらに近接する隆起した構造を形成する。
【００２３】
図４は、このような隆起した構造を形成すべく、図３に示される構造にドーパントイオン注入４００を行っている状態を示す。
特に、このドーパントイオン注入４００は、厚くした層３００（図３）および隣接する半導体基板１０２の上面中に、隆起したＳ／Ｄドーパント注入領域４０２、４０４を形成する。
ゲート１０６および側壁スペーサ２００は、隆起したＳ／Ｄドーパント注入領域４０２、４０４を形成するためのマスクとして作用する。ドーパントイオン注入４００の後、高温アニール（例えば、７００℃を超える）により、隆起したＳ／Ｄドーパント注入領域４０２、４０４中に注入された不純物原子を活性化する。
【００２４】
隆起したＳ／Ｄドーパント注入領域４０２、４０４に使用することができるドーパントには、ＮＭＯＳデバイスについては、ヒ素（As）、リン（P）、アンチモン（Sb）、ＰＭＯＳデバイスについては、ホウ素（B）およびインジウム（In）が含まれる。
【００２５】
図５は、ゲート１０６および隆起したＳ／Ｄドーパント注入領域４０２、４０４のそれぞれの上に金属層５０２を形成する、たい積プロセス５００を示している。
例えば、ドーパントの選択に適切なように、金属層５０２は、コバルト（Co）、ニッケル（Ni）、チタン（Ti）、ハフニウム（Hf）、またはプラチナ（Pt）から形成され得る。
【００２６】
図６は、本発明による、シリサイド層６００、６０２および６０４の形成を示す図である。
シリサイド層６００、６０２および６０４は、金属層５０２（図５）の熱シリサイド化（thermal silicidation）によって、それぞれ、隆起したＳ／Ｄドーパント注入領域４０２（図５）、４０４（図５）およびゲート１０６のシリコン材料中に形成される。
熱シリサイド化アニーリングの後、金属層５０２から残ったすべての残渣金属を、従来の方法でエッチングにより除去する。
【００２７】
シリサイドが、隆起したＳ／Ｄドーパント注入領域４０２および４０４中へと下方に成長するにつれて、下方に成長しているシリサイド層６０２および６０４の前にあるシリコン中に、前に実行したドーパントイオン注入４００（図４）からの過剰なドーパントが入り込む。
これは、シリサイド中におけるドーパントの溶解度が、シリコン中におけるドーパントの溶解度よりもはるかに小さいことにより生じる。
その結果、シリサイド層６０２および６０４の下にあるＳ／Ｄドーパント注入領域４０２および４０４の残りの部分は、ドーパントで高度にリッチ化されるようになる。
これらの、シリサイド層６０２および６０４の下にあるＳ／Ｄドーパント注入領域４０２および４０４の残りの部分は、その後、トランジスタ１００についてのそれぞれのＳ／Ｄ領域６０６および６０８になる。
【００２８】
Ｓ／Ｄ領域６０６および６０８は、シリサイド層からのドーパントで高度にリッチ化されるだけでなく、非常に浅いという利点を有している。
したがって、これらのＳ／Ｄ領域６０６および６０８は、初めから注入されアニールされた当初のドーパントのプロファイルよりも急峻であり、同様にシリサイド層からのリッチ化のないドーパントのプロファイルよりも急峻である、急勾配な、非常に急峻なドーパントプロファイルを示す。
この、より急峻なドーパントプロファイルは、浅い、スケーリングされたデバイスを高性能にすることを可能にするのに必要なドーパントプロファイルである。
【００２９】
図７は、隆起したＳ／Ｄドーパント注入領域４０２および４０４に注入されアニールされた当初のドーパント濃度のプロファイル７００を示す図である。
一般的に理解されるように、縦軸（「濃度」と示される）は、ドーパント濃度を示しており、横軸（「深さ」と示される）は、隆起したＳ／Ｄドーパント注入領域４０２および４０４の表面の下の深さを示している。
【００３０】
図８は、シリサイド層６０２および６０４、およびＳ／Ｄ領域６０６および６０８を形成した後のドーパント濃度のプロファイル８００を示す図である。
【００３１】
ある実施形態においては、図６について記載したシリサイド化は、Ｓ／Ｄ領域６０６および６０８中に対するドーパント偏析またはプラウ効果がＳ／Ｄ領域６０６および６０８自体のシリコン内のすべてのドーパント拡散を抑制するのに十分に低い温度で実行される。これにより、Ｓ／Ｄ領域６０６および６０８中のドーパントプロファイルが維持され、シャープ化される。
実際に、シリサイド化温度を十分低くしておくことによって、実質的にＳ／Ｄ領域および隣接するシリコン基板内のドーパント拡散がないようにすることができる。
【００３２】
厚くした層３００（図３）のｅｐｉたい積により、シリサイド層６０２（図６）および６０４（図６）をより厚くすることができ、これにより、寄生Ｓ／Ｄ抵抗が減少する。このように、これに応じた厚いシリサイドを生産すべく、ｅｐｉたい積はできるだけ厚いことが好ましい。一方、このｅｐｉたい積が、厚すぎることはない。または、これによりゲート１０６で過度のキャパシタンスが生成され得る。
【００３３】
本発明の利点は、シリサイドが成長するにつれて、前にあるシリコン中に、より多くのドーパントを入れ込むことができることであると考えられる。
本発明の利点はさらに、ドーパントがシリコン格子の代替サイト（substitutional site）に位置することになる機会を多くする、その前にあるシリコン中への空位を注入する（inject vacancy）ことであり、これによりドーパントが活性化するようになる。
したがって、より急峻な、よりリッチなドーパントプロファイルが得られるだけでなく、さらにドーパントを活性化させることができる。
【００３４】
図９は、シリサイド層６００、６０２および６０４と、側壁スペーサ２００との上に、絶縁層９００をたい積した後の図６の構造を示している。この絶縁層９００は公知の方法でたい積され、例えば、適用するのにふさわしい誘電率を有する適切な公知の材料からなるものであってよい。
【００３５】
図１０は、金属コンタクト１０００、１００２、および１００４を形成した後の図９の構造を示している。この金属コンタクト１０００、１００２、および１００４は、それぞれシリサイド層６００、６０２、および６０４と、そして、それぞれゲート１０６、Ｓ／Ｄ領域６０６、および６０８と、電気的に接続されている。
【００３６】
様々な実施形態においては、金属コンタクト１０００、１００２、および１００４は、タンタル（Ta）、チタン（Ti）、タングステン（W）のような金属、これらの合金、およびこれらの化合物である。
他の実施形態においては、金属コンタクト１０００、１００２、および１００４は、銅（Cu）、金（Au）、銀（Ag）のような金属、これらの合金、これらの化合物、および拡散バリアを周りに備える上記元素の１つ以上の組合わせである。
【００３７】
図１１は、本発明による方法１１００を単純化したフローチャートを示している。
この方法１１００は、半導体基板を提供するステップ（１１０２）、半導体基板上にゲート絶縁層を形成するステップ（１１０４）、ゲート絶縁層上にゲートを形成するステップ（１１０６）、ゲートおよびゲート絶縁層に隣接する半導体基板上に側壁スペーサを形成するステップ（１１０８）、側壁スペーサに隣接する半導体基板上に、選択エピタキシャル成長により、厚くした層を形成するステップ（１１１０）、厚くした層の少なくとも一部分に、隆起したＳ／Ｄドーパント注入領域を形成するステップ（１１１２）、隆起したＳ／Ｄドーパント注入領域の少なくとも一部分に、シリサイド層を形成することにより、このシリサイド層の下に、シリサイド層からのドーパントでリッチ化されたソース／ドレイン領域を形成するステップ（１１１４）と、シリサイド層の上に絶縁層をたい積するステップ（１１１６）と、絶縁層においてシリサイドへのコンタクトを形成するステップ（１１１８）と、を含む。
【００３８】
本発明が多くの利点を有することが発見されている。この発明は、例えば、急峻で浅い、高濃度の集積回路ソースおよびドレイン接合部を形成する、非常に効率的で経済的なイオン注入およびシリサイド方法を提供する。
【００３９】
他の利点は、シリサイドが成長し、前にあるシリコン中に、より多くのドーパントが入り込むにつれて、ドーパントがシリコン格子の代替サイト（substitutional site）に位置することになる機会を多くする、その前にあるシリコン中への空位を注入する（inject vacancy）ことであり、これによりドーパントが活性化するようになる。
【００４０】
したがって、本発明の方法および生成される構造が、シリサイド成長ドーパント雪かき効果を使用することによって、集積回路デバイス中の階段接合を形成するための、重要な従来利用できなかった解決策、能力、および機能的な利点を提供することが発見されている。
【００４１】
特定のベストモードとともに本発明を記載してきたが、上述した記載を考慮しながら、多数の代替例、修正例および変更例が当業者に明らかになるであろうことを理解されたい。したがって、特許請求の範囲の趣旨および範囲内のこのようなすべての代替例、修正例および変更例を包含することが意図される。上記に記載し、または添付の図面に示したすべての事項は、例示的かつ非制限的な意味で解釈されるべきである。
【図面の簡単な説明】
【００４２】
【図１】本発明による製造の中間ステージにあるトランジスタを示す図。
【図２】たい積およびエッチングし、側壁スペーサを形成した後の図１の構造を示す図。
【図３】半導体基板の表面上に、厚くした層を形成した後の図２の構造を示す図。
【図４】厚くした層および隣接する半導体基板中に、隆起したソース／ドレインドーパント注入領域を形成している間の図３の構造を示す図。
【図５】ゲートおよび隆起したソース／ドレインドーパント注入領域上に、金属層を形成している間の図４の構造を示す図。
【図６】シリサイド層を形成している間の図５の構造の説明図。
【図７】注入された当初のドーパント濃度のプロファイルを示すグラフ図。
【図８】シリサイド層およびソース／ドレイン領域を形成した後のドーパント濃度のプロファイルを示すグラフ図。
【図９】シリサイドおよび側壁スペーサ上に絶縁層をたい積した後の図６の構造を示す図。
【図１０】金属コンタクトを形成した後の図９の構造の説明図。
【図１１】本発明によるデバイス製造方法の簡易フローチャート。
【技術分野】
【０００１】
本発明は、概して半導体技術に関し、さらに詳しくは、シリサイド成長ドーパント雪かき効果（silicide growth dopant snowplow effect）により階段接合を形成するための、半導体デバイスにおけるシリサイド化に関する。
【背景技術】
【０００２】
トランジスタは、数百または数百万の個々のコンポーネントから構成されている。１つの一般的なコンポーネントは、半導体トランジスタである。現在使用されている最も一般的かつ重要な半導体技術はシリコンベースのものであり、最も好ましいシリコンベースの半導体デバイスは、金属酸化膜半導体（「ＭＯＳ」）トランジスタである。
【０００３】
トランジスタは、シリコン基板上のゲート絶縁膜上にあるゲート電極（通常ポリシリコンである。）を含んでいる。
ポリシリコンゲートの両側のシリコン基板は、ホウ素、リン、または他の不純物原子をシリコン基板の表面中にイオン注入することによってドープされ、これによって、導電性になる。これらのシリコン基板のドープ領域は「浅いソース／ドレイン接合部」と呼ばれ、これらはポリシリコンゲートの下のチャネル領域によって分離される。
【０００４】
ポリシリコンゲートの両側の「側壁スペーサ」と呼ばれる酸化シリコンまたは窒化シリコンスペーサにより、さらなるドーピングのたい積が可能となり、「深いソース／ドレイン接合部」と呼ばれる浅いソース／ドレイン接合部のより高ドープの領域が形成される。
浅いおよび深いソース／ドレイン接合部を、総称して「Ｓ／Ｄ接合部」と呼ぶ。
【０００５】
トランジスタを完成するために、ゲート、スペーサ、およびシリコン基板を覆うように、酸化シリコン絶縁層をたい積する。
トランジスタに電気的接続を与えるように、酸化シリコン絶縁層において、ポリシリコンゲートおよびＳ／Ｄ接合部まで開口部をエッチングする。この開口部は金属で充てんされ、電気コンタクトを形成する。集積回路を完成するために、これらのコンタクトは、絶縁材料の外側へのさらなる絶縁材料レベルにあるさらなる配線レベルに接続される。
【０００６】
トランジスタのサイズの小型化に伴い、金属コンタクトとシリコン基板またはポリシリコンとの間の電気抵抗が、トランジスタの性能に悪影響を及ぼすレベルまで高まることが分かっている。電気抵抗を低下させるためには、金属コンタクトとシリコン基板またはポリシリコンとの間に、遷移材料を形成する。最良の遷移材料は、コバルトシリサイド（CoSi2）およびチタンシリサイド（TiSi2）であることが分かっている。
【０００７】
シリサイドは、Ｓ／Ｄ接合部およびポリシリコンゲートの上方のシリコン基板上に、まず、薄いコバルト（Co）またはニッケル（Ni）層を形成することによって得られる。半導体ウェーハを８００℃を超える温度での１つ以上のアニールステップに晒し、これによりコバルトまたはニッケルをシリコンおよびポリシリコンと選択的に反応させて金属シリサイドを形成する。このプロセスは一般的に、「シリサイド化」と呼ばれる。
【０００８】
このように、集積回路の複雑さや記録密度は増加の一途をたどりながらも、これらの集積回路において使用されるトランジスタはさらに小さくなった。
これらのトランジスタはｐｎ接合を使用する。このｐｎ接合部は、選択領域に１つ以上のドーパント種を制御して導入することによって、半導体基板中に形成される。
近年のスケールダウンされた高性能のデバイスにおいては、これらの接合部を、浅く、かつ急峻（急勾配）（abrupt）にすることが必要とされている。
【０００９】
このような接合部はイオン注入によって形成されるので、イオン注入パラメータおよび基板プロパティによって決定される、基板中のイオン分布パターンまたはプロファイルを有する。
このようなイオン分布の端部のシャープさまたは急峻性は、有限、すなわち、限られている。
基板においてドーパントを電気的に活性化させるべく、ドーパントは熱アニーリングされるにつれ、急峻性はその後低下する。
このようなドーパント・プロファイル、特に、ドーパントプロファイルの活性部分の急峻性が限られていることは、このようなデバイスの、極小サイズへのスケーラビリティに対する制限となる。
【００１０】
ソースおよびドレイン接合部で活性化されたドーパントプロファイルをシャープ化するための様々な方法が提案されている。
これらの方法は、レーザによってドープ領域を浅く迅速に融解することを含む。同様に、ドープ領域のプリアモルファス化（事前非晶質化）（preamorphized）された部分の固相エピタキシャル再生を含んでいる。
どちらの場合にも、接合部で得られる活性ドーパントプロファイルを、注入当初のプロファイルよりもシャープになるようにすることができる。
しかしながら、これらは固有の限界がある複雑なプロセスであり、より良い改善された解決策が必要とされている。
【００１１】
長期にわたってこれらの問題の解決策が必要とされているが、従来の研究開発では何ら解決策が教示または提示されておらず、したがって、これらの問題の解決策は、当業者が長年成し遂げられなかったものである。
【発明の開示】
【００１２】
本発明は、階段接合を有するデバイスおよびこのデバイスの形成方法を提供する。半導体基板上にゲート絶縁層を形成し、このゲート絶縁層上にゲートを形成する。ゲートおよびゲート絶縁層に隣接する半導体基板上に、側壁スペーサを形成する。選択的なエピタキシャル成長によって、側壁スペーサに隣接する半導体基板上に厚くした層を形成する。隆起したＳ／Ｄドーパント注入領域を、厚くした層の少なくとも一部分に形成する。隆起したＳ／Ｄドーパント注入領域の少なくとも一部分に、シリサイド層を形成することにより、このシリサイド層の下に、シリサイド層からのドーパントでリッチ化された、ソース／ドレイン領域を形成する。シリサイド層の上に絶縁層をたい積し、それから絶縁層中にシリサイドへのコンタクトを形成する。
このように、この方法は、急峻で浅い、高濃度の集積回路ソースおよびドレイン接合部を形成する、非常に効率的で経済的なイオン注入およびシリサイド方法を提供する。
【００１３】
本発明のいくつかの実施形態には、上述したものに加え、またはそれらの代わりに他の利点がある。これらの利点は、添付の図面を参照しながら以下の詳細な記載を読むことにより、当業者らに明らかになるであろう。
【発明を実施するための最良の形態】
【００１４】
以下の記載において、本発明の完全な理解が得られるように、細部の説明を多数記載する。しかしながら、これらの詳細を用いずに本発明が実施できることは、当業者には明らかであろう。本発明を不明瞭にしないためにも、いくつかの既知の構成およびプロセスステップは詳細には開示していない。さらに、装置の実施形態を示す図面は、部分的概略図であり、一定の縮尺で描かれたものではなく、特に、寸法の一部は明確に表すためのものであって、図面において誇張して表されたものもある。同一の番号は、すべての図面において、同一の要素に関して使用される。
【００１５】
本願明細書において使用される「水平（horizontal）」という用語は、基板またはウェハに対して平行な面として定義される。「垂直（vertical）」という用語は、すでに定義した水平に対して垂直な方向をさす。「〜の上に（on）」、「〜の上方に（above）」、「〜の下方に（below）」、「下部（bottom）」、「上部（top）」、「側部（side）」（「側壁」のように）、「より高い（higher）」、「より低い（lower）」、「〜の上に（over）」および「〜の下に（under）」などの用語は、水平面に対して定義される。
【００１６】
集積回路デバイスの構成においては、スケーリングされたデバイスのソース／ドレイン（「Ｓ／Ｄ」）接合部は非常に浅い。したがって、高性能なデバイスにするためにはこれらの接合部のドーパントプロファイルを急峻にする必要がある。
ここに教示したように、注入当初のドーパントプロファイルよりも急峻なドーパントプロファイルを生成することができることが発見されている。
【００１７】
本発明では、ドーパントプロファイルを急峻にするのに、成長するシリサイドからのドーパント拒絶性（dopant rejection）を使用する。
より具体的には、注入された領域であるＳ／Ｄ接合部におけるシリコン中に、シリサイドを成長させる。
シリコン中にシリサイドを成長させると、このシリサイドはシリコンのドーパントを拒絶し、シリサイドの最前面に存在するドーパントを押し下げる。このドーパントの拒絶は、シリサイド中のドーパントの固体溶解限度によるとともに、シリサイド−シリコン界面でのドーパントの拒絶に関連する偏析による。
【００１８】
ある実施形態の一例においては、選択的なエピタキシャル成長（「ＳＥＧ」または「ｅｐｉ」）によって最初に厚くされたＳ／Ｄ領域を有するトランジスタが形成される。
その後、例えばヒ素（As）またはホウ素（B）のような所望の初期濃度のドーパントをそれらに注入することにより、Ｓ／Ｄ領域を厚くされたＳ／Ｄ領域中に形成する。
そのとき、例えばｅｐｉ層上のコバルトシリサイド（CoSi2）またはニッケルシリサイド（NiSi）のようなシリサイドを成長させることによって、ドーパントの一部が雪かき（スノープラウ）される。
シリサイドをシリコン中に下方に成長させるにつれて、シリサイドはその前にあるシリコン中に過剰なドーパントを入れ込む。
【００１９】
図１は、半導体デバイスを示し、特に本発明による製造の中間ステージにある集積回路１００を示す。
【００２０】
この中間ステージの集積回路１００を形成するために、シリコンなどの材料からなる半導体基板１０２上に酸化シリコンなどのゲート絶縁層、ポリシリコンのような導電性ゲート層をたい積する。これらの層は、ゲート絶縁層１０４およびゲート１０６を形成するようにパターン化されエッチングされる。
【００２１】
図２は、側壁スペーサ２００を形成するように、一般的にはシリコン窒化物からなる側壁スペーサ層をたい積しエッチングした後の、図１の構造を示している。
この側壁スペーサ２００は、ｅｐｉ（次の段落を参照）がＳ／Ｄ領域６０６および６０８（図６を参照）およびゲート１０６を短くしないようにする。
視認できるように、（図６に示すように）Ｓ／Ｄ領域６０６および６０８がゲート１０６の端部のすぐ近くにあるようにすべく、側壁スペーサ２００はかなり薄い。
【００２２】
図３は、側壁スペーサ２００およびゲート１０６に隣接する半導体基板１０２の表面上に厚くした層３００をＳＥＧにより形成した後の図２の構造を示す。
厚くした層３００は、側壁スペーサ２００およびゲート１０６に隣接する半導体基板の表面のレベルまたは高さを上げ、これらに近接する隆起した構造を形成する。
【００２３】
図４は、このような隆起した構造を形成すべく、図３に示される構造にドーパントイオン注入４００を行っている状態を示す。
特に、このドーパントイオン注入４００は、厚くした層３００（図３）および隣接する半導体基板１０２の上面中に、隆起したＳ／Ｄドーパント注入領域４０２、４０４を形成する。
ゲート１０６および側壁スペーサ２００は、隆起したＳ／Ｄドーパント注入領域４０２、４０４を形成するためのマスクとして作用する。ドーパントイオン注入４００の後、高温アニール（例えば、７００℃を超える）により、隆起したＳ／Ｄドーパント注入領域４０２、４０４中に注入された不純物原子を活性化する。
【００２４】
隆起したＳ／Ｄドーパント注入領域４０２、４０４に使用することができるドーパントには、ＮＭＯＳデバイスについては、ヒ素（As）、リン（P）、アンチモン（Sb）、ＰＭＯＳデバイスについては、ホウ素（B）およびインジウム（In）が含まれる。
【００２５】
図５は、ゲート１０６および隆起したＳ／Ｄドーパント注入領域４０２、４０４のそれぞれの上に金属層５０２を形成する、たい積プロセス５００を示している。
例えば、ドーパントの選択に適切なように、金属層５０２は、コバルト（Co）、ニッケル（Ni）、チタン（Ti）、ハフニウム（Hf）、またはプラチナ（Pt）から形成され得る。
【００２６】
図６は、本発明による、シリサイド層６００、６０２および６０４の形成を示す図である。
シリサイド層６００、６０２および６０４は、金属層５０２（図５）の熱シリサイド化（thermal silicidation）によって、それぞれ、隆起したＳ／Ｄドーパント注入領域４０２（図５）、４０４（図５）およびゲート１０６のシリコン材料中に形成される。
熱シリサイド化アニーリングの後、金属層５０２から残ったすべての残渣金属を、従来の方法でエッチングにより除去する。
【００２７】
シリサイドが、隆起したＳ／Ｄドーパント注入領域４０２および４０４中へと下方に成長するにつれて、下方に成長しているシリサイド層６０２および６０４の前にあるシリコン中に、前に実行したドーパントイオン注入４００（図４）からの過剰なドーパントが入り込む。
これは、シリサイド中におけるドーパントの溶解度が、シリコン中におけるドーパントの溶解度よりもはるかに小さいことにより生じる。
その結果、シリサイド層６０２および６０４の下にあるＳ／Ｄドーパント注入領域４０２および４０４の残りの部分は、ドーパントで高度にリッチ化されるようになる。
これらの、シリサイド層６０２および６０４の下にあるＳ／Ｄドーパント注入領域４０２および４０４の残りの部分は、その後、トランジスタ１００についてのそれぞれのＳ／Ｄ領域６０６および６０８になる。
【００２８】
Ｓ／Ｄ領域６０６および６０８は、シリサイド層からのドーパントで高度にリッチ化されるだけでなく、非常に浅いという利点を有している。
したがって、これらのＳ／Ｄ領域６０６および６０８は、初めから注入されアニールされた当初のドーパントのプロファイルよりも急峻であり、同様にシリサイド層からのリッチ化のないドーパントのプロファイルよりも急峻である、急勾配な、非常に急峻なドーパントプロファイルを示す。
この、より急峻なドーパントプロファイルは、浅い、スケーリングされたデバイスを高性能にすることを可能にするのに必要なドーパントプロファイルである。
【００２９】
図７は、隆起したＳ／Ｄドーパント注入領域４０２および４０４に注入されアニールされた当初のドーパント濃度のプロファイル７００を示す図である。
一般的に理解されるように、縦軸（「濃度」と示される）は、ドーパント濃度を示しており、横軸（「深さ」と示される）は、隆起したＳ／Ｄドーパント注入領域４０２および４０４の表面の下の深さを示している。
【００３０】
図８は、シリサイド層６０２および６０４、およびＳ／Ｄ領域６０６および６０８を形成した後のドーパント濃度のプロファイル８００を示す図である。
【００３１】
ある実施形態においては、図６について記載したシリサイド化は、Ｓ／Ｄ領域６０６および６０８中に対するドーパント偏析またはプラウ効果がＳ／Ｄ領域６０６および６０８自体のシリコン内のすべてのドーパント拡散を抑制するのに十分に低い温度で実行される。これにより、Ｓ／Ｄ領域６０６および６０８中のドーパントプロファイルが維持され、シャープ化される。
実際に、シリサイド化温度を十分低くしておくことによって、実質的にＳ／Ｄ領域および隣接するシリコン基板内のドーパント拡散がないようにすることができる。
【００３２】
厚くした層３００（図３）のｅｐｉたい積により、シリサイド層６０２（図６）および６０４（図６）をより厚くすることができ、これにより、寄生Ｓ／Ｄ抵抗が減少する。このように、これに応じた厚いシリサイドを生産すべく、ｅｐｉたい積はできるだけ厚いことが好ましい。一方、このｅｐｉたい積が、厚すぎることはない。または、これによりゲート１０６で過度のキャパシタンスが生成され得る。
【００３３】
本発明の利点は、シリサイドが成長するにつれて、前にあるシリコン中に、より多くのドーパントを入れ込むことができることであると考えられる。
本発明の利点はさらに、ドーパントがシリコン格子の代替サイト（substitutional site）に位置することになる機会を多くする、その前にあるシリコン中への空位を注入する（inject vacancy）ことであり、これによりドーパントが活性化するようになる。
したがって、より急峻な、よりリッチなドーパントプロファイルが得られるだけでなく、さらにドーパントを活性化させることができる。
【００３４】
図９は、シリサイド層６００、６０２および６０４と、側壁スペーサ２００との上に、絶縁層９００をたい積した後の図６の構造を示している。この絶縁層９００は公知の方法でたい積され、例えば、適用するのにふさわしい誘電率を有する適切な公知の材料からなるものであってよい。
【００３５】
図１０は、金属コンタクト１０００、１００２、および１００４を形成した後の図９の構造を示している。この金属コンタクト１０００、１００２、および１００４は、それぞれシリサイド層６００、６０２、および６０４と、そして、それぞれゲート１０６、Ｓ／Ｄ領域６０６、および６０８と、電気的に接続されている。
【００３６】
様々な実施形態においては、金属コンタクト１０００、１００２、および１００４は、タンタル（Ta）、チタン（Ti）、タングステン（W）のような金属、これらの合金、およびこれらの化合物である。
他の実施形態においては、金属コンタクト１０００、１００２、および１００４は、銅（Cu）、金（Au）、銀（Ag）のような金属、これらの合金、これらの化合物、および拡散バリアを周りに備える上記元素の１つ以上の組合わせである。
【００３７】
図１１は、本発明による方法１１００を単純化したフローチャートを示している。
この方法１１００は、半導体基板を提供するステップ（１１０２）、半導体基板上にゲート絶縁層を形成するステップ（１１０４）、ゲート絶縁層上にゲートを形成するステップ（１１０６）、ゲートおよびゲート絶縁層に隣接する半導体基板上に側壁スペーサを形成するステップ（１１０８）、側壁スペーサに隣接する半導体基板上に、選択エピタキシャル成長により、厚くした層を形成するステップ（１１１０）、厚くした層の少なくとも一部分に、隆起したＳ／Ｄドーパント注入領域を形成するステップ（１１１２）、隆起したＳ／Ｄドーパント注入領域の少なくとも一部分に、シリサイド層を形成することにより、このシリサイド層の下に、シリサイド層からのドーパントでリッチ化されたソース／ドレイン領域を形成するステップ（１１１４）と、シリサイド層の上に絶縁層をたい積するステップ（１１１６）と、絶縁層においてシリサイドへのコンタクトを形成するステップ（１１１８）と、を含む。
【００３８】
本発明が多くの利点を有することが発見されている。この発明は、例えば、急峻で浅い、高濃度の集積回路ソースおよびドレイン接合部を形成する、非常に効率的で経済的なイオン注入およびシリサイド方法を提供する。
【００３９】
他の利点は、シリサイドが成長し、前にあるシリコン中に、より多くのドーパントが入り込むにつれて、ドーパントがシリコン格子の代替サイト（substitutional site）に位置することになる機会を多くする、その前にあるシリコン中への空位を注入する（inject vacancy）ことであり、これによりドーパントが活性化するようになる。
【００４０】
したがって、本発明の方法および生成される構造が、シリサイド成長ドーパント雪かき効果を使用することによって、集積回路デバイス中の階段接合を形成するための、重要な従来利用できなかった解決策、能力、および機能的な利点を提供することが発見されている。
【００４１】
特定のベストモードとともに本発明を記載してきたが、上述した記載を考慮しながら、多数の代替例、修正例および変更例が当業者に明らかになるであろうことを理解されたい。したがって、特許請求の範囲の趣旨および範囲内のこのようなすべての代替例、修正例および変更例を包含することが意図される。上記に記載し、または添付の図面に示したすべての事項は、例示的かつ非制限的な意味で解釈されるべきである。
【図面の簡単な説明】
【００４２】
【図１】本発明による製造の中間ステージにあるトランジスタを示す図。
【図２】たい積およびエッチングし、側壁スペーサを形成した後の図１の構造を示す図。
【図３】半導体基板の表面上に、厚くした層を形成した後の図２の構造を示す図。
【図４】厚くした層および隣接する半導体基板中に、隆起したソース／ドレインドーパント注入領域を形成している間の図３の構造を示す図。
【図５】ゲートおよび隆起したソース／ドレインドーパント注入領域上に、金属層を形成している間の図４の構造を示す図。
【図６】シリサイド層を形成している間の図５の構造の説明図。
【図７】注入された当初のドーパント濃度のプロファイルを示すグラフ図。
【図８】シリサイド層およびソース／ドレイン領域を形成した後のドーパント濃度のプロファイルを示すグラフ図。
【図９】シリサイドおよび側壁スペーサ上に絶縁層をたい積した後の図６の構造を示す図。
【図１０】金属コンタクトを形成した後の図９の構造の説明図。
【図１１】本発明によるデバイス製造方法の簡易フローチャート。
【特許請求の範囲】
【請求項１】
半導体基板（１０２）を提供するステップ（１１０２）と、
前記半導体基板（１０２）上にゲート絶縁層（１０４）を形成するステップ（１１０４）と、
前記ゲート絶縁層（１０４）上にゲート（１０６）を形成するステップ（１１０６）と、
前記ゲート（１０６）および前記ゲート絶縁層（１０４）に隣接する前記半導体基板（１０２）上に、側壁スペーサ（２００）を形成するステップ（１１０８）と、
前記側壁スペーサ（２００）に隣接する前記半導体基板（１０２）上に、選択エピタキシャル成長により、厚くした層（３００）を形成するステップ（１１１０）と、
前記厚くした層（３００）の少なくとも一部分に、隆起したソース／ドレインドーパント注入領域（４０２）（４０４）を形成するステップ（１１１２）と、
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）の少なくとも一部分に、シリサイド層（６０２）（６０４）を形成し、このシリサイド層（６０２）（６０４）の下に、シリサイド層（６０２）（６０４）からのドーパントでリッチ化されたソース／ドレイン領域（６０６）（６０８）を形成するステップ（１１１４）と、
シリサイド層（６０２）（６０４）の上に絶縁層（９００）をたい積するステップ（１１１６）と、
前記絶縁層（９００）において前記シリサイド層（６０２）（６０４）へのコンタクト（１００２）（１００４）を形成するステップ（１１１８）と、
を含む、デバイス（１００）を形成する方法（１１００）。
【請求項２】
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）を形成するステップは、前記厚くした層（３００）および前記半導体基板（１０２）の隣接する上面中に、ドーパントを注入するステップをさらに含む、請求項１記載の方法（１１００）。
【請求項３】
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）にシリサイド層（６０２）（６０４）を形成するステップは、
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）上に金属層（５０２）を形成するステップと、
前記金属層（５０２）の熱シリサイド化によって、前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）の材料中にシリサイド層（６０２）（６０４）を形成するステップと、をさらに含む、請求項１記載の方法（１１００）。
【請求項４】
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）の少なくとも一部分に、シリサイド層（６０２）（６０４）を形成し、このシリサイド層（６０２）（６０４）の下に、シリサイド層（６０２）（６０４）からのドーパントでリッチ化されたソース／ドレイン領域（６０６）（６０８）を形成するステップは、
注入当初のドーパントのプロファイル（７００）よりも急峻なドーパントプロファイル（８００）でリッチ化されたソース／ドレイン領域（６０６）（６０８）を形成するステップをさらに含む、請求項１記載の方法。
【請求項５】
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）を形成するステップ（１１１２）は、ヒ素、リン、アンチモン、ホウ素、インジウムおよびこれらの組み合わせからなる群から選択されるドーパントで前記領域（４０２）（４０４）をインプラントするステップをさらに含み、
前記シリサイド層（６０２）（６０４）を形成するステップ（１１１４）は、コバルト、ニッケル、チタン、ハフニウム、プラチナおよびこれらの組み合わせからなる群から選択される金属層（５０２）をたい積するステップをさらに含む、請求項１記載の方法（１１００）。
【請求項６】
半導体基板（１０２）と、
前記半導体基板（１０２）上のゲート絶縁層（１０４）と、
前記ゲート絶縁層（１０４）上のゲート（１０６）と、
前記ゲート（１０６）および前記ゲート絶縁層（１０４）に隣接する前記半導体基板（１０２）上の側壁スペーサ（２００）と、
前記側壁スペーサ（２００）に隣接する前記半導体基板（１０２）上のエピタキシャル成長により厚くした層（３００）と、
前記エピタキシャル成長により厚くした層（３００）の少なくとも一部分中シリサイド層（６０２）（６０４）と、
前記シリサイド層（６０２）（６０４）からのドーパントでリッチ化された、前記シリサイド層（６０２）（６０４）の下のソース／ドレイン領域（６０６）（６０８）と、
前記シリサイド層（６０２）（６０４）上の絶縁層（９００）と、
前記絶縁層（９００）における前記シリサイド層（６０２）（６０４）へのコンタクト（１００２）（１００４）と、
を含む、デバイス（１００）。
【請求項７】
前記エピタキシャル成長により厚くした層（３００）および前記半導体基板（１０２）の隣接する上面は、ドーパント注入領域（４０２）（４０４）である、請求項６記載のデバイス（１００）。
【請求項８】
前記エピタキシャル成長により厚くした層（３００）中の前記シリサイド層（６０２）（６０４）は、
たい積された前記金属層（５０２）の熱シリサイド化によって、ドーパントが注入されたエピタキシャル成長により厚くした層（３００）中に形成されるシリサイド層（６０２）（６０４）をさらに含む、請求項６記載のデバイス（１００）。
【請求項９】
前記シリサイド層（６０２）（６０４）からのドーパントでリッチ化された前記ソース／ドレイン領域（６０６）（６０８）は、前記シリサイド層（６０２）（６０４）からのリッチ化のないドーパントのプロファイル（７００）よりも急峻であるドーパントプロファイル（８００）を有する、請求項６記載のデバイス（１００）。
【請求項１０】
前記ドーパントは、ヒ素、リン、アンチモン、ホウ素、インジウムおよびこれらの組み合わせからなる群から選択される材料であり、
前記シリサイド層（６０２）（６０４）は、コバルト、ニッケル、チタン、ハフニウム、プラチナおよびこれらの組み合わせからなる群から選択される金属のシリサイド（５０２）である、請求項６記載のデバイス（１００）。
【請求項１】
半導体基板（１０２）を提供するステップ（１１０２）と、
前記半導体基板（１０２）上にゲート絶縁層（１０４）を形成するステップ（１１０４）と、
前記ゲート絶縁層（１０４）上にゲート（１０６）を形成するステップ（１１０６）と、
前記ゲート（１０６）および前記ゲート絶縁層（１０４）に隣接する前記半導体基板（１０２）上に、側壁スペーサ（２００）を形成するステップ（１１０８）と、
前記側壁スペーサ（２００）に隣接する前記半導体基板（１０２）上に、選択エピタキシャル成長により、厚くした層（３００）を形成するステップ（１１１０）と、
前記厚くした層（３００）の少なくとも一部分に、隆起したソース／ドレインドーパント注入領域（４０２）（４０４）を形成するステップ（１１１２）と、
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）の少なくとも一部分に、シリサイド層（６０２）（６０４）を形成し、このシリサイド層（６０２）（６０４）の下に、シリサイド層（６０２）（６０４）からのドーパントでリッチ化されたソース／ドレイン領域（６０６）（６０８）を形成するステップ（１１１４）と、
シリサイド層（６０２）（６０４）の上に絶縁層（９００）をたい積するステップ（１１１６）と、
前記絶縁層（９００）において前記シリサイド層（６０２）（６０４）へのコンタクト（１００２）（１００４）を形成するステップ（１１１８）と、
を含む、デバイス（１００）を形成する方法（１１００）。
【請求項２】
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）を形成するステップは、前記厚くした層（３００）および前記半導体基板（１０２）の隣接する上面中に、ドーパントを注入するステップをさらに含む、請求項１記載の方法（１１００）。
【請求項３】
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）にシリサイド層（６０２）（６０４）を形成するステップは、
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）上に金属層（５０２）を形成するステップと、
前記金属層（５０２）の熱シリサイド化によって、前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）の材料中にシリサイド層（６０２）（６０４）を形成するステップと、をさらに含む、請求項１記載の方法（１１００）。
【請求項４】
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）の少なくとも一部分に、シリサイド層（６０２）（６０４）を形成し、このシリサイド層（６０２）（６０４）の下に、シリサイド層（６０２）（６０４）からのドーパントでリッチ化されたソース／ドレイン領域（６０６）（６０８）を形成するステップは、
注入当初のドーパントのプロファイル（７００）よりも急峻なドーパントプロファイル（８００）でリッチ化されたソース／ドレイン領域（６０６）（６０８）を形成するステップをさらに含む、請求項１記載の方法。
【請求項５】
前記隆起したソース／ドレインドーパント注入領域（４０２）（４０４）を形成するステップ（１１１２）は、ヒ素、リン、アンチモン、ホウ素、インジウムおよびこれらの組み合わせからなる群から選択されるドーパントで前記領域（４０２）（４０４）をインプラントするステップをさらに含み、
前記シリサイド層（６０２）（６０４）を形成するステップ（１１１４）は、コバルト、ニッケル、チタン、ハフニウム、プラチナおよびこれらの組み合わせからなる群から選択される金属層（５０２）をたい積するステップをさらに含む、請求項１記載の方法（１１００）。
【請求項６】
半導体基板（１０２）と、
前記半導体基板（１０２）上のゲート絶縁層（１０４）と、
前記ゲート絶縁層（１０４）上のゲート（１０６）と、
前記ゲート（１０６）および前記ゲート絶縁層（１０４）に隣接する前記半導体基板（１０２）上の側壁スペーサ（２００）と、
前記側壁スペーサ（２００）に隣接する前記半導体基板（１０２）上のエピタキシャル成長により厚くした層（３００）と、
前記エピタキシャル成長により厚くした層（３００）の少なくとも一部分中シリサイド層（６０２）（６０４）と、
前記シリサイド層（６０２）（６０４）からのドーパントでリッチ化された、前記シリサイド層（６０２）（６０４）の下のソース／ドレイン領域（６０６）（６０８）と、
前記シリサイド層（６０２）（６０４）上の絶縁層（９００）と、
前記絶縁層（９００）における前記シリサイド層（６０２）（６０４）へのコンタクト（１００２）（１００４）と、
を含む、デバイス（１００）。
【請求項７】
前記エピタキシャル成長により厚くした層（３００）および前記半導体基板（１０２）の隣接する上面は、ドーパント注入領域（４０２）（４０４）である、請求項６記載のデバイス（１００）。
【請求項８】
前記エピタキシャル成長により厚くした層（３００）中の前記シリサイド層（６０２）（６０４）は、
たい積された前記金属層（５０２）の熱シリサイド化によって、ドーパントが注入されたエピタキシャル成長により厚くした層（３００）中に形成されるシリサイド層（６０２）（６０４）をさらに含む、請求項６記載のデバイス（１００）。
【請求項９】
前記シリサイド層（６０２）（６０４）からのドーパントでリッチ化された前記ソース／ドレイン領域（６０６）（６０８）は、前記シリサイド層（６０２）（６０４）からのリッチ化のないドーパントのプロファイル（７００）よりも急峻であるドーパントプロファイル（８００）を有する、請求項６記載のデバイス（１００）。
【請求項１０】
前記ドーパントは、ヒ素、リン、アンチモン、ホウ素、インジウムおよびこれらの組み合わせからなる群から選択される材料であり、
前記シリサイド層（６０２）（６０４）は、コバルト、ニッケル、チタン、ハフニウム、プラチナおよびこれらの組み合わせからなる群から選択される金属のシリサイド（５０２）である、請求項６記載のデバイス（１００）。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公表番号】特表２００７−５１３５１６（Ｐ２００７−５１３５１６Ａ）
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願番号】特願２００６−５４２５７１（Ｐ２００６−５４２５７１）
【出願日】平成１６年１０月２６日（２００４．１０．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３５４０８
【国際公開番号】ＷＯ２００５／０６２３８７
【国際公開日】平成１７年７月７日（２００５．７．７）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願日】平成１６年１０月２６日（２００４．１０．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３５４０８
【国際公開番号】ＷＯ２００５／０６２３８７
【国際公開日】平成１７年７月７日（２００５．７．７）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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