スイッチングモジュール
【課題】スナバ抵抗体18#(#=p,n)の発熱量が無視できないこと。
【解決手段】スイッチング素子Sw#およびフリーホイールダイオードFD#を備える半導体チップ22#は、ビア導体32#、配線層34#、ビア導体38#を介して導体40#に接続されている。導体40#は、半導体チップ22#を垂直投影した投影領域からはみ出すようにして形成されており、はみ出した部分には絶縁膜42#およびスナバ抵抗体18#が積み重ねられている。スナバ抵抗体18#は、ビア導体44#、配線層46#およびビア導体48#を介してスナバ回路を構成するコンデンサ16に接続されている。
【解決手段】スイッチング素子Sw#およびフリーホイールダイオードFD#を備える半導体チップ22#は、ビア導体32#、配線層34#、ビア導体38#を介して導体40#に接続されている。導体40#は、半導体チップ22#を垂直投影した投影領域からはみ出すようにして形成されており、はみ出した部分には絶縁膜42#およびスナバ抵抗体18#が積み重ねられている。スナバ抵抗体18#は、ビア導体44#、配線層46#およびビア導体48#を介してスナバ回路を構成するコンデンサ16に接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールに関する。
【背景技術】
【0002】
たとえば下記特許文献1に見られるように、3相インバータ(主回路)を構成するスイッチング素子に接続される補助回路として、スナバ回路を設けることが周知である。ここでは、スナバ回路を構成するダイオードおよび抵抗体を副回路基板に搭載して且つ、これに隣接するようにして主回路基板を配置することで、主回路基板の温度上昇を抑制することが提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平9−135155号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ただし、上記のように、スナバ回路と主回路とで基板を分離する場合には、スナバ回路の寄生インダクタンスが大きくなる等の問題が生じる。一方、寄生インダクタンスを低減すべく、スナバ回路を主回路に極力近接させるような小型化を図る場合には、スナバ回路の抵抗体による発熱自体が無視できないものとなるおそれがある。
【0005】
本発明は、上記課題を解決する過程でなされたものであり、その目的は、電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成される新たなスイッチングモジュールを提供することにある。
【課題を解決するための手段】
【0006】
以下、上記課題を解決するための手段、およびその作用効果について記載する。
【0007】
請求項1記載の発明は、電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールにおいて、前記流通規制要素に接続される導体と、前記流通規制要素に接続されて且つスナバ回路を構成するスナバ抵抗体とを備え、前記スナバ抵抗体と前記導体とが積み重ねられるようにして形成されていることを特徴とする。
【0008】
上記発明では、流通規制要素に接続される導体とスナバ抵抗体とを積み重ねるようにして形成することで、スナバ抵抗体によって生じる熱を導体を介して放散させることができる。
【0009】
請求項2記載の発明は、請求項1記載の発明において、前記導体は、当該スイッチングモジュールの端子を構成することを特徴とする。
【0010】
モジュールの端子は、モジュール内の導体のなかで特に肉厚な構成となったり、表面積が大きくなったりしやすい。このため、上記発明では、スナバ抵抗体によって生じる熱を放散させる機能を高めることができる。
【0011】
請求項3記載の発明は、請求項1または2記載の発明において、前記流通規制要素は、第1流通規制要素であり、前記第1流通規制要素には、電流の流通方向を一方向に規制する整流機能および前記開閉機能の少なくとも一方を有する第2流通規制要素が直列接続されており、前記スナバ回路は、前記第1流通規制要素および前記第2流通規制要素の直列接続体に並列接続されていることを特徴とする。
【0012】
請求項4記載の発明は、請求項3記載の発明において、前記第1流通規制要素に接続される前記導体は、前記第1流通規制要素および前記第2流通規制要素の直列接続体の端部に接続される一対の導体のうちの第1導体であり、前記一対の導体のうちの第2導体をさらに備え、前記第1導体は、前記第1流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されており、前記第1流通規制要素に接続されるスナバ抵抗体は、前記第1導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とする。
【0013】
上記発明では、第1導体を第1流通規制要素の投影領域からはみ出すように形成することで、第1導体の表面積を拡大することができ、ひいては第1導体による第1流通規制要素の熱の放散効果を高めることができる。また、上記間隙方向に伸びた部分とスナバ抵抗体とが積み重ねられることで、スナバ回路の電流経路を短くすることもできる。
【0014】
請求項5記載の発明は、請求項3または4記載の発明において、前記第1流通規制要素に接続される前記導体は、前記第1流通規制要素および前記第2流通規制要素の直列接続体の端部に接続される一対の導体のうちの第1導体であり、前記一対の導体のうちの第2導体をさらに備え、前記スナバ回路は、前記第2流通規制要素に接続されるスナバ抵抗体を備え、前記第2導体は、前記第2流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されて且つ、前記間隙方向に伸びた部分と前記第2流通規制要素に接続されたスナバ抵抗体とが積み重ねられるように形成されていることを特徴とする。
【0015】
上記発明では、第2導体を第2流通規制要素の投影領域からはみ出すように形成することで、第2導体の表面積を拡大することができ、ひいては第2導体による第2流通規制要素の熱の放散効果を高めることができる。また、上記間隙方向に伸びた部分とスナバ抵抗体とが積み重ねられることで、スナバ回路の電流経路を短くすることもできる。
【0016】
請求項6記載の発明は、電流の流通方向を一方向に規制する整流機能を有する第1流通規制要素と電流の流通経路を開閉する開閉機能および前記整流機能の少なくとも一方を有する第2流通規制要素との直列接続体を備えて構成されるスイッチングモジュールにおいて、前記第1流通規制要素に接続される第1導体と、前記第2流通規制要素に接続される第2導体と、前記直列接続体に並列接続されて且つスナバ抵抗体を備えるスナバ回路とを備え、前記第2導体と前記スナバ抵抗体とが積み重ねられるようにして形成されていることを特徴とする。
【0017】
上記発明では、第2流通規制要素に接続される導体とスナバ抵抗体とを積み重ねるようにして形成することで、スナバ抵抗体によって生じる熱を導体を介して放散させることができる。
【0018】
請求項7記載の発明は、請求項6記載の発明において、前記第2導体は、前記第2流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されており、前記スナバ抵抗体は、前記第2導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とする。
【0019】
上記発明では、第2導体を第2流通規制要素の投影領域からはみ出すように形成することで、第2導体による第2流通規制要素の熱の放散効果を高めることができる。また、上記間隙方向に伸びた部分とスナバ抵抗体とが積み重ねられることで、スナバ回路の電流経路を短くすることもできる。
【0020】
請求項8記載の発明は、請求項5〜7のいずれか1項に記載の発明において、前記第2導体は、当該スイッチングモジュールの端子を構成することを特徴とする。
【0021】
モジュールの端子は、モジュール内の導体のなかで特に肉厚な構成となったり、表面積が大きくなったりしやすい。このため、上記発明では、スナバ抵抗体によって生じる熱を放散させる機能を高めることができる。
【0022】
請求項9記載の発明は、請求項3〜8のいずれか1項に記載の発明において、前記第1流通規制要素および前記スナバ回路間を接続する第1導体と、前記第2流通規制要素および前記スナバ回路間を接続する第2導体と、前記第1流通規制要素および前記第2流通規制要素間を接続する第3導体とが、前記第1流通規制要素および前記第2流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする。
【0023】
スナバ回路を備えると、第1流通規制要素の開閉操作に伴って電流が急激に変化する経路を、第1流通規制要素および第2流通規制要素とスナバ回路とによって形成されるループ経路に局在させることができる。ここで、上記発明では、このループ経路を、第1流通規制要素および第2流通規制要素の埋め込まれた絶縁体に接触して形成することで、その経路を十分に小さくすることができる。このため、第1流通規制要素の開閉に伴う電流の急激な変化に起因するサージを生成する寄生インダクタンスを十分に小さくしたり、この電流の急激な変化が生じる電流経路を十分に小さくして放射ノイズを抑制したりすることができる。
【0024】
請求項10記載の発明は、請求項9記載の発明において、前記第1流通規制要素、前記第2流通規制要素、前記第1導体、前記第2導体、前記第3導体および前記スナバ回路が前記絶縁体を用いて一体的に形成されていることを特徴とする。
【0025】
請求項11記載の発明は、請求項9または10記載の発明において、前記第1流通規制要素が形成された半導体チップと、前記第2流通規制要素が形成された半導体チップとは、互いに対向するようにして配置されており、前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第1導体および前記第2導体が形成され、前記一対の面の他方の側には、前記第3導体が形成されていることを特徴とする。
【0026】
上記発明では、第1流通規制要素の開閉操作に伴う電流の変化を、上記一対の面のうちの一方と他方とを接続する電気経路に局在させることができる。
【0027】
請求項12記載の発明は、請求項11記載の発明において、前記第1流通規制要素が形成された半導体チップと、前記第2流通規制要素が形成された半導体チップとが縦型デバイスであり、前記半導体チップの前記一対の面のそれぞれは、前記第1流通規制要素および前記第2流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする。
【0028】
請求項13記載の発明は、請求項9〜12のいずれか1項に記載の発明において、前記絶縁体は、多層基板であり、前記第1導体、前記第2導体および前記第3導体は、前記多層基板の配線を備えることを特徴とする。
【0029】
上記発明では、多層基板の配線を備えることで、上記第1流通規制要素および第2流通規制要素とスナバ回路とによって形成されるループ経路をいっそう小さくすることができる。
【0030】
請求項14記載の発明は、請求項13記載の発明において、前記多層基板の側面は、モールド材によって覆われていることを特徴とする。
【0031】
上記発明では、モールド材を設けることで、モジュールの剛性を高めたり、絶縁性を高めたりすることができる。
【0032】
請求項15記載の発明は、請求項9〜12のいずれか1項に記載の発明において、前記絶縁体は、前記第1流通規制要素および前記第2流通規制要素を覆うモールド材であることを特徴とする。
【0033】
請求項16記載の発明は、請求項9〜15のいずれか1項に記載の発明において、前記スナバ回路は、複数のコンデンサの並列接続体を備えることを特徴とする。
【0034】
コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。この点、上記発明では、並列接続された複数のコンデンサをスナバ回路に採用することで、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
【0035】
請求項17記載の発明は、請求項1または2記載の発明において、前記スナバ抵抗体と積み重ねられるようにして形成されているのは、前記流通規制要素の前記電流の流通経路の両端部のそれぞれに接続される一対の導体のうちの一方の導体であり、前記一対の導体のうちの他方の導体をさらに備え、前記一方の導体は、前記電流の流通経路の両端部のうちの対応する側が投影された投影領域からはみ出すようにして形成されて且つ、該はみ出した部分が前記他方の導体に接続されており、前記スナバ抵抗体は、前記一方の導体の前記はみ出した部分と積み重ねられるように形成されていることを特徴とする。
【0036】
上記発明では、一方の導体を上記電流の流通経路の端部の投影領域からはみ出すように形成することで、一方の導体の表面積を拡大することができ、ひいては一方の導体による流通規制要素の熱の放散効果を高めることができる。
【0037】
請求項18記載の発明は、請求項17記載の発明において、前記流通規制要素を構成する半導体チップは、縦型デバイスであることを特徴とする。
【0038】
請求項19記載の発明は、請求項17または18記載の発明において、前記一対の導体は、前記流通規制要素が埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする。
【0039】
上記発明では、一対の導体を流通規制要素の埋め込まれた絶縁体に接触して形成することで、スナバ回路と流通規制要素とによって構成される電流の経路を十分に小さくすることができる。
【0040】
請求項20記載の発明は、請求項19記載の発明において、前記一対の導体、前記流通規制要素および前記スナバ回路は、前記絶縁体を用いて一体的に形成されていることを特徴とする。
【0041】
請求項21記載の発明は、請求項19または20記載の発明において、前記絶縁体は、多層基板であり、前記一対の導体は、前記多層基板の配線を備えることを特徴とする。
【0042】
上記発明では、多層基板の配線を備えることで、流通規制要素とスナバ回路とによって形成されるループ経路をいっそう小さくすることができる。
【0043】
請求項22記載の発明は、請求項21記載の発明において、前記多層基板の側面は、モールド材によって覆われていることを特徴とする。
【0044】
上記発明では、モールド材を設けることで、モジュールの剛性を高めたり、絶縁性を高めたりすることができる。
【0045】
請求項23記載の発明は、請求項19または20記載の発明において、前記絶縁体は、前記流通規制要素を覆うモールド材であることを特徴とする。
【0046】
請求項24記載の発明は、請求項1〜23のいずれか1項に記載の発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体との間には、絶縁部材が形成されていることを特徴とする。
【0047】
上記発明では、スナバ抵抗体と導体との間に絶縁部材を備えることで、スナバ抵抗体となる高抵抗導体のうち上記導体が対向する面の面積を電流の流通断面積とすることを回避することができるため、抵抗値を容易に確保することができる。
【0048】
請求項25記載の発明は、請求項24記載の発明において、前記スナバ抵抗体のうち前記導体に接続されない側の端部は、ビア導体を介して絶縁体中の配線に接続されるものであり、前記ビア導体のうち前記スナバ抵抗体に対向する面は、前記スナバ抵抗体よりも抵抗率の小さい電極材料によって全面が覆われていることを特徴とする。
【0049】
上記発明では、電極材料を介在させることで、ビア導体とスナバ抵抗体とを直接接続する場合と比較して、抵抗値を安定させ電流の流通経路が局所的となる事態を好適に回避することができる。
【0050】
請求項26記載の発明は、請求項1〜25のいずれか1項に記載の発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分の厚さが他の部分よりも薄く形成されていることを特徴とする。
【0051】
上記発明では、導体の薄い部分とスナバ抵抗体とを積み重ねることで、たとえば多層基板を利用する場合等にあっては、これらの積み重ねのために必要な基板の層数を低減することができる。
【0052】
請求項27記載の発明は、請求項1〜26のいずれか1項に記載の発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分とそれ以外の部分とが接合されて形成されていることを特徴とする。
【0053】
上記発明では、導体中のスナバ抵抗体に積み重ねられる部分を他の部分と別に形成することができるため、たとえば製造工程における材料の使用効率を向上させることができる。
【0054】
請求項28記載の発明は、請求項1〜27のいずれか1項に記載の発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体とは互いに接触するようにして積層形成されており、前記スナバ抵抗体のうち前記導体との接触面に対向する面側には、前記スナバ抵抗体よりも抵抗率の小さい薄膜導体が形成されていることを特徴とする。
【0055】
上記発明では、スナバ抵抗体の厚み方向が電流の流通方向となるため、厚みによってその抵抗値を調節する。ただし、この場合、厚みのばらつきにより電流の流通箇所が局在化するおそれがある。そこで上記発明では、薄膜導体を設けることで、こうした事態の回避を図る。
【図面の簡単な説明】
【0056】
【図1】第1の実施形態にかかるシステム構成図。
【図2】同実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図3】同実施形態にかかるパワーモジュールの断面構成を示す斜視図。
【図4】同実施形態にかかるパワーモジュールの断面構成を示す斜視図。
【図5】第2の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図6】第3の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図7】第4の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図8】同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。
【図9】第5の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図10】第6の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図11】同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。
【図12】第7の実施形態にかかるパワーモジュールの回路構成を示す回路図。
【図13】同実施形態にかかるパワーモジュールの一実施例にかかる断面構成を示す断面図。
【図14】第8の実施形態にかかるパワーモジュールの回路構成を示す回路図。
【図15】同実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図16】第9の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図17】上記第7の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。
【図18】上記第7の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。
【図19】上記第7の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。
【図20】上記第8の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。
【発明を実施するための形態】
【0057】
<第1の実施形態>
以下、本発明にかかるスイッチングモジュールを車載主機としての回転機に接続されたインバータのスイッチングモジュールに適用した第1の実施形態について、図面を参照しつつ説明する。
【0058】
図1に、本実施形態にかかる制御システムの全体構成を示す。モータジェネレータ10は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ10は、インバータIVおよび昇圧コンバータCVを介して平滑用のコンデンサ13および高電圧バッテリ12に接続されている。ここで、昇圧コンバータCVは、コンデンサ15と、コンデンサ15に並列接続された一対のスイッチング素子Swp,Swnと、一対のスイッチング素子Swp,Swnの接続点と高電圧バッテリ12の正極とを接続するリアクトル14とを備えている。そして、スイッチング素子Swp,Swnのオン・オフによって、例えば百V以上の高電圧の端子電圧を有する高電圧バッテリ12の電圧(例えば「288V」)を所定の電圧(例えば「650V」)を上限として昇圧するものである。一方、インバータIVは、スイッチング素子Swp,Swnの直列接続体を3つ備えており、これら各直列接続体の接続点がモータジェネレータ10のU,V,W相にそれぞれ接続されている。これらスイッチング素子Swp,Swnとして、本実施形態では、絶縁ゲートバイポーラトランジスタ(IGBT)が用いられている。そして、これらにはそれぞれ、フリーホイールダイオードFDp,FDnが逆並列に接続されている。
【0059】
上記高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体には、スナバ抵抗体18p、コンデンサ16およびスナバ抵抗体18nの直列接続体からなるスナバ回路SCが並列接続されている。そして、これら高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体と、スナバ回路SCとは、パワーモジュールPMを構成する。
【0060】
パワーモジュールPMのうち高電位側のスイッチング素子Swpに接続される高電位側の配線Lpは、高電位側のバスバBpによってインバータIVの高電位側の入力端子に接続されている。また、パワーモジュールPMのうち低電位側のスイッチング素子Swnに接続される低電位側の配線Lnは、低電位側のバスバBnによってインバータIVの低電位側の入力端子に接続されている。さらに、インバータIVのパワーモジュールPMのうち、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの接続点に接続される中間配線Loは、モータジェネレータ10の各相に接続されるバスバBoに接続され、昇圧コンバータCVの中間配線Loは、リアクトル14に接続されるバスバBoに接続される。
【0061】
上記スナバ回路SCは、スイッチング素子Swp,Swnのスイッチング状態の切り替えに伴って電流量が変化する経路をショートループ化するためのものである。ここでこれについて、インバータIVの高電位側のスイッチング素子Swpがオン且つ低電位側のスイッチング素子Swnがオフの状態から高電位側のスイッチング素子Swpがオフ且つ低電位側のスイッチング素子Swnがオンの状態に移行する場合を例にとって説明する。この例では、スナバ回路SCを備えない場合、高電位側のバスバBpの電流が減少して低電位側のバスバBnの電流が増加する。ただし、バスバBp,Bnの寄生インダクタンスによって、こうした電流の変化が妨げられる側の電圧が生じる。これに対し、スナバ回路SCを備える場合、上記スイッチング状態の移行に伴って高電位側のバスバBpに流れていた電流は、コンデンサ16の正極端子に流入し、コンデンサ16の負極端子から流出する電流が、フリーホイールダイオードFDnに流れる。これにより、高電位側のバスバBpや低電位側のバスバBnの電流の急激な変化が緩和され、ひいてはこれらバスバBp,Bnの寄生インダクタンスに起因した電圧を低減することができる。
【0062】
ただし、上記スナバ回路SCを設けた場合であっても、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体と、スナバ回路SCとによって形成されるループ回路内の電流は、スイッチング状態の切り替えに伴って変化する。そして、このループ回路内の寄生インダクタンスに起因したサージや、電流の変化に起因した放射ノイズが生じることとなる。
【0063】
上記サージや放射ノイズを抑制すべく、本実施形態では、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体とスナバ回路SCとを備えるループ回路を、プリント基板(多層基板)を用いて一体形成することで、ループ回路を十分に小さくする。
【0064】
図2に、本実施形態にかかるパワーモジュールPMの断面構成を示す。
【0065】
本実施形態では、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnが多層基板20の同一層に埋め込まれている。詳しくは、半導体チップ22pと半導体チップ22nとは、これらの形成される層において互いに絶縁されて配置されている。ここで、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnは、いずれも縦型のデバイスであり、半導体チップ22p,22nの1の面にエミッタおよび開閉制御端子(ゲート)が形成されており、これに対向する面にコレクタが形成されている。図では、半導体チップ22pと半導体チップ22nとでアルファベットを逆に記載しているが、これは、1の面とこれに対向する面との配置が、半導体チップ22p,22n同士で互いに逆であることを表現したものである。上記半導体チップ22p,22nには、さらに、フリーホイールダイオードFDp,FDnが形成されている。なお、ここでは、スイッチング素子SwpとフリーホイールダイオードFDpとが形成される半導体チップ22pを同一の符号で表現し、スイッチング素子SwnとフリーホイールダイオードFDnとが形成される半導体チップ22nを同一の符号で表現しているが、これは必ずしも同一の半導体基板にこれらが併設されることを意味しているのではなく、単なる便宜上のものである。
【0066】
半導体チップ22pのうちエミッタおよびアノードが形成されている面は、ビア導体24pを介して上記中間配線Loを構成する配線層26に接続されている。また、半導体チップ22nのうちコレクタおよびカソードが形成されている面は、ビア導体24nを介して上記中間配線Loを構成する配線層26に接続されている。ここで、配線層26は、半導体チップ22pのゲート等に接続される部分と、エミッタに接続される部分とが互いに絶縁されるようにして構成されている。
【0067】
上記配線層26のうち、半導体チップ22pのエミッタやアノード、半導体チップ22nに接続される部分は、ビア導体28p,28nを介して多層基板20の表面に形成される導体30に接続されている。ここで、導体30は、銅等よりなり、上記中間配線Loを構成するのみならず、半導体チップ22p,22nの生じる熱を放散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体30の表面積を半導体チップ22p,22nの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。
【0068】
上記導体30の生じる熱は、絶縁膜54を介して放熱体56に放出される。ここで、絶縁膜54は、熱伝導率が極力高いものを用いることが望ましく、例えばセラミックや絶縁フィルム等とすればよい。
【0069】
一方、半導体チップ22pのうちコレクタおよびカソードが形成されている面は、ビア導体32pを介して上記高電位側の配線Lpを構成する配線層34pに接続されている。一方、半導体チップ22nのうちエミッタ、ゲートおよびアノードが形成されている面は、ビア導体32nを介して上記低電位側の配線Lnを構成する配線層34nに接続されている。ここで、配線層34p,34nは、同一層(配線層)を構成するものである。ちなみに、配線層34nについては、エミッタおよびアノードに接続される部分と、ゲートに接続される部分とが互いに絶縁されている。
【0070】
上記配線層34nのうち半導体チップ22nのエミッタおよびアノードが接続される部分や配線層34pは、それぞれ、上記高電位側の配線Lp、上記低電位側の配線Lnを構成する。配線層34pは、ビア導体38pを介して導体40pに接続されている。また、配線層34nのうち半導体チップ22nのエミッタおよびアノードが接続される部分は、ビア導体38nを介して導体40nに接続されている。ここで、導体40p,40nは、たとえば銅からなり、上記高電位側の配線Lp、低電位側の配線Lnを構成するのみならず、半導体チップ22p,22nの生じる熱を放散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体40p,40nの表面積を半導体チップ22p,22nの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。
【0071】
上記導体40p,40nの生じる熱は、絶縁膜50を介して放熱体52に放出される。ここで、絶縁膜50や放熱体52の材料については、絶縁膜54や放熱体56の記述において例示したもの等を用いればよい。
【0072】
上記導体40pは、スナバ抵抗体18pに接続されている。ここで、スナバ抵抗体18pは、薄膜状のものであり、そのほとんどの部分が絶縁膜42pを介して導体40pに積み重ねられるようにして形成されている。そして、スナバ抵抗体18pの小部分が導体40pに接続されることで、スナバ抵抗体18pを構成する膜の断面を電流の流通方向の断面とする。また、導体40nは、スナバ抵抗体18nに接続されている。ここで、スナバ抵抗体18nは、薄膜状のものであり、そのほとんどの部分が絶縁膜42nを介して導体40nに積み重ねられるようにして形成されている。そして、スナバ抵抗体18nの小部分が導体40nに接続されることで、スナバ抵抗体18nを構成する膜の断面を電流の流通方向の断面とする。ここで、本実施形態ではスナバ抵抗体18p,18nの長さ(導体40p,40n間や配線層34p,34n間を結ぶ方向の長さ)を、互いに等しくする(ただし、製造上の誤差についてはこれを含みうる)。また、導体40p,40nの長さ(導体40p,40n間や配線層34p,34n間を結ぶ方向の長さ)を、互いに等しくする(ただし、製造上の誤差についてはこれを含みうる)。
【0073】
なお、スナバ抵抗体18p,18nとしては、たとえば、カーボン、酸化ルテニウム等の金属酸化物、ニクロムもしくは銅ニッケルまたはこれらの複合体とすればよい。また、絶縁膜42p,42nとしては、たとえば、セラミック、アルミナ、窒化アルミまたはスピネル等とすればよい。
【0074】
スナバ抵抗体18pは、ビア導体44pを介して上記配線層34pと同層の配線層46pに接続されている。一方、スナバ抵抗体18nは、ビア導体44nを介して上記配線層34nと同層の配線層46nに接続されている。そして、配線層46pは、ビア導体48pを介してコンデンサ16の一方の端子に接続され、配線層46nは、ビア導体48nを介してコンデンサ16の他方の端子に接続されている。ここで、コンデンサ16は、多層基板20の表面に配置されており、その高さは、導体40p,40nの高さ以下に設定されている。
【0075】
図3に、絶縁膜50,54および放熱体52,56が設けられる以前におけるパワーモジュールPMの斜視図を示す。図示されるように、パワーモジュールPMは、高電位側のバスバBpに接続される高電位側の端子TP、低電位側のバスバBnに接続される低電位側の端子TN、およびバスバBoに接続される端子TOを備えている。そして、これら端子TP,TN,TOは、それぞれ導体40p,40n,30の一部が多層基板20からはみ出して伸びることで形成されている。また、コンデンサ16は、複数(ここでは、3個を例示)のコンデンサの並列接続体として構成されている。詳しくは、これらコンデンサは、導体40p,40nを結ぶ方向に直交する方向に並べられている。
【0076】
図4に、先の図3に示す構成の分解斜視図を示す。図示されるように、導体40#(#=p,n)には、絶縁膜42#を介してスナバ抵抗体18#が積み重ねられている。
【0077】
上記構成によれば、先の図2に示すように、スナバ回路SCは、配線層34p,34n間を最短で結ぶ経路に平行に走るように配置されることとなる。また、ビア導体44p,44n,48p,48nの長さは、配線層34pに半導体チップ22pを垂直投影した投影領域と配線層34nに半導体チップ22nを垂直投影した投影領域との間隔よりも十分に短いものとなっている。このため、配線層34p,34nは、スナバ回路SCによって互いに接続され、この際の接続経路の長さは、スナバ回路SCの要する長さ程度となる。
【0078】
また、上記構成によれば、スナバ回路SCおよび半導体チップ22p間の電流経路と半導体チップ22pおよび配線層26間の電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。同様に、スナバ回路SCおよび半導体チップ22n間の電流経路と半導体チップ22nおよび配線層26間の電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。また、高電位側のスイッチング素子Swpや低電位側のスイッチング素子Swnのスイッチング状態の切り替えに伴って変化する電流(高周波電流)の経路をショートループ化することができる。すなわち、この際の電流の経路は、図2に示すスナバ回路SC、配線層34p、半導体チップ22p、配線層26、半導体チップ22nおよび配線層34nによって構成されるループ経路となり、多層基板20の厚さによって規定された非常に小さい経路となる。このため、この経路に高周波電流が流れたとしても、これによるサージや放射ノイズを十分に抑制することができる。
【0079】
さらに、スナバ抵抗体18a,18bと導体40p,40nとを積み重ねるようにして構成することで、スナバ抵抗体18a,18bが生じる熱を導体40p,40nを介して好適に放散させることができる。なお、上記多層基板20は、熱可塑性樹脂フィルムを熱プレスによって多層化したものとしてもよい。
【0080】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【0081】
(1)スナバ抵抗体18#(#=p,n)と導体40#とを積み重ねるようにして構成した。これにより、スナバ抵抗体18#が生じる熱を導体40#を介して好適に放散させることができる。
【0082】
(2)導体40p,40nによって、パワーモジュールPMの端子TP,TNを構成した。これにより、導体40p,40nをパワーモジュールPM内において特に肉厚な構成としたり、表面積を大きくしたりしやすいため、スナバ抵抗体18#によって生じる熱を放散させる機能を高めることができる。
【0083】
(3)導体40pを、半導体チップ22pが垂直投影された投影領域に対して導体40p,40n間の間隙方向に伸びて形成されて且つ、スナバ抵抗体18pを、導体40pの上記間隙方向に伸びた部分と積み重ねられるように形成した。これにより、スナバ回路SCの電流経路を短くすることができる。
【0084】
(4)導体40nを、半導体チップ22nが垂直投影された投影領域に対して導体40p,40n間の間隙方向に伸びて形成されて且つ、スナバ抵抗体18nを、導体40nの上記間隙方向に伸びた部分と積み重ねられるように形成した。これにより、スナバ回路SCの電流経路を短くすることができる。
【0085】
(5)導体40pと積み重ねられるスナバ抵抗体18pと、導体40nと積み重ねられるスナバ抵抗体18nとを備えた。このように、高電位側および低電位側の双方にスナバ抵抗体18p,18nを備えることで、スナバ抵抗体の抵抗値を容易に確保することができる。また、スナバ抵抗体が生じる熱を導体40p,40nに割り振ることもできる。
【0086】
(6)スナバ抵抗体18#の大部分と導体40#との間に、絶縁膜42#を介在させた。これにより、スナバ抵抗体18#のうち導体40#が対向する面の面積を電流の流通断面積とすることを回避することができるため、抵抗値を容易に確保することができる。
【0087】
(7)スナバ回路SCのコンデンサ16を、複数のコンデンサの並列接続体とした。これにより、静電容量を確保しつつも電流経路を好適にショートループ化することができる。すなわち、コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。
【0088】
(8)半導体チップ22pおよびスナバ回路SC間を接続する配線層34pと、半導体チップ22nおよびスナバ回路SC間を接続する配線層34nと、半導体チップ22pおよび半導体チップ22n間を接続する配線層26とを、半導体チップ22pおよび半導体チップ22nの埋め込まれた多層基板20の配線として形成した。これにより、スイッチング状態の切り替えに伴う電流の急激な変化が生じる電流経路を十分に小さくすることができ、ひいては、寄生インダクタンスを十分に小さくしたり、この経路の放射ノイズを抑制したりすることができる。
<第2の実施形態>
以下、第2の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0089】
図5に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図5において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0090】
図示されるように、本実施形態では、導体40#(#=p,n)のうちスナバ抵抗体18#が積み重ねられる部分(半導体チップ22#が垂直投影された投影領域よりもはみ出した部分)の厚さを、それ以外の部分(半導体チップ22#が垂直投影された投影領域)よりも薄くする。これにより、スナバ抵抗体18#および絶縁膜42#を、多層基板20の表面に形成することができるため、多層基板20の層数を低減することができ、ひいては多層基板20の構造を簡素化することができる。なお、導体40#のうちの厚さの薄い部分は、たとえば切削やプレス等によって形成すればよい。
<第3の実施形態>
以下、第3の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0091】
図6に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図6において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0092】
図示されるように、本実施形態では、導体40#(#=p,n)のうちスナバ抵抗体18#と積み重ねられる部分の一部を導体40#aとして、ハンダ等の接合部40#bによってそれ以外の部分(導体40#c)と結合させる構成とする。これにより、スナバ抵抗体18#の製造に関して材料の利用効率を向上させることができる。すなわち、導体40#に絶縁膜42#やスナバ抵抗体18#の材料を直接形成する場合、絶縁膜42#やスナバ抵抗体18#のパターン形成に際して除去される材料(絶縁膜42#やスナバ抵抗体18#の材料、マスキング部材の材料)が多くなり、ひいては材料の利用効率が低下しやすい。これに対し、本実施形態では、導体40#aに絶縁膜42#やスナバ抵抗体18#を形成した後、導体40#cと接合することで、材料の利用効率を向上させることができる。
<第4の実施形態>
以下、第4の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0093】
図7に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図7において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0094】
図示されるように、本実施形態では、スナバ抵抗体18#(#=p,n)と導体40#やビア導体38#との接続や、スナバ抵抗体18#とビア導体44#との接続に際して、スナバ抵抗体18#よりも抵抗率が小さい電極材料60#(銅等)を介在させる。図8に、図7における電極材料#と多層基板20との間の面による断面構成を示す。図示されるように、電極材料60#は、ビア導体44#の上面を覆うように形成されている。これにより、スナバ抵抗体18#と導体40#との接続箇所や、スナバ抵抗体18#とビア導体44#との接続箇所付近の抵抗値のばらつきを抑制することができるため、電流の流れが局在する事態を回避することができる。
<第5の実施形態>
以下、第5の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0095】
図9に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図9において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0096】
図示されるように、本実施形態では、パワーモジュールPMのうち導体30,40#の放熱面(絶縁膜50,54に接する面)を除いてモールド材62によって覆った構成である。ただし、実際には、先の図4に示した端子TP,TN,TOや、ゲート等、パワーモジュールPMの端子等については、モールド材62に完全に覆われることはなく外部との電気的な接続が可能となっている。こうした構成の場合、まず第1に、パワーモジュールPMの剛性を高めることができる。第2に、導体30,40#間の絶縁性を高めることもできる。すなわち、これら導体30,40#間に高電圧が印加されるに際し、周囲が空気である場合と比較して絶縁破壊をより生じにくくすることができる。なお、モールド材62は、例えばエポキシ樹脂等、熱硬化性樹脂等によって構成される。
<第6の実施形態>
以下、第6の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0097】
図10に、本実施形態にかかる本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図10において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0098】
図示されるように、本実施形態では、スナバ抵抗体18#の膜の表面と導体40#との間に絶縁膜42#を備えない。このため、スナバ抵抗体18#の抵抗値は、その膜厚によって調節されることとなる。そして、本実施形態では、スナバ抵抗体18#とビア導体44#との間に、スナバ抵抗体18#よりも抵抗率の小さい銅等の電極材料64#を介在させる。図11に、電極材料64#とビア導体44#との接続面による断面構成を示す。図示されるように、電極材料64#は、ビア導体44#のうち電極材料64#に対向する面を完全に覆うようにして形成されており、ビア導体44#とスナバ抵抗体18#との直接的な電気接続を遮断している。これにより、ビア導体44#との接続箇所における抵抗率のばらつきを低減することができ、ひいては電流の流れが局在化される事態を回避することができる。さらに、スナバ抵抗体18#は、電極材料64#のうちスナバ抵抗体18#に対向する面を完全に覆うようにして形成されている。そしてこれにより、電極材料64#と導体40#との間の絶縁破壊を好適に回避することもできる。
<第7の実施形態>
以下、第7の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0099】
図12に、本実施形態にかかるパワーモジュールPMの回路構成を示す。なお、図12において、先の図1に示した部材に対応する部材については、便宜上同一の符号を付している。
【0100】
図示されるように、本実施形態では、高電位側のスイッチング素子Swpと低電位側のスイッチング素子Swnとのそれぞれの入力端子および出力端子間に、個別スナバ回路SCsを接続する。ここで、個別スナバ回路SCsは、抵抗体18sおよびコンデンサ16sの直列接続体である。これら個別スナバ回路SCsによれば、サージを好適に抑制することができる。すなわち、まず第1に、スイッチング素子Swp,Swnがオン状態からオフ状態に切り替わる際の入力端子および出力端子間の電圧の変化速度を個別スナバ回路SCsによって制限することでサージを抑制することができる。第2に、フリーホイールダイオードFDp、FDnのリカバリ現象に伴う電流の急激な変化によって、その両端に電圧が印加されるに際しての電圧の変化速度を個別スナバ回路SCsによって制限することでサージを抑制することができる。
【0101】
図13に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図13において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0102】
図示されるように、導体40#(#=p,n)は、半導体チップ22#が垂直投影さえれた投影領域に対して、導体40pおよび導体40nが互いに対向する側の反対側にもはみ出して伸びている。そして、そのはみ出して延びた部分には、絶縁膜66#およびスナバ抵抗体18sが積み重ねられるようにして形成されている。スナバ抵抗体18sは、ビア導体68#を介して配線層34#と同一層の配線層34sに接続され、配線層34sは、ビア導体70#を介してコンデンサ16sの両端子の一方に接続されている。コンデンサの他方の端子には、ビア導体72#を介して配線層34#と同一層の配線層34sが形成され、配線層34sは、ビア導体74#を介して配線層26に接続されている。
【0103】
こうした構成によれば、半導体チップ22#および配線層34s間を流れる電流と、半導体チップ22#および配線層26間を流れる電流とを互いに対向させて且つ逆方向とさせることができるため、配線層34#,26等の寄生インダクタンスを低減することができる。また、高電位側のスイッチング素子Sw#およびフリーホイールダイオードFD#の両端子間と個別スナバ回路SCsとを結ぶ電流経路をショートループ化することができ、ひいては、個別スナバ回路SCsの寄生インダクタンスを低減したり、放射ノイズを低減したりすることができる。
<第8の実施形態>
以下、第8の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0104】
図14に、本実施形態にかかるパワーモジュールPMの回路構成を示す。なお、図14において、先の図1に示した部材に対応する部材については、便宜上同一の符号を付している。
【0105】
図示されるように、本実施形態にかかるパワーモジュールPMは、単一のスイッチング素子Swと、これに逆並列接続されるフリーホイールダイオードFDとに、個別スナバ回路SCsが並列接続されて構成されている。ここで、個別スナバ回路SCsは、抵抗体18sおよびコンデンサ16sの直列接続体である。
【0106】
図15(a)に、パワーモジュールPMの断面構成の一実施例を示す。
【0107】
図示されるように、半導体チップ22のコレクタおよびカソードが形成される面は、ビア導体24を介して、多層基板20上に形成される配線層26に接続される。一方、半導体チップ22のうちのエミッタ、ゲートおよびアノードが形成される面には、ビア導体32を介して配線層34が形成され、配線層34のうち半導体チップ22のエミッタおよびアノードが接続される部分は、ビア導体38を介して多層基板20上に配置された導体40に接続されている。導体40は、半導体チップ22の配線としての機能に加えて、半導体チップ22が生じる熱を放散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体40の表面積を半導体チップ22の表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。
【0108】
上記導体40のうち半導体チップ22が垂直投影された投影領域からはみ出す部分には、絶縁膜66とスナバ抵抗体18sとが積み重ねられるようにして形成されている。ここで、絶縁膜66は、スナバ抵抗体18sの大部分を覆うものの、その一部を覆うことなく、この部分によってスナバ抵抗体18sと導体40との接続が実現されている。また、スナバ抵抗体18sの一方の端部は、ビア導体68を介して配線層34と同一層の配線層34sに接続され、配線層34sは、ビア導体70を介して多層基板20上に形成された配線層26sに接続される。なお、配線層26s,26は、それぞれ導体72,74を介してコンデンサ16sに接続されている。
【0109】
こうした構成によれば、個別スナバ回路SCsの電流経路をショートループ化することができる。
【0110】
図15(b)に、パワーモジュールPMの別の実施例を示す。これは、配線層26,26sも多層基板20に埋め込まれている例である。このため、導体72,74は、多層基板20内のコンタクトホールに埋め込まれたビア導体となる。なお、配線層26は、ビア導体28を介して多層基板20の表面に形成された導体30に接続されている。
【0111】
図15(c)に、パワーモジュールPMの別の実施例を示す。この例は、コンデンサ16sをスナバ抵抗体18sの形成される面側に形成した例である。この場合、個別スナバ回路SCsの電流経路は、図15(a)に示すものと比較してやや大きくなるが、コンデンサ16sの配置に制約がある場合等においてはこうした構成も有効である。
<第9の実施形態>
以下、第9の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0112】
図16に、本実施形態にかかるパワーモジュールPMの回路構成を示す。なお、図16において、先の図1に示した部材に対応する部材については、便宜上同一の符号を付している。
【0113】
図示されるように、本実施形態では、半導体チップ22pのエミッタおよびアノードの接続された面に、ハンダ80pを介して導電スペーサ82pが接続され、さらに導電スペーサ82pには、ハンダ84pを介して導体30が接続されている。また、半導体チップ22pのコレクタおよびカソードが形成される面には、ハンダ86pを介して導体40pが接続されている。
【0114】
一方、半導体チップ22nのコレクタおよびカソードが形成される面には、ハンダ84nを介して導体30が接続されている。また、半導体チップ22nのエミッタおよびアノードの形成された面には、ハンダ80nを介して導電スペーサ82nが接続され、導電スペーサ82nには、ハンダ86nを介して導体40nが接続されている。
【0115】
上記半導体チップ22pのうちゲートやケルビンエミッタ電極は、ボンディングワイヤ(図中、G,KEにて表記)を介して端子68pに接続されている。また、上記半導体チップ22nのゲートやケルビンエミッタ電極は、ボンディングワイヤ(図中、G,KEにて表記)を介して端子68nに接続されている。ちなみに、ケルビンエミッタ電極とは、IGBTのエミッタと同電位であるが大電流を出力しない端子のことであり、スイッチング素子Sw#のドライブ回路の基準電位を生成するためのものである。なお、ボンディングワイヤに接続される端子としては、他にも例えば、スイッチング素子Swpの一対の端子間を流れる電流と相関を有する微小電流を出力するセンス端子に接続されるもの等、駆動回路側に接続される任意の端子(電極)に接続されるものを含めてもよい。
【0116】
上記導体40#(#=p,n)は、半導体チップ22#が垂直投影された投影領域に対して導体40p,40n同士が互いに対向する方向にはみ出すようにして延びており、この部分には、絶縁膜42#およびスナバ抵抗体18#が積み重ねられるようにして形成されている。絶縁膜42#は、スナバ抵抗体18#の大部分を覆うものの、その一部を覆わないため、スナバ抵抗体18#は、その小部分が導体40#に接続されている。また、スナバ抵抗体18#は、ボンディングワイヤ90#を介してコンデンサ16に接続されている。
【0117】
ここで、上記導電スペーサ82#は、ボンディングワイヤを配置する空間を確保するための厚さを有する導体であり、例えば銅等によって形成される。なお、上記半導体チップ22#をはじめ、導電スペーサ82#等は、全てモールド材62によって覆われている。こうした構成の場合、多層基板20を用いる場合と比較して、ワイヤボンディングのスペース確保等のために、高電位側のスイッチング素子Swpや低電位側のスイッチング素子Swnのスイッチング状態の切り替えに伴って変化する電流(高周波電流)の経路が若干大きくなるものの、この経路のショートループ化を実現することはできる。
<その他の実施形態>
なお、上記各実施形態は、以下のように変更して実施してもよい。
【0118】
「第1、第2導体について」
スイッチング素子Sw#(#=p,n)に接続されて且つスナバ抵抗体18#と積層形成されるようにして形成される導体としては、パワーモジュールPMの端子を構成するものに限らない。たとえば先の図2に示す構成において、配線層34#が端子を構成して且つ、導体40#については、これを構成しなくてもよい。
【0119】
また、導体が、絶縁体(多層基板20)に接触しない構成であっても、上記第1の実施形態の上記(1)の効果を得ることはできる。
【0120】
導体40#における半導体チップ22#の投影領域としては、半導体チップ22#の面の端部(4辺)から導体40#におろした垂線によって囲われる領域に限らない。たとえば、パワーモジュールPMの面に垂直な線によって半導体チップ22#を導体40#に投影した領域であってもよい。この定義は、半導体チップ22#の面と導体40#の面とが平行とならない場合に有効である。
【0121】
また、導体40#を、半導体チップ22#が垂直投影された投影領域からはみ出して形成する代わりに、ビア導体38#を半導体チップ22#の表面積よりも小さく形成して且つ、導体40#のうちビア導体38#と接触しない部分とスナバ抵抗体18#とを積み重ねるようにして形成してもよい。
【0122】
「スナバ回路SCを構成するスナバ抵抗体について」
スナバ抵抗体18#としては、これと積層形成される導体に接触するものに限らない。たとえば先の図2において、ビア導体38#に接触する代わりに、導体40#とは接触しない構成であってもよい。
【0123】
スナバ回路SCを構成するスナバ抵抗体としては、高電位側のスナバ抵抗体18pと低電位側のスナバ抵抗体18nとの双方からなるものに限らず、いずれか一方のみからなってもよい。
【0124】
「スナバ回路SCを構成するコンデンサについて」
この種のコンデンサが複数のコンデンサの並列接続体でなくても、上記第1の実施形態の上記(1)等の効果を得ることはできる。
【0125】
「スナバ回路SCについて」
スナバ回路SCとしては、抵抗体およびコンデンサの直列接続体からなるものに限らない。たとえばさらにダイオードが直列接続された構成であってもよい。
【0126】
「個別スナバ回路SCsについて」
個別スナバ回路SCsのレイアウトとしては、先の図13や図15において例示したものに限らない。図17〜図19は、先の図13に例示した構成の変形例である。ここで図17は、コンデンサ16sを、多層基板20のうちスナバ抵抗体18sの形成される面に対向する面側に配置した例である。この場合、先の図13に示した構成と比較して、個別スナバ回路SCsとスイッチング素子Sw#とで形成されるループ回路をより小さくすることができる。また、図18および図19は、コンデンサ16sとスナバ抵抗体18sとの直列接続態様を、先の図12に示したものとは逆にした例である。同様に、先の図15において例示したものについても、抵抗体とコンデンサとの接続を逆とするなどしてもよい。
【0127】
個別スナバ回路SCsとしては、スイッチング素子の高電位側の端子および低電位側の端子のいずれか一方に抵抗体を接続するものに限らず、双方に接続するものであってもよい。
【0128】
先の第9の実施形態(図16)において個別スナバ回路SCsを設けてもよい。
【0129】
個別スナバ回路SCsとしては、抵抗体およびコンデンサの直列接続体からなるものに限らない。たとえばさらにダイオードが直列接続された構成であってもよい。
【0130】
上記第8の実施形態において、上記第5の実施形態のように、モールド材62を設けてもよい。図20(a)にこうした構成の一例を示す。この例は、先の図15(c)に示した構成において、上記第5の実施形態同様のモールド材62に加えて、絶縁膜50,54や放熱体52,56を備える例を示した。また、上記第8の実施形態において、上記第9の実施形態に示したように多層基板20に代えてモールド材62を用いてもよい。図20(b)に、こうした構成の一例を示す。なお、この例において、先の図16や図15に示した部材に対応するものについては便宜上同一の符号を付している。
【0131】
図示されるように、半導体チップ22のコレクタおよびカソードが形成される面には、ハンダ84を介して導体30が接続されている。また、半導体チップ22のエミッタおよびアノードの形成された面には、ハンダ80を介して導電スペーサ82が接続され、導電スペーサ82には、ハンダ86を介して導体40が接続されている。
【0132】
上記半導体チップ22のゲートやケルビンエミッタ電極は、ボンディングワイヤ(図中、G,KEにて表記)を介して端子68に接続されている。上記導体40のうち、半導体チップ22が垂直投影された投影領域からはみ出した部分には、絶縁膜66およびスナバ抵抗体18sが積み重ねられるようにして形成されている。スナバ抵抗体18sは、ボンディングワイヤ90を介してコンデンサ16sに接続されており、コンデンサ16sは、ボンディングワイヤ91を介して導体30に接続されている。
【0133】
「流通規制要素を構成するスイッチング素子について」
IGBTに限らず、パワーMOS型電界効果トランジスタやサイリスタ等であってもよい。
【0134】
「半導体チップについて」
半導体チップとしては、縦型デバイスに限らず、横型デバイスであってもよい。
【0135】
「スイッチング素子の用途について」
一対のスイッチング素子の直列接続体としては、車載主機と高電圧バッテリとの間で電力の授受を仲介する電力変換回路を構成するものに限らない。例えば、高電圧バッテリ12の電力を車載空調装置のコンプレッサに供給する電力変換回路を構成するものであってもよい。また、高電圧バッテリ12の電圧を降圧して低電圧バッテリに出力するDCDCコンバータを構成するものであってもよい。
【0136】
さらに、例えば先の図1に示した昇圧コンバータCVのうち、高電位側のスイッチング素子Swpを備えることなく、フリーホイールダイオードFDpのみを備えることで昇圧チョッパ回路を構成してもよい。この場合、パワーモジュールPMは、第1流通規制要素としての低電位側のスイッチング素子Swpおよびこれに逆並列接続されたフリーホイールダイオードFDpと、第2流通規制要素としての高電位側のフリーホイールダイオードFDpとの直列接続体を備えるものの、高電位側のスイッチング素子Swpを備えないものとなる。なお、この構成において個別スナバ回路SCsを備える場合には、第1流通規制要素および第2流通規制要素の双方にそれぞれ個別スナバ回路SCsを並列接続する代わりに、たとえば第2流通規制要素にのみ個別スナバ回路SCsを並列接続してもよい。
【0137】
「そのほか」
・放熱体52(さらには絶縁膜50)を備えなくても、上記第1の実施形態の上記(1)の効果等を得ることはできる。
【0138】
・放熱体56(さらには絶縁膜54)を備えなくても、上記第1の実施形態の上記(1)の効果等を得ることはできる。
【符号の説明】
【0139】
10…モータジェネレータ、12…高電圧バッテリ、16…コンデンサ、18p,18n,18s…スナバ抵抗体、40,40p,40n…導体、42,42p,42n…絶縁膜、Sw,Swp,Swn…スイッチング素子、FD,FDp、FDn…フリーホイールダイオード、SC…スナバ回路。
【技術分野】
【0001】
本発明は、電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールに関する。
【背景技術】
【0002】
たとえば下記特許文献1に見られるように、3相インバータ(主回路)を構成するスイッチング素子に接続される補助回路として、スナバ回路を設けることが周知である。ここでは、スナバ回路を構成するダイオードおよび抵抗体を副回路基板に搭載して且つ、これに隣接するようにして主回路基板を配置することで、主回路基板の温度上昇を抑制することが提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平9−135155号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ただし、上記のように、スナバ回路と主回路とで基板を分離する場合には、スナバ回路の寄生インダクタンスが大きくなる等の問題が生じる。一方、寄生インダクタンスを低減すべく、スナバ回路を主回路に極力近接させるような小型化を図る場合には、スナバ回路の抵抗体による発熱自体が無視できないものとなるおそれがある。
【0005】
本発明は、上記課題を解決する過程でなされたものであり、その目的は、電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成される新たなスイッチングモジュールを提供することにある。
【課題を解決するための手段】
【0006】
以下、上記課題を解決するための手段、およびその作用効果について記載する。
【0007】
請求項1記載の発明は、電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールにおいて、前記流通規制要素に接続される導体と、前記流通規制要素に接続されて且つスナバ回路を構成するスナバ抵抗体とを備え、前記スナバ抵抗体と前記導体とが積み重ねられるようにして形成されていることを特徴とする。
【0008】
上記発明では、流通規制要素に接続される導体とスナバ抵抗体とを積み重ねるようにして形成することで、スナバ抵抗体によって生じる熱を導体を介して放散させることができる。
【0009】
請求項2記載の発明は、請求項1記載の発明において、前記導体は、当該スイッチングモジュールの端子を構成することを特徴とする。
【0010】
モジュールの端子は、モジュール内の導体のなかで特に肉厚な構成となったり、表面積が大きくなったりしやすい。このため、上記発明では、スナバ抵抗体によって生じる熱を放散させる機能を高めることができる。
【0011】
請求項3記載の発明は、請求項1または2記載の発明において、前記流通規制要素は、第1流通規制要素であり、前記第1流通規制要素には、電流の流通方向を一方向に規制する整流機能および前記開閉機能の少なくとも一方を有する第2流通規制要素が直列接続されており、前記スナバ回路は、前記第1流通規制要素および前記第2流通規制要素の直列接続体に並列接続されていることを特徴とする。
【0012】
請求項4記載の発明は、請求項3記載の発明において、前記第1流通規制要素に接続される前記導体は、前記第1流通規制要素および前記第2流通規制要素の直列接続体の端部に接続される一対の導体のうちの第1導体であり、前記一対の導体のうちの第2導体をさらに備え、前記第1導体は、前記第1流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されており、前記第1流通規制要素に接続されるスナバ抵抗体は、前記第1導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とする。
【0013】
上記発明では、第1導体を第1流通規制要素の投影領域からはみ出すように形成することで、第1導体の表面積を拡大することができ、ひいては第1導体による第1流通規制要素の熱の放散効果を高めることができる。また、上記間隙方向に伸びた部分とスナバ抵抗体とが積み重ねられることで、スナバ回路の電流経路を短くすることもできる。
【0014】
請求項5記載の発明は、請求項3または4記載の発明において、前記第1流通規制要素に接続される前記導体は、前記第1流通規制要素および前記第2流通規制要素の直列接続体の端部に接続される一対の導体のうちの第1導体であり、前記一対の導体のうちの第2導体をさらに備え、前記スナバ回路は、前記第2流通規制要素に接続されるスナバ抵抗体を備え、前記第2導体は、前記第2流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されて且つ、前記間隙方向に伸びた部分と前記第2流通規制要素に接続されたスナバ抵抗体とが積み重ねられるように形成されていることを特徴とする。
【0015】
上記発明では、第2導体を第2流通規制要素の投影領域からはみ出すように形成することで、第2導体の表面積を拡大することができ、ひいては第2導体による第2流通規制要素の熱の放散効果を高めることができる。また、上記間隙方向に伸びた部分とスナバ抵抗体とが積み重ねられることで、スナバ回路の電流経路を短くすることもできる。
【0016】
請求項6記載の発明は、電流の流通方向を一方向に規制する整流機能を有する第1流通規制要素と電流の流通経路を開閉する開閉機能および前記整流機能の少なくとも一方を有する第2流通規制要素との直列接続体を備えて構成されるスイッチングモジュールにおいて、前記第1流通規制要素に接続される第1導体と、前記第2流通規制要素に接続される第2導体と、前記直列接続体に並列接続されて且つスナバ抵抗体を備えるスナバ回路とを備え、前記第2導体と前記スナバ抵抗体とが積み重ねられるようにして形成されていることを特徴とする。
【0017】
上記発明では、第2流通規制要素に接続される導体とスナバ抵抗体とを積み重ねるようにして形成することで、スナバ抵抗体によって生じる熱を導体を介して放散させることができる。
【0018】
請求項7記載の発明は、請求項6記載の発明において、前記第2導体は、前記第2流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されており、前記スナバ抵抗体は、前記第2導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とする。
【0019】
上記発明では、第2導体を第2流通規制要素の投影領域からはみ出すように形成することで、第2導体による第2流通規制要素の熱の放散効果を高めることができる。また、上記間隙方向に伸びた部分とスナバ抵抗体とが積み重ねられることで、スナバ回路の電流経路を短くすることもできる。
【0020】
請求項8記載の発明は、請求項5〜7のいずれか1項に記載の発明において、前記第2導体は、当該スイッチングモジュールの端子を構成することを特徴とする。
【0021】
モジュールの端子は、モジュール内の導体のなかで特に肉厚な構成となったり、表面積が大きくなったりしやすい。このため、上記発明では、スナバ抵抗体によって生じる熱を放散させる機能を高めることができる。
【0022】
請求項9記載の発明は、請求項3〜8のいずれか1項に記載の発明において、前記第1流通規制要素および前記スナバ回路間を接続する第1導体と、前記第2流通規制要素および前記スナバ回路間を接続する第2導体と、前記第1流通規制要素および前記第2流通規制要素間を接続する第3導体とが、前記第1流通規制要素および前記第2流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする。
【0023】
スナバ回路を備えると、第1流通規制要素の開閉操作に伴って電流が急激に変化する経路を、第1流通規制要素および第2流通規制要素とスナバ回路とによって形成されるループ経路に局在させることができる。ここで、上記発明では、このループ経路を、第1流通規制要素および第2流通規制要素の埋め込まれた絶縁体に接触して形成することで、その経路を十分に小さくすることができる。このため、第1流通規制要素の開閉に伴う電流の急激な変化に起因するサージを生成する寄生インダクタンスを十分に小さくしたり、この電流の急激な変化が生じる電流経路を十分に小さくして放射ノイズを抑制したりすることができる。
【0024】
請求項10記載の発明は、請求項9記載の発明において、前記第1流通規制要素、前記第2流通規制要素、前記第1導体、前記第2導体、前記第3導体および前記スナバ回路が前記絶縁体を用いて一体的に形成されていることを特徴とする。
【0025】
請求項11記載の発明は、請求項9または10記載の発明において、前記第1流通規制要素が形成された半導体チップと、前記第2流通規制要素が形成された半導体チップとは、互いに対向するようにして配置されており、前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第1導体および前記第2導体が形成され、前記一対の面の他方の側には、前記第3導体が形成されていることを特徴とする。
【0026】
上記発明では、第1流通規制要素の開閉操作に伴う電流の変化を、上記一対の面のうちの一方と他方とを接続する電気経路に局在させることができる。
【0027】
請求項12記載の発明は、請求項11記載の発明において、前記第1流通規制要素が形成された半導体チップと、前記第2流通規制要素が形成された半導体チップとが縦型デバイスであり、前記半導体チップの前記一対の面のそれぞれは、前記第1流通規制要素および前記第2流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする。
【0028】
請求項13記載の発明は、請求項9〜12のいずれか1項に記載の発明において、前記絶縁体は、多層基板であり、前記第1導体、前記第2導体および前記第3導体は、前記多層基板の配線を備えることを特徴とする。
【0029】
上記発明では、多層基板の配線を備えることで、上記第1流通規制要素および第2流通規制要素とスナバ回路とによって形成されるループ経路をいっそう小さくすることができる。
【0030】
請求項14記載の発明は、請求項13記載の発明において、前記多層基板の側面は、モールド材によって覆われていることを特徴とする。
【0031】
上記発明では、モールド材を設けることで、モジュールの剛性を高めたり、絶縁性を高めたりすることができる。
【0032】
請求項15記載の発明は、請求項9〜12のいずれか1項に記載の発明において、前記絶縁体は、前記第1流通規制要素および前記第2流通規制要素を覆うモールド材であることを特徴とする。
【0033】
請求項16記載の発明は、請求項9〜15のいずれか1項に記載の発明において、前記スナバ回路は、複数のコンデンサの並列接続体を備えることを特徴とする。
【0034】
コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。この点、上記発明では、並列接続された複数のコンデンサをスナバ回路に採用することで、静電容量を確保しつつも電流経路を好適にショートループ化することができる。
【0035】
請求項17記載の発明は、請求項1または2記載の発明において、前記スナバ抵抗体と積み重ねられるようにして形成されているのは、前記流通規制要素の前記電流の流通経路の両端部のそれぞれに接続される一対の導体のうちの一方の導体であり、前記一対の導体のうちの他方の導体をさらに備え、前記一方の導体は、前記電流の流通経路の両端部のうちの対応する側が投影された投影領域からはみ出すようにして形成されて且つ、該はみ出した部分が前記他方の導体に接続されており、前記スナバ抵抗体は、前記一方の導体の前記はみ出した部分と積み重ねられるように形成されていることを特徴とする。
【0036】
上記発明では、一方の導体を上記電流の流通経路の端部の投影領域からはみ出すように形成することで、一方の導体の表面積を拡大することができ、ひいては一方の導体による流通規制要素の熱の放散効果を高めることができる。
【0037】
請求項18記載の発明は、請求項17記載の発明において、前記流通規制要素を構成する半導体チップは、縦型デバイスであることを特徴とする。
【0038】
請求項19記載の発明は、請求項17または18記載の発明において、前記一対の導体は、前記流通規制要素が埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする。
【0039】
上記発明では、一対の導体を流通規制要素の埋め込まれた絶縁体に接触して形成することで、スナバ回路と流通規制要素とによって構成される電流の経路を十分に小さくすることができる。
【0040】
請求項20記載の発明は、請求項19記載の発明において、前記一対の導体、前記流通規制要素および前記スナバ回路は、前記絶縁体を用いて一体的に形成されていることを特徴とする。
【0041】
請求項21記載の発明は、請求項19または20記載の発明において、前記絶縁体は、多層基板であり、前記一対の導体は、前記多層基板の配線を備えることを特徴とする。
【0042】
上記発明では、多層基板の配線を備えることで、流通規制要素とスナバ回路とによって形成されるループ経路をいっそう小さくすることができる。
【0043】
請求項22記載の発明は、請求項21記載の発明において、前記多層基板の側面は、モールド材によって覆われていることを特徴とする。
【0044】
上記発明では、モールド材を設けることで、モジュールの剛性を高めたり、絶縁性を高めたりすることができる。
【0045】
請求項23記載の発明は、請求項19または20記載の発明において、前記絶縁体は、前記流通規制要素を覆うモールド材であることを特徴とする。
【0046】
請求項24記載の発明は、請求項1〜23のいずれか1項に記載の発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体との間には、絶縁部材が形成されていることを特徴とする。
【0047】
上記発明では、スナバ抵抗体と導体との間に絶縁部材を備えることで、スナバ抵抗体となる高抵抗導体のうち上記導体が対向する面の面積を電流の流通断面積とすることを回避することができるため、抵抗値を容易に確保することができる。
【0048】
請求項25記載の発明は、請求項24記載の発明において、前記スナバ抵抗体のうち前記導体に接続されない側の端部は、ビア導体を介して絶縁体中の配線に接続されるものであり、前記ビア導体のうち前記スナバ抵抗体に対向する面は、前記スナバ抵抗体よりも抵抗率の小さい電極材料によって全面が覆われていることを特徴とする。
【0049】
上記発明では、電極材料を介在させることで、ビア導体とスナバ抵抗体とを直接接続する場合と比較して、抵抗値を安定させ電流の流通経路が局所的となる事態を好適に回避することができる。
【0050】
請求項26記載の発明は、請求項1〜25のいずれか1項に記載の発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分の厚さが他の部分よりも薄く形成されていることを特徴とする。
【0051】
上記発明では、導体の薄い部分とスナバ抵抗体とを積み重ねることで、たとえば多層基板を利用する場合等にあっては、これらの積み重ねのために必要な基板の層数を低減することができる。
【0052】
請求項27記載の発明は、請求項1〜26のいずれか1項に記載の発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分とそれ以外の部分とが接合されて形成されていることを特徴とする。
【0053】
上記発明では、導体中のスナバ抵抗体に積み重ねられる部分を他の部分と別に形成することができるため、たとえば製造工程における材料の使用効率を向上させることができる。
【0054】
請求項28記載の発明は、請求項1〜27のいずれか1項に記載の発明において、前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体とは互いに接触するようにして積層形成されており、前記スナバ抵抗体のうち前記導体との接触面に対向する面側には、前記スナバ抵抗体よりも抵抗率の小さい薄膜導体が形成されていることを特徴とする。
【0055】
上記発明では、スナバ抵抗体の厚み方向が電流の流通方向となるため、厚みによってその抵抗値を調節する。ただし、この場合、厚みのばらつきにより電流の流通箇所が局在化するおそれがある。そこで上記発明では、薄膜導体を設けることで、こうした事態の回避を図る。
【図面の簡単な説明】
【0056】
【図1】第1の実施形態にかかるシステム構成図。
【図2】同実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図3】同実施形態にかかるパワーモジュールの断面構成を示す斜視図。
【図4】同実施形態にかかるパワーモジュールの断面構成を示す斜視図。
【図5】第2の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図6】第3の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図7】第4の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図8】同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。
【図9】第5の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図10】第6の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図11】同実施形態にかかるパワーモジュールの別の断面構成を示す断面図。
【図12】第7の実施形態にかかるパワーモジュールの回路構成を示す回路図。
【図13】同実施形態にかかるパワーモジュールの一実施例にかかる断面構成を示す断面図。
【図14】第8の実施形態にかかるパワーモジュールの回路構成を示す回路図。
【図15】同実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図16】第9の実施形態にかかるパワーモジュールの断面構成を示す断面図。
【図17】上記第7の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。
【図18】上記第7の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。
【図19】上記第7の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。
【図20】上記第8の実施形態の変形例にかかるパワーモジュールの断面構成を示す断面図。
【発明を実施するための形態】
【0057】
<第1の実施形態>
以下、本発明にかかるスイッチングモジュールを車載主機としての回転機に接続されたインバータのスイッチングモジュールに適用した第1の実施形態について、図面を参照しつつ説明する。
【0058】
図1に、本実施形態にかかる制御システムの全体構成を示す。モータジェネレータ10は、車載主機であり、図示しない駆動輪に機械的に連結されている。モータジェネレータ10は、インバータIVおよび昇圧コンバータCVを介して平滑用のコンデンサ13および高電圧バッテリ12に接続されている。ここで、昇圧コンバータCVは、コンデンサ15と、コンデンサ15に並列接続された一対のスイッチング素子Swp,Swnと、一対のスイッチング素子Swp,Swnの接続点と高電圧バッテリ12の正極とを接続するリアクトル14とを備えている。そして、スイッチング素子Swp,Swnのオン・オフによって、例えば百V以上の高電圧の端子電圧を有する高電圧バッテリ12の電圧(例えば「288V」)を所定の電圧(例えば「650V」)を上限として昇圧するものである。一方、インバータIVは、スイッチング素子Swp,Swnの直列接続体を3つ備えており、これら各直列接続体の接続点がモータジェネレータ10のU,V,W相にそれぞれ接続されている。これらスイッチング素子Swp,Swnとして、本実施形態では、絶縁ゲートバイポーラトランジスタ(IGBT)が用いられている。そして、これらにはそれぞれ、フリーホイールダイオードFDp,FDnが逆並列に接続されている。
【0059】
上記高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体には、スナバ抵抗体18p、コンデンサ16およびスナバ抵抗体18nの直列接続体からなるスナバ回路SCが並列接続されている。そして、これら高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体と、スナバ回路SCとは、パワーモジュールPMを構成する。
【0060】
パワーモジュールPMのうち高電位側のスイッチング素子Swpに接続される高電位側の配線Lpは、高電位側のバスバBpによってインバータIVの高電位側の入力端子に接続されている。また、パワーモジュールPMのうち低電位側のスイッチング素子Swnに接続される低電位側の配線Lnは、低電位側のバスバBnによってインバータIVの低電位側の入力端子に接続されている。さらに、インバータIVのパワーモジュールPMのうち、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの接続点に接続される中間配線Loは、モータジェネレータ10の各相に接続されるバスバBoに接続され、昇圧コンバータCVの中間配線Loは、リアクトル14に接続されるバスバBoに接続される。
【0061】
上記スナバ回路SCは、スイッチング素子Swp,Swnのスイッチング状態の切り替えに伴って電流量が変化する経路をショートループ化するためのものである。ここでこれについて、インバータIVの高電位側のスイッチング素子Swpがオン且つ低電位側のスイッチング素子Swnがオフの状態から高電位側のスイッチング素子Swpがオフ且つ低電位側のスイッチング素子Swnがオンの状態に移行する場合を例にとって説明する。この例では、スナバ回路SCを備えない場合、高電位側のバスバBpの電流が減少して低電位側のバスバBnの電流が増加する。ただし、バスバBp,Bnの寄生インダクタンスによって、こうした電流の変化が妨げられる側の電圧が生じる。これに対し、スナバ回路SCを備える場合、上記スイッチング状態の移行に伴って高電位側のバスバBpに流れていた電流は、コンデンサ16の正極端子に流入し、コンデンサ16の負極端子から流出する電流が、フリーホイールダイオードFDnに流れる。これにより、高電位側のバスバBpや低電位側のバスバBnの電流の急激な変化が緩和され、ひいてはこれらバスバBp,Bnの寄生インダクタンスに起因した電圧を低減することができる。
【0062】
ただし、上記スナバ回路SCを設けた場合であっても、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体と、スナバ回路SCとによって形成されるループ回路内の電流は、スイッチング状態の切り替えに伴って変化する。そして、このループ回路内の寄生インダクタンスに起因したサージや、電流の変化に起因した放射ノイズが生じることとなる。
【0063】
上記サージや放射ノイズを抑制すべく、本実施形態では、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnの直列接続体とスナバ回路SCとを備えるループ回路を、プリント基板(多層基板)を用いて一体形成することで、ループ回路を十分に小さくする。
【0064】
図2に、本実施形態にかかるパワーモジュールPMの断面構成を示す。
【0065】
本実施形態では、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnが多層基板20の同一層に埋め込まれている。詳しくは、半導体チップ22pと半導体チップ22nとは、これらの形成される層において互いに絶縁されて配置されている。ここで、高電位側のスイッチング素子Swpおよび低電位側のスイッチング素子Swnは、いずれも縦型のデバイスであり、半導体チップ22p,22nの1の面にエミッタおよび開閉制御端子(ゲート)が形成されており、これに対向する面にコレクタが形成されている。図では、半導体チップ22pと半導体チップ22nとでアルファベットを逆に記載しているが、これは、1の面とこれに対向する面との配置が、半導体チップ22p,22n同士で互いに逆であることを表現したものである。上記半導体チップ22p,22nには、さらに、フリーホイールダイオードFDp,FDnが形成されている。なお、ここでは、スイッチング素子SwpとフリーホイールダイオードFDpとが形成される半導体チップ22pを同一の符号で表現し、スイッチング素子SwnとフリーホイールダイオードFDnとが形成される半導体チップ22nを同一の符号で表現しているが、これは必ずしも同一の半導体基板にこれらが併設されることを意味しているのではなく、単なる便宜上のものである。
【0066】
半導体チップ22pのうちエミッタおよびアノードが形成されている面は、ビア導体24pを介して上記中間配線Loを構成する配線層26に接続されている。また、半導体チップ22nのうちコレクタおよびカソードが形成されている面は、ビア導体24nを介して上記中間配線Loを構成する配線層26に接続されている。ここで、配線層26は、半導体チップ22pのゲート等に接続される部分と、エミッタに接続される部分とが互いに絶縁されるようにして構成されている。
【0067】
上記配線層26のうち、半導体チップ22pのエミッタやアノード、半導体チップ22nに接続される部分は、ビア導体28p,28nを介して多層基板20の表面に形成される導体30に接続されている。ここで、導体30は、銅等よりなり、上記中間配線Loを構成するのみならず、半導体チップ22p,22nの生じる熱を放散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体30の表面積を半導体チップ22p,22nの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。
【0068】
上記導体30の生じる熱は、絶縁膜54を介して放熱体56に放出される。ここで、絶縁膜54は、熱伝導率が極力高いものを用いることが望ましく、例えばセラミックや絶縁フィルム等とすればよい。
【0069】
一方、半導体チップ22pのうちコレクタおよびカソードが形成されている面は、ビア導体32pを介して上記高電位側の配線Lpを構成する配線層34pに接続されている。一方、半導体チップ22nのうちエミッタ、ゲートおよびアノードが形成されている面は、ビア導体32nを介して上記低電位側の配線Lnを構成する配線層34nに接続されている。ここで、配線層34p,34nは、同一層(配線層)を構成するものである。ちなみに、配線層34nについては、エミッタおよびアノードに接続される部分と、ゲートに接続される部分とが互いに絶縁されている。
【0070】
上記配線層34nのうち半導体チップ22nのエミッタおよびアノードが接続される部分や配線層34pは、それぞれ、上記高電位側の配線Lp、上記低電位側の配線Lnを構成する。配線層34pは、ビア導体38pを介して導体40pに接続されている。また、配線層34nのうち半導体チップ22nのエミッタおよびアノードが接続される部分は、ビア導体38nを介して導体40nに接続されている。ここで、導体40p,40nは、たとえば銅からなり、上記高電位側の配線Lp、低電位側の配線Lnを構成するのみならず、半導体チップ22p,22nの生じる熱を放散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体40p,40nの表面積を半導体チップ22p,22nの表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。
【0071】
上記導体40p,40nの生じる熱は、絶縁膜50を介して放熱体52に放出される。ここで、絶縁膜50や放熱体52の材料については、絶縁膜54や放熱体56の記述において例示したもの等を用いればよい。
【0072】
上記導体40pは、スナバ抵抗体18pに接続されている。ここで、スナバ抵抗体18pは、薄膜状のものであり、そのほとんどの部分が絶縁膜42pを介して導体40pに積み重ねられるようにして形成されている。そして、スナバ抵抗体18pの小部分が導体40pに接続されることで、スナバ抵抗体18pを構成する膜の断面を電流の流通方向の断面とする。また、導体40nは、スナバ抵抗体18nに接続されている。ここで、スナバ抵抗体18nは、薄膜状のものであり、そのほとんどの部分が絶縁膜42nを介して導体40nに積み重ねられるようにして形成されている。そして、スナバ抵抗体18nの小部分が導体40nに接続されることで、スナバ抵抗体18nを構成する膜の断面を電流の流通方向の断面とする。ここで、本実施形態ではスナバ抵抗体18p,18nの長さ(導体40p,40n間や配線層34p,34n間を結ぶ方向の長さ)を、互いに等しくする(ただし、製造上の誤差についてはこれを含みうる)。また、導体40p,40nの長さ(導体40p,40n間や配線層34p,34n間を結ぶ方向の長さ)を、互いに等しくする(ただし、製造上の誤差についてはこれを含みうる)。
【0073】
なお、スナバ抵抗体18p,18nとしては、たとえば、カーボン、酸化ルテニウム等の金属酸化物、ニクロムもしくは銅ニッケルまたはこれらの複合体とすればよい。また、絶縁膜42p,42nとしては、たとえば、セラミック、アルミナ、窒化アルミまたはスピネル等とすればよい。
【0074】
スナバ抵抗体18pは、ビア導体44pを介して上記配線層34pと同層の配線層46pに接続されている。一方、スナバ抵抗体18nは、ビア導体44nを介して上記配線層34nと同層の配線層46nに接続されている。そして、配線層46pは、ビア導体48pを介してコンデンサ16の一方の端子に接続され、配線層46nは、ビア導体48nを介してコンデンサ16の他方の端子に接続されている。ここで、コンデンサ16は、多層基板20の表面に配置されており、その高さは、導体40p,40nの高さ以下に設定されている。
【0075】
図3に、絶縁膜50,54および放熱体52,56が設けられる以前におけるパワーモジュールPMの斜視図を示す。図示されるように、パワーモジュールPMは、高電位側のバスバBpに接続される高電位側の端子TP、低電位側のバスバBnに接続される低電位側の端子TN、およびバスバBoに接続される端子TOを備えている。そして、これら端子TP,TN,TOは、それぞれ導体40p,40n,30の一部が多層基板20からはみ出して伸びることで形成されている。また、コンデンサ16は、複数(ここでは、3個を例示)のコンデンサの並列接続体として構成されている。詳しくは、これらコンデンサは、導体40p,40nを結ぶ方向に直交する方向に並べられている。
【0076】
図4に、先の図3に示す構成の分解斜視図を示す。図示されるように、導体40#(#=p,n)には、絶縁膜42#を介してスナバ抵抗体18#が積み重ねられている。
【0077】
上記構成によれば、先の図2に示すように、スナバ回路SCは、配線層34p,34n間を最短で結ぶ経路に平行に走るように配置されることとなる。また、ビア導体44p,44n,48p,48nの長さは、配線層34pに半導体チップ22pを垂直投影した投影領域と配線層34nに半導体チップ22nを垂直投影した投影領域との間隔よりも十分に短いものとなっている。このため、配線層34p,34nは、スナバ回路SCによって互いに接続され、この際の接続経路の長さは、スナバ回路SCの要する長さ程度となる。
【0078】
また、上記構成によれば、スナバ回路SCおよび半導体チップ22p間の電流経路と半導体チップ22pおよび配線層26間の電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。同様に、スナバ回路SCおよび半導体チップ22n間の電流経路と半導体チップ22nおよび配線層26間の電流経路とを対向させて且つその電流の流通方向を互いに逆とすることで、この経路のインダクタンスを低減することができる。また、高電位側のスイッチング素子Swpや低電位側のスイッチング素子Swnのスイッチング状態の切り替えに伴って変化する電流(高周波電流)の経路をショートループ化することができる。すなわち、この際の電流の経路は、図2に示すスナバ回路SC、配線層34p、半導体チップ22p、配線層26、半導体チップ22nおよび配線層34nによって構成されるループ経路となり、多層基板20の厚さによって規定された非常に小さい経路となる。このため、この経路に高周波電流が流れたとしても、これによるサージや放射ノイズを十分に抑制することができる。
【0079】
さらに、スナバ抵抗体18a,18bと導体40p,40nとを積み重ねるようにして構成することで、スナバ抵抗体18a,18bが生じる熱を導体40p,40nを介して好適に放散させることができる。なお、上記多層基板20は、熱可塑性樹脂フィルムを熱プレスによって多層化したものとしてもよい。
【0080】
以上詳述した本実施形態によれば、以下の効果が得られるようになる。
【0081】
(1)スナバ抵抗体18#(#=p,n)と導体40#とを積み重ねるようにして構成した。これにより、スナバ抵抗体18#が生じる熱を導体40#を介して好適に放散させることができる。
【0082】
(2)導体40p,40nによって、パワーモジュールPMの端子TP,TNを構成した。これにより、導体40p,40nをパワーモジュールPM内において特に肉厚な構成としたり、表面積を大きくしたりしやすいため、スナバ抵抗体18#によって生じる熱を放散させる機能を高めることができる。
【0083】
(3)導体40pを、半導体チップ22pが垂直投影された投影領域に対して導体40p,40n間の間隙方向に伸びて形成されて且つ、スナバ抵抗体18pを、導体40pの上記間隙方向に伸びた部分と積み重ねられるように形成した。これにより、スナバ回路SCの電流経路を短くすることができる。
【0084】
(4)導体40nを、半導体チップ22nが垂直投影された投影領域に対して導体40p,40n間の間隙方向に伸びて形成されて且つ、スナバ抵抗体18nを、導体40nの上記間隙方向に伸びた部分と積み重ねられるように形成した。これにより、スナバ回路SCの電流経路を短くすることができる。
【0085】
(5)導体40pと積み重ねられるスナバ抵抗体18pと、導体40nと積み重ねられるスナバ抵抗体18nとを備えた。このように、高電位側および低電位側の双方にスナバ抵抗体18p,18nを備えることで、スナバ抵抗体の抵抗値を容易に確保することができる。また、スナバ抵抗体が生じる熱を導体40p,40nに割り振ることもできる。
【0086】
(6)スナバ抵抗体18#の大部分と導体40#との間に、絶縁膜42#を介在させた。これにより、スナバ抵抗体18#のうち導体40#が対向する面の面積を電流の流通断面積とすることを回避することができるため、抵抗値を容易に確保することができる。
【0087】
(7)スナバ回路SCのコンデンサ16を、複数のコンデンサの並列接続体とした。これにより、静電容量を確保しつつも電流経路を好適にショートループ化することができる。すなわち、コンデンサの静電容量を確保すべく、表面積の大きいものを用いる場合、温度変化による応力ストレスが大きくなるという問題がある。これに対し、温度の変化による影響を低減すべくコンデンサを絶縁体から引き離す場合には、電流経路のショートループ化の効果が低減する。
【0088】
(8)半導体チップ22pおよびスナバ回路SC間を接続する配線層34pと、半導体チップ22nおよびスナバ回路SC間を接続する配線層34nと、半導体チップ22pおよび半導体チップ22n間を接続する配線層26とを、半導体チップ22pおよび半導体チップ22nの埋め込まれた多層基板20の配線として形成した。これにより、スイッチング状態の切り替えに伴う電流の急激な変化が生じる電流経路を十分に小さくすることができ、ひいては、寄生インダクタンスを十分に小さくしたり、この経路の放射ノイズを抑制したりすることができる。
<第2の実施形態>
以下、第2の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0089】
図5に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図5において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0090】
図示されるように、本実施形態では、導体40#(#=p,n)のうちスナバ抵抗体18#が積み重ねられる部分(半導体チップ22#が垂直投影された投影領域よりもはみ出した部分)の厚さを、それ以外の部分(半導体チップ22#が垂直投影された投影領域)よりも薄くする。これにより、スナバ抵抗体18#および絶縁膜42#を、多層基板20の表面に形成することができるため、多層基板20の層数を低減することができ、ひいては多層基板20の構造を簡素化することができる。なお、導体40#のうちの厚さの薄い部分は、たとえば切削やプレス等によって形成すればよい。
<第3の実施形態>
以下、第3の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0091】
図6に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図6において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0092】
図示されるように、本実施形態では、導体40#(#=p,n)のうちスナバ抵抗体18#と積み重ねられる部分の一部を導体40#aとして、ハンダ等の接合部40#bによってそれ以外の部分(導体40#c)と結合させる構成とする。これにより、スナバ抵抗体18#の製造に関して材料の利用効率を向上させることができる。すなわち、導体40#に絶縁膜42#やスナバ抵抗体18#の材料を直接形成する場合、絶縁膜42#やスナバ抵抗体18#のパターン形成に際して除去される材料(絶縁膜42#やスナバ抵抗体18#の材料、マスキング部材の材料)が多くなり、ひいては材料の利用効率が低下しやすい。これに対し、本実施形態では、導体40#aに絶縁膜42#やスナバ抵抗体18#を形成した後、導体40#cと接合することで、材料の利用効率を向上させることができる。
<第4の実施形態>
以下、第4の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0093】
図7に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図7において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0094】
図示されるように、本実施形態では、スナバ抵抗体18#(#=p,n)と導体40#やビア導体38#との接続や、スナバ抵抗体18#とビア導体44#との接続に際して、スナバ抵抗体18#よりも抵抗率が小さい電極材料60#(銅等)を介在させる。図8に、図7における電極材料#と多層基板20との間の面による断面構成を示す。図示されるように、電極材料60#は、ビア導体44#の上面を覆うように形成されている。これにより、スナバ抵抗体18#と導体40#との接続箇所や、スナバ抵抗体18#とビア導体44#との接続箇所付近の抵抗値のばらつきを抑制することができるため、電流の流れが局在する事態を回避することができる。
<第5の実施形態>
以下、第5の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0095】
図9に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図9において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0096】
図示されるように、本実施形態では、パワーモジュールPMのうち導体30,40#の放熱面(絶縁膜50,54に接する面)を除いてモールド材62によって覆った構成である。ただし、実際には、先の図4に示した端子TP,TN,TOや、ゲート等、パワーモジュールPMの端子等については、モールド材62に完全に覆われることはなく外部との電気的な接続が可能となっている。こうした構成の場合、まず第1に、パワーモジュールPMの剛性を高めることができる。第2に、導体30,40#間の絶縁性を高めることもできる。すなわち、これら導体30,40#間に高電圧が印加されるに際し、周囲が空気である場合と比較して絶縁破壊をより生じにくくすることができる。なお、モールド材62は、例えばエポキシ樹脂等、熱硬化性樹脂等によって構成される。
<第6の実施形態>
以下、第6の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0097】
図10に、本実施形態にかかる本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図10において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0098】
図示されるように、本実施形態では、スナバ抵抗体18#の膜の表面と導体40#との間に絶縁膜42#を備えない。このため、スナバ抵抗体18#の抵抗値は、その膜厚によって調節されることとなる。そして、本実施形態では、スナバ抵抗体18#とビア導体44#との間に、スナバ抵抗体18#よりも抵抗率の小さい銅等の電極材料64#を介在させる。図11に、電極材料64#とビア導体44#との接続面による断面構成を示す。図示されるように、電極材料64#は、ビア導体44#のうち電極材料64#に対向する面を完全に覆うようにして形成されており、ビア導体44#とスナバ抵抗体18#との直接的な電気接続を遮断している。これにより、ビア導体44#との接続箇所における抵抗率のばらつきを低減することができ、ひいては電流の流れが局在化される事態を回避することができる。さらに、スナバ抵抗体18#は、電極材料64#のうちスナバ抵抗体18#に対向する面を完全に覆うようにして形成されている。そしてこれにより、電極材料64#と導体40#との間の絶縁破壊を好適に回避することもできる。
<第7の実施形態>
以下、第7の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0099】
図12に、本実施形態にかかるパワーモジュールPMの回路構成を示す。なお、図12において、先の図1に示した部材に対応する部材については、便宜上同一の符号を付している。
【0100】
図示されるように、本実施形態では、高電位側のスイッチング素子Swpと低電位側のスイッチング素子Swnとのそれぞれの入力端子および出力端子間に、個別スナバ回路SCsを接続する。ここで、個別スナバ回路SCsは、抵抗体18sおよびコンデンサ16sの直列接続体である。これら個別スナバ回路SCsによれば、サージを好適に抑制することができる。すなわち、まず第1に、スイッチング素子Swp,Swnがオン状態からオフ状態に切り替わる際の入力端子および出力端子間の電圧の変化速度を個別スナバ回路SCsによって制限することでサージを抑制することができる。第2に、フリーホイールダイオードFDp、FDnのリカバリ現象に伴う電流の急激な変化によって、その両端に電圧が印加されるに際しての電圧の変化速度を個別スナバ回路SCsによって制限することでサージを抑制することができる。
【0101】
図13に、本実施形態にかかるパワーモジュールPMの断面構成を示す。なお、図13において、先の図2に示した部材に対応する部材については、便宜上同一の符号を付している。
【0102】
図示されるように、導体40#(#=p,n)は、半導体チップ22#が垂直投影さえれた投影領域に対して、導体40pおよび導体40nが互いに対向する側の反対側にもはみ出して伸びている。そして、そのはみ出して延びた部分には、絶縁膜66#およびスナバ抵抗体18sが積み重ねられるようにして形成されている。スナバ抵抗体18sは、ビア導体68#を介して配線層34#と同一層の配線層34sに接続され、配線層34sは、ビア導体70#を介してコンデンサ16sの両端子の一方に接続されている。コンデンサの他方の端子には、ビア導体72#を介して配線層34#と同一層の配線層34sが形成され、配線層34sは、ビア導体74#を介して配線層26に接続されている。
【0103】
こうした構成によれば、半導体チップ22#および配線層34s間を流れる電流と、半導体チップ22#および配線層26間を流れる電流とを互いに対向させて且つ逆方向とさせることができるため、配線層34#,26等の寄生インダクタンスを低減することができる。また、高電位側のスイッチング素子Sw#およびフリーホイールダイオードFD#の両端子間と個別スナバ回路SCsとを結ぶ電流経路をショートループ化することができ、ひいては、個別スナバ回路SCsの寄生インダクタンスを低減したり、放射ノイズを低減したりすることができる。
<第8の実施形態>
以下、第8の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0104】
図14に、本実施形態にかかるパワーモジュールPMの回路構成を示す。なお、図14において、先の図1に示した部材に対応する部材については、便宜上同一の符号を付している。
【0105】
図示されるように、本実施形態にかかるパワーモジュールPMは、単一のスイッチング素子Swと、これに逆並列接続されるフリーホイールダイオードFDとに、個別スナバ回路SCsが並列接続されて構成されている。ここで、個別スナバ回路SCsは、抵抗体18sおよびコンデンサ16sの直列接続体である。
【0106】
図15(a)に、パワーモジュールPMの断面構成の一実施例を示す。
【0107】
図示されるように、半導体チップ22のコレクタおよびカソードが形成される面は、ビア導体24を介して、多層基板20上に形成される配線層26に接続される。一方、半導体チップ22のうちのエミッタ、ゲートおよびアノードが形成される面には、ビア導体32を介して配線層34が形成され、配線層34のうち半導体チップ22のエミッタおよびアノードが接続される部分は、ビア導体38を介して多層基板20上に配置された導体40に接続されている。導体40は、半導体チップ22の配線としての機能に加えて、半導体チップ22が生じる熱を放散させるためのヒートスプレッダの機能を併せ持つものである。ヒートスプレッダの機能は、導体40の表面積を半導体チップ22の表面積よりも大きくすることおよびその高さを十分に確保することで実現されている。
【0108】
上記導体40のうち半導体チップ22が垂直投影された投影領域からはみ出す部分には、絶縁膜66とスナバ抵抗体18sとが積み重ねられるようにして形成されている。ここで、絶縁膜66は、スナバ抵抗体18sの大部分を覆うものの、その一部を覆うことなく、この部分によってスナバ抵抗体18sと導体40との接続が実現されている。また、スナバ抵抗体18sの一方の端部は、ビア導体68を介して配線層34と同一層の配線層34sに接続され、配線層34sは、ビア導体70を介して多層基板20上に形成された配線層26sに接続される。なお、配線層26s,26は、それぞれ導体72,74を介してコンデンサ16sに接続されている。
【0109】
こうした構成によれば、個別スナバ回路SCsの電流経路をショートループ化することができる。
【0110】
図15(b)に、パワーモジュールPMの別の実施例を示す。これは、配線層26,26sも多層基板20に埋め込まれている例である。このため、導体72,74は、多層基板20内のコンタクトホールに埋め込まれたビア導体となる。なお、配線層26は、ビア導体28を介して多層基板20の表面に形成された導体30に接続されている。
【0111】
図15(c)に、パワーモジュールPMの別の実施例を示す。この例は、コンデンサ16sをスナバ抵抗体18sの形成される面側に形成した例である。この場合、個別スナバ回路SCsの電流経路は、図15(a)に示すものと比較してやや大きくなるが、コンデンサ16sの配置に制約がある場合等においてはこうした構成も有効である。
<第9の実施形態>
以下、第9の実施形態について、先の第1の実施形態との相違点を中心に図面を参照しつつ説明する。
【0112】
図16に、本実施形態にかかるパワーモジュールPMの回路構成を示す。なお、図16において、先の図1に示した部材に対応する部材については、便宜上同一の符号を付している。
【0113】
図示されるように、本実施形態では、半導体チップ22pのエミッタおよびアノードの接続された面に、ハンダ80pを介して導電スペーサ82pが接続され、さらに導電スペーサ82pには、ハンダ84pを介して導体30が接続されている。また、半導体チップ22pのコレクタおよびカソードが形成される面には、ハンダ86pを介して導体40pが接続されている。
【0114】
一方、半導体チップ22nのコレクタおよびカソードが形成される面には、ハンダ84nを介して導体30が接続されている。また、半導体チップ22nのエミッタおよびアノードの形成された面には、ハンダ80nを介して導電スペーサ82nが接続され、導電スペーサ82nには、ハンダ86nを介して導体40nが接続されている。
【0115】
上記半導体チップ22pのうちゲートやケルビンエミッタ電極は、ボンディングワイヤ(図中、G,KEにて表記)を介して端子68pに接続されている。また、上記半導体チップ22nのゲートやケルビンエミッタ電極は、ボンディングワイヤ(図中、G,KEにて表記)を介して端子68nに接続されている。ちなみに、ケルビンエミッタ電極とは、IGBTのエミッタと同電位であるが大電流を出力しない端子のことであり、スイッチング素子Sw#のドライブ回路の基準電位を生成するためのものである。なお、ボンディングワイヤに接続される端子としては、他にも例えば、スイッチング素子Swpの一対の端子間を流れる電流と相関を有する微小電流を出力するセンス端子に接続されるもの等、駆動回路側に接続される任意の端子(電極)に接続されるものを含めてもよい。
【0116】
上記導体40#(#=p,n)は、半導体チップ22#が垂直投影された投影領域に対して導体40p,40n同士が互いに対向する方向にはみ出すようにして延びており、この部分には、絶縁膜42#およびスナバ抵抗体18#が積み重ねられるようにして形成されている。絶縁膜42#は、スナバ抵抗体18#の大部分を覆うものの、その一部を覆わないため、スナバ抵抗体18#は、その小部分が導体40#に接続されている。また、スナバ抵抗体18#は、ボンディングワイヤ90#を介してコンデンサ16に接続されている。
【0117】
ここで、上記導電スペーサ82#は、ボンディングワイヤを配置する空間を確保するための厚さを有する導体であり、例えば銅等によって形成される。なお、上記半導体チップ22#をはじめ、導電スペーサ82#等は、全てモールド材62によって覆われている。こうした構成の場合、多層基板20を用いる場合と比較して、ワイヤボンディングのスペース確保等のために、高電位側のスイッチング素子Swpや低電位側のスイッチング素子Swnのスイッチング状態の切り替えに伴って変化する電流(高周波電流)の経路が若干大きくなるものの、この経路のショートループ化を実現することはできる。
<その他の実施形態>
なお、上記各実施形態は、以下のように変更して実施してもよい。
【0118】
「第1、第2導体について」
スイッチング素子Sw#(#=p,n)に接続されて且つスナバ抵抗体18#と積層形成されるようにして形成される導体としては、パワーモジュールPMの端子を構成するものに限らない。たとえば先の図2に示す構成において、配線層34#が端子を構成して且つ、導体40#については、これを構成しなくてもよい。
【0119】
また、導体が、絶縁体(多層基板20)に接触しない構成であっても、上記第1の実施形態の上記(1)の効果を得ることはできる。
【0120】
導体40#における半導体チップ22#の投影領域としては、半導体チップ22#の面の端部(4辺)から導体40#におろした垂線によって囲われる領域に限らない。たとえば、パワーモジュールPMの面に垂直な線によって半導体チップ22#を導体40#に投影した領域であってもよい。この定義は、半導体チップ22#の面と導体40#の面とが平行とならない場合に有効である。
【0121】
また、導体40#を、半導体チップ22#が垂直投影された投影領域からはみ出して形成する代わりに、ビア導体38#を半導体チップ22#の表面積よりも小さく形成して且つ、導体40#のうちビア導体38#と接触しない部分とスナバ抵抗体18#とを積み重ねるようにして形成してもよい。
【0122】
「スナバ回路SCを構成するスナバ抵抗体について」
スナバ抵抗体18#としては、これと積層形成される導体に接触するものに限らない。たとえば先の図2において、ビア導体38#に接触する代わりに、導体40#とは接触しない構成であってもよい。
【0123】
スナバ回路SCを構成するスナバ抵抗体としては、高電位側のスナバ抵抗体18pと低電位側のスナバ抵抗体18nとの双方からなるものに限らず、いずれか一方のみからなってもよい。
【0124】
「スナバ回路SCを構成するコンデンサについて」
この種のコンデンサが複数のコンデンサの並列接続体でなくても、上記第1の実施形態の上記(1)等の効果を得ることはできる。
【0125】
「スナバ回路SCについて」
スナバ回路SCとしては、抵抗体およびコンデンサの直列接続体からなるものに限らない。たとえばさらにダイオードが直列接続された構成であってもよい。
【0126】
「個別スナバ回路SCsについて」
個別スナバ回路SCsのレイアウトとしては、先の図13や図15において例示したものに限らない。図17〜図19は、先の図13に例示した構成の変形例である。ここで図17は、コンデンサ16sを、多層基板20のうちスナバ抵抗体18sの形成される面に対向する面側に配置した例である。この場合、先の図13に示した構成と比較して、個別スナバ回路SCsとスイッチング素子Sw#とで形成されるループ回路をより小さくすることができる。また、図18および図19は、コンデンサ16sとスナバ抵抗体18sとの直列接続態様を、先の図12に示したものとは逆にした例である。同様に、先の図15において例示したものについても、抵抗体とコンデンサとの接続を逆とするなどしてもよい。
【0127】
個別スナバ回路SCsとしては、スイッチング素子の高電位側の端子および低電位側の端子のいずれか一方に抵抗体を接続するものに限らず、双方に接続するものであってもよい。
【0128】
先の第9の実施形態(図16)において個別スナバ回路SCsを設けてもよい。
【0129】
個別スナバ回路SCsとしては、抵抗体およびコンデンサの直列接続体からなるものに限らない。たとえばさらにダイオードが直列接続された構成であってもよい。
【0130】
上記第8の実施形態において、上記第5の実施形態のように、モールド材62を設けてもよい。図20(a)にこうした構成の一例を示す。この例は、先の図15(c)に示した構成において、上記第5の実施形態同様のモールド材62に加えて、絶縁膜50,54や放熱体52,56を備える例を示した。また、上記第8の実施形態において、上記第9の実施形態に示したように多層基板20に代えてモールド材62を用いてもよい。図20(b)に、こうした構成の一例を示す。なお、この例において、先の図16や図15に示した部材に対応するものについては便宜上同一の符号を付している。
【0131】
図示されるように、半導体チップ22のコレクタおよびカソードが形成される面には、ハンダ84を介して導体30が接続されている。また、半導体チップ22のエミッタおよびアノードの形成された面には、ハンダ80を介して導電スペーサ82が接続され、導電スペーサ82には、ハンダ86を介して導体40が接続されている。
【0132】
上記半導体チップ22のゲートやケルビンエミッタ電極は、ボンディングワイヤ(図中、G,KEにて表記)を介して端子68に接続されている。上記導体40のうち、半導体チップ22が垂直投影された投影領域からはみ出した部分には、絶縁膜66およびスナバ抵抗体18sが積み重ねられるようにして形成されている。スナバ抵抗体18sは、ボンディングワイヤ90を介してコンデンサ16sに接続されており、コンデンサ16sは、ボンディングワイヤ91を介して導体30に接続されている。
【0133】
「流通規制要素を構成するスイッチング素子について」
IGBTに限らず、パワーMOS型電界効果トランジスタやサイリスタ等であってもよい。
【0134】
「半導体チップについて」
半導体チップとしては、縦型デバイスに限らず、横型デバイスであってもよい。
【0135】
「スイッチング素子の用途について」
一対のスイッチング素子の直列接続体としては、車載主機と高電圧バッテリとの間で電力の授受を仲介する電力変換回路を構成するものに限らない。例えば、高電圧バッテリ12の電力を車載空調装置のコンプレッサに供給する電力変換回路を構成するものであってもよい。また、高電圧バッテリ12の電圧を降圧して低電圧バッテリに出力するDCDCコンバータを構成するものであってもよい。
【0136】
さらに、例えば先の図1に示した昇圧コンバータCVのうち、高電位側のスイッチング素子Swpを備えることなく、フリーホイールダイオードFDpのみを備えることで昇圧チョッパ回路を構成してもよい。この場合、パワーモジュールPMは、第1流通規制要素としての低電位側のスイッチング素子Swpおよびこれに逆並列接続されたフリーホイールダイオードFDpと、第2流通規制要素としての高電位側のフリーホイールダイオードFDpとの直列接続体を備えるものの、高電位側のスイッチング素子Swpを備えないものとなる。なお、この構成において個別スナバ回路SCsを備える場合には、第1流通規制要素および第2流通規制要素の双方にそれぞれ個別スナバ回路SCsを並列接続する代わりに、たとえば第2流通規制要素にのみ個別スナバ回路SCsを並列接続してもよい。
【0137】
「そのほか」
・放熱体52(さらには絶縁膜50)を備えなくても、上記第1の実施形態の上記(1)の効果等を得ることはできる。
【0138】
・放熱体56(さらには絶縁膜54)を備えなくても、上記第1の実施形態の上記(1)の効果等を得ることはできる。
【符号の説明】
【0139】
10…モータジェネレータ、12…高電圧バッテリ、16…コンデンサ、18p,18n,18s…スナバ抵抗体、40,40p,40n…導体、42,42p,42n…絶縁膜、Sw,Swp,Swn…スイッチング素子、FD,FDp、FDn…フリーホイールダイオード、SC…スナバ回路。
【特許請求の範囲】
【請求項1】
電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールにおいて、
前記流通規制要素に接続される導体と、
前記流通規制要素に接続されて且つスナバ回路を構成するスナバ抵抗体とを備え、
前記スナバ抵抗体と前記導体とが積み重ねられるようにして形成されていることを特徴とするスイッチングモジュール。
【請求項2】
前記導体は、当該スイッチングモジュールの端子を構成することを特徴とする請求項1記載のスイッチングモジュール。
【請求項3】
前記流通規制要素は、第1流通規制要素であり、
前記第1流通規制要素には、電流の流通方向を一方向に規制する整流機能および前記開閉機能の少なくとも一方を有する第2流通規制要素が直列接続されており、
前記スナバ回路は、前記第1流通規制要素および前記第2流通規制要素の直列接続体に並列接続されていることを特徴とする請求項1または2記載のスイッチングモジュール。
【請求項4】
前記第1流通規制要素に接続される前記導体は、前記第1流通規制要素および前記第2流通規制要素の直列接続体の端部に接続される一対の導体のうちの第1導体であり、
前記一対の導体のうちの第2導体をさらに備え、
前記第1導体は、前記第1流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されており、
前記第1流通規制要素に接続されるスナバ抵抗体は、前記第1導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とする請求項3記載のスイッチングモジュール。
【請求項5】
前記第1流通規制要素に接続される前記導体は、前記第1流通規制要素および前記第2流通規制要素の直列接続体の端部に接続される一対の導体のうちの第1導体であり、
前記一対の導体のうちの第2導体をさらに備え、
前記スナバ回路は、前記第2流通規制要素に接続されるスナバ抵抗体を備え、
前記第2導体は、前記第2流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されて且つ、前記間隙方向に伸びた部分と前記第2流通規制要素に接続されたスナバ抵抗体とが積み重ねられるように形成されていることを特徴とする請求項3または4記載のスイッチングモジュール。
【請求項6】
電流の流通方向を一方向に規制する整流機能を有する第1流通規制要素と電流の流通経路を開閉する開閉機能および前記整流機能の少なくとも一方を有する第2流通規制要素との直列接続体を備えて構成されるスイッチングモジュールにおいて、
前記第1流通規制要素に接続される第1導体と、
前記第2流通規制要素に接続される第2導体と、
前記直列接続体に並列接続されて且つスナバ抵抗体を備えるスナバ回路とを備え、
前記第2導体と前記スナバ抵抗体とが積み重ねられるようにして形成されていることを特徴とするスイッチングモジュール。
【請求項7】
前記第2導体は、前記第2流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されており、
前記スナバ抵抗体は、前記第2導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とする請求項6記載のスイッチングモジュール。
【請求項8】
前記第2導体は、当該スイッチングモジュールの端子を構成することを特徴とする請求項5〜7のいずれか1項に記載のスイッチングモジュール。
【請求項9】
前記第1流通規制要素および前記スナバ回路間を接続する第1導体と、前記第2流通規制要素および前記スナバ回路間を接続する第2導体と、前記第1流通規制要素および前記第2流通規制要素間を接続する第3導体とが、前記第1流通規制要素および前記第2流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする請求項3〜8のいずれか1項に記載のスイッチングモジュール。
【請求項10】
前記第1流通規制要素、前記第2流通規制要素、前記第1導体、前記第2導体、前記第3導体および前記スナバ回路が前記絶縁体を用いて一体的に形成されていることを特徴とする請求項9記載のスイッチングモジュール。
【請求項11】
前記第1流通規制要素が形成された半導体チップと、前記第2流通規制要素が形成された半導体チップとは、互いに対向するようにして配置されており、
前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第1導体および前記第2導体が形成され、前記一対の面の他方の側には、前記第3導体が形成されていることを特徴とする請求項9または10記載のスイッチングモジュール。
【請求項12】
前記第1流通規制要素が形成された半導体チップと、前記第2流通規制要素が形成された半導体チップとが縦型デバイスであり、
前記半導体チップの前記一対の面のそれぞれは、前記第1流通規制要素および前記第2流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする請求項11記載のスイッチングモジュール。
【請求項13】
前記絶縁体は、多層基板であり、
前記第1導体、前記第2導体および前記第3導体は、前記多層基板の配線を備えることを特徴とする請求項9〜12のいずれか1項に記載のスイッチングモジュール。
【請求項14】
前記多層基板の側面は、モールド材によって覆われていることを特徴とする請求項13記載のスイッチングモジュール。
【請求項15】
前記絶縁体は、前記第1流通規制要素および前記第2流通規制要素を覆うモールド材であることを特徴とする請求項9〜12のいずれか1項に記載のスイッチングモジュール。
【請求項16】
前記スナバ回路は、複数のコンデンサの並列接続体を備えることを特徴とする請求項9〜15のいずれか1項に記載のスイッチングモジュール。
【請求項17】
前記スナバ抵抗体と積み重ねられるようにして形成されているのは、前記流通規制要素の前記電流の流通経路の両端部のそれぞれに接続される一対の導体のうちの一方の導体であり、
前記一対の導体のうちの他方の導体をさらに備え、
前記一方の導体は、前記電流の流通経路の両端部のうちの対応する側が投影された投影領域からはみ出すようにして形成されて且つ、該はみ出した部分が前記他方の導体に接続されており、
前記スナバ抵抗体は、前記一方の導体の前記はみ出した部分と積み重ねられるように形成されていることを特徴とする請求項1または2記載のスイッチングモジュール。
【請求項18】
前記流通規制要素を構成する半導体チップは、縦型デバイスであることを特徴とする請求項17記載のスイッチングモジュール。
【請求項19】
前記一対の導体は、前記流通規制要素が埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする請求項17または18記載のスイッチングモジュール。
【請求項20】
前記一対の導体、前記流通規制要素および前記スナバ回路は、前記絶縁体を用いて一体的に形成されていることを特徴とする請求項19記載のスイッチングモジュール。
【請求項21】
前記絶縁体は、多層基板であり、
前記一対の導体は、前記多層基板の配線を備えることを特徴とする請求項19または20記載のスイッチングモジュール。
【請求項22】
前記多層基板の側面は、モールド材によって覆われていることを特徴とする請求項21記載のスイッチングモジュール。
【請求項23】
前記絶縁体は、前記流通規制要素を覆うモールド材であることを特徴とする請求項19または20記載のスイッチングモジュール。
【請求項24】
前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体との間には、絶縁部材が形成されていることを特徴とする請求項1〜23のいずれか1項に記載のスイッチングモジュール。
【請求項25】
前記スナバ抵抗体のうち前記導体に接続されない側の端部は、ビア導体を介して絶縁体中の配線に接続されるものであり、
前記ビア導体のうち前記スナバ抵抗体に対向する面は、前記スナバ抵抗体よりも抵抗率の小さい電極材料によって全面が覆われていることを特徴とする請求項24記載のスイッチングモジュール。
【請求項26】
前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分の厚さが他の部分よりも薄く形成されていることを特徴とする請求項1〜25のいずれか1項に記載のスイッチングモジュール。
【請求項27】
前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分とそれ以外の部分とが接合されて形成されていることを特徴とする請求項1〜26のいずれか1項に記載のスイッチングモジュール。
【請求項28】
前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体とは互いに接触するようにして積層形成されており、
前記スナバ抵抗体のうち前記導体との接触面に対向する面側には、前記スナバ抵抗体よりも抵抗率の小さい薄膜導体が形成されていることを特徴とする請求項1〜27のいずれか1項に記載のスイッチングモジュール。
【請求項1】
電流の流通経路を開閉する開閉機能を有する流通規制要素を備えて構成されるスイッチングモジュールにおいて、
前記流通規制要素に接続される導体と、
前記流通規制要素に接続されて且つスナバ回路を構成するスナバ抵抗体とを備え、
前記スナバ抵抗体と前記導体とが積み重ねられるようにして形成されていることを特徴とするスイッチングモジュール。
【請求項2】
前記導体は、当該スイッチングモジュールの端子を構成することを特徴とする請求項1記載のスイッチングモジュール。
【請求項3】
前記流通規制要素は、第1流通規制要素であり、
前記第1流通規制要素には、電流の流通方向を一方向に規制する整流機能および前記開閉機能の少なくとも一方を有する第2流通規制要素が直列接続されており、
前記スナバ回路は、前記第1流通規制要素および前記第2流通規制要素の直列接続体に並列接続されていることを特徴とする請求項1または2記載のスイッチングモジュール。
【請求項4】
前記第1流通規制要素に接続される前記導体は、前記第1流通規制要素および前記第2流通規制要素の直列接続体の端部に接続される一対の導体のうちの第1導体であり、
前記一対の導体のうちの第2導体をさらに備え、
前記第1導体は、前記第1流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されており、
前記第1流通規制要素に接続されるスナバ抵抗体は、前記第1導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とする請求項3記載のスイッチングモジュール。
【請求項5】
前記第1流通規制要素に接続される前記導体は、前記第1流通規制要素および前記第2流通規制要素の直列接続体の端部に接続される一対の導体のうちの第1導体であり、
前記一対の導体のうちの第2導体をさらに備え、
前記スナバ回路は、前記第2流通規制要素に接続されるスナバ抵抗体を備え、
前記第2導体は、前記第2流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されて且つ、前記間隙方向に伸びた部分と前記第2流通規制要素に接続されたスナバ抵抗体とが積み重ねられるように形成されていることを特徴とする請求項3または4記載のスイッチングモジュール。
【請求項6】
電流の流通方向を一方向に規制する整流機能を有する第1流通規制要素と電流の流通経路を開閉する開閉機能および前記整流機能の少なくとも一方を有する第2流通規制要素との直列接続体を備えて構成されるスイッチングモジュールにおいて、
前記第1流通規制要素に接続される第1導体と、
前記第2流通規制要素に接続される第2導体と、
前記直列接続体に並列接続されて且つスナバ抵抗体を備えるスナバ回路とを備え、
前記第2導体と前記スナバ抵抗体とが積み重ねられるようにして形成されていることを特徴とするスイッチングモジュール。
【請求項7】
前記第2導体は、前記第2流通規制要素が投影された投影領域に対して、前記第1導体および前記第2導体間の間隙方向に伸びて形成されており、
前記スナバ抵抗体は、前記第2導体の前記間隙方向に伸びた部分と積み重ねられるように形成されていることを特徴とする請求項6記載のスイッチングモジュール。
【請求項8】
前記第2導体は、当該スイッチングモジュールの端子を構成することを特徴とする請求項5〜7のいずれか1項に記載のスイッチングモジュール。
【請求項9】
前記第1流通規制要素および前記スナバ回路間を接続する第1導体と、前記第2流通規制要素および前記スナバ回路間を接続する第2導体と、前記第1流通規制要素および前記第2流通規制要素間を接続する第3導体とが、前記第1流通規制要素および前記第2流通規制要素の埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする請求項3〜8のいずれか1項に記載のスイッチングモジュール。
【請求項10】
前記第1流通規制要素、前記第2流通規制要素、前記第1導体、前記第2導体、前記第3導体および前記スナバ回路が前記絶縁体を用いて一体的に形成されていることを特徴とする請求項9記載のスイッチングモジュール。
【請求項11】
前記第1流通規制要素が形成された半導体チップと、前記第2流通規制要素が形成された半導体チップとは、互いに対向するようにして配置されており、
前記絶縁体のうちの前記半導体チップ同士の対向面に隣接した前記半導体チップの互いに対向する一対の面の一方の側には、前記第1導体および前記第2導体が形成され、前記一対の面の他方の側には、前記第3導体が形成されていることを特徴とする請求項9または10記載のスイッチングモジュール。
【請求項12】
前記第1流通規制要素が形成された半導体チップと、前記第2流通規制要素が形成された半導体チップとが縦型デバイスであり、
前記半導体チップの前記一対の面のそれぞれは、前記第1流通規制要素および前記第2流通規制要素のそれぞれの電流の流通経路の両端部であることを特徴とする請求項11記載のスイッチングモジュール。
【請求項13】
前記絶縁体は、多層基板であり、
前記第1導体、前記第2導体および前記第3導体は、前記多層基板の配線を備えることを特徴とする請求項9〜12のいずれか1項に記載のスイッチングモジュール。
【請求項14】
前記多層基板の側面は、モールド材によって覆われていることを特徴とする請求項13記載のスイッチングモジュール。
【請求項15】
前記絶縁体は、前記第1流通規制要素および前記第2流通規制要素を覆うモールド材であることを特徴とする請求項9〜12のいずれか1項に記載のスイッチングモジュール。
【請求項16】
前記スナバ回路は、複数のコンデンサの並列接続体を備えることを特徴とする請求項9〜15のいずれか1項に記載のスイッチングモジュール。
【請求項17】
前記スナバ抵抗体と積み重ねられるようにして形成されているのは、前記流通規制要素の前記電流の流通経路の両端部のそれぞれに接続される一対の導体のうちの一方の導体であり、
前記一対の導体のうちの他方の導体をさらに備え、
前記一方の導体は、前記電流の流通経路の両端部のうちの対応する側が投影された投影領域からはみ出すようにして形成されて且つ、該はみ出した部分が前記他方の導体に接続されており、
前記スナバ抵抗体は、前記一方の導体の前記はみ出した部分と積み重ねられるように形成されていることを特徴とする請求項1または2記載のスイッチングモジュール。
【請求項18】
前記流通規制要素を構成する半導体チップは、縦型デバイスであることを特徴とする請求項17記載のスイッチングモジュール。
【請求項19】
前記一対の導体は、前記流通規制要素が埋め込まれた絶縁体に接触するようにして形成されていることを特徴とする請求項17または18記載のスイッチングモジュール。
【請求項20】
前記一対の導体、前記流通規制要素および前記スナバ回路は、前記絶縁体を用いて一体的に形成されていることを特徴とする請求項19記載のスイッチングモジュール。
【請求項21】
前記絶縁体は、多層基板であり、
前記一対の導体は、前記多層基板の配線を備えることを特徴とする請求項19または20記載のスイッチングモジュール。
【請求項22】
前記多層基板の側面は、モールド材によって覆われていることを特徴とする請求項21記載のスイッチングモジュール。
【請求項23】
前記絶縁体は、前記流通規制要素を覆うモールド材であることを特徴とする請求項19または20記載のスイッチングモジュール。
【請求項24】
前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体との間には、絶縁部材が形成されていることを特徴とする請求項1〜23のいずれか1項に記載のスイッチングモジュール。
【請求項25】
前記スナバ抵抗体のうち前記導体に接続されない側の端部は、ビア導体を介して絶縁体中の配線に接続されるものであり、
前記ビア導体のうち前記スナバ抵抗体に対向する面は、前記スナバ抵抗体よりも抵抗率の小さい電極材料によって全面が覆われていることを特徴とする請求項24記載のスイッチングモジュール。
【請求項26】
前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分の厚さが他の部分よりも薄く形成されていることを特徴とする請求項1〜25のいずれか1項に記載のスイッチングモジュール。
【請求項27】
前記スナバ抵抗体に積み重ねられるように形成されている導体は、前記スナバ抵抗体と積み重ねられる部分とそれ以外の部分とが接合されて形成されていることを特徴とする請求項1〜26のいずれか1項に記載のスイッチングモジュール。
【請求項28】
前記スナバ抵抗体に積み重ねられるように形成されている導体と前記スナバ抵抗体とは互いに接触するようにして積層形成されており、
前記スナバ抵抗体のうち前記導体との接触面に対向する面側には、前記スナバ抵抗体よりも抵抗率の小さい薄膜導体が形成されていることを特徴とする請求項1〜27のいずれか1項に記載のスイッチングモジュール。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2012−129309(P2012−129309A)
【公開日】平成24年7月5日(2012.7.5)
【国際特許分類】
【出願番号】特願2010−278340(P2010−278340)
【出願日】平成22年12月14日(2010.12.14)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成24年7月5日(2012.7.5)
【国際特許分類】
【出願日】平成22年12月14日(2010.12.14)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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