スイッチング回路、及びトランジスタの駆動回路
【課題】トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるスイッチング回路において、ゲート電位の立ち上がりの遅延を抑制すること等。
【解決手段】電圧制御される主トランジスタと、グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、前記第２の抵抗の抵抗値は、前記主トランジスタの容量と前記第１の抵抗の抵抗値の積を前記副トランジスタの容量で除した値よりも小さい値である、スイッチング回路。
【解決手段】電圧制御される主トランジスタと、グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、前記第２の抵抗の抵抗値は、前記主トランジスタの容量と前記第１の抵抗の抵抗値の積を前記副トランジスタの容量で除した値よりも小さい値である、スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御型トランジスタのゲートに電圧を印加して動作させるスイッチング回路、及びその一部を構成するトランジスタの駆動回路に関する。
【背景技術】
【０００２】
近年、インバータの一部を構成する半導体装置において、電圧制御型のトランジスタ、特にＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)が広く用いられている。これらのトランジスタは、電源にスイッチや電圧調整用の抵抗を介してゲートが接続され、スイッチの駆動によりゲート電位がスレショルド電位以上となったときにコレクタ−エミッタ間（又はソース−ドレイン間）に電流（以下、主電流と称する）が流れるように動作する。逆に、主電流を流さないように制御する際には、スイッチの駆動により抵抗を介してゲートを低電位の端子（一般的にはグランド端子）に接続し、ゲート電位がスレショルド電位未満となるようにする。
【０００３】
これらのトランジスタにおいて、主電流が変化する際に（特に、インバータの上下アームのトランジスタのオンオフが切り替わる際に）、電流の一部がゲートに流れ込むという現象が知られている。上記の構成では、ゲートに流れ込んだ電流は抵抗を介してグランド端子に流れることとなり、このゲートに流れ込んだ電流が大きいときには、スイッチをグランド端子側にしているにも拘わらず、ゲート電位がスレショルド電位以上のまま維持されてしまうという問題が生じる。この結果、インバータの同一アームのトランジスタが同時にオンするアーム短絡等が発生し、トランジスタが破壊される場合がある。このため、所望のタイミングで、ゲート電位を迅速にスレショルド電位未満にする仕組みを有することが望ましい。
【０００４】
係る問題点に配慮した半導体装置の保護回路についての発明が開示されている（例えば、特許文献１参照）。この保護回路は、主電流の増加に応じて上昇する検出電圧がしきい電圧を超えたときに、自動的に主トランジスタのゲートをエミッタに接続するように構成されており、これによって、主電流の増加時に主トランジスタのゲート電位が強制的にスレショルド電位未満になるように制御している。
【特許文献１】特開平１０−１４５２０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の特許文献１に記載の保護回路は、主トランジスタのゲートをエミッタに接続するためのトランジスタ（以下、オフ保持用トランジスタと称する）が主トランジスタと並列に電源装置に接続された構成である。従って、オフ保持用トランジスタのドレイン−ソース間容量に起因して、電圧印加開始から主トランジスタのゲート電位がスレショルド電位に達するまでの時間が長くなるという問題が生じる。この時間が長くなると、半導体装置全体性の応答性が悪くなるだけでなく、主トランジスタの発熱が大きくなり、十分な放熱性を確保しなければならないこととなる。このために、主トランジスタのサイズを大きくしたり、定格電流を下げたりするものとすると、装置のコスト増や性能低下を招くため、好ましくない。また、この時間がオフ保持用トランジスタのドレイン−ソース間容量に依存するため、回路全体の設計が煩わしくなるという問題も生じる。
【０００６】
本発明はこのような課題を解決するためのものであり、トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるスイッチング回路において、ゲート電位の立ち上がりの遅延を抑制することを、主たる目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の第１の態様は、
電圧制御される主トランジスタと、
グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、
前記第２の抵抗の抵抗値は、前記主トランジスタの容量と前記第１の抵抗の抵抗値の積を前記副トランジスタの容量で除した値よりも小さい値である、
スイッチング回路である。
【０００８】
この本発明の第１の態様によれば、従来の、トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるもの比して、ゲート電位の立ち上がりの遅延を抑制することができる。
【０００９】
本発明の第２の態様は、
電圧制御される主トランジスタと、
グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、
前記第２の抵抗の抵抗値は、前記第１の抵抗の抵抗値よりも小さい値である、
スイッチング回路である。
【００１０】
この本発明の第２の態様によれば、従来の、トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるもの比して、ゲート電位の立ち上がりの遅延を抑制することができる。
【００１１】
本発明の第１又は第２の態様において、前記第３の電力ラインは、前記第２の端子から前記副トランジスタへ流れる電流を選択的に許容するものとすると、好適である。
【００１２】
本発明の第３の態様は、
主トランジスタを電圧制御するためのトランジスタの駆動回路であって、
グランド端子に接続された副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、
を有するトランジスタの駆動回路である。
【発明の効果】
【００１３】
本発明によれば、トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるスイッチング回路において、ゲート電位の立ち上がりの遅延を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、添付図面を参照しながら実施例を挙げて説明する。
【実施例】
【００１５】
以下、本発明の一実施例に係るスイッチング回路１について説明する。
【００１６】
［構成］
図１は、スイッチング回路１の全体構成の一例を示す図である。スイッチング回路１は、主要な構成として、電圧制御されるＩＧＢＴ（Insulated Gate Bipolar Transistor）１０と、抵抗Ｒｇ、Ｒｇｐ、Ｒｇｎ、Ｒｂ、ダイオードＤｓ、Ｄｂ、端子ＭＰ、ＭＮ、ＳｏｕｔＤ、及びこれらを接続する電力線と、トランジスタ３０と、を備える。なお、ＩＧＢＴ１０が、特許請求の範囲における「主トランジスタ」に相当し、トランジスタ３０が、特許請求の範囲における「副トランジスタ」に相当する。また、スイッチング回路１からＩＧＢＴ１０を除いたものが、特許請求の範囲における「トランジスタの駆動回路」に相当する。
【００１７】
ＩＧＢＴ１０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)をゲート部に組み込んだバイポーラトランジスタであり、ゲート１０Ａの電位（ゲート電位）がスレショルド電位（例えば、３［Ｖ］等）以上となったときに、コレクタ−エミッタ間に電流を流すように動作する。なお、主トランジスタはＩＧＢＴに限定されず、ＭＯＳＦＥＴ等、他の種類の電圧制御型トランジスタが用いられてもよい。
【００１８】
端子ＭＰには、例えば定格電圧が１５［Ｖ］であるバッテリ等の電源の正極が、スイッチング素子Ｑｐを介して接続される。また、端子ＭＮには、バッテリ等の電源の負極及びグランド端子（０［Ｖ］）が、スイッチング素子Ｑｎを介して接続される。スイッチング素子Ｑｐ、Ｑｎは、いずれか一方のみがオンとなるように、図示しない制御装置によって制御される。
【００１９】
端子ＳｏｕｔＤには、電源の負極及びグランド端子がトランジスタ３０を介して接続される。トランジスタ３０は、例えばＭＯＳＦＥＴであり、ＩＧＢＴ１０のコレクタ−エミッタ間に流れる電流（以下、主電流と称する）が大きく変化したときにオンとなるように、図示しない制御装置によって制御される。また、これに限らず、スイッチング素子Ｑｐ、Ｑｎのオンオフと同期して定期的にオンとなるように制御されてもよい。
【００２０】
端子ＭＰからゲート１０Ａに至る電力線（特許請求の範囲における「第１の電力ライン」に相当する）には、抵抗Ｒｇｐ、Ｒｇが順に設けられている。
【００２１】
ゲート１０Ａから端子ＳｏｕｔＤに至る電力線（特許請求の範囲における「第２の電力ライン」に相当する）には、ダイオードＤｓが設けられており、出力端子ＭＧから端子ＳｏｕｔＤへ流れる電流を選択的に許容するようになっている。
【００２２】
端子ＭＰから端子ＳｏｕｔＤに至る電力線（特許請求の範囲における「第３の電力ライン」に相当する）には、抵抗Ｒｂ及びダイオードＤｂが設けられており、端子ＭＰから端子ＳｏｕｔＤへ流れる電流を選択的に許容するようになっている。
【００２３】
また、端子ＭＰからゲート１０Ａに至る電力線における抵抗Ｒｇｐと抵抗Ｒｇの間から分岐して端子ＭＮに至る電力線には、抵抗Ｒｇｎが設けられている。
【００２４】
抵抗Ｒｂの抵抗値は、抵抗ＲｇとＲｇｐの抵抗値の和にＩＧＢＴ１０のゲート−エミッタ間容量Ｃｓを乗じた値をトランジスタ３０のドレイン−ソース間容量Ｃｍで除した値よりも小さい値である。この意義については後述する。
【００２５】
［従来からの問題点］
ここで、従来の装置において生じる問題点について説明する。図２は、従来の半導体装置の構成を簡略化して示す図である。この半導体装置では、主トランジスタのゲート電位をグランド電位に強制的に低下させるための副トランジスタが、主トランジスタと並列に電源装置に接続されている。電源装置とこれらのトランジスタの間には。抵抗Ｒｊが設けられている。
【００２６】
係る構成では、電源装置がオンとなってから主トランジスタのゲート電位がスレショルド電位以上となるまでの時間が、副トランジスタの容量（副トランジスタがＭＯＳＦＥＴであればドレイン−ソース容量）Ｃｓｊに依存し、副トランジスタを備えない場合に比して長くなってしまう。図３は、係る様子を示す図である。本図において、主トランジスタの容量をＣｍｊと表記した。この結果、半導体装置全体性の応答性が悪くなるだけでなく、主トランジスタの発熱が大きくなり、十分な放熱性を確保しなければならないこととなる。このために、主トランジスタのサイズを大きくしたり、定格電流を下げたりすることが考えられるが、装置のコスト増や性能低下を招くため、好ましくない。また、この時間がオフ保持用トランジスタのドレイン−ソース間容量に依存するため、回路全体の設計が煩わしくなるという問題も生じる。
【００２７】
［スイッチング回路１の動作］
これに対し、本実施例のスイッチング回路１では、スイッチング素子Ｑｐがオンとなってから最も早く電位が立ち上がる端子ＭＰから端子ＳｏｕｔＤに至る電力線に、抵抗Ｒｂを設けているため、トランジスタ３０のドレイン電位が上昇するのと並行してゲート１０Ａのゲート電位が上昇することとなる。従って、従来の構成に比して、ゲート電位の立ち上がりの遅延を抑制することができる。また、従来の構成に抵抗やダイオードを追加したのみであるため、消費電力が増大しない。なお、ＩＧＢＴ１０のコレクタ−エミッタ間に流れる主電流が変化する際にゲートに流れ込むと見込まれる電流によりゲート１０Ａのゲート電位がスレショルド電圧を超えることがないように、十分小さい等価抵抗のトランジスタ３０を用いている。
【００２８】
また、スイッチング回路１は、ゲート１０Ａとトランジスタ３０との間にダイオードＤｓを備えている。これにより、トランジスタ３０に供給されるべき電流がゲート１０Ａに回ってゲート１０Ａの電位を上昇させるのを防止している。従って、ゲート１０Ａの電位の立ち上がりはＩＧＢＴ１０のゲート−エミッタ間容量Ｃｍ及び抵抗Ｒｇｐ、Ｒｇに依存することとなり、回路全体の設計を容易にすることができる。
【００２９】
更に、スイッチング回路１は、抵抗Ｒｂの抵抗値を、抵抗ＲｇとＲｇｐの抵抗値の和にＩＧＢＴ１０のゲート−エミッタ間容量Ｃｍを乗じた値をトランジスタ３０のドレイン−ソース間容量Ｃｓで除した値よりも小さい値としている。これにより、トランジスタ３０のドレイン電位は、ゲート１０Ａの電位よりも早く立ち上がることとなる。従って、ゲート１０Ａの電位が先に立ち上がることによりゲート１０Ａからトランジスタ３０に電流が流れ、ゲート１０Ａの電位が不安定になる（例えば、振動等を生じる）という不都合が生じるのを回避している。
【００３０】
図４は、これらの構成により実現される、ＩＧＢＴ１０のゲート電位、及びトランジスタ３０のドレイン電位の特性を示す図である。
【００３１】
なお、ダイオードＤｂは、トランジスタ３０がオフの状態でスイッチング素子Ｑｐがオフ、Ｑｎがオンとなった場合（通常時のＩＧＢＴ１０オフ動作時）において、ゲート１０Ａから流れる電流が、抵抗Ｒｇ、及びＲｇｎを通って端子ＭＮに至るようにするためのものである。ダイオードＤｂが存在しない場合、ゲート１０ＡからダイオードＤｓ、抵抗Ｒｂ、Ｒｇｐ、Ｒｇｎを順に通って端子ＭＮに至る電力径路が存在するため、ゲート１０Ａの電位を低下させる際の応答を最適化するための回路全体の設計（実際には抵抗比の決定等）が困難なものとなる。ダイオードＤｂを備えることにより、抵抗Ｒｇ，Ｒｇｐ、Ｒｇｎの比率等を最適に決定するのが容易となるのである。
【００３２】
［利用例］
スイッチング回路１は、例えば図５に示す如きインバータ５０の一部として用いられる。インバータ５０は、３本のアーム５１、５２、５３を有し、各アームにＩＧＢＴ１０が２個取り付けられている。各アームにおけるＩＧＢＴ１０は、一方がオンであれば他方がオフとなるように、図示しない制御装置によって制御される。そして、各アームに取り付けられたＩＧＢＴ１０が、例えば１２０度の位相ズレをもってオンオフ制御され、モータ６０が回転制御される。この際に、ＩＧＢＴ１０には上記の如くゲート１０Ａの電位を所望のタイミングで迅速に低下させるための構成が接続されているため、同一アームのトランジスタが同時にオンするアーム短絡等が発生することが防止される。
【００３３】
［まとめ］
以上説明した本実施例のスイッチング回路１によれば、端子ＭＰから端子ＳｏｕｔＤに至る電力線に抵抗Ｒｂを設けているため、トランジスタ３０のドレイン電位が上昇するのと並行してゲート１０Ａのゲート電位が上昇する。従って、従来の構成に比して、消費電力を余り上昇させることなく、ゲート電位の立ち上がりの遅延を抑制することができる。
【００３４】
また、ゲート１０Ａとトランジスタ３０との間にダイオードＤｓを備えているため、ゲート１０Ａの電位の立ち上がりが抵抗Ｒｇｐ、Ｒｇに依存することとなり、回路全体の設計を容易にすることができる。更に、抵抗Ｒｂの抵抗値を、抵抗ＲｇとＲｇｐの抵抗値の和にＩＧＢＴ１０のゲート−エミッタ間容量を乗じた値をトランジスタ３０のドレイン−ソース間容量で除した値よりも小さい値としているため、ゲート１０Ａの電位が先に立ち上がることによりゲート１０Ａからトランジスタ３０に電流が流れ、ゲート１０Ａの電位が不安定になるという不都合が生じるのを回避することができる。
【００３５】
［変形例］
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
【００３６】
例えば、抵抗Ｒｂの抵抗値を、抵抗ＲｇとＲｇｐの抵抗値の和にＩＧＢＴ１０のゲート−エミッタ間容量を乗じた値をトランジスタ３０のドレイン−ソース間容量で除した値よりも小さい値とするものとしたが、より簡易な制約を課してもよい。例えば、ＩＧＢＴ１０のゲート−エミッタ間容量Ｃｍが、トランジスタ３０のドレイン−ソース間容量Ｃｓ以上である装置に適用することを前提とすれば、単に、抵抗Ｒｂの抵抗値を、抵抗ＲｇとＲｇｐの抵抗値の和よりも小さい値とするものとしてもよい。
【００３７】
また、図６に示す如く、抵抗ＲｇｐとＲｇｎを区別せず、ゲート１０Ａのオン制御時の電力径路とオフ制御時の電力径路を共用するものとしてもよい。この場合、端子ＭＰとＭＮを区別する必要はない。
【００３８】
また、図７に示す如く、ゲート１０Ａから端子ＳｏｕｔＤに至る電力線の途中にバッファ７０を設けてもよい。本図の構成は、出力端子ＭＧから端子ＳｏｕｔＤに流れる電流が比較的大きい場合に適用されると好適である。バッファ７０は、トランジスタ７２と、抵抗Ｒｅｂと、を備える。トランジスタ７２は、トランジスタ３０と同様、ＩＧＢＴ１０のコレクタ−エミッタ間に流れる主電流が変化する際にゲートに流れ込むと見込まれる電流によりゲート１０Ａのゲート電位がスレショルド電圧を超えることがないように、十分小さい抵抗を用いている。トランジスタ７２は、エミッタ−ベース間に一定以上の電位差が発生するとオン状態となるように動作する。抵抗Ｒｅｂは、トランジスタ３０がオフ状態となったときにトランジスタ７２のベース−エミッタ間の電位差を０［Ｖ］にするために設けられている。係る構成によれば、出力端子ＭＧから端子ＳｏｕｔＤに流れる電流が比較的大きい場合にも対応することができる。
【産業上の利用可能性】
【００３９】
本発明は、自動車製造業や自動車部品製造業等に利用可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施例に係るスイッチング回路１の全体構成の一例を示す図である。
【図２】従来の半導体装置の構成を簡略化して示す図である。
【図３】主トランジスタのゲート電位がスレショルド電位以上となるまでの時間が、副トランジスタの容量に依存して、副トランジスタを備えない場合に比して長くなってしまう様子を示す図である。
【図４】本実施例の構成により実現される、ＩＧＢＴ１０のゲート電位、及びトランジスタ３０のドレイン電位の特性を示す図である。
【図５】スイッチング回路１が好適に適用されるインバータ５０の構成例である。
【図６】抵抗ＲｇｐとＲｇｎを区別せず、ゲート１０Ａのオン制御時の電力径路とオフ制御時の電力径路を共用する場合の構成例である。
【図７】ゲート１０Ａから端子ＳｏｕｔＤに至る電力線の途中にバッファ７０を設けた場合の構成例である。
【符号の説明】
【００４１】
１ スイッチング回路
１０ ＩＧＢＴ
１０Ａ ゲート
３０、７２ トランジスタ
５０ インバータ
５１、５２、５３ アーム
６０ モータ
７０ バッファ
Ｄｓ、Ｄｂ ダイオード
Ｑｐ、Ｑｎ スイッチング素子
Ｒｇ、Ｒｇｐ、Ｒｇｎ、Ｒｂ、Ｒｊ、Ｒｅｂ 抵抗
ＭＰ、ＭＮ、ＳｏｕｔＤ 端子
ＭＧ 出力端子
【技術分野】
【０００１】
本発明は、電圧制御型トランジスタのゲートに電圧を印加して動作させるスイッチング回路、及びその一部を構成するトランジスタの駆動回路に関する。
【背景技術】
【０００２】
近年、インバータの一部を構成する半導体装置において、電圧制御型のトランジスタ、特にＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)が広く用いられている。これらのトランジスタは、電源にスイッチや電圧調整用の抵抗を介してゲートが接続され、スイッチの駆動によりゲート電位がスレショルド電位以上となったときにコレクタ−エミッタ間（又はソース−ドレイン間）に電流（以下、主電流と称する）が流れるように動作する。逆に、主電流を流さないように制御する際には、スイッチの駆動により抵抗を介してゲートを低電位の端子（一般的にはグランド端子）に接続し、ゲート電位がスレショルド電位未満となるようにする。
【０００３】
これらのトランジスタにおいて、主電流が変化する際に（特に、インバータの上下アームのトランジスタのオンオフが切り替わる際に）、電流の一部がゲートに流れ込むという現象が知られている。上記の構成では、ゲートに流れ込んだ電流は抵抗を介してグランド端子に流れることとなり、このゲートに流れ込んだ電流が大きいときには、スイッチをグランド端子側にしているにも拘わらず、ゲート電位がスレショルド電位以上のまま維持されてしまうという問題が生じる。この結果、インバータの同一アームのトランジスタが同時にオンするアーム短絡等が発生し、トランジスタが破壊される場合がある。このため、所望のタイミングで、ゲート電位を迅速にスレショルド電位未満にする仕組みを有することが望ましい。
【０００４】
係る問題点に配慮した半導体装置の保護回路についての発明が開示されている（例えば、特許文献１参照）。この保護回路は、主電流の増加に応じて上昇する検出電圧がしきい電圧を超えたときに、自動的に主トランジスタのゲートをエミッタに接続するように構成されており、これによって、主電流の増加時に主トランジスタのゲート電位が強制的にスレショルド電位未満になるように制御している。
【特許文献１】特開平１０−１４５２０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の特許文献１に記載の保護回路は、主トランジスタのゲートをエミッタに接続するためのトランジスタ（以下、オフ保持用トランジスタと称する）が主トランジスタと並列に電源装置に接続された構成である。従って、オフ保持用トランジスタのドレイン−ソース間容量に起因して、電圧印加開始から主トランジスタのゲート電位がスレショルド電位に達するまでの時間が長くなるという問題が生じる。この時間が長くなると、半導体装置全体性の応答性が悪くなるだけでなく、主トランジスタの発熱が大きくなり、十分な放熱性を確保しなければならないこととなる。このために、主トランジスタのサイズを大きくしたり、定格電流を下げたりするものとすると、装置のコスト増や性能低下を招くため、好ましくない。また、この時間がオフ保持用トランジスタのドレイン−ソース間容量に依存するため、回路全体の設計が煩わしくなるという問題も生じる。
【０００６】
本発明はこのような課題を解決するためのものであり、トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるスイッチング回路において、ゲート電位の立ち上がりの遅延を抑制することを、主たる目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の第１の態様は、
電圧制御される主トランジスタと、
グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、
前記第２の抵抗の抵抗値は、前記主トランジスタの容量と前記第１の抵抗の抵抗値の積を前記副トランジスタの容量で除した値よりも小さい値である、
スイッチング回路である。
【０００８】
この本発明の第１の態様によれば、従来の、トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるもの比して、ゲート電位の立ち上がりの遅延を抑制することができる。
【０００９】
本発明の第２の態様は、
電圧制御される主トランジスタと、
グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、
前記第２の抵抗の抵抗値は、前記第１の抵抗の抵抗値よりも小さい値である、
スイッチング回路である。
【００１０】
この本発明の第２の態様によれば、従来の、トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるもの比して、ゲート電位の立ち上がりの遅延を抑制することができる。
【００１１】
本発明の第１又は第２の態様において、前記第３の電力ラインは、前記第２の端子から前記副トランジスタへ流れる電流を選択的に許容するものとすると、好適である。
【００１２】
本発明の第３の態様は、
主トランジスタを電圧制御するためのトランジスタの駆動回路であって、
グランド端子に接続された副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、
を有するトランジスタの駆動回路である。
【発明の効果】
【００１３】
本発明によれば、トランジスタのゲート電位をスレショルド電位未満に維持するための構成を備えるスイッチング回路において、ゲート電位の立ち上がりの遅延を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、添付図面を参照しながら実施例を挙げて説明する。
【実施例】
【００１５】
以下、本発明の一実施例に係るスイッチング回路１について説明する。
【００１６】
［構成］
図１は、スイッチング回路１の全体構成の一例を示す図である。スイッチング回路１は、主要な構成として、電圧制御されるＩＧＢＴ（Insulated Gate Bipolar Transistor）１０と、抵抗Ｒｇ、Ｒｇｐ、Ｒｇｎ、Ｒｂ、ダイオードＤｓ、Ｄｂ、端子ＭＰ、ＭＮ、ＳｏｕｔＤ、及びこれらを接続する電力線と、トランジスタ３０と、を備える。なお、ＩＧＢＴ１０が、特許請求の範囲における「主トランジスタ」に相当し、トランジスタ３０が、特許請求の範囲における「副トランジスタ」に相当する。また、スイッチング回路１からＩＧＢＴ１０を除いたものが、特許請求の範囲における「トランジスタの駆動回路」に相当する。
【００１７】
ＩＧＢＴ１０は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)をゲート部に組み込んだバイポーラトランジスタであり、ゲート１０Ａの電位（ゲート電位）がスレショルド電位（例えば、３［Ｖ］等）以上となったときに、コレクタ−エミッタ間に電流を流すように動作する。なお、主トランジスタはＩＧＢＴに限定されず、ＭＯＳＦＥＴ等、他の種類の電圧制御型トランジスタが用いられてもよい。
【００１８】
端子ＭＰには、例えば定格電圧が１５［Ｖ］であるバッテリ等の電源の正極が、スイッチング素子Ｑｐを介して接続される。また、端子ＭＮには、バッテリ等の電源の負極及びグランド端子（０［Ｖ］）が、スイッチング素子Ｑｎを介して接続される。スイッチング素子Ｑｐ、Ｑｎは、いずれか一方のみがオンとなるように、図示しない制御装置によって制御される。
【００１９】
端子ＳｏｕｔＤには、電源の負極及びグランド端子がトランジスタ３０を介して接続される。トランジスタ３０は、例えばＭＯＳＦＥＴであり、ＩＧＢＴ１０のコレクタ−エミッタ間に流れる電流（以下、主電流と称する）が大きく変化したときにオンとなるように、図示しない制御装置によって制御される。また、これに限らず、スイッチング素子Ｑｐ、Ｑｎのオンオフと同期して定期的にオンとなるように制御されてもよい。
【００２０】
端子ＭＰからゲート１０Ａに至る電力線（特許請求の範囲における「第１の電力ライン」に相当する）には、抵抗Ｒｇｐ、Ｒｇが順に設けられている。
【００２１】
ゲート１０Ａから端子ＳｏｕｔＤに至る電力線（特許請求の範囲における「第２の電力ライン」に相当する）には、ダイオードＤｓが設けられており、出力端子ＭＧから端子ＳｏｕｔＤへ流れる電流を選択的に許容するようになっている。
【００２２】
端子ＭＰから端子ＳｏｕｔＤに至る電力線（特許請求の範囲における「第３の電力ライン」に相当する）には、抵抗Ｒｂ及びダイオードＤｂが設けられており、端子ＭＰから端子ＳｏｕｔＤへ流れる電流を選択的に許容するようになっている。
【００２３】
また、端子ＭＰからゲート１０Ａに至る電力線における抵抗Ｒｇｐと抵抗Ｒｇの間から分岐して端子ＭＮに至る電力線には、抵抗Ｒｇｎが設けられている。
【００２４】
抵抗Ｒｂの抵抗値は、抵抗ＲｇとＲｇｐの抵抗値の和にＩＧＢＴ１０のゲート−エミッタ間容量Ｃｓを乗じた値をトランジスタ３０のドレイン−ソース間容量Ｃｍで除した値よりも小さい値である。この意義については後述する。
【００２５】
［従来からの問題点］
ここで、従来の装置において生じる問題点について説明する。図２は、従来の半導体装置の構成を簡略化して示す図である。この半導体装置では、主トランジスタのゲート電位をグランド電位に強制的に低下させるための副トランジスタが、主トランジスタと並列に電源装置に接続されている。電源装置とこれらのトランジスタの間には。抵抗Ｒｊが設けられている。
【００２６】
係る構成では、電源装置がオンとなってから主トランジスタのゲート電位がスレショルド電位以上となるまでの時間が、副トランジスタの容量（副トランジスタがＭＯＳＦＥＴであればドレイン−ソース容量）Ｃｓｊに依存し、副トランジスタを備えない場合に比して長くなってしまう。図３は、係る様子を示す図である。本図において、主トランジスタの容量をＣｍｊと表記した。この結果、半導体装置全体性の応答性が悪くなるだけでなく、主トランジスタの発熱が大きくなり、十分な放熱性を確保しなければならないこととなる。このために、主トランジスタのサイズを大きくしたり、定格電流を下げたりすることが考えられるが、装置のコスト増や性能低下を招くため、好ましくない。また、この時間がオフ保持用トランジスタのドレイン−ソース間容量に依存するため、回路全体の設計が煩わしくなるという問題も生じる。
【００２７】
［スイッチング回路１の動作］
これに対し、本実施例のスイッチング回路１では、スイッチング素子Ｑｐがオンとなってから最も早く電位が立ち上がる端子ＭＰから端子ＳｏｕｔＤに至る電力線に、抵抗Ｒｂを設けているため、トランジスタ３０のドレイン電位が上昇するのと並行してゲート１０Ａのゲート電位が上昇することとなる。従って、従来の構成に比して、ゲート電位の立ち上がりの遅延を抑制することができる。また、従来の構成に抵抗やダイオードを追加したのみであるため、消費電力が増大しない。なお、ＩＧＢＴ１０のコレクタ−エミッタ間に流れる主電流が変化する際にゲートに流れ込むと見込まれる電流によりゲート１０Ａのゲート電位がスレショルド電圧を超えることがないように、十分小さい等価抵抗のトランジスタ３０を用いている。
【００２８】
また、スイッチング回路１は、ゲート１０Ａとトランジスタ３０との間にダイオードＤｓを備えている。これにより、トランジスタ３０に供給されるべき電流がゲート１０Ａに回ってゲート１０Ａの電位を上昇させるのを防止している。従って、ゲート１０Ａの電位の立ち上がりはＩＧＢＴ１０のゲート−エミッタ間容量Ｃｍ及び抵抗Ｒｇｐ、Ｒｇに依存することとなり、回路全体の設計を容易にすることができる。
【００２９】
更に、スイッチング回路１は、抵抗Ｒｂの抵抗値を、抵抗ＲｇとＲｇｐの抵抗値の和にＩＧＢＴ１０のゲート−エミッタ間容量Ｃｍを乗じた値をトランジスタ３０のドレイン−ソース間容量Ｃｓで除した値よりも小さい値としている。これにより、トランジスタ３０のドレイン電位は、ゲート１０Ａの電位よりも早く立ち上がることとなる。従って、ゲート１０Ａの電位が先に立ち上がることによりゲート１０Ａからトランジスタ３０に電流が流れ、ゲート１０Ａの電位が不安定になる（例えば、振動等を生じる）という不都合が生じるのを回避している。
【００３０】
図４は、これらの構成により実現される、ＩＧＢＴ１０のゲート電位、及びトランジスタ３０のドレイン電位の特性を示す図である。
【００３１】
なお、ダイオードＤｂは、トランジスタ３０がオフの状態でスイッチング素子Ｑｐがオフ、Ｑｎがオンとなった場合（通常時のＩＧＢＴ１０オフ動作時）において、ゲート１０Ａから流れる電流が、抵抗Ｒｇ、及びＲｇｎを通って端子ＭＮに至るようにするためのものである。ダイオードＤｂが存在しない場合、ゲート１０ＡからダイオードＤｓ、抵抗Ｒｂ、Ｒｇｐ、Ｒｇｎを順に通って端子ＭＮに至る電力径路が存在するため、ゲート１０Ａの電位を低下させる際の応答を最適化するための回路全体の設計（実際には抵抗比の決定等）が困難なものとなる。ダイオードＤｂを備えることにより、抵抗Ｒｇ，Ｒｇｐ、Ｒｇｎの比率等を最適に決定するのが容易となるのである。
【００３２】
［利用例］
スイッチング回路１は、例えば図５に示す如きインバータ５０の一部として用いられる。インバータ５０は、３本のアーム５１、５２、５３を有し、各アームにＩＧＢＴ１０が２個取り付けられている。各アームにおけるＩＧＢＴ１０は、一方がオンであれば他方がオフとなるように、図示しない制御装置によって制御される。そして、各アームに取り付けられたＩＧＢＴ１０が、例えば１２０度の位相ズレをもってオンオフ制御され、モータ６０が回転制御される。この際に、ＩＧＢＴ１０には上記の如くゲート１０Ａの電位を所望のタイミングで迅速に低下させるための構成が接続されているため、同一アームのトランジスタが同時にオンするアーム短絡等が発生することが防止される。
【００３３】
［まとめ］
以上説明した本実施例のスイッチング回路１によれば、端子ＭＰから端子ＳｏｕｔＤに至る電力線に抵抗Ｒｂを設けているため、トランジスタ３０のドレイン電位が上昇するのと並行してゲート１０Ａのゲート電位が上昇する。従って、従来の構成に比して、消費電力を余り上昇させることなく、ゲート電位の立ち上がりの遅延を抑制することができる。
【００３４】
また、ゲート１０Ａとトランジスタ３０との間にダイオードＤｓを備えているため、ゲート１０Ａの電位の立ち上がりが抵抗Ｒｇｐ、Ｒｇに依存することとなり、回路全体の設計を容易にすることができる。更に、抵抗Ｒｂの抵抗値を、抵抗ＲｇとＲｇｐの抵抗値の和にＩＧＢＴ１０のゲート−エミッタ間容量を乗じた値をトランジスタ３０のドレイン−ソース間容量で除した値よりも小さい値としているため、ゲート１０Ａの電位が先に立ち上がることによりゲート１０Ａからトランジスタ３０に電流が流れ、ゲート１０Ａの電位が不安定になるという不都合が生じるのを回避することができる。
【００３５】
［変形例］
以上、本発明を実施するための最良の形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。
【００３６】
例えば、抵抗Ｒｂの抵抗値を、抵抗ＲｇとＲｇｐの抵抗値の和にＩＧＢＴ１０のゲート−エミッタ間容量を乗じた値をトランジスタ３０のドレイン−ソース間容量で除した値よりも小さい値とするものとしたが、より簡易な制約を課してもよい。例えば、ＩＧＢＴ１０のゲート−エミッタ間容量Ｃｍが、トランジスタ３０のドレイン−ソース間容量Ｃｓ以上である装置に適用することを前提とすれば、単に、抵抗Ｒｂの抵抗値を、抵抗ＲｇとＲｇｐの抵抗値の和よりも小さい値とするものとしてもよい。
【００３７】
また、図６に示す如く、抵抗ＲｇｐとＲｇｎを区別せず、ゲート１０Ａのオン制御時の電力径路とオフ制御時の電力径路を共用するものとしてもよい。この場合、端子ＭＰとＭＮを区別する必要はない。
【００３８】
また、図７に示す如く、ゲート１０Ａから端子ＳｏｕｔＤに至る電力線の途中にバッファ７０を設けてもよい。本図の構成は、出力端子ＭＧから端子ＳｏｕｔＤに流れる電流が比較的大きい場合に適用されると好適である。バッファ７０は、トランジスタ７２と、抵抗Ｒｅｂと、を備える。トランジスタ７２は、トランジスタ３０と同様、ＩＧＢＴ１０のコレクタ−エミッタ間に流れる主電流が変化する際にゲートに流れ込むと見込まれる電流によりゲート１０Ａのゲート電位がスレショルド電圧を超えることがないように、十分小さい抵抗を用いている。トランジスタ７２は、エミッタ−ベース間に一定以上の電位差が発生するとオン状態となるように動作する。抵抗Ｒｅｂは、トランジスタ３０がオフ状態となったときにトランジスタ７２のベース−エミッタ間の電位差を０［Ｖ］にするために設けられている。係る構成によれば、出力端子ＭＧから端子ＳｏｕｔＤに流れる電流が比較的大きい場合にも対応することができる。
【産業上の利用可能性】
【００３９】
本発明は、自動車製造業や自動車部品製造業等に利用可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施例に係るスイッチング回路１の全体構成の一例を示す図である。
【図２】従来の半導体装置の構成を簡略化して示す図である。
【図３】主トランジスタのゲート電位がスレショルド電位以上となるまでの時間が、副トランジスタの容量に依存して、副トランジスタを備えない場合に比して長くなってしまう様子を示す図である。
【図４】本実施例の構成により実現される、ＩＧＢＴ１０のゲート電位、及びトランジスタ３０のドレイン電位の特性を示す図である。
【図５】スイッチング回路１が好適に適用されるインバータ５０の構成例である。
【図６】抵抗ＲｇｐとＲｇｎを区別せず、ゲート１０Ａのオン制御時の電力径路とオフ制御時の電力径路を共用する場合の構成例である。
【図７】ゲート１０Ａから端子ＳｏｕｔＤに至る電力線の途中にバッファ７０を設けた場合の構成例である。
【符号の説明】
【００４１】
１ スイッチング回路
１０ ＩＧＢＴ
１０Ａ ゲート
３０、７２ トランジスタ
５０ インバータ
５１、５２、５３ アーム
６０ モータ
７０ バッファ
Ｄｓ、Ｄｂ ダイオード
Ｑｐ、Ｑｎ スイッチング素子
Ｒｇ、Ｒｇｐ、Ｒｇｎ、Ｒｂ、Ｒｊ、Ｒｅｂ 抵抗
ＭＰ、ＭＮ、ＳｏｕｔＤ 端子
ＭＧ 出力端子
【特許請求の範囲】
【請求項１】
電圧制御される主トランジスタと、
グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、
前記第２の抵抗の抵抗値は、前記主トランジスタの容量と前記第１の抵抗の抵抗値の積を前記副トランジスタの容量で除した値よりも小さい値である、
スイッチング回路。
【請求項２】
電圧制御される主トランジスタと、
グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、
前記第２の抵抗の抵抗値は、前記第１の抵抗の抵抗値よりも小さい値である、
スイッチング回路。
【請求項３】
前記第３の電力ラインは、前記端子から前記副トランジスタへ流れる電流を選択的に許容する、
請求項１又は２に記載のスイッチング回路。
【請求項４】
主トランジスタを電圧制御するためのトランジスタの駆動回路であって、
グランド端子に接続された副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、
を有するトランジスタの駆動回路。
【請求項１】
電圧制御される主トランジスタと、
グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、
前記第２の抵抗の抵抗値は、前記主トランジスタの容量と前記第１の抵抗の抵抗値の積を前記副トランジスタの容量で除した値よりも小さい値である、
スイッチング回路。
【請求項２】
電圧制御される主トランジスタと、
グランド端子に接続され、前記主トランジスタのゲートスレショルド電圧よりもオン時ドレインーソース間電圧が低い副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、を有し、
前記第２の抵抗の抵抗値は、前記第１の抵抗の抵抗値よりも小さい値である、
スイッチング回路。
【請求項３】
前記第３の電力ラインは、前記端子から前記副トランジスタへ流れる電流を選択的に許容する、
請求項１又は２に記載のスイッチング回路。
【請求項４】
主トランジスタを電圧制御するためのトランジスタの駆動回路であって、
グランド端子に接続された副トランジスタと、
第１の抵抗が設けられ、電源装置に接続される端子と前記主トランジスタのゲートとを接続する第１の電力ラインと、
前記主トランジスタのゲートから前記副トランジスタへ流れる電流を選択的に許容する第２の電力ラインと、
第２の抵抗が設けられ、前記端子と前記副トランジスタとを接続する第３の電力ラインと、
を有するトランジスタの駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−２９０２８７（Ｐ２００９−２９０２８７Ａ）
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願番号】特願２００８−１３７９９９（Ｐ２００８−１３７９９９）
【出願日】平成２０年５月２７日（２００８．５．２７）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願日】平成２０年５月２７日（２００８．５．２７）
【出願人】（０００００３２０７）トヨタ自動車株式会社 (59,920)
【Ｆターム（参考）】
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