スイッチング回路及びＤＣ−ＤＣコンバータ
【課題】スイッチングノイズの低減と動作効率の向上を図り、併せてスイッチ素子の破壊を防止したスイッチング回路及びＤＣ−ＤＣコンバータを提供する。
【解決手段】実施形態によれば、ハイサイドスイッチと、ローサイドスイッチと、駆動回路と、を備えたスイッチング回路が提供される。前記ハイサイドスイッチは、電源端子と出力端子との間に接続されている。前記ローサイドスイッチは、前記出力端子と接地端子との間に接続されている。前記駆動回路は、制御信号に応じて、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれか一方のスイッチをオフし、第１の期間の間第１の電圧を他方のスイッチの制御端子に供給して前記他方のスイッチをオンさせ、前記第１の期間経過後において前記他方のスイッチの制御端子に前記第１の電圧よりも高い第２の電圧を供給することを特徴とする。
【解決手段】実施形態によれば、ハイサイドスイッチと、ローサイドスイッチと、駆動回路と、を備えたスイッチング回路が提供される。前記ハイサイドスイッチは、電源端子と出力端子との間に接続されている。前記ローサイドスイッチは、前記出力端子と接地端子との間に接続されている。前記駆動回路は、制御信号に応じて、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれか一方のスイッチをオフし、第１の期間の間第１の電圧を他方のスイッチの制御端子に供給して前記他方のスイッチをオンさせ、前記第１の期間経過後において前記他方のスイッチの制御端子に前記第１の電圧よりも高い第２の電圧を供給することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スイッチング回路及びＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
スイッチング回路は、誘導性負荷の駆動する出力回路として広く用いられている。例えば、降圧型ＤＣ−ＤＣコンバータにおいては、ハイサイドスイッチとローサイドスイッチとで構成されたスイッチング回路を用いて、インダクタを駆動する。
ハイサイドスイッチがオフのときは、ローサイドスイッチに電流が流れる。そして、ローサイドスイッチがオフし、ハイサイドスイッチがオンに変化したとき、ローサイドスイッチの寄生ダイオードの回復電流がハイサイドスイッチに流れる。そのため、スイッチングの高速化や低オン抵抗な素子を使用して効率を向上させようとすると、回復電流も大きくなり、スイッチングノイズの発生や動作効率の低下要因となる。また、低オン抵抗な素子は、出力端子の短絡時に破壊の恐れもある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４８０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、スイッチングノイズの低減と動作効率の向上を図り、併せてスイッチ素子の破壊を防止したスイッチング回路及びＤＣ−ＤＣコンバータを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、ハイサイドスイッチと、ローサイドスイッチと、駆動回路と、を備えたスイッチング回路が提供される。前記ハイサイドスイッチは、電源端子と出力端子との間に接続されている。前記ローサイドスイッチは、前記出力端子と接地端子との間に接続されている。前記駆動回路は、制御信号に応じて、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれか一方のスイッチをオフし、第１の期間の間第１の電圧を他方のスイッチの制御端子に供給して前記他方のスイッチをオンさせ、前記第１の期間経過後において前記他方のスイッチの前記制御端子に前記第１の電圧よりも高い第２の電圧を供給することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るスイッチング回路の構成を例示する回路図。
【図２】図１に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）はハイサイド電流ＩＨを表す。
【図３】ゲート・ソース間電圧Ｖｇｓとオン抵抗Ｒｏｎとの関係を表す特性図。
【図４】ハイサイドスイッチの状態を表す特性図であり、（ａ）はオン抵抗Ｒｏｎ、（ｂ）はハイサイド電流ＩＨを表す。
【図５】第２の実施形態に係るスイッチング回路の構成を例示する回路図。
【図６】図５に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）は短絡検出信号ＶＳ、（ｈ）はハイサイド電流ＩＨを表す。
【図７】第２の実施形態に係るスイッチング回路の他の構成を例示する回路図。
【図８】図７に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）は短絡検出信号ＶＳを表す。
【図９】第３の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図。
【図１０】図９に表したＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）はゲート電圧ＶＧ、（ｄ）はスイッチング回路の出力電圧ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【図１１】図９に表したＤＣ−ＤＣコンバータの主要な信号の他のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）はゲート電圧ＶＧ、（ｄ）はスイッチング回路の出力電圧ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係るスイッチング回路の構成を例示する回路図である。
スイッチング回路１においては、電源端子２と出力端子との間にハイサイドスイッチ３が接続されている。出力端子５と接地端子ＧＮＤとの間にローサイドスイッチ４が接続されている。ハイサイドスイッチ３とローサイドスイッチ４とは、直列に接続されている。出力端子５には、誘導性負荷６が接続されている。
【０００９】
ハイサイドスイッチ３とローサイドスイッチ４とを制御する信号は、駆動回路７で生成される。駆動回路７は、外部から入力されたハイサイド制御信号ＶＨ及びローサイド制御信号ＶＬに応じて、ハイサイドスイッチ３及びローサイドスイッチ４をそれぞれオンまたはオフする。
【００１０】
ハイサイドスイッチ３がオンでローサイドスイッチがオフのとき、出力端子５は、電源端子２と電気的に接続される。このとき、出力端子５の電圧、すなわち出力電圧ＶＬＸは、電源端子２に供給される電源電圧ＶＩＮになる。そして、誘導性負荷６に電流が流れ、電源端子２を介して電源からエネルギーが供給される。
【００１１】
ハイサイドスイッチ３がオフでローサイドスイッチがオンのとき、出力端子５は、接地端子ＧＮＤと電気的に接続される。このとき、出力電圧ＶＬＸは、０Ｖになる。誘導性負荷６には、回生電流が流れ、エネルギーが減少していく。
【００１２】
スイッチング回路１は、ハイサイド制御信号ＶＨ、ローサイド制御信号ＶＬに応じて、誘導性負荷６を駆動する。なお、図１においては、誘導性負荷６として、インダクタを例示しているが、例えば、ＤＣ−ＤＣコンバータのインダクタや、モータなどのアクチュエータでもよい。
【００１３】
次に各部について説明する。
ハイサイドスイッチ３は、ＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳ）であり、ソースは、電源端子２に接続され、ドレインは、出力端子５に接続されている。また、ハイサイドスイッチ３のゲート（制御端子）１８は、駆動回路７に接続される。ハイサイドスイッチ３には、図示しない寄生ダイオードが含まれる。
【００１４】
ローサイドスイッチ４は、ＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳ）であり、ソースは、接地端子ＧＮＤに接続され、ドレインは、出力端子５に接続されている。また、ローサイドスイッチ４のゲートは、駆動回路７に接続される。ローサイドスイッチ４には、寄生ダイオードＤＬが含まれる。
【００１５】
駆動回路７においては、ハイサイド制御信号ＶＨは、否定回路（ＩＮＶ）８、９、１０を介して、第１のトランジスタ１１、第２のトランジスタ１２に入力される。第１及び第２のトランジスタ１１、１２は、ＰＭＯＳで構成され、電源端子２と内部電源線１３との間に直列に接続されている。
【００１６】
第１のトランジスタ１１のソースは、電源端子２に接続され、ドレインは、制御端子１８に接続されている。第１のトランジスタ１１のゲートは、ＩＮＶ９の出力に接続されている。第２のトランジスタ１２のソースは、制御端子１８に接続され、ドレインは、内部電源線１３に接続されている。第２のトランジスタ１２のゲートは、ＩＮＶ１０の出力に接続されている。
【００１７】
また、第３のトランジスタ１４は、第２のトランジスタ１２と並列に接続されている。第３のトランジスタ１４は、ＮＭＯＳで構成され、ドレインは、制御端子１８に接続され、ソースは内部電源線１３に接続されている。第３のトランジスタ１４のゲートは、論理和の否定回路（ＮＯＲ）１５の出力に接続されている。
【００１８】
ＮＯＲ１５は、ＩＮＶ８の出力と、ＩＮＶ８の出力を遅延回路１６で遅延させた信号ＶＲと、の論理和（信号ＶＤ）を生成する。なお、遅延回路１６は、抵抗とコンデンサとで構成されている。信号ＶＤは、ＩＮＶ８の出力の立ち上がりはそのままで、立ち下がりだけを遅延させ、さらに反転させた信号である。なお、遅延時間は、図２及び図４において説明するように、ローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復時間Ｔｒｒとほぼ等しい第１の期間Ｔ１に設定される。
【００１９】
内部電源線１３には、電源端子２に対して、−ＶＩ２の電圧が供給されている。ＩＮＶ８、９、１０などの駆動回路７の内部の各論理回路には、内部電源電圧としてＶＩ２が供給されている。駆動回路７の内部の各論理回路は、内部電源線１３の電位を基準として動作する。
【００２０】
上記のとおり、第１のトランジスタ１１、第２のトランジスタ１２及び第３のトランジスタ１４は、制御端子１８に接続されている。図２において説明するように、駆動回路７は、ハイサイド制御信号ＶＨ、出力電圧ＶＬＸに応じて、ハイサイドスイッチ３のゲート電圧（制御端子の電圧）ＶＧを制御する。また、駆動回路７は、ローサイド制御信号ＶＬをそのままの論理でローサイドスイッチ４のゲートに出力する。
【００２１】
次にスイッチング回路１の動作について説明する。
図２は、図１に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）はハイサイド電流ＩＨを表す。
【００２２】
なお、図２（ｂ）においては、ローサイドスイッチ４がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図２（ｅ）においては、ハイサイドスイッチ３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。
【００２３】
図２においては、ハイサイド制御信号ＶＨとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している（図２（ａ））。また、ローサイド制御信号ＶＬは、ハイサイド制御信号ＶＨを反転した信号である（図２（ｂ））。なお、ハイサイドスイッチ３とローサイドスイッチ４とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。
【００２４】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき（図２（ａ）、（ｂ））、ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンである。このとき、出力電圧ＶＬＸはローレベルである（図２（ｆ））。また、信号ＶＤは、ローレベルである（図２（ｄ））。また、ローサイドスイッチ４には、誘導性負荷６の回生電流が流れている。
【００２５】
ハイサイド制御信号ＶＨがローレベルからハイレベルに変化すると（図２（ａ））、ローサイド制御信号ＶＬはハイレベルからローレベルに変化する（図２（ｂ））。ローサイドスイッチ４はオフになり、ローサイドスイッチ４を流れていた回生電流は、寄生ダイオードＤＬを流れる。
信号ＶＤは、ハイサイド制御信号ＶＨに対して第１の期間Ｔ１だけ遅延しているため、ローレベルである（図２（ｄ））。
【００２６】
第１のトランジスタ１１はオフ、第２のトランジスタ１２はオン、第３のトランジスタ１４はオフになる。第２のトランジスタ１２はソースフォロワ出力のため、ハイサイドスイッチ３のゲート電圧ＶＧは、内部電源線１３の電位よりも第２のトランジスタ１２のしきい値電圧Ｖｔｈだけ高い第１の電圧Ｖ１になる（図２（ｅ））。なお、図２（ｅ）においては、電源端子２の電位ＶＩＮを基準にして、ゲート電圧ＶＧを表している。
【００２７】
ここで、第１の電圧Ｖ１は、内部電源電圧ＶＩ２よりも低く設定されている。ハイサイドスイッチ３のオン抵抗Ｒｏｎは、内部電源電圧ＶＩ２を供給した場合よりも大きい値になっている。そのため、寄生ダイオードＤＬの逆方向電流はオン抵抗Ｒｏｎに制限され、ハイサイドスイッチ３の電流ＩＨとして流れる（図２（ｇ）の一点鎖線Ｒで囲んだ部分）。
【００２８】
遅延回路１６の出力の信号ＶＲは、時定数に従って低下する（図２（ｃ））。第１の期間Ｔ１において、信号ＶＲは、ＮＯＲ１５の論理しきい電圧よりも低下する。信号ＶＤは、ハイレベルに変化する（図２（ｄ））。信号ＶＤは、ハイサイド制御信号ＶＨの立上がりを第１の期間Ｔ１だけ遅延させた信号になる。
【００２９】
ハイサイド制御信号ＶＨがハイレベルに変化してから第１の期間Ｔ１経過後、信号ＶＤは、ハイレベルになる。このとき、出力電圧ＶＬＸは、ハイレベルである（図２（ｆ）の一点鎖線Ｐで囲んだ部分）。
【００３０】
第３のトランジスタ１４は、オンになり、ゲート電圧ＶＧは、第２の電圧Ｖ２＝−ＶＩ２になる。出力電圧ＶＬＸは、電源電圧ＶＩＮまで上昇する（図２（ｆ））。このとき、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒとほぼ等しい第１の期間Ｔ１を経過しているため、寄生ダイオードＤＬの逆方向回復電流はすでに減少している。ハイサイドスイッチ３の電流ＩＨは、ほぼ直線的に上昇していく（図２（ｇ））。
【００３１】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルに変化すると、ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンに切り替えられる。次サイクル以降、同様の動作が繰り返される。
【００３２】
このように、駆動回路７は、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき、ハイサイドスイッチ３をオフ、ローサイドスイッチ４をオンに切り替える。このとき、ローサイドスイッチ４に誘導性負荷６の回生電流が流れる。
【００３３】
また、ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルに変化したとき、ローサイドスイッチ４をオフに切り替える。同時に、ハイサイドスイッチ３の制御端子に第１の期間Ｔ１の間は、第１の電圧Ｖ１を供給する。このとき、ハイサイドスイッチ３の電流ＩＨは、オン抵抗Ｒｏｎに制限されたローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復電流が流れることになる。
【００３４】
そして、第１の期間経過後は、第１の電圧Ｖ１よりも高い第２の電圧Ｖ２として電源電圧ＶＩＮを供給してハイサイドスイッチ３をオンに切り替える。このときのハイサイドスイッチ３のオン抵抗は、第１の期間Ｔ１における値よりも小さくなっている。
【００３５】
スイッチング回路１においては、ハイサイドスイッチ３がオフからオンに変化するときの第１の期間Ｔ１の間ゲート駆動電圧を低くすることにより、寄生ダイオードＤＬの逆方向回復電流が抑制される。そして第１の期間Ｔ１の経過後、寄生ダイオードＤＬに流れる電流がなくなるころに、ハイサイドスイッチ３のゲート駆動電圧が高くなり、オン抵抗をより小さくする。
【００３６】
なお、第１の期間Ｔ１の間に、出力端子５と接地端子ＧＮＤとが短絡した場合でも、ハイサイドスイッチ３を流れる電流ＩＨは、比較的高いオン抵抗により制限された値になる。
【００３７】
図３は、ゲート・ソース間電圧Ｖｇｓとオン抵抗Ｒｏｎとの関係を表す特性図である。
図３においては、ハイサイドスイッチ３のゲート・ソース間電圧Ｖｇｓを横軸、オン抵抗Ｒｏｎを縦軸にとり、オン抵抗Ｒｏｎのゲート・ソース間電圧Ｖｇｓ依存性を表している。なお、各電圧は絶対値を表している。
【００３８】
しきい値電圧Ｖｔｈ以上のゲート・ソース間電圧Ｖｇｓに対して、オン抵抗Ｒｏｎは単調に低下する。ゲート電圧ＶＧは、電源端子２の電位ＶＩＮを基準にしているため、ゲート電圧ＶＧは、ハイサイドスイッチ３のゲート・ソース間電圧Ｖｇｓと等しい。ゲート電圧ＶＧが第１の電圧Ｖ１のとき、オン抵抗はＲｏｎ１である。ゲート電圧が第２の電圧Ｖ２（＝ＶＩ２）のとき、オン抵抗はＲｏｎ２である。ここで、｜Ｖｇｓ１｜＜｜Ｖｇｓ２｜、Ｒｏｎ１＞Ｒｏｎ２になっている。
【００３９】
図４は、ハイサイドスイッチの状態を表す特性図であり、（ａ）はオン抵抗Ｒｏｎ、（ｂ）はハイサイド電流ＩＨを表す。
図４（ａ）においては、横軸に時間ｔ、縦軸にオン抵抗Ｒｏｎをとり、ハイサイドスイッチ３のオン抵抗Ｒｏｎの時間変化を表している。図４（ｂ）においては、横軸に時間ｔ、縦軸にハイサイドスイッチ３の電流ＩＨをとり、電流ＩＨの時間変化を表している。
【００４０】
時間ｔ＝０でハイサイド制御信号ＶＨがローレベルからハイレベルに変化した場合において、第１の期間Ｔ１の間、オン抵抗Ｒｏｎは、Ｒｏｎ１になる。第１の期間Ｔ１経過後、オン抵抗Ｒｏｎは、Ｒｏｎ１よりも小さいＲｏｎ２になる。
【００４１】
ハイサイドスイッチ３の電流ＩＨは、第１の期間Ｔ１の間、比較的大きいオン抵抗Ｒｏｎ１のために、オン抵抗Ｒｏｎ２の場合に流れる寄生ダイオードＤＬの逆方向回復電流Ｉｒｒよりも小さい値に制限されている。
したがって、スイッチングノイズが低減され、動作効率が向上する。
【００４２】
なお、図４（ｂ）においては、第１の期間Ｔ１が寄生ダイオードＤＬの逆方向回復時間Ｔｒｒと等しい場合の電流ＩＨを例示している。しかし、第１の期間Ｔ１は、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒと等しくなくてもよい。
【００４３】
例えば、第１の期間Ｔ１は、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒ以下に設定してもよい。この場合、第１の期間Ｔ１の間は、比較的大きいオン抵抗Ｒｏｎ１により電流ＩＨは制限され、第１の期間Ｔ１経過後も逆方向回復時間Ｔｒｒまでは、寄生ダイオードＤＬの逆方向回復電流Ｉｒｒが流れることになる。
【００４４】
しかし、第１の期間Ｔ１を設定せず、時間ｔ＝０でオン抵抗をＲｏｎ２の小さい値に設定した場合と比較すると、流れる逆方向回復電流Ｉｒｒは小さくなる。そのため、第１の期間Ｔ１を設定しない場合と比較して、スイッチングノイズが低減され、動作効率が向上する。また、第１の期間Ｔ１を逆方向回復時間Ｔｒｒと等しく設定した場合と比較して、オン抵抗の小さい期間が長くなるため、動作効率が向上する。
【００４５】
また、第１の期間Ｔ１は、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒよりも大きく設定してもよい。この場合、逆方向回復時間Ｔｒｒ経過後も第１の期間Ｔ１が経過するまでの間は、比較的大きいオン抵抗Ｒｏｎ１に保たれることになる。しかし、第１の期間Ｔ１が、ハイサイド制御信号ＶＨがハイレベルである期間、すなわちハイサイドスイッチ３がオンしている期間と比較して十分短ければ、動作効率の低下はわずかである。
【００４６】
なお、図１に表したスイッチング回路１においては、第１のトランジスタ１１及び第２のトランジスタ１２は、ＰＭＯＳ、第３のトランジスタ１４は、ＮＭＯＳでそれぞれ構成されている。しかし、第１のトランジスタ１１及び第２のトランジスタ１２は、ＮＭＯＳ、第３のトランジスタ１４は、ＰＭＯＳでそれぞれ構成されてもよい。
【００４７】
（第２の実施形態）
図５は、第２の実施形態に係るスイッチング回路の構成を例示する回路図である。
スイッチング回路１ａにおいては、ハイサイドスイッチ３、ローサイドスイッチ４、駆動回路７ａを備える。スイッチング回路１ａは、図１に表したスイッチング回路１の駆動回路７を駆動回路７ａに置き換えた構成である。また、駆動回路７ａは、図１に表した駆動回路７のＩＮＶ８を論理積の否定回路（ＮＡＮＤ）２２に置き換え、さらに短絡検出回路１７を追加した構成である。これ以外については、図１に表したスイッチング回路１と同様である。
【００４８】
駆動回路７ａにおいては、ハイサイド制御信号ＶＨは、ＮＡＮＤ２２、ＩＮＶ９、１０を介して、第１のトランジスタ１１、第２のトランジスタ１２に入力される。第１及び第２のトランジスタ１１、１２は、ＰＭＯＳで構成され、電源端子２と内部電源線１３との間に直列に接続されている。
【００４９】
第１のトランジスタ１１のソースは、電源端子２に接続され、ドレインは、制御端子１８に接続されている。第１のトランジスタ１１のゲートは、ＩＮＶ９の出力に接続されている。第２のトランジスタ１２のソースは、制御端子１８に接続され、ドレインは、内部電源線１３に接続されている。第２のトランジスタ１２のゲートは、ＩＮＶ１０の出力に接続されている。
【００５０】
また、第３のトランジスタ１４は、第２のトランジスタ１２と並列に接続されている。第３のトランジスタ１４は、ＮＭＯＳで構成され、ドレインは、制御端子１８に接続され、ソースは内部電源線１３に接続されている。第３のトランジスタ１４のゲートは、ＮＯＲ１５の出力に接続されている。
【００５１】
ＮＯＲ１５は、ＮＡＮＤ２２の出力と、ＮＡＮＤ２２の出力を遅延回路１６で遅延させた信号ＶＲと、の論理和（信号ＶＤ）を生成する。なお、遅延回路１６は、抵抗とコンデンサとで構成されている。信号ＶＤは、ＮＡＮＤ８の出力の立ち上がりはそのままで、立ち下がりだけを遅延させ、さらに反転させた信号である。なお、遅延時間は、ローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復時間Ｔｒｒとほぼ等しい第１の期間Ｔ１に設定される。
【００５２】
また、短絡検出回路１７は、出力端子５と接地端子ＧＮＤとの短絡を検出する。図５においては、短絡検出回路１７は、Ｄ型フリップフロップ（ＤＦＦ）で構成されている。ＤＦＦのクロック端子ＣＫには、信号ＶＤが入力され、ＤＦＦの入力端子Ｄには出力電圧ＶＬＸが入力される。ＤＦＦの出力端子Ｑに短絡検出信号ＶＳが出力される。なお、短絡検出回路１７のＤＦＦは、信号ＶＤの立ち上がりエッジでクロックされる。
【００５３】
ＮＡＮＤ２２は、ハイサイド制御信号ＶＨと短絡検出信号ＶＳとの論理積の否定を生成する。なお、図６において説明するように、ＮＡＮＤ２２は、短絡検出信号ＶＳで、ハイサイド制御信号ＶＨをマスクしている。また、短絡検出回路１７を構成するＤＦＦは、初期状態として、短絡を検出しない状態、すなわちハイレベルを出力する状態にセットされる。なお、ＤＦＦを外部からセットして初期状態に戻せるように、スイッチング回路１ａにセット端子を設けてもよい。
【００５４】
内部電源線１３には、電源端子２に対して、−ＶＩ２の電圧が供給されている。ＮＡＮＤ２２、ＩＮＶ９、１０などの駆動回路７の内部の各論理回路には、内部電源電圧としてＶＩ２が供給されている。駆動回路７ａの内部の各論理回路は、内部電源線１３の電位を基準として動作する。
【００５５】
上記のとおり、第１のトランジスタ１１、第２のトランジスタ１２及び第３のトランジスタ１４は、制御端子１８に接続されている。駆動回路７ａは、ハイサイド制御信号ＶＨ、出力電圧ＶＬＸに応じて、ハイサイドスイッチ３のゲート電圧（制御端子の電圧）ＶＧを制御する。また、駆動回路７ａは、ローサイド制御信号ＶＬをそのままの論理でローサイドスイッチ４のゲートに出力する。
【００５６】
次にスイッチング回路１の動作について説明する。
図６は、図５に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）は短絡検出信号ＶＳ、（ｈ）はハイサイド電流ＩＨを表す。
【００５７】
なお、図６（ｂ）においては、ローサイドスイッチ４がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図６（ｅ）においては、ハイサイドスイッチ３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。
【００５８】
図６においては、ハイサイド制御信号ＶＨとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している（図６（ａ））。また、ローサイド制御信号ＶＬは、ハイサイド制御信号ＶＨを反転した信号である（図６（ｂ））。なお、ハイサイドスイッチ３とローサイドスイッチ４とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。
【００５９】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき（図６（ａ）、（ｂ））、ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンである。このとき、出力電圧ＶＬＸはローレベルである（図６（ｆ））。また、信号ＶＤは、ローレベルである（図６（ｄ））。また、ローサイドスイッチ４には、誘導性負荷６の回生電流が流れている。
【００６０】
ローサイド制御信号ＶＬがハイレベルからローレベルに変化すると（図６（ｂ））、ハイサイド制御信号ＶＨはローレベルからハイレベルに変化する（図６（ａ））。ローサイドスイッチ４はオフになり、ローサイドスイッチ４を流れていた回生電流は、寄生ダイオードＤＬを流れる。
【００６１】
信号ＶＤは、ハイサイド制御信号ＶＨに対して第１の期間Ｔ１だけ遅延しているため、ローレベルである（図６（ｄ））。従って、短絡検出信号ＶＳは、出力電圧ＶＬＸによらずハイレベルになる（図６（ｇ））。
【００６２】
第１のトランジスタ１１はオフ、第２のトランジスタ１２はオン、第３のトランジスタ１４はオフになる。第２のトランジスタ１２はソースフォロワ出力のため、ハイサイドスイッチ３のゲート電圧ＶＧは、内部電源線１３の電位よりも第２のトランジスタ１２のしきい値電圧Ｖｔｈだけ高い第１の電圧Ｖ１になる（図６（ｅ））。なお、図６（ｅ）においては、電源端子２の電位ＶＩＮを基準にして、ゲート電圧ＶＧを表している。
【００６３】
ここで、第１の電圧Ｖ１は、内部電源電圧ＶＩ２よりも低く設定されている。ハイサイドスイッチ３のオン抵抗Ｒｏｎは、内部電源電圧ＶＩ２を供給した場合よりも大きい値になっている。そのため、寄生ダイオードＤＬの逆方向電流はオン抵抗Ｒｏｎに制限され、ハイサイドスイッチ３の電流ＩＨとして流れる（図６（ｈ）の一点鎖線Ｒで囲んだ部分）。
【００６４】
遅延回路１６の出力の信号ＶＲは、時定数に従って低下する（図６（ｃ））。第１の期間Ｔ１において、信号ＶＲは、ＮＯＲ１５の論理しきい電圧よりも低下する。信号ＶＤは、ハイレベルに変化する（図６（ｄ））。信号ＶＤは、ハイサイド制御信号ＶＨの立上がりを第１の期間Ｔ１だけ遅延させた信号になる。
【００６５】
ハイサイド制御信号ＶＨがローレベルに変化してから第１の期間Ｔ１経過後、信号ＶＤは、ハイレベルになり（図６（ｄ））、短絡検出回路１７のＤＦＦがクロックされる。このとき、出力電圧ＶＬＸは、ハイレベルである（図６（ｆ）の一点鎖線Ｐで囲んだ部分）。そのため、短絡検出回路１７は、短絡を検出せず、短絡検出信号ＶＳはハイレベルのままである（図６（ｇ））。
【００６６】
第３のトランジスタ１４は、オンになり、ゲート電圧ＶＧは、第２の電圧Ｖ２＝−ＶＩ２になる。出力電圧ＶＬＸは、電源電圧ＶＩＮまで上昇する（図６（ｆ））。このとき、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒとほぼ等しい第１の期間Ｔ１を経過しているため、寄生ダイオードＤＬの逆方向回復電流はすでに減少している。ハイサイドスイッチ３の電流ＩＨは、ほぼ直線的に上昇していく（図６（ｈ））。
【００６７】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルに変化すると、ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンに切り替えられる。次サイクル以降、同様の動作が繰り返される。
【００６８】
また、第１の期間Ｔ１の経過時に、出力電圧ＶＬＸがローレベルの場合（図６（ｆ）の一点破線Ｑで囲んだ部分）、短絡検出回路１７は、短絡を検出し短絡検出信号ＶＳとしてローレベルを出力する（図６（ｇ））。
【００６９】
ＮＡＮＤ２２にローレベルの短絡検出信号ＶＳが入力され、ＮＡＮＤ２２は、ハイレベルを出力する。信号ＶＤは、ローレベルになる。第１のトランジスタ１１はオン、第２のトランジスタ１２はオフ、第３のトランジスタ１４はオフになる。
したがって、ハイサイドスイッチ３は、オフに切り替えられ、ハイサイドスイッチ３の電流ＩＨは０になる（図６（ｈ））。
【００７０】
このように、駆動回路７ａは、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき、ハイサイドスイッチ３をオフ、ローサイドスイッチ４をオンに切り替える。このとき、ローサイドスイッチ４に誘導性負荷６の回生電流が流れる。
【００７１】
また、ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルに変化したとき、ローサイドスイッチ４をオフに切り替える。同時に、ハイサイドスイッチ３に第１の期間Ｔ１の間は、第１の電圧Ｖ１を供給する。このとき、ハイサイドスイッチ３の電流ＩＨは、オン抵抗Ｒｏｎ＝Ｒｏｎ１に制限されたローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復電流が流れることになる。
【００７２】
そして、第１の期間経過後は、第１の電圧Ｖ１よりも高い第２の電圧Ｖ２として電源電圧ＶＩＮを供給してハイサイドスイッチ３をオンに切り替える。このときのハイサイドスイッチ３のオン抵抗Ｒｏｎ＝Ｒｏｎ２は、第１の期間Ｔ１における値よりも小さくなっている。
【００７３】
スイッチング回路１ａにおいては、ハイサイドスイッチ３がオフからオンに変化するときの第１の期間Ｔ１の間ゲート駆動電圧を低くすることにより、寄生ダイオードＤＬの逆方向回復電流が抑制される。そして第１の期間Ｔ１の経過後、寄生ダイオードＤＬに流れる電流がなくなるころに、ハイサイドスイッチ３のゲート駆動電圧が高くなり、オン抵抗をより小さくする。
【００７４】
また、ハイサイド制御信号ＶＨがローレベルからハイレベルに変化してから第１の期間Ｔ１の経過後に、出力端子５の出力電圧ＶＬＸがローレベルのままの場合、短絡検出信号ＶＳがローレベルになる。ＮＡＮＤ２２は、ハイレベルを出力して、ハイサイドスイッチ３をオフさせる。ハイサイドスイッチ３に過電流が連続的に流れるのを防ぎ、破壊を防止する。
なお、第１の期間Ｔ１の間に、出力端子５と接地端子ＧＮＤとが短絡した場合でも、ハイサイドスイッチ３を流れる電流ＩＨは、比較的高いオン抵抗Ｒｏｎ＝Ｒｏｎ１により制限された値になる。
【００７５】
図７は、第２の実施形態に係るスイッチング回路の他の構成を例示する回路図である。
図７に表したように、スイッチング回路１ｂは、ハイサイドスイッチ３、ローサイドスイッチ４、駆動回路７ｂを備える。スイッチング回路１ｂは、図５に表したスイッチング回路１ａの駆動回路７ａを駆動回路７ｂに置き換えた構成である。ローサイドスイッチ４のゲート（制御端子）１８に第１の電圧Ｖ１及び第２の電圧Ｖ２が供給される点以外、ハイサイドスイッチ３、ローサイドスイッチ４については、スイッチング回路１ａと同様である。
【００７６】
駆動回路７ｂにおいては、ローサイド制御信号ＶＬは、論理積回路（ＡＮＤ）１９、ＩＮＶ９、１０を介して、第１のトランジスタ１１、第２のトランジスタ１２に入力される。第１及び第２のトランジスタ１１、１２は、ＮＭＯＳで構成され、内部電源線１３と接地端子ＧＮＤとの間に直列に接続されている。
【００７７】
第１のトランジスタ１１のソースは、接地端子ＧＮＤに接続され、ドレインは、ローサイドスイッチ４のゲート（制御端子）１８に接続されている。第１のトランジスタ１１のゲートは、ＩＮＶ９の出力に接続されている。第２のトランジスタ１２のソースは、制御端子１８に接続され、ドレインは、内部電源線１３に接続されている。第２のトランジスタ１２のゲートは、ＩＮＶ１０の出力に接続されている。
【００７８】
また、第３のトランジスタ１４は、第２のトランジスタ１２と並列に接続されている。第３のトランジスタ１４は、ＰＭＯＳで構成され、ドレインは、制御端子１８に接続され、ソースは内部電源線１３に接続されている。第３のトランジスタ１４のゲートは、ＮＡＮＤ２０の出力に接続されている。
【００７９】
ＮＡＮＤ２０は、ＡＮＤ１９の出力と、ＡＮＤ１９の出力を遅延回路１６で遅延させた信号ＶＲと、の論理積の否定（信号ＶＤ）を生成する。なお、遅延回路１６は、抵抗とコンデンサとで構成されている。信号ＶＤは、ＡＮＤ１９の出力の立ち下がりはそのままで、立ち上がりだけを遅延させ、さらに反転させた信号である。なお、遅延時間は、図２及び図４において説明したように、例えば、第１の期間Ｔ１に設定することができる。
【００８０】
また、短絡検出回路１７ａは、出力端子５と電源端子２との短絡を検出する。図７においては、短絡検出回路１７ａは、Ｄ型フリップフロップ（ＤＦＦ）で構成されている。ＤＦＦのクロック端子ＣＫには、信号ＶＤが入力され、ＤＦＦの入力端子Ｄには出力電圧ＶＬＸが入力される。ＤＦＦの出力端子Ｑに短絡検出信号ＶＳが出力される。なお、短絡検出回路１７ａのＤＦＦは、信号ＶＤの立ち下がりエッジでクロックされる。
【００８１】
ＡＮＤ１９は、ローサイド制御信号ＶＬと短絡検出信号ＶＳの否定との論理積を生成する。なお、図８において説明するように、ＡＮＤ１９は、短絡検出信号ＶＳの否定で、ローサイド制御信号ＶＬをマスクしている。また、短絡検出回路１７ａを構成するＤＦＦは、初期状態として、短絡を検出しない状態、すなわちローレベルを出力する状態にリセットされる。なお、ＤＦＦを外部からリセットして初期状態に戻せるように、スイッチング回路１ｂにリセット端子を設けてもよい。
【００８２】
内部電源線１３には、接地端子ＧＮＤに対して、ＶＩ１の電圧が供給されている。ＡＮＤ１９、ＩＮＶ９、１０などの駆動回路７ｂの内部の各論理回路には、電源電圧としてＶＩ１が供給されている。駆動回路７ｂの内部の各論理回路は、接地端子ＧＮＤを基準として動作する。
【００８３】
上記のとおり、第１のトランジスタ１１、第２のトランジスタ１２及び第３のトランジスタ１４は、制御端子１８に接続されている。図８において説明するように、駆動回路７ｂは、ローサイド制御信号ＶＬ、出力電圧ＶＬＸに応じてローサイドスイッチ４のゲート電圧ＶＧを制御する。また、駆動回路７ｂは、ハイサイド制御信号ＶＨをＩＮＶ２１で反転してハイサイドスイッチ３のゲートに出力する。
【００８４】
次にスイッチング回路１ａの動作について説明する。
図８は、図７に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）は短絡検出信号ＶＳを表す。
【００８５】
図８においては、ローサイド制御信号ＶＬとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している（図８（ｂ））。また、ハイサイド制御信号ＶＨは、ローサイド制御信号ＶＬを反転した信号である（図８（ａ））。なお、ハイサイドスイッチ３とローサイドスイッチ４とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。
【００８６】
なお、図８（ａ）においては、ハイサイドスイッチ３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図８（ｅ）においては、ローサイドスイッチ４がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。
【００８７】
ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルのとき（図８（ａ）、（ｂ））、ハイサイドスイッチ３はオン、ローサイドスイッチ４はオフである。このとき、出力電圧ＶＬＸはハイレベルである（図８（ｆ））。また、信号ＶＤは、ハイレベルである（図８（ｄ））。
【００８８】
ハイサイド制御信号ＶＨがハイレベルからローレベルに変化すると（図８（ａ））、ローサイド制御信号ＶＬはローレベルからハイレベルに変化する（図８（ｂ））。ハイサイドスイッチ３はオフになる。
【００８９】
信号ＶＤは、ローサイド制御信号ＶＬに対して第１の期間Ｔ１だけ遅延しているため、ハイレベルである（図８（ｄ））。したがって、短絡検出信号ＶＳは、出力電圧ＶＬＸによらずローレベルである（図８（ｇ））。
【００９０】
第１のトランジスタ１１はオフ、第２のトランジスタ１２はオン、第３のトランジスタ１４はオフになる。第２のトランジスタ１２はソースフォロワ出力のため、ローサイドスイッチ４のゲート電圧ＶＧは、第２のトランジスタ１２のしきい値電圧Ｖｔｈだけ内部電源電圧ＶＩ１よりも低い第１の電圧Ｖ１になる（図８（ｅ））。なお、図８（ｅ）においては、接地電位の０Ｖを基準にして、ゲート電圧ＶＧを表している。
【００９１】
ここで、第１の電圧Ｖ１は、内部電源電圧ＶＩ１よりも低く設定されている。ローサイドスイッチ４のオン抵抗Ｒｏｎは、内部電源電圧ＶＩ１を供給した場合よりも大きい値になっている。そのため、ローサイドスイッチ４の電流Ｉｌは、オン抵抗Ｒｏｎに制限される。
【００９２】
遅延回路１６の出力の信号ＶＲは、時定数に従って上昇する（図８（ｃ））。第１の期間Ｔ１において、信号ＶＲは、ＮＯＲ１５の論理しきい電圧よりも高くなる。信号ＶＤは、ローレベルに変化する（図８（ｄ））。信号ＶＤは、ローサイド制御信号ＶＬの立上がりを第１の期間Ｔ１だけ遅延させ、さらに反転させた信号になる。
【００９３】
ローサイド制御信号ＶＬがハイレベルに変化してから第１の期間Ｔ１経過後、信号ＶＤは、ローレベルになり（図８（ｄ））、短絡検出回路１７ａのＤＦＦがクロックされる。このとき、出力電圧ＶＬＸは、ローレベルである（図８（ｆ）の一点鎖線Ｐで囲んだ部分）。そのため、短絡検出回路１７ａは、短絡を検出せず、短絡検出信号ＶＳはローレベルのままである（図８（ｈ））。
【００９４】
第３のトランジスタ１４は、オンになり、出力電圧ＶＬＸは、接地電位０Ｖまで低下する（図８（ｆ））。
ローサイド制御信号ＶＬがローレベル、ハイサイド制御信号ＶＨがハイレベルに変化すると、ローサイドスイッチ４はオフ、ハイサイドスイッチ３はオンに切り替えられる。次サイクル以降、同様の動作が繰り返される。
【００９５】
また、第１の期間Ｔ１の経過時に、出力電圧ＶＬＸがハイレベルの場合（図８（ｆ）の一点破線Ｑで囲んだ部分）、短絡検出回路１７ａは、短絡を検出してハイレベルを出力する（図８（ｈ））。
【００９６】
ＡＮＤ１９にハイレベルの短絡検出信号ＶＳが入力され、ＡＮＤ１９は、ローレベルを出力する。信号ＶＤは、ハイレベルになる。第１のトランジスタ１１はオン、第２のトランジスタ１２はオフ、第３のトランジスタ１４はオフになる。
したがって、ローサイドスイッチ４は、オフに切り替えられる。
【００９７】
このように、駆動回路７ｂは、ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルのとき、ハイサイドスイッチ３をオン、ローサイドスイッチ４をオフに切り替える。
【００９８】
また、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルに変化したとき、ハイサイドスイッチ３をオフに切り替える。同時に、ローサイドスイッチ４に第１の期間Ｔ１の間は、第１の電圧Ｖ１を供給する。このとき、ローサイドスイッチ４の電流ＩＬは、オン抵抗Ｒｏｎ＝Ｒｏｎ１に制限される。
【００９９】
そして、第１の期間経過後は、第１の電圧Ｖ１よりも高い第２の電圧Ｖ２として内部電源電圧ＶＩ１を供給してローサイドスイッチ４をオンに切り替える。このときのローサイドスイッチ４のオン抵抗Ｒｏｎ＝Ｒｏｎ２は、第１の期間Ｔ１における値Ｒｏｎ１よりも小さくなっている。
【０１００】
スイッチング回路１ｂにおいては、ローサイドスイッチ４がオフからオンに変化するときの第１の期間Ｔ１の間、ゲート駆動電圧を低くすることにより、ローサイドスイッチ４の電流を制限している。そのため、出力端子５が電源端子２と短絡した場合でも、ローサイドスイッチ４に過電流が流れるのを防ぎ、破壊を防止すことができる。
【０１０１】
また、ローサイド制御信号ＶＬがローレベルからハイレベルに変化してから第１の期間Ｔ１の経過後に、出力端子５の出力電圧ＶＬＸがハイレベルのままの場合、短絡検出信号ＶＳがハイレベルになる。ＡＮＤ１９は、ローレベルを出力して、ローサイドスイッチ４をオフさせる。そのため、ローサイドスイッチ４に過電流が連続的に流れるのを防ぎ、破壊を防止する。
【０１０２】
なお、図１、図５、図７にそれぞれ表したスイッチング回路１、１ａ、１ｂにおいては、ハイサイドスイッチ３は、ＰＭＯＳ、ローサイドスイッチ４は、ＮＭＯＳでそれぞれ構成されている。しかし、ハイサイドスイッチ３、ローサイドスイッチ４は、ともにＮＭＯＳ、ＰＭＯＳでもよい。
【０１０３】
また、図７に表したスイッチング回路１ｂにおいては、第１のトランジスタ１１及び第２のトランジスタ１２は、ＮＭＯＳ、第３のトランジスタ１４は、ＰＭＯＳでそれぞれ構成されている。しかし、第１のトランジスタ１１及び第２のトランジスタ１２は、ＰＭＯＳ、第３のトランジスタ１４は、ＮＭＯＳでそれぞれ構成されてもよい。
【０１０４】
また、図１、図５にそれぞれ表したスイッチング回路１、１ａにおいては、内部電源線１３に内部電源電圧−ＶＩ２を供給している。しかし、内部電源電圧−ＶＩ２を供給せず、内部電源線１３は、接地端子ＧＮＤに接続されていてもよい。
また、図７に表したスイッチング回路１ｂにおいては、内部電源線１３に内部電源電圧ＶＩ１を供給している。しかし、内部電源電圧ＶＩ１を供給せず、内部電源線１３は、電源端子２に接続されていてもよい。
【０１０５】
（第３の実施形態）
図９は、第３の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。
図９に表したように、ＤＣ−ＤＣコンバータ３０においては、スイッチング回路１ａに、スイッチング回路１ａを制御する制御回路３１が追加されている。スイッチング回路１ａについては、図５に表したスイッチング回路１ａと同様である。
【０１０６】
また、ＤＣ−ＤＣコンバータ３２においては、スイッチング回路１ａの出力端子５に、インダクタ３３の一端が接続されている。インダクタ３３の他端と接地端子ＧＮＤとの間に、帰還抵抗３４と３５とが直列に接続されている。さらに、平滑コンデンサ３６が、インダクタ３３の他端と接地端子ＧＮＤとの間に接続されている。
帰還抵抗３４、３５は、インダクタ３３の他端の出力電圧ＶＯＵＴを分圧した電圧ＶＦＢを制御回路３１に帰還する。
【０１０７】
制御回路３１は、スイッチング回路１にハイサイド制御信号ＶＨ、ローサイド制御信号ＶＬを出力する。制御回路３１は、インダクタ３３の他端の出力電圧ＶＯＵＴに応じて、スイッチング回路１ａを制御する。
【０１０８】
図１０は、図９に表したＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）はゲート電圧ＶＧ、（ｄ）はスイッチング回路の出力電圧ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【０１０９】
なお、図１０（ｂ）においては、ローサイドスイッチ４がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図１０（ｃ）においては、ハイサイドスイッチ３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、ハイサイドスイッチ３とローサイドスイッチ４とが同時にオンになることを避けるために、デッドタイムＴｄが設けられている。
【０１１０】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき（図１０（ａ）、（ｂ））、ハイサイドスイッチ３のゲート電圧ＶＧは、ハイレベルである（図１０（ｃ））。ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンである。このとき、スイッチング回路１ａの出力電圧（出力端子５の電圧）ＶＬＸは、ローレベルである（図１０（ｄ））。ローサイドスイッチ４には、インダクタ３３の電流ＩＬＬと等しい回生電流ＩＬが流れている（図１０（ｆ）、（ｇ））。
【０１１１】
制御回路３１がハイサイド制御信号ＶＨをローレベルからハイレベル、ローサイド制御信号ＶＬをハイレベルからローレベルに切り替えると（図２（ａ）、（ｂ））、ローサイドスイッチ４はオフになる。ローサイドスイッチ４を流れていた回生電流ＩＬは、寄生ダイオードＤＬを流れる。
【０１１２】
また、ゲート電圧ＶＧは、第１の期間Ｔ１の間、第１の電圧Ｖ１になる（図１０（ｃ））。ここで、第１の電圧Ｖ１は、図２において説明したように、内部電源電圧ＶＩ２よりも低く設定されている。ハイサイドスイッチ３のオン抵抗Ｒｏｎ＝Ｒｏｎ１は、内部電源電圧ＶＩ２を供給した場合よりも大きい値になっている。そのため、寄生ダイオードＤＬの逆方向電流はオン抵抗Ｒｏｎ＝Ｒｏｎ１に制限され、ハイサイドスイッチ３の電流ＩＨとして流れる（図１０（ｅ）の一点鎖線Ｒで囲んだ部分）。インダクタ３３の電流ＩＬＬは増加していく（図１０（ｇ））。
【０１１３】
ハイサイド制御信号ＶＨがハイレベルに変化してから第１の期間Ｔ１経過後、出力電圧ＶＬＸは、ハイレベルであるため（図１０（ｄ）の一点鎖線Ｐで囲んだ部分）、短絡検出回路１７は、短絡を検出せず、ゲート電圧ＶＧは、第２の電圧Ｖ２＝−ＶＩ２になる（図１０（ｃ））。スイッチング回路１ａの出力電圧ＶＬＸは、電源電圧ＶＩＮまで上昇する（図１０（ｄ））。
【０１１４】
このとき、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒとほぼ等しい第１の期間Ｔ１を経過しているため、寄生ダイオードＤＬの逆方向回復電流はすでに減少している。ハイサイドスイッチ３の電流ＩＨ及びインダクタ３３の電流ＩＬＬは、ほぼ直線的に上昇していく（図１０（ｅ）、（ｇ））。
【０１１５】
制御回路３１がハイサイド制御信号ＶＨをローレベル、ローサイド制御信号ＶＬをハイレベルに変化させと、ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンに切り替えられる。ローサイドスイッチ４には、インダクタ３３の回生電流ＩＬＬが流れる（図１０（ｆ）、（ｇ））。次サイクル以降、同様の動作が繰り返される。
【０１１６】
また、第１の期間Ｔ１の経過時に、出力電圧ＶＬＸがローレベルの場合（図１０（ｄ）の一点破線Ｑで囲んだ部分）、短絡検出回路１７は、短絡を検出して、ゲート電圧ＶＧは、ハイレベルになる（図１０（ｃ））。ハイサイドスイッチ３は、オフに切り替えられ、ハイサイドスイッチ３の電流ＩＨは０になる（図１０（ｅ））。
【０１１７】
このように、ＤＣ−ＤＣコンバータ３２においては、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき、ハイサイドスイッチ３をオフ、ローサイドスイッチ４をオンに切り替える。このとき、ローサイドスイッチ４にインダクタ３３の電流ＩＬＬに等しい回生電流ＩＬが流れる。
【０１１８】
また、ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルに変化したとき、ローサイドスイッチ４をオフに切り替える。同時に、ハイサイドスイッチ３を第１の期間Ｔ１の間は、第１の電圧Ｖ１を供給してオンに切り替える。このとき、ハイサイドスイッチ３の電流ＩＨは、オン抵抗Ｒｏｎ＝Ｒｏｎ１に制限されたローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復電流が流れることになる。
【０１１９】
そして、第１の期間経過後は、第１の電圧Ｖ１よりも高い第２の電圧Ｖ２として電源電圧ＶＩＮを供給する。このときのハイサイドスイッチ３のオン抵抗Ｒｏｎ＝Ｒｏｎ２は、第１の期間Ｔ１における値よりも小さくなっている。
【０１２０】
ＤＣ−ＤＣコンバータ３２においては、ハイサイドスイッチ３がオフからオンに変化するときの第１の期間Ｔ１の間ゲート駆動電圧を低くすることにより、寄生ダイオードＤＬの逆方向回復電流が抑制される。そして第１の期間Ｔ１の経過後、寄生ダイオードＤＬに流れる電流がなくなるころに、ハイサイドスイッチ３のゲート駆動電圧が高くなり、オン抵抗をより小さくする。
【０１２１】
また、ハイサイド制御信号ＶＨがローレベルからハイレベルに変化してから第１の期間Ｔ１の経過後に、出力端子５の出力電圧ＶＬＸがローレベルのままの場合、短絡が検出され、ゲート駆動電圧にハイレベルを出力して、ハイサイドスイッチ３をオフさせる。ハイサイドスイッチ３に過電流が連続的に流れるのを防ぎ、破壊を防止する。
なお、第１の期間Ｔ１の間に、出力端子５と接地端子ＧＮＤとが短絡した場合でも、ハイサイドスイッチ３を流れる電流ＩＨは、比較的高いオン抵抗により制限された値になる。
【０１２２】
図９においては、スイッチング回路１ａを用いたＤＣ−ＤＣコンバータ３２の構成を例示した。しかし、スイッチング回路１、１ｂを用いてＤＣ−ＤＣコンバータを構成することもできる。すなわち、図９に表したスイッチング回路１ａを、図１に表したスイッチング回路１または図７に表したスイッチング回路１ｂに置き換えた構成である。
【０１２３】
図１１は、図９に表したＤＣ−ＤＣコンバータの主要な信号の他のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）はゲート電圧ＶＧ、（ｄ）はスイッチング回路の出力電圧ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【０１２４】
図１１においては、スイッチング回路１ｂを用いたＤＣ−ＤＣコンバータの主要な信号を表している。
なお、図１１（ａ）においては、ハイサイドスイッチ３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図１１（ｃ）においては、ローサイドスイッチ４がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、ハイサイドスイッチ３とローサイドスイッチ４とが同時にオンになることを避けるために、デッドタイムＴｄが設けられている。
【０１２５】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき（図１１（ａ）、（ｂ））、ローサイドスイッチ４のゲート電圧ＶＧは、ローレベルである（図１１（ｃ））。ハイサイドスイッチ３はオン、ローサイドスイッチ４はオフである。このとき、スイッチング回路１ｂの出力電圧（出力端子５の電圧）ＶＬＸは、ハイレベルである（図１１（ｄ））。ローサイドスイッチ４には、インダクタ３３の電流ＩＬＬと等しい回生電流ＩＬが流れている（図１１（ｆ）、（ｇ））。
【０１２６】
制御回路３１がハイサイド制御信号ＶＨをハイレベルからローレベル、ローサイド制御信号ＶＬをローレベルからハイレベルに切り替えると（図２（ａ）、（ｂ））、ハイサイドスイッチ３はオフになる。
【０１２７】
ローサイドスイッチ４のゲート電圧ＶＧは、第１の期間Ｔ１の間、第１の電圧Ｖ１になる（図１１（ｃ））。ここで、第１の電圧Ｖ１は、図８において説明したように、内部電源電圧ＶＩ１よりも低く設定されている。ローサイドスイッチ４のオン抵抗Ｒｏｎは、内部電源電圧ＶＩ１を供給した場合よりも大きい値になっている。そのため、ローサイドスイッチ４の電流ＩＬは、オン抵抗Ｒｏｎ＝Ｒｏｎ１に制限される（図１１（ｆ））。インダクタ３３の電流ＩＬＬは減少していく（図１０（ｇ））。
【０１２８】
ローサイド制御信号ＶＬがハイレベルに変化してから第１の期間Ｔ１経過後、出力電圧ＶＬＸは、ローレベルであるため（図１１（ｄ）の一点鎖線Ｐで囲んだ部分）、短絡は検出されず、ゲート電圧ＶＧは、第２の電圧Ｖ２＝ＶＩ１になる（図１１（ｃ））。スイッチング回路１ｂの出力電圧ＶＬＸは、接地端子ＧＮＤの電位０Ｖまで低下する（図１１（ｄ））。
ローサイドスイッチ４の電流ＩＬ及びインダクタ３３の電流ＩＬＬは、ほぼ直線的に減少していく（図１１（ｆ）、（ｇ））。
【０１２９】
制御回路３１がハイサイド制御信号ＶＨをハイレベル、ローサイド制御信号ＶＬをローレベルに変化させと、ハイサイドスイッチ３はオン、ローサイドスイッチ４はオフに切り替えられる。ハイサイドスイッチ３には、ローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復電流Ｉｒｒにより電流ＩＨが流れる（図１０（ｅ））。次サイクル以降、同様の動作が繰り返される。
【０１３０】
また、第１の期間Ｔ１の経過時に、出力電圧ＶＬＸがハイレベルの場合（図１１（ｄ）の一点破線Ｑで囲んだ部分）、短絡が検出されてゲート電圧ＶＧは、ローレベルになる（図１１（ｃ））。ローサイドスイッチ４は、オフに切り替えられ、ローサイドスイッチ４の電流ＩＬは０になる（図１０（ｆ））。
【０１３１】
このように、スイッチング回路１ｂを用いた場合、ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルのとき、ハイサイドスイッチ３をオン、ローサイドスイッチ４をオフに切り替える。このとき、ハイサイドスイッチ３にローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復電流Ｉｒｒにより電流ＩＨが流れる。
【０１３２】
また、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルに変化したとき、ハイサイドスイッチ３をオフに切り替える。同時に、ローサイドスイッチ４に第１の期間Ｔ１の間は、第１の電圧Ｖ１を供給する。このとき、ローサイドスイッチ４の電流ＩＬは、オン抵抗Ｒｏｎ＝Ｒｏｎ１に制限される。
【０１３３】
そして、第１の期間経過後は、第１の電圧Ｖ１よりも高い第２の電圧Ｖ２として内部電源電圧ＶＩ１を供給してローサイドスイッチ４をオンに切り替える。このときのローサイドスイッチ４のオン抵抗Ｒｏｎ＝Ｒｏｎ２は、第１の期間Ｔ１における値よりも小さくなっている。
【０１３４】
このように、ローサイドスイッチ４がオフからオンに変化するときの第１の期間Ｔ１の間ゲート駆動電圧を低くすることにより、ローサイドスイッチ４を流れる電流を制限することができる。そして第１の期間Ｔ１の経過後、ローサイドスイッチ４のゲート駆動電圧が高くなり、オン抵抗をより小さくする。
【０１３５】
そのため、ローサイド制御信号ＶＬがローレベルからハイレベルに変化してから第１の期間Ｔ１の経過後に、出力端子５の出力電圧ＶＬＸがハイレベルの場合、短絡が検出され、ゲート駆動電圧にローレベルを出力して、ローサイドスイッチ４をオフさせる。ローサイドスイッチ４に過電流が連続的に流れるのを防ぎ、破壊を防止する。
なお、第１の期間Ｔ１の間に、出力端子５と電源端子２とが短絡した場合でも、ローサイドスイッチ４を流れる電流ＩＬは、比較的高いオン抵抗により制限された値になる。
【０１３６】
なお、スイッチング回路１、１ａ、１ｂを用いたＤＣ−ＤＣコンバータについて説明した。しかし、スイッチング回路としては、図１に表したスイッチング回路１または図５に表したスイッチング回路１ａにおいて、内部電源線１３を接地端子ＧＮＤに接続してもよい。図７に表したスイッチング回路１ｂにおいて、内部電源線１３を電源端子２に接続してもよい。
【０１３７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３８】
１、１ａ、１ｂ…スイッチング回路、 ２…電源端子、 ３…ローサイドスイッチ、 ４…ローサイドスイッチ、 ５…出力端子（接続点）、 ６…誘導性負荷、 ７、７ａ、７ｂ…駆動回路、 ８、９、１０…否定回路（ＩＮＶ）、 １１…第１のトランジスタ、 １２…第２のトランジスタ、 １３…内部電源線、 １４…第３のトランジスタ、 １６…遅延回路、 １７、１７ａ、１７ｂ…短絡検出回路、 １８…制御端子、 ２０、２２…論理積の否定回路（ＮＡＮＤ）、 ３０、３２…ＤＣ−ＤＣコンバータ、 ３１…制御回路、 ３３…インダクタ、 ３４…帰還抵抗、 ３６…平滑コンデンサ
【技術分野】
【０００１】
本発明の実施形態は、スイッチング回路及びＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
スイッチング回路は、誘導性負荷の駆動する出力回路として広く用いられている。例えば、降圧型ＤＣ−ＤＣコンバータにおいては、ハイサイドスイッチとローサイドスイッチとで構成されたスイッチング回路を用いて、インダクタを駆動する。
ハイサイドスイッチがオフのときは、ローサイドスイッチに電流が流れる。そして、ローサイドスイッチがオフし、ハイサイドスイッチがオンに変化したとき、ローサイドスイッチの寄生ダイオードの回復電流がハイサイドスイッチに流れる。そのため、スイッチングの高速化や低オン抵抗な素子を使用して効率を向上させようとすると、回復電流も大きくなり、スイッチングノイズの発生や動作効率の低下要因となる。また、低オン抵抗な素子は、出力端子の短絡時に破壊の恐れもある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４８０４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、スイッチングノイズの低減と動作効率の向上を図り、併せてスイッチ素子の破壊を防止したスイッチング回路及びＤＣ−ＤＣコンバータを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、ハイサイドスイッチと、ローサイドスイッチと、駆動回路と、を備えたスイッチング回路が提供される。前記ハイサイドスイッチは、電源端子と出力端子との間に接続されている。前記ローサイドスイッチは、前記出力端子と接地端子との間に接続されている。前記駆動回路は、制御信号に応じて、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれか一方のスイッチをオフし、第１の期間の間第１の電圧を他方のスイッチの制御端子に供給して前記他方のスイッチをオンさせ、前記第１の期間経過後において前記他方のスイッチの前記制御端子に前記第１の電圧よりも高い第２の電圧を供給することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るスイッチング回路の構成を例示する回路図。
【図２】図１に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）はハイサイド電流ＩＨを表す。
【図３】ゲート・ソース間電圧Ｖｇｓとオン抵抗Ｒｏｎとの関係を表す特性図。
【図４】ハイサイドスイッチの状態を表す特性図であり、（ａ）はオン抵抗Ｒｏｎ、（ｂ）はハイサイド電流ＩＨを表す。
【図５】第２の実施形態に係るスイッチング回路の構成を例示する回路図。
【図６】図５に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）は短絡検出信号ＶＳ、（ｈ）はハイサイド電流ＩＨを表す。
【図７】第２の実施形態に係るスイッチング回路の他の構成を例示する回路図。
【図８】図７に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）は短絡検出信号ＶＳを表す。
【図９】第３の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図。
【図１０】図９に表したＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）はゲート電圧ＶＧ、（ｄ）はスイッチング回路の出力電圧ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【図１１】図９に表したＤＣ−ＤＣコンバータの主要な信号の他のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）はゲート電圧ＶＧ、（ｄ）はスイッチング回路の出力電圧ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係るスイッチング回路の構成を例示する回路図である。
スイッチング回路１においては、電源端子２と出力端子との間にハイサイドスイッチ３が接続されている。出力端子５と接地端子ＧＮＤとの間にローサイドスイッチ４が接続されている。ハイサイドスイッチ３とローサイドスイッチ４とは、直列に接続されている。出力端子５には、誘導性負荷６が接続されている。
【０００９】
ハイサイドスイッチ３とローサイドスイッチ４とを制御する信号は、駆動回路７で生成される。駆動回路７は、外部から入力されたハイサイド制御信号ＶＨ及びローサイド制御信号ＶＬに応じて、ハイサイドスイッチ３及びローサイドスイッチ４をそれぞれオンまたはオフする。
【００１０】
ハイサイドスイッチ３がオンでローサイドスイッチがオフのとき、出力端子５は、電源端子２と電気的に接続される。このとき、出力端子５の電圧、すなわち出力電圧ＶＬＸは、電源端子２に供給される電源電圧ＶＩＮになる。そして、誘導性負荷６に電流が流れ、電源端子２を介して電源からエネルギーが供給される。
【００１１】
ハイサイドスイッチ３がオフでローサイドスイッチがオンのとき、出力端子５は、接地端子ＧＮＤと電気的に接続される。このとき、出力電圧ＶＬＸは、０Ｖになる。誘導性負荷６には、回生電流が流れ、エネルギーが減少していく。
【００１２】
スイッチング回路１は、ハイサイド制御信号ＶＨ、ローサイド制御信号ＶＬに応じて、誘導性負荷６を駆動する。なお、図１においては、誘導性負荷６として、インダクタを例示しているが、例えば、ＤＣ−ＤＣコンバータのインダクタや、モータなどのアクチュエータでもよい。
【００１３】
次に各部について説明する。
ハイサイドスイッチ３は、ＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳ）であり、ソースは、電源端子２に接続され、ドレインは、出力端子５に接続されている。また、ハイサイドスイッチ３のゲート（制御端子）１８は、駆動回路７に接続される。ハイサイドスイッチ３には、図示しない寄生ダイオードが含まれる。
【００１４】
ローサイドスイッチ４は、ＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳ）であり、ソースは、接地端子ＧＮＤに接続され、ドレインは、出力端子５に接続されている。また、ローサイドスイッチ４のゲートは、駆動回路７に接続される。ローサイドスイッチ４には、寄生ダイオードＤＬが含まれる。
【００１５】
駆動回路７においては、ハイサイド制御信号ＶＨは、否定回路（ＩＮＶ）８、９、１０を介して、第１のトランジスタ１１、第２のトランジスタ１２に入力される。第１及び第２のトランジスタ１１、１２は、ＰＭＯＳで構成され、電源端子２と内部電源線１３との間に直列に接続されている。
【００１６】
第１のトランジスタ１１のソースは、電源端子２に接続され、ドレインは、制御端子１８に接続されている。第１のトランジスタ１１のゲートは、ＩＮＶ９の出力に接続されている。第２のトランジスタ１２のソースは、制御端子１８に接続され、ドレインは、内部電源線１３に接続されている。第２のトランジスタ１２のゲートは、ＩＮＶ１０の出力に接続されている。
【００１７】
また、第３のトランジスタ１４は、第２のトランジスタ１２と並列に接続されている。第３のトランジスタ１４は、ＮＭＯＳで構成され、ドレインは、制御端子１８に接続され、ソースは内部電源線１３に接続されている。第３のトランジスタ１４のゲートは、論理和の否定回路（ＮＯＲ）１５の出力に接続されている。
【００１８】
ＮＯＲ１５は、ＩＮＶ８の出力と、ＩＮＶ８の出力を遅延回路１６で遅延させた信号ＶＲと、の論理和（信号ＶＤ）を生成する。なお、遅延回路１６は、抵抗とコンデンサとで構成されている。信号ＶＤは、ＩＮＶ８の出力の立ち上がりはそのままで、立ち下がりだけを遅延させ、さらに反転させた信号である。なお、遅延時間は、図２及び図４において説明するように、ローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復時間Ｔｒｒとほぼ等しい第１の期間Ｔ１に設定される。
【００１９】
内部電源線１３には、電源端子２に対して、−ＶＩ２の電圧が供給されている。ＩＮＶ８、９、１０などの駆動回路７の内部の各論理回路には、内部電源電圧としてＶＩ２が供給されている。駆動回路７の内部の各論理回路は、内部電源線１３の電位を基準として動作する。
【００２０】
上記のとおり、第１のトランジスタ１１、第２のトランジスタ１２及び第３のトランジスタ１４は、制御端子１８に接続されている。図２において説明するように、駆動回路７は、ハイサイド制御信号ＶＨ、出力電圧ＶＬＸに応じて、ハイサイドスイッチ３のゲート電圧（制御端子の電圧）ＶＧを制御する。また、駆動回路７は、ローサイド制御信号ＶＬをそのままの論理でローサイドスイッチ４のゲートに出力する。
【００２１】
次にスイッチング回路１の動作について説明する。
図２は、図１に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）はハイサイド電流ＩＨを表す。
【００２２】
なお、図２（ｂ）においては、ローサイドスイッチ４がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図２（ｅ）においては、ハイサイドスイッチ３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。
【００２３】
図２においては、ハイサイド制御信号ＶＨとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している（図２（ａ））。また、ローサイド制御信号ＶＬは、ハイサイド制御信号ＶＨを反転した信号である（図２（ｂ））。なお、ハイサイドスイッチ３とローサイドスイッチ４とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。
【００２４】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき（図２（ａ）、（ｂ））、ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンである。このとき、出力電圧ＶＬＸはローレベルである（図２（ｆ））。また、信号ＶＤは、ローレベルである（図２（ｄ））。また、ローサイドスイッチ４には、誘導性負荷６の回生電流が流れている。
【００２５】
ハイサイド制御信号ＶＨがローレベルからハイレベルに変化すると（図２（ａ））、ローサイド制御信号ＶＬはハイレベルからローレベルに変化する（図２（ｂ））。ローサイドスイッチ４はオフになり、ローサイドスイッチ４を流れていた回生電流は、寄生ダイオードＤＬを流れる。
信号ＶＤは、ハイサイド制御信号ＶＨに対して第１の期間Ｔ１だけ遅延しているため、ローレベルである（図２（ｄ））。
【００２６】
第１のトランジスタ１１はオフ、第２のトランジスタ１２はオン、第３のトランジスタ１４はオフになる。第２のトランジスタ１２はソースフォロワ出力のため、ハイサイドスイッチ３のゲート電圧ＶＧは、内部電源線１３の電位よりも第２のトランジスタ１２のしきい値電圧Ｖｔｈだけ高い第１の電圧Ｖ１になる（図２（ｅ））。なお、図２（ｅ）においては、電源端子２の電位ＶＩＮを基準にして、ゲート電圧ＶＧを表している。
【００２７】
ここで、第１の電圧Ｖ１は、内部電源電圧ＶＩ２よりも低く設定されている。ハイサイドスイッチ３のオン抵抗Ｒｏｎは、内部電源電圧ＶＩ２を供給した場合よりも大きい値になっている。そのため、寄生ダイオードＤＬの逆方向電流はオン抵抗Ｒｏｎに制限され、ハイサイドスイッチ３の電流ＩＨとして流れる（図２（ｇ）の一点鎖線Ｒで囲んだ部分）。
【００２８】
遅延回路１６の出力の信号ＶＲは、時定数に従って低下する（図２（ｃ））。第１の期間Ｔ１において、信号ＶＲは、ＮＯＲ１５の論理しきい電圧よりも低下する。信号ＶＤは、ハイレベルに変化する（図２（ｄ））。信号ＶＤは、ハイサイド制御信号ＶＨの立上がりを第１の期間Ｔ１だけ遅延させた信号になる。
【００２９】
ハイサイド制御信号ＶＨがハイレベルに変化してから第１の期間Ｔ１経過後、信号ＶＤは、ハイレベルになる。このとき、出力電圧ＶＬＸは、ハイレベルである（図２（ｆ）の一点鎖線Ｐで囲んだ部分）。
【００３０】
第３のトランジスタ１４は、オンになり、ゲート電圧ＶＧは、第２の電圧Ｖ２＝−ＶＩ２になる。出力電圧ＶＬＸは、電源電圧ＶＩＮまで上昇する（図２（ｆ））。このとき、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒとほぼ等しい第１の期間Ｔ１を経過しているため、寄生ダイオードＤＬの逆方向回復電流はすでに減少している。ハイサイドスイッチ３の電流ＩＨは、ほぼ直線的に上昇していく（図２（ｇ））。
【００３１】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルに変化すると、ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンに切り替えられる。次サイクル以降、同様の動作が繰り返される。
【００３２】
このように、駆動回路７は、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき、ハイサイドスイッチ３をオフ、ローサイドスイッチ４をオンに切り替える。このとき、ローサイドスイッチ４に誘導性負荷６の回生電流が流れる。
【００３３】
また、ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルに変化したとき、ローサイドスイッチ４をオフに切り替える。同時に、ハイサイドスイッチ３の制御端子に第１の期間Ｔ１の間は、第１の電圧Ｖ１を供給する。このとき、ハイサイドスイッチ３の電流ＩＨは、オン抵抗Ｒｏｎに制限されたローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復電流が流れることになる。
【００３４】
そして、第１の期間経過後は、第１の電圧Ｖ１よりも高い第２の電圧Ｖ２として電源電圧ＶＩＮを供給してハイサイドスイッチ３をオンに切り替える。このときのハイサイドスイッチ３のオン抵抗は、第１の期間Ｔ１における値よりも小さくなっている。
【００３５】
スイッチング回路１においては、ハイサイドスイッチ３がオフからオンに変化するときの第１の期間Ｔ１の間ゲート駆動電圧を低くすることにより、寄生ダイオードＤＬの逆方向回復電流が抑制される。そして第１の期間Ｔ１の経過後、寄生ダイオードＤＬに流れる電流がなくなるころに、ハイサイドスイッチ３のゲート駆動電圧が高くなり、オン抵抗をより小さくする。
【００３６】
なお、第１の期間Ｔ１の間に、出力端子５と接地端子ＧＮＤとが短絡した場合でも、ハイサイドスイッチ３を流れる電流ＩＨは、比較的高いオン抵抗により制限された値になる。
【００３７】
図３は、ゲート・ソース間電圧Ｖｇｓとオン抵抗Ｒｏｎとの関係を表す特性図である。
図３においては、ハイサイドスイッチ３のゲート・ソース間電圧Ｖｇｓを横軸、オン抵抗Ｒｏｎを縦軸にとり、オン抵抗Ｒｏｎのゲート・ソース間電圧Ｖｇｓ依存性を表している。なお、各電圧は絶対値を表している。
【００３８】
しきい値電圧Ｖｔｈ以上のゲート・ソース間電圧Ｖｇｓに対して、オン抵抗Ｒｏｎは単調に低下する。ゲート電圧ＶＧは、電源端子２の電位ＶＩＮを基準にしているため、ゲート電圧ＶＧは、ハイサイドスイッチ３のゲート・ソース間電圧Ｖｇｓと等しい。ゲート電圧ＶＧが第１の電圧Ｖ１のとき、オン抵抗はＲｏｎ１である。ゲート電圧が第２の電圧Ｖ２（＝ＶＩ２）のとき、オン抵抗はＲｏｎ２である。ここで、｜Ｖｇｓ１｜＜｜Ｖｇｓ２｜、Ｒｏｎ１＞Ｒｏｎ２になっている。
【００３９】
図４は、ハイサイドスイッチの状態を表す特性図であり、（ａ）はオン抵抗Ｒｏｎ、（ｂ）はハイサイド電流ＩＨを表す。
図４（ａ）においては、横軸に時間ｔ、縦軸にオン抵抗Ｒｏｎをとり、ハイサイドスイッチ３のオン抵抗Ｒｏｎの時間変化を表している。図４（ｂ）においては、横軸に時間ｔ、縦軸にハイサイドスイッチ３の電流ＩＨをとり、電流ＩＨの時間変化を表している。
【００４０】
時間ｔ＝０でハイサイド制御信号ＶＨがローレベルからハイレベルに変化した場合において、第１の期間Ｔ１の間、オン抵抗Ｒｏｎは、Ｒｏｎ１になる。第１の期間Ｔ１経過後、オン抵抗Ｒｏｎは、Ｒｏｎ１よりも小さいＲｏｎ２になる。
【００４１】
ハイサイドスイッチ３の電流ＩＨは、第１の期間Ｔ１の間、比較的大きいオン抵抗Ｒｏｎ１のために、オン抵抗Ｒｏｎ２の場合に流れる寄生ダイオードＤＬの逆方向回復電流Ｉｒｒよりも小さい値に制限されている。
したがって、スイッチングノイズが低減され、動作効率が向上する。
【００４２】
なお、図４（ｂ）においては、第１の期間Ｔ１が寄生ダイオードＤＬの逆方向回復時間Ｔｒｒと等しい場合の電流ＩＨを例示している。しかし、第１の期間Ｔ１は、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒと等しくなくてもよい。
【００４３】
例えば、第１の期間Ｔ１は、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒ以下に設定してもよい。この場合、第１の期間Ｔ１の間は、比較的大きいオン抵抗Ｒｏｎ１により電流ＩＨは制限され、第１の期間Ｔ１経過後も逆方向回復時間Ｔｒｒまでは、寄生ダイオードＤＬの逆方向回復電流Ｉｒｒが流れることになる。
【００４４】
しかし、第１の期間Ｔ１を設定せず、時間ｔ＝０でオン抵抗をＲｏｎ２の小さい値に設定した場合と比較すると、流れる逆方向回復電流Ｉｒｒは小さくなる。そのため、第１の期間Ｔ１を設定しない場合と比較して、スイッチングノイズが低減され、動作効率が向上する。また、第１の期間Ｔ１を逆方向回復時間Ｔｒｒと等しく設定した場合と比較して、オン抵抗の小さい期間が長くなるため、動作効率が向上する。
【００４５】
また、第１の期間Ｔ１は、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒよりも大きく設定してもよい。この場合、逆方向回復時間Ｔｒｒ経過後も第１の期間Ｔ１が経過するまでの間は、比較的大きいオン抵抗Ｒｏｎ１に保たれることになる。しかし、第１の期間Ｔ１が、ハイサイド制御信号ＶＨがハイレベルである期間、すなわちハイサイドスイッチ３がオンしている期間と比較して十分短ければ、動作効率の低下はわずかである。
【００４６】
なお、図１に表したスイッチング回路１においては、第１のトランジスタ１１及び第２のトランジスタ１２は、ＰＭＯＳ、第３のトランジスタ１４は、ＮＭＯＳでそれぞれ構成されている。しかし、第１のトランジスタ１１及び第２のトランジスタ１２は、ＮＭＯＳ、第３のトランジスタ１４は、ＰＭＯＳでそれぞれ構成されてもよい。
【００４７】
（第２の実施形態）
図５は、第２の実施形態に係るスイッチング回路の構成を例示する回路図である。
スイッチング回路１ａにおいては、ハイサイドスイッチ３、ローサイドスイッチ４、駆動回路７ａを備える。スイッチング回路１ａは、図１に表したスイッチング回路１の駆動回路７を駆動回路７ａに置き換えた構成である。また、駆動回路７ａは、図１に表した駆動回路７のＩＮＶ８を論理積の否定回路（ＮＡＮＤ）２２に置き換え、さらに短絡検出回路１７を追加した構成である。これ以外については、図１に表したスイッチング回路１と同様である。
【００４８】
駆動回路７ａにおいては、ハイサイド制御信号ＶＨは、ＮＡＮＤ２２、ＩＮＶ９、１０を介して、第１のトランジスタ１１、第２のトランジスタ１２に入力される。第１及び第２のトランジスタ１１、１２は、ＰＭＯＳで構成され、電源端子２と内部電源線１３との間に直列に接続されている。
【００４９】
第１のトランジスタ１１のソースは、電源端子２に接続され、ドレインは、制御端子１８に接続されている。第１のトランジスタ１１のゲートは、ＩＮＶ９の出力に接続されている。第２のトランジスタ１２のソースは、制御端子１８に接続され、ドレインは、内部電源線１３に接続されている。第２のトランジスタ１２のゲートは、ＩＮＶ１０の出力に接続されている。
【００５０】
また、第３のトランジスタ１４は、第２のトランジスタ１２と並列に接続されている。第３のトランジスタ１４は、ＮＭＯＳで構成され、ドレインは、制御端子１８に接続され、ソースは内部電源線１３に接続されている。第３のトランジスタ１４のゲートは、ＮＯＲ１５の出力に接続されている。
【００５１】
ＮＯＲ１５は、ＮＡＮＤ２２の出力と、ＮＡＮＤ２２の出力を遅延回路１６で遅延させた信号ＶＲと、の論理和（信号ＶＤ）を生成する。なお、遅延回路１６は、抵抗とコンデンサとで構成されている。信号ＶＤは、ＮＡＮＤ８の出力の立ち上がりはそのままで、立ち下がりだけを遅延させ、さらに反転させた信号である。なお、遅延時間は、ローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復時間Ｔｒｒとほぼ等しい第１の期間Ｔ１に設定される。
【００５２】
また、短絡検出回路１７は、出力端子５と接地端子ＧＮＤとの短絡を検出する。図５においては、短絡検出回路１７は、Ｄ型フリップフロップ（ＤＦＦ）で構成されている。ＤＦＦのクロック端子ＣＫには、信号ＶＤが入力され、ＤＦＦの入力端子Ｄには出力電圧ＶＬＸが入力される。ＤＦＦの出力端子Ｑに短絡検出信号ＶＳが出力される。なお、短絡検出回路１７のＤＦＦは、信号ＶＤの立ち上がりエッジでクロックされる。
【００５３】
ＮＡＮＤ２２は、ハイサイド制御信号ＶＨと短絡検出信号ＶＳとの論理積の否定を生成する。なお、図６において説明するように、ＮＡＮＤ２２は、短絡検出信号ＶＳで、ハイサイド制御信号ＶＨをマスクしている。また、短絡検出回路１７を構成するＤＦＦは、初期状態として、短絡を検出しない状態、すなわちハイレベルを出力する状態にセットされる。なお、ＤＦＦを外部からセットして初期状態に戻せるように、スイッチング回路１ａにセット端子を設けてもよい。
【００５４】
内部電源線１３には、電源端子２に対して、−ＶＩ２の電圧が供給されている。ＮＡＮＤ２２、ＩＮＶ９、１０などの駆動回路７の内部の各論理回路には、内部電源電圧としてＶＩ２が供給されている。駆動回路７ａの内部の各論理回路は、内部電源線１３の電位を基準として動作する。
【００５５】
上記のとおり、第１のトランジスタ１１、第２のトランジスタ１２及び第３のトランジスタ１４は、制御端子１８に接続されている。駆動回路７ａは、ハイサイド制御信号ＶＨ、出力電圧ＶＬＸに応じて、ハイサイドスイッチ３のゲート電圧（制御端子の電圧）ＶＧを制御する。また、駆動回路７ａは、ローサイド制御信号ＶＬをそのままの論理でローサイドスイッチ４のゲートに出力する。
【００５６】
次にスイッチング回路１の動作について説明する。
図６は、図５に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）は短絡検出信号ＶＳ、（ｈ）はハイサイド電流ＩＨを表す。
【００５７】
なお、図６（ｂ）においては、ローサイドスイッチ４がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図６（ｅ）においては、ハイサイドスイッチ３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。
【００５８】
図６においては、ハイサイド制御信号ＶＨとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している（図６（ａ））。また、ローサイド制御信号ＶＬは、ハイサイド制御信号ＶＨを反転した信号である（図６（ｂ））。なお、ハイサイドスイッチ３とローサイドスイッチ４とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。
【００５９】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき（図６（ａ）、（ｂ））、ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンである。このとき、出力電圧ＶＬＸはローレベルである（図６（ｆ））。また、信号ＶＤは、ローレベルである（図６（ｄ））。また、ローサイドスイッチ４には、誘導性負荷６の回生電流が流れている。
【００６０】
ローサイド制御信号ＶＬがハイレベルからローレベルに変化すると（図６（ｂ））、ハイサイド制御信号ＶＨはローレベルからハイレベルに変化する（図６（ａ））。ローサイドスイッチ４はオフになり、ローサイドスイッチ４を流れていた回生電流は、寄生ダイオードＤＬを流れる。
【００６１】
信号ＶＤは、ハイサイド制御信号ＶＨに対して第１の期間Ｔ１だけ遅延しているため、ローレベルである（図６（ｄ））。従って、短絡検出信号ＶＳは、出力電圧ＶＬＸによらずハイレベルになる（図６（ｇ））。
【００６２】
第１のトランジスタ１１はオフ、第２のトランジスタ１２はオン、第３のトランジスタ１４はオフになる。第２のトランジスタ１２はソースフォロワ出力のため、ハイサイドスイッチ３のゲート電圧ＶＧは、内部電源線１３の電位よりも第２のトランジスタ１２のしきい値電圧Ｖｔｈだけ高い第１の電圧Ｖ１になる（図６（ｅ））。なお、図６（ｅ）においては、電源端子２の電位ＶＩＮを基準にして、ゲート電圧ＶＧを表している。
【００６３】
ここで、第１の電圧Ｖ１は、内部電源電圧ＶＩ２よりも低く設定されている。ハイサイドスイッチ３のオン抵抗Ｒｏｎは、内部電源電圧ＶＩ２を供給した場合よりも大きい値になっている。そのため、寄生ダイオードＤＬの逆方向電流はオン抵抗Ｒｏｎに制限され、ハイサイドスイッチ３の電流ＩＨとして流れる（図６（ｈ）の一点鎖線Ｒで囲んだ部分）。
【００６４】
遅延回路１６の出力の信号ＶＲは、時定数に従って低下する（図６（ｃ））。第１の期間Ｔ１において、信号ＶＲは、ＮＯＲ１５の論理しきい電圧よりも低下する。信号ＶＤは、ハイレベルに変化する（図６（ｄ））。信号ＶＤは、ハイサイド制御信号ＶＨの立上がりを第１の期間Ｔ１だけ遅延させた信号になる。
【００６５】
ハイサイド制御信号ＶＨがローレベルに変化してから第１の期間Ｔ１経過後、信号ＶＤは、ハイレベルになり（図６（ｄ））、短絡検出回路１７のＤＦＦがクロックされる。このとき、出力電圧ＶＬＸは、ハイレベルである（図６（ｆ）の一点鎖線Ｐで囲んだ部分）。そのため、短絡検出回路１７は、短絡を検出せず、短絡検出信号ＶＳはハイレベルのままである（図６（ｇ））。
【００６６】
第３のトランジスタ１４は、オンになり、ゲート電圧ＶＧは、第２の電圧Ｖ２＝−ＶＩ２になる。出力電圧ＶＬＸは、電源電圧ＶＩＮまで上昇する（図６（ｆ））。このとき、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒとほぼ等しい第１の期間Ｔ１を経過しているため、寄生ダイオードＤＬの逆方向回復電流はすでに減少している。ハイサイドスイッチ３の電流ＩＨは、ほぼ直線的に上昇していく（図６（ｈ））。
【００６７】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルに変化すると、ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンに切り替えられる。次サイクル以降、同様の動作が繰り返される。
【００６８】
また、第１の期間Ｔ１の経過時に、出力電圧ＶＬＸがローレベルの場合（図６（ｆ）の一点破線Ｑで囲んだ部分）、短絡検出回路１７は、短絡を検出し短絡検出信号ＶＳとしてローレベルを出力する（図６（ｇ））。
【００６９】
ＮＡＮＤ２２にローレベルの短絡検出信号ＶＳが入力され、ＮＡＮＤ２２は、ハイレベルを出力する。信号ＶＤは、ローレベルになる。第１のトランジスタ１１はオン、第２のトランジスタ１２はオフ、第３のトランジスタ１４はオフになる。
したがって、ハイサイドスイッチ３は、オフに切り替えられ、ハイサイドスイッチ３の電流ＩＨは０になる（図６（ｈ））。
【００７０】
このように、駆動回路７ａは、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき、ハイサイドスイッチ３をオフ、ローサイドスイッチ４をオンに切り替える。このとき、ローサイドスイッチ４に誘導性負荷６の回生電流が流れる。
【００７１】
また、ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルに変化したとき、ローサイドスイッチ４をオフに切り替える。同時に、ハイサイドスイッチ３に第１の期間Ｔ１の間は、第１の電圧Ｖ１を供給する。このとき、ハイサイドスイッチ３の電流ＩＨは、オン抵抗Ｒｏｎ＝Ｒｏｎ１に制限されたローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復電流が流れることになる。
【００７２】
そして、第１の期間経過後は、第１の電圧Ｖ１よりも高い第２の電圧Ｖ２として電源電圧ＶＩＮを供給してハイサイドスイッチ３をオンに切り替える。このときのハイサイドスイッチ３のオン抵抗Ｒｏｎ＝Ｒｏｎ２は、第１の期間Ｔ１における値よりも小さくなっている。
【００７３】
スイッチング回路１ａにおいては、ハイサイドスイッチ３がオフからオンに変化するときの第１の期間Ｔ１の間ゲート駆動電圧を低くすることにより、寄生ダイオードＤＬの逆方向回復電流が抑制される。そして第１の期間Ｔ１の経過後、寄生ダイオードＤＬに流れる電流がなくなるころに、ハイサイドスイッチ３のゲート駆動電圧が高くなり、オン抵抗をより小さくする。
【００７４】
また、ハイサイド制御信号ＶＨがローレベルからハイレベルに変化してから第１の期間Ｔ１の経過後に、出力端子５の出力電圧ＶＬＸがローレベルのままの場合、短絡検出信号ＶＳがローレベルになる。ＮＡＮＤ２２は、ハイレベルを出力して、ハイサイドスイッチ３をオフさせる。ハイサイドスイッチ３に過電流が連続的に流れるのを防ぎ、破壊を防止する。
なお、第１の期間Ｔ１の間に、出力端子５と接地端子ＧＮＤとが短絡した場合でも、ハイサイドスイッチ３を流れる電流ＩＨは、比較的高いオン抵抗Ｒｏｎ＝Ｒｏｎ１により制限された値になる。
【００７５】
図７は、第２の実施形態に係るスイッチング回路の他の構成を例示する回路図である。
図７に表したように、スイッチング回路１ｂは、ハイサイドスイッチ３、ローサイドスイッチ４、駆動回路７ｂを備える。スイッチング回路１ｂは、図５に表したスイッチング回路１ａの駆動回路７ａを駆動回路７ｂに置き換えた構成である。ローサイドスイッチ４のゲート（制御端子）１８に第１の電圧Ｖ１及び第２の電圧Ｖ２が供給される点以外、ハイサイドスイッチ３、ローサイドスイッチ４については、スイッチング回路１ａと同様である。
【００７６】
駆動回路７ｂにおいては、ローサイド制御信号ＶＬは、論理積回路（ＡＮＤ）１９、ＩＮＶ９、１０を介して、第１のトランジスタ１１、第２のトランジスタ１２に入力される。第１及び第２のトランジスタ１１、１２は、ＮＭＯＳで構成され、内部電源線１３と接地端子ＧＮＤとの間に直列に接続されている。
【００７７】
第１のトランジスタ１１のソースは、接地端子ＧＮＤに接続され、ドレインは、ローサイドスイッチ４のゲート（制御端子）１８に接続されている。第１のトランジスタ１１のゲートは、ＩＮＶ９の出力に接続されている。第２のトランジスタ１２のソースは、制御端子１８に接続され、ドレインは、内部電源線１３に接続されている。第２のトランジスタ１２のゲートは、ＩＮＶ１０の出力に接続されている。
【００７８】
また、第３のトランジスタ１４は、第２のトランジスタ１２と並列に接続されている。第３のトランジスタ１４は、ＰＭＯＳで構成され、ドレインは、制御端子１８に接続され、ソースは内部電源線１３に接続されている。第３のトランジスタ１４のゲートは、ＮＡＮＤ２０の出力に接続されている。
【００７９】
ＮＡＮＤ２０は、ＡＮＤ１９の出力と、ＡＮＤ１９の出力を遅延回路１６で遅延させた信号ＶＲと、の論理積の否定（信号ＶＤ）を生成する。なお、遅延回路１６は、抵抗とコンデンサとで構成されている。信号ＶＤは、ＡＮＤ１９の出力の立ち下がりはそのままで、立ち上がりだけを遅延させ、さらに反転させた信号である。なお、遅延時間は、図２及び図４において説明したように、例えば、第１の期間Ｔ１に設定することができる。
【００８０】
また、短絡検出回路１７ａは、出力端子５と電源端子２との短絡を検出する。図７においては、短絡検出回路１７ａは、Ｄ型フリップフロップ（ＤＦＦ）で構成されている。ＤＦＦのクロック端子ＣＫには、信号ＶＤが入力され、ＤＦＦの入力端子Ｄには出力電圧ＶＬＸが入力される。ＤＦＦの出力端子Ｑに短絡検出信号ＶＳが出力される。なお、短絡検出回路１７ａのＤＦＦは、信号ＶＤの立ち下がりエッジでクロックされる。
【００８１】
ＡＮＤ１９は、ローサイド制御信号ＶＬと短絡検出信号ＶＳの否定との論理積を生成する。なお、図８において説明するように、ＡＮＤ１９は、短絡検出信号ＶＳの否定で、ローサイド制御信号ＶＬをマスクしている。また、短絡検出回路１７ａを構成するＤＦＦは、初期状態として、短絡を検出しない状態、すなわちローレベルを出力する状態にリセットされる。なお、ＤＦＦを外部からリセットして初期状態に戻せるように、スイッチング回路１ｂにリセット端子を設けてもよい。
【００８２】
内部電源線１３には、接地端子ＧＮＤに対して、ＶＩ１の電圧が供給されている。ＡＮＤ１９、ＩＮＶ９、１０などの駆動回路７ｂの内部の各論理回路には、電源電圧としてＶＩ１が供給されている。駆動回路７ｂの内部の各論理回路は、接地端子ＧＮＤを基準として動作する。
【００８３】
上記のとおり、第１のトランジスタ１１、第２のトランジスタ１２及び第３のトランジスタ１４は、制御端子１８に接続されている。図８において説明するように、駆動回路７ｂは、ローサイド制御信号ＶＬ、出力電圧ＶＬＸに応じてローサイドスイッチ４のゲート電圧ＶＧを制御する。また、駆動回路７ｂは、ハイサイド制御信号ＶＨをＩＮＶ２１で反転してハイサイドスイッチ３のゲートに出力する。
【００８４】
次にスイッチング回路１ａの動作について説明する。
図８は、図７に表したスイッチング回路の主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）は信号ＶＲ、（ｄ）は信号ＶＤ、（ｅ）はゲート電圧ＶＧ、（ｆ）は出力電圧ＶＬＸ、（ｇ）は短絡検出信号ＶＳを表す。
【００８５】
図８においては、ローサイド制御信号ＶＬとして、ハイレベルとローレベルとを周期的に繰り返す矩形波を入力した場合を例示している（図８（ｂ））。また、ハイサイド制御信号ＶＨは、ローサイド制御信号ＶＬを反転した信号である（図８（ａ））。なお、ハイサイドスイッチ３とローサイドスイッチ４とが同時にオンになることを避けるために設けられるデッドタイムは、省略している。
【００８６】
なお、図８（ａ）においては、ハイサイドスイッチ３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図８（ｅ）においては、ローサイドスイッチ４がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。
【００８７】
ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルのとき（図８（ａ）、（ｂ））、ハイサイドスイッチ３はオン、ローサイドスイッチ４はオフである。このとき、出力電圧ＶＬＸはハイレベルである（図８（ｆ））。また、信号ＶＤは、ハイレベルである（図８（ｄ））。
【００８８】
ハイサイド制御信号ＶＨがハイレベルからローレベルに変化すると（図８（ａ））、ローサイド制御信号ＶＬはローレベルからハイレベルに変化する（図８（ｂ））。ハイサイドスイッチ３はオフになる。
【００８９】
信号ＶＤは、ローサイド制御信号ＶＬに対して第１の期間Ｔ１だけ遅延しているため、ハイレベルである（図８（ｄ））。したがって、短絡検出信号ＶＳは、出力電圧ＶＬＸによらずローレベルである（図８（ｇ））。
【００９０】
第１のトランジスタ１１はオフ、第２のトランジスタ１２はオン、第３のトランジスタ１４はオフになる。第２のトランジスタ１２はソースフォロワ出力のため、ローサイドスイッチ４のゲート電圧ＶＧは、第２のトランジスタ１２のしきい値電圧Ｖｔｈだけ内部電源電圧ＶＩ１よりも低い第１の電圧Ｖ１になる（図８（ｅ））。なお、図８（ｅ）においては、接地電位の０Ｖを基準にして、ゲート電圧ＶＧを表している。
【００９１】
ここで、第１の電圧Ｖ１は、内部電源電圧ＶＩ１よりも低く設定されている。ローサイドスイッチ４のオン抵抗Ｒｏｎは、内部電源電圧ＶＩ１を供給した場合よりも大きい値になっている。そのため、ローサイドスイッチ４の電流Ｉｌは、オン抵抗Ｒｏｎに制限される。
【００９２】
遅延回路１６の出力の信号ＶＲは、時定数に従って上昇する（図８（ｃ））。第１の期間Ｔ１において、信号ＶＲは、ＮＯＲ１５の論理しきい電圧よりも高くなる。信号ＶＤは、ローレベルに変化する（図８（ｄ））。信号ＶＤは、ローサイド制御信号ＶＬの立上がりを第１の期間Ｔ１だけ遅延させ、さらに反転させた信号になる。
【００９３】
ローサイド制御信号ＶＬがハイレベルに変化してから第１の期間Ｔ１経過後、信号ＶＤは、ローレベルになり（図８（ｄ））、短絡検出回路１７ａのＤＦＦがクロックされる。このとき、出力電圧ＶＬＸは、ローレベルである（図８（ｆ）の一点鎖線Ｐで囲んだ部分）。そのため、短絡検出回路１７ａは、短絡を検出せず、短絡検出信号ＶＳはローレベルのままである（図８（ｈ））。
【００９４】
第３のトランジスタ１４は、オンになり、出力電圧ＶＬＸは、接地電位０Ｖまで低下する（図８（ｆ））。
ローサイド制御信号ＶＬがローレベル、ハイサイド制御信号ＶＨがハイレベルに変化すると、ローサイドスイッチ４はオフ、ハイサイドスイッチ３はオンに切り替えられる。次サイクル以降、同様の動作が繰り返される。
【００９５】
また、第１の期間Ｔ１の経過時に、出力電圧ＶＬＸがハイレベルの場合（図８（ｆ）の一点破線Ｑで囲んだ部分）、短絡検出回路１７ａは、短絡を検出してハイレベルを出力する（図８（ｈ））。
【００９６】
ＡＮＤ１９にハイレベルの短絡検出信号ＶＳが入力され、ＡＮＤ１９は、ローレベルを出力する。信号ＶＤは、ハイレベルになる。第１のトランジスタ１１はオン、第２のトランジスタ１２はオフ、第３のトランジスタ１４はオフになる。
したがって、ローサイドスイッチ４は、オフに切り替えられる。
【００９７】
このように、駆動回路７ｂは、ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルのとき、ハイサイドスイッチ３をオン、ローサイドスイッチ４をオフに切り替える。
【００９８】
また、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルに変化したとき、ハイサイドスイッチ３をオフに切り替える。同時に、ローサイドスイッチ４に第１の期間Ｔ１の間は、第１の電圧Ｖ１を供給する。このとき、ローサイドスイッチ４の電流ＩＬは、オン抵抗Ｒｏｎ＝Ｒｏｎ１に制限される。
【００９９】
そして、第１の期間経過後は、第１の電圧Ｖ１よりも高い第２の電圧Ｖ２として内部電源電圧ＶＩ１を供給してローサイドスイッチ４をオンに切り替える。このときのローサイドスイッチ４のオン抵抗Ｒｏｎ＝Ｒｏｎ２は、第１の期間Ｔ１における値Ｒｏｎ１よりも小さくなっている。
【０１００】
スイッチング回路１ｂにおいては、ローサイドスイッチ４がオフからオンに変化するときの第１の期間Ｔ１の間、ゲート駆動電圧を低くすることにより、ローサイドスイッチ４の電流を制限している。そのため、出力端子５が電源端子２と短絡した場合でも、ローサイドスイッチ４に過電流が流れるのを防ぎ、破壊を防止すことができる。
【０１０１】
また、ローサイド制御信号ＶＬがローレベルからハイレベルに変化してから第１の期間Ｔ１の経過後に、出力端子５の出力電圧ＶＬＸがハイレベルのままの場合、短絡検出信号ＶＳがハイレベルになる。ＡＮＤ１９は、ローレベルを出力して、ローサイドスイッチ４をオフさせる。そのため、ローサイドスイッチ４に過電流が連続的に流れるのを防ぎ、破壊を防止する。
【０１０２】
なお、図１、図５、図７にそれぞれ表したスイッチング回路１、１ａ、１ｂにおいては、ハイサイドスイッチ３は、ＰＭＯＳ、ローサイドスイッチ４は、ＮＭＯＳでそれぞれ構成されている。しかし、ハイサイドスイッチ３、ローサイドスイッチ４は、ともにＮＭＯＳ、ＰＭＯＳでもよい。
【０１０３】
また、図７に表したスイッチング回路１ｂにおいては、第１のトランジスタ１１及び第２のトランジスタ１２は、ＮＭＯＳ、第３のトランジスタ１４は、ＰＭＯＳでそれぞれ構成されている。しかし、第１のトランジスタ１１及び第２のトランジスタ１２は、ＰＭＯＳ、第３のトランジスタ１４は、ＮＭＯＳでそれぞれ構成されてもよい。
【０１０４】
また、図１、図５にそれぞれ表したスイッチング回路１、１ａにおいては、内部電源線１３に内部電源電圧−ＶＩ２を供給している。しかし、内部電源電圧−ＶＩ２を供給せず、内部電源線１３は、接地端子ＧＮＤに接続されていてもよい。
また、図７に表したスイッチング回路１ｂにおいては、内部電源線１３に内部電源電圧ＶＩ１を供給している。しかし、内部電源電圧ＶＩ１を供給せず、内部電源線１３は、電源端子２に接続されていてもよい。
【０１０５】
（第３の実施形態）
図９は、第３の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。
図９に表したように、ＤＣ−ＤＣコンバータ３０においては、スイッチング回路１ａに、スイッチング回路１ａを制御する制御回路３１が追加されている。スイッチング回路１ａについては、図５に表したスイッチング回路１ａと同様である。
【０１０６】
また、ＤＣ−ＤＣコンバータ３２においては、スイッチング回路１ａの出力端子５に、インダクタ３３の一端が接続されている。インダクタ３３の他端と接地端子ＧＮＤとの間に、帰還抵抗３４と３５とが直列に接続されている。さらに、平滑コンデンサ３６が、インダクタ３３の他端と接地端子ＧＮＤとの間に接続されている。
帰還抵抗３４、３５は、インダクタ３３の他端の出力電圧ＶＯＵＴを分圧した電圧ＶＦＢを制御回路３１に帰還する。
【０１０７】
制御回路３１は、スイッチング回路１にハイサイド制御信号ＶＨ、ローサイド制御信号ＶＬを出力する。制御回路３１は、インダクタ３３の他端の出力電圧ＶＯＵＴに応じて、スイッチング回路１ａを制御する。
【０１０８】
図１０は、図９に表したＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）はゲート電圧ＶＧ、（ｄ）はスイッチング回路の出力電圧ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【０１０９】
なお、図１０（ｂ）においては、ローサイドスイッチ４がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図１０（ｃ）においては、ハイサイドスイッチ３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、ハイサイドスイッチ３とローサイドスイッチ４とが同時にオンになることを避けるために、デッドタイムＴｄが設けられている。
【０１１０】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき（図１０（ａ）、（ｂ））、ハイサイドスイッチ３のゲート電圧ＶＧは、ハイレベルである（図１０（ｃ））。ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンである。このとき、スイッチング回路１ａの出力電圧（出力端子５の電圧）ＶＬＸは、ローレベルである（図１０（ｄ））。ローサイドスイッチ４には、インダクタ３３の電流ＩＬＬと等しい回生電流ＩＬが流れている（図１０（ｆ）、（ｇ））。
【０１１１】
制御回路３１がハイサイド制御信号ＶＨをローレベルからハイレベル、ローサイド制御信号ＶＬをハイレベルからローレベルに切り替えると（図２（ａ）、（ｂ））、ローサイドスイッチ４はオフになる。ローサイドスイッチ４を流れていた回生電流ＩＬは、寄生ダイオードＤＬを流れる。
【０１１２】
また、ゲート電圧ＶＧは、第１の期間Ｔ１の間、第１の電圧Ｖ１になる（図１０（ｃ））。ここで、第１の電圧Ｖ１は、図２において説明したように、内部電源電圧ＶＩ２よりも低く設定されている。ハイサイドスイッチ３のオン抵抗Ｒｏｎ＝Ｒｏｎ１は、内部電源電圧ＶＩ２を供給した場合よりも大きい値になっている。そのため、寄生ダイオードＤＬの逆方向電流はオン抵抗Ｒｏｎ＝Ｒｏｎ１に制限され、ハイサイドスイッチ３の電流ＩＨとして流れる（図１０（ｅ）の一点鎖線Ｒで囲んだ部分）。インダクタ３３の電流ＩＬＬは増加していく（図１０（ｇ））。
【０１１３】
ハイサイド制御信号ＶＨがハイレベルに変化してから第１の期間Ｔ１経過後、出力電圧ＶＬＸは、ハイレベルであるため（図１０（ｄ）の一点鎖線Ｐで囲んだ部分）、短絡検出回路１７は、短絡を検出せず、ゲート電圧ＶＧは、第２の電圧Ｖ２＝−ＶＩ２になる（図１０（ｃ））。スイッチング回路１ａの出力電圧ＶＬＸは、電源電圧ＶＩＮまで上昇する（図１０（ｄ））。
【０１１４】
このとき、寄生ダイオードＤＬの逆方向回復時間Ｔｒｒとほぼ等しい第１の期間Ｔ１を経過しているため、寄生ダイオードＤＬの逆方向回復電流はすでに減少している。ハイサイドスイッチ３の電流ＩＨ及びインダクタ３３の電流ＩＬＬは、ほぼ直線的に上昇していく（図１０（ｅ）、（ｇ））。
【０１１５】
制御回路３１がハイサイド制御信号ＶＨをローレベル、ローサイド制御信号ＶＬをハイレベルに変化させと、ハイサイドスイッチ３はオフ、ローサイドスイッチ４はオンに切り替えられる。ローサイドスイッチ４には、インダクタ３３の回生電流ＩＬＬが流れる（図１０（ｆ）、（ｇ））。次サイクル以降、同様の動作が繰り返される。
【０１１６】
また、第１の期間Ｔ１の経過時に、出力電圧ＶＬＸがローレベルの場合（図１０（ｄ）の一点破線Ｑで囲んだ部分）、短絡検出回路１７は、短絡を検出して、ゲート電圧ＶＧは、ハイレベルになる（図１０（ｃ））。ハイサイドスイッチ３は、オフに切り替えられ、ハイサイドスイッチ３の電流ＩＨは０になる（図１０（ｅ））。
【０１１７】
このように、ＤＣ−ＤＣコンバータ３２においては、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき、ハイサイドスイッチ３をオフ、ローサイドスイッチ４をオンに切り替える。このとき、ローサイドスイッチ４にインダクタ３３の電流ＩＬＬに等しい回生電流ＩＬが流れる。
【０１１８】
また、ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルに変化したとき、ローサイドスイッチ４をオフに切り替える。同時に、ハイサイドスイッチ３を第１の期間Ｔ１の間は、第１の電圧Ｖ１を供給してオンに切り替える。このとき、ハイサイドスイッチ３の電流ＩＨは、オン抵抗Ｒｏｎ＝Ｒｏｎ１に制限されたローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復電流が流れることになる。
【０１１９】
そして、第１の期間経過後は、第１の電圧Ｖ１よりも高い第２の電圧Ｖ２として電源電圧ＶＩＮを供給する。このときのハイサイドスイッチ３のオン抵抗Ｒｏｎ＝Ｒｏｎ２は、第１の期間Ｔ１における値よりも小さくなっている。
【０１２０】
ＤＣ−ＤＣコンバータ３２においては、ハイサイドスイッチ３がオフからオンに変化するときの第１の期間Ｔ１の間ゲート駆動電圧を低くすることにより、寄生ダイオードＤＬの逆方向回復電流が抑制される。そして第１の期間Ｔ１の経過後、寄生ダイオードＤＬに流れる電流がなくなるころに、ハイサイドスイッチ３のゲート駆動電圧が高くなり、オン抵抗をより小さくする。
【０１２１】
また、ハイサイド制御信号ＶＨがローレベルからハイレベルに変化してから第１の期間Ｔ１の経過後に、出力端子５の出力電圧ＶＬＸがローレベルのままの場合、短絡が検出され、ゲート駆動電圧にハイレベルを出力して、ハイサイドスイッチ３をオフさせる。ハイサイドスイッチ３に過電流が連続的に流れるのを防ぎ、破壊を防止する。
なお、第１の期間Ｔ１の間に、出力端子５と接地端子ＧＮＤとが短絡した場合でも、ハイサイドスイッチ３を流れる電流ＩＨは、比較的高いオン抵抗により制限された値になる。
【０１２２】
図９においては、スイッチング回路１ａを用いたＤＣ−ＤＣコンバータ３２の構成を例示した。しかし、スイッチング回路１、１ｂを用いてＤＣ−ＤＣコンバータを構成することもできる。すなわち、図９に表したスイッチング回路１ａを、図１に表したスイッチング回路１または図７に表したスイッチング回路１ｂに置き換えた構成である。
【０１２３】
図１１は、図９に表したＤＣ−ＤＣコンバータの主要な信号の他のタイミングチャートであり、（ａ）はハイサイド制御信号ＶＨ、（ｂ）はローサイド制御信号ＶＬ、（ｃ）はゲート電圧ＶＧ、（ｄ）はスイッチング回路の出力電圧ＶＬＸ、（ｅ）はハイサイド電流ＩＨ、（ｆ）はローサイド電流ＩＬ、（ｇ）はインダクタ電流ＩＬＬを表す。
【０１２４】
図１１においては、スイッチング回路１ｂを用いたＤＣ−ＤＣコンバータの主要な信号を表している。
なお、図１１（ａ）においては、ハイサイドスイッチ３がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図１１（ｃ）においては、ローサイドスイッチ４がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、ハイサイドスイッチ３とローサイドスイッチ４とが同時にオンになることを避けるために、デッドタイムＴｄが設けられている。
【０１２５】
ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルのとき（図１１（ａ）、（ｂ））、ローサイドスイッチ４のゲート電圧ＶＧは、ローレベルである（図１１（ｃ））。ハイサイドスイッチ３はオン、ローサイドスイッチ４はオフである。このとき、スイッチング回路１ｂの出力電圧（出力端子５の電圧）ＶＬＸは、ハイレベルである（図１１（ｄ））。ローサイドスイッチ４には、インダクタ３３の電流ＩＬＬと等しい回生電流ＩＬが流れている（図１１（ｆ）、（ｇ））。
【０１２６】
制御回路３１がハイサイド制御信号ＶＨをハイレベルからローレベル、ローサイド制御信号ＶＬをローレベルからハイレベルに切り替えると（図２（ａ）、（ｂ））、ハイサイドスイッチ３はオフになる。
【０１２７】
ローサイドスイッチ４のゲート電圧ＶＧは、第１の期間Ｔ１の間、第１の電圧Ｖ１になる（図１１（ｃ））。ここで、第１の電圧Ｖ１は、図８において説明したように、内部電源電圧ＶＩ１よりも低く設定されている。ローサイドスイッチ４のオン抵抗Ｒｏｎは、内部電源電圧ＶＩ１を供給した場合よりも大きい値になっている。そのため、ローサイドスイッチ４の電流ＩＬは、オン抵抗Ｒｏｎ＝Ｒｏｎ１に制限される（図１１（ｆ））。インダクタ３３の電流ＩＬＬは減少していく（図１０（ｇ））。
【０１２８】
ローサイド制御信号ＶＬがハイレベルに変化してから第１の期間Ｔ１経過後、出力電圧ＶＬＸは、ローレベルであるため（図１１（ｄ）の一点鎖線Ｐで囲んだ部分）、短絡は検出されず、ゲート電圧ＶＧは、第２の電圧Ｖ２＝ＶＩ１になる（図１１（ｃ））。スイッチング回路１ｂの出力電圧ＶＬＸは、接地端子ＧＮＤの電位０Ｖまで低下する（図１１（ｄ））。
ローサイドスイッチ４の電流ＩＬ及びインダクタ３３の電流ＩＬＬは、ほぼ直線的に減少していく（図１１（ｆ）、（ｇ））。
【０１２９】
制御回路３１がハイサイド制御信号ＶＨをハイレベル、ローサイド制御信号ＶＬをローレベルに変化させと、ハイサイドスイッチ３はオン、ローサイドスイッチ４はオフに切り替えられる。ハイサイドスイッチ３には、ローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復電流Ｉｒｒにより電流ＩＨが流れる（図１０（ｅ））。次サイクル以降、同様の動作が繰り返される。
【０１３０】
また、第１の期間Ｔ１の経過時に、出力電圧ＶＬＸがハイレベルの場合（図１１（ｄ）の一点破線Ｑで囲んだ部分）、短絡が検出されてゲート電圧ＶＧは、ローレベルになる（図１１（ｃ））。ローサイドスイッチ４は、オフに切り替えられ、ローサイドスイッチ４の電流ＩＬは０になる（図１０（ｆ））。
【０１３１】
このように、スイッチング回路１ｂを用いた場合、ハイサイド制御信号ＶＨがハイレベル、ローサイド制御信号ＶＬがローレベルのとき、ハイサイドスイッチ３をオン、ローサイドスイッチ４をオフに切り替える。このとき、ハイサイドスイッチ３にローサイドスイッチ４の寄生ダイオードＤＬの逆方向回復電流Ｉｒｒにより電流ＩＨが流れる。
【０１３２】
また、ハイサイド制御信号ＶＨがローレベル、ローサイド制御信号ＶＬがハイレベルに変化したとき、ハイサイドスイッチ３をオフに切り替える。同時に、ローサイドスイッチ４に第１の期間Ｔ１の間は、第１の電圧Ｖ１を供給する。このとき、ローサイドスイッチ４の電流ＩＬは、オン抵抗Ｒｏｎ＝Ｒｏｎ１に制限される。
【０１３３】
そして、第１の期間経過後は、第１の電圧Ｖ１よりも高い第２の電圧Ｖ２として内部電源電圧ＶＩ１を供給してローサイドスイッチ４をオンに切り替える。このときのローサイドスイッチ４のオン抵抗Ｒｏｎ＝Ｒｏｎ２は、第１の期間Ｔ１における値よりも小さくなっている。
【０１３４】
このように、ローサイドスイッチ４がオフからオンに変化するときの第１の期間Ｔ１の間ゲート駆動電圧を低くすることにより、ローサイドスイッチ４を流れる電流を制限することができる。そして第１の期間Ｔ１の経過後、ローサイドスイッチ４のゲート駆動電圧が高くなり、オン抵抗をより小さくする。
【０１３５】
そのため、ローサイド制御信号ＶＬがローレベルからハイレベルに変化してから第１の期間Ｔ１の経過後に、出力端子５の出力電圧ＶＬＸがハイレベルの場合、短絡が検出され、ゲート駆動電圧にローレベルを出力して、ローサイドスイッチ４をオフさせる。ローサイドスイッチ４に過電流が連続的に流れるのを防ぎ、破壊を防止する。
なお、第１の期間Ｔ１の間に、出力端子５と電源端子２とが短絡した場合でも、ローサイドスイッチ４を流れる電流ＩＬは、比較的高いオン抵抗により制限された値になる。
【０１３６】
なお、スイッチング回路１、１ａ、１ｂを用いたＤＣ−ＤＣコンバータについて説明した。しかし、スイッチング回路としては、図１に表したスイッチング回路１または図５に表したスイッチング回路１ａにおいて、内部電源線１３を接地端子ＧＮＤに接続してもよい。図７に表したスイッチング回路１ｂにおいて、内部電源線１３を電源端子２に接続してもよい。
【０１３７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３８】
１、１ａ、１ｂ…スイッチング回路、 ２…電源端子、 ３…ローサイドスイッチ、 ４…ローサイドスイッチ、 ５…出力端子（接続点）、 ６…誘導性負荷、 ７、７ａ、７ｂ…駆動回路、 ８、９、１０…否定回路（ＩＮＶ）、 １１…第１のトランジスタ、 １２…第２のトランジスタ、 １３…内部電源線、 １４…第３のトランジスタ、 １６…遅延回路、 １７、１７ａ、１７ｂ…短絡検出回路、 １８…制御端子、 ２０、２２…論理積の否定回路（ＮＡＮＤ）、 ３０、３２…ＤＣ−ＤＣコンバータ、 ３１…制御回路、 ３３…インダクタ、 ３４…帰還抵抗、 ３６…平滑コンデンサ
【特許請求の範囲】
【請求項１】
電源端子と出力端子との間に接続されたハイサイドスイッチと、
前記出力端子と接地端子との間に接続されたローサイドスイッチと、
制御信号に応じて、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれか一方のスイッチをオフし、第１の期間の間第１の電圧を他方のスイッチの制御端子に供給して前記他方のスイッチをオンさせ、前記第１の期間経過後に前記他方のスイッチの前記制御端子に前記第１の電圧よりも高い第２の電圧を供給する駆動回路と、
を備えたことを特徴とするスイッチング回路。
【請求項２】
前記駆動回路は、前記第１の期間経過後において前記出力端子の短絡を検出したときは前記他方をオフに切り替え、前記出力端子の短絡を検出しないときは前記他方に前記第２の電圧を供給することを特徴とする請求項１記載のスイッチング回路。
【請求項３】
前記第１の期間は、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれかの寄生ダイオードの逆方向回復時間以下であることを特徴とする請求項１または２に記載のスイッチング回路。
【請求項４】
前記第１の期間は、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれかの寄生ダイオードの逆方向回復時間以上であることを特徴とする請求項１または２に記載のスイッチング回路。
【請求項５】
前記駆動回路は、前記第１の電圧を前記ハイサイドスイッチに供給し、前記第１の期間経過後に前記出力端子と前記接地端子との短絡を検出したとき前記ハイサイドスイッチをオフに切り替えることを特徴とする請求項２〜４のいずれか１つに記載のスイッチング回路。
【請求項６】
前記駆動回路は、前記第１の電圧を前記ローサイドスイッチに供給し、前記第１の期間経過後に前記出力端子と前記電源端子との短絡を検出したとき前記ローサイドスイッチをオフに切り替えることを特徴とする請求項２〜４のいずれか１つに記載のスイッチング回路。
【請求項７】
請求項１〜６のいずれか１つに記載のスイッチング回路と、
入力された電圧に応じて制御信号を出力して前記スイッチング回路を制御する制御回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【請求項８】
前記出力端子に一端が接続されたインダクタと、
前記インダクタの他端と接地端子との間に接続され、前記制御回路に電圧を帰還する帰還抵抗と、
をさらに備えたことを特徴とする請求項７記載のＤＣ−ＤＣコンバータ。
【請求項１】
電源端子と出力端子との間に接続されたハイサイドスイッチと、
前記出力端子と接地端子との間に接続されたローサイドスイッチと、
制御信号に応じて、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれか一方のスイッチをオフし、第１の期間の間第１の電圧を他方のスイッチの制御端子に供給して前記他方のスイッチをオンさせ、前記第１の期間経過後に前記他方のスイッチの前記制御端子に前記第１の電圧よりも高い第２の電圧を供給する駆動回路と、
を備えたことを特徴とするスイッチング回路。
【請求項２】
前記駆動回路は、前記第１の期間経過後において前記出力端子の短絡を検出したときは前記他方をオフに切り替え、前記出力端子の短絡を検出しないときは前記他方に前記第２の電圧を供給することを特徴とする請求項１記載のスイッチング回路。
【請求項３】
前記第１の期間は、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれかの寄生ダイオードの逆方向回復時間以下であることを特徴とする請求項１または２に記載のスイッチング回路。
【請求項４】
前記第１の期間は、前記ハイサイドスイッチ及び前記ローサイドスイッチのいずれかの寄生ダイオードの逆方向回復時間以上であることを特徴とする請求項１または２に記載のスイッチング回路。
【請求項５】
前記駆動回路は、前記第１の電圧を前記ハイサイドスイッチに供給し、前記第１の期間経過後に前記出力端子と前記接地端子との短絡を検出したとき前記ハイサイドスイッチをオフに切り替えることを特徴とする請求項２〜４のいずれか１つに記載のスイッチング回路。
【請求項６】
前記駆動回路は、前記第１の電圧を前記ローサイドスイッチに供給し、前記第１の期間経過後に前記出力端子と前記電源端子との短絡を検出したとき前記ローサイドスイッチをオフに切り替えることを特徴とする請求項２〜４のいずれか１つに記載のスイッチング回路。
【請求項７】
請求項１〜６のいずれか１つに記載のスイッチング回路と、
入力された電圧に応じて制御信号を出力して前記スイッチング回路を制御する制御回路と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
【請求項８】
前記出力端子に一端が接続されたインダクタと、
前記インダクタの他端と接地端子との間に接続され、前記制御回路に電圧を帰還する帰還抵抗と、
をさらに備えたことを特徴とする請求項７記載のＤＣ−ＤＣコンバータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２０００８３（Ｐ２０１２−２０００８３Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６２７５６（Ｐ２０１１−６２７５６）
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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