スイッチング素子の駆動回路
【課題】誤動作を防止することによって従来よりも信頼性を高めた、スイッチング素子の駆動回路を提供する。
【解決手段】スイッチング素子Ｑ５の駆動回路ＨＶＩＣにおいて、論理回路Ｕ１５は、内部状態に応じて高電位側のスイッチング素子Ｑ５をオン／オフに切替えるための制御信号を出力する。第１の抵抗部ＲＰ１は、第３の電源ノードＶＢと第１のノードＮＤ１との間に設けられる。第２の抵抗部Ｒ２は、第１のノードＮＤ１と第２のノードＮＤ２との間に設けられる。第１の制御用スイッチング素子Ｑ１は、第２のノードＮＤ２と第１の電源ノードＧＮＤとの間に設けられ、第１のパルス信号ＰＬＳ１を受けたときに導通する。第１の比較部Ｕ４は、第１のノードＮＤ１の電位が第１の閾値以下の場合に活性状態となる第１の信号Ｓｏｎを出力する。第１および第２の抵抗部ＲＰ１，Ｒ２の少なくとも一方の抵抗値は、上記の制御信号の変化に基づいたタイミングで変化する。
【解決手段】スイッチング素子Ｑ５の駆動回路ＨＶＩＣにおいて、論理回路Ｕ１５は、内部状態に応じて高電位側のスイッチング素子Ｑ５をオン／オフに切替えるための制御信号を出力する。第１の抵抗部ＲＰ１は、第３の電源ノードＶＢと第１のノードＮＤ１との間に設けられる。第２の抵抗部Ｒ２は、第１のノードＮＤ１と第２のノードＮＤ２との間に設けられる。第１の制御用スイッチング素子Ｑ１は、第２のノードＮＤ２と第１の電源ノードＧＮＤとの間に設けられ、第１のパルス信号ＰＬＳ１を受けたときに導通する。第１の比較部Ｕ４は、第１のノードＮＤ１の電位が第１の閾値以下の場合に活性状態となる第１の信号Ｓｏｎを出力する。第１および第２の抵抗部ＲＰ１，Ｒ２の少なくとも一方の抵抗値は、上記の制御信号の変化に基づいたタイミングで変化する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体スイッチング素子の制御電極を駆動するための駆動回路に関する。
【背景技術】
【０００２】
ＰＷＭ（Pulse Width Modulation）インバータなどの電力変換装置には、直流電源の正極と負極との２つの半導体スイッチング素子が直列（いわゆるトーテムポール型）に接続されたアームが複数設けられる。各アームの高電位側のスイッチング素子を駆動する回路として近年、トランスやフォトカプラによる絶縁を行なわない、いわゆるレベルシフト回路が使用される。
【０００３】
たとえば、特開２０００−２５２８０９号公報（特許文献１）は、この種のレベルシフト回路の構成例を開示する。同文献によると、レベルシフト回路は、第１、第２の２つの可制御半導体素子と、直流電源と、第１、第２の２つの負荷抵抗と、ロジック回路と、信号無効化手段とを備える。各可制御半導体素子は、電位の基準となる電極が共通電位に接続され、この電位基準電極と制御電極との間に導通用信号を入力する期間、電位基準電極と主電極との間が導通状態となる。直流電源は、一極が共通電位と所定の高電位との間で変動する外部回路の所定の部位に接続され、この二電位間の電圧より低い電圧を持つ。第１、第２の２つの負荷抵抗は、この直流電源の他極に一端が接続され、他端がそれぞれ第１、第２の可制御半導体素子の主電極に接続される。ロジック回路は、上記の直流電源のもとで作動する。第１、第２の可制御半導体素子の制御電極には、それぞれにタイミングを異にしてパルス状の導通用信号が入力される。このときの可制御半導体素子の導通によって第１、第２の負荷抵抗に生ずるパルス状の電圧降下が信号としてロジック回路に伝えられる。信号無効化手段は、第１、第２の負荷抵抗に同時にパルス状の電圧降下が生じたときは、この電圧降下の信号をロジック回路へ伝えることを防止する。具体的に、信号無効化手段は、ロジック回路へ伝える第１の負荷抵抗の電圧降下の信号を、第２の負荷抵抗の電圧降下に基づき生成したマスク用信号によってマスクし、同じくロジック回路へ伝える第２の負荷抵抗の電圧降下の信号を、第１の負荷抵抗の電圧降下に基づき生成したマスク用信号によってマスクする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２５２８０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記文献のレベルシフト回路を含む駆動回路を用いて、高電位側のスイッチング素子を駆動してオフからオンに遷移させる場合あるいは低電位側のスイッチング素子を駆動してオンからオフに遷移させる場合、トーテムポールの中点電位が上昇する。このとき、各可制御半導体素子の主電極と基板（共通電位）との間の接合容量（寄生容量）を充電することになり、第１、第２の２つの負荷抵抗に寄生容量を充電する充電電流が流れる。この結果、第１、第２の負荷抵抗に同時に電圧降下が生じることになる。通常、製造上のばらつきなどによって第１、第２の可制御半導体素子の寄生容量にずれがあるので、第１、第２の負荷抵抗による電圧降下量にもずれが生じることになる。電圧降下量のずれが大きいと上記の信号無効化手段によるマスクが働かないので、ロジック回路に誤信号が伝えられる可能性がある。
【０００６】
この発明の目的は、誤動作を防止することによって従来よりも信頼性を高めた、スイッチング素子の駆動回路を提供することである。
【課題を解決するための手段】
【０００７】
この発明は一局面において、第１の電源ノードとそれより高電位に設定される第２の電源ノードとの間に直列に接続された２つのスイッチング素子のうち高電位側のスイッチング素子の駆動回路であって、第３の電源ノードと、論理回路と、第１および第２の抵抗部と、第１の制御用スイッチング素子と、第１の比較部とを備える。第３の電源ノードは、２つのスイッチング素子の接続ノードの電位よりも高電位に設定される。論理回路は、内部状態として第１および第２の状態を有し、内部状態に応じて高電位側のスイッチング素子をオン状態またはオフ状態に切替えるために、第１および第２の状態にそれぞれ対応して第１および第２の論理レベルに切替わる制御信号を出力する。第１の抵抗部は、第３の電源ノードと第１のノードとの間に設けられる。第２の抵抗部は、第１のノードと第２のノードとの間に設けられる。第１の制御用スイッチング素子は、第２のノードと第１の電源ノードとの間に設けられ、第１のパルス信号を受けたときに導通する。第１の比較部は、第１のパルス信号に応じて論理回路を第１の状態から第２の状態に切替えるために、第１のノードの電位が第１の閾値以下の場合に活性状態となる第１の信号を出力する。第１および第２の抵抗部の少なくとも一方の抵抗値は、少なくとも制御信号の変化に基づいたタイミングで変化する。
【発明の効果】
【０００８】
この発明の一局面によるスイッチング素子の駆動回路によれば、第１および第２の抵抗部の少なくとも一方の抵抗値を、少なくとも制御信号の変化に基づいたタイミングで変化させることによって、誤動作を防止することができるので従来よりも信頼性を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１によるスイッチング素子の駆動回路（高耐圧ＩＣ）ＨＶＩＣの構成を示す回路図である。
【図２】図１の駆動回路ＨＶＩＣがＨブリッジの高電位側スイッチング素子Ｑ５に接続された場合を示す図である。
【図３】図１の駆動回路ＨＶＩＣの動作を示すタイミング図である。
【図４】図１の駆動回路ＨＶＩＣの変形例を示す回路図である。
【図５】この発明の実施の形態２によるスイッチング素子の駆動回路ＨＶＩＣｂの構成を示す回路図である。
【図６】図１の駆動回路ＨＶＩＣの動作と図５の駆動回路ＨＶＩＣｂの動作とを対比して示すタイミング図である。
【図７】図５の駆動回路ＨＶＩＣｂにおいて、低電位側スイッチング素子Ｑ６がターンオフする場合のタイミング図である。
【図８】この発明の実施の形態３によるスイッチング素子の駆動回路ＨＶＩＣｃの構成を示す回路図である。
【図９】図８に示す定電流源Ｉ１の構成の一例を示す回路図である。
【図１０】図８の駆動回路ＨＶＩＣｃの動作を示すタイミング図である。
【図１１】この発明の実施の形態４によるスイッチング素子の駆動回路ＨＶＩＣｄの構成を示す回路図である。
【図１２】図１１の駆動回路ＨＶＩＣｄの動作を示すタイミング図である。
【図１３】この発明の実施の形態５によるスイッチング素子の駆動回路ＨＶＩＣｅの構成を示す回路図である。
【図１４】図１３の駆動回路ＨＶＩＣｅの動作を示すタイミング図である。
【図１５】この発明の実施の形態６によるスイッチング素子の駆動回路ＨＶＩＣｆの構成を示す回路図である。
【図１６】図１３の駆動回路ＨＶＩＣｅの動作と図１５の駆動回路ＨＶＩＣｆの動作とを対比して示すタイミング図である。
【図１７】図１５の駆動回路ＨＶＩＣｆにおいて、低電位側スイッチング素子Ｑ６がターンオフする場合のタイミング図である。
【発明を実施するための形態】
【００１０】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１１】
＜実施の形態１＞
［駆動回路ＨＶＩＣの構成］
図１は、この発明の実施の形態１によるスイッチング素子の駆動回路（高耐圧ＩＣ）ＨＶＩＣの構成を示す回路図である。
【００１２】
図１を参照して、駆動回路ＨＶＩＣは、入力信号ＩＮに応じてトーテムポール接続された高電位側スイッチング素子Ｑ５をオン状態およびオフ状態に駆動するための集積回路（ＩＣ：Integrated Circuit）である。高電位側スイッチング素子Ｑ５および低電位側スイッチング素子Ｑ６は、高電圧電源ＨＶが接続される高電位側電源ノードＨＶＮと低電位側電源ノード（接地ノード）ＧＮＤとの間に直列に接続される。図１には、高電位側スイッチング素子Ｑ５および低電位側スイッチング素子Ｑ６の一例としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が示される。
【００１３】
高電位側スイッチング素子（ＩＧＢＴ）Ｑ５のコレクタとエミッタとの間には高電位側フリーホイールダイオードＤ３が逆バイアス方向に接続される。低電位側スイッチング素子（ＩＧＢＴ）Ｑ６のコレクタとエミッタとの間には低電位側フリーホイールダイオードＤ４が逆バイアス方向に接続される。高電位側スイッチング素子Ｑ５と低電位側スイッチング素子Ｑ６との接続ノードＮＤ０は、駆動回路ＨＶＩＣの仮想接地ノードＶＳに接続される。高電位側スイッチング素子Ｑ５の制御電極（ＩＧＢＴのゲート）は、駆動回路ＨＶＩＣの信号出力ノードＨＯに接続される。駆動回路ＨＶＩＣの電源ノードＶＢと仮想接地ノードＶＳの間には直流電源Ｖ１が接続される。低電位側スイッチング素子Ｑ６の制御電極は、低電位側用の駆動回路の信号出力ノードＬＯと接続される。
【００１４】
駆動回路ＨＶＩＣは、ワンショットパルス発生回路Ｃ１と、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタＱ１，Ｑ２（制御用スイッチング素子）と、高電圧回路部Ｃ２とを含む。ワンショットパルス発生回路Ｃ１は、入力信号ＩＮの立上がりエッジに同期して高電位側スイッチング素子Ｑ５をオン状態にするためのパルス信号ＰＬＳ１を生成して出力し、入力信号ＩＮの立下がりエッジに同期して高電位側スイッチング素子Ｑ５をオフ状態にするためのパルス信号ＰＬＳ２を生成して出力する。
【００１５】
ＮＭＯＳトランジスタＱ１は、高電圧回路部Ｃ２のノードＮＤ２と接地ノードＧＮＤとの間に接続され、ワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ１をゲートに受けることによって導通する。これによって高電圧回路部Ｃ２にパルス信号ＰＬＳ１が伝達される。ＮＭＯＳトランジスタＱ２は、高電圧回路部Ｃ２のノードＮＤ４と接地ノードＧＮＤとの間に接続され、ワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ２をゲートに受けることによって導通する。これによって高電圧回路部Ｃ２にパルス信号ＰＬＳ２が伝達される。
【００１６】
ワンショットパルス発生回路Ｃ１によってパルス信号ＰＬＳ１，ＰＬＳ２をＮＭＯＳトランジスタＱ１，Ｑ２のゲートに供給する理由は、ＮＭＯＳトランジスタＱ１，Ｑ２の負荷抵抗として用いられている抵抗素子Ｒ１〜Ｒ４の電流消費を抑えるためである。入力信号がパルス信号であるので、入力信号を保持するためにＲＳフリップフロップＵ１５が高電圧回路部Ｃ２に設けられている。
【００１７】
高電圧回路部Ｃ２は、抵抗素子Ｒ１〜Ｒ４と、クランプ用のダイオードＤ１，Ｄ２と、インバータＵ１〜Ｕ４と、フィルタ回路Ｃ３と、ＲＳフリップフロップＵ１５と、出力段回路Ｃ４とを含む。
【００１８】
抵抗素子Ｒ１，Ｒ２は、この順番で電源ノードＶＢとノードＮＤ２との間に直列に接続される（以下、抵抗素子Ｒ１，Ｒ２の接続ノードをノードＮＤ１と称する）。ＮＭＯＳトランジスタＱ１がパルス信号ＰＬＳ１を受けて導通すると、抵抗素子Ｒ１，Ｒ２およびＮＭＯＳトランジスタＱ１を介して電源ノードＶＢから接地ノードＧＮＤに電流が流れる。これによって抵抗素子Ｒ１，Ｒ２に生じたパルス状の電圧降下が、ノードＮＤ１，ＮＤ２
での電位変化として検出される。
【００１９】
同様に抵抗素子Ｒ３，Ｒ４は、この順番で電源ノードＶＢとノードＮＤ４との間に直列に接続される（以下、抵抗素子Ｒ３，Ｒ４の接続ノードをノードＮＤ３と称する）。ＮＭＯＳトランジスタＱ２がパルス信号ＰＬＳ２を受けて導通すると、抵抗素子Ｒ３，Ｒ４およびＮＭＯＳトランジスタＱ２を介して電源ノードＶＢから接地ノードＧＮＤに電流が流れる。これによって抵抗素子Ｒ３，Ｒ４に生じたパルス状の電圧降下が、ノードＮＤ３，ＮＤ４での電位変化として検出される。
【００２０】
ノードＮＤ１の電位変化は高電位側スイッチング素子Ｑ５をオン状態にするためのオン信号Ｓｏｎとして用いられる。ノードＮＤ３の電位変化は高電位側スイッチング素子Ｑ５をオフ状態にするためのオフ信号Ｓｏｆｆとして用いられる。ノードＮＤ２の電位変化は、オフ信号Ｓｏｆｆをマスクするためのマスク信号Ｍｏｎとして用いられる。ノードＮＤ４の電位変化はオン信号Ｓｏｎをマスクするためのマスク信号Ｍｏｆｆとして用いられる。
【００２１】
ダイオードＤ１は、抵抗素子Ｒ１，Ｒ２に過大な電流が流れないように、仮想接地ノードＶＳとノードＮＤ２との間に、仮想接地ノードＶＳ側がアノードとなるように接続される。ダイオードＤ２は、抵抗素子Ｒ３，Ｒ４に過大な電流が流れないように、仮想接地ノードＶＳとノードＮＤ４との間に、仮想接地ノードＶＳ側がアノードとなるように接続される。
【００２２】
インバータＵ１〜Ｕ４は直流電源Ｖ１によって駆動される。インバータＵ４は、ノードＮＤ１からオン信号Ｓｏｎを受けて、オン信号ＳｏｎがインバータＵ４の閾値以下になるとハイレベル（Ｈレベルとも記載する）の信号を出力する、インバータＵ３は、ノードＮＤ２からマスク信号Ｍｏｎを受けて、マスク信号ＭｏｎがインバータＵ３の閾値以下になるとＨレベルの信号を出力する。インバータＵ１は、ノードＮＤ３からオフ信号Ｓｏｆｆを受けて、オフ信号ＳｏｆｆがインバータＵ１の閾値以下になるとＨレベルの信号を出力する。インバータＵ２は、ノードＮＤ４からマスク信号Ｍｏｆｆを受けて、マスク信号ＭｏｆｆがインバータＵ２の閾値以下になるとＨレベルの信号を出力する。以下の説明では、インバータＵ１〜Ｕ４の閾値は全て等しいとする。
【００２３】
フィルタ回路Ｃ３は、ＮＡＮＤ回路Ｕ５〜Ｕ７と、インバータＵ８〜Ｕ１２と、ＮＯＲ回路Ｕ１３，Ｕ１４とを含む。これらの各要素およびＲＳフリップフロップＵ１５は直流電源Ｖ１によって駆動される。
【００２４】
ＮＡＮＤ回路Ｕ７は、インバータＵ４の出力の論理レベルを反転するＮＯＴ回路（インバータ）として用いられる。ＮＡＮＤ回路Ｕ７の出力はインバータＵ１０,Ｕ１２を介して、ＮＯＲ回路Ｕ１４の第１の入力ノードに入力される。したがって、ＮＯＲ回路Ｕ１４の第１の入力ノードには、オン信号ＳｏｎがインバータＵ４の閾値以下となったとき、ローレベル（Ｌレベルとも記載する）の信号が入力される。
【００２５】
ＮＡＮＤ回路Ｕ５は、インバータＵ１の出力の論理レベルを反転するＮＯＴ回路（インバータ）として用いられる。ＮＡＮＤ回路Ｕ５の出力はインバータＵ８,Ｕ１１を介して、ＮＯＲ回路Ｕ１３の第１の入力ノードに入力される。したがって、ＮＯＲ回路Ｕ１３の第１の入力ノードには、オフ信号ＳｏｆｆがインバータＵ１の閾値以下となったとき、Ｌレベルの信号が入力される。
【００２６】
ＮＡＮＤ回路Ｕ６は、インバータＵ２およびＵ３の出力を受ける。ＮＡＮＤ回路Ｕ６の出力は、インバータＵ９を介してＮＯＲ回路Ｕ１３，Ｕ１４の各第２の入力ノードに入力される。したがって、ＮＯＲ回路Ｕ１３，Ｕ１４の各第２の入力ノードには、マスク信号ＭｏｎがインバータＵ３の閾値以下となりかつマスク信号ＭｏｆｆがインバータＵ２の閾値以下となったときに、Ｈレベルの信号が入力される。
【００２７】
ＮＯＲ回路Ｕ１４の出力はＲＳフリップフロップＵ１５のセット端子（Ｓ）に入力され、ＮＯＲ回路Ｕ１３の出力はＲＳフリップフロップＵ１５のリセット端子（Ｒ）に入力される。したがって、ＲＳフリップフロップＵ１５のセット端子（Ｓ）には、オン信号ＳｏｎがインバータＵ４の閾値以下となりかつマスク信号ＭｏｆｆがインバータＵ２の閾値を超えていれば、Ｈレベルの信号が入力される。ＲＳフリップフロップＵ１５のリセット端子（Ｒ）には、オフ信号ＳｏｆｆがインバータＵ１の閾値以下となりかつマスク信号ＭｏｎがインバータＵ３の閾値を超えていれば、Ｈレベルの信号が入力される。
【００２８】
出力段回路Ｃ４は、ＮＭＯＳトランジスタＱ３，Ｑ４を含む。ＮＭＯＳトランジスタＱ３，Ｑ４は、この順で電源ノードＶＢと仮想接地ノードＶＳとの間に直列に接続される。ＮＭＯＳトランジスタＱ３のゲートはＲＳフリップフロップＵ１５の出力端子（Ｑ）と接続され、ＮＭＯＳトランジスタＱ４のゲートはＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）と接続される。ＮＭＯＳトランジスタＱ３，Ｑ４の接続ノードは信号出力ノードＨＯを介して、高電位側スイッチング素子Ｑ５の制御電極（ＩＧＢＴのゲート）に接続される。したがって、ＲＳフリップフロップＵ１５がセットされた状態のとき、高電位側スイッチング素子Ｑ５がオン状態になり、ＲＳフリップフロップＵ１５がリセットされた状態のとき、高電位側スイッチング素子Ｑ５がオフ状態になる。
【００２９】
高電圧回路部Ｃ２は、さらに、抵抗素子Ｒ５，Ｒ６と、スイッチＳＷ１，ＳＷ２とを含む。
【００３０】
抵抗素子Ｒ５は、電源ノードＶＢとノードＮＤ１との間に抵抗素子Ｒ１と並列に設けられる。スイッチＳＷ１（制御用スイッチング素子）は、電源ノードＶＢとノードＮＤ１との間に抵抗素子Ｒ５と直列に設けられる。スイッチＳＷ１は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力信号がＨレベルになったときオン状態になる。
【００３１】
抵抗素子Ｒ６は、電源ノードＶＢとノードＮＤ３との間に抵抗素子Ｒ３と並列に設けられる。スイッチＳＷ２（制御用スイッチング素子）は、電源ノードＶＢとノードＮＤ３との間に抵抗素子Ｒ６と直列に設けられる。スイッチＳＷ２は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の出力信号がＨレベルになったときオン状態になる。
【００３２】
スイッチＳＷ１，ＳＷ２として、たとえば、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタやＮＭＯＳトランジスタを用いることができる。ＰＭＯＳトランジスタを用いる場合は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）または反転出力端子（ＱＢ）とＰＭＯＳトランジスタのゲートとの間にインバータが設けられる。
【００３３】
図１において、抵抗素子Ｒ１，Ｒ５とスイッチＳＷ１とによって抵抗部ＲＰ１が構成される。抵抗部ＲＰ１の抵抗値は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の論理レベルに応じて変化する。抵抗素子Ｒ３，Ｒ６とスイッチＳＷ２とによって抵抗部ＲＰ３が構成される。抵抗部ＲＰ３の抵抗値は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の論理レベルに応じて変化する。図１の駆動回路ＨＶＩＣでは、このような抵抗値の変化する抵抗部ＲＰ１，ＲＰ３をＮＭＯＳトランジスタＱ１，Ｑ２の負荷抵抗として用いることによって、駆動回路ＨＶＩＣの誤動作を防止することができる。
【００３４】
［誤動作のメカニズム］
抵抗部ＲＰ１，ＲＰ３の動作を説明するのに先立って、抵抗部ＲＰ１，ＲＰ３に代えて抵抗素子Ｒ１，Ｒ３が設けられている場合（すなわち、抵抗素子Ｒ５，Ｒ６およびスイッチＳＷ１，ＳＷ２が設けられていない場合）に、駆動回路ＨＶＩＣに誤動作が生じる理由について説明する。
【００３５】
図２は、図１の駆動回路ＨＶＩＣがＨブリッジの高電位側スイッチング素子Ｑ５に接続された場合を示す図である。図２を参照して、高電位側電源ノードＨＶＮと接地ノードＧＮＤとの間には、さらに、高電位側スイッチング素子Ｑ５ｂと低電位側スイッチング素子Ｑ６ｂがこの順で直列に接続される。スイッチング素子Ｑ５ｂ，Ｑ６ｂとそれぞれ逆並列にフリーホイールダイオードＤ３ｂ，Ｄ４ｂが設けられる。スイッチング素子Ｑ５，Ｑ６の接続ノードＮＤ０と、スイッチング素子Ｑ５ｂ，Ｑ６ｂの接続ノードＮＤ０ｂとの間に誘導性の負荷Ｌ１が接続される。図２において、スイッチング素子Ｑ５，Ｑ６，Ｑ５ｂ，Ｑ６ｂはＩＧＢＴである。
【００３６】
図２において、トランジスタＱ５ｂ，Ｑ６がオン状態、トランジスタＱ５，Ｑ６ｂがオフ状態であったとする。この状態から、トランジスタＱ６がオフ状態になると、オン状態のトランジスタＱ５ｂ、負荷Ｌ１、およびダイオードＤ３を介してフリーホイール電流が流れる。この結果、ノードＮＤ０（仮想接地ノードＶＳ）の電位が上昇する（言い換えると、仮想接地ノードＶＳに正のｄＶ／ｄｔが印加される）。電源ノードＶＢの電位は仮想接地ノードＶＳの電位に直流電源Ｖ１の電圧を加算した値に等しいので、仮想接地ノードＶＳの電位が上昇すると電源ノードＶＢの電位も同じ電圧変化率で上昇する。
【００３７】
トランジスタＱ５ｂ，Ｑ６がオフ状態、トランジスタＱ５，Ｑ６ｂがオン状態の場合にも同様のことが生じる。この状態から、トランジスタＱ６ｂがオフ状態になると、ノードＮＤ０（すなわち、仮想接地ノードＶＳ）の電位が上昇する（すなわち、仮想接地ノードＶＳに正のｄＶ／ｄｔが印加される）場合がある。３相インバータの場合も上記と同様に、仮想接地ノードＶＳの電位が上昇する（すなわち、仮想接地ノードＶＳに正のｄＶ／ｄｔが印加される）場合がある。
【００３８】
再び図１を参照して、駆動回路ＨＶＩＣの信号出力ノードＨＯがＬレベルの状態で、ノードＬＯの電位がＨレベルからＬレベルに変化したことによって、低電位側スイッチング素子Ｑ６がオン状態からオフ状態に変化したとする。このとき、仮想接地ノードＶＳの電位および電源ノードＶＢの電位は低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇する。この結果、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板間の接合容量（寄生容量）が充電されることになるので、抵抗素子Ｒ１，Ｒ２および抵抗素子Ｒ３，Ｒ４に寄生容量の充電電流が流れる。この充電電流による電圧降下によって、次段のインバータＵ１〜Ｕ４の入力電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は低下する。ここで、オン信号用のＮＭＯＳトランジスタＱ１の寄生容量のほうがオフ信号用のＮＭＯＳトランジスタＱ２の寄生容量よりも大きければ、ノードＮＤ１，ＮＤ２の電位（すなわち、オン信号Ｓｏｎおよびマスク信号Ｍｏｎ）のほうがノードＮＤ３，ＮＤ４の電位（すなわち、オフ信号Ｓｏｆｆおよびマスク信号Ｍｏｆｆ）よりも低下することになる。この結果、マスク信号ＭｏｆｆがインバータＵ２の閾値よりも低下する前にオン信号ＳｏｎがインバータＵ４の閾値よりも低下すれば、ＲＳフリップフロップＵ１５のセット端子（Ｓ）にＨレベルの信号が入力され、これによって、高電位側スイッチング素子Ｑ５はオフ状態からオン状態へと誤動作することになる。
【００３９】
［駆動回路ＨＶＩＣの動作］
図３は、図１の駆動回路ＨＶＩＣの動作を示すタイミング図である。図３では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）、出力端子（Ｑ）、リセット端子（Ｒ）、およびセット端子（Ｓ）の各電圧波形、ならびに駆動回路ＨＶＩＣの信号出力ノードＨＯの電圧波形が示される。以下、図１、図３を参照して図１の抵抗部ＲＰ１，ＲＰ３の機能について説明する。
【００４０】
図３において、初期状態ではＲＳフリップフロップＵ１５はリセットされた状態であり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣの信号出力ノードＨＯはＬレベルになり、抵抗部ＲＰ１のスイッチＳＷ１はオン状態になり、抵抗部ＲＰ３のスイッチＳＷ２はオフ状態になる。スイッチＳＷ１がオン状態であるので、抵抗部ＲＰ１の抵抗値（電源ノードＶＢとノードＮＤ１との間の抵抗値）は、抵抗素子Ｒ１とＲ５との並列合成抵抗（Ｒ１／／Ｒ５と記載する）となり、スイッチＳＷ１がオフ状態の場合の抵抗値（抵抗素子Ｒ１の抵抗値）より小さい。一方、抵抗部ＲＰ３の抵抗値（電源ノードＶＢとノードＮＤ３との間の抵抗値）は、スイッチＳＷ２がオフ状態であるので抵抗素子Ｒ３の抵抗値であり、抵抗素子Ｒ３とＲ６との並列合成抵抗（Ｒ３／／Ｒ６と記載する）よりも大きい。
【００４１】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、抵抗部ＲＰ１（電源ノードＶＢとノードＮＤ１との間）の抵抗値（Ｒ１／／Ｒ５）と、抵抗部ＲＰ３（電源ノードＶＢとノードＮＤ３との間）の抵抗値（Ｒ３）との違いによって電圧降下量が異なるので、ノードＮＤ３，ＮＤ４の電位（Ｓｏｆｆ，Ｍｏｆｆ）はノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）よりも低くなる。
【００４２】
このため、時刻ｔ２でマスク信号Ｍｏｆｆが最初にインバータＵ２の閾値ＴＨ以下となる。これによって、インバータＵ２の出力がＨレベルに切替わる。次に時刻ｔ３でオフ信号ＳｏｆｆがインバータＵ１の閾値ＴＨ以下となることによって、インバータＵ１の出力がＨレベルに切替わる。次に時刻ｔ４でマスク信号ＭｏｎがインバータＵ３の閾値ＴＨ以下となることによって、インバータＵ３の出力がＨレベルに切替わる。次に時刻ｔ５でオン信号ＳｏｎがインバータＵ４の閾値ＴＨ以下となることによって、インバータＵ４の出力がＨレベルに切替わる。時刻ｔ３からｔ４の間で、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）への入力がＨレベルになるが、ＲＳフリップフロップＵ１５は元々リセットされた状態であるので出力端子（Ｑ）および反転出力端子（ＱＢ）の論理レベルは変化しない。この結果、駆動回路ＨＶＩＣの信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣは正常な動作を行なうことができる。
【００４３】
次の時刻ｔ６で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ７で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【００４４】
［変形例］
図４は、図１の駆動回路ＨＶＩＣの変形例を示す回路図である。この変形例では、図４（Ａ）に示すように電源ノードＶＢと接地ノードＧＮＤとの間に、抵抗素子Ｒ１、抵抗部ＲＰ２、およびＭＯＳトランジスタＱ１がこの順で直列に設けられる。さらに、図４（Ｂ）に示すように電源ノードＶＢと接地ノードＧＮＤとの間に、抵抗素子Ｒ３、抵抗部ＲＰ４、およびＭＯＳトランジスタＱ２がこの順で直列に設けられる。
【００４５】
図４（Ａ）を参照して、抵抗部ＲＰ２は、ノードＮＤ１，ＮＤ２間に設けられた抵抗素子Ｒ２と、ノードＮＤ２とＮＭＯＳトランジスタＱ１のドレイン（ノードＮＤ７）との間に設けられた抵抗素子Ｒ７と、抵抗素子Ｒ７と並列に設けられたスイッチＳＷ１とを含む。スイッチＳＷ１は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）がＨレベルのときオン状態になり、Ｌレベルのときオフ状態になる。したがって、ＲＳフリップフロップＵ１５がセット状態の場合には、ＮＭＯＳトランジスタＱ１の寄生容量による充電電流が抵抗素子Ｒ７を流れずにスイッチＳＷ１を介してバイパスされる。一方、ＲＳフリップフロップＵ１５がリセット状態の場合には、ＮＭＯＳトランジスタＱ１の寄生容量による充電電流が抵抗素子Ｒ７を流れるので、ノードＮＤ１，ＮＤ２の電位の低下がセット状態の場合に比べて減少する。この結果、誤動作を防止することができる。
【００４６】
図４（Ｂ）を参照して、抵抗部ＲＰ３は、ノードＮＤ３，ＮＤ４間に設けられた抵抗素子Ｒ３と、ノードＮＤ４とＮＭＯＳトランジスタＱ２のドレイン（ノードＮＤ８）との間に設けられた抵抗素子Ｒ８と、抵抗素子Ｒ８と並列に設けられたスイッチＳＷ２とを含む。スイッチＳＷ２は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）がＨレベルのときオン状態になり、Ｌレベルのときオフ状態になる。したがって、ＲＳフリップフロップＵ１５がリセット状態の場合には、ＮＭＯＳトランジスタＱ２の寄生容量による充電電流が抵抗素子Ｒ８を流れずにスイッチＳＷ２を介してバイパスされる。一方、ＲＳフリップフロップＵ１５がセット状態の場合には、ＮＭＯＳトランジスタＱ２の寄生容量による充電電流が抵抗素子Ｒ８を流れるので、ノードＮＤ３，ＮＤ４の電位の低下がセット状態の場合に比べて減少する。この結果、誤動作を防止することができる。
【００４７】
以上をまとめると、電源ノードＶＢとオン信号Ｓｏｎが検出されるノードＮＤ１との間に抵抗部ＲＰ１が設けられ、ノードＮＤ１とＮＭＯＳトランジスタＱ１との間に抵抗部ＲＰ２が設けられる。そして、ＲＳフリップフロップＵ１５がリセット状態（高電位側スイッチング素子Ｑ５がオフ状態）の場合にはセット状態（高電位側スイッチング素子Ｑ５がオン状態）の場合に比べて、抵抗部ＲＰ１の抵抗値に対する抵抗部ＲＰ２の抵抗値の比率が増加するように、抵抗部ＲＰ１，ＲＰ２の少なくとも一方の抵抗値が変化する。これによって、高電位側のスイッチング素子Ｑ５がオフ状態からオン状態に誤動作するのを防止できる。
【００４８】
同様に、電源ノードＶＢとオフ信号Ｓｏｆｆが検出されるノードＮＤ３との間に抵抗部ＲＰ３が設けられ、ノードＮＤ３とＮＭＯＳトランジスタＱ２との間に抵抗部ＲＰ４が設けられる。そして、ＲＳフリップフロップＵ１５がセット状態（高電位側スイッチング素子Ｑ５がオン状態）の場合にはリセット状態（高電位側スイッチング素子Ｑ５がオフ状態）の場合に比べて、抵抗部ＲＰ３の抵抗値に対する抵抗部ＲＰ４の抵抗値の比率が増加するように、抵抗部ＲＰ３，ＲＰ４の少なくとも一方の抵抗値が変化する。これによって、高電位側のスイッチング素子Ｑ５がオン状態からオフ状態に誤動作するのを防止できる。
【００４９】
＜実施の形態２＞
図１に示す実施の形態１による駆動回路ＨＶＩＣでは、スイッチＳＷ１およびＳＷ２のいずれかが常時オン状態になっている。このため、パルス信号ＰＬＳ１がＮＭＯＳトランジスタＱ１に入力されたときにＲＳフリップフロップＵ１５のセット端子（Ｓ）に入力される信号のパルス幅や、パルス信号ＰＬＳ２がＮＭＯＳトランジスタＱ２に入力されたときにＲＳフリップフロップＵ１５のリセット端子（Ｒ）に入力される信号のパルス幅が、従来よりも短くなる。この結果、従来よりもノイズ耐量が低下するという問題がある。
【００５０】
実施の形態２による駆動回路ＨＶＩＣｂでは、仮想接地ノードＶＳの電位が上昇した場合のみスイッチＳＷ１，ＳＷ２が導通状態になるように、スイッチＳＷ１，ＳＷ２の制御シーケンスをマスク信号Ｍｏｎ，Ｍｏｆｆを用いたものに変更する。これによってノイズ耐量の低下を防止することができる。以下、具体的に説明する。
【００５１】
図５は、この発明の実施の形態２によるスイッチング素子の駆動回路ＨＶＩＣｂの構成を示す回路図である。
【００５２】
図５の高電圧回路部Ｃ２ｂに設けられた抵抗部ＲＰ１ｂは、ＡＮＤ回路Ｕ１６をさらに含む点で図１の抵抗部ＲＰ１と異なる。ＡＮＤ回路Ｕ１６は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力とインバータＵ２の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をスイッチＳＷ１に供給する。スイッチＳＷ１は、ＡＮＤ回路Ｕ１６から受けた信号がＨレベルのとき導通する。
【００５３】
図５の高電圧回路部Ｃ２ｂに設けられた抵抗部ＲＰ３ｂは、ＡＮＤ回路Ｕ１７をさらに含む点で図１の抵抗部ＲＰ３と異なる。ＡＮＤ回路Ｕ１７は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の出力とインバータＵ３の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をスイッチＳＷ２に供給する。スイッチＳＷ２は、ＡＮＤ回路Ｕ１７から受けた信号がＨレベルのとき導通する。
【００５４】
図５のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５５】
図６は、図１の駆動回路ＨＶＩＣの動作と図５の駆動回路ＨＶＩＣｂの動作とを対比して示すタイミング図である。図６の左側のグラフには高電位側スイッチング素子Ｑ５をターンオンさせる場合の駆動回路ＨＶＩＣ（実施の形態１）の各部の電圧波形が示される。図６の右側のグラフには同じ場合の駆動回路ＨＶＩＣｂ（実施の形態２）の各部の電圧波形が示される。左右のそれぞれのグラフにおいて、上から順に、ワンショットパルス発生回路Ｃ１の入力信号ＩＮおよび出力パルス信号ＰＬＳ１，ＰＬＳ２の各電圧波形、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ３、Ｕ４，Ｕ２，Ｕ１の各出力電圧波形、ＲＳフリップフロップＵ１５の出力端子（Ｑ）および反転出力端子（ＱＢ）の電圧波形、スイッチＳＷ２，ＳＷ１のオン／オフの状態、ＲＳフリップフロップＵ１５のセット端子（Ｓ）およびリセット端子（Ｒ）の各電圧波形ならびに駆動回路ＨＶＩＣ，ＨＶＩＣｂの信号出力ノードＨＯの電圧波形が示される。
【００５６】
まず、図１および図６の左側のグラフを参照して、実施の形態１による駆動回路ＨＶＩＣの場合について説明する。この場合、初期状態では、ワンショットパルス発生回路Ｃ１の入力信号ＩＮがＬレベルである。このとき、ＲＳフリップフロップＵ１５はリセットされた状態であるので、出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。図１の駆動回路ＨＶＩＣの場合には、スイッチＳＷ１がオン状態になっているため、抵抗部ＲＰ１（ノードＮＤ１と電源ノードＶＢとの間）の抵抗値は抵抗素子Ｒ１の抵抗値と抵抗素子Ｒ５の抵抗値との並列合成抵抗（Ｒ１／／Ｒ５）になる。
【００５７】
時刻ｔ１に入力信号ＩＮがＨレベルに切替わることによってワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ１（パルス幅は時刻ｔ１から時刻ｔ４まで）が出力される。この結果、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が低下する。
【００５８】
次の時刻ｔ２に、ノードＮＤ２の電位（マスク信号Ｍｏｎ）がインバータＵ３の閾値ＴＨ以下となるので、インバータＵ３の出力がＨレベルに切替わる。
【００５９】
次の時刻ｔ３に、ノードＮＤ１の電位（オン信号Ｓｏｎ）がインバータＵ４の閾値ＴＨ以下となるので、インバータＵ４の出力がＨレベルに切替わる。これによって、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力がＨレベルになるので、ＲＳフリップフロップＵ１５の出力端子（Ｑ）がＨレベルに切替わり、反転出力端子（ＱＢ）がＬレベルに切替わり、駆動回路ＨＶＩＣの信号出力ノードＨＯがＨレベルに切替わる。さらに、ＲＳフリップフロップＵ１５の出力端子（Ｑ）および反転出力端子（ＱＢ）の電圧変化に伴ってスイッチＳＷ１がオフ状態になり、スイッチＳＷ２がオン状態になる。スイッチＳＷ１がオフ状態になると、抵抗部ＲＰ１（ノードＮＤ１と電源ノードＶＢとの間）の抵抗値は抵抗素子Ｒ１の抵抗値に増大するので、時刻ｔ３以前よりも急峻にオン信号Ｓｏｎおよびマスク信号Ｍｏｎが低下する。
【００６０】
次の時刻ｔ４で、ＮＭＯＳトランジスタＱ１のゲート入力（ＰＬＳ２）が０Ｖに戻るので、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が元の電位（電源ノードＶＢの電位）に戻る。この結果、インバータＵ３，Ｕ４の出力がＬレベルに切替わり、ＲＳフリップフロップＵ１５へのセット端子（Ｓ）への入力がＬレベルに戻る。
【００６１】
次に、図１および図６の右側のグラフを参照して、実施の形態２による駆動回路ＨＶＩＣｂの場合について説明する。この場合、初期状態では、スイッチＳＷ１がオフ状態である点を除いて左側のグラフと同じである。スイッチＳＷ１はＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力とインバータＵ２との出力によって制御される。初期状態では反転出力端子（ＱＢ）はＨレベルであるが、インバータＵ２の出力がＬレベルであるので、スイッチＳＷ１はオフ状態となっている。この結果、抵抗部ＲＰ１ｂ（ノードＮＤ１と電源ノードＶＢとの間）の抵抗値は抵抗素子Ｒ１の抵抗値に等しい。
【００６２】
時刻ｔ１１で、入力信号ＩＮがＨレベルに切替わることによってワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ１（パルス幅は時刻ｔ１１から時刻ｔ１４まで）が出力される。この結果、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が低下する。このときの電位低下の速度は、図６の左側のグラフに比べてノードＶＢ，ＮＤ１間の抵抗値が増大したために速くなる。
【００６３】
時刻ｔ１２で、ノードＮＤ２の電位（マスク信号Ｍｏｎ）がインバータＵ３の閾値ＴＨ以下となるので、インバータＵ３の出力がＨレベルに切替わる。
【００６４】
次の時刻ｔ１３で、ノードＮＤ１の電位（オン信号Ｓｏｎ）がインバータＵ４の閾値ＴＨ以下となるので、インバータＵ４の出力がＨレベルに切替わる。これによって、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力がＨレベルになるので、ＲＳフリップフロップＵ１５の出力端子（Ｑ）がＨレベルに切替わり、反転出力端子（ＱＢ）がＬレベルに切替わり、駆動回路ＨＶＩＣｂの信号出力ノードＨＯがＨレベルに切替わる。このとき、インバータＵ３の出力がＨレベルであるので、スイッチＳＷ２がオン状態になる。
【００６５】
次の時刻ｔ１４で、ＮＭＯＳトランジスタＱ１のゲート入力（ＰＬＳ２）が０Ｖに戻るので、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が元の電位（電源ノードＶＢの電位）に戻る。この結果、インバータＵ３，Ｕ４の出力がＬレベルに切替わり、ＲＳフリップフロップＵ１５へのセット端子（Ｓ）への入力がＬレベルに戻り、スイッチＳＷ２がオフ状態に戻る。
【００６６】
ＲＳフリップフロップＵ１５のセット端子（Ｓ）に入力される信号のパルス幅を、実施の形態１の場合（時刻ｔ３から時刻ｔ４まで）と実施の形態２の場合（時刻ｔ１３から時刻ｔ１４まで）とを比較する。そうすると、実施の形態２の場合のパルス幅（時刻ｔ１３から時刻ｔ１４まで）は、実施の形態１の場合のパルス幅（時刻ｔ３から時刻ｔ４まで）に比べて長くなる。この結果、実施の形態２の場合のノイズ耐量は実施の形態１の場合に比べて改善する。
【００６７】
図７は、図５の駆動回路ＨＶＩＣｂにおいて、低電位側スイッチング素子Ｑ６がターンオフする場合のタイミング図である。図７では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）および出力端子（Ｑ）の各電圧波形、スイッチＳＷ１，ＳＷ２のオン／オフの状態、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）およびセット端子（Ｓ）の各電圧波形ならびに駆動回路ＨＶＩＣｂの信号出力ノードＨＯの電圧波形が示される。
【００６８】
図７において、初期状態ではＲＳフリップフロップＵ１５はリセット状態にあり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣｂの信号出力ノードＨＯはＬレベルになり、抵抗部ＲＰ３のスイッチＳＷ２はオフ状態になる。抵抗部ＲＰ１のスイッチＳＷ１は、インバータＵ２の出力がＬレベルであるのでオフ状態になる。よって、抵抗部ＲＰ１ｂ（電源ノードＶＢとノードＮＤ１との間）の抵抗値は、抵抗素子Ｒ１の抵抗値に等しくなり、抵抗部ＲＰ３ｂ（電源ノードＶＢとノードＮＤ３との間）の抵抗値は、抵抗素子Ｒ３の抵抗値に等しくなる。
【００６９】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、抵抗素子Ｒ１，Ｒ２の抵抗値と抵抗素子Ｒ３，Ｒ４の抵抗値とがそれぞれ等しく、かつ、ＮＭＯＳトランジスタＱ１，Ｑ２の寄生容量が互いに等しければ、ノードＮＤ１の電位（オン信号Ｓｏｎ）とノードＮＤ３の電位（オフ信号Ｓｏｆｆ）は同じ速度で低下し、ノードＮＤ２の電位（マスク信号Ｍｏｎ）とノードＮＤ４の電位（マスク信号Ｍｏｆｆ）は同じ速度で低下する。
【００７０】
次の時刻ｔ２で、マスク信号Ｍｏｎ，Ｍｏｆｆが閾値ＴＨ以下となるので、インバータＵ２，Ｕ３の出力がＨレベルに切替わる。ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）がＨレベルでありかつインバータＵ２の出力がＨレベルであるので、スイッチＳＷ１がオン状態になる。この結果、抵抗部ＲＰ１ｂ（ノードＮＤ１と電源ノードＶＢとの間）の抵抗値は抵抗素子Ｒ１の抵抗値と抵抗素子Ｒ５の抵抗値との並列合成抵抗（Ｒ１／／Ｒ５）になる。この結果、時刻ｔ２以降、オン信号Ｓｏｎおよびマスク信号Ｍｏｎは、オフ信号Ｓｏｆｆおよびマスク信号Ｍｏｆｆに比べてより緩やかに低下する。
【００７１】
次の時刻ｔ３で、オフ信号Ｓｏｆｆが閾値ＴＨ以下となるので、インバータＵ１の出力がＨレベルに切替わる。マスク信号Ｍｏｎが既に閾値ＴＨ以下となっているので、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力はＬレベルのままである。
【００７２】
次の時刻ｔ４で、オン信号ＳｏｎがインバータＵ４の閾値ＴＨ以下となることによって
、インバータＵ４の出力がＨレベルに切替わる。マスク信号Ｍｏｆｆが既に閾値ＴＨ以下となっているので、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力はＬレベルのままである。
【００７３】
次の時刻ｔ５で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ６で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【００７４】
以上のように、駆動回路ＨＶＩＣｂの仮想接地ノードＶＳの電位が上昇した場合でも信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣｂは正常な動作を行なうことができる。
【００７５】
＜実施の形態３＞
図８は、この発明の実施の形態３によるスイッチング素子の駆動回路ＨＶＩＣｃの構成を示す回路図である。
【００７６】
図８の高電圧回路部Ｃ２ｃは、図１の抵抗素子Ｒ５，Ｒ６およびスイッチＳＷ１，ＳＷ２に代えて定電流供給部ＣＳ１，ＣＳ２が設けられている点で図１の高電圧回路部Ｃ２と異なる。
【００７７】
具体的に、定電流供給部ＣＳ１は、電源ノードＶＢとノードＮＤ１との間に抵抗素子Ｒ１と並列に設けられた定電流源Ｉ１と、定電流源Ｉ１とノードＮＤ１との間に定電流源Ｉ１と直列に設けられたスイッチＳＷ１とを含む。スイッチＳＷ１は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の出力を受け、出力端子（Ｑ）がＨレベルのときに導通する。したがって、定電流源Ｉ１は、高電位側スイッチング素子Ｑ５がオン状態（ＲＳフリップフロップＵ１５はセット状態）のときに、抵抗素子Ｒ２を介してオン信号Ｓｏｎを生成するためのＮＭＯＳトランジスタＱ１に電流を供給する。
【００７８】
定電流供給部ＣＳ２は、電源ノードＶＢとノードＮＤ３との間に抵抗素子Ｒ３と並列に設けられた定電流源Ｉ２と、定電流源Ｉ２とノードＮＤ３との間に定電流源Ｉ２と直列に設けられたスイッチＳＷ２とを含む。スイッチＳＷ２は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力を受け、出力端子（ＱＢ）がＨレベルのときに導通する。定電流源Ｉ２は、高電位側スイッチング素子Ｑ５がオフ状態（ＲＳフリップフロップＵ１５はリセット状態）のときに、抵抗素子Ｒ４を介してオフ信号Ｓｏｆｆを生成するためのＮＭＯＳトランジスタＱ２に電流を供給する。図８のその他の点は図１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図８において、抵抗素子Ｒ１〜Ｒ４の各々を複数の抵抗素子が直列および／または並列に接続されたものに置換することができる。この明細書では、抵抗素子が１個の場合と複数の場合とを含めて抵抗部と称する。
【００７９】
図９は、図８に示す定電流源Ｉ１の構成の一例を示す回路図である。定電流源Ｉ２の構成は定電流源Ｉ１の構成と同じであるので、図９には定電流源Ｉ１の構成が代表として示される。
【００８０】
図９を参照して、定電流源Ｉ１は、ＮＭＯＳトランジスタＱ１０１と、ＰＭＯＳトランジスタＱ１０２，Ｑ１０３と、抵抗素子Ｒ１０１と、参照電源ＶＲＥＦと、差動増幅器Ｕ１０１とを含む。差動増幅器Ｕ１０１は、電源ノードＶＢと仮想接地ノードＶＳとの間の電圧（図８の直流電源Ｖ１）によって動作する。ＰＭＯＳトランジスタＱ１０３、ＮＭＯＳトランジスタＱ１０１、および抵抗素子Ｒ１０１は、この順で電源ノードＶＢと仮想接地ノードＶＳとの間に直列に接続される。ＰＭＯＳトランジスタＱ１０２，Ｑ１０３はカレントミラーを構成する。参照電源ＶＲＥＦの負極は仮想接地ノードＶＳに接続され、正極は差動増幅器Ｕ１０１の非反転入力端子に接続される。差動増幅器Ｕ１０１の反転入力端子はＮＭＯＳトランジスタＱ１０１のソース（ノードＮＤ１０１）に接続され、差動増幅器Ｕ１０１の出力端子はＮＭＯＳトランジスタＱ１０１のゲートに接続される。
【００８１】
以上の構成によって、ＮＭＯＳトランジスタＱ１０１には参照電源ＶＲＥＦの電圧に応じた参照電流が流れる。この参照電流は、ＰＭＯＳトランジスタＱ１０３とカレントミラーを構成するＰＭＯＳトランジスタＱ１０２によってコピーされ、スイッチＳＷ１を介して抵抗素子Ｒ３およびＮＭＯＳトランジスタＱ１に供給される。
【００８２】
図１０は、図８の駆動回路ＨＶＩＣｃの動作を示すタイミング図である。図１０では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）、出力端子（Ｑ）、リセット端子（Ｒ）、およびセット端子（Ｓ）の各電圧波形、ならびに駆動回路ＨＶＩＣｃの信号出力ノードＨＯの電圧波形が示される。以下、図８、図１０を参照して図８の定電流供給部ＣＳ１，ＣＳ２の機能について説明する。
【００８３】
図１０において、初期状態ではＲＳフリップフロップＵ１５はリセットされた状態にあり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣｃの信号出力ノードＨＯはＬレベルになり、定電流供給部ＣＳ１のスイッチＳＷ１はオフ状態になり、定電流供給部ＣＳ２のスイッチＳＷ２はオン状態になる。
【００８４】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、スイッチＳＷ２がオン状態であるので、抵抗素子Ｒ２を流れる充電電流に比べて抵抗素子Ｒ４には定電流源Ｉ２による電流の分だけ多くの充電電流が流れる。この結果、ノードＮＤ３，ＮＤ４の電位（オフ信号Ｓｏｆｆおよびマスク信号Ｍｏｆｆ）は、ノードＮＤ１，ＮＤ２の電位（オン信号Ｓｏｎおよびマスク信号Ｍｏｎ）よりも低下する。
【００８５】
このため、次の時刻ｔ２でマスク信号Ｍｏｆｆが最初にインバータＵ２の閾値ＴＨ以下となる。これによって、インバータＵ２の出力がＨレベルに切替わる。
【００８６】
次の時刻ｔ３でオフ信号ＳｏｆｆがインバータＵ１の閾値ＴＨ以下となることによって、インバータＵ１の出力がＨレベルに切替わる。次の時刻ｔ４でマスク信号ＭｏｎがインバータＵ３の閾値ＴＨ以下となることによって、インバータＵ３の出力がＨレベルに切替わる。
【００８７】
時刻ｔ３からｔ４の間で、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）への入力がＨレベルになるが、ＲＳフリップフロップＵ１５は元々リセットされた状態であるので出力端子（Ｑ）および反転出力端子（ＱＢ）の論理レベルは変化しない。この結果、駆動回路ＨＶＩＣｃの信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣｃは正常な動作を行なうことができる。
【００８８】
次の時刻ｔ５でオン信号ＳｏｎがインバータＵ４の閾値ＴＨ以下となることによって、インバータＵ４の出力がＨレベルに切替わる。
【００８９】
次の時刻ｔ６で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ７で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【００９０】
実施の形態１，２の駆動回路ＨＶＩＣ，ＨＶＩＣｂでは、定電流源Ｉ１，Ｉ２の代わりに抵抗素子Ｒ５，Ｒ６が設けられていた。抵抗素子Ｒ５，Ｒ６を使用する場合には、仮想接地ノードＶＳの電位の変化率（ｄＶ／ｄｔ）に依存して、オン信号Ｓｏｎとオフ信号Ｓｏｆｆとの電位差やマスク信号Ｍｏｎ，Ｍｏｆｆ間の電位差が変化する。これに対して実施の形態３の場合には、オン信号Ｓｏｎとオフ信号Ｓｏｆｆとの電位差およぼマスク信号Ｍｏｎ，Ｍｏｆｆ間の電位差を仮想接地ノードＶＳの電位の変化率（ｄＶ／ｄｔ）に依存せず発生させることができる。このため、実施の形態３の場合には、実施の形態１，２の場合に比べてより信頼性高い駆動回路を実現することができる。
【００９１】
その他のメリットとして、定電流源Ｉ１，Ｉ２を使用することによって、実施の形態１の駆動回路ＨＶＩＣと比べてスイッチＳＷ１，ＳＷ２のオン／オフのタイミングが逆になる。このため、次にワンショットパルス発生回路Ｃ１からパルス信号が入力されるＮＭＯＳトランジスタに接続された負荷の抵抗値が変化しないので、設計が容易となる。
【００９２】
上記では、定電流源Ｉ１，Ｉ２による電流は、それぞれノードＮＤ１，ＮＤ３に注入されていたが、必ずしもこれには限らない。たとえば、ノードＮＤ１，ＮＤ２間に抵抗素子Ｒ２と直列にさらに抵抗素子を設け、これらの抵抗素子の接続ノードに定電流源Ｉ１による電流を注入するようにしてもよい。あるいは、電源ノードＶＢとノードＮＤ１との間に抵抗素子Ｒ１と直列にさらに抵抗素子を設け、これらの抵抗素子の接続ノードに定電流源Ｉ１による電流を注入するようにしてもよい。すなわち、ノードＮＤ１とＮＭＯＳトランジスタＱ１との間に１または複数の抵抗素子からなる抵抗部が設けられている場合に、これらの抵抗素子の少なくとも１つを介してＮＭＯＳトランジスタＱ１に電流が供給されるようにすればよい。定電流源Ｉ２の場合も同様である。
【００９３】
＜実施の形態４＞
図１１は、この発明の実施の形態４によるスイッチング素子の駆動回路ＨＶＩＣｄの構成を示す回路図である。
【００９４】
図１１の高電圧回路部Ｃ２ｄに設けられた定電流供給部ＣＳ１ｂは、ＡＮＤ回路Ｕ１６をさらに含む点で図８の定電流供給部ＣＳ１と異なる。ＡＮＤ回路Ｕ１６は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の出力とインバータＵ３の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をスイッチＳＷ１に供給する。スイッチＳＷ１は、ＡＮＤ回路Ｕ１６から受けた信号がＨレベルのとき導通する。
【００９５】
図１１の高電圧回路部Ｃ２ｄに設けられた定電流供給部ＣＳ２ｂは、ＡＮＤ回路Ｕ１７をさらに含む点で図８の定電流供給部ＣＳ２と異なる。ＡＮＤ回路Ｕ１７は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力とインバータＵ２の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をスイッチＳＷ２に供給する。スイッチＳＷ２は、ＡＮＤ回路Ｕ１７から受けた信号がＨレベルのとき導通する。
【００９６】
ＡＮＤ回路Ｕ１６、Ｕ１７を設けたことによって、パルス信号ＰＬＳ１，ＰＬＳ２を受けて高電位側スイッチング素子Ｑ５をオン状態およびオフ状態に切替えるとき、および仮想接地ノードＶＳの電位が上昇しているときのみに定電流源Ｉ１，Ｉ２を動作させるので、駆動回路の消費電力を低減させることができる。図１１のその他の点は図８の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００９７】
図１２は、図１１の駆動回路ＨＶＩＣｄの動作を示すタイミング図である。図１２では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）および出力端子（Ｑ）の各電圧波形、スイッチＳＷ２，ＳＷ１のオン／オフの状態、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）およびセット端子（Ｓ）の各電圧波形ならびに駆動回路ＨＶＩＣｄの信号出力ノードＨＯの電圧波形が示される。
【００９８】
図１２において、初期状態ではＲＳフリップフロップＵ１５はリセット状態にあり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣｄの信号出力ノードＨＯはＬレベルになり、定電流供給部ＣＳ１ｂのスイッチＳＷ１はオフ状態になる。定電流供給部ＣＳ２ｂのスイッチＳＷ２は、インバータＵ２の出力がＬレベルであるのでオフ状態になる。
【００９９】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、スイッチＳＷ１，ＳＷ２がオフ状態であるので、定電流源Ｉ１，Ｉ２による電流供給は行われない。したがって、抵抗素子Ｒ１，Ｒ２の抵抗値と抵抗素子Ｒ３，Ｒ４の抵抗値とがそれぞれ等しく、かつ、ＮＭＯＳトランジスタＱ１，Ｑ２の寄生容量が互いに等しければ、ノードＮＤ１の電位（オン信号Ｓｏｎ）とノードＮＤ３の電位（オフ信号Ｓｏｆｆ）は同じ速度で低下し、ノードＮＤ２の電位（マスク信号Ｍｏｎ）とノードＮＤ４の電位（マスク信号Ｍｏｆｆ）は同じ速度で低下する。
【０１００】
次の時刻ｔ２で、マスク信号Ｍｏｎ，Ｍｏｆｆが閾値ＴＨ以下となるので、インバータＵ２，Ｕ３の出力がＨレベルに切替わる。ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）がＨレベルでありかつインバータＵ２の出力がＨレベルであるので、スイッチＳＷ２がオン状態になる。この結果、抵抗素子Ｒ４を介してオフ信号用のＮＭＯＳトランジスタＱ２に定電流源Ｉ２から充電電流が供給されるので、時刻ｔ２以降、オフ信号Ｓｏｆｆおよびマスク信号Ｍｏｆｆはオン信号Ｓｏｎおよびマスク信号Ｍｏｎに比べてより早く低下する。
【０１０１】
次の時刻ｔ３で、オフ信号Ｓｏｆｆが閾値ＴＨ以下となるので、インバータＵ１の出力がＨレベルに切替わる。マスク信号Ｍｏｎが既に閾値ＴＨ以下となっているので、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力はＬレベルのままである。
【０１０２】
次の時刻ｔ４で、オン信号ＳｏｎがインバータＵ４の閾値ＴＨ以下となることによって、インバータＵ４の出力がＨレベルに切替わる。マスク信号Ｍｏｆｆが既に閾値ＴＨ以下となっているので、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力はＬレベルのままである。
【０１０３】
次の時刻ｔ５で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ６で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【０１０４】
以上のように、駆動回路ＨＶＩＣｄの仮想接地ノードＶＳの電位が上昇した場合でも信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣｄは正常な動作を行なうことができる。
【０１０５】
＜実施の形態５＞
図１３は、この発明の実施の形態５によるスイッチング素子の駆動回路ＨＶＩＣｅの構成を示す回路図である。
【０１０６】
図１３の高電圧回路部Ｃ２ｅは、図１の抵抗素子Ｒ５，Ｒ６およびスイッチＳＷ１，ＳＷ２に代えて、閾値変化部ＴＨＣ１，ＴＨＣ２が設けられている点で図１の高電圧回路部Ｃ２と異なる。
【０１０７】
具体的に、閾値変化部ＴＨＣ１は、インバータＵ３の出力ノードと仮想接地ノードＶＳとの間に設けられたＮＭＯＳトランジスタＱ９と、インバータＵ４の出力ノードと仮想接地ノードＶＳとの間に設けられたＮＭＯＳトランジスタＱ１０とを含む。ＮＭＯＳトランジスタＱ９，Ｑ１０のゲートは、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）に接続される。
【０１０８】
閾値変化部ＴＨＣ２は、インバータＵ１の出力ノードと仮想接地ノードＶＳとの間に設けられたＮＭＯＳトランジスタＱ７と、インバータＵ２の出力ノードと仮想接地ノードＶＳとの間に設けられたＮＭＯＳトランジスタＱ８とを含む。ＮＭＯＳトランジスタＱ７，Ｑ８のゲートは、ＲＳフリップフロップＵ１５の出力端子（Ｑ）に接続される。
【０１０９】
図１３においてインバータＵ１〜Ｕ４はＣＭＯＳインバータである。すなわち、各インバータの出力ノードと電源ノードＶＢとの間にＰＭＯＳトランジスタが設けられ、各インバータの出力ノードと仮想接地ノードＶＳとの間にＮＭＯＳトランジスタが設けられる。これらのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートが、ノードＮＤ１〜ＮＤ４のうち対応のノードと接続される。
【０１１０】
インバータＵ１〜Ｕ４の各々は、出力ノードに接続された対応のＮＭＯＳトランジスタ（Ｑ７〜Ｑ１０）がオン状態の場合には、入力信号レベルが十分に低下しないと出力がＨレベルに変化しない。すなわち、出力ノードに接続された対応のＮＭＯＳトランジスタがオン状態の場合には、インバータの閾値が低下した状態になる。したがって、ＮＭＯＳトランジスタＱ７〜Ｑ１０のオン／オフを制御することによって、それぞれ対応するインバータＵ１〜Ｕ４の閾値を制御することができる。
【０１１１】
図１３のその他の点は図１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図１３において、抵抗素子Ｒ１〜Ｒ４の各々を複数の抵抗素子が直列および／または並列に接続されたものに置換することができる。この明細書では、抵抗素子が１個の場合と複数の場合とを含めて抵抗部と称する。
【０１１２】
図１４は、図１３の駆動回路ＨＶＩＣｅの動作を示すタイミング図である。図１４では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）、出力端子（Ｑ）、リセット端子（Ｒ）、およびセット端子（Ｓ）の各電圧波形ならびに駆動回路ＨＶＩＣｅの信号出力ノードＨＯの電圧波形が示される。
【０１１３】
図１４において、初期状態ではＲＳフリップフロップＵ１５はリセット状態にあり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣｅの信号出力ノードＨＯはＬレベルになり、閾値変化部ＴＨＣ１のＮＭＯＳトランジスタＱ９，Ｑ１０はオン状態になり、閾値変化部ＴＨＣ２のＮＭＯＳトランジスタＱ７，Ｑ８はオフ状態になる。これによって、インバータＵ３，Ｕ４の閾値ＴＨ２は、インバータＵ１，Ｕ２の閾値ＴＨ１よりも低下する。
【０１１４】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、抵抗素子Ｒ１，Ｒ２の抵抗値と抵抗素子Ｒ３，Ｒ４の抵抗値とがそれぞれ等しく、かつ、ＮＭＯＳトランジスタＱ１，Ｑ２の寄生容量が互いに等しければ、ノードＮＤ１の電位（オン信号Ｓｏｎ）とノードＮＤ３の電位（オフ信号Ｓｏｆｆ）は同じ速度で低下し、ノードＮＤ２の電位（マスク信号Ｍｏｎ）とノードＮＤ４の電位（マスク信号Ｍｏｆｆ）は同じ速度で低下する。
【０１１５】
次の時刻ｔ２で、マスク信号ＭｏｆｆがインバータＵ２の閾値ＴＨ１以下となるので、インバータＵ２の出力がＨレベルに切替わる。
【０１１６】
次の時刻ｔ３で、オフ信号ＳｏｆｆがインバータＵ１の閾値ＴＨ１以下となるので、インバータＵ１の出力がＨレベルに切替わる。この結果、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力信号がＨレベルに切替わる。ＲＳフリップフロップＵ１５は既にリセットされた状態であるので、出力端子Ｑおよび反転出力端子ＱＢは、それぞれＬレベルおよびＨレベルのままで変化しない。
【０１１７】
次の時刻ｔ４で、マスク信号ＭｏｎがインバータＵ３の閾値ＴＨ２以下となるので、インバータＵ３の出力がＨレベルに切替わる。これによって、オフ信号Ｓｏｆｆがマスクされるので、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力信号がＬレベルに切替わる。
【０１１８】
次の時刻ｔ５で、オン信号ＳｏｎがインバータＵ４の閾値ＴＨ２以下となるので、インバータＵ４の出力がＨレベルに切替わる。
【０１１９】
次の時刻ｔ５で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ６で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【０１２０】
以上のように、駆動回路ＨＶＩＣｅの仮想接地ノードＶＳの電位が上昇した場合でも信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣｅは正常な動作を行なうことができる。
【０１２１】
実施の形態１，２の駆動回路ＨＶＩＣ，ＨＶＩＣｂでは、抵抗値が変化する抵抗部ＲＰ１，ＲＰ２がＮＭＯＳトランジスタＱ１，Ｑ２の負荷抵抗として設けられていた。このように負荷抵抗の抵抗値を変化させる場合には、仮想接地ノードＶＳの電位の変化率（ｄＶ／ｄｔ）に依存して、オン信号Ｓｏｎとオフ信号Ｓｏｆｆとの電位差やマスク信号Ｍｏｎ，Ｍｏｆｆ間の電位差が変化する。これに対して実施の形態５の場合には、オン信号Ｓｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｎ，Ｍｏｆｆと比較される閾値を変化させているので、インバータＵ１〜Ｕ４の出力が切替わるタイミングを仮想接地ノードＶＳの電位の変化率（ｄＶ／ｄｔ）に依存せず制御することができる。このため、実施の形態５の場合には、実施の形態１，２の場合に比べて設計が容易であり、より信頼性高い駆動回路を実現することができる。
【０１２２】
＜実施の形態６＞
図１５は、この発明の実施の形態６によるスイッチング素子の駆動回路ＨＶＩＣｆの構成を示す回路図である。
【０１２３】
図１５の高電圧回路部Ｃ２ｆに設けられた閾値変化部ＴＨＣ１ｂは、ＡＮＤ回路Ｕ１６をさらに含む点で図１３の閾値変化部ＴＨＣ１と異なる。ＡＮＤ回路Ｕ１６は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力とインバータＵ２の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をＮＭＯＳトランジスタＱ９，Ｑ１０のゲートに出力する。
【０１２４】
図１５の高電圧回路部Ｃ２ｆに設けられた閾値変化部ＴＨＣ２ｂは、ＡＮＤ回路Ｕ１７をさらに含む点で図１３の閾値変化部ＴＨＣ２と異なる。ＡＮＤ回路Ｕ１７は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の出力とインバータＵ３の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をＮＭＯＳトランジスタＱ７，Ｑ８のゲートに出力する。図１５のその他の点は図１３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１２５】
図１６は、図１３の駆動回路ＨＶＩＣｅの動作と図１５の駆動回路ＨＶＩＣｆの動作とを対比して示すタイミング図である。図１６の左側のグラフには高電位側スイッチング素子Ｑ５をターンオンさせる場合の駆動回路ＨＶＩＣｅ（実施の形態５）の各部の電圧波形が示される。図１６の右側のグラフには同じ場合の駆動回路ＨＶＩＣｆ（実施の形態６）の各部の電圧波形が示される。左右のそれぞれのグラフにおいて、上から順に、ワンショットパルス発生回路Ｃ１の入力信号ＩＮおよび出力パルス信号ＰＬＳ１，ＰＬＳ２の各電圧波形、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ３、Ｕ４，Ｕ２，Ｕ１の各出力電圧波形、ＲＳフリップフロップＵ１５の出力端子（Ｑ）および反転出力端子（ＱＢ）の電圧波形、ＮＭＯＳトランジスタＱ７，Ｑ８のオン／オフの状態、ＮＭＯＳトランジスタＱ９，Ｑ１０のオン／オフの状態、ＲＳフリップフロップＵ１５のおよびセット端子（Ｓ）およびリセット端子（Ｒ）の各電圧波形ならびに駆動回路ＨＶＩＣｅ，ＨＶＩＣｆの信号出力ノードＨＯの電圧波形が示される。
【０１２６】
まず、図１３および図１６の左側のグラフを参照して、実施の形態５による駆動回路ＨＶＩＣｅの場合について説明する。この場合、初期状態では、ワンショットパルス発生回路Ｃ１の入力信号ＩＮがＬレベルである。このとき、ＲＳフリップフロップＵ１５はリセットされた状態であるので、出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。図１３の駆動回路ＨＶＩＣｅの場合には、ＮＭＯＳトランジスタＱ９，Ｑ１０がオン状態になっているため、インバータＵ３，Ｕ４の閾値ＴＨ２がインバータＵ１，Ｕ２の閾値ＴＨ１よりも低下する。
【０１２７】
時刻ｔ１に入力信号ＩＮがＨレベルに切替わることによってワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ１（パルス幅は時刻ｔ１から時刻ｔ４まで）が出力される。この結果、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が低下する。
【０１２８】
次の時刻ｔ２に、ノードＮＤ２の電位（マスク信号Ｍｏｎ）がインバータＵ３の閾値ＴＨ２以下となるので、インバータＵ３の出力がＨレベルに切替わる。
【０１２９】
次の時刻ｔ３に、ノードＮＤ１の電位（オン信号Ｓｏｎ）がインバータＵ４の閾値ＴＨ２以下となるので、インバータＵ４の出力がＨレベルに切替わる。これによって、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力がＨレベルになるので、ＲＳフリップフロップＵ１５の出力端子（Ｑ）がＨレベルに切替わり、反転出力端子（ＱＢ）がＬレベルに切替わり、駆動回路ＨＶＩＣｅの信号出力ノードＨＯがＨレベルに切替わる。さらに、ＲＳフリップフロップＵ１５の出力端子（Ｑ）および反転出力端子（ＱＢ）の電圧変化に伴ってＮＭＯＳトランジスタＱ７，Ｑ８がオン状態になり、ＮＭＯＳトランジスタＱ９，Ｑ１０がオフ状態になる。
【０１３０】
次の時刻ｔ４で、ＮＭＯＳトランジスタＱ１のゲート入力（ＰＬＳ１）が０Ｖに戻るので、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が元の電位（電源ノードＶＢの電位）に戻る。この結果、インバータＵ３，Ｕ４の出力がＬレベルに切替わり、ＲＳフリップフロップＵ１５へのセット端子（Ｓ）への入力がＬレベルに戻る。
【０１３１】
次に、図１３および図１６の右側のグラフを参照して、実施の形態６による駆動回路ＨＶＩＣｆの場合について説明する。この場合、初期状態では、ＮＭＯＳトランジスタＱ９，Ｑ１０がオフ状態である点を除いて左側のグラフと同じである。ＮＭＯＳトランジスタＱ９，Ｑ１０はＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力とインバータＵ２との出力によって制御されるため、初期状態では反転出力端子（ＱＢ）はＨレベルであるが、インバータＵ２がＬレベルであるので、ＮＭＯＳトランジスタＱ９，Ｑ１０がオフ状態となっている。この結果、インバータＵ３，Ｕ４の閾値はＴＨ１であり、ＴＨ２に低下していない。
【０１３２】
時刻ｔ１１に入力信号ＩＮがＨレベルに切替わることによってワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ１（パルス幅は時刻ｔ１１から時刻ｔ１４まで）が出力される。この結果、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が低下する。
【０１３３】
次の時刻ｔ１２で、ノードＮＤ２の電位（マスク信号Ｍｏｎ）がインバータＵ３の閾値ＴＨ１以下となるので（ただし、ＴＨ１＞ＴＨ２）、インバータＵ３の出力がＨレベルに切替わる。
【０１３４】
次の時刻ｔ１３に、ノードＮＤ１の電位（オン信号Ｓｏｎ）がインバータＵ４の閾値ＴＨ１以下となるので、インバータＵ４の出力がＨレベルに切替わる。これによって、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力がＨレベルになるので、ＲＳフリップフロップＵ１５の出力端子（Ｑ）がＨレベルに切替わり、反転出力端子（ＱＢ）がＬレベルに切替わり、駆動回路ＨＶＩＣｆの信号出力ノードＨＯがＨレベルに切替わる。このとき、インバータＵ３の出力がＨレベルであるので、ＮＭＯＳトランジスタＱ７，Ｑ８がオン状態になる。
【０１３５】
次の時刻ｔ１４で、ＮＭＯＳトランジスタＱ１のゲート入力（ＰＬＳ１）が０Ｖに戻るので、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が元の電位（電源ノードＶＢの電位）に戻る。この結果、インバータＵ３，Ｕ４の出力がＬレベルに切替わり、ＲＳフリップフロップＵ１５へのセット端子（Ｓ）への入力がＬレベルに戻り、トランジスタＱ７，Ｑ８がオフ状態なる。
【０１３６】
ＲＳフリップフロップＵ１５のセット端子（Ｓ）に入力される信号のパルス幅を、実施の形態５の場合（時刻ｔ３から時刻ｔ４まで）と実施の形態６の場合（時刻ｔ１３から時刻ｔ１４まで）とを比較する。そうすると、実施の形態６の場合のパルス幅（時刻ｔ１３から時刻ｔ１４まで）は、実施の形態５の場合のパルス幅（時刻ｔ３から時刻ｔ４まで）に比べて長くなる。この結果、実施の形態６の場合のノイズ耐量は実施の形態５の場合に比べて改善する。
【０１３７】
図１７は、図１５の駆動回路ＨＶＩＣｆにおいて、低電位側スイッチング素子Ｑ６がターンオフする場合のタイミング図である。
図１７では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）および出力端子（Ｑ）の各電圧波形、ＮＭＯＳトランジスタＱ９，Ｑ１０のオン／オフの状態、ＮＭＯＳトランジスタＱ７，Ｑ８のオン／オフの状態、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）およびセット端子（Ｓ）の各電圧波形ならびに駆動回路ＨＶＩＣｆの信号出力ノードＨＯの電圧波形が示される。
【０１３８】
図１７において、初期状態ではＲＳフリップフロップＵ１５はリセット状態にあり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣｆの信号出力ノードＨＯはＬレベルになる。インバータＵ２，Ｕ３の出力はＬレベルであるので、ＮＭＯＳトランジスタＱ７〜Ｑ１０のいずれもオフ状態になる。インバータＵ１〜Ｕ４の閾値は比較的高いＴＨ１になる（ＴＨ１＞ＴＨ２とする）。
【０１３９】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、抵抗素子Ｒ１，Ｒ２の抵抗値と抵抗素子Ｒ３，Ｒ４の抵抗値とがそれぞれ等しく、かつ、ＮＭＯＳトランジスタＱ１，Ｑ２の寄生容量が互いに等しければ、ノードＮＤ１の電位（オン信号Ｓｏｎ）とノードＮＤ３の電位（オフ信号Ｓｏｆｆ）は同じ速度で低下し、ノードＮＤ２の電位（マスク信号Ｍｏｎ）とノードＮＤ４の電位（マスク信号Ｍｏｆｆ）は同じ速度で低下する。
【０１４０】
次の時刻ｔ２で、マスク信号ＭｏｆｆがインバータＵ２の閾値ＴＨ１以下となるので、インバータＵ２の出力がＨレベルに切替わる。これによって、ＮＭＯＳトランジスタＱ９，Ｑ１０がオン状態になるので、インバータＵ３，Ｕ４の閾値をＴＨ１からＴＨ２に低下させる。
【０１４１】
次の時刻ｔ３で、オフ信号ＳｏｆｆがインバータＵ１の閾値ＴＨ１以下となるので、インバータＵ１の出力がＨレベルに切替わる。この結果、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力信号がＨレベルに切替わる。ＲＳフリップフロップＵ１５は既にリセットされた状態であるので、出力端子Ｑおよび反転出力端子ＱＢは、それぞれＬレベルおよびＨレベルのままで変化しない。
【０１４２】
次の時刻ｔ４で、マスク信号ＭｏｎがインバータＵ３の閾値ＴＨ２以下となるので、インバータＵ３の出力がＨレベルに切替わる。これによって、オフ信号Ｓｏｆｆがマスクされるので、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力信号がＬレベルに切替わる。
【０１４３】
次の時刻ｔ５で、オン信号ＳｏｎがインバータＵ４の閾値ＴＨ２以下となるので、インバータＵ４の出力がＨレベルに切替わる。
【０１４４】
次の時刻ｔ５で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ６で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【０１４５】
以上のように、駆動回路ＨＶＩＣｆの仮想接地ノードＶＳの電位が上昇した場合でも信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣｆは正常な動作を行なうことができる。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４７】
Ｃ１ ワンショットパルス発生回路、ＣＳ１，ＣＳ２，ＣＳ１ｂ，ＣＳ２ｂ 定電流供給部、ＧＮＤ 接地ノード、ＨＯ 信号出力ノード（高電位側）、ＨＶ 高電圧電源、ＨＶＩＣ，ＨＶＩＣｂ〜ＨＶＩＣｆ 駆動回路、ＨＶＮ 高電位側電源ノード、Ｉ１，Ｉ２ 定電流源、ＬＯ 信号出力ノード（低電位側）、Ｍｏｆｆ，Ｍｏｎ マスク信号、ＮＤ１〜ＮＤ４ ノード、ＰＬＳ１，ＰＬＳ２ パルス信号、Ｑ１，Ｑ２ ＮＭＯＳトランジスタ（制御用スイッチング素子）、Ｑ５ 高電位側スイッチング素子、Ｑ６ 低電位側スイッチング素子、Ｒ１〜Ｒ６ 抵抗素子、ＲＰ１〜ＲＰ４，ＲＰ１ｂ，ＲＰ２ｂ 抵抗部、ＳＷ１，ＳＷ２ スイッチ、Ｓｏｆｆ オフ信号、Ｓｏｎ オン信号、ＴＨ，ＴＨ１，ＴＨ２ 閾値、ＴＨＣ１，ＴＨＣ２，ＴＨＣ１ｂ，ＴＨＣ２ｂ 閾値変化部、Ｕ１５ フリップフロップ、Ｖ１ 直流電源、ＶＢ 電源ノード、ＶＳ 仮想接地ノード。
【技術分野】
【０００１】
この発明は半導体スイッチング素子の制御電極を駆動するための駆動回路に関する。
【背景技術】
【０００２】
ＰＷＭ（Pulse Width Modulation）インバータなどの電力変換装置には、直流電源の正極と負極との２つの半導体スイッチング素子が直列（いわゆるトーテムポール型）に接続されたアームが複数設けられる。各アームの高電位側のスイッチング素子を駆動する回路として近年、トランスやフォトカプラによる絶縁を行なわない、いわゆるレベルシフト回路が使用される。
【０００３】
たとえば、特開２０００−２５２８０９号公報（特許文献１）は、この種のレベルシフト回路の構成例を開示する。同文献によると、レベルシフト回路は、第１、第２の２つの可制御半導体素子と、直流電源と、第１、第２の２つの負荷抵抗と、ロジック回路と、信号無効化手段とを備える。各可制御半導体素子は、電位の基準となる電極が共通電位に接続され、この電位基準電極と制御電極との間に導通用信号を入力する期間、電位基準電極と主電極との間が導通状態となる。直流電源は、一極が共通電位と所定の高電位との間で変動する外部回路の所定の部位に接続され、この二電位間の電圧より低い電圧を持つ。第１、第２の２つの負荷抵抗は、この直流電源の他極に一端が接続され、他端がそれぞれ第１、第２の可制御半導体素子の主電極に接続される。ロジック回路は、上記の直流電源のもとで作動する。第１、第２の可制御半導体素子の制御電極には、それぞれにタイミングを異にしてパルス状の導通用信号が入力される。このときの可制御半導体素子の導通によって第１、第２の負荷抵抗に生ずるパルス状の電圧降下が信号としてロジック回路に伝えられる。信号無効化手段は、第１、第２の負荷抵抗に同時にパルス状の電圧降下が生じたときは、この電圧降下の信号をロジック回路へ伝えることを防止する。具体的に、信号無効化手段は、ロジック回路へ伝える第１の負荷抵抗の電圧降下の信号を、第２の負荷抵抗の電圧降下に基づき生成したマスク用信号によってマスクし、同じくロジック回路へ伝える第２の負荷抵抗の電圧降下の信号を、第１の負荷抵抗の電圧降下に基づき生成したマスク用信号によってマスクする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２５２８０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記文献のレベルシフト回路を含む駆動回路を用いて、高電位側のスイッチング素子を駆動してオフからオンに遷移させる場合あるいは低電位側のスイッチング素子を駆動してオンからオフに遷移させる場合、トーテムポールの中点電位が上昇する。このとき、各可制御半導体素子の主電極と基板（共通電位）との間の接合容量（寄生容量）を充電することになり、第１、第２の２つの負荷抵抗に寄生容量を充電する充電電流が流れる。この結果、第１、第２の負荷抵抗に同時に電圧降下が生じることになる。通常、製造上のばらつきなどによって第１、第２の可制御半導体素子の寄生容量にずれがあるので、第１、第２の負荷抵抗による電圧降下量にもずれが生じることになる。電圧降下量のずれが大きいと上記の信号無効化手段によるマスクが働かないので、ロジック回路に誤信号が伝えられる可能性がある。
【０００６】
この発明の目的は、誤動作を防止することによって従来よりも信頼性を高めた、スイッチング素子の駆動回路を提供することである。
【課題を解決するための手段】
【０００７】
この発明は一局面において、第１の電源ノードとそれより高電位に設定される第２の電源ノードとの間に直列に接続された２つのスイッチング素子のうち高電位側のスイッチング素子の駆動回路であって、第３の電源ノードと、論理回路と、第１および第２の抵抗部と、第１の制御用スイッチング素子と、第１の比較部とを備える。第３の電源ノードは、２つのスイッチング素子の接続ノードの電位よりも高電位に設定される。論理回路は、内部状態として第１および第２の状態を有し、内部状態に応じて高電位側のスイッチング素子をオン状態またはオフ状態に切替えるために、第１および第２の状態にそれぞれ対応して第１および第２の論理レベルに切替わる制御信号を出力する。第１の抵抗部は、第３の電源ノードと第１のノードとの間に設けられる。第２の抵抗部は、第１のノードと第２のノードとの間に設けられる。第１の制御用スイッチング素子は、第２のノードと第１の電源ノードとの間に設けられ、第１のパルス信号を受けたときに導通する。第１の比較部は、第１のパルス信号に応じて論理回路を第１の状態から第２の状態に切替えるために、第１のノードの電位が第１の閾値以下の場合に活性状態となる第１の信号を出力する。第１および第２の抵抗部の少なくとも一方の抵抗値は、少なくとも制御信号の変化に基づいたタイミングで変化する。
【発明の効果】
【０００８】
この発明の一局面によるスイッチング素子の駆動回路によれば、第１および第２の抵抗部の少なくとも一方の抵抗値を、少なくとも制御信号の変化に基づいたタイミングで変化させることによって、誤動作を防止することができるので従来よりも信頼性を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１によるスイッチング素子の駆動回路（高耐圧ＩＣ）ＨＶＩＣの構成を示す回路図である。
【図２】図１の駆動回路ＨＶＩＣがＨブリッジの高電位側スイッチング素子Ｑ５に接続された場合を示す図である。
【図３】図１の駆動回路ＨＶＩＣの動作を示すタイミング図である。
【図４】図１の駆動回路ＨＶＩＣの変形例を示す回路図である。
【図５】この発明の実施の形態２によるスイッチング素子の駆動回路ＨＶＩＣｂの構成を示す回路図である。
【図６】図１の駆動回路ＨＶＩＣの動作と図５の駆動回路ＨＶＩＣｂの動作とを対比して示すタイミング図である。
【図７】図５の駆動回路ＨＶＩＣｂにおいて、低電位側スイッチング素子Ｑ６がターンオフする場合のタイミング図である。
【図８】この発明の実施の形態３によるスイッチング素子の駆動回路ＨＶＩＣｃの構成を示す回路図である。
【図９】図８に示す定電流源Ｉ１の構成の一例を示す回路図である。
【図１０】図８の駆動回路ＨＶＩＣｃの動作を示すタイミング図である。
【図１１】この発明の実施の形態４によるスイッチング素子の駆動回路ＨＶＩＣｄの構成を示す回路図である。
【図１２】図１１の駆動回路ＨＶＩＣｄの動作を示すタイミング図である。
【図１３】この発明の実施の形態５によるスイッチング素子の駆動回路ＨＶＩＣｅの構成を示す回路図である。
【図１４】図１３の駆動回路ＨＶＩＣｅの動作を示すタイミング図である。
【図１５】この発明の実施の形態６によるスイッチング素子の駆動回路ＨＶＩＣｆの構成を示す回路図である。
【図１６】図１３の駆動回路ＨＶＩＣｅの動作と図１５の駆動回路ＨＶＩＣｆの動作とを対比して示すタイミング図である。
【図１７】図１５の駆動回路ＨＶＩＣｆにおいて、低電位側スイッチング素子Ｑ６がターンオフする場合のタイミング図である。
【発明を実施するための形態】
【００１０】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１１】
＜実施の形態１＞
［駆動回路ＨＶＩＣの構成］
図１は、この発明の実施の形態１によるスイッチング素子の駆動回路（高耐圧ＩＣ）ＨＶＩＣの構成を示す回路図である。
【００１２】
図１を参照して、駆動回路ＨＶＩＣは、入力信号ＩＮに応じてトーテムポール接続された高電位側スイッチング素子Ｑ５をオン状態およびオフ状態に駆動するための集積回路（ＩＣ：Integrated Circuit）である。高電位側スイッチング素子Ｑ５および低電位側スイッチング素子Ｑ６は、高電圧電源ＨＶが接続される高電位側電源ノードＨＶＮと低電位側電源ノード（接地ノード）ＧＮＤとの間に直列に接続される。図１には、高電位側スイッチング素子Ｑ５および低電位側スイッチング素子Ｑ６の一例としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が示される。
【００１３】
高電位側スイッチング素子（ＩＧＢＴ）Ｑ５のコレクタとエミッタとの間には高電位側フリーホイールダイオードＤ３が逆バイアス方向に接続される。低電位側スイッチング素子（ＩＧＢＴ）Ｑ６のコレクタとエミッタとの間には低電位側フリーホイールダイオードＤ４が逆バイアス方向に接続される。高電位側スイッチング素子Ｑ５と低電位側スイッチング素子Ｑ６との接続ノードＮＤ０は、駆動回路ＨＶＩＣの仮想接地ノードＶＳに接続される。高電位側スイッチング素子Ｑ５の制御電極（ＩＧＢＴのゲート）は、駆動回路ＨＶＩＣの信号出力ノードＨＯに接続される。駆動回路ＨＶＩＣの電源ノードＶＢと仮想接地ノードＶＳの間には直流電源Ｖ１が接続される。低電位側スイッチング素子Ｑ６の制御電極は、低電位側用の駆動回路の信号出力ノードＬＯと接続される。
【００１４】
駆動回路ＨＶＩＣは、ワンショットパルス発生回路Ｃ１と、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタＱ１，Ｑ２（制御用スイッチング素子）と、高電圧回路部Ｃ２とを含む。ワンショットパルス発生回路Ｃ１は、入力信号ＩＮの立上がりエッジに同期して高電位側スイッチング素子Ｑ５をオン状態にするためのパルス信号ＰＬＳ１を生成して出力し、入力信号ＩＮの立下がりエッジに同期して高電位側スイッチング素子Ｑ５をオフ状態にするためのパルス信号ＰＬＳ２を生成して出力する。
【００１５】
ＮＭＯＳトランジスタＱ１は、高電圧回路部Ｃ２のノードＮＤ２と接地ノードＧＮＤとの間に接続され、ワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ１をゲートに受けることによって導通する。これによって高電圧回路部Ｃ２にパルス信号ＰＬＳ１が伝達される。ＮＭＯＳトランジスタＱ２は、高電圧回路部Ｃ２のノードＮＤ４と接地ノードＧＮＤとの間に接続され、ワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ２をゲートに受けることによって導通する。これによって高電圧回路部Ｃ２にパルス信号ＰＬＳ２が伝達される。
【００１６】
ワンショットパルス発生回路Ｃ１によってパルス信号ＰＬＳ１，ＰＬＳ２をＮＭＯＳトランジスタＱ１，Ｑ２のゲートに供給する理由は、ＮＭＯＳトランジスタＱ１，Ｑ２の負荷抵抗として用いられている抵抗素子Ｒ１〜Ｒ４の電流消費を抑えるためである。入力信号がパルス信号であるので、入力信号を保持するためにＲＳフリップフロップＵ１５が高電圧回路部Ｃ２に設けられている。
【００１７】
高電圧回路部Ｃ２は、抵抗素子Ｒ１〜Ｒ４と、クランプ用のダイオードＤ１，Ｄ２と、インバータＵ１〜Ｕ４と、フィルタ回路Ｃ３と、ＲＳフリップフロップＵ１５と、出力段回路Ｃ４とを含む。
【００１８】
抵抗素子Ｒ１，Ｒ２は、この順番で電源ノードＶＢとノードＮＤ２との間に直列に接続される（以下、抵抗素子Ｒ１，Ｒ２の接続ノードをノードＮＤ１と称する）。ＮＭＯＳトランジスタＱ１がパルス信号ＰＬＳ１を受けて導通すると、抵抗素子Ｒ１，Ｒ２およびＮＭＯＳトランジスタＱ１を介して電源ノードＶＢから接地ノードＧＮＤに電流が流れる。これによって抵抗素子Ｒ１，Ｒ２に生じたパルス状の電圧降下が、ノードＮＤ１，ＮＤ２
での電位変化として検出される。
【００１９】
同様に抵抗素子Ｒ３，Ｒ４は、この順番で電源ノードＶＢとノードＮＤ４との間に直列に接続される（以下、抵抗素子Ｒ３，Ｒ４の接続ノードをノードＮＤ３と称する）。ＮＭＯＳトランジスタＱ２がパルス信号ＰＬＳ２を受けて導通すると、抵抗素子Ｒ３，Ｒ４およびＮＭＯＳトランジスタＱ２を介して電源ノードＶＢから接地ノードＧＮＤに電流が流れる。これによって抵抗素子Ｒ３，Ｒ４に生じたパルス状の電圧降下が、ノードＮＤ３，ＮＤ４での電位変化として検出される。
【００２０】
ノードＮＤ１の電位変化は高電位側スイッチング素子Ｑ５をオン状態にするためのオン信号Ｓｏｎとして用いられる。ノードＮＤ３の電位変化は高電位側スイッチング素子Ｑ５をオフ状態にするためのオフ信号Ｓｏｆｆとして用いられる。ノードＮＤ２の電位変化は、オフ信号Ｓｏｆｆをマスクするためのマスク信号Ｍｏｎとして用いられる。ノードＮＤ４の電位変化はオン信号Ｓｏｎをマスクするためのマスク信号Ｍｏｆｆとして用いられる。
【００２１】
ダイオードＤ１は、抵抗素子Ｒ１，Ｒ２に過大な電流が流れないように、仮想接地ノードＶＳとノードＮＤ２との間に、仮想接地ノードＶＳ側がアノードとなるように接続される。ダイオードＤ２は、抵抗素子Ｒ３，Ｒ４に過大な電流が流れないように、仮想接地ノードＶＳとノードＮＤ４との間に、仮想接地ノードＶＳ側がアノードとなるように接続される。
【００２２】
インバータＵ１〜Ｕ４は直流電源Ｖ１によって駆動される。インバータＵ４は、ノードＮＤ１からオン信号Ｓｏｎを受けて、オン信号ＳｏｎがインバータＵ４の閾値以下になるとハイレベル（Ｈレベルとも記載する）の信号を出力する、インバータＵ３は、ノードＮＤ２からマスク信号Ｍｏｎを受けて、マスク信号ＭｏｎがインバータＵ３の閾値以下になるとＨレベルの信号を出力する。インバータＵ１は、ノードＮＤ３からオフ信号Ｓｏｆｆを受けて、オフ信号ＳｏｆｆがインバータＵ１の閾値以下になるとＨレベルの信号を出力する。インバータＵ２は、ノードＮＤ４からマスク信号Ｍｏｆｆを受けて、マスク信号ＭｏｆｆがインバータＵ２の閾値以下になるとＨレベルの信号を出力する。以下の説明では、インバータＵ１〜Ｕ４の閾値は全て等しいとする。
【００２３】
フィルタ回路Ｃ３は、ＮＡＮＤ回路Ｕ５〜Ｕ７と、インバータＵ８〜Ｕ１２と、ＮＯＲ回路Ｕ１３，Ｕ１４とを含む。これらの各要素およびＲＳフリップフロップＵ１５は直流電源Ｖ１によって駆動される。
【００２４】
ＮＡＮＤ回路Ｕ７は、インバータＵ４の出力の論理レベルを反転するＮＯＴ回路（インバータ）として用いられる。ＮＡＮＤ回路Ｕ７の出力はインバータＵ１０,Ｕ１２を介して、ＮＯＲ回路Ｕ１４の第１の入力ノードに入力される。したがって、ＮＯＲ回路Ｕ１４の第１の入力ノードには、オン信号ＳｏｎがインバータＵ４の閾値以下となったとき、ローレベル（Ｌレベルとも記載する）の信号が入力される。
【００２５】
ＮＡＮＤ回路Ｕ５は、インバータＵ１の出力の論理レベルを反転するＮＯＴ回路（インバータ）として用いられる。ＮＡＮＤ回路Ｕ５の出力はインバータＵ８,Ｕ１１を介して、ＮＯＲ回路Ｕ１３の第１の入力ノードに入力される。したがって、ＮＯＲ回路Ｕ１３の第１の入力ノードには、オフ信号ＳｏｆｆがインバータＵ１の閾値以下となったとき、Ｌレベルの信号が入力される。
【００２６】
ＮＡＮＤ回路Ｕ６は、インバータＵ２およびＵ３の出力を受ける。ＮＡＮＤ回路Ｕ６の出力は、インバータＵ９を介してＮＯＲ回路Ｕ１３，Ｕ１４の各第２の入力ノードに入力される。したがって、ＮＯＲ回路Ｕ１３，Ｕ１４の各第２の入力ノードには、マスク信号ＭｏｎがインバータＵ３の閾値以下となりかつマスク信号ＭｏｆｆがインバータＵ２の閾値以下となったときに、Ｈレベルの信号が入力される。
【００２７】
ＮＯＲ回路Ｕ１４の出力はＲＳフリップフロップＵ１５のセット端子（Ｓ）に入力され、ＮＯＲ回路Ｕ１３の出力はＲＳフリップフロップＵ１５のリセット端子（Ｒ）に入力される。したがって、ＲＳフリップフロップＵ１５のセット端子（Ｓ）には、オン信号ＳｏｎがインバータＵ４の閾値以下となりかつマスク信号ＭｏｆｆがインバータＵ２の閾値を超えていれば、Ｈレベルの信号が入力される。ＲＳフリップフロップＵ１５のリセット端子（Ｒ）には、オフ信号ＳｏｆｆがインバータＵ１の閾値以下となりかつマスク信号ＭｏｎがインバータＵ３の閾値を超えていれば、Ｈレベルの信号が入力される。
【００２８】
出力段回路Ｃ４は、ＮＭＯＳトランジスタＱ３，Ｑ４を含む。ＮＭＯＳトランジスタＱ３，Ｑ４は、この順で電源ノードＶＢと仮想接地ノードＶＳとの間に直列に接続される。ＮＭＯＳトランジスタＱ３のゲートはＲＳフリップフロップＵ１５の出力端子（Ｑ）と接続され、ＮＭＯＳトランジスタＱ４のゲートはＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）と接続される。ＮＭＯＳトランジスタＱ３，Ｑ４の接続ノードは信号出力ノードＨＯを介して、高電位側スイッチング素子Ｑ５の制御電極（ＩＧＢＴのゲート）に接続される。したがって、ＲＳフリップフロップＵ１５がセットされた状態のとき、高電位側スイッチング素子Ｑ５がオン状態になり、ＲＳフリップフロップＵ１５がリセットされた状態のとき、高電位側スイッチング素子Ｑ５がオフ状態になる。
【００２９】
高電圧回路部Ｃ２は、さらに、抵抗素子Ｒ５，Ｒ６と、スイッチＳＷ１，ＳＷ２とを含む。
【００３０】
抵抗素子Ｒ５は、電源ノードＶＢとノードＮＤ１との間に抵抗素子Ｒ１と並列に設けられる。スイッチＳＷ１（制御用スイッチング素子）は、電源ノードＶＢとノードＮＤ１との間に抵抗素子Ｒ５と直列に設けられる。スイッチＳＷ１は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力信号がＨレベルになったときオン状態になる。
【００３１】
抵抗素子Ｒ６は、電源ノードＶＢとノードＮＤ３との間に抵抗素子Ｒ３と並列に設けられる。スイッチＳＷ２（制御用スイッチング素子）は、電源ノードＶＢとノードＮＤ３との間に抵抗素子Ｒ６と直列に設けられる。スイッチＳＷ２は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の出力信号がＨレベルになったときオン状態になる。
【００３２】
スイッチＳＷ１，ＳＷ２として、たとえば、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタやＮＭＯＳトランジスタを用いることができる。ＰＭＯＳトランジスタを用いる場合は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）または反転出力端子（ＱＢ）とＰＭＯＳトランジスタのゲートとの間にインバータが設けられる。
【００３３】
図１において、抵抗素子Ｒ１，Ｒ５とスイッチＳＷ１とによって抵抗部ＲＰ１が構成される。抵抗部ＲＰ１の抵抗値は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の論理レベルに応じて変化する。抵抗素子Ｒ３，Ｒ６とスイッチＳＷ２とによって抵抗部ＲＰ３が構成される。抵抗部ＲＰ３の抵抗値は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の論理レベルに応じて変化する。図１の駆動回路ＨＶＩＣでは、このような抵抗値の変化する抵抗部ＲＰ１，ＲＰ３をＮＭＯＳトランジスタＱ１，Ｑ２の負荷抵抗として用いることによって、駆動回路ＨＶＩＣの誤動作を防止することができる。
【００３４】
［誤動作のメカニズム］
抵抗部ＲＰ１，ＲＰ３の動作を説明するのに先立って、抵抗部ＲＰ１，ＲＰ３に代えて抵抗素子Ｒ１，Ｒ３が設けられている場合（すなわち、抵抗素子Ｒ５，Ｒ６およびスイッチＳＷ１，ＳＷ２が設けられていない場合）に、駆動回路ＨＶＩＣに誤動作が生じる理由について説明する。
【００３５】
図２は、図１の駆動回路ＨＶＩＣがＨブリッジの高電位側スイッチング素子Ｑ５に接続された場合を示す図である。図２を参照して、高電位側電源ノードＨＶＮと接地ノードＧＮＤとの間には、さらに、高電位側スイッチング素子Ｑ５ｂと低電位側スイッチング素子Ｑ６ｂがこの順で直列に接続される。スイッチング素子Ｑ５ｂ，Ｑ６ｂとそれぞれ逆並列にフリーホイールダイオードＤ３ｂ，Ｄ４ｂが設けられる。スイッチング素子Ｑ５，Ｑ６の接続ノードＮＤ０と、スイッチング素子Ｑ５ｂ，Ｑ６ｂの接続ノードＮＤ０ｂとの間に誘導性の負荷Ｌ１が接続される。図２において、スイッチング素子Ｑ５，Ｑ６，Ｑ５ｂ，Ｑ６ｂはＩＧＢＴである。
【００３６】
図２において、トランジスタＱ５ｂ，Ｑ６がオン状態、トランジスタＱ５，Ｑ６ｂがオフ状態であったとする。この状態から、トランジスタＱ６がオフ状態になると、オン状態のトランジスタＱ５ｂ、負荷Ｌ１、およびダイオードＤ３を介してフリーホイール電流が流れる。この結果、ノードＮＤ０（仮想接地ノードＶＳ）の電位が上昇する（言い換えると、仮想接地ノードＶＳに正のｄＶ／ｄｔが印加される）。電源ノードＶＢの電位は仮想接地ノードＶＳの電位に直流電源Ｖ１の電圧を加算した値に等しいので、仮想接地ノードＶＳの電位が上昇すると電源ノードＶＢの電位も同じ電圧変化率で上昇する。
【００３７】
トランジスタＱ５ｂ，Ｑ６がオフ状態、トランジスタＱ５，Ｑ６ｂがオン状態の場合にも同様のことが生じる。この状態から、トランジスタＱ６ｂがオフ状態になると、ノードＮＤ０（すなわち、仮想接地ノードＶＳ）の電位が上昇する（すなわち、仮想接地ノードＶＳに正のｄＶ／ｄｔが印加される）場合がある。３相インバータの場合も上記と同様に、仮想接地ノードＶＳの電位が上昇する（すなわち、仮想接地ノードＶＳに正のｄＶ／ｄｔが印加される）場合がある。
【００３８】
再び図１を参照して、駆動回路ＨＶＩＣの信号出力ノードＨＯがＬレベルの状態で、ノードＬＯの電位がＨレベルからＬレベルに変化したことによって、低電位側スイッチング素子Ｑ６がオン状態からオフ状態に変化したとする。このとき、仮想接地ノードＶＳの電位および電源ノードＶＢの電位は低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇する。この結果、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板間の接合容量（寄生容量）が充電されることになるので、抵抗素子Ｒ１，Ｒ２および抵抗素子Ｒ３，Ｒ４に寄生容量の充電電流が流れる。この充電電流による電圧降下によって、次段のインバータＵ１〜Ｕ４の入力電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は低下する。ここで、オン信号用のＮＭＯＳトランジスタＱ１の寄生容量のほうがオフ信号用のＮＭＯＳトランジスタＱ２の寄生容量よりも大きければ、ノードＮＤ１，ＮＤ２の電位（すなわち、オン信号Ｓｏｎおよびマスク信号Ｍｏｎ）のほうがノードＮＤ３，ＮＤ４の電位（すなわち、オフ信号Ｓｏｆｆおよびマスク信号Ｍｏｆｆ）よりも低下することになる。この結果、マスク信号ＭｏｆｆがインバータＵ２の閾値よりも低下する前にオン信号ＳｏｎがインバータＵ４の閾値よりも低下すれば、ＲＳフリップフロップＵ１５のセット端子（Ｓ）にＨレベルの信号が入力され、これによって、高電位側スイッチング素子Ｑ５はオフ状態からオン状態へと誤動作することになる。
【００３９】
［駆動回路ＨＶＩＣの動作］
図３は、図１の駆動回路ＨＶＩＣの動作を示すタイミング図である。図３では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）、出力端子（Ｑ）、リセット端子（Ｒ）、およびセット端子（Ｓ）の各電圧波形、ならびに駆動回路ＨＶＩＣの信号出力ノードＨＯの電圧波形が示される。以下、図１、図３を参照して図１の抵抗部ＲＰ１，ＲＰ３の機能について説明する。
【００４０】
図３において、初期状態ではＲＳフリップフロップＵ１５はリセットされた状態であり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣの信号出力ノードＨＯはＬレベルになり、抵抗部ＲＰ１のスイッチＳＷ１はオン状態になり、抵抗部ＲＰ３のスイッチＳＷ２はオフ状態になる。スイッチＳＷ１がオン状態であるので、抵抗部ＲＰ１の抵抗値（電源ノードＶＢとノードＮＤ１との間の抵抗値）は、抵抗素子Ｒ１とＲ５との並列合成抵抗（Ｒ１／／Ｒ５と記載する）となり、スイッチＳＷ１がオフ状態の場合の抵抗値（抵抗素子Ｒ１の抵抗値）より小さい。一方、抵抗部ＲＰ３の抵抗値（電源ノードＶＢとノードＮＤ３との間の抵抗値）は、スイッチＳＷ２がオフ状態であるので抵抗素子Ｒ３の抵抗値であり、抵抗素子Ｒ３とＲ６との並列合成抵抗（Ｒ３／／Ｒ６と記載する）よりも大きい。
【００４１】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、抵抗部ＲＰ１（電源ノードＶＢとノードＮＤ１との間）の抵抗値（Ｒ１／／Ｒ５）と、抵抗部ＲＰ３（電源ノードＶＢとノードＮＤ３との間）の抵抗値（Ｒ３）との違いによって電圧降下量が異なるので、ノードＮＤ３，ＮＤ４の電位（Ｓｏｆｆ，Ｍｏｆｆ）はノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）よりも低くなる。
【００４２】
このため、時刻ｔ２でマスク信号Ｍｏｆｆが最初にインバータＵ２の閾値ＴＨ以下となる。これによって、インバータＵ２の出力がＨレベルに切替わる。次に時刻ｔ３でオフ信号ＳｏｆｆがインバータＵ１の閾値ＴＨ以下となることによって、インバータＵ１の出力がＨレベルに切替わる。次に時刻ｔ４でマスク信号ＭｏｎがインバータＵ３の閾値ＴＨ以下となることによって、インバータＵ３の出力がＨレベルに切替わる。次に時刻ｔ５でオン信号ＳｏｎがインバータＵ４の閾値ＴＨ以下となることによって、インバータＵ４の出力がＨレベルに切替わる。時刻ｔ３からｔ４の間で、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）への入力がＨレベルになるが、ＲＳフリップフロップＵ１５は元々リセットされた状態であるので出力端子（Ｑ）および反転出力端子（ＱＢ）の論理レベルは変化しない。この結果、駆動回路ＨＶＩＣの信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣは正常な動作を行なうことができる。
【００４３】
次の時刻ｔ６で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ７で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【００４４】
［変形例］
図４は、図１の駆動回路ＨＶＩＣの変形例を示す回路図である。この変形例では、図４（Ａ）に示すように電源ノードＶＢと接地ノードＧＮＤとの間に、抵抗素子Ｒ１、抵抗部ＲＰ２、およびＭＯＳトランジスタＱ１がこの順で直列に設けられる。さらに、図４（Ｂ）に示すように電源ノードＶＢと接地ノードＧＮＤとの間に、抵抗素子Ｒ３、抵抗部ＲＰ４、およびＭＯＳトランジスタＱ２がこの順で直列に設けられる。
【００４５】
図４（Ａ）を参照して、抵抗部ＲＰ２は、ノードＮＤ１，ＮＤ２間に設けられた抵抗素子Ｒ２と、ノードＮＤ２とＮＭＯＳトランジスタＱ１のドレイン（ノードＮＤ７）との間に設けられた抵抗素子Ｒ７と、抵抗素子Ｒ７と並列に設けられたスイッチＳＷ１とを含む。スイッチＳＷ１は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）がＨレベルのときオン状態になり、Ｌレベルのときオフ状態になる。したがって、ＲＳフリップフロップＵ１５がセット状態の場合には、ＮＭＯＳトランジスタＱ１の寄生容量による充電電流が抵抗素子Ｒ７を流れずにスイッチＳＷ１を介してバイパスされる。一方、ＲＳフリップフロップＵ１５がリセット状態の場合には、ＮＭＯＳトランジスタＱ１の寄生容量による充電電流が抵抗素子Ｒ７を流れるので、ノードＮＤ１，ＮＤ２の電位の低下がセット状態の場合に比べて減少する。この結果、誤動作を防止することができる。
【００４６】
図４（Ｂ）を参照して、抵抗部ＲＰ３は、ノードＮＤ３，ＮＤ４間に設けられた抵抗素子Ｒ３と、ノードＮＤ４とＮＭＯＳトランジスタＱ２のドレイン（ノードＮＤ８）との間に設けられた抵抗素子Ｒ８と、抵抗素子Ｒ８と並列に設けられたスイッチＳＷ２とを含む。スイッチＳＷ２は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）がＨレベルのときオン状態になり、Ｌレベルのときオフ状態になる。したがって、ＲＳフリップフロップＵ１５がリセット状態の場合には、ＮＭＯＳトランジスタＱ２の寄生容量による充電電流が抵抗素子Ｒ８を流れずにスイッチＳＷ２を介してバイパスされる。一方、ＲＳフリップフロップＵ１５がセット状態の場合には、ＮＭＯＳトランジスタＱ２の寄生容量による充電電流が抵抗素子Ｒ８を流れるので、ノードＮＤ３，ＮＤ４の電位の低下がセット状態の場合に比べて減少する。この結果、誤動作を防止することができる。
【００４７】
以上をまとめると、電源ノードＶＢとオン信号Ｓｏｎが検出されるノードＮＤ１との間に抵抗部ＲＰ１が設けられ、ノードＮＤ１とＮＭＯＳトランジスタＱ１との間に抵抗部ＲＰ２が設けられる。そして、ＲＳフリップフロップＵ１５がリセット状態（高電位側スイッチング素子Ｑ５がオフ状態）の場合にはセット状態（高電位側スイッチング素子Ｑ５がオン状態）の場合に比べて、抵抗部ＲＰ１の抵抗値に対する抵抗部ＲＰ２の抵抗値の比率が増加するように、抵抗部ＲＰ１，ＲＰ２の少なくとも一方の抵抗値が変化する。これによって、高電位側のスイッチング素子Ｑ５がオフ状態からオン状態に誤動作するのを防止できる。
【００４８】
同様に、電源ノードＶＢとオフ信号Ｓｏｆｆが検出されるノードＮＤ３との間に抵抗部ＲＰ３が設けられ、ノードＮＤ３とＮＭＯＳトランジスタＱ２との間に抵抗部ＲＰ４が設けられる。そして、ＲＳフリップフロップＵ１５がセット状態（高電位側スイッチング素子Ｑ５がオン状態）の場合にはリセット状態（高電位側スイッチング素子Ｑ５がオフ状態）の場合に比べて、抵抗部ＲＰ３の抵抗値に対する抵抗部ＲＰ４の抵抗値の比率が増加するように、抵抗部ＲＰ３，ＲＰ４の少なくとも一方の抵抗値が変化する。これによって、高電位側のスイッチング素子Ｑ５がオン状態からオフ状態に誤動作するのを防止できる。
【００４９】
＜実施の形態２＞
図１に示す実施の形態１による駆動回路ＨＶＩＣでは、スイッチＳＷ１およびＳＷ２のいずれかが常時オン状態になっている。このため、パルス信号ＰＬＳ１がＮＭＯＳトランジスタＱ１に入力されたときにＲＳフリップフロップＵ１５のセット端子（Ｓ）に入力される信号のパルス幅や、パルス信号ＰＬＳ２がＮＭＯＳトランジスタＱ２に入力されたときにＲＳフリップフロップＵ１５のリセット端子（Ｒ）に入力される信号のパルス幅が、従来よりも短くなる。この結果、従来よりもノイズ耐量が低下するという問題がある。
【００５０】
実施の形態２による駆動回路ＨＶＩＣｂでは、仮想接地ノードＶＳの電位が上昇した場合のみスイッチＳＷ１，ＳＷ２が導通状態になるように、スイッチＳＷ１，ＳＷ２の制御シーケンスをマスク信号Ｍｏｎ，Ｍｏｆｆを用いたものに変更する。これによってノイズ耐量の低下を防止することができる。以下、具体的に説明する。
【００５１】
図５は、この発明の実施の形態２によるスイッチング素子の駆動回路ＨＶＩＣｂの構成を示す回路図である。
【００５２】
図５の高電圧回路部Ｃ２ｂに設けられた抵抗部ＲＰ１ｂは、ＡＮＤ回路Ｕ１６をさらに含む点で図１の抵抗部ＲＰ１と異なる。ＡＮＤ回路Ｕ１６は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力とインバータＵ２の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をスイッチＳＷ１に供給する。スイッチＳＷ１は、ＡＮＤ回路Ｕ１６から受けた信号がＨレベルのとき導通する。
【００５３】
図５の高電圧回路部Ｃ２ｂに設けられた抵抗部ＲＰ３ｂは、ＡＮＤ回路Ｕ１７をさらに含む点で図１の抵抗部ＲＰ３と異なる。ＡＮＤ回路Ｕ１７は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の出力とインバータＵ３の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をスイッチＳＷ２に供給する。スイッチＳＷ２は、ＡＮＤ回路Ｕ１７から受けた信号がＨレベルのとき導通する。
【００５４】
図５のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００５５】
図６は、図１の駆動回路ＨＶＩＣの動作と図５の駆動回路ＨＶＩＣｂの動作とを対比して示すタイミング図である。図６の左側のグラフには高電位側スイッチング素子Ｑ５をターンオンさせる場合の駆動回路ＨＶＩＣ（実施の形態１）の各部の電圧波形が示される。図６の右側のグラフには同じ場合の駆動回路ＨＶＩＣｂ（実施の形態２）の各部の電圧波形が示される。左右のそれぞれのグラフにおいて、上から順に、ワンショットパルス発生回路Ｃ１の入力信号ＩＮおよび出力パルス信号ＰＬＳ１，ＰＬＳ２の各電圧波形、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ３、Ｕ４，Ｕ２，Ｕ１の各出力電圧波形、ＲＳフリップフロップＵ１５の出力端子（Ｑ）および反転出力端子（ＱＢ）の電圧波形、スイッチＳＷ２，ＳＷ１のオン／オフの状態、ＲＳフリップフロップＵ１５のセット端子（Ｓ）およびリセット端子（Ｒ）の各電圧波形ならびに駆動回路ＨＶＩＣ，ＨＶＩＣｂの信号出力ノードＨＯの電圧波形が示される。
【００５６】
まず、図１および図６の左側のグラフを参照して、実施の形態１による駆動回路ＨＶＩＣの場合について説明する。この場合、初期状態では、ワンショットパルス発生回路Ｃ１の入力信号ＩＮがＬレベルである。このとき、ＲＳフリップフロップＵ１５はリセットされた状態であるので、出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。図１の駆動回路ＨＶＩＣの場合には、スイッチＳＷ１がオン状態になっているため、抵抗部ＲＰ１（ノードＮＤ１と電源ノードＶＢとの間）の抵抗値は抵抗素子Ｒ１の抵抗値と抵抗素子Ｒ５の抵抗値との並列合成抵抗（Ｒ１／／Ｒ５）になる。
【００５７】
時刻ｔ１に入力信号ＩＮがＨレベルに切替わることによってワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ１（パルス幅は時刻ｔ１から時刻ｔ４まで）が出力される。この結果、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が低下する。
【００５８】
次の時刻ｔ２に、ノードＮＤ２の電位（マスク信号Ｍｏｎ）がインバータＵ３の閾値ＴＨ以下となるので、インバータＵ３の出力がＨレベルに切替わる。
【００５９】
次の時刻ｔ３に、ノードＮＤ１の電位（オン信号Ｓｏｎ）がインバータＵ４の閾値ＴＨ以下となるので、インバータＵ４の出力がＨレベルに切替わる。これによって、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力がＨレベルになるので、ＲＳフリップフロップＵ１５の出力端子（Ｑ）がＨレベルに切替わり、反転出力端子（ＱＢ）がＬレベルに切替わり、駆動回路ＨＶＩＣの信号出力ノードＨＯがＨレベルに切替わる。さらに、ＲＳフリップフロップＵ１５の出力端子（Ｑ）および反転出力端子（ＱＢ）の電圧変化に伴ってスイッチＳＷ１がオフ状態になり、スイッチＳＷ２がオン状態になる。スイッチＳＷ１がオフ状態になると、抵抗部ＲＰ１（ノードＮＤ１と電源ノードＶＢとの間）の抵抗値は抵抗素子Ｒ１の抵抗値に増大するので、時刻ｔ３以前よりも急峻にオン信号Ｓｏｎおよびマスク信号Ｍｏｎが低下する。
【００６０】
次の時刻ｔ４で、ＮＭＯＳトランジスタＱ１のゲート入力（ＰＬＳ２）が０Ｖに戻るので、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が元の電位（電源ノードＶＢの電位）に戻る。この結果、インバータＵ３，Ｕ４の出力がＬレベルに切替わり、ＲＳフリップフロップＵ１５へのセット端子（Ｓ）への入力がＬレベルに戻る。
【００６１】
次に、図１および図６の右側のグラフを参照して、実施の形態２による駆動回路ＨＶＩＣｂの場合について説明する。この場合、初期状態では、スイッチＳＷ１がオフ状態である点を除いて左側のグラフと同じである。スイッチＳＷ１はＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力とインバータＵ２との出力によって制御される。初期状態では反転出力端子（ＱＢ）はＨレベルであるが、インバータＵ２の出力がＬレベルであるので、スイッチＳＷ１はオフ状態となっている。この結果、抵抗部ＲＰ１ｂ（ノードＮＤ１と電源ノードＶＢとの間）の抵抗値は抵抗素子Ｒ１の抵抗値に等しい。
【００６２】
時刻ｔ１１で、入力信号ＩＮがＨレベルに切替わることによってワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ１（パルス幅は時刻ｔ１１から時刻ｔ１４まで）が出力される。この結果、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が低下する。このときの電位低下の速度は、図６の左側のグラフに比べてノードＶＢ，ＮＤ１間の抵抗値が増大したために速くなる。
【００６３】
時刻ｔ１２で、ノードＮＤ２の電位（マスク信号Ｍｏｎ）がインバータＵ３の閾値ＴＨ以下となるので、インバータＵ３の出力がＨレベルに切替わる。
【００６４】
次の時刻ｔ１３で、ノードＮＤ１の電位（オン信号Ｓｏｎ）がインバータＵ４の閾値ＴＨ以下となるので、インバータＵ４の出力がＨレベルに切替わる。これによって、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力がＨレベルになるので、ＲＳフリップフロップＵ１５の出力端子（Ｑ）がＨレベルに切替わり、反転出力端子（ＱＢ）がＬレベルに切替わり、駆動回路ＨＶＩＣｂの信号出力ノードＨＯがＨレベルに切替わる。このとき、インバータＵ３の出力がＨレベルであるので、スイッチＳＷ２がオン状態になる。
【００６５】
次の時刻ｔ１４で、ＮＭＯＳトランジスタＱ１のゲート入力（ＰＬＳ２）が０Ｖに戻るので、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が元の電位（電源ノードＶＢの電位）に戻る。この結果、インバータＵ３，Ｕ４の出力がＬレベルに切替わり、ＲＳフリップフロップＵ１５へのセット端子（Ｓ）への入力がＬレベルに戻り、スイッチＳＷ２がオフ状態に戻る。
【００６６】
ＲＳフリップフロップＵ１５のセット端子（Ｓ）に入力される信号のパルス幅を、実施の形態１の場合（時刻ｔ３から時刻ｔ４まで）と実施の形態２の場合（時刻ｔ１３から時刻ｔ１４まで）とを比較する。そうすると、実施の形態２の場合のパルス幅（時刻ｔ１３から時刻ｔ１４まで）は、実施の形態１の場合のパルス幅（時刻ｔ３から時刻ｔ４まで）に比べて長くなる。この結果、実施の形態２の場合のノイズ耐量は実施の形態１の場合に比べて改善する。
【００６７】
図７は、図５の駆動回路ＨＶＩＣｂにおいて、低電位側スイッチング素子Ｑ６がターンオフする場合のタイミング図である。図７では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）および出力端子（Ｑ）の各電圧波形、スイッチＳＷ１，ＳＷ２のオン／オフの状態、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）およびセット端子（Ｓ）の各電圧波形ならびに駆動回路ＨＶＩＣｂの信号出力ノードＨＯの電圧波形が示される。
【００６８】
図７において、初期状態ではＲＳフリップフロップＵ１５はリセット状態にあり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣｂの信号出力ノードＨＯはＬレベルになり、抵抗部ＲＰ３のスイッチＳＷ２はオフ状態になる。抵抗部ＲＰ１のスイッチＳＷ１は、インバータＵ２の出力がＬレベルであるのでオフ状態になる。よって、抵抗部ＲＰ１ｂ（電源ノードＶＢとノードＮＤ１との間）の抵抗値は、抵抗素子Ｒ１の抵抗値に等しくなり、抵抗部ＲＰ３ｂ（電源ノードＶＢとノードＮＤ３との間）の抵抗値は、抵抗素子Ｒ３の抵抗値に等しくなる。
【００６９】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、抵抗素子Ｒ１，Ｒ２の抵抗値と抵抗素子Ｒ３，Ｒ４の抵抗値とがそれぞれ等しく、かつ、ＮＭＯＳトランジスタＱ１，Ｑ２の寄生容量が互いに等しければ、ノードＮＤ１の電位（オン信号Ｓｏｎ）とノードＮＤ３の電位（オフ信号Ｓｏｆｆ）は同じ速度で低下し、ノードＮＤ２の電位（マスク信号Ｍｏｎ）とノードＮＤ４の電位（マスク信号Ｍｏｆｆ）は同じ速度で低下する。
【００７０】
次の時刻ｔ２で、マスク信号Ｍｏｎ，Ｍｏｆｆが閾値ＴＨ以下となるので、インバータＵ２，Ｕ３の出力がＨレベルに切替わる。ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）がＨレベルでありかつインバータＵ２の出力がＨレベルであるので、スイッチＳＷ１がオン状態になる。この結果、抵抗部ＲＰ１ｂ（ノードＮＤ１と電源ノードＶＢとの間）の抵抗値は抵抗素子Ｒ１の抵抗値と抵抗素子Ｒ５の抵抗値との並列合成抵抗（Ｒ１／／Ｒ５）になる。この結果、時刻ｔ２以降、オン信号Ｓｏｎおよびマスク信号Ｍｏｎは、オフ信号Ｓｏｆｆおよびマスク信号Ｍｏｆｆに比べてより緩やかに低下する。
【００７１】
次の時刻ｔ３で、オフ信号Ｓｏｆｆが閾値ＴＨ以下となるので、インバータＵ１の出力がＨレベルに切替わる。マスク信号Ｍｏｎが既に閾値ＴＨ以下となっているので、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力はＬレベルのままである。
【００７２】
次の時刻ｔ４で、オン信号ＳｏｎがインバータＵ４の閾値ＴＨ以下となることによって
、インバータＵ４の出力がＨレベルに切替わる。マスク信号Ｍｏｆｆが既に閾値ＴＨ以下となっているので、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力はＬレベルのままである。
【００７３】
次の時刻ｔ５で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ６で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【００７４】
以上のように、駆動回路ＨＶＩＣｂの仮想接地ノードＶＳの電位が上昇した場合でも信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣｂは正常な動作を行なうことができる。
【００７５】
＜実施の形態３＞
図８は、この発明の実施の形態３によるスイッチング素子の駆動回路ＨＶＩＣｃの構成を示す回路図である。
【００７６】
図８の高電圧回路部Ｃ２ｃは、図１の抵抗素子Ｒ５，Ｒ６およびスイッチＳＷ１，ＳＷ２に代えて定電流供給部ＣＳ１，ＣＳ２が設けられている点で図１の高電圧回路部Ｃ２と異なる。
【００７７】
具体的に、定電流供給部ＣＳ１は、電源ノードＶＢとノードＮＤ１との間に抵抗素子Ｒ１と並列に設けられた定電流源Ｉ１と、定電流源Ｉ１とノードＮＤ１との間に定電流源Ｉ１と直列に設けられたスイッチＳＷ１とを含む。スイッチＳＷ１は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の出力を受け、出力端子（Ｑ）がＨレベルのときに導通する。したがって、定電流源Ｉ１は、高電位側スイッチング素子Ｑ５がオン状態（ＲＳフリップフロップＵ１５はセット状態）のときに、抵抗素子Ｒ２を介してオン信号Ｓｏｎを生成するためのＮＭＯＳトランジスタＱ１に電流を供給する。
【００７８】
定電流供給部ＣＳ２は、電源ノードＶＢとノードＮＤ３との間に抵抗素子Ｒ３と並列に設けられた定電流源Ｉ２と、定電流源Ｉ２とノードＮＤ３との間に定電流源Ｉ２と直列に設けられたスイッチＳＷ２とを含む。スイッチＳＷ２は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力を受け、出力端子（ＱＢ）がＨレベルのときに導通する。定電流源Ｉ２は、高電位側スイッチング素子Ｑ５がオフ状態（ＲＳフリップフロップＵ１５はリセット状態）のときに、抵抗素子Ｒ４を介してオフ信号Ｓｏｆｆを生成するためのＮＭＯＳトランジスタＱ２に電流を供給する。図８のその他の点は図１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図８において、抵抗素子Ｒ１〜Ｒ４の各々を複数の抵抗素子が直列および／または並列に接続されたものに置換することができる。この明細書では、抵抗素子が１個の場合と複数の場合とを含めて抵抗部と称する。
【００７９】
図９は、図８に示す定電流源Ｉ１の構成の一例を示す回路図である。定電流源Ｉ２の構成は定電流源Ｉ１の構成と同じであるので、図９には定電流源Ｉ１の構成が代表として示される。
【００８０】
図９を参照して、定電流源Ｉ１は、ＮＭＯＳトランジスタＱ１０１と、ＰＭＯＳトランジスタＱ１０２，Ｑ１０３と、抵抗素子Ｒ１０１と、参照電源ＶＲＥＦと、差動増幅器Ｕ１０１とを含む。差動増幅器Ｕ１０１は、電源ノードＶＢと仮想接地ノードＶＳとの間の電圧（図８の直流電源Ｖ１）によって動作する。ＰＭＯＳトランジスタＱ１０３、ＮＭＯＳトランジスタＱ１０１、および抵抗素子Ｒ１０１は、この順で電源ノードＶＢと仮想接地ノードＶＳとの間に直列に接続される。ＰＭＯＳトランジスタＱ１０２，Ｑ１０３はカレントミラーを構成する。参照電源ＶＲＥＦの負極は仮想接地ノードＶＳに接続され、正極は差動増幅器Ｕ１０１の非反転入力端子に接続される。差動増幅器Ｕ１０１の反転入力端子はＮＭＯＳトランジスタＱ１０１のソース（ノードＮＤ１０１）に接続され、差動増幅器Ｕ１０１の出力端子はＮＭＯＳトランジスタＱ１０１のゲートに接続される。
【００８１】
以上の構成によって、ＮＭＯＳトランジスタＱ１０１には参照電源ＶＲＥＦの電圧に応じた参照電流が流れる。この参照電流は、ＰＭＯＳトランジスタＱ１０３とカレントミラーを構成するＰＭＯＳトランジスタＱ１０２によってコピーされ、スイッチＳＷ１を介して抵抗素子Ｒ３およびＮＭＯＳトランジスタＱ１に供給される。
【００８２】
図１０は、図８の駆動回路ＨＶＩＣｃの動作を示すタイミング図である。図１０では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）、出力端子（Ｑ）、リセット端子（Ｒ）、およびセット端子（Ｓ）の各電圧波形、ならびに駆動回路ＨＶＩＣｃの信号出力ノードＨＯの電圧波形が示される。以下、図８、図１０を参照して図８の定電流供給部ＣＳ１，ＣＳ２の機能について説明する。
【００８３】
図１０において、初期状態ではＲＳフリップフロップＵ１５はリセットされた状態にあり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣｃの信号出力ノードＨＯはＬレベルになり、定電流供給部ＣＳ１のスイッチＳＷ１はオフ状態になり、定電流供給部ＣＳ２のスイッチＳＷ２はオン状態になる。
【００８４】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、スイッチＳＷ２がオン状態であるので、抵抗素子Ｒ２を流れる充電電流に比べて抵抗素子Ｒ４には定電流源Ｉ２による電流の分だけ多くの充電電流が流れる。この結果、ノードＮＤ３，ＮＤ４の電位（オフ信号Ｓｏｆｆおよびマスク信号Ｍｏｆｆ）は、ノードＮＤ１，ＮＤ２の電位（オン信号Ｓｏｎおよびマスク信号Ｍｏｎ）よりも低下する。
【００８５】
このため、次の時刻ｔ２でマスク信号Ｍｏｆｆが最初にインバータＵ２の閾値ＴＨ以下となる。これによって、インバータＵ２の出力がＨレベルに切替わる。
【００８６】
次の時刻ｔ３でオフ信号ＳｏｆｆがインバータＵ１の閾値ＴＨ以下となることによって、インバータＵ１の出力がＨレベルに切替わる。次の時刻ｔ４でマスク信号ＭｏｎがインバータＵ３の閾値ＴＨ以下となることによって、インバータＵ３の出力がＨレベルに切替わる。
【００８７】
時刻ｔ３からｔ４の間で、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）への入力がＨレベルになるが、ＲＳフリップフロップＵ１５は元々リセットされた状態であるので出力端子（Ｑ）および反転出力端子（ＱＢ）の論理レベルは変化しない。この結果、駆動回路ＨＶＩＣｃの信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣｃは正常な動作を行なうことができる。
【００８８】
次の時刻ｔ５でオン信号ＳｏｎがインバータＵ４の閾値ＴＨ以下となることによって、インバータＵ４の出力がＨレベルに切替わる。
【００８９】
次の時刻ｔ６で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ７で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【００９０】
実施の形態１，２の駆動回路ＨＶＩＣ，ＨＶＩＣｂでは、定電流源Ｉ１，Ｉ２の代わりに抵抗素子Ｒ５，Ｒ６が設けられていた。抵抗素子Ｒ５，Ｒ６を使用する場合には、仮想接地ノードＶＳの電位の変化率（ｄＶ／ｄｔ）に依存して、オン信号Ｓｏｎとオフ信号Ｓｏｆｆとの電位差やマスク信号Ｍｏｎ，Ｍｏｆｆ間の電位差が変化する。これに対して実施の形態３の場合には、オン信号Ｓｏｎとオフ信号Ｓｏｆｆとの電位差およぼマスク信号Ｍｏｎ，Ｍｏｆｆ間の電位差を仮想接地ノードＶＳの電位の変化率（ｄＶ／ｄｔ）に依存せず発生させることができる。このため、実施の形態３の場合には、実施の形態１，２の場合に比べてより信頼性高い駆動回路を実現することができる。
【００９１】
その他のメリットとして、定電流源Ｉ１，Ｉ２を使用することによって、実施の形態１の駆動回路ＨＶＩＣと比べてスイッチＳＷ１，ＳＷ２のオン／オフのタイミングが逆になる。このため、次にワンショットパルス発生回路Ｃ１からパルス信号が入力されるＮＭＯＳトランジスタに接続された負荷の抵抗値が変化しないので、設計が容易となる。
【００９２】
上記では、定電流源Ｉ１，Ｉ２による電流は、それぞれノードＮＤ１，ＮＤ３に注入されていたが、必ずしもこれには限らない。たとえば、ノードＮＤ１，ＮＤ２間に抵抗素子Ｒ２と直列にさらに抵抗素子を設け、これらの抵抗素子の接続ノードに定電流源Ｉ１による電流を注入するようにしてもよい。あるいは、電源ノードＶＢとノードＮＤ１との間に抵抗素子Ｒ１と直列にさらに抵抗素子を設け、これらの抵抗素子の接続ノードに定電流源Ｉ１による電流を注入するようにしてもよい。すなわち、ノードＮＤ１とＮＭＯＳトランジスタＱ１との間に１または複数の抵抗素子からなる抵抗部が設けられている場合に、これらの抵抗素子の少なくとも１つを介してＮＭＯＳトランジスタＱ１に電流が供給されるようにすればよい。定電流源Ｉ２の場合も同様である。
【００９３】
＜実施の形態４＞
図１１は、この発明の実施の形態４によるスイッチング素子の駆動回路ＨＶＩＣｄの構成を示す回路図である。
【００９４】
図１１の高電圧回路部Ｃ２ｄに設けられた定電流供給部ＣＳ１ｂは、ＡＮＤ回路Ｕ１６をさらに含む点で図８の定電流供給部ＣＳ１と異なる。ＡＮＤ回路Ｕ１６は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の出力とインバータＵ３の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をスイッチＳＷ１に供給する。スイッチＳＷ１は、ＡＮＤ回路Ｕ１６から受けた信号がＨレベルのとき導通する。
【００９５】
図１１の高電圧回路部Ｃ２ｄに設けられた定電流供給部ＣＳ２ｂは、ＡＮＤ回路Ｕ１７をさらに含む点で図８の定電流供給部ＣＳ２と異なる。ＡＮＤ回路Ｕ１７は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力とインバータＵ２の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をスイッチＳＷ２に供給する。スイッチＳＷ２は、ＡＮＤ回路Ｕ１７から受けた信号がＨレベルのとき導通する。
【００９６】
ＡＮＤ回路Ｕ１６、Ｕ１７を設けたことによって、パルス信号ＰＬＳ１，ＰＬＳ２を受けて高電位側スイッチング素子Ｑ５をオン状態およびオフ状態に切替えるとき、および仮想接地ノードＶＳの電位が上昇しているときのみに定電流源Ｉ１，Ｉ２を動作させるので、駆動回路の消費電力を低減させることができる。図１１のその他の点は図８の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【００９７】
図１２は、図１１の駆動回路ＨＶＩＣｄの動作を示すタイミング図である。図１２では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）および出力端子（Ｑ）の各電圧波形、スイッチＳＷ２，ＳＷ１のオン／オフの状態、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）およびセット端子（Ｓ）の各電圧波形ならびに駆動回路ＨＶＩＣｄの信号出力ノードＨＯの電圧波形が示される。
【００９８】
図１２において、初期状態ではＲＳフリップフロップＵ１５はリセット状態にあり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣｄの信号出力ノードＨＯはＬレベルになり、定電流供給部ＣＳ１ｂのスイッチＳＷ１はオフ状態になる。定電流供給部ＣＳ２ｂのスイッチＳＷ２は、インバータＵ２の出力がＬレベルであるのでオフ状態になる。
【００９９】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、スイッチＳＷ１，ＳＷ２がオフ状態であるので、定電流源Ｉ１，Ｉ２による電流供給は行われない。したがって、抵抗素子Ｒ１，Ｒ２の抵抗値と抵抗素子Ｒ３，Ｒ４の抵抗値とがそれぞれ等しく、かつ、ＮＭＯＳトランジスタＱ１，Ｑ２の寄生容量が互いに等しければ、ノードＮＤ１の電位（オン信号Ｓｏｎ）とノードＮＤ３の電位（オフ信号Ｓｏｆｆ）は同じ速度で低下し、ノードＮＤ２の電位（マスク信号Ｍｏｎ）とノードＮＤ４の電位（マスク信号Ｍｏｆｆ）は同じ速度で低下する。
【０１００】
次の時刻ｔ２で、マスク信号Ｍｏｎ，Ｍｏｆｆが閾値ＴＨ以下となるので、インバータＵ２，Ｕ３の出力がＨレベルに切替わる。ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）がＨレベルでありかつインバータＵ２の出力がＨレベルであるので、スイッチＳＷ２がオン状態になる。この結果、抵抗素子Ｒ４を介してオフ信号用のＮＭＯＳトランジスタＱ２に定電流源Ｉ２から充電電流が供給されるので、時刻ｔ２以降、オフ信号Ｓｏｆｆおよびマスク信号Ｍｏｆｆはオン信号Ｓｏｎおよびマスク信号Ｍｏｎに比べてより早く低下する。
【０１０１】
次の時刻ｔ３で、オフ信号Ｓｏｆｆが閾値ＴＨ以下となるので、インバータＵ１の出力がＨレベルに切替わる。マスク信号Ｍｏｎが既に閾値ＴＨ以下となっているので、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力はＬレベルのままである。
【０１０２】
次の時刻ｔ４で、オン信号ＳｏｎがインバータＵ４の閾値ＴＨ以下となることによって、インバータＵ４の出力がＨレベルに切替わる。マスク信号Ｍｏｆｆが既に閾値ＴＨ以下となっているので、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力はＬレベルのままである。
【０１０３】
次の時刻ｔ５で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ６で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【０１０４】
以上のように、駆動回路ＨＶＩＣｄの仮想接地ノードＶＳの電位が上昇した場合でも信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣｄは正常な動作を行なうことができる。
【０１０５】
＜実施の形態５＞
図１３は、この発明の実施の形態５によるスイッチング素子の駆動回路ＨＶＩＣｅの構成を示す回路図である。
【０１０６】
図１３の高電圧回路部Ｃ２ｅは、図１の抵抗素子Ｒ５，Ｒ６およびスイッチＳＷ１，ＳＷ２に代えて、閾値変化部ＴＨＣ１，ＴＨＣ２が設けられている点で図１の高電圧回路部Ｃ２と異なる。
【０１０７】
具体的に、閾値変化部ＴＨＣ１は、インバータＵ３の出力ノードと仮想接地ノードＶＳとの間に設けられたＮＭＯＳトランジスタＱ９と、インバータＵ４の出力ノードと仮想接地ノードＶＳとの間に設けられたＮＭＯＳトランジスタＱ１０とを含む。ＮＭＯＳトランジスタＱ９，Ｑ１０のゲートは、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）に接続される。
【０１０８】
閾値変化部ＴＨＣ２は、インバータＵ１の出力ノードと仮想接地ノードＶＳとの間に設けられたＮＭＯＳトランジスタＱ７と、インバータＵ２の出力ノードと仮想接地ノードＶＳとの間に設けられたＮＭＯＳトランジスタＱ８とを含む。ＮＭＯＳトランジスタＱ７，Ｑ８のゲートは、ＲＳフリップフロップＵ１５の出力端子（Ｑ）に接続される。
【０１０９】
図１３においてインバータＵ１〜Ｕ４はＣＭＯＳインバータである。すなわち、各インバータの出力ノードと電源ノードＶＢとの間にＰＭＯＳトランジスタが設けられ、各インバータの出力ノードと仮想接地ノードＶＳとの間にＮＭＯＳトランジスタが設けられる。これらのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートが、ノードＮＤ１〜ＮＤ４のうち対応のノードと接続される。
【０１１０】
インバータＵ１〜Ｕ４の各々は、出力ノードに接続された対応のＮＭＯＳトランジスタ（Ｑ７〜Ｑ１０）がオン状態の場合には、入力信号レベルが十分に低下しないと出力がＨレベルに変化しない。すなわち、出力ノードに接続された対応のＮＭＯＳトランジスタがオン状態の場合には、インバータの閾値が低下した状態になる。したがって、ＮＭＯＳトランジスタＱ７〜Ｑ１０のオン／オフを制御することによって、それぞれ対応するインバータＵ１〜Ｕ４の閾値を制御することができる。
【０１１１】
図１３のその他の点は図１と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。なお、図１３において、抵抗素子Ｒ１〜Ｒ４の各々を複数の抵抗素子が直列および／または並列に接続されたものに置換することができる。この明細書では、抵抗素子が１個の場合と複数の場合とを含めて抵抗部と称する。
【０１１２】
図１４は、図１３の駆動回路ＨＶＩＣｅの動作を示すタイミング図である。図１４では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）、出力端子（Ｑ）、リセット端子（Ｒ）、およびセット端子（Ｓ）の各電圧波形ならびに駆動回路ＨＶＩＣｅの信号出力ノードＨＯの電圧波形が示される。
【０１１３】
図１４において、初期状態ではＲＳフリップフロップＵ１５はリセット状態にあり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣｅの信号出力ノードＨＯはＬレベルになり、閾値変化部ＴＨＣ１のＮＭＯＳトランジスタＱ９，Ｑ１０はオン状態になり、閾値変化部ＴＨＣ２のＮＭＯＳトランジスタＱ７，Ｑ８はオフ状態になる。これによって、インバータＵ３，Ｕ４の閾値ＴＨ２は、インバータＵ１，Ｕ２の閾値ＴＨ１よりも低下する。
【０１１４】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、抵抗素子Ｒ１，Ｒ２の抵抗値と抵抗素子Ｒ３，Ｒ４の抵抗値とがそれぞれ等しく、かつ、ＮＭＯＳトランジスタＱ１，Ｑ２の寄生容量が互いに等しければ、ノードＮＤ１の電位（オン信号Ｓｏｎ）とノードＮＤ３の電位（オフ信号Ｓｏｆｆ）は同じ速度で低下し、ノードＮＤ２の電位（マスク信号Ｍｏｎ）とノードＮＤ４の電位（マスク信号Ｍｏｆｆ）は同じ速度で低下する。
【０１１５】
次の時刻ｔ２で、マスク信号ＭｏｆｆがインバータＵ２の閾値ＴＨ１以下となるので、インバータＵ２の出力がＨレベルに切替わる。
【０１１６】
次の時刻ｔ３で、オフ信号ＳｏｆｆがインバータＵ１の閾値ＴＨ１以下となるので、インバータＵ１の出力がＨレベルに切替わる。この結果、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力信号がＨレベルに切替わる。ＲＳフリップフロップＵ１５は既にリセットされた状態であるので、出力端子Ｑおよび反転出力端子ＱＢは、それぞれＬレベルおよびＨレベルのままで変化しない。
【０１１７】
次の時刻ｔ４で、マスク信号ＭｏｎがインバータＵ３の閾値ＴＨ２以下となるので、インバータＵ３の出力がＨレベルに切替わる。これによって、オフ信号Ｓｏｆｆがマスクされるので、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力信号がＬレベルに切替わる。
【０１１８】
次の時刻ｔ５で、オン信号ＳｏｎがインバータＵ４の閾値ＴＨ２以下となるので、インバータＵ４の出力がＨレベルに切替わる。
【０１１９】
次の時刻ｔ５で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ６で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【０１２０】
以上のように、駆動回路ＨＶＩＣｅの仮想接地ノードＶＳの電位が上昇した場合でも信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣｅは正常な動作を行なうことができる。
【０１２１】
実施の形態１，２の駆動回路ＨＶＩＣ，ＨＶＩＣｂでは、抵抗値が変化する抵抗部ＲＰ１，ＲＰ２がＮＭＯＳトランジスタＱ１，Ｑ２の負荷抵抗として設けられていた。このように負荷抵抗の抵抗値を変化させる場合には、仮想接地ノードＶＳの電位の変化率（ｄＶ／ｄｔ）に依存して、オン信号Ｓｏｎとオフ信号Ｓｏｆｆとの電位差やマスク信号Ｍｏｎ，Ｍｏｆｆ間の電位差が変化する。これに対して実施の形態５の場合には、オン信号Ｓｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｎ，Ｍｏｆｆと比較される閾値を変化させているので、インバータＵ１〜Ｕ４の出力が切替わるタイミングを仮想接地ノードＶＳの電位の変化率（ｄＶ／ｄｔ）に依存せず制御することができる。このため、実施の形態５の場合には、実施の形態１，２の場合に比べて設計が容易であり、より信頼性高い駆動回路を実現することができる。
【０１２２】
＜実施の形態６＞
図１５は、この発明の実施の形態６によるスイッチング素子の駆動回路ＨＶＩＣｆの構成を示す回路図である。
【０１２３】
図１５の高電圧回路部Ｃ２ｆに設けられた閾値変化部ＴＨＣ１ｂは、ＡＮＤ回路Ｕ１６をさらに含む点で図１３の閾値変化部ＴＨＣ１と異なる。ＡＮＤ回路Ｕ１６は、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力とインバータＵ２の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をＮＭＯＳトランジスタＱ９，Ｑ１０のゲートに出力する。
【０１２４】
図１５の高電圧回路部Ｃ２ｆに設けられた閾値変化部ＴＨＣ２ｂは、ＡＮＤ回路Ｕ１７をさらに含む点で図１３の閾値変化部ＴＨＣ２と異なる。ＡＮＤ回路Ｕ１７は、ＲＳフリップフロップＵ１５の出力端子（Ｑ）の出力とインバータＵ３の出力とを受け、両方の出力ともＨレベルのときにＨレベルの信号をＮＭＯＳトランジスタＱ７，Ｑ８のゲートに出力する。図１５のその他の点は図１３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１２５】
図１６は、図１３の駆動回路ＨＶＩＣｅの動作と図１５の駆動回路ＨＶＩＣｆの動作とを対比して示すタイミング図である。図１６の左側のグラフには高電位側スイッチング素子Ｑ５をターンオンさせる場合の駆動回路ＨＶＩＣｅ（実施の形態５）の各部の電圧波形が示される。図１６の右側のグラフには同じ場合の駆動回路ＨＶＩＣｆ（実施の形態６）の各部の電圧波形が示される。左右のそれぞれのグラフにおいて、上から順に、ワンショットパルス発生回路Ｃ１の入力信号ＩＮおよび出力パルス信号ＰＬＳ１，ＰＬＳ２の各電圧波形、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ３、Ｕ４，Ｕ２，Ｕ１の各出力電圧波形、ＲＳフリップフロップＵ１５の出力端子（Ｑ）および反転出力端子（ＱＢ）の電圧波形、ＮＭＯＳトランジスタＱ７，Ｑ８のオン／オフの状態、ＮＭＯＳトランジスタＱ９，Ｑ１０のオン／オフの状態、ＲＳフリップフロップＵ１５のおよびセット端子（Ｓ）およびリセット端子（Ｒ）の各電圧波形ならびに駆動回路ＨＶＩＣｅ，ＨＶＩＣｆの信号出力ノードＨＯの電圧波形が示される。
【０１２６】
まず、図１３および図１６の左側のグラフを参照して、実施の形態５による駆動回路ＨＶＩＣｅの場合について説明する。この場合、初期状態では、ワンショットパルス発生回路Ｃ１の入力信号ＩＮがＬレベルである。このとき、ＲＳフリップフロップＵ１５はリセットされた状態であるので、出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。図１３の駆動回路ＨＶＩＣｅの場合には、ＮＭＯＳトランジスタＱ９，Ｑ１０がオン状態になっているため、インバータＵ３，Ｕ４の閾値ＴＨ２がインバータＵ１，Ｕ２の閾値ＴＨ１よりも低下する。
【０１２７】
時刻ｔ１に入力信号ＩＮがＨレベルに切替わることによってワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ１（パルス幅は時刻ｔ１から時刻ｔ４まで）が出力される。この結果、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が低下する。
【０１２８】
次の時刻ｔ２に、ノードＮＤ２の電位（マスク信号Ｍｏｎ）がインバータＵ３の閾値ＴＨ２以下となるので、インバータＵ３の出力がＨレベルに切替わる。
【０１２９】
次の時刻ｔ３に、ノードＮＤ１の電位（オン信号Ｓｏｎ）がインバータＵ４の閾値ＴＨ２以下となるので、インバータＵ４の出力がＨレベルに切替わる。これによって、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力がＨレベルになるので、ＲＳフリップフロップＵ１５の出力端子（Ｑ）がＨレベルに切替わり、反転出力端子（ＱＢ）がＬレベルに切替わり、駆動回路ＨＶＩＣｅの信号出力ノードＨＯがＨレベルに切替わる。さらに、ＲＳフリップフロップＵ１５の出力端子（Ｑ）および反転出力端子（ＱＢ）の電圧変化に伴ってＮＭＯＳトランジスタＱ７，Ｑ８がオン状態になり、ＮＭＯＳトランジスタＱ９，Ｑ１０がオフ状態になる。
【０１３０】
次の時刻ｔ４で、ＮＭＯＳトランジスタＱ１のゲート入力（ＰＬＳ１）が０Ｖに戻るので、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が元の電位（電源ノードＶＢの電位）に戻る。この結果、インバータＵ３，Ｕ４の出力がＬレベルに切替わり、ＲＳフリップフロップＵ１５へのセット端子（Ｓ）への入力がＬレベルに戻る。
【０１３１】
次に、図１３および図１６の右側のグラフを参照して、実施の形態６による駆動回路ＨＶＩＣｆの場合について説明する。この場合、初期状態では、ＮＭＯＳトランジスタＱ９，Ｑ１０がオフ状態である点を除いて左側のグラフと同じである。ＮＭＯＳトランジスタＱ９，Ｑ１０はＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）の出力とインバータＵ２との出力によって制御されるため、初期状態では反転出力端子（ＱＢ）はＨレベルであるが、インバータＵ２がＬレベルであるので、ＮＭＯＳトランジスタＱ９，Ｑ１０がオフ状態となっている。この結果、インバータＵ３，Ｕ４の閾値はＴＨ１であり、ＴＨ２に低下していない。
【０１３２】
時刻ｔ１１に入力信号ＩＮがＨレベルに切替わることによってワンショットパルス発生回路Ｃ１からパルス信号ＰＬＳ１（パルス幅は時刻ｔ１１から時刻ｔ１４まで）が出力される。この結果、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が低下する。
【０１３３】
次の時刻ｔ１２で、ノードＮＤ２の電位（マスク信号Ｍｏｎ）がインバータＵ３の閾値ＴＨ１以下となるので（ただし、ＴＨ１＞ＴＨ２）、インバータＵ３の出力がＨレベルに切替わる。
【０１３４】
次の時刻ｔ１３に、ノードＮＤ１の電位（オン信号Ｓｏｎ）がインバータＵ４の閾値ＴＨ１以下となるので、インバータＵ４の出力がＨレベルに切替わる。これによって、ＲＳフリップフロップＵ１５のセット端子（Ｓ）の入力がＨレベルになるので、ＲＳフリップフロップＵ１５の出力端子（Ｑ）がＨレベルに切替わり、反転出力端子（ＱＢ）がＬレベルに切替わり、駆動回路ＨＶＩＣｆの信号出力ノードＨＯがＨレベルに切替わる。このとき、インバータＵ３の出力がＨレベルであるので、ＮＭＯＳトランジスタＱ７，Ｑ８がオン状態になる。
【０１３５】
次の時刻ｔ１４で、ＮＭＯＳトランジスタＱ１のゲート入力（ＰＬＳ１）が０Ｖに戻るので、ノードＮＤ１，ＮＤ２の電位（Ｓｏｎ，Ｍｏｎ）が元の電位（電源ノードＶＢの電位）に戻る。この結果、インバータＵ３，Ｕ４の出力がＬレベルに切替わり、ＲＳフリップフロップＵ１５へのセット端子（Ｓ）への入力がＬレベルに戻り、トランジスタＱ７，Ｑ８がオフ状態なる。
【０１３６】
ＲＳフリップフロップＵ１５のセット端子（Ｓ）に入力される信号のパルス幅を、実施の形態５の場合（時刻ｔ３から時刻ｔ４まで）と実施の形態６の場合（時刻ｔ１３から時刻ｔ１４まで）とを比較する。そうすると、実施の形態６の場合のパルス幅（時刻ｔ１３から時刻ｔ１４まで）は、実施の形態５の場合のパルス幅（時刻ｔ３から時刻ｔ４まで）に比べて長くなる。この結果、実施の形態６の場合のノイズ耐量は実施の形態５の場合に比べて改善する。
【０１３７】
図１７は、図１５の駆動回路ＨＶＩＣｆにおいて、低電位側スイッチング素子Ｑ６がターンオフする場合のタイミング図である。
図１７では、上から順に、低電位側スイッチング素子Ｑ６のゲート駆動信号の波形（ＬＯ）、仮想接地ノードＶＳ（電源ノードＶＢ）の電圧変化、オン信号Ｓｏｎ、マスク信号Ｍｏｎ、オフ信号Ｓｏｆｆ、およびマスク信号Ｍｏｆｆの電圧波形、インバータＵ２、Ｕ１，Ｕ３，Ｕ４の各出力電圧波形、ＲＳフリップフロップＵ１５の反転出力端子（ＱＢ）および出力端子（Ｑ）の各電圧波形、ＮＭＯＳトランジスタＱ９，Ｑ１０のオン／オフの状態、ＮＭＯＳトランジスタＱ７，Ｑ８のオン／オフの状態、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）およびセット端子（Ｓ）の各電圧波形ならびに駆動回路ＨＶＩＣｆの信号出力ノードＨＯの電圧波形が示される。
【０１３８】
図１７において、初期状態ではＲＳフリップフロップＵ１５はリセット状態にあり、その出力端子（Ｑ）はＬレベルであり、反転出力端子（ＱＢ）はＨレベルである。この結果、駆動回路ＨＶＩＣｆの信号出力ノードＨＯはＬレベルになる。インバータＵ２，Ｕ３の出力はＬレベルであるので、ＮＭＯＳトランジスタＱ７〜Ｑ１０のいずれもオフ状態になる。インバータＵ１〜Ｕ４の閾値は比較的高いＴＨ１になる（ＴＨ１＞ＴＨ２とする）。
【０１３９】
時刻ｔ１で低電位側スイッチング素子Ｑ６用のゲート駆動回路の信号出力ノードＬＯがＨレベルからＬレベルに切替わる。これによって、仮想接地ノードＶＳの電位が低電位側スイッチング素子Ｑ６のスイッチングスピードに応じて上昇するので、ＮＭＯＳトランジスタＱ１，Ｑ２のドレインと基板との間の接合容量（寄生容量）が充電される。このとき、抵抗素子Ｒ１，Ｒ２の抵抗値と抵抗素子Ｒ３，Ｒ４の抵抗値とがそれぞれ等しく、かつ、ＮＭＯＳトランジスタＱ１，Ｑ２の寄生容量が互いに等しければ、ノードＮＤ１の電位（オン信号Ｓｏｎ）とノードＮＤ３の電位（オフ信号Ｓｏｆｆ）は同じ速度で低下し、ノードＮＤ２の電位（マスク信号Ｍｏｎ）とノードＮＤ４の電位（マスク信号Ｍｏｆｆ）は同じ速度で低下する。
【０１４０】
次の時刻ｔ２で、マスク信号ＭｏｆｆがインバータＵ２の閾値ＴＨ１以下となるので、インバータＵ２の出力がＨレベルに切替わる。これによって、ＮＭＯＳトランジスタＱ９，Ｑ１０がオン状態になるので、インバータＵ３，Ｕ４の閾値をＴＨ１からＴＨ２に低下させる。
【０１４１】
次の時刻ｔ３で、オフ信号ＳｏｆｆがインバータＵ１の閾値ＴＨ１以下となるので、インバータＵ１の出力がＨレベルに切替わる。この結果、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力信号がＨレベルに切替わる。ＲＳフリップフロップＵ１５は既にリセットされた状態であるので、出力端子Ｑおよび反転出力端子ＱＢは、それぞれＬレベルおよびＨレベルのままで変化しない。
【０１４２】
次の時刻ｔ４で、マスク信号ＭｏｎがインバータＵ３の閾値ＴＨ２以下となるので、インバータＵ３の出力がＨレベルに切替わる。これによって、オフ信号Ｓｏｆｆがマスクされるので、ＲＳフリップフロップＵ１５のリセット端子（Ｒ）の入力信号がＬレベルに切替わる。
【０１４３】
次の時刻ｔ５で、オン信号ＳｏｎがインバータＵ４の閾値ＴＨ２以下となるので、インバータＵ４の出力がＨレベルに切替わる。
【０１４４】
次の時刻ｔ５で、ダイオードＤ１，Ｄ２が導通し、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｍｏｎ，Ｓｏｆｆ，Ｍｏｆｆ）は一定値にクランプされる。次の時刻ｔ６で仮想接地ノードＶＳの電位上昇が０になるので、ノードＮＤ１〜ＮＤ４の電位（Ｓｏｎ，Ｓｏｆｆ，Ｍｏｎ，Ｍｏｆｆ）は元の電位（電源ノードＶＢの電位）に戻る。
【０１４５】
以上のように、駆動回路ＨＶＩＣｆの仮想接地ノードＶＳの電位が上昇した場合でも信号出力ノードＨＯはＬレベルを維持し、駆動回路ＨＶＩＣｆは正常な動作を行なうことができる。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４７】
Ｃ１ ワンショットパルス発生回路、ＣＳ１，ＣＳ２，ＣＳ１ｂ，ＣＳ２ｂ 定電流供給部、ＧＮＤ 接地ノード、ＨＯ 信号出力ノード（高電位側）、ＨＶ 高電圧電源、ＨＶＩＣ，ＨＶＩＣｂ〜ＨＶＩＣｆ 駆動回路、ＨＶＮ 高電位側電源ノード、Ｉ１，Ｉ２ 定電流源、ＬＯ 信号出力ノード（低電位側）、Ｍｏｆｆ，Ｍｏｎ マスク信号、ＮＤ１〜ＮＤ４ ノード、ＰＬＳ１，ＰＬＳ２ パルス信号、Ｑ１，Ｑ２ ＮＭＯＳトランジスタ（制御用スイッチング素子）、Ｑ５ 高電位側スイッチング素子、Ｑ６ 低電位側スイッチング素子、Ｒ１〜Ｒ６ 抵抗素子、ＲＰ１〜ＲＰ４，ＲＰ１ｂ，ＲＰ２ｂ 抵抗部、ＳＷ１，ＳＷ２ スイッチ、Ｓｏｆｆ オフ信号、Ｓｏｎ オン信号、ＴＨ，ＴＨ１，ＴＨ２ 閾値、ＴＨＣ１，ＴＨＣ２，ＴＨＣ１ｂ，ＴＨＣ２ｂ 閾値変化部、Ｕ１５ フリップフロップ、Ｖ１ 直流電源、ＶＢ 電源ノード、ＶＳ 仮想接地ノード。
【特許請求の範囲】
【請求項１】
第１の電源ノードとそれより高電位に設定される第２の電源ノードとの間に直列に接続された２つのスイッチング素子のうち高電位側のスイッチング素子の駆動回路であって、
前記２つのスイッチング素子の接続ノードの電位よりも高電位に設定される第３の電源ノードと、
内部状態として第１および第２の状態を有し、前記内部状態に応じて前記高電位側のスイッチング素子をオン状態またはオフ状態に切替えるために、前記第１および第２の状態にそれぞれ対応して第１および第２の論理レベルに切替わる制御信号を出力する論理回路と、
前記第３の電源ノードと第１のノードとの間に設けられた第１の抵抗部と、
前記第１のノードと第２のノードとの間に設けられた第２の抵抗部と、
前記第２のノードと前記第１の電源ノードとの間に設けられ、第１のパルス信号を受けたときに導通する第１の制御用スイッチング素子と、
前記第１のパルス信号に応じて前記論理回路を前記第１の状態から前記第２の状態に切替えるために、前記第１のノードの電位が第１の閾値以下の場合に活性状態となる第１の信号を出力する第１の比較部とを備え、
前記第１および第２の抵抗部の少なくとも一方の抵抗値は、少なくとも前記制御信号の変化に基づいたタイミングで変化する、スイッチング素子の駆動回路。
【請求項２】
前記第３の電源ノードと第３のノードとの間に設けられた第３の抵抗部と、
前記第３のノードと第４のノードとの間に設けられた第４の抵抗部と、
前記第４のノードと前記第１の電源ノードとの間に設けられ、前記第１のパルス信号とタイミングの異なる第２のパルス信号を受けたときに導通する第２の制御用スイッチング素子と、
前記第２のパルス信号に応じて前記論理回路を前記第２の状態から前記第１の状態に切替えるために、前記第３のノードの電位が第２の閾値以下の場合に活性状態となる第２の信号を出力する第２の比較部と、
前記第４のノードの電位が第３の閾値以下の場合に活性状態になる第３の信号を出力する第３の比較部とをさらに備え、
前記第１および第２の抵抗部の少なくとも一方の抵抗値は、前記制御信号が前記第１の論理レベルでありかつ前記第３の信号が活性状態の場合に、前記制御信号が前記第２の論理レベルの場合に比べて前記第１の抵抗部の抵抗値に対する前記第２の抵抗部の抵抗値の比率が増加するように変化する、請求項１に記載のスイッチング素子の駆動回路。
【請求項３】
前記第１および第２の抵抗部の少なくとも一方の抵抗値は、前記制御信号が前記第１の論理レベルの場合に、前記制御信号が前記第２の論理レベルの場合に比べて前記第１の抵抗部の抵抗値に対する前記第２の抵抗部の抵抗値の比率が増加するように変化する、請求項１に記載のスイッチング素子の駆動回路。
【請求項４】
前記第１の抵抗部は、
前記第３の電源ノードと前記第１のノードとの間に設けられた第１の抵抗素子と、
前記第３の電源ノードと前記第１のノードとの間に前記第１の抵抗素子と並列に設けられた第２の抵抗素子と、
前記第３の電源ノードと前記第１のノードとの間に前記第２の抵抗素子と直列に設けられ、前記制御信号が前記第１の論理レベルでありかつ前記第３の信号が活性状態の場合に導通する第３の制御用スイッチング素子とを含む、請求項２に記載のスイッチング素子の駆動回路。
【請求項５】
前記第１の抵抗部は、
前記第３の電源ノードと前記第１のノードとの間に設けられた第１の抵抗素子と、
前記第３の電源ノードと前記第１のノードとの間に前記第１の抵抗素子と並列に設けられた第２の抵抗素子と、
前記第３の電源ノードと前記第１のノードとの間に前記第２の抵抗素子と直列に設けられ、前記制御信号が前記第１の論理レベルの場合に導通する第３の制御用スイッチング素子とを含む、請求項３に記載のスイッチング素子の駆動回路。
【請求項６】
第１の電源ノードとそれより高電位に設定される第２の電源ノードとの間に直列に接続された２つのスイッチング素子のうち高電位側のスイッチング素子の駆動回路であって、
前記２つのスイッチング素子の接続ノードの電位よりも高電位に設定される第３の電源ノードと、
内部状態として第１および第２の状態を有し、前記内部状態に応じて前記高電位側のスイッチング素子をオン状態またはオフ状態に切替えるために、前記第１および第２の状態にそれぞれ対応して第１および第２の論理レベルに切替わる制御信号をそれぞれ出力する論理回路と、
前記第３の電源ノードと第１のノードとの間に設けられた第１の抵抗部と、
前記第１のノードと第２のノードとの間に設けられた第２の抵抗部と、
前記第２のノードと前記第１の電源ノードとの間に設けられ、第１のパルス信号を受けたときに導通する第１の制御用スイッチング素子と、
前記第１のパルス信号に応じて前記論理回路を前記第１の状態から前記第２の状態に切替えるために、前記第１のノードの電位が第１の閾値以下の場合に活性状態となる第１の信号を出力する第１の比較部と、
少なくとも前記制御信号の変化に基づいたタイミングで、前記第２の抵抗部を構成する１または複数の抵抗素子の少なくとも１つを介して前記第１の制御用スイッチング素子に定電流を供給可能な定電流供給部とを備える、スイッチング素子の駆動回路。
【請求項７】
前記第２のノードの電位が第２の閾値以下の場合に活性状態になる第２の信号を出力する第２の比較部とをさらに備え、
前記定電流供給部は、前記制御信号が前記第２の論理レベルでありかつ前記第２の信号が活性状態の場合に、前記第２の抵抗部を構成する１または複数の抵抗素子の少なくとも１つを介して前記第１の制御用スイッチング素子に定電流を供給可能である、請求項６に記載のスイッチング素子の駆動回路。
【請求項８】
前記定電流供給部は、前記制御信号が前記第２の論理レベルの場合に、前記第２の抵抗部を構成する１または複数の抵抗素子の少なくとも１つを介して前記第１の制御用スイッチング素子に定電流を供給可能である、請求項６に記載のスイッチング素子の駆動回路。
【請求項９】
前記定電流供給部は、
前記第３の電源ノードと前記第１のノードとの間に前記第１の抵抗部と並列に設けられた定電流源と、
前記定電流源と前記第１のノードとの間に前記定電流源と直列に設けられ、前記制御信号が前記第２の論理レベルでありかつ前記第２の信号が活性状態の場合に導通する第２の制御用スイッチング素子とを含む、請求項７に記載のスイッチング素子の駆動回路。
【請求項１０】
前記定電流供給部は、
前記第３の電源ノードと前記第１のノードとの間に前記第１の抵抗部と並列に設けられた定電流源と、
前記定電流源と前記第１のノードとの間に前記定電流源と直列に設けられ、前記制御信号が前記第２の論理レベルの場合に導通する第２の制御用スイッチング素子とを含む、請求項８に記載のスイッチング素子の駆動回路。
【請求項１１】
第１の電源ノードとそれより高電位に設定される第２の電源ノードとの間に直列に接続された２つのスイッチング素子のうち高電位側のスイッチング素子の駆動回路であって、
前記２つのスイッチング素子の接続ノードの電位よりも高電位に設定される第３の電源ノードと、
内部状態として第１および第２の状態を有し、前記内部状態に応じて前記高電位側のスイッチング素子をオン状態またはオフ状態に切替えるために、前記第１および第２の状態にそれぞれ対応して第１および第２の論理レベルに切替わる制御信号をそれぞれ出力する第１の論理回路と、
前記第３の電源ノードと第１のノードとの間に設けられた第１の抵抗部と、
前記第１のノードと前記第１の電源ノードとの間に設けられ、第１のパルス信号を受けたときに導通する第１の制御用スイッチング素子と、
前記第１のパルス信号に応じて前記第１の論理回路を前記第１の状態から前記第２の状態に切替えるために、前記第１のノードの電位が第１の閾値以下の場合に活性状態となる第１の信号を出力する第１の比較部と、
少なくとも前記制御信号の変化に基づいたタイミングで、前記第１の閾値の大きさを変化させる閾値変化部とを備える、スイッチング素子の駆動回路。
【請求項１２】
前記第３の電源ノードと第２のノードとの間に設けられた第２の抵抗部と、
前記第２のノードと第３のノードとの間に設けられた第３の抵抗部と、
前記第３のノードと前記第１の電源ノードとの間に設けられ、前記第１のパルス信号とタイミングの異なる第２のパルス信号を受けたときに導通する第２の制御用スイッチング素子と、
前記第２のパルス信号に応じて前記第１の論理回路を前記第２の状態から前記第１の状態に切替えるために、前記第２のノードの電位が第２の閾値以下の場合に活性状態となる第２の信号を出力する第２の比較部と、
前記第３のノードの電位が第３の閾値以下の場合に活性状態になる第３の信号を出力する第３の比較部とをさらに備え、
前記閾値変化部は、前記制御信号が前記第１の論理レベルでありかつ前記第３の信号が活性状態の場合に、前記制御信号が前記第２の論理レベルの場合に比べて前記第１の閾値の大きさを減少させる、請求項１１に記載のスイッチング素子の駆動回路。
【請求項１３】
前記閾値変化部は、前記制御信号が前記第１の論理レベルの場合に、前記制御信号が前記第２の論理レベルの場合に比べて前記第１の閾値の大きさを減少させる、請求項１１に記載のスイッチング素子の駆動回路。
【請求項１４】
前記第１の比較部は、前記第３の電源ノードと前記接続ノードとの間に供給された電圧で動作するＭＯＳインバータであり、
前記閾値変化部は、
前記第１の比較部の出力ノードと前記接続ノードとの間に設けられたＭＯＳトランジスタと、
前記制御信号が前記第１の論理レベルでありかつ前記第３の信号が活性状態の場合に、前記ＭＯＳトランジスタをオン状態にする信号を前記ＭＯＳトランジスタのゲートに供給する第２の論理回路とを含む、請求項１２に記載のスイッチング素子の駆動回路。
【請求項１５】
前記第１の比較部は、前記第３の電源ノードと前記接続ノードとの間に供給された電圧で動作するＭＯＳインバータであり、
前記閾値変化部は、前記第１の比較部の出力ノードと前記接続ノードとの間に設けられ、前記制御信号が前記第１の論理レベルの場合にオン状態になるＭＯＳトランジスタを含む、請求項１３に記載のスイッチング素子の駆動回路。
【請求項１】
第１の電源ノードとそれより高電位に設定される第２の電源ノードとの間に直列に接続された２つのスイッチング素子のうち高電位側のスイッチング素子の駆動回路であって、
前記２つのスイッチング素子の接続ノードの電位よりも高電位に設定される第３の電源ノードと、
内部状態として第１および第２の状態を有し、前記内部状態に応じて前記高電位側のスイッチング素子をオン状態またはオフ状態に切替えるために、前記第１および第２の状態にそれぞれ対応して第１および第２の論理レベルに切替わる制御信号を出力する論理回路と、
前記第３の電源ノードと第１のノードとの間に設けられた第１の抵抗部と、
前記第１のノードと第２のノードとの間に設けられた第２の抵抗部と、
前記第２のノードと前記第１の電源ノードとの間に設けられ、第１のパルス信号を受けたときに導通する第１の制御用スイッチング素子と、
前記第１のパルス信号に応じて前記論理回路を前記第１の状態から前記第２の状態に切替えるために、前記第１のノードの電位が第１の閾値以下の場合に活性状態となる第１の信号を出力する第１の比較部とを備え、
前記第１および第２の抵抗部の少なくとも一方の抵抗値は、少なくとも前記制御信号の変化に基づいたタイミングで変化する、スイッチング素子の駆動回路。
【請求項２】
前記第３の電源ノードと第３のノードとの間に設けられた第３の抵抗部と、
前記第３のノードと第４のノードとの間に設けられた第４の抵抗部と、
前記第４のノードと前記第１の電源ノードとの間に設けられ、前記第１のパルス信号とタイミングの異なる第２のパルス信号を受けたときに導通する第２の制御用スイッチング素子と、
前記第２のパルス信号に応じて前記論理回路を前記第２の状態から前記第１の状態に切替えるために、前記第３のノードの電位が第２の閾値以下の場合に活性状態となる第２の信号を出力する第２の比較部と、
前記第４のノードの電位が第３の閾値以下の場合に活性状態になる第３の信号を出力する第３の比較部とをさらに備え、
前記第１および第２の抵抗部の少なくとも一方の抵抗値は、前記制御信号が前記第１の論理レベルでありかつ前記第３の信号が活性状態の場合に、前記制御信号が前記第２の論理レベルの場合に比べて前記第１の抵抗部の抵抗値に対する前記第２の抵抗部の抵抗値の比率が増加するように変化する、請求項１に記載のスイッチング素子の駆動回路。
【請求項３】
前記第１および第２の抵抗部の少なくとも一方の抵抗値は、前記制御信号が前記第１の論理レベルの場合に、前記制御信号が前記第２の論理レベルの場合に比べて前記第１の抵抗部の抵抗値に対する前記第２の抵抗部の抵抗値の比率が増加するように変化する、請求項１に記載のスイッチング素子の駆動回路。
【請求項４】
前記第１の抵抗部は、
前記第３の電源ノードと前記第１のノードとの間に設けられた第１の抵抗素子と、
前記第３の電源ノードと前記第１のノードとの間に前記第１の抵抗素子と並列に設けられた第２の抵抗素子と、
前記第３の電源ノードと前記第１のノードとの間に前記第２の抵抗素子と直列に設けられ、前記制御信号が前記第１の論理レベルでありかつ前記第３の信号が活性状態の場合に導通する第３の制御用スイッチング素子とを含む、請求項２に記載のスイッチング素子の駆動回路。
【請求項５】
前記第１の抵抗部は、
前記第３の電源ノードと前記第１のノードとの間に設けられた第１の抵抗素子と、
前記第３の電源ノードと前記第１のノードとの間に前記第１の抵抗素子と並列に設けられた第２の抵抗素子と、
前記第３の電源ノードと前記第１のノードとの間に前記第２の抵抗素子と直列に設けられ、前記制御信号が前記第１の論理レベルの場合に導通する第３の制御用スイッチング素子とを含む、請求項３に記載のスイッチング素子の駆動回路。
【請求項６】
第１の電源ノードとそれより高電位に設定される第２の電源ノードとの間に直列に接続された２つのスイッチング素子のうち高電位側のスイッチング素子の駆動回路であって、
前記２つのスイッチング素子の接続ノードの電位よりも高電位に設定される第３の電源ノードと、
内部状態として第１および第２の状態を有し、前記内部状態に応じて前記高電位側のスイッチング素子をオン状態またはオフ状態に切替えるために、前記第１および第２の状態にそれぞれ対応して第１および第２の論理レベルに切替わる制御信号をそれぞれ出力する論理回路と、
前記第３の電源ノードと第１のノードとの間に設けられた第１の抵抗部と、
前記第１のノードと第２のノードとの間に設けられた第２の抵抗部と、
前記第２のノードと前記第１の電源ノードとの間に設けられ、第１のパルス信号を受けたときに導通する第１の制御用スイッチング素子と、
前記第１のパルス信号に応じて前記論理回路を前記第１の状態から前記第２の状態に切替えるために、前記第１のノードの電位が第１の閾値以下の場合に活性状態となる第１の信号を出力する第１の比較部と、
少なくとも前記制御信号の変化に基づいたタイミングで、前記第２の抵抗部を構成する１または複数の抵抗素子の少なくとも１つを介して前記第１の制御用スイッチング素子に定電流を供給可能な定電流供給部とを備える、スイッチング素子の駆動回路。
【請求項７】
前記第２のノードの電位が第２の閾値以下の場合に活性状態になる第２の信号を出力する第２の比較部とをさらに備え、
前記定電流供給部は、前記制御信号が前記第２の論理レベルでありかつ前記第２の信号が活性状態の場合に、前記第２の抵抗部を構成する１または複数の抵抗素子の少なくとも１つを介して前記第１の制御用スイッチング素子に定電流を供給可能である、請求項６に記載のスイッチング素子の駆動回路。
【請求項８】
前記定電流供給部は、前記制御信号が前記第２の論理レベルの場合に、前記第２の抵抗部を構成する１または複数の抵抗素子の少なくとも１つを介して前記第１の制御用スイッチング素子に定電流を供給可能である、請求項６に記載のスイッチング素子の駆動回路。
【請求項９】
前記定電流供給部は、
前記第３の電源ノードと前記第１のノードとの間に前記第１の抵抗部と並列に設けられた定電流源と、
前記定電流源と前記第１のノードとの間に前記定電流源と直列に設けられ、前記制御信号が前記第２の論理レベルでありかつ前記第２の信号が活性状態の場合に導通する第２の制御用スイッチング素子とを含む、請求項７に記載のスイッチング素子の駆動回路。
【請求項１０】
前記定電流供給部は、
前記第３の電源ノードと前記第１のノードとの間に前記第１の抵抗部と並列に設けられた定電流源と、
前記定電流源と前記第１のノードとの間に前記定電流源と直列に設けられ、前記制御信号が前記第２の論理レベルの場合に導通する第２の制御用スイッチング素子とを含む、請求項８に記載のスイッチング素子の駆動回路。
【請求項１１】
第１の電源ノードとそれより高電位に設定される第２の電源ノードとの間に直列に接続された２つのスイッチング素子のうち高電位側のスイッチング素子の駆動回路であって、
前記２つのスイッチング素子の接続ノードの電位よりも高電位に設定される第３の電源ノードと、
内部状態として第１および第２の状態を有し、前記内部状態に応じて前記高電位側のスイッチング素子をオン状態またはオフ状態に切替えるために、前記第１および第２の状態にそれぞれ対応して第１および第２の論理レベルに切替わる制御信号をそれぞれ出力する第１の論理回路と、
前記第３の電源ノードと第１のノードとの間に設けられた第１の抵抗部と、
前記第１のノードと前記第１の電源ノードとの間に設けられ、第１のパルス信号を受けたときに導通する第１の制御用スイッチング素子と、
前記第１のパルス信号に応じて前記第１の論理回路を前記第１の状態から前記第２の状態に切替えるために、前記第１のノードの電位が第１の閾値以下の場合に活性状態となる第１の信号を出力する第１の比較部と、
少なくとも前記制御信号の変化に基づいたタイミングで、前記第１の閾値の大きさを変化させる閾値変化部とを備える、スイッチング素子の駆動回路。
【請求項１２】
前記第３の電源ノードと第２のノードとの間に設けられた第２の抵抗部と、
前記第２のノードと第３のノードとの間に設けられた第３の抵抗部と、
前記第３のノードと前記第１の電源ノードとの間に設けられ、前記第１のパルス信号とタイミングの異なる第２のパルス信号を受けたときに導通する第２の制御用スイッチング素子と、
前記第２のパルス信号に応じて前記第１の論理回路を前記第２の状態から前記第１の状態に切替えるために、前記第２のノードの電位が第２の閾値以下の場合に活性状態となる第２の信号を出力する第２の比較部と、
前記第３のノードの電位が第３の閾値以下の場合に活性状態になる第３の信号を出力する第３の比較部とをさらに備え、
前記閾値変化部は、前記制御信号が前記第１の論理レベルでありかつ前記第３の信号が活性状態の場合に、前記制御信号が前記第２の論理レベルの場合に比べて前記第１の閾値の大きさを減少させる、請求項１１に記載のスイッチング素子の駆動回路。
【請求項１３】
前記閾値変化部は、前記制御信号が前記第１の論理レベルの場合に、前記制御信号が前記第２の論理レベルの場合に比べて前記第１の閾値の大きさを減少させる、請求項１１に記載のスイッチング素子の駆動回路。
【請求項１４】
前記第１の比較部は、前記第３の電源ノードと前記接続ノードとの間に供給された電圧で動作するＭＯＳインバータであり、
前記閾値変化部は、
前記第１の比較部の出力ノードと前記接続ノードとの間に設けられたＭＯＳトランジスタと、
前記制御信号が前記第１の論理レベルでありかつ前記第３の信号が活性状態の場合に、前記ＭＯＳトランジスタをオン状態にする信号を前記ＭＯＳトランジスタのゲートに供給する第２の論理回路とを含む、請求項１２に記載のスイッチング素子の駆動回路。
【請求項１５】
前記第１の比較部は、前記第３の電源ノードと前記接続ノードとの間に供給された電圧で動作するＭＯＳインバータであり、
前記閾値変化部は、前記第１の比較部の出力ノードと前記接続ノードとの間に設けられ、前記制御信号が前記第１の論理レベルの場合にオン状態になるＭＯＳトランジスタを含む、請求項１３に記載のスイッチング素子の駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−７５２６７（Ｐ２０１２−７５２６７Ａ）
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願番号】特願２０１０−２１８９４３（Ｐ２０１０−２１８９４３）
【出願日】平成２２年９月２９日（２０１０．９．２９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願日】平成２２年９月２９日（２０１０．９．２９）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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