説明

スイッチング素子駆動回路及び電力変換装置

【課題】簡易な構成で半導体スイッチの誤オンを防止することができるスイッチング素子駆動回路および該スイッチング素子駆動回路を備える電力変換装置を提供する。
【解決手段】半導体スイッチ7をオンする際、パルス電圧源1から正の電圧をトランス2に印加し、この電圧を半導体スイッチ7のゲートに印加することで、半導体スイッチ7のゲート・ソース間の寄生容量7aを充電する。パルス電圧源1から負の電圧をトランス2に印加すると、放電回路を構成するトランジスタ6がオンして半導体スイッチ7のゲート・ソース間の寄生容量7aの電荷が放電され、半導体スイッチ7がターンオフする。その後、短絡回路を構成する短絡スイッチ8がオンして半導体スイッチ7のゲート・ソース間を短絡する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、MOSトランジスタやIGBTなどのスイッチング素子の駆動回路及びそのスイッチング素子駆動回路を備える電力変換装置に関する。
【背景技術】
【0002】
従来、スイッチング素子の駆動回路として、パルストランスを用いた入出力電気絶縁可能なパルストランス方式の駆動回路が知られている(例えば、特許文献1参照)。
図3は、従来のパルストランス方式のスイッチング素子駆動回路を示す回路図である。
図中、符号101は制御信号を発生するパルス電圧源であり、102はトランス、103はダイオード、104及び105は抵抗、106はPNP型のトランジスタである。また、符号107は駆動対象の半導体スイッチであり、ここではMOSFETとしている。また符号123はコンデンサである。
【0003】
トランス102に印加される電圧波形は、正負で電圧時間積の等しいものでないとトランス102が偏磁から飽和に至るため、例えば図4に示すような波形とする。
半導体スイッチ107をオンする場合、パルス電圧源101は正の電圧をトランス102に印加する。この電圧はダイオード103及び抵抗104を介して半導体スイッチ107のゲートに印加され、半導体スイッチ107のゲート・ソース間の寄生容量107aが充電される。この充電電圧が半導体スイッチ107のしきい値電圧を上回った時点で、半導体スイッチ107がオンする。
【0004】
半導体スイッチ107をオフする場合には、パルス電圧源101は負の電圧をトランス102に印加する。すると、トランス102の二次側が負電圧となる一方、寄生容量107aは上述の充電により正電圧となっているので、抵抗105を介してトランジスタ106にベース電流が流れ、トランジスタ106がオンする。トランジスタ106がオンすると、寄生容量107aの電荷は、抵抗104→トランジスタ106→コンデンサ123の経路で放電される。そして、寄生容量107aの電圧が半導体スイッチ107のしきい値電圧を下回った時点で半導体スイッチ107がオフする。
【0005】
ここで、抵抗104は、スイッチング速度をある程度低減し、スイッチングに伴うスパイク電圧やノイズを抑制することを目的として、充放電経路に設けている。
半導体スイッチ107をオンする期間は、半導体スイッチ107が組み込まれている装置の制御の都合により決定される。
図5は、半導体スイッチ107が組み込まれている装置の回路構成例を示す図である。
【0006】
この装置は、直流電源201の電圧を、半導体スイッチ202と204とが交互にオンすると共に、半導体スイッチ203と205とが交互にオンすることで、U−V間において交流電圧に変換するものである。なお、半導体スイッチ202〜205が図3における半導体スイッチ107に対応している。また、ここでは各半導体スイッチのオンデューティは0〜50%を想定している。
【0007】
図5の回路において、たとえば半導体スイッチ202がオンからオフに転じた場合、出力電流が小さいときには半導体スイッチ202の電圧はただちに上昇しない。これは半導体スイッチ202のドレイン・ソース間に寄生容量が存在し、出力電流による充電に時間がかかるためである。一方、その後直列に接続された半導体スイッチ204(以下、ある半導体スイッチに対し、直列に接続された半導体スイッチを対向アームと称する)がオンすると、直流電源201→半導体スイッチ202の寄生容量→半導体スイッチ204→直流電源201の経路で電流が流れ、半導体スイッチ202の電圧は急速に上昇する。
【0008】
このような場合、半導体スイッチ202のオフ期間であるにもかかわらず、半導体スイッチ202のゲート電圧が上昇することがある。これは、半導体スイッチのドレイン・ソース間電圧が急上昇した場合、図3に示すドレイン・ゲート間の寄生容量107bを介してゲート・ソース間の寄生容量107aが充電されるためである。
寄生容量107aの電圧が上昇すると、それに伴って再度トランジスタ6がオンするため、寄生容量107aの電圧上昇は抑制される。ところが、寄生容量107bの電流が大きい場合、放電経路上にある抵抗104の両端電圧が大きくなり、このため寄生容量107aの電圧がしきい値電圧を超えて半導体スイッチ107が誤オンするおそれがある。
【0009】
すなわち、半導体スイッチ202のオフ期間中に、当該半導体スイッチ202が誤オンするおそれがある。
これを防止するため、図3に示す駆動回路では、あらかじめ負電圧Vr(いわゆる逆バイアス電圧)をコンデンサ123により加えている。ここで、パルス電圧源120、トランス121及びダイオード122は、コンデンサ123を充電するための回路であり、パルス電圧源101がパルスを発生させる前にパルス電圧源120の動作を開始することで、あらかじめコンデンサ123に一定の電圧が確保されるようにする。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開平7−213056号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、上記従来のスイッチング素子駆動回路にあっては、逆バイアス電圧を発生させるために、本来の駆動回路とは別にトランス121等の逆バイアス電圧発生回路が必要となり、装置の大形化や価格の上昇を招く。
そこで、本発明は、簡易な構成で半導体スイッチの誤オンを防止することができるスイッチング素子駆動回路および該スイッチング素子駆動回路を備える電力変換装置を提供することを課題としている。
【課題を解決するための手段】
【0012】
上記課題を解決するために、請求項1に係るスイッチング素子駆動回路は、半導体スイッチング素子の制御端子と主端子との間に印加する電圧によって、当該半導体スイッチング素子の導通および遮断を制御するスイッチング素子駆動回路であって、前記半導体スイッチング素子を遮断する際に短絡状態となって、前記制御端子と前記主端子との間の寄生容量に蓄積された電荷を放電する放電回路と、前記放電によって前記半導体スイッチング素子が遮断した後の当該半導体スイッチング素子の遮断期間中に、前記制御端子と前記主端子との間を短絡する短絡回路と、を備えることを特徴としている。
【0013】
これにより、半導体スイッチング素子が遮断した後、短絡回路によって半導体スイッチング素子の制御端子と主端子とを短絡させておくことができる。したがって、半導体スイッチング素子の遮断期間中に、制御端子と主端子との間の寄生容量の電圧が上昇するのを防止し、半導体スイッチング素子が誤オンするのを防止することができる。
また、請求項2に係るスイッチング素子駆動回路は、請求項1に係る発明において、前記放電回路は、前記制御端子と前記主端子との間に抵抗を介して接続された放電用スイッチを有し、前記半導体スイッチング素子を遮断する際に前記放電用スイッチを導通状態とすることで、前記抵抗と前記放電用スイッチとの直列回路を介して前記制御端子と前記主端子との間を短絡し、前記短絡回路は、前記制御端子と前記主端子との間に直接接続された短絡スイッチを有し、前記半導体スイッチング素子が遮断してから一定時間後に前記短絡スイッチを導通状態とすることで、前記短絡スイッチのみを介して前記制御端子と前記主端子との間を短絡するように構成されていることを特徴としている。
【0014】
このように、半導体スイッチング素子の寄生容量への充放電経路に抵抗を設けることで、スイッチング速度をある程度低減し、スイッチングに伴うスパイク電圧やノイズの発生を抑制することができる。また、短絡回路は、上記抵抗を介さずに制御端子と主端子との間を短絡するので、当該抵抗の両端電圧が大きくなることに起因する上記寄生容量の電圧上昇を防止することができる。
【0015】
さらに、短絡回路を、前記制御端子と前記主端子との間に直接接続された短絡スイッチで構成するので、比較的簡易な構成で、半導体スイッチング素子のターンオフ終了から一定時間後に、制御端子と主端子との間を短絡させることができる。
さらにまた、請求項3に係るスイッチング素子駆動回路は、請求項2に係る発明において、前記短絡スイッチは、MOSFETで構成されていることを特徴としている。
【0016】
これにより、短絡スイッチのオン時の電圧を十分低くすることができ、好適な動作を実現することができる。
また、請求項4に係る電力変換装置は、上アーム用および下アーム用としてそれぞれ作動するように互いに直列に接続され、負荷へ流入する電流を導通および遮断する1対の半導体スイッチング素子と、前記半導体スイッチング素子の導通および遮断を指示する制御信号を生成する制御回路と、前記制御信号に基づいて前記半導体スイッチング素子の制御端子を駆動する駆動回路と、前記制御回路と前記駆動回路とが絶縁されるように一次巻線と二次巻線とが互いに対向配置された絶縁トランスと、を備え、半導体スイッチング素子は、前記制御端子と主端子との間に電圧が印加されることで導通状態となるものであって、前記駆動回路は、前記半導体スイッチング素子を遮断する際に短絡状態となって、前記制御端子と前記主端子との間の寄生容量に蓄積された電荷を放電する放電回路と、前記放電によって前記半導体スイッチング素子が遮断した後の当該半導体スイッチング素子の遮断期間中に、前記制御端子と前記主端子との間を短絡する短絡回路と、を備えることを特徴としている。
【0017】
これにより、装置の大型化およびコストの増大を伴うことなく、対向アームがオンした際の半導体スイッチング素子の誤オンを防止した電力変換装置とすることができる。
【発明の効果】
【0018】
本発明によれば、半導体スイッチング素子の制御端子と主端子との間を短絡する短絡回路を設けるので、半導体スイッチング素子の遮断期間中における制御端子と主端子との間の寄生容量の電圧上昇を防止することができる。このように、従来方式のような逆バイアス電圧発生回路を設けることなく(装置の大型化およびコストの増大を伴うことなく)、半導体スイッチング素子の誤オンを防止することができる。
【0019】
したがって、例えば、互いに直列接続した2つの半導体スイッチング素子を相補駆動する場合に、2つの半導体スイッチング素子が同時にオンするのを防止することができ、当該半導体スイッチング素子の破損等の不具合を防止することができる。
【図面の簡単な説明】
【0020】
【図1】本発明におけるスイッチング素子駆動回路を示す回路図である。
【図2】スイッチング素子駆動回路の一例を示す回路図である。
【図3】従来のスイッチング素子駆動回路を示す回路図である。
【図4】トランスに印加する電圧波形である。
【図5】駆動対象の半導体スイッチが組み込まれた装置の回路構成例を示す図である。
【発明を実施するための形態】
【0021】
以下、本発明の実施の形態を図面に基づいて説明する。
(第1の実施形態)
(構成)
図1は、本発明におけるスイッチング素子駆動回路(絶縁伝送回路)を示す回路図である。
図中、符号1は一定周期のパルス電圧(制御信号)V1を発生するパルス電圧源である。パルス電圧源1で発生したパルス電圧V1は、トランス(絶縁トランス)2の一次巻線に印加される。
【0022】
トランス2の二次巻線の一端は、ダイオード3および抵抗4を介して駆動対象である半導体スイッチ(半導体スイッチング素子)7のゲート電極(制御端子)に接続されている。また、トランス2の二次巻線の他端は、半導体スイッチ7のソース電極(主端子)に接続されている。
【0023】
ここで、半導体スイッチ7はMOSFETである。なお、符号7aは半導体スイッチ7のゲート・ソース間の寄生容量、符号7bは半導体スイッチ7のドレイン・ゲート間の寄生容量である。
ダイオード3と抵抗4との接続点と、半導体スイッチ7のソース電極との間には、PNP型のトランジスタ(放電用スイッチ)6が接続されている。このトランジスタ6のベースは、抵抗5を介してトランス2の二次巻線の一端とダイオード3との接続点に接続されている。
【0024】
この抵抗5及びトランジスタ6で放電回路を構成している。この放電回路は、トランジスタ6がオン(導通)した際に、抵抗4およびトランジスタ6の直列回路を介して半導体スイッチ7のゲート・ソース間を短絡し、寄生容量7aに蓄積された電荷を放電する。
また、半導体スイッチ7のゲート電極とソース電極との間には、短絡スイッチ8が直接接続されている。この短絡スイッチ8は、pチャネル型のMOSFETで構成する。この短絡スイッチ8のゲート電極とソース電極との間にはコンデンサ9が接続されている。また、短絡スイッチ8のゲート電極とコンデンサ9との接続点は、ダイオード10を介して、トランス2の二次巻線の一端とダイオード3との接続点に接続されている。さらに、ダイオード10には、抵抗11が並列に接続されている。
【0025】
短絡スイッチ8、コンデンサ9、ダイオード10及び抵抗11で短絡回路を構成している。この短絡回路は、短絡スイッチ8がオン(導通)した際に、当該短絡スイッチ8のみを介して、半導体スイッチ7のゲート・ソース間を短絡する。
【0026】
(動作)
次に、本実施形態の動作について説明する。
半導体スイッチ7をオン(導通)する際には、パルス電圧源1から正電圧の制御信号をトランス2に印加する。すると、トランス2の一次巻線に黒点に向かう方向の電圧が印加され、トランス2の二次巻線にも黒点に向かう方向の電圧が誘起される。
二次巻線に誘起される電圧は、ダイオード3及び抵抗4を介して半導体スイッチ7のゲート電極に印加され、ゲート・ソース間の寄生容量7aが充電される。また、トランス2の二次巻線に誘起される電圧により、ダイオード10を介してコンデンサ9が急速に充電され、短絡スイッチ8はオフ状態となる。このとき、トランジスタ6は高抵抗状態を保持している。
【0027】
そして、ゲート・ソース間の寄生容量7aの充電電圧が、半導体スイッチ7のしきい値電圧を上回ると、半導体スイッチ7がオン状態となる。
その後、パルス電圧源1から負電圧の制御信号を印加すると、トランス2に蓄積された磁気エネルギーにより二次巻線に負電圧が誘起される。すると、抵抗5を介してトランジスタ6にベース電流が流れ、トランジスタ6がオンする。これにより、ゲート・ソース間の寄生容量7aの電荷は、抵抗4→トランジスタ6の放電経路で放電される。そして、ゲート・ソース間の寄生容量7aの電圧が半導体スイッチ7のしきい値電圧を下回った時点で、半導体スイッチ7がオフ状態となる。
【0028】
このとき、コンデンサ9に充電された電荷は、抵抗11を介して緩やかに放電されるので、短絡スイッチ8は依然オフ状態を維持する。
その後、ゲート・ソース間の寄生容量7aの電圧がほぼ0Vとなるが、その後もトランス2の二次巻線が負電圧を発生しているため、コンデンサ9の放電は進む。そして、短絡スイッチ8のゲート電圧Vgが短絡スイッチ8のしきい値電圧を上回ると、短絡スイッチ8がオン状態となる。これにより、半導体スイッチ7のゲート・ソース間が短絡状態となる。
【0029】
このように、半導体スイッチ7をオンする際には、ダイオード10を介してコンデンサ9に電荷を蓄積して、短絡スイッチ8をオフ状態とする。そしてその後、半導体スイッチ7をオフしてから一定時間後に、コンデンサ9に蓄積された電荷により短絡スイッチ8をオン状態とする。ここで、短絡スイッチ8をオンするタイミングは、抵抗11の抵抗値によって調整可能となっている。
【0030】
この半導体スイッチ7は、例えば図5に示すような装置(電力変換装置)に組み込まれる。
この回路では、互いに直列に接続された一対の半導体スイッチが、直流電源201に2組並列接続されている。ここで、半導体スイッチ202〜205が、それぞれ上述した半導体スイッチ7に対応している。
【0031】
半導体スイッチ202は、その一端が半導体スイッチ204の一端に接続されて半導体スイッチ204に対して相補動作する。同様に、半導体スイッチ203は、その一端が半導体スイッチ205の一端に接続されて半導体スイッチ205に対して相補動作する。半導体スイッチ202及び203の他端は直流電源201のハイレベル端に、半導体スイッチ204及び205の他端は直流電源201のローレベル端に接続されている。
【0032】
これら一対の半導体スイッチは、負荷(不図示)へ流入する電流を導通および遮断するように構成されている。この図5に示す回路は、半導体スイッチ202と204とが交互にオンすると共に、半導体スイッチ203と205とが交互にオンすることで、直流電圧をU−V間において交流電圧に変換するものである。
このように直列接続された2つの半導体スイッチ(例えば、半導体スイッチ202及び204)を交互にオン・オフさせる場合、当該半導体スイッチの駆動回路は、例えば図2に示すようになる。このスイッチング素子駆動回路は、図1に示すスイッチング素子駆動回路に、第2のトランス出力側回路を追加したものである。
【0033】
第2のトランス出力側回路は、図1の第1のトランス出力側回路(ダイオード3、抵抗4、抵抗5、トランジスタ6、短絡スイッチ8、コンデンサ9、ダイオード10、抵抗11)と原理的に同一の構成を有する。
ここで、トランス2は、1つの一次巻線と、2つの二次巻線(第1の二次巻線、第2の二次巻線)とを有する。そして、第1のトランス出力側回路に対応する第1の二次巻線を半導体スイッチ202に接続し、第2のトランス出力側回路に対応する第2の二次巻線を半導体スイッチ204に接続する。
【0034】
また、第1の二次巻線の極性を一次巻線と同一極性とし、第2の二次巻線の極性を一次巻線とは反対極性とする。
すなわち、第1のトランス出力側回路と第2のトランス出力側回路とは、原理的に同一の構成を有するが、その動作が逆となる。具体的には、半導体スイッチ202は、パルス電圧源1からの入力パルス電圧がハイレベルのときにターンオンし、ローレベルのときにターンオフする。一方、半導体スイッチ204は、パルス電圧源1からの入力パルス電圧がローレベルのときにターンオンし、ハイレベルのときにターンオフする。
【0035】
図2において、パルス電圧源1が制御回路に対応し、第1及び第2のトランス出力側回路が駆動回路に対応し、トランス2が絶縁トランスに対応している。
なお、直列接続された2つの半導体スイッチを相補駆動する回路構成は、図2に示す構成に限定されない。例えば、図1に示すスイッチング素子駆動回路を2つ用意し、一方のスイッチング素子駆動回路を半導体スイッチ202用の回路、他方のスイッチング素子駆動回路を半導体スイッチ204用の回路としてもよい。このとき、2つのパルス電圧源1から互いに逆位相となるパルス電圧を発生すれば、半導体スイッチ202及び204を交互にオン・オフさせることができる。
【0036】
ところで、図5の回路において、各半導体スイッチ202〜205のドレイン・ソース間には寄生容量が存在する。そのため、たとえば半導体スイッチ202がオフした後、対向アームである半導体スイッチ204がオンすると、直流電源201→半導体スイッチ202の寄生容量→半導体スイッチ204→直流電源201の経路で電流が流れ、半導体スイッチ202の電圧は急速に上昇する。半導体スイッチ202のドレイン・ソース間電圧が急上昇すると、半導体スイッチ202のドレイン・ゲート間の寄生容量7bから、半導体スイッチ202のゲート・ソース間の寄生容量7a側へ電流が流入する。
【0037】
本実施形態では、半導体スイッチ7(半導体スイッチ202)がオフした後、短絡スイッチ8をオンして半導体スイッチ7のゲート・ソース間を短絡するようにしている。したがって、この状態で、対向アーム(半導体スイッチ204)がオンすると、半導体スイッチ7(半導体スイッチ202)のドレイン・ゲート間の寄生容量7bから流入する電流は、短絡スイッチ8によりバイパスされることになる。
【0038】
ところが、本実施形態のように短絡スイッチ8を設けない従来方式では、対向アームがオンした場合、ドレイン・ゲート間の寄生容量7bを介してゲート・ソース間の寄生容量7aが充電されることにより、半導体スイッチ202のオフ期間であるにもかかわらず、半導体スイッチ202が誤オンするおそれがある。
これに対して、本実施形態では、上述したようにドレイン・ゲート間の寄生容量7bから流入する電流は、短絡スイッチ8によりバイパスされるため、ゲート・ソース間の寄生容量7aの電圧上昇を確実に防止することができる。したがって、従来方式のような誤オンを防止することができる。
【0039】
ドレイン・ゲート間の寄生容量7bを介してゲート・ソース間の寄生容量7aが充電されたとしても、放電回路のトランジスタ6がオンするため、通常は寄生容量7aの電圧上昇は抑えられる。しかしながら、寄生容量7aの放電経路上に抵抗4を設けている場合、寄生容量7bの電流が大きいと抵抗4の両端電圧が大きくなり、これにより寄生容量7aの電圧が上昇し、半導体スイッチ7が誤オンするおそれがある。
【0040】
これに対して、本実施形態では、短絡スイッチ8を半導体スイッチ7のゲート電極とソース電極との間に直接接続し、短絡スイッチ8のみを介して半導体スイッチ7のゲート・ソース間を短絡する。このように、抵抗4を介さずに半導体スイッチ7のゲートを短絡するので、寄生容量7bの電流が大きい場合であっても、寄生容量7aの電圧上昇を防止することができる。
【0041】
(効果)
このように、上記実施形態では、半導体スイッチがターンオフした後のオフ期間中、半導体スイッチ7のゲート・ソース間を短絡する短絡スイッチ8を設けるので、対向アームがオンした際の半導体スイッチ7のゲート・ソース間の電圧上昇を防止することができる。このとき、抵抗4を介さずに、短絡スイッチ8のみを介して半導体スイッチ7のゲート・ソース間を短絡するので、半導体スイッチ7のゲート・ソース間寄生容量7aの放電経路上にある抵抗4の両端電圧が大きくなることに起因する半導体スイッチ7のゲート・ソース間の電圧上昇を確実に防止することができる。
【0042】
そのため、オフ期間中における半導体スイッチの誤オンを防止することができる。したがって、直列接続された2つの半導体スイッチを相補駆動する場合に、2つの半導体スイッチが同時にオンしてしまうのを防止することができる。その結果、半導体スイッチの破損等の不具合を防止することができる。
また、半導体スイッチ7のゲート・ソース間を短絡する回路は、上述のように比較的簡易な構成で実現することができる。その結果、装置の大型化を抑制しコストを削減することができる。
【0043】
さらに、短絡スイッチをMOSFETで構成するので、オン時の電圧を低くすることができる。
短絡スイッチとしてはバイポーラジャンクション型のトランジスタを用いることも可能であるが、これはオンした際に0.6V〜1.2V程度の飽和電圧を持つ特性があり、その分の電圧上昇は避けられない。配線インダクタンス等も電圧を持つことを考慮すると、短絡スイッチの電圧は少しでも低い方が望ましい。MOSFETは、オン時に抵抗特性となるため、十分小さいオン抵抗のものを選ぶことでオン時の電圧を十分低くすることができる。
なお、短絡スイッチがオンするのは、半導体スイッチのターンオフ終了後であるため、短絡スイッチのオン抵抗値はスイッチング動作に影響を与えない。
【0044】
(応用例)
なお、上記実施形態においては、抵抗11に代えて、抵抗とツェナーダイオードとの直列回路や半導体による定電流素子等を用いることもできる。これらにより、短絡スイッチ8がオンするタイミングを自在に調整することができる。
【0045】
また、上記実施形態においては、半導体スイッチ7としてMOSFETを用いる場合について説明したが、これに代えて、IGBT等の半導体スイッチング素子を用いることもできる。
【符号の説明】
【0046】
1…パルス電圧源、2…トランス、3…ダイオード、4…抵抗、5…抵抗、6…トランジスタ、7…半導体スイッチ、8…短絡スイッチ、9…コンデンサ、10…ダイオード、11…抵抗、201…直流電源、202〜205…半導体スイッチ

【特許請求の範囲】
【請求項1】
半導体スイッチング素子の制御端子と主端子との間に印加する電圧によって、当該半導体スイッチング素子の導通および遮断を制御するスイッチング素子駆動回路であって、
前記半導体スイッチング素子を遮断する際に短絡状態となって、前記制御端子と前記主端子との間の寄生容量に蓄積された電荷を放電する放電回路と、
前記放電によって前記半導体スイッチング素子が遮断した後の当該半導体スイッチング素子の遮断期間中に、前記制御端子と前記主端子との間を短絡する短絡回路と、を備えることを特徴とするスイッチング素子の駆動回路。
【請求項2】
前記放電回路は、前記制御端子と前記主端子との間に抵抗を介して接続された放電用スイッチを有し、前記半導体スイッチング素子を遮断する際に前記放電用スイッチを導通状態とすることで、前記抵抗と前記放電用スイッチとの直列回路を介して前記制御端子と前記主端子との間を短絡し、
前記短絡回路は、前記制御端子と前記主端子との間に直接接続された短絡スイッチを有し、前記半導体スイッチング素子が遮断してから一定時間後に前記短絡スイッチを導通状態とすることで、前記短絡スイッチのみを介して前記制御端子と前記主端子との間を短絡するように構成されていることを特徴とする請求項1に記載のスイッチング素子駆動回路。
【請求項3】
前記短絡スイッチは、MOSFETで構成されていることを特徴とする請求項2に記載のスイッチング素子駆動回路。
【請求項4】
上アーム用および下アーム用としてそれぞれ作動するように互いに直列に接続され、負荷へ流入する電流を導通および遮断する1対の半導体スイッチング素子と、
前記半導体スイッチング素子の導通および遮断を指示する制御信号を生成する制御回路と、
前記制御信号に基づいて前記半導体スイッチング素子の制御端子を駆動する駆動回路と、
前記制御回路と前記駆動回路とが絶縁されるように一次巻線と二次巻線とが互いに対向配置された絶縁トランスと、を備え、
半導体スイッチング素子は、前記制御端子と主端子との間に電圧が印加されることで導通状態となるものであって、
前記駆動回路は、
前記半導体スイッチング素子を遮断する際に短絡状態となって、前記制御端子と前記主端子との間の寄生容量に蓄積された電荷を放電する放電回路と、
前記放電によって前記半導体スイッチング素子が遮断した後の当該半導体スイッチング素子の遮断期間中に、前記制御端子と前記主端子との間を短絡する短絡回路と、を備えることを特徴とする電力変換装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【公開番号】特開2011−55597(P2011−55597A)
【公開日】平成23年3月17日(2011.3.17)
【国際特許分類】
【出願番号】特願2009−200112(P2009−200112)
【出願日】平成21年8月31日(2009.8.31)
【出願人】(000005234)富士電機ホールディングス株式会社 (3,146)
【Fターム(参考)】