スイッチング電源及び画像形成装置
【課題】 スイッチング電源の一次側の電流検出抵抗によって生じる逆起電力によりスイッチング素子が発熱する。
【解決手段】 スイッチング手段に接続され、スイッチング手段に流れる電流を検出する電流検出抵抗に並列に接続され、電流検出抵抗によって生じるスイッチング手段の発熱を低減するスイッチング電源。
【解決手段】 スイッチング手段に接続され、スイッチング手段に流れる電流を検出する電流検出抵抗に並列に接続され、電流検出抵抗によって生じるスイッチング手段の発熱を低減するスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子機器に電力を供給するスイッチング電源に関する。
【背景技術】
【０００２】
従来のスイッチング電源について図８、図９を用いて説明する。図８において、一次電解コンデンサＣ１に充電された直流電圧Ｖｉｎは、トランスＴ１の一次巻線を介して、スイッチング素子であるＦＥＴ１のドレイン端子に供給される。ＦＥＴ１のソース端子は、電流検出抵抗Ｒｉｓを介して、一次電解コンデンサＣ１に接続される。トランスＴ１の二次巻線は、二次整流ダイオードＤ３を介して、二次電解コンデンサＣ２に供給される。二次電解コンデンサＣ２に充電される直流電圧Ｖｏｕｔがスイッチング電源の出力電圧となる。さらに、直流電圧Ｖｏｕｔは、抵抗Ｒ３と抵抗Ｒ４によって分圧され、シャントレギュレータＩＣ２のＲＥＦ端子に供給される。シャントレギュレータＩＣ２のカソード端子には、フォトカプラＰＣ−ＦＢのＬＥＤが接続される。フォトカプラＰＣ−ＦＢのフォトトランジスタは、ＰＷＭコントロールモジュールＩＣ１に接続される。フォトカプラＰＣ−ＦＢのフォトトランジスタのコレクタ電圧が、スイッチング電源の出力電圧Ｖｏｕｔのフィードバック信号（ＦＢ信号ともいう）である。ＦＢ信号は、ＰＷＭコントロールモジュールＩＣ１内で抵抗Ｒ１でプルアップされ、ＰＷＭアンプＡＭＰ１の反転入力端子に接続される。ＰＷＭアンプＡＭＰ１の非反転入力端子には、三角波発生回路から三角波信号（ＯＳＣ信号ともいう）が供給される。
【０００３】
図９において、時刻ｔ０のように、ＯＳＣ信号の電圧が、ＦＢ信号の電圧よりも高い場合、ＰＷＭアンプＡＭＰ１の出力はＨレベルとなる。ＰＷＭアンプＡＭＰ１の出力は、論理和回路ＯＲの入力端子に供給される。論理和回路ＯＲの他の入力端子には、フリップフロップ回路ＦＦのＱ出力が供給されている。ｔ０においてフリップフロップＦＦのＱ出力は、後述のとおりＬｏｗレベル（Ｌレベルともいう）である。よって、論理和回路ＯＲの出力レベルはＨｉｇｈレベル（Ｈレベル）となる。論理和回路ＯＲの出力は、スイッチング素子としてのＰチャネルＭＯＳ ＦＥＴであるＦＥＴ２、及びＮチャネルＭＯＳ ＦＥＴであるＦＥＴ３からなる出力バッファ回路に供給される。従って、ＰＷＭコントロールモジュールＩＣ１の出力信号（ＯＵＴ信号ともいう）は、Ｌレベルとなる。ＯＵＴ信号はＦＥＴ１のゲート端子に供給される。よってＦＥＴ１はオフする。
【０００４】
時刻ｔ１において、ＯＳＣ信号の電圧がＦＢ信号の電圧よりも低くなると、ＰＷＭアンプＡＭＰ１の出力はＬレベル、論理和回路ＯＲの出力はＬレベル、ＯＵＴ信号はＨレベルとなり、ＦＥＴ１がオンする。すると、ＦＥＴ１にドレイン電流Ｉｄが流れる。時刻ｔ２において、再度、ＯＳＣ信号の電圧が、ＦＢ信号の電圧よりも高くなると、ＰＷＭアンプＡＭＰ１の出力はＨレベル、論理和回路ＯＲの出力はＨレベル、ＯＵＴ信号はＬレベルとなり、ＦＥＴ１がオフする。すると、Ｉｄが停止する。
【０００５】
さて、時刻ｔ３以降において、スイッチング電源の出力電流Ｉｏｕｔが増加すると、出力電圧Ｖｏｕｔがわずかに低下する。すると、シャントレギュレータＩＣ２はＰＣ−ＦＢのＬＥＤに流れる電流を減少させる。これにより、ＦＢ信号が上昇し、ＦＥＴ１のオン時間（オンパルス幅ともいう）ｔ４〜ｔ５の時間が広がる。すると、出力電圧Ｖｏｕｔはわずかに上昇する。
【０００６】
以上のように、ＰＷＭコントロールモジュールＩＣ１は、ＦＥＴ１のオン時間を制御（ＰＷＭ制御）して、出力電圧をＶｏｕｔを安定化させる。
【０００７】
ところで、このようなスイッチング電源は、通常、過負荷保護機能を有する。具体的な過負荷保護回路は、ＦＥＴ１のソース端子に接続された電流検出抵抗Ｒｉｓによって、ＦＥＴ１のドレイン電流Ｉｄを検出し、ドレイン電流Ｉｄがあらかじめ規定された値Ｖｒｅｆ÷Ｒｉｓとなった場合、ＦＥＴ１をオフする。これにより、スイッチング電源の負荷電流を規定値Ｉｐ以下に制限することができる。
【０００８】
以下、この動作を説明する。ＦＥＴ１のドレイン電流Ｉｄは、電流検出抵抗Ｒｉｓによって電圧変換され、電流検出信号ＩＳとして、ＰＷＭコントロールモジュールＩＣ１内のカレントセンスアンプＡＭＰ２の非反転入力端子に供給される。一方、カレントセンスアンプＡＭＰ２の反転入力端子には、定電圧源Ｖｒｅｆが接続されている。時刻ｔ０〜ｔ８のように、ドレイン電流Ｉｄの値がＶｒｅｆ÷Ｒｉｓよりも小さい場合、電流検出信号ＩＳ信号の電圧はＶｒｅｆよりも小さくなり、アンプＡＭＰ２の出力はＬレベルとなる。アンプＡＭＰ２の出力は、フリップフロップＦＦのＳ入力端子に供給されている。
【０００９】
一方、フリップフロップＦＦのＲ入力端子には、ＯＳＣ信号が供給されている。フリップフロップＦＦは、ＯＳＣ信号の頂点でリセットされる構成である。ＯＳＣ信号の頂点にあたる時刻ｔ１、ｔ４、ｔ６、ｔ８でフリップフロップＦＦがリセットされる。この間、フリップフロップＦＦのＳ入力端子はＬレベルであるから、フリップフロップＦＦのＱ出力はＨレベルとなる。フリップフロップＦＦのＱ出力はＯＲに供給されている。よって、時刻ｔ０〜ｔ８までの間は、ＦＥＴ１のスイッチング動作に影響を与えない。時刻ｔ９でドレイン電流Ｉｄの値がＶｒｅｆ÷Ｒｉｓに達すると、電流検出信号ＩＳ信号の電圧がＶｒｅｆを超え、アンプＡＭＰ２の出力がＨレベルとなる。すると、フリップフロップＦＦのＱ端子はＨレベル、ＯＲの出力はＨレベル、ＯＵＴ信号はＬレベルとなり、ＦＥＴ１がオフする。時刻ｔ１０においてフリップフロップＦＦがリセットされ、ＦＥＴ１が再度オンするものの、ドレインＩｄがＶｒｅｆ÷Ｒｉｓに達した時点（ｔ１１）で、ＦＥＴ１がオフされる。以上のように、ドレイン電流Ｉｄはあらかじめ規定された値Ｖｒｅｆ÷Ｒｉｓで制限される。よって、スイッチング電源の出力電流Ｉｏｕｔも、あらかじめ規定された値Ｉｐ以下に制限されることとなる。以上の従来の構成に類似するものが特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−３１２９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、上記のスイッチング電源には、以下に説明するような課題がある。
ＦＥＴ１のドレイン電流Ｉｄは、三角形状の間欠波形となる。従って、電流検出抵抗Ｒｉｓに流れる電流も、同様に三角形状の間欠波形となる。よって、通常、電流検出抵抗Ｒｉｓには耐パルス性の高い抵抗が採用される。例えば、図１０（Ａ）に示すように、ワイヤ状の金属素体をコイル状に巻いた巻線抵抗や、図１０（Ｂ）に示すように、筒状の抵抗皮膜に螺旋状のスリットを設けた皮膜抵抗が採用されることが多い。
【００１２】
ところで、これらの抵抗は、そのコイル状の構造から、インダクタンスＬｉｓを持つ。図１１、および図１２を用いて、電流検出抵抗ＲｉｓがインダクタンスＬｉｓを持つ場合の動作について説明する。
【００１３】
時刻ｔ２１において、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓが上昇し、ゲート閾値電圧Ｖｔｈを超えると、ドレイン電流Ｉｄが流れ始め、次第に上昇していく。この電流は、電流検出抵抗ＲｉｓのインダクタンスＬｉｓにも流れる。時刻ｔ２２において、ゲート−ソース間電圧Ｖｇｓが下降してゲート閾値電圧Ｖｔｈを下回ると、ドレインＩｄは急速に低下していく。すると、インダクタンスＬｉｓに逆起電力Ｖｓが発生する。この逆起電力Ｖｓは、ＦＥＴ１のソース端子側がマイナス、ＰＷＭコントロールモジュールＩＣ１のＧＮＤ端子側がプラスの極性となる。ＰＷＭコントロールモジュールＩＣ１内のＦＥＴ３には、ボディダイオードＤ１が存在する。よって逆起電力（逆起電圧）Ｖｓは、図１２中の破線で示すとおり、ＩＣ１のＧＮＤ端子→ボディダイオードＤ１→ＦＥＴ１のゲート端子のルートで、ＦＥＴ１のゲート−ソース間に印加される。すると、図１２中の時刻ｔ２３のように、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈを超え、ＦＥＴ１が再度オンしてドレイン電流Ｉｄが流れ出す。このとき、ＦＥＴ１のドレイン−ソース間電圧Ｖｄｓは、非常に高い状態にあるため、ＦＥＴ１が発熱して、場合によってはＦＥＴ１が破壊に至るという課題がある。
【００１４】
本発明は上記課題を鑑み、電流検出抵抗のインダクタンスによる逆起電力によるスイッチング素子の発熱を低減することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するための本発明のスイッチング電源は、トランスの一次側を駆動するスイッチング手段と、前記スイッチング手段に接続され、前記スイッチング手段に流れる電流を検出する電流検出手段と、前記電流検出手段に並列に接続され、前記電流検出抵抗のインダクタンスによって生じる起電力を低減する電力低減手段とを有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば。電流検出抵抗のインダクタンスの影響によるスイッチング手段の発熱を低減できる。
【図面の簡単な説明】
【００１７】
【図１】実施例１の回路図
【図２】実施例１の回路の動作波形図
【図３】実施例２の回路図
【図４】実施例２の回路の動作波形図
【図５】実施例２の変形例を示す回路図
【図６】実施例３の回路図
【図７】実施例３の回路の動作波形図
【図８】従来のスイッチング電源回路図
【図９】従来のスイッチング電源回路の動作波形図
【図１０】電流検出抵抗の構成を示す図
【図１１】従来の回路図
【図１２】従来の回路の動作波形図
【図１３】スイッチング電源の適用例
【発明を実施するための形態】
【００１８】
次に、上述した課題を解決するための本発明の具体的な構成について、以下に実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
【００１９】
（実施例１）
図１、図２を用いて本発明の実施例１のスイッチング電源について説明する。実施例１は、電流検出抵抗Ｒｉｓと並列に、ダイオードＤｃｌを接続し、電流検出抵抗のインダクタンスＬｉｓで発生する逆起電力（逆起電圧）をＤｃｌの順方向電圧Ｖｆでクランプすることにより、ＦＥＴ１が再度オンすることを防ぐことを特徴とする。つまり、ダイオードＤｃｌが起電力低減回路として機能する。なお、この電流検出抵抗は、上記で説明したワイヤ状の金属素体をコイル状に巻いた巻線抵抗もしくは筒状の抵抗皮膜に螺旋状のスリットを設けた皮膜抵抗である（図１０参照）。
【００２０】
図１は、上記の図８における主要部を抜粋した図を用いて示している。基本構成は図８と同様であり、トランスの一次側（一次巻線）をスイッチング素子で所定の周波数で駆動することによりトランスの二次側（二次巻線）から電圧を出力するスイッチング電源を前提としている。なお、図８と共通する個所については同じ符号で示している。図１におけるダイオードＤｃｌが図８の構成に対して追加されている点が異なる。
【００２１】
図２は、実施例１におけるスイッチング素子であるＦＥＴ１のドレイン−ソース間電圧とドレイン電流とゲート−ソース間電圧の動作波形を示している。図２の時刻ｔ３１において、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓが上昇し、ゲート閾値電圧Ｖｔｈを超えると、ドレイン電流Ｉｄが流れ始め、次第に上昇していく。このドレイン電流Ｉｄは、電流検出ＲｉｓのインダクタンスＬｉｓにも流れる。時刻ｔ３２において、ドレイン−ソース間電圧Ｖｇｓが下降してゲート閾値電圧Ｖｔｈを下回ると、ドレイン電流Ｉｄは急速に低下していく。すると、インダクタンスＬｉｓに逆起電力Ｖｓが発生する。この逆起電力Ｖｓは、ＦＥＴ１のソース端子側がマイナス、ＰＷＭコントロールモジュールＩＣ１のＧＮＤ端子側がプラスの極性となる。
【００２２】
ここで、実施例１では電流検出抵抗Ｒｉｓに対して並列にダイオードＤｃｌが接続されている。このときダイオードＤｃｌの順方向の電圧降下Ｖｆは、ＦＥＴ１のゲート閾値電圧Ｖｔｈよりも小さい。従って、発生した逆起電力Ｖｓは、図２中の破線で示すとおり、ダイオードＤｃｌの順方向の電圧降下Ｖｆでクランプされることになる。つまり、時刻ｔ３２〜ｔ３４の間、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓも、ダイオードＤｃｌのＶｆでクランプされることとなり、ＦＥＴ１の閾値電圧Ｖｔｈを超えることはない。
【００２３】
以上、説明したように、実施例１では、電流検出抵抗（巻線抵抗）に並列にダイオードを接続し、そのダイオードの順方向の電圧降下をＦＥＴ１のゲート閾値電圧Ｖｔｈより小さい値にする。これにより、ＦＥＴ１が電流検出抵抗の逆起電力によって、再度オンしてＦＥＴ１にドレイン電流Ｉｄが流れ出すことがなくなるため、ＦＥＴ１の発熱を低減することができる。ＦＥＴ１の発熱が低減されれば、発熱によって生じる破壊する等の故障の発生を抑制できる。
【００２４】
（実施例２）
次に、図３と図４を用いて実施例２の構成と動作を説明する。実施例２の特徴は、電流検出抵抗Ｒｉｓと並列に、コンデンサＣｃｌを接続する点である。
これにより、電流検出抵抗のインダクタンスＬｉｓの逆起電力Ｖｓを低減して、ＦＥＴ１の再オンを防ぐことが特徴である。つまり、コンデンサＣｃｌが起電力低減回路として機能する。この電流検出抵抗は、上記で説明したワイヤ状の金属素体をコイル状に巻いた巻線抵抗もしくは筒状の抵抗皮膜に螺旋状のスリットを設けた皮膜抵抗である（図１０参照）。
【００２５】
図３は、上記の図８の主要部を抜粋した図を用いて示している。基本構成は図８と同様であり、トランスの一次側（一次巻線）をスイッチング素子で所定の周波数で駆動することによりトランスの二次側（二次巻線）から電圧を出力するスイッチング電源を前提としている。図８と共通する個所については同じ符号で示している。図３におけるコンデンサＣｃｌが図８の構成に対して追加されている点が異なる。
【００２６】
図４は、実施例２におけるスイッチング素子であるＦＥＴ１のドレイン−ソース間電圧とドレイン電流とゲート−ソース間電圧の動作波形を示している。時刻ｔ４１において、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓが上昇し、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈを超えると、ドレイン電流Ｉｄが流れ始め、次第に上昇していく。このドレイン電流Ｉｄは、電流検出抵抗ＲｉｓのインダクタンスＬｉｓにも流れる。時刻ｔ４２において、ゲート−ソース間電圧Ｖｇｓが下降してゲート閾値電圧Ｖｔｈを下回ると、ドレイン電流Ｉｄは急速に低下していく。すると、電流検出抵抗ＲｉｓのインダクタンスＬｉｓに逆起電力Ｖｓが発生する。この逆起電力Ｖｓは、ＦＥＴ１のソース端子側がマイナス、ＰＷＭコントロールモジュールＩＣ１のＧＮＤ端子側がプラスの極性となる。
【００２７】
実施例２の構成では、電流検出抵抗Ｒｉｓには、コンデンサＣｃｌが接続されている。インダクタンスＬｉｓに発生した逆起電力Ｖｓによって、コンデンサＣｃｌに蓄えられるエネルギと、それまでインダクタンスＬｉｓに流れていたドレイン電流Ｉｄｐによって、インダクタンスＬｉｓに蓄えられるエネルギは等しくなる。つまり、概ね、以下の式（１）が成り立つことになる。
【００２８】
【数１】
【００２９】
上式（１）をＶｓについて解くと、Ｖｓは、以下の式（２）で示される。
【００３０】
【数２】
【００３１】
時刻ｔ４２〜ｔ４３の期間、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓは、このＶｓまで上昇することとなる。ここで、実施例２ではコンデンサＣｃｌの静電容量は、以下の式（３）を満たすように設定している。
【００３２】
【数３】
【００３３】
このように設定することで、Ｖｓは、ゲート閾値電圧Ｖｔｈを超えることはない。
【００３４】
以上、説明したように、実施例２では、電流検出抵抗（巻線抵抗）に並列にダイオードを接続し、そのダイオードの順方向の電圧降下をＦＥＴ１のゲート閾値電圧Ｖｔｈより小さい値にする。これにより、ＦＥＴ１が電流検出抵抗の逆起電力によって、再度オンしてＦＥＴ１にドレイン電流Ｉｄが流れ出すことがなくなるため、ＦＥＴ１の発熱を低減することができる。ＦＥＴ１の発熱が低減されれば、発熱によって生じる破壊する等の故障の発生を抑制できる。
【００３５】
なお、実施例２の変形例として図５に示すように、コンデンサＣｃｌに、さらに抵抗Ｒｃｌを直列に接続する構成でも同様の効果を得ることができる。この場合は、コンデンサＣｃｌと抵抗Ｒｃｌで生成する回路の電圧値を閾値電圧Ｖｔｈより低い値にすればよい。
【００３６】
（実施例３）
次に、図６と図７を用いて実施例３の構成及び動作を説明する。実施例３は、ＤＣ／ＤＣコンバータに適用した例である。実施例１と同様、電流検出抵抗Ｒｉｓと並列にダイオードＤｃｌを接続し、電流検出抵抗のインダクタンスＬｉｓで発生する逆起電力をＤｃｌの順方向の電圧降下Ｖｆでクランプし、ＦＥＴ１が再度オンすることを防ぐものである。この電流検出抵抗は、上記で説明したワイヤ状の金属素体をコイル状に巻いた巻線抵抗もしくは筒状の抵抗皮膜に螺旋状のスリットを設けた皮膜抵抗である（図１０参照）。
【００３７】
まず、図６を用いてＤＣ／ＤＣコンバータの回路構成を説明する。なお、上記の図８のトランスの一次側の回路構成と同様の個所は省略または同符号を示している。図６において一次電解コンデンサＣ１に充電された直流電圧Ｖｉｎは、電流検出抵抗Ｒｉｓを介して、ＦＥＴ１のソース端子に供給される。ＦＥＴ１のドレイン端子は、入力電圧Ｖｉｎをスイッチングしてパルス電圧を生成する。
【００３８】
ＦＥＴ１によって生成されたパルス電圧は、ダイオードＤ３とインダクタＬ１、と二次電解コンデンサＣ２によって平滑化され、出力電圧Ｖｏｕｔとして負荷抵抗ＲＬに供給される。ＦＥＴ１のゲート端子には、ＰＷＭコントロールモジュールＩＣ１よりＯＵＴ信号が供給されている。ＰＷＭコントロールモジュールＩＣ１はＦＥＴ１のスイッチングをＰＷＭ信号によって制御して、出力電圧Ｖｏｕｔを安定化させる。これが実施例のＤＣ／ＤＣコンバータの構成である。
【００３９】
次に、以上の回路の動作波形を図７に示す。時刻ｔ５１で、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓが低下し、ゲート閾値電圧Ｖｔｈを下回ると、ＦＥＴ１にドレイン電流Ｉｄが流れる。このドレイン電流Ｉｄは、電流検出抵抗ＲｉｓのインダクタンスＬｉｓにも流れる。時刻ｔ５２において、ゲート−ソース間電圧Ｖｇｓが上昇しゲート閾値電圧Ｖｔｈを上回ると、ドレインＩｄは急速に低下していく。すると、電流検出抵抗ＲｉｓのインダクタンスＬｉｓに逆起電力Ｖｓが発生する。この逆起電力Ｖｓは、入力電圧Ｖｉｎの側がマイナス、ＦＥＴ１のソース端子側がプラスの極性となる。
【００４０】
実施例３では、電流検出抵抗Ｒｉｓに並列にダイオードＤｃｌが接続されている。このときダイオードＤｃｌの順方向の電圧降下Ｖｆは、ＦＥＴ１のゲート閾値電圧Ｖｔｈよりも小さく設定されている。すると、逆起電力Ｖｓは、図７中の破線で示すとおり、ダイオードＤｃｌの順方向の電圧降下Ｖｆでクランプされる。よって、時刻ｔ５２からｔ５３の間、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓも、このダイオードの電圧降下Ｖｆでクランプされることとなり、ゲート閾値電圧Ｖｔｈを下回ることはない。
【００４１】
以上、説明したように、実施例３では、電流検出抵抗（巻線抵抗）に並列にダイオードを接続し、そのダイオードの順方向の電圧降下をＦＥＴ１のゲート閾値電圧Ｖｔｈより小さい値にする。これにより、ＦＥＴ１が電流検出抵抗の逆起電力によって、再度オンしてＦＥＴ１にドレイン電流Ｉｄが流れ出すことがなくなるため、ＦＥＴ１の発熱を低減することができる。ＦＥＴ１の発熱が低減されれば、発熱によって生じる破壊する等の故障の発生を抑制できる。
【００４２】
＜スイッチング電源の適用例＞
上記の実施例で説明したスイッチング電源装置を、例えばレーザビームプリンタ、複写機、ファクシミリ等の画像形成装置における低電圧電源として適用することができる。以下にその適用例を説明する。スイッチング電源は、画像形成装置における制御部としてのコントローラへの電力供給、また、用紙を搬送する搬送ローラの駆動部としてのモータへの電力供給のための電源として適用される。
【００４３】
図１３（Ａ）に画像形成装置の一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ２００は、画像形成部２１０として潜像が形成される像担持体としての感光ドラム２１１、感光ドラムに形成された潜像をトナーで現像する現像部２１２を備えている。そして感光ドラム２１１に現像されたトナー像をカセット２１６から供給された記録媒体としてのシート（不図示）に転写して、シートに転写したトナー像を定着器２１４で定着してトレイ２１５に排出する。また、図１３（Ｂ）画像形成装置の制御部としてのコントローラと駆動部としてのモータへの電源からの電力供給ラインを示す。前述の電流共振電源は、このような画像形成動作を制御するＣＰＵ３１０有するコントローラへ３００の電力供給、また、画像形成のための駆動部としてのモータ３１２及びモータ３１３に電力を供給する低圧電源として適用できる。供給する電力としては、コントローラ３００へは３．３Ｖ、モータへは２４Ｖを供給する。例えばモータ３１２はシートを搬送する搬送ローラを駆動するモータ、モータ３１３は定着器２１４を駆動するモータである。このような画像形成装置の低電圧電源として、上記のスイッチング電源装置を適用した場合でも、上記実施例と同様、低電圧電源のスイッチング素子の温度上昇を低減し、安定した電圧を供給することができ、画像形成装置を安定して動作することができる。なお、上記実施例で説明したスイッチング電源は、ここで示した画像形成装置に限らず他の電子機器の低電圧電源としても適用可能である。
【符号の説明】
【００４４】
Ｃ１ 一次電解コンデンサ
Ｃ２ 二次次電解コンデンサ
ＦＥＴ１、ＦＥＴ２、ＦＥＴ３ ＦＩＥＬＤ ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲ（電解効果トランジスタ）
Ｔ１ トランス
Ｄ１、Ｄ２、Ｄ３、Ｄｃｌ ダイオード
Ｒｉｓ 電流検出抵抗
ＲＬ 負荷抵抗
ＩＣ１ ＰＷＭコントロールモジュール
【技術分野】
【０００１】
本発明は電子機器に電力を供給するスイッチング電源に関する。
【背景技術】
【０００２】
従来のスイッチング電源について図８、図９を用いて説明する。図８において、一次電解コンデンサＣ１に充電された直流電圧Ｖｉｎは、トランスＴ１の一次巻線を介して、スイッチング素子であるＦＥＴ１のドレイン端子に供給される。ＦＥＴ１のソース端子は、電流検出抵抗Ｒｉｓを介して、一次電解コンデンサＣ１に接続される。トランスＴ１の二次巻線は、二次整流ダイオードＤ３を介して、二次電解コンデンサＣ２に供給される。二次電解コンデンサＣ２に充電される直流電圧Ｖｏｕｔがスイッチング電源の出力電圧となる。さらに、直流電圧Ｖｏｕｔは、抵抗Ｒ３と抵抗Ｒ４によって分圧され、シャントレギュレータＩＣ２のＲＥＦ端子に供給される。シャントレギュレータＩＣ２のカソード端子には、フォトカプラＰＣ−ＦＢのＬＥＤが接続される。フォトカプラＰＣ−ＦＢのフォトトランジスタは、ＰＷＭコントロールモジュールＩＣ１に接続される。フォトカプラＰＣ−ＦＢのフォトトランジスタのコレクタ電圧が、スイッチング電源の出力電圧Ｖｏｕｔのフィードバック信号（ＦＢ信号ともいう）である。ＦＢ信号は、ＰＷＭコントロールモジュールＩＣ１内で抵抗Ｒ１でプルアップされ、ＰＷＭアンプＡＭＰ１の反転入力端子に接続される。ＰＷＭアンプＡＭＰ１の非反転入力端子には、三角波発生回路から三角波信号（ＯＳＣ信号ともいう）が供給される。
【０００３】
図９において、時刻ｔ０のように、ＯＳＣ信号の電圧が、ＦＢ信号の電圧よりも高い場合、ＰＷＭアンプＡＭＰ１の出力はＨレベルとなる。ＰＷＭアンプＡＭＰ１の出力は、論理和回路ＯＲの入力端子に供給される。論理和回路ＯＲの他の入力端子には、フリップフロップ回路ＦＦのＱ出力が供給されている。ｔ０においてフリップフロップＦＦのＱ出力は、後述のとおりＬｏｗレベル（Ｌレベルともいう）である。よって、論理和回路ＯＲの出力レベルはＨｉｇｈレベル（Ｈレベル）となる。論理和回路ＯＲの出力は、スイッチング素子としてのＰチャネルＭＯＳ ＦＥＴであるＦＥＴ２、及びＮチャネルＭＯＳ ＦＥＴであるＦＥＴ３からなる出力バッファ回路に供給される。従って、ＰＷＭコントロールモジュールＩＣ１の出力信号（ＯＵＴ信号ともいう）は、Ｌレベルとなる。ＯＵＴ信号はＦＥＴ１のゲート端子に供給される。よってＦＥＴ１はオフする。
【０００４】
時刻ｔ１において、ＯＳＣ信号の電圧がＦＢ信号の電圧よりも低くなると、ＰＷＭアンプＡＭＰ１の出力はＬレベル、論理和回路ＯＲの出力はＬレベル、ＯＵＴ信号はＨレベルとなり、ＦＥＴ１がオンする。すると、ＦＥＴ１にドレイン電流Ｉｄが流れる。時刻ｔ２において、再度、ＯＳＣ信号の電圧が、ＦＢ信号の電圧よりも高くなると、ＰＷＭアンプＡＭＰ１の出力はＨレベル、論理和回路ＯＲの出力はＨレベル、ＯＵＴ信号はＬレベルとなり、ＦＥＴ１がオフする。すると、Ｉｄが停止する。
【０００５】
さて、時刻ｔ３以降において、スイッチング電源の出力電流Ｉｏｕｔが増加すると、出力電圧Ｖｏｕｔがわずかに低下する。すると、シャントレギュレータＩＣ２はＰＣ−ＦＢのＬＥＤに流れる電流を減少させる。これにより、ＦＢ信号が上昇し、ＦＥＴ１のオン時間（オンパルス幅ともいう）ｔ４〜ｔ５の時間が広がる。すると、出力電圧Ｖｏｕｔはわずかに上昇する。
【０００６】
以上のように、ＰＷＭコントロールモジュールＩＣ１は、ＦＥＴ１のオン時間を制御（ＰＷＭ制御）して、出力電圧をＶｏｕｔを安定化させる。
【０００７】
ところで、このようなスイッチング電源は、通常、過負荷保護機能を有する。具体的な過負荷保護回路は、ＦＥＴ１のソース端子に接続された電流検出抵抗Ｒｉｓによって、ＦＥＴ１のドレイン電流Ｉｄを検出し、ドレイン電流Ｉｄがあらかじめ規定された値Ｖｒｅｆ÷Ｒｉｓとなった場合、ＦＥＴ１をオフする。これにより、スイッチング電源の負荷電流を規定値Ｉｐ以下に制限することができる。
【０００８】
以下、この動作を説明する。ＦＥＴ１のドレイン電流Ｉｄは、電流検出抵抗Ｒｉｓによって電圧変換され、電流検出信号ＩＳとして、ＰＷＭコントロールモジュールＩＣ１内のカレントセンスアンプＡＭＰ２の非反転入力端子に供給される。一方、カレントセンスアンプＡＭＰ２の反転入力端子には、定電圧源Ｖｒｅｆが接続されている。時刻ｔ０〜ｔ８のように、ドレイン電流Ｉｄの値がＶｒｅｆ÷Ｒｉｓよりも小さい場合、電流検出信号ＩＳ信号の電圧はＶｒｅｆよりも小さくなり、アンプＡＭＰ２の出力はＬレベルとなる。アンプＡＭＰ２の出力は、フリップフロップＦＦのＳ入力端子に供給されている。
【０００９】
一方、フリップフロップＦＦのＲ入力端子には、ＯＳＣ信号が供給されている。フリップフロップＦＦは、ＯＳＣ信号の頂点でリセットされる構成である。ＯＳＣ信号の頂点にあたる時刻ｔ１、ｔ４、ｔ６、ｔ８でフリップフロップＦＦがリセットされる。この間、フリップフロップＦＦのＳ入力端子はＬレベルであるから、フリップフロップＦＦのＱ出力はＨレベルとなる。フリップフロップＦＦのＱ出力はＯＲに供給されている。よって、時刻ｔ０〜ｔ８までの間は、ＦＥＴ１のスイッチング動作に影響を与えない。時刻ｔ９でドレイン電流Ｉｄの値がＶｒｅｆ÷Ｒｉｓに達すると、電流検出信号ＩＳ信号の電圧がＶｒｅｆを超え、アンプＡＭＰ２の出力がＨレベルとなる。すると、フリップフロップＦＦのＱ端子はＨレベル、ＯＲの出力はＨレベル、ＯＵＴ信号はＬレベルとなり、ＦＥＴ１がオフする。時刻ｔ１０においてフリップフロップＦＦがリセットされ、ＦＥＴ１が再度オンするものの、ドレインＩｄがＶｒｅｆ÷Ｒｉｓに達した時点（ｔ１１）で、ＦＥＴ１がオフされる。以上のように、ドレイン電流Ｉｄはあらかじめ規定された値Ｖｒｅｆ÷Ｒｉｓで制限される。よって、スイッチング電源の出力電流Ｉｏｕｔも、あらかじめ規定された値Ｉｐ以下に制限されることとなる。以上の従来の構成に類似するものが特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−３１２９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、上記のスイッチング電源には、以下に説明するような課題がある。
ＦＥＴ１のドレイン電流Ｉｄは、三角形状の間欠波形となる。従って、電流検出抵抗Ｒｉｓに流れる電流も、同様に三角形状の間欠波形となる。よって、通常、電流検出抵抗Ｒｉｓには耐パルス性の高い抵抗が採用される。例えば、図１０（Ａ）に示すように、ワイヤ状の金属素体をコイル状に巻いた巻線抵抗や、図１０（Ｂ）に示すように、筒状の抵抗皮膜に螺旋状のスリットを設けた皮膜抵抗が採用されることが多い。
【００１２】
ところで、これらの抵抗は、そのコイル状の構造から、インダクタンスＬｉｓを持つ。図１１、および図１２を用いて、電流検出抵抗ＲｉｓがインダクタンスＬｉｓを持つ場合の動作について説明する。
【００１３】
時刻ｔ２１において、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓが上昇し、ゲート閾値電圧Ｖｔｈを超えると、ドレイン電流Ｉｄが流れ始め、次第に上昇していく。この電流は、電流検出抵抗ＲｉｓのインダクタンスＬｉｓにも流れる。時刻ｔ２２において、ゲート−ソース間電圧Ｖｇｓが下降してゲート閾値電圧Ｖｔｈを下回ると、ドレインＩｄは急速に低下していく。すると、インダクタンスＬｉｓに逆起電力Ｖｓが発生する。この逆起電力Ｖｓは、ＦＥＴ１のソース端子側がマイナス、ＰＷＭコントロールモジュールＩＣ１のＧＮＤ端子側がプラスの極性となる。ＰＷＭコントロールモジュールＩＣ１内のＦＥＴ３には、ボディダイオードＤ１が存在する。よって逆起電力（逆起電圧）Ｖｓは、図１２中の破線で示すとおり、ＩＣ１のＧＮＤ端子→ボディダイオードＤ１→ＦＥＴ１のゲート端子のルートで、ＦＥＴ１のゲート−ソース間に印加される。すると、図１２中の時刻ｔ２３のように、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈを超え、ＦＥＴ１が再度オンしてドレイン電流Ｉｄが流れ出す。このとき、ＦＥＴ１のドレイン−ソース間電圧Ｖｄｓは、非常に高い状態にあるため、ＦＥＴ１が発熱して、場合によってはＦＥＴ１が破壊に至るという課題がある。
【００１４】
本発明は上記課題を鑑み、電流検出抵抗のインダクタンスによる逆起電力によるスイッチング素子の発熱を低減することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するための本発明のスイッチング電源は、トランスの一次側を駆動するスイッチング手段と、前記スイッチング手段に接続され、前記スイッチング手段に流れる電流を検出する電流検出手段と、前記電流検出手段に並列に接続され、前記電流検出抵抗のインダクタンスによって生じる起電力を低減する電力低減手段とを有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば。電流検出抵抗のインダクタンスの影響によるスイッチング手段の発熱を低減できる。
【図面の簡単な説明】
【００１７】
【図１】実施例１の回路図
【図２】実施例１の回路の動作波形図
【図３】実施例２の回路図
【図４】実施例２の回路の動作波形図
【図５】実施例２の変形例を示す回路図
【図６】実施例３の回路図
【図７】実施例３の回路の動作波形図
【図８】従来のスイッチング電源回路図
【図９】従来のスイッチング電源回路の動作波形図
【図１０】電流検出抵抗の構成を示す図
【図１１】従来の回路図
【図１２】従来の回路の動作波形図
【図１３】スイッチング電源の適用例
【発明を実施するための形態】
【００１８】
次に、上述した課題を解決するための本発明の具体的な構成について、以下に実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
【００１９】
（実施例１）
図１、図２を用いて本発明の実施例１のスイッチング電源について説明する。実施例１は、電流検出抵抗Ｒｉｓと並列に、ダイオードＤｃｌを接続し、電流検出抵抗のインダクタンスＬｉｓで発生する逆起電力（逆起電圧）をＤｃｌの順方向電圧Ｖｆでクランプすることにより、ＦＥＴ１が再度オンすることを防ぐことを特徴とする。つまり、ダイオードＤｃｌが起電力低減回路として機能する。なお、この電流検出抵抗は、上記で説明したワイヤ状の金属素体をコイル状に巻いた巻線抵抗もしくは筒状の抵抗皮膜に螺旋状のスリットを設けた皮膜抵抗である（図１０参照）。
【００２０】
図１は、上記の図８における主要部を抜粋した図を用いて示している。基本構成は図８と同様であり、トランスの一次側（一次巻線）をスイッチング素子で所定の周波数で駆動することによりトランスの二次側（二次巻線）から電圧を出力するスイッチング電源を前提としている。なお、図８と共通する個所については同じ符号で示している。図１におけるダイオードＤｃｌが図８の構成に対して追加されている点が異なる。
【００２１】
図２は、実施例１におけるスイッチング素子であるＦＥＴ１のドレイン−ソース間電圧とドレイン電流とゲート−ソース間電圧の動作波形を示している。図２の時刻ｔ３１において、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓが上昇し、ゲート閾値電圧Ｖｔｈを超えると、ドレイン電流Ｉｄが流れ始め、次第に上昇していく。このドレイン電流Ｉｄは、電流検出ＲｉｓのインダクタンスＬｉｓにも流れる。時刻ｔ３２において、ドレイン−ソース間電圧Ｖｇｓが下降してゲート閾値電圧Ｖｔｈを下回ると、ドレイン電流Ｉｄは急速に低下していく。すると、インダクタンスＬｉｓに逆起電力Ｖｓが発生する。この逆起電力Ｖｓは、ＦＥＴ１のソース端子側がマイナス、ＰＷＭコントロールモジュールＩＣ１のＧＮＤ端子側がプラスの極性となる。
【００２２】
ここで、実施例１では電流検出抵抗Ｒｉｓに対して並列にダイオードＤｃｌが接続されている。このときダイオードＤｃｌの順方向の電圧降下Ｖｆは、ＦＥＴ１のゲート閾値電圧Ｖｔｈよりも小さい。従って、発生した逆起電力Ｖｓは、図２中の破線で示すとおり、ダイオードＤｃｌの順方向の電圧降下Ｖｆでクランプされることになる。つまり、時刻ｔ３２〜ｔ３４の間、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓも、ダイオードＤｃｌのＶｆでクランプされることとなり、ＦＥＴ１の閾値電圧Ｖｔｈを超えることはない。
【００２３】
以上、説明したように、実施例１では、電流検出抵抗（巻線抵抗）に並列にダイオードを接続し、そのダイオードの順方向の電圧降下をＦＥＴ１のゲート閾値電圧Ｖｔｈより小さい値にする。これにより、ＦＥＴ１が電流検出抵抗の逆起電力によって、再度オンしてＦＥＴ１にドレイン電流Ｉｄが流れ出すことがなくなるため、ＦＥＴ１の発熱を低減することができる。ＦＥＴ１の発熱が低減されれば、発熱によって生じる破壊する等の故障の発生を抑制できる。
【００２４】
（実施例２）
次に、図３と図４を用いて実施例２の構成と動作を説明する。実施例２の特徴は、電流検出抵抗Ｒｉｓと並列に、コンデンサＣｃｌを接続する点である。
これにより、電流検出抵抗のインダクタンスＬｉｓの逆起電力Ｖｓを低減して、ＦＥＴ１の再オンを防ぐことが特徴である。つまり、コンデンサＣｃｌが起電力低減回路として機能する。この電流検出抵抗は、上記で説明したワイヤ状の金属素体をコイル状に巻いた巻線抵抗もしくは筒状の抵抗皮膜に螺旋状のスリットを設けた皮膜抵抗である（図１０参照）。
【００２５】
図３は、上記の図８の主要部を抜粋した図を用いて示している。基本構成は図８と同様であり、トランスの一次側（一次巻線）をスイッチング素子で所定の周波数で駆動することによりトランスの二次側（二次巻線）から電圧を出力するスイッチング電源を前提としている。図８と共通する個所については同じ符号で示している。図３におけるコンデンサＣｃｌが図８の構成に対して追加されている点が異なる。
【００２６】
図４は、実施例２におけるスイッチング素子であるＦＥＴ１のドレイン−ソース間電圧とドレイン電流とゲート−ソース間電圧の動作波形を示している。時刻ｔ４１において、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓが上昇し、ゲート−ソース間電圧Ｖｇｓがゲート閾値電圧Ｖｔｈを超えると、ドレイン電流Ｉｄが流れ始め、次第に上昇していく。このドレイン電流Ｉｄは、電流検出抵抗ＲｉｓのインダクタンスＬｉｓにも流れる。時刻ｔ４２において、ゲート−ソース間電圧Ｖｇｓが下降してゲート閾値電圧Ｖｔｈを下回ると、ドレイン電流Ｉｄは急速に低下していく。すると、電流検出抵抗ＲｉｓのインダクタンスＬｉｓに逆起電力Ｖｓが発生する。この逆起電力Ｖｓは、ＦＥＴ１のソース端子側がマイナス、ＰＷＭコントロールモジュールＩＣ１のＧＮＤ端子側がプラスの極性となる。
【００２７】
実施例２の構成では、電流検出抵抗Ｒｉｓには、コンデンサＣｃｌが接続されている。インダクタンスＬｉｓに発生した逆起電力Ｖｓによって、コンデンサＣｃｌに蓄えられるエネルギと、それまでインダクタンスＬｉｓに流れていたドレイン電流Ｉｄｐによって、インダクタンスＬｉｓに蓄えられるエネルギは等しくなる。つまり、概ね、以下の式（１）が成り立つことになる。
【００２８】
【数１】
【００２９】
上式（１）をＶｓについて解くと、Ｖｓは、以下の式（２）で示される。
【００３０】
【数２】
【００３１】
時刻ｔ４２〜ｔ４３の期間、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓは、このＶｓまで上昇することとなる。ここで、実施例２ではコンデンサＣｃｌの静電容量は、以下の式（３）を満たすように設定している。
【００３２】
【数３】
【００３３】
このように設定することで、Ｖｓは、ゲート閾値電圧Ｖｔｈを超えることはない。
【００３４】
以上、説明したように、実施例２では、電流検出抵抗（巻線抵抗）に並列にダイオードを接続し、そのダイオードの順方向の電圧降下をＦＥＴ１のゲート閾値電圧Ｖｔｈより小さい値にする。これにより、ＦＥＴ１が電流検出抵抗の逆起電力によって、再度オンしてＦＥＴ１にドレイン電流Ｉｄが流れ出すことがなくなるため、ＦＥＴ１の発熱を低減することができる。ＦＥＴ１の発熱が低減されれば、発熱によって生じる破壊する等の故障の発生を抑制できる。
【００３５】
なお、実施例２の変形例として図５に示すように、コンデンサＣｃｌに、さらに抵抗Ｒｃｌを直列に接続する構成でも同様の効果を得ることができる。この場合は、コンデンサＣｃｌと抵抗Ｒｃｌで生成する回路の電圧値を閾値電圧Ｖｔｈより低い値にすればよい。
【００３６】
（実施例３）
次に、図６と図７を用いて実施例３の構成及び動作を説明する。実施例３は、ＤＣ／ＤＣコンバータに適用した例である。実施例１と同様、電流検出抵抗Ｒｉｓと並列にダイオードＤｃｌを接続し、電流検出抵抗のインダクタンスＬｉｓで発生する逆起電力をＤｃｌの順方向の電圧降下Ｖｆでクランプし、ＦＥＴ１が再度オンすることを防ぐものである。この電流検出抵抗は、上記で説明したワイヤ状の金属素体をコイル状に巻いた巻線抵抗もしくは筒状の抵抗皮膜に螺旋状のスリットを設けた皮膜抵抗である（図１０参照）。
【００３７】
まず、図６を用いてＤＣ／ＤＣコンバータの回路構成を説明する。なお、上記の図８のトランスの一次側の回路構成と同様の個所は省略または同符号を示している。図６において一次電解コンデンサＣ１に充電された直流電圧Ｖｉｎは、電流検出抵抗Ｒｉｓを介して、ＦＥＴ１のソース端子に供給される。ＦＥＴ１のドレイン端子は、入力電圧Ｖｉｎをスイッチングしてパルス電圧を生成する。
【００３８】
ＦＥＴ１によって生成されたパルス電圧は、ダイオードＤ３とインダクタＬ１、と二次電解コンデンサＣ２によって平滑化され、出力電圧Ｖｏｕｔとして負荷抵抗ＲＬに供給される。ＦＥＴ１のゲート端子には、ＰＷＭコントロールモジュールＩＣ１よりＯＵＴ信号が供給されている。ＰＷＭコントロールモジュールＩＣ１はＦＥＴ１のスイッチングをＰＷＭ信号によって制御して、出力電圧Ｖｏｕｔを安定化させる。これが実施例のＤＣ／ＤＣコンバータの構成である。
【００３９】
次に、以上の回路の動作波形を図７に示す。時刻ｔ５１で、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓが低下し、ゲート閾値電圧Ｖｔｈを下回ると、ＦＥＴ１にドレイン電流Ｉｄが流れる。このドレイン電流Ｉｄは、電流検出抵抗ＲｉｓのインダクタンスＬｉｓにも流れる。時刻ｔ５２において、ゲート−ソース間電圧Ｖｇｓが上昇しゲート閾値電圧Ｖｔｈを上回ると、ドレインＩｄは急速に低下していく。すると、電流検出抵抗ＲｉｓのインダクタンスＬｉｓに逆起電力Ｖｓが発生する。この逆起電力Ｖｓは、入力電圧Ｖｉｎの側がマイナス、ＦＥＴ１のソース端子側がプラスの極性となる。
【００４０】
実施例３では、電流検出抵抗Ｒｉｓに並列にダイオードＤｃｌが接続されている。このときダイオードＤｃｌの順方向の電圧降下Ｖｆは、ＦＥＴ１のゲート閾値電圧Ｖｔｈよりも小さく設定されている。すると、逆起電力Ｖｓは、図７中の破線で示すとおり、ダイオードＤｃｌの順方向の電圧降下Ｖｆでクランプされる。よって、時刻ｔ５２からｔ５３の間、ＦＥＴ１のゲート−ソース間電圧Ｖｇｓも、このダイオードの電圧降下Ｖｆでクランプされることとなり、ゲート閾値電圧Ｖｔｈを下回ることはない。
【００４１】
以上、説明したように、実施例３では、電流検出抵抗（巻線抵抗）に並列にダイオードを接続し、そのダイオードの順方向の電圧降下をＦＥＴ１のゲート閾値電圧Ｖｔｈより小さい値にする。これにより、ＦＥＴ１が電流検出抵抗の逆起電力によって、再度オンしてＦＥＴ１にドレイン電流Ｉｄが流れ出すことがなくなるため、ＦＥＴ１の発熱を低減することができる。ＦＥＴ１の発熱が低減されれば、発熱によって生じる破壊する等の故障の発生を抑制できる。
【００４２】
＜スイッチング電源の適用例＞
上記の実施例で説明したスイッチング電源装置を、例えばレーザビームプリンタ、複写機、ファクシミリ等の画像形成装置における低電圧電源として適用することができる。以下にその適用例を説明する。スイッチング電源は、画像形成装置における制御部としてのコントローラへの電力供給、また、用紙を搬送する搬送ローラの駆動部としてのモータへの電力供給のための電源として適用される。
【００４３】
図１３（Ａ）に画像形成装置の一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ２００は、画像形成部２１０として潜像が形成される像担持体としての感光ドラム２１１、感光ドラムに形成された潜像をトナーで現像する現像部２１２を備えている。そして感光ドラム２１１に現像されたトナー像をカセット２１６から供給された記録媒体としてのシート（不図示）に転写して、シートに転写したトナー像を定着器２１４で定着してトレイ２１５に排出する。また、図１３（Ｂ）画像形成装置の制御部としてのコントローラと駆動部としてのモータへの電源からの電力供給ラインを示す。前述の電流共振電源は、このような画像形成動作を制御するＣＰＵ３１０有するコントローラへ３００の電力供給、また、画像形成のための駆動部としてのモータ３１２及びモータ３１３に電力を供給する低圧電源として適用できる。供給する電力としては、コントローラ３００へは３．３Ｖ、モータへは２４Ｖを供給する。例えばモータ３１２はシートを搬送する搬送ローラを駆動するモータ、モータ３１３は定着器２１４を駆動するモータである。このような画像形成装置の低電圧電源として、上記のスイッチング電源装置を適用した場合でも、上記実施例と同様、低電圧電源のスイッチング素子の温度上昇を低減し、安定した電圧を供給することができ、画像形成装置を安定して動作することができる。なお、上記実施例で説明したスイッチング電源は、ここで示した画像形成装置に限らず他の電子機器の低電圧電源としても適用可能である。
【符号の説明】
【００４４】
Ｃ１ 一次電解コンデンサ
Ｃ２ 二次次電解コンデンサ
ＦＥＴ１、ＦＥＴ２、ＦＥＴ３ ＦＩＥＬＤ ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲ（電解効果トランジスタ）
Ｔ１ トランス
Ｄ１、Ｄ２、Ｄ３、Ｄｃｌ ダイオード
Ｒｉｓ 電流検出抵抗
ＲＬ 負荷抵抗
ＩＣ１ ＰＷＭコントロールモジュール
【特許請求の範囲】
【請求項１】
トランスの一次側を駆動するスイッチング手段と、
前記スイッチング手段に接続され、前記スイッチング手段に流れる電流を検出する電流検出手段と、
前記電流検出手段に並列に接続され、前記電流検出手段のインダクタンスによって生じる起電力を低減する電力低減手段と
を有することを特徴とするスイッチング電源。
【請求項２】
前記電力低減手段は、ダイオードであることを特徴とする請求項１に記載のスイッチング電源。
【請求項３】
前記ダイオードの順方向の電圧を前記スイッチング手段がオンするための閾値電圧より低い電圧に設定することを特徴とする請求項２に記載のスイッチング電源。
【請求項４】
前記電力低減手段は、コンデンサであることを特徴とする請求項１に記載のスイッチング電源。
【請求項５】
前記電力低減手段は、コンデンサと抵抗を直列に接続した回路であることを特徴とする請求項１に記載のスイッチング電源。
【請求項６】
前記電流検出手段とは、巻線抵抗もしくは皮膜抵抗であることを特徴とする請求項１乃至５のいずれかの項に記載のスイッチング電源。
【請求項７】
画像形成手段と、
前記画像形成手段の動作を制御する制御手段と、
前記制御手段に電力を供給するスイッチング電源と、を備え、
前記スイッチング電源は、
トランスの一次巻線を駆動するスイッチング手段と、
前記スイッチング手段に接続され、前記スイッチング手段に流れる電流を検出する電流検出手段と、
前記電流検出手段に並列に接続され、前記電流検出手段のインダクタンスによって生じる起電力を低減する電力低減手段と
を有することを特徴とする画像形成装置。
【請求項１】
トランスの一次側を駆動するスイッチング手段と、
前記スイッチング手段に接続され、前記スイッチング手段に流れる電流を検出する電流検出手段と、
前記電流検出手段に並列に接続され、前記電流検出手段のインダクタンスによって生じる起電力を低減する電力低減手段と
を有することを特徴とするスイッチング電源。
【請求項２】
前記電力低減手段は、ダイオードであることを特徴とする請求項１に記載のスイッチング電源。
【請求項３】
前記ダイオードの順方向の電圧を前記スイッチング手段がオンするための閾値電圧より低い電圧に設定することを特徴とする請求項２に記載のスイッチング電源。
【請求項４】
前記電力低減手段は、コンデンサであることを特徴とする請求項１に記載のスイッチング電源。
【請求項５】
前記電力低減手段は、コンデンサと抵抗を直列に接続した回路であることを特徴とする請求項１に記載のスイッチング電源。
【請求項６】
前記電流検出手段とは、巻線抵抗もしくは皮膜抵抗であることを特徴とする請求項１乃至５のいずれかの項に記載のスイッチング電源。
【請求項７】
画像形成手段と、
前記画像形成手段の動作を制御する制御手段と、
前記制御手段に電力を供給するスイッチング電源と、を備え、
前記スイッチング電源は、
トランスの一次巻線を駆動するスイッチング手段と、
前記スイッチング手段に接続され、前記スイッチング手段に流れる電流を検出する電流検出手段と、
前記電流検出手段に並列に接続され、前記電流検出手段のインダクタンスによって生じる起電力を低減する電力低減手段と
を有することを特徴とする画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１６１１９１（Ｐ２０１２−１６１１９１Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−２０１４０（Ｐ２０１１−２０１４０）
【出願日】平成２３年２月１日（２０１１．２．１）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年２月１日（２０１１．２．１）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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