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スイッチング電源回路
説明

スイッチング電源回路

【課題】フィードフォワード型ΔΣ変調制御を用いたDC/DC変換回路を備えてさらなる早い応答速度を実現するスイッチング電源回路を得ること。
【解決手段】DC/DC変換回路71と制御回路70とから構成され、制御回路70は、エラーアンプ72とFF型ΔΣ変調回路73とドライブ回路74とから構成されている。入力電圧がDC/DC変換回路71に入力されると、その出力電圧がエラーアンプ72とFF型ΔΣ変調回路73とドライブ回路74を介してΔΣ変調制御され、DC/DC変換回路71から出力電圧を得る。このΔΣ変調制御は、入力信号に比例して出力のパルス密度が変化する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング電源回路に関し、より詳細には、フィードフォワード型ΔΣ変調制御を用いたDC/DC変換回路を備えてさらなる早い応答速度を実現するようにしたスイッチング電源回路に関する。
【背景技術】
【0002】
近年の電子機器は、小型でありながらも高性能化や多機能化が進んでおり、これらの電子機器の電源は、入力電圧変動及び負荷変動などの外乱に対する高い出力電圧安定性や高速な電圧変調などといった高い性能が求められている。従来から知られているスイッチング電源装置として、PWM(Pulse Width Modulation;パルス幅変調)制御によるDC/DCコンバータを用いたものがある。このPWM制御によるDC/DCコンバータは、入力電圧を降圧又は昇圧するためのスイッチング素子やインダクタを含み、パルス幅が入力信号に比例したPWM信号によりスイッチング素子のオンオフを制御するPWM変調器を備えている。
【0003】
また、このPWM制御によるDC/DCコンバータは、入力信号が変化したとき、出力電圧が所望の電圧に到達するまでの時間が長く、つまり、応答速度が遅いことが知られている。このPWM制御に代えて、応答速度が速いスイッチング電源装置として、ΔΣ(デルタ・シグマ)変調信号によりスイッチング素子のオンオフを制御するΔΣ変調器を備えたDC/DCコンバータが知られている(例えば、特許文献1参照)。
【0004】
ΔΣ変調は、アナログ信号をデジタル符号に変換する際に、高速で標本化した量子化雑音のパワースペクトル密度(PSD)分布の形状を整形して通過帯域のダイナミックレンジを向上させるようにしたものである。つまり、一般的にΔΣ変調器は、積分器と量子化器とフィードバック回路とから構成されている。この種のΔΣ変調器は、入力信号の大きさによってパルス頻度を変化させているが、帰還ループのもつ伝達特性は、ノイズシェーピング特性を有しているのでΔΣ変調を用いない超高速標本化の場合はパルス密度変調とはいえない。また、ノイズシェイパーそのものは、実際の回路では、帰還ループは多重帰還回路となり、量子化信号が積分されず直接信号にフィードバックされるのでΔ変調に比べ急激な信号の変化に対する応答が速く、伝送の途中で誤りがあっても、その悪影響度合いは少ないという利点を有する。
【0005】
ΔΣ変調を用いたDC/DCコンバータは、電源の出力に応じてスイッチング周波数が変化する性質があり、この特徴を生かして電源の設計をすることで、スイッチング電源の出力状態に変化のない定常状態のときには、スイッチング電源のスイッチング周波数が低くなってスイッチングロスが低減される。一方、電源の出力が変化する過渡状態のとき、スイッチング電源のスイッチング周波数が高くなって負荷や出力電圧の急激な変化に対して高速な応答が可能となるといった動作が可能となる。
【0006】
また、特に軽負荷時にスイッチング周波数が低下して電源効率が高くなる特徴がある。近年の電子機器・装置、例えば、ファクシミリ、電話機、コピー機、その他OA機器や家電製品などは、本来の動作時以外の待機時にも電源を供給する必要のあるものが多くなってきている。このような電子機器の低消費電力化に対してもΔΣ変調方式のスイッチング電源は有効である。
【0007】
図1は、従来のフィードバック(FB)型ΔΣ変調器を用いたスイッチング電源を示す構成回路図で、特許文献1に記載されたものである。FB型ΔΣ変調回路1に入力される誤差増幅器16の出力電圧は、差分積分器2に入力される。差分積分器2は、誤差増幅器16の出力と基準信号23の差を積分した信号を出力する。差分積分器2の出力信号は比較器5へ入力される。比較器5とDフリップフロップ17とサンプリングCLK13は、差分積分器2の出力電圧を1ビット量子化する量子化器14を構成している。比較器5は、量子化基準信号24を基準に差分積分器2の出力電圧のレベルを判定し、ハイレベル、またはローレベルの2値の信号をDフリップフロップ17に出力する。Dフリップフロップ17は、サンプリングCLK13の立ち上りのタイミングで比較器5の出力電圧をラッチし、次のサンプリングクロック13の立ち上りまで同じ電圧レベルの信号を出力する。このDフリップフロップ17の出力信号が、誤差増幅器16の出力電圧をFB型ΔΣ変調回路1で変調した量子化信号10となる。
【0008】
1ビットの量子化信号10は、スイッチングドライバ回路8に入力され、スイッチングドライバ回路8は、パワースイッチ素子を駆動する電圧、電流をもつパワースイッチ駆動信号25を電圧コンバータ部9内部に供給する。電圧コンバータ部9は、パワースイッチ駆動信号25により、内部にあるパワースイッチを駆動し、その出力を整流、平滑化することで、入力電圧端子11に入力される入力電圧Vinputから、所望の出力電圧Voutputを出力電圧端子12に供給する。また、出力電圧Voutputは、出力電圧検出回路19で分圧され、誤差増幅器16に入力される。誤差増幅器16は、出力電圧検出回路19で検出した電圧値と基準電圧15の電圧値の誤差を増幅し、FB型ΔΣ変調回路1の入力段にある差分積分器2に出力する。
【0009】
一方、FB型ΔΣ変調回路1から出力される量子化信号10は、FB型ΔΣ変調回路1にも帰還され、信号調整回路22に入力される。信号調整回路22は、量子化信号10の電圧レベルを変更する。例えば、1ビットの量子化信号10がVh1とVl1の2値の値で変化する矩形波信号であるとしたとき、信号調整回路22によりVh1をVh2の電圧値に変更し、Vl1をVl2の電圧値に変更する。つまり、信号調整回路22は、Vh2とVl2の2値で量子化信号10と同期して切り替わる矩形波を出力する。このような矩形波のとる2値の電圧レベルの変換は、図1に示した信号調整回路22のように抵抗の分圧などの構成で簡単に実現できる。信号調整回路22の出力は、基準信号23、量子化基準信号24として、比較器5と差分積分器2に入力される。
【0010】
このように構成したFB型ΔΣ変調方式のスイッチング電源は、入力電圧の変動や、負荷急変などの外乱が加わったときも、出力電圧検出回路19と基準電圧15で決まる一定の電圧を出力するように動作する。
【0011】
また、FB型ΔΣ変調器を用いたスイッチング電源については、例えば、特許文献2に記載されている。この特許文献2に記載のものは、FB型ΔΣ変調器のサンプリング信号の周波数を電源の出力に応じて制御することが可能なスイッチング電源に関するものである。
【0012】
また、フィードフォワード型ΔΣ変調器については、例えば、特許文献3及び4に記載されている。特許文献3及び4に記載のものは、乗算器が不要で回路規模が小さく、高速動作や多チャンネル・タイムシェア使用の可能な高次のデジタルΔΣ変調器に関するもので、多ビットのデジタル信号を入力とする2以上m個の縦続接続された累積器と、このm個の累積器から出力される各累積結果に重み係数を乗じて総和をとるフィードフォワード加算量子化器と、加算結果を所定の判定基準に応じて再量子化して出力として出力するフィードフォワードパスと、再量子化値に応じた所定のフィードバック値を上記入力信号と共に上記縦続接続されたm個の累積の初段に入力する初段加算器とを有し、上記重み係数を2のべき乗とし、その乗算をビットシフトにて実現させるものである。また、例えば、特許文献5及び6にも、FB型ΔΣ変調器について開示されている。
【0013】
さらに、ΔΣ変調制御を用いたDC/DCコンバータについては、非特許文献1に記載されており、フィードフォワード構成のΔΣ変調器については、非特許文献2に記載されている。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2008−99362号公報
【特許文献2】特開2002−300772号公報
【特許文献3】特開平7−22952号公報
【特許文献4】特開2002−9624号公報
【特許文献5】再表2007/66431号公報
【特許文献6】特開2008−99035号公報
【非特許文献】
【0015】
【非特許文献1】電気情報通信学会論文「ΔΣ変調制御を用いたDC−DCコンバータの特性について」(今村康秀、田中哲郎、吉田宏、信学技報EE2002−78 2003−02)
【非特許文献2】第22回回路とシステム軽井沢ワークショップ「連続時間BPΔΣ変調器のQ値とループ遅延の影響」(林海軍他7名 4.20〜21、2009)
【発明の概要】
【発明が解決しようとする課題】
【0016】
しかしながら、上述した特許文献1,2に記載のFB型ΔΣ変調器を用いたスイッチング電源回路は、ΔΣ変調器がフィードバック構成であり、さらなる応答速度の向上のためには改善の余地がある。つまり、信号伝達関数(STF;Signal Transfer Function)の遅延が大きく、入力信号の変化に対して出力信号が定常状態に到達するまでに、パルス密度変調信号の遅延が生じるという問題がある。
【0017】
また、上述した特許文献3乃至6に記載のΔΣ変調器は、スイッチング電源回路に適用したことについては何ら開示されていない。
【0018】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、フィードフォワード型ΔΣ変調制御を用いたDC/DC変換回路を備えてさらなる早い応答速度を実現するようにしたスイッチング電源回路を提供することにある。
【課題を解決するための手段】
【0019】
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、ΔΣ変調回路によりDC/DC変換回路を制御するスイッチング電源回路において、入力信号を出力信号に変換するDC/DC変換回路と、該DC/DC変換回路の前記出力信号を入力し、該DC/DC変換回路を制御するフィードフォワード型ΔΣ変調回路とを備えていることを特徴とするスイッチング電源回路。
【0020】
また、請求項2に記載の発明は、請求項1に記載の発明において、前記フィードフォワード型ΔΣ変調回路は、離散時間フィードフォワード型ΔΣ変調回路であることを特徴とする。
【0021】
また、請求項3に記載の発明は、請求項2に記載の発明において、前記フィードフォワード型ΔΣ変調回路の信号伝達関数が1であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする。
【0022】
また、請求項4に記載の発明は、請求項2又は3に記載の発明において、前記DC/DC変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする。
【0023】
また、請求項5に記載の発明は、請求項2,3又は4に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が1次であることを特徴とする。
【0024】
また、請求項6に記載の発明は、請求項5に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする。
【0025】
また、請求項7に記載の発明は、請求項6に記載の発明において、前記減算器が、第1のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、前記積分器が、第2のスイッチと容量と第1の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第1の抵抗と前記積分器の出力が入力される第2の抵抗と第2の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つの第3のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第3のスイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成するものであることを特徴とする。
【0026】
また、請求項8に記載の発明は、請求項2,3又は4に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が2次であることを特徴とする。
【0027】
また、請求項9に記載の発明は、請求項8に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる1段目の積分器と、該1段目の積分器の出力側に接続された2段目の積分器と、該2段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器からの出力信号を前記加算器に直接入力する第2のフィードフォワードパスとを備えていることを特徴とする。
【0028】
また、請求項10に記載の発明は、請求項9に記載の発明において、前記減算器が、第1のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、前記1段目の積分器が、第2のスイッチと第1の容量と第1の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、前記1段目の積分器が、第3のスイッチと第2の容量と第2の演算増幅器とを含み、前記1段目の積分器の出力を積分し、前記加算器が、前記入力アナログ信号が第1のフィードフォワードパスより入力される第1の抵抗と前記1段目の積分器の出力が第2のフィードフォワードパスより入力される第2の抵抗と前記2段目の積分器の出力が入力される第3の抵抗と第3の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つの第4のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第4のスイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成することを特徴とする。
【0029】
また、請求項11に記載の発明は、請求項2,3又は4に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数がN次(Nは3以上の整数)であることを特徴とする。
【0030】
また、請求項12に記載の発明は、請求項11に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、1段目からN段目までカスケード接続される1段目乃至N段目の積分器と、該N段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器から前記N−1段目までの出力信号を前記加算器に直接入力する第2乃至第Nのフィードフォワードパスとを備えていることを特徴とする。
【0031】
また、請求項13に記載の発明は、請求項1に記載の発明において、前記フィードフォワード型ΔΣ変調回路は、連続時間フィードフォワード型ΔΣ変調回路であることを特徴とする。
【0032】
また、請求項14に記載の発明は、請求項13に記載の発明において、前記フィードフォワード型ΔΣ変調回路の信号伝達関数が1を含み、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延が小さく、応答速度が早いことを特徴とする。
【0033】
また、請求項15に記載の発明は、請求項13又は14に記載の発明において、前記DC/DC変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする。
【0034】
また、請求項16に記載の発明は、請求項13,14又は15に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が1次であることを特徴とする。
【0035】
また、請求項17に記載の発明は、請求項16に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする。
【0036】
また、請求項18に記載の発明は、請求項17に記載の発明において、前記減算器が、第1及び第2の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、前記積分器が、容量と第1の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記加算器が、前記入力アナログ信号が前記フィードフォワードパスにより入力される第3の抵抗と前記積分器の出力が入力される第4の抵抗と第2の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成するものであることを特徴とする。
【0037】
また、請求項19に記載の発明は、請求項13,14又は15に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が2次であることを特徴とする。
【0038】
また、請求項20に記載の発明は、請求項19に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる1段目の積分器と、該1段目の積分器の出力側に接続された2段目の積分器と、該2段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器からの出力信号を前記加算器に直接入力する第2のフィードフォワードパスとを備えていることを特徴とする。
【0039】
また、請求項21に記載の発明は、請求項20に記載の発明において、前記減算器が、第1及び第2の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、前記1段目の積分器が、第1の容量と第1の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、前記2段目の積分器が、第2の容量と第2の演算増幅器とを含み、前記1段目の積分器の出力を積分し、前記加算器が、前記入力アナログ信号が第1のフィードフォワードパスより入力される第3の抵抗と前記1段目の積分器の出力が第2のフィードフォワードパスより入力される第4の抵抗と前記2段目の積分器の出力が入力される第5の抵抗と第3の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成することを特徴とする。
【0040】
また、請求項22に記載の発明は、請求項13,14又は15に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数がN次(Nは3以上の整数)であることを特徴とする。
【0041】
また、請求項23に記載の発明は、請求項22に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、1段目からN段目までカスケード接続される1段目乃至N段目の積分器と、該N段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器から前記N−1段目までの出力信号を前記加算器に直接入力する第2乃至第Nのフィードフォワードパスとを備えていることを特徴とする。
【発明の効果】
【0042】
本発明によれば、ΔΣ変調回路によりDC/DC変換回路を制御するスイッチング電源回路において、入力信号を出力信号に変換するDC/DC変換回路と、このDC/DC変換回路の出力信号を入力し、このDC/DC変換回路を制御するフィードフォワード型ΔΣ変調回路とを備えたので、さらなる早い応答速度を実現するようにしたスイッチング電源回路を得ることができるという効果を奏する。
【図面の簡単な説明】
【0043】
【図1】従来のフィードバック(FB)型ΔΣ変調器を用いたスイッチング電源を示す構成回路図である。
【図2】従来から用いられていたPWM制御によるスイッチング電源回路を説明するための図で、(a)は、スイッチング電源回路の全体構成図、(b)は、ノコギリ波とエラーアンプ(誤差増幅器)の関係を示す図、(c)は、PWM回路の出力信号を示す図である。
【図3】DC/DC変換回路に対する制御回路の動作を説明するための図で、(a)は、DC/DC変換回路の一例である昇圧コンバータの回路構成図で、(b)は、過渡状態と定常状態における出力電圧の関係を示す図で、(c)は、DC/DC変換回路のスイッチング動作を行うためのスイッチング信号を示す図である。
【図4】PWM制御とFB型ΔΣ変調制御との特徴を比較するための構成ブロック図で、(a)は、PWM制御を用いたスイッチング電源回路の構成図、(b)は、FB型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。
【図5】FB型ΔΣ変調制御についての説明図で、(a)は、FB型ΔΣ変調回路を用いたスイッチング電源回路の制御回路における概略構成ブロック図、(b)は、FB型ΔΣ変調回路の出力信号を示す図である。
【図6】FB型ΔΣ変調回路の回路構成とその入出力特性を示す図で、(a)は、FB型ΔΣ変調回路の回路構成図、(b)は、入力信号に対する出力信号を示す図、(c)は、積分器出力を示す図である。
【図7】FB型ΔΣAD変調回路の構成ブロック図と伝達特性を説明するための図で、(a)は、FB型ΔΣAD変調回路のブロック図、(b)は、伝達特性を示す図、(c)は、信号伝達関数とノイズ伝達関数の関係式を示している。
【図8】2次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。
【図9】FB型ΔΣ変調回路の他の回路構成とその入出力特性を示す図で、(a)は、FB型ΔΣ変調回路の回路構成図、(b)は、入力信号に対する出力信号を示す図、(c)は、積分器の出力を示す図である。
【図10】FB型ΔΣ変調回路の構成ブロック図と伝達特性を説明するための図で、(a)は、FB型ΔΣ変調回路のブロック図、(b)は、伝達特性を示す図、(c)は、信号伝達関数とノイズ伝達関数の関係式を示す図である。
【図11】2次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。
【図12】本発明に係るフィードフォワード(FF)型ΔΣ変調回路を用いたスイッチング電源回路の構成ブロック図である。
【図13】図12に示したFF型ΔΣ変調回路を用いたスイッチング電源回路の具体的な回路構成図である。
【図14】本発明に係るスイッチング電源回路に用いられる1次フィードフォワード(FF)型ΔΣ変調回路を説明するための図で、(a)は、1次フィードフォワード型ΔΣ変調回路の構成ブロック図、(b)は、伝達特性を示す図、(c)は、信号伝達関数とノイズ伝達関数の関係式を示している。
【図15】図14(a)に示した1次フィードフォワード型(FF型)ΔΣ変調回路の具体的な回路構成図である。
【図16】離散時間フィードバック(FB)型ΔΣ変調回路の出力信号により、DC/DC変換回路31でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形と、1次離散時間フィードフォワード(FF)型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形とを比較するための図で、(a)は負荷が大きくなり出力電流が大きくなったときの波形で、(b)は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図17】従来のフィードバック(FB)型ΔΣ変調回路の出力電圧波形と、1次フィードフォワード(FF)型ΔΣ変調回路の出力電圧波形とを比較するための図で、(a)は、従来のフィードバック(FB)型ΔΣ変調回路の出力信号により、図4(b)に示したDC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形で、(b)は、1次フィードフォワード(FF)型ΔΣ変調回路の出力信号により、図12に示したDC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形とを比較するための図である。
【図18】図17(a),(b)に示した出力電圧波形の拡大図である。
【図19】本発明に係るスイッチング電源回路に用いられる2次フィードフォワード(FF)型ΔΣ変調回路を説明するための構成ブロック図である。
【図20】図19に示した2次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。
【図21】2次離散時間フィードバック(FB)型ΔΣ変調回路の出力信号により、DC/DC変換回路31でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形と、2次離散時間フィードフォワード(FF)型ΔΣ変調回路の出力信号により、DC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形とを比較するための図で、(a)は負荷が大きくなり出力電流が大きくなったときの波形で、(b)は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図22】従来のフィードバック(FB)型ΔΣ変調回路の出力電圧波形と、2次フィードフォワード(FF)型ΔΣ変調回路の出力電圧波形とを比較するための図で、(a)は、従来のフィードバック(FB)型ΔΣ変調回路の出力信号により、図4(b)に示したDC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形で、(b)は、2次フィードフォワード(FF)型ΔΣ変調回路の出力信号により、図12に示したDC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形とを比較するための図である。
【図23】図22(a),(b)に示した出力電圧波形の拡大図である。
【図24】本発明に係るスイッチング電源回路に用いられる1次フィードフォワード(FF)型ΔΣ変調回路を説明するための図で、(a)は、1次フィードフォワード型ΔΣ変調回路の構成ブロック図、(b)は、伝達特性を示す図、(c)は、信号伝達関数とノイズ伝達関数の関係式を示す図である。
【図25】図24(a)に示した1次フィードフォワード型(FF型)ΔΣ変調回路の具体的な回路構成図である。
【図26】信号伝達関数の振幅特性と位相特性を示すボード線図で、(a)はフィードフォワード(FF)型ΔΣ変調回路のボード線図で、(b)はフィードバック(FB)型ΔΣ変調回路のボード線図である。
【図27】1次連続時間FB型ΔΣ変調回路の出力信号により、DC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形と、1次連続時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形とを比較するための図で、(a)は負荷が大きくなり出力電流が大きくなったときの波形で、(b)は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図28】1次離散時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形と、1次連続時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形とを比較するための図で、(a)は負荷が大きくなり出力電流が大きくなったときの波形で、(b)は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図29】本発明に係るスイッチング電源回路に用いられる2次フィードフォワード(FF)型ΔΣ変調回路を説明するための構成ブロック図である。
【図30】図29に示した2次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。
【図31】信号伝達関数の振幅特性と位相特性を示すボード線図で、(a)は2次フィードフォワード(FF)型ΔΣ変調回路のボード線図で、(b)は2次フィードバック(FB)型ΔΣ変調回路のボード線図である。
【図32】2次連続時間FB型ΔΣ変調回路の出力信号により、DC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形と、2次連続時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形とを比較するための図で、(a)は負荷が大きくなり出力電流が大きくなったときの波形で、(b)は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【図33】2次離散時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形と、2次連続時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路でスイッチング動作を行ったときのDC/DC変換回路の出力電圧波形とを比較するための図で、(a)は負荷が大きくなり出力電流が大きくなったときの波形で、(b)は負荷が小さくなり出力電流が小さくなったときの波形を示している。
【発明を実施するための形態】
【0044】
本発明に係るスイッチング電源回路の実施例について説明する前に、まず、従来から用いられていたPWM制御によるスイッチング電源回路について以下に説明する。
【0045】
図2(a)乃至(c)は、従来から用いられていたPWM制御によるスイッチング電源回路を説明するための図で、図2(a)は、スイッチング電源回路の全体構成図、図2(b)は、ノコギリ波とエラーアンプ(誤差増幅器)の関係を示す図、図2(c)は、PWM回路の出力信号を示す図である。PWM制御は、スイッチング周波数がノコギリ波の周波数で決定され、パルス幅はエラーアンプの出力の大きさにより決定され、パルスの数はスイッチング周波数で決定される。
【0046】
図2(a)において、入力電圧がDC/DC変換回路(DC/DCコンバータ)31に入力されると、入力電圧が昇圧もしくは降圧されて、出力電圧が出力される。その出力電圧がエラーアンプ32に入力され、所望の出力電圧からの誤差に対応する出力信号がPWM回路35に出力される。そして、PWM回路35を構成するコンパレータ33によってノコギリ波発生回路34からのノコギリ波とエラーアンプ32からの出力信号とが比較される。ここで、ノコギリ波とエラーアンプの出力の関係は、例えば、図2(b)のようになる。つまり、スイッチング周期ごとにエラーアンプ32の出力信号は変化し、PWM回路35の出力信号は、図2(c)のような、パルス幅の異なる信号が出力される。ここで、パルス幅はスイッチング電源回路の出力電圧の所望の出力電圧からの誤差に対応する。ドライブ回路36を介して、DC/DC変換回路31でパルス幅に応じたスイッチング動作が行われ、入力電圧を昇圧もしくは降圧した出力電圧が、スイッチング電源回路の出力電圧として得られる。
【0047】
このような構成のスイッチング電源回路を高いスイッチング周波数で動作させた場合には、PWM回路35の出力信号のパルス数が多くなり、スイッチングによる損失(スイッチングロス)が生じて、高効率化は図れないが、高速過渡応答が得られる。これに対して、低いスイッチング周波数で動作させた場合には、PWM回路35の出力信号のパルス数が少なくなり、高効率化は図れるが、高速過渡応答が得られない。このように、従来のPWM制御によるスイッチング電源回路では、高効率化と高速過渡応答とをスイッチング周波数で解決することは困難であった。
【0048】
以下に、スイッチング電源回路の要求される高効率化と高速過渡応答についてさらに具体的に動作説明する。
図3(a)乃至(c)は、DC/DC変換回路に対する制御回路の動作を説明するための図で、図3(a)は、DC/DC変換回路の一例である昇圧(boost;ブースト)コンバータの回路構成図で、図3(b)は、過渡状態と定常状態における出力電圧の関係を示す図で、図3(c)は、DC/DC変換回路のスイッチング動作を行うためのスイッチング信号を示す図である。
【0049】
まず、図3(a)を参照して、昇圧コンバータの構成と動作を説明する。
昇圧コンバータは、DC/DC変換回路31と制御回路37とで構成されている。制御回路37は、図2(a)におけるエラーアンプ32とPWM回路35とドライブ回路36を含んでいる。また、制御回路37及び入力電圧Vin以外はDC/DC変換回路31を示している。
【0050】
DC/DC変換回路31におけるスイッチS1,S2は、MOSトランジスタ等で構成される。図3(a)においては、スイッチS1,S2は、NチャネルMOSトランジスタで構成されているものとする。つまり、スイッチS1,S2は、ハイレベルの制御信号が入力されるとオン(導通)して、ローレベルの制御信号が入力されるとオフ(遮断)される。また、スイッチS1,S2には、それぞれ互いに極性が異なるスイッチング信号が制御回路37より与えられる。出力電圧の所望の値からの誤差に対応するPWM信号がスイッチS1に与えられ、反転したPWM信号がスイッチS2に与えられる。
【0051】
PWM信号がハイレベルのとき、スイッチS1はオンし、スイッチS2はオフする。スイッチS1がオンすることで、インダクタLに入力電圧Vinが印加され、インダクタLに充電電流が充電される。
【0052】
次に、PWM信号がローレベルになったとき、スイッチS1はオフし、スイッチS2はオンする。スイッチS2がオンすることで、インダクタLに充電された充電電流が容量Coutに流れ、容量Coutに電荷が蓄えられ、昇圧された出力電圧Voutが出力される。
【0053】
ここで、PWM信号のパルス幅が小さい程、インダクタLに充電される充電電流が小さくなるので、昇圧電圧は低くなる。一方、PWM信号のパルス幅が大きい程、インダクタLに充電される充電電流が大きくなるので、昇圧電圧は高くなる。パルス幅は、出力電圧Voutに応じて決まる。つまり、過渡状態である電源投入直後は、パルス幅が相対的に大きくなり、定常時は、パルス幅が相対的に小さくなる。
【0054】
上述のように、出力電圧Voutから所望の出力電圧の誤差に応じて制御回路37は、誤差に対応したパルス幅のPWM信号を生成して、スイッチS1,S2に出力する。
【0055】
次に、図3(b),(c)を参照して、高効率化と高速過渡応答を説明する。
図3(b)は、DC/DC変換回路が昇圧動作を開始して、出力電圧Voutが一定値(所望の出力電圧)に収束するまでの様子を表す図である。出力電圧Voutは、一定値に収束するまでの過渡状態、一定値に収束してからの定常状態の2つの状態がある。図3(c)は、周波数が低いときと、高いときのPWM信号を例示した図である。
【0056】
昇圧コンバータが、昇圧動作を開始して、一定値に収束するまでの過渡状態を短くするためには、周波数が高いPWM信号でスイッチングする必要がある。つまり、周波数が高いほど、スイッチS1,S2におけるスイッチング回数が多くなり、インダクタLから容量Coutへの充電回数が多くなるので、高速で定常状態に収束する。よって、高速で定常状態に収束するためには、PWM信号の周波数を高くすればよい。ところが、PWM信号の周波数を高くすると、スイッチS1,S2での損失が大きくなる。つまり、高効率化が図れなくなる。
【0057】
一方、スイッチS1,S2での損失を小さくし、高効率化を図るためには、PWM信号の周波数を低くする必要がある。すなわち、スイッチS1,S2におけるスイッチング回数を少なくすることで、損失が小さくなる。つまり、高効率化が図れる。
【0058】
ところが、PWM信号の周波数を低くすると、スイッチS1、S2におけるスイッチング回数が少なくなり、インダクタLから容量Coutへの充電回数が少なくなるので、定常状態に収束するまでの時間が長くなる。つまり、過渡状態が長くなる。
【0059】
このように、スイッチング電源回路の高速過渡応答と高効率化は、トレードオフの関係にあり、周波数が固定であると、いずれか一方の要求しか達成できない。また、これらの要求に対して、高いスイッチング周波数での動作(高速過渡応答の改善)や低いスイッチング周波数での動作(高効率化の改善)は、周波数を可変にして行なう必要があった。つまり、従来では、高速過渡応答と高効率化をスイッチング周波数のみで解決しており、これでは回路規模増大を招き、大変困難を伴うものであった。そこで、ΔΣ変調方式の採用が検討されてきた。
【0060】
本発明に係るフィードフォワード(FF)型ΔΣ変調回路を用いたDC/DC変換回路を備えたスイッチング電源回路を説明する前に、PWM制御によるDC/DC変換回路とフィードバック(FB)型ΔΣ変調制御によるDC/DC変換回路を用いたスイッチング電源回路について以下に説明する。
【0061】
図4(a),(b)は、PWM制御とFB型ΔΣ変調制御との特徴を比較するための構成ブロック図で、図4(a)は、PWM制御を用いたスイッチング電源回路の構成図、図4(b)は、FB型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。なお、制御回路42は、エラーアンプ32とFB型ΔΣ変調回路41とドライブ回路36を含んでいる。
【0062】
図4(a)において、入力電圧がDC/DC変換回路31に入力されると、その出力電圧がエラーアンプ32とPWM回路35とドライブ回路36を介してPWM制御され、DC/DC変換回路31から出力電圧を得る。このPWM制御の特徴は、上述のように、出力電圧から所望の出力電圧までの誤差に比例して、パルス幅が変化するPWM信号をPWM回路35からドライブ回路36を介してDC/DC変換回路31に出力することである。
【0063】
一方、図4(b)において、入力電圧がDC/DC変換回路31に入力されると、その出力電圧がエラーアンプ32とFB型ΔΣ変調制御回路41とドライブ回路36を介してFB型ΔΣ変調制御され、DC/DC変換回路31から出力電圧を得る。このFB型ΔΣ変調制御の特徴は、出力電圧から所望の出力電圧までの誤差に比例して、パルス密度が変化するパルス密度変調信号(ΔΣ変調信号)をFB型ΔΣ変調回路41からドライブ回路36を介してDC/DC変換回路31に出力することである。
【0064】
次に、フィードバック(FB)型ΔΣ変調制御の特徴について説明する。
図5(a),(b)は、FB型ΔΣ変調制御についての説明図で、図5(a)は、FB型ΔΣ変調回路を用いたスイッチング電源回路の制御回路における概略構成ブロック図、図5(b)は、FB型ΔΣ変調回路の出力信号を示す図である。
【0065】
図5(a)において、エラーアンプ32の出力信号はDC/DC変換回路31の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号であり、FB型ΔΣ変調回路41に出力される。そして、FB型ΔΣ変調回路41は、誤差信号の大きさに応じたパルス密度のパルス密度変調信号を出力する。つまり、FB型ΔΣ変調回路41の出力信号は、図5(b)のように示される。FB型ΔΣ変調回路41の入力信号、すなわち、誤差信号が常に小さいとき(定常状態)では、パルス密度が相対的に薄くなり(低いスイッチング周波数)、高効率化が図れる。一方、FB型ΔΣ変調回路41の入力信号が大きいとき(過渡状態)では、パルス密度が相対的に濃くなり(高いスイッチング周波数)、高速過渡応答が図れる。
【0066】
次に、フィードバック(FB)型ΔΣ変調回路41の回路構成とその入出力特性について以下に説明する。
図6(a)乃至(c)は、FB型ΔΣ変調回路の回路構成とその入出力特性を示す図で、図6(a)は、FB型ΔΣ変調回路の回路構成図、図6(b)は、入力信号に対する出力信号を示す図、図6(c)は、積分器の出力を示す図である。
【0067】
まず、図6(a)を参照して、FB型ΔΣ変調回路41の回路構成について説明する。
FB型ΔΣ変調回路41は、減算器51と積分器52と量子化器(A/Dコンバータ;ADC)53とDAC(D/Aコンバータ)54とから構成されている。
【0068】
FB型ΔΣ変調回路41は、スイッチを含み入力信号と出力信号をD/A変換した信号との差分をとる減算器51と、第1のスイッチと容量と演算増幅器を備え、差分を積分した差分積分信号を出力する積分器52と、コンパレータとフリップフロップとを備え、量子化基準信号(しきい値)と差分積分信号の信号レベルを大小比較し1ビットの量子化信号を出力する量子化器53と、2つの基準信号Vref、−Vrefを選択する2つの第2のスイッチを備え、量子化信号である出力信号を帰還して1ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をD/A変換した信号を生成するDAC54を備える構成とすることで、パルス密度変調信号を生成する。
【0069】
また、このような構成により、FB型ΔΣ変調回路41を備えたスイッチング電源回路は、従来のPWM回路を備えたスイッチング電源回路と比べて、サンプリング周波数が固定であるので、回路規模が小さくできるとともに、高速過渡応答と高効率化を可能としている。
【0070】
FB型ΔΣ変調回路41は、スイッチをオンオフし、電荷を転送するための2つのフェーズ、Ph1(フェーズ1)とPh2(フェーズ2)がある。図6(a)において、Ph1と図示したスイッチは、Ph1においてオンし、Ph2と図示したスイッチは、Ph2においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ph1とPh2は、交互に繰り返される。つまり、1つのサンプリング周期において、1つのPh1と1つのPh2が存在する。
【0071】
次に、図6(b),(c)を参照して、FB型ΔΣ変調回路41の動作について説明する。
まず、FB型ΔΣ変調回路41は、上述のように、エラーアンプ32が出力するDC/DC変換回路31の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号を入力する。
【0072】
Ph1において、入力信号が積分器52の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。Ph2において、DAC54の出力信号が積分器52の入力側容量に印加され、DAC54の出力信号に応じた電荷が転送される。ここで、減算器51は、入力側とDAC54の出力は結線されているので、Ph1で入力信号により蓄えた電荷から、Ph2でDAC54の出力信号に応じた電荷を減算した電荷が、積分器52の入力側容量に蓄えられる。つまり、FB型ΔΣ変調回路41の入力信号と出力信号との減算が行われて差分信号が生成される。
【0073】
積分器52の入力側容量の電荷は、Ph2において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分されて差分積分信号が出力される。
【0074】
図6(b)は、FB型ΔΣ変調回路41の入力信号と出力信号を例示した波形で、図6(c)は、差分積分信号を例示した波形を示す図である。また、入力信号が0より小さいときの波形を表している。まず、図6(b)に示すように、最初のサンプリング周期において、出力信号は、ローレベルであり、その出力信号に対応するDAC54の出力信号は、−Vrefであり、入力信号との差分は正の値となる。したがって、図6(c)に示すように、差分積分信号は、正の傾きをもつ一次関数波形となる。
【0075】
次に、差分積分信号は、量子化器53のコンパレータに入力され、量子化基準信号と差分積分信号が大小比較されて、フリップフロップに入力される。図6(a)において、量子化基準信号は、0V(グラウンド)である。そして、Ph1になったとき、フリップフロップは、差分積分信号と量子化基準信号(しきい値)との大小比較結果を1ビットの量子化信号として出力する。つまり、量子化器53は、差分積分信号が0V以上のとき、ハイレベルを出力し、0Vより小さいとき、ローレベルを出力する。図6(c)において、最初のサンプリング周期の最後の時点で、差分積分信号は、量子化基準信号と等しくなるので、コンパレータはハイレベルを出力し、次のサンプリング周期(次のPh1)になったとき、量子化器53は、ハイレベルの量子化信号を出力する。
【0076】
量子化信号は、DAC54のスイッチに入力される。DAC54において、量子化信号がハイレベルのとき、基準信号Vrefが選択され、量子化信号がローレベルのとき、基準信号−Vrefが選択される。
【0077】
そして、次のサンプリング周期において、量子化信号は、ハイレベルであるので、入力信号との差分は負の値となる。したがって、図6(c)に示すように、差分積分信号は、負の傾きをもつ一次関数波形となる。
【0078】
したがって、量子化器53におけるコンパレータの出力はローレベルとなり、さらに、次のサンプリング周期になったとき、量子化信号はローレベルとなる。
【0079】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。図6(b)に例示した波形において、7サンプリング周期に3つのパルスが存在する。FB型ΔΣ変調回路41の入力信号が図示した値よりも小さくなる(誤差が大きくなる)と、パルス密度は濃くなり(パルスの数が増え)、図示した値よりも大きくなる(誤差が小さくなる)と、パルス密度は薄くなる(パルスの数が減る)。
【0080】
また、上述した動作により、入力信号が0Vより小さいとき、パルス密度変調信号は、1回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が0Vより大きいとき、パルス密度変調信号は、1回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
【0081】
このようにして、FB型ΔΣ変調回路41を備えたスイッチング電源回路は、従来のPWM回路を備えたスイッチング電源回路と比べて、回路規模が小さくなるとともに、高速過渡応答と高効率化を可能としている。
以上が、図5(a)に示されたFB型ΔΣ変調回路41の動作説明である。
図7(a)乃至(c)は、FB型ΔΣ変調回路の構成ブロック図と伝達特性を説明するための図で、図7(a)は、FB型ΔΣ変調回路のブロック図、図7(b)は、伝達特性を示す図、図7(c)は、信号伝達関数(STF;Signal Transfer Function)とノイズ伝達関数(NTF;Noise Transfer Function)の関係式を示している。
【0082】
図7(a)に示すように、低い周波数の信号を通過させる積分器(LPF)52と、量子化器(ADC;アナログ/デジタル変換回路)53と、DAC(デジタル/アナログ変換回路)54と、アナログ信号を減算して出力する減算器51とを備えている。
【0083】
減算器51の出力は、積分器52に入力され、積分器52の出力は、量子化器53に入力されている。また、DAC54は、量子化器53の出力をアナログ信号に変換して積分器52にフィードバックするように、量子化器53と減算器51との間に設けられている。減算器51は、FB型ΔΣ変調器の入力信号から、DAC54の出力を減算して出力する。すなわち、図7(a)の積分器52、量子化器53、DAC54、減算器51は、それぞれ、図6(a)の積分器52、量子化器53、DAC54、減算器51に対応している。
【0084】
次に、図7(a)に示されたFB型ΔΣ変調回路の動作について説明する。
まず、アナログ信号が入力されると、積分器52によって、低い周波数のアナログ信号が積分され、量子化器53によって、積分器52から出力されたアナログ信号がデジタル信号に変換され、減算器51で入力信号との差分をとるために、デジタル信号がDAC54に入力される。
【0085】
DAC54では、入力された量子化器53の出力を、アナログ信号に変換して、減算器51に入力し、入力となるアナログ信号から、DAC54の出力を減算して、積分器52にフィードバックする。そして、積分器52の出力が、量子化器53によってデジタル信号に変換されて、FB型ΔΣ変調器の出力としてデジタル信号(パルス密度変調信号)が出力される。
【0086】
なお、FB型ΔΣ変調回路の出力信号により、図4(b)に示したDC/DC変換回路31でスイッチング動作を行ったときのDC/DC変換回路31の出力電圧波形は図17(a)に示され、その拡大図は、図18(a)に示されている。
【0087】
FB型ΔΣ変調回路は、積分器の出力を量子化器で量子化するため、量子化器において量子化ノイズE(Z)が加わる。すなわち、図7(a)の入力から出力までの伝達特性は、図7(b)に示すようになる。図7(a)に示したFB型ΔΣ変調回路は離散時間FB型ΔΣ変調回路である。図7(b)より伝達関数を求めると、図7(c)のようになる。
【0088】
図7(c)に示すように、Z変換した出力デジタル信号Y(Z)は、Y(Z)=H(Z)・X(Z)/(1+H(Z))+1・E(Z)/(1+H(Z))となる。信号伝達関数STF(Signal Transfer Function)は、STF(Z)=H(Z)/(1+H(Z))であり、ノイズ伝達関数NTF(Noise Transfer Function)は、NTF(Z)=1/(1+H(Z))である。なお、X(Z)はZ変換した入力アナログ信号であり、H(Z)は積分器の伝達関数である。
【0089】
また、オーバーサンプリングとノイズ伝達関数により量子化ノイズE(Z)はノイズシャイプされて高SNDR(Signal to Noise plus Distortion Ratio;信号対雑音+歪電力比)を実現する。
【0090】
しかしながら、積分器52の伝達関数は、1次の場合には、H(Z)=Z-1/(1−Z-1)であるので、信号伝達関数は、STF(Z)=Z-1となって1クロック(1サンプリング周期)遅れる。また、ノイズ伝達関数は、NTF(Z)=1−Z-1と1次の微分特性となる。
【0091】
ここで示されているフィルタ回路の次数は1次である。フィルタの次数は、その伝達関数の遅延演算子Z-1の最大のべき数である。
【0092】
図8は、2次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。減算器61の出力は、1段目の積分器62に入力され、1段目の積分器62の出力は、減算器63及び2段目の積分器64を介して量子化器65に入力されている。また、DAC66は、量子化器65の出力をアナログ信号に変換して2段目の積分器64にフィードバックするとともに、DAC67は、量子化器65の出力をアナログ信号に変換して1段目の積分器62にフィードバックする。減算器61は、ΔΣAD変調回路の入力となるアナログ信号から、DAC67の出力を減算して出力し、減算器63は、ΔΣAD変調回路の入力となるアナログ信号から、DAC66の出力を減算して出力する。
【0093】
1段目の積分器62の出力をZ変換すると、y1(Z)=Z-1X(Z)+Z-1(1−Z-1)E(Z)で示される。また、量子化器65の出力をZ変換すると、Y(Z)=Z-2X(Z)+(1−Z-12E(Z)で示される。
【0094】
すなわち、2次フィードバック型ΔΣ変調回路の信号伝達関数は、STF(Z)=Z-2であり、2クロック(2サンプリング周期)遅れる。ノイズ伝達関数は、NTF(Z)=(1−Z-12となり、2次の微分特性となる。
【0095】
ちなみに、上述の説明では、FB型ΔΣ変調回路は離散時間FB型ΔΣ変調回路であったが、FB型ΔΣ変調回路の他の例として連続時間ΔΣ変調回路の説明をする。
【0096】
図9(a)乃至(c)は、FB型ΔΣ変調回路の他の回路構成とその入出力特性を示す図で、図9(a)は、FB型ΔΣ変調回路の回路構成図、図9(b)は、入力信号に対する出力信号を示す図、図9(c)は、積分器の出力を示す図である。
【0097】
まず、図9(a)を参照して、FB型ΔΣ変調回路41の他の回路構成について説明する。
FB型ΔΣ変調回路41は、減算器501と積分器502と量子化器(A/Dコンバータ;ADC)503とDAC(D/Aコンバータ)504とから構成されている。
【0098】
FB型ΔΣ変調回路41は、抵抗を含み入力信号と出力信号をD/A変換した信号との差分をとる減算器501と、容量と演算増幅器を備え、差分を積分した差分積分信号を出力する積分器502と、コンパレータとフリップフロップとを備え、量子化基準信号と差分積分信号の信号レベルを大小比較し1ビットの量子化信号を出力する量子化器503と、2つの基準信号Vref、−Vrefを選択する2つのスイッチを備え、量子化信号である出力信号を帰還して1ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をD/A変換した信号を生成するDAC504を備える構成とすることで、パルス密度変調信号を生成する。
【0099】
次に、図9(b),(c)を参照して、FB型ΔΣ変調回路41の動作について説明する。
【0100】
まず、FB型ΔΣ変調回路41は、上述のように、エラーアンプ32が出力するDC/DC変換回路31の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号を入力する。
【0101】
入力信号が減算器501に入力側抵抗に印加され、DAC504の出力信号が減算器501の帰還抵抗に印加され、入力信号と出力信号との減算が行われて差分信号が生成される。そして、差分信号が積分器502の帰還容量に入力される。つまり、差分信号が積分されて差分積分信号が出力される。
【0102】
図9(b)は、FB型ΔΣ変調回路41の入力信号と出力信号を例示した波形で、図9(c)は、差分積分信号を例示した波形を示す図である。また、入力信号が0より小さいときの波形を表している。量子化器503とDAC504は、量子化器53とDAC54と同様の動作をするため、FB型ΔΣ変調回路41の入力信号と出力信号を例示した波形と差分積分信号は、FB型ΔΣ変調回路41が上述した離散時間FB型ΔΣ変調回路であるときと同様の波形となる。
【0103】
以上が、FB型ΔΣ変調回路41の動作説明である。
【0104】
図10(a)乃至(c)は、FB型ΔΣ変調回路の構成ブロック図と伝達特性を説明するための図で、図10(a)は、FB型ΔΣ変調回路のブロック図、図10(b)は、伝達特性を示す図、図10(c)は、信号伝達関数(STF;Signal Transfer Function)とノイズ伝達関数(NTF;Noise Transfer Function)の関係式を示している。
【0105】
図10(a)に示すように、FB型ΔΣ変調回路が上述した離散時間FB型ΔΣ変調回路であるときと同様に、低い周波数の信号を通過させる積分器(LPF)502と、量子化器(ADC;アナログ/デジタル変換回路)503と、DAC(デジタル/アナログ変換回路)504と、アナログ信号を減算して出力する減算器501とを備えている。
【0106】
図10(a)の入力から出力までの伝達特性は、図10(b)に示すようになる。図10(b)に示したFB型ΔΣ変調回路は連続時間FB型ΔΣ変調回路である。図10(b)より伝達関数を求めると、図10(c)のようになる。
【0107】
図10(c)に示すように、ラプラス変換した出力デジタル信号Y(s)は、Y(s)=H(s)・X(s)/(1−L(s))+1・E(s)/(1−L(s))となる。信号伝達関数STF(Signal Transfer Function)は、STF(s)=H(s)/(1−L(s))であり、ノイズ伝達関数NTF(Noise Transfer Function)は、NTF(s)=1/(1−L(s))である。なお、X(s)はラプラス変換した入力アナログ信号であり、H(s)は積分器の伝達関数であり、L(s)=−H(s)HDAC(s)でありH(s)とDAC504の伝達関数HDAC(s)と−1の積である。
【0108】
また、オーバーサンプリングとノイズ伝達関数により量子化ノイズE(s)はノイズシャイプされて高SNDR(Signal to Noise plus Distortion Ratio;信号対雑音+歪電力比)を実現する。
【0109】
しかしながら、積分器502の伝達関数は、1次の場合には、H(s)=1/sTであるので、信号伝達関数は、STF(Z)=(1/sT)(1−e-sT)となって1次遅れが生じる。また、ノイズ伝達関数は、NTF(s)=(1−e-sT)と1次の微分特性となる。
【0110】
ここで示されているフィルタ回路の次数は1次である。フィルタの次数は、その伝達関数のラプラス演算子sの最大のべき数である。
【0111】
図11は、2次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。減算器601の出力は、1段目の積分器602に入力され、1段目の積分器602の出力は、減算器603及び2段目の積分器604を介して量子化器605に入力されている。また、DAC606は、量子化器605の出力をアナログ信号に変換して2段目の積分器604にフィードバックするとともに、DAC606は、量子化器605の出力をアナログ信号に変換して1段目の積分器602にフィードバックする。減算器601は、ΔΣAD変調回路の入力となるアナログ信号から、DAC607の出力を減算して出力し、減算器603は、ΔΣAD変調回路の入力となるアナログ信号から、DAC606の出力を減算して出力する。
【0112】
量子化器605の出力をラプラス変換すると、Y(s)=(1−e-sT2/(sT)2X(s)+(1−e-sT2E(s)で示される。
【0113】
すなわち、2次フィードバック型ΔΣ変調回路の信号伝達関数は、STF(s)=(1−e-sT2/(sT)2であり、2次遅れが生じる。また、ノイズ伝達関数は、NTF(s)=(1−e-sT2となり、2次の微分特性となる。
【0114】
以上、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路を説明する前に、従来から用いられていたPWM回路を用いたスイッチング電源回路及び従来から用いられていたフィードバック型ΔΣ変調回路を用いたスイッチング電源回路について説明した。
【0115】
以下、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路の実施例1及び実施例2について説明する。
【実施例1】
【0116】
まず、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路の実施例1について説明する。この実施例1では、フィードフォワード(FF)型ΔΣ変調回路は離散時間FF型ΔΣ変調回路である。
【0117】
図12は、本発明に係るフィードフォワード(FF)型ΔΣ変調回路を用いたスイッチング電源回路の構成ブロック図である。図中符号70は制御回路、71はDC/DC変換回路、72はエラーアンプ(誤差増幅器)、73はフィードフォワード型(FF型)ΔΣ変調回路、74はドライブ回路を示している。
【0118】
本発明に係るスイッチング電源回路は、DC/DC変換回路71と制御回路70とから構成され、制御回路70は、エラーアンプ72とFF型ΔΣ変調回路73とドライブ回路74とから構成されている。エラーアンプ72は、DC/DC変換回路71の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をフィードフォワード型ΔΣ変調回路73に出力するもので、ドライブ回路74は、フィードフォワード型ΔΣ変調回路73より出力されたパルス密度変調信号が入力されるものである。
【0119】
このように、本発明に係るスイッチング電源回路は、フィードフォワード型ΔΣ変調制御を用いたDC/DC変換回路71を備えたもので、入力信号を出力信号に変換するDC/DC変換回路71と、このDC/DC変換回路71の出力信号に基づいて、DC/DC変換回路71をΔΣ変調制御するフィードフォワード型ΔΣ変調回路73とを備えている。
【0120】
入力電圧がDC/DC変換回路71に入力されると、その出力電圧がエラーアンプ72とFF型ΔΣ変調回路73とドライブ回路74を介してΔΣ変調制御され、DC/DC変換回路71から出力電圧を得る。このΔΣ変調制御の特徴は、DC/DC変換回路71を制御するパルス密度変調信号が、出力信号に応じてパルス密度が変化することである。
【0121】
FF型ΔΣ変調回路を用いたスイッチング電源回路は、後述するように、信号伝達関数の遅延が小さく、パルス密度変調信号に遅延が小さいので、さらなる早い応答速度を実現することができる。
【0122】
図13は、図12に示したFF型ΔΣ変調回路を用いたスイッチング電源回路の具体的な回路構成図である。図中75はインバータ回路、76はバッファ回路を示している。なお、符号71〜74は図12に対応している。
【0123】
DC/DC変換回路71におけるスイッチS1,S2は、NチャネルMOSトランジスタで構成される。つまり、スイッチS1,S2はハイレベルの制御信号が入力されるとオン(導通)して、ローレベルの制御信号が入力されるとオフ(遮断)される。なお、本実施例では、NチャネルMOSトランジスタであるが、PチャネルMOSトランジスタを用いてもよい。PチャネルMOSトランジスタを用いるときは、スイッチのオンオフを制御するためのゲートに与える信号の極性を逆にすればよい。
【0124】
また、FF型ΔΣ変調回路73より出力されるパルス密度変調信号(スイッチング信号)が、インバータ回路75、バッファ回路76を含むドライブ回路74に入力される。そして、スイッチS1,S2には、それぞれ互いに極性が異なるパルス密度変調信号が与えられる。
【0125】
つまり、出力電圧の所望の値からの誤差に対応するパルス密度のパルス密度変調信号がスイッチS1に与えられ、反転したパルス密度変調信号がスイッチS2に与えられる。
【0126】
パルス密度変調信号がハイレベルのとき、スイッチS1はオンし、スイッチS2はオフする。スイッチS1がオンすることで、インダクタLに入力電圧Vinが印加され、インダクタLに充電電流が充電される。
【0127】
次に、パルス密度変調信号がローレベルになったとき、スイッチS1はオフし、スイッチS2はオンする。スイッチS2がオンすることで、インダクタLに充電された充電電流が容量Coutに流れ、容量Coutに電荷が蓄えられ、昇圧された出力電圧Voutが出力される。
【0128】
ここで、パルス密度変調信号のパルス密度が薄い(スイッチング周波数が低い)程、インダクタLに充電された充電電流が容量Coutに流れる回数が少なくなるので、昇圧電圧は低くなる。一方、パルス密度変調信号のパルス密度が濃い(スイッチング周波数が高い)程、インダクタLに充電された充電電流が容量Coutに流れる回数が多くなるので、昇圧電圧は高くなる。
【0129】
パルス密度は、出力電圧Voutに応じて決まる。つまり、電源投入直後の過渡状態のとき、パルス密度が濃く(スイッチング周波数が高く)なり、定常時は、パルス密度が薄く(スイッチング周波数が低く)なる。そして、出力電圧Voutは、抵抗R1、R2で構成される分圧回路により分圧されて、分圧電圧がエラーアンプの反転入力端子に入力される。
【0130】
エラーアンプ72は、非反転入力端子に所望の出力電圧に対応する基準電圧Vrefが与えられ、出力信号Voutに対応する分圧電圧との差分をとって増幅した信号(誤差信号)をFF型ΔΣ変調回路73に出力する。
【0131】
そして、上述のように、出力電圧Voutから所望の出力電圧の誤差に応じてFF型ΔΣ変調回路73は、誤差に対応したパルス密度変調のパルス密度変調信号を生成して、ドライバ74を介してスイッチS1,S2に出力する。
【0132】
図14(a)乃至(c)は、本発明に係るスイッチング電源回路に用いられる1次フィードフォワード(FF)型ΔΣ変調回路を説明するための図で、図14(a)は、1次フィードフォワード型ΔΣ変調回路の構成ブロック図、図14(b)は、伝達特性を示す図、図14(c)は、信号伝達関数(STF;Signal Transfer Function)とノイズ伝達関数(NTF;Noise Transfer Function)の関係式を示している。
【0133】
図14(a)に示すように、低い周波数のアナログ信号を通過させる積分器(LPF)82と加算器83と量子化器(ADC;アナログ/デジタル変換回路)84とDAC(デジタル/アナログ変換回路)85とアナログ信号を減算して出力する減算器81とを備えている。
【0134】
つまり、図14(a)に示すように、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる積分器82と、この積分器82の出力側に接続された加算器83と、この加算器83の出力側に接続された量子化器84と、この量子化器84の出力側に接続され、この量子化器84のデジタル信号をアナログ信号に変換して積分器82にフィードバックするDAC85と、入力アナログ信号からDAC85から出力されたアナログ信号を減算する減算器81と、入力アナログ信号を直接加算器83に入力させるフィードフォワードパスaとを備えている。
【0135】
FF型ΔΣ変調回路は、積分器82の出力を量子化器で量子化するため、量子化器において量子化ノイズE(Z)が加わる。すなわち、図14(a)の入力から出力までの伝達特性は、図14(b)に示すようになる。図14(b)に示したFF型ΔΣ変調回路は離散時間FF型ΔΣ変調回路である。図14(b)より伝達関数を求めると、図14(c)のようになる。
【0136】
図14(c)に示すように、Z変換した出力デジタル信号Y(Z)は、Y(Z)=X(Z)+1・E(Z)/(1+H(Z))となり、積分器の伝達関数H(Z)は、1次の場合には、H(Z)=Z-1/(1−Z-1)であるので、信号伝達関数は、STF(Z)=1となり遅延しない。また、ノイズ伝達関数は、NTF(Z)=1−Z-1となり、1次の微分特性となる。つまり、図7(c)に示した信号伝達関数は、STF(Z)=Z-1となり、1クロック(1サンプリング周期)遅れるのに対して、図14(c)に示した信号伝達関数は、STF(Z)=1となり、パルス密度変調信号は遅延しないため、FB型ΔΣAD変調回路よりもFF型ΔΣ変調回路の方が、パルス密度変調信号に遅延が生じないので、応答速度が改善されていることが分かる。
【0137】
図15は、図14(a)に示した1次フィードフォワード(FF)型ΔΣ変調回路の具体的な回路構成図である。この1次FF型ΔΣ変調回路は、減算器81と積分器82と加算器83と量子化器(A/Dコンバータ;ADC)84とDAC(D/Aコンバータ)85とから構成されている。
【0138】
1次FF型ΔΣ変調回路は、第1のスイッチを含み入力信号と出力信号をD/A変換した信号との差分をとる減算器81と、第2のスイッチと容量と第1の演算増幅器とを備え、差分を積分した差分積分信号を出力する積分器82と、入力信号がフィードフォワードパスaより入力される第1の抵抗と積分器82の出力が入力される第2の抵抗と第2の演算増幅器と帰還抵抗とを備えた加算器83と、コンパレータとフリップフロップとを備え、量子化基準信号(しきい値)と加算器83の信号レベルを大小比較し1ビットの量子化信号を出力する量子化器84と、2つの基準信号Vref、−Vrefを選択する2つの第3のスイッチを備え、量子化信号である出力信号を帰還して1ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第3のスイッチにより選択し、出力信号をD/A変換した信号を生成するDAC85を備える構成とすることで、パルス密度変調信号を生成する。
【0139】
1次FF型ΔΣ変調回路は、FB型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための2つのフェーズ、Ph1(フェーズ1)とPh2(フェーズ2)がある。図15において、Ph1と図示したスイッチは、Ph1においてオンし、Ph2と図示したスイッチは、Ph2においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ph1とPh2は、交互に繰り返される。つまり、1つのサンプリング周期において、1つのPh1と1つのPh2が存在する。
【0140】
まず、1次FF型ΔΣ変調回路は、上述のように、エラーアンプ72が出力するDC/DC変換回路31の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号を入力する。
【0141】
Ph1において、入力信号が積分器81の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスaにより直接加算器83に入力される。
【0142】
Ph2において、DAC85の出力信号が積分器82の入力側容量に印加され、DAC85の出力信号に応じた電荷が転送される。ここで、減算器81は、入力側とDAC85の出力が結線されているので、Ph1で入力信号により蓄えた電荷から、Ph2でDAC85の出力信号に応じた電荷を減算した電荷が、積分器82の入力側容量に蓄えられる。つまり、1次FF型ΔΣ変調回路の入力信号と出力信号との減算が行われ、差分信号が生成される。
【0143】
積分器82の入力側容量の電荷は、Ph2において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。次に、差分積分信号は、加算器83において、フィードフォワードパスより伝達された入力信号と加算されて、加算信号が出力される。
【0144】
そして、加算信号は、量子化器84のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、0V(グラウンド)である。そして、Ph1になったとき、フリップフロップは、差分積分信号と量子化基準信号(しきい値)との大小比較結果を1ビットの量子化信号として出力する。つまり、量子化器84は、差分積分信号が0V以上のとき、ハイレベルを出力し、0Vより小さいとき、ローレベルを出力する。
【0145】
量子化信号は、DAC85のスイッチに入力される。DAC85において、量子化信号がハイレベルのとき、基準信号Vrefが選択され、量子化信号がローレベルのとき、基準信号−Vrefが選択される。そして、次のサンプリング周期において、量子化信号をD/A変換した信号は、入力信号から減算器81により減算される。
【0146】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。1次FF型ΔΣ変調回路の入力信号が小さくなる(誤差が大きくなる)と、パルス密度は濃くなり(パルスの数が増え)、大きくなる(誤差が小さくなる)と、パルス密度は薄くなる(パルスの数が減る)。
【0147】
また、上述した動作により、入力信号が0Vより小さいとき、パルス密度変調信号は、1回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が0Vより大きいとき、パルス密度変調信号は、1回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
以上が、1次FF型ΔΣ変調回路の動作説明である。
【0148】
FF型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。
【0149】
図16(a),(b)は、離散時間フィードバック(FB)型ΔΣ変調回路の出力信号により、DC/DC変換回路31でスイッチング動作を行ったときのDC/DC変換回路31の出力電圧波形と、1次離散時間フィードフォワード(FF)型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形とを比較するための図であり、(a)は負荷が大きくなり出力電流が大きくなったときの波形で、(b)は負荷が小さくなり出力電流が小さくなったときの波形である。
【0150】
図16(a),(b)に示したように、FB型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、FF型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。これは、上述したように、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないためである。
【0151】
さらに、離散時間FF型ΔΣ変調回路を用いたスイッチング電源回路は、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されず、出力電圧波形のリップルが小さくなるという効果を奏する。
【0152】
つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が0になるような量子化信号、すなわち、パルス密度変調信号が遅延することなくDC/DC変換回路(電圧コンバータ部)に反映されるので、量子化信号が反映されるまでの間、DC/DC変換回路が余分に昇圧もしくは降圧することがない。したがって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。その結果、スイッチング電源回路の出力信号のリップルは小さくなる。
【0153】
図17(a),(b)は、フィードバック(FB)型ΔΣ変調回路の出力信号により、DC/DC変換回路31でスイッチング動作を行ったときのDC/DC変換回路31の出力電圧波形と、1次フィードフォワード(FF)型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形とを比較するための図で、図18(a),(b)は、その拡大図である。図18(a)に示したFB型ΔΣ変調回路の出力電圧波形のリップル(ripple;脈動成分)が大きいのに対して、図18(b)に示した1次FF型ΔΣ変調回路の出力電圧波形のリップルが小さいことがわかる。
【0154】
これは、上述したように、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されないからである。つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が0になるような量子化信号、すなわち、パルス密度変調信号が遅延することなくDC/DC変換回路に反映されるので、量子化信号が反映されるまでの間、DC/DC変換回路が余分に昇圧もしくは降圧することがないためである。
【0155】
図19は、本発明に係るスイッチング電源回路に用いられる2次フィードフォワード(FF)型ΔΣ変調回路を説明するための構成ブロック図であり、2次離散時間フィードフォワード(FF)型ΔΣ変調回路である。低い周波数のアナログ信号を通過させる1段目の積分器92と2段目の積分器93と加算器94と量子化器95とDAC96とアナログ信号を減算して出力する減算器91とを備えている。
【0156】
つまり、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる1段目の積分器92と、この1段目の積分器92の出力側に接続された2段目の積分器93と、この2段目の積分器93の出力側に接続された加算器94と、この加算器94の出力側に接続された量子化器(ADC;アナログ/デジタル変換回路)95と、この量子化器95の出力側に接続され、この量子化器95の出力デジタル信号をアナログ信号に変換して1段目の積分器92にフィードバックするDAC96と、入力アナログ信号から量子化器96より出力されたアナログ信号を減算する減算器91と、入力アナログ信号を直接加算器94に入力させる第1のフィードフォワードパスaと、1段目の積分器92からの出力信号を加算器94に直接入力する第2のフィードフォワードパスbとを備えている。
【0157】
1段目の積分器92のZ変換した出力は、y1(Z)=Z-1(1−Z-1)E(Z)で示される。また、量子化器95の出力は、Y(Z)=X(Z)+(1−Z-12E(Z)で示される。つまり、信号伝達関数は、STF(Z)=1で遅延がなく、ノイズ伝達関数は、NTF(Z)=(1−Z-12で2次の微分特性である。
【0158】
図20は、図19に示した2次フィードフォワード(FF)型ΔΣ変調回路の具体的な回路構成図である。この2次FF型ΔΣ変調回路は、減算器91と積分器92と積分器93と加算器94と量子化器(A/Dコンバータ;ADC)95とDAC(D/Aコンバータ)96とから構成されている。
【0159】
2次FF型ΔΣ変調回路は、第1のスイッチを備え、入力信号と出力信号をD/A変換した信号との差分をとる減算器91と、第2のスイッチと第1の容量と第1の演算増幅器とを備え、差分を積分した差分積分信号を出力する1段目の積分器92と、第3のスイッチと第2の容量と第2の演算増幅器とを備え、1段目の積分器92の出力を積分する2段目の積分器93と、入力信号がフィードフォワードパスaより入力される第1の抵抗と1段目の積分器92の出力がフィードフォワードパスbより入力される第2の抵抗と2段目の積分器93の出力が入力される第3の抵抗と第3の演算増幅器と帰還抵抗とを備えた加算器94と、コンパレータとフリップフロップとを備え、量子化基準信号(しきい値)と加算器94の信号レベルを大小比較し1ビットの量子化信号を出力する量子化器95と、2つの基準信号Vref、−Vrefを選択する2つの第4のスイッチを備え、量子化信号である出力信号を帰還して1ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第4のスイッチにより選択し、出力信号をD/A変換した信号を生成するDAC96を備える構成とすることで、パルス密度変調信号を生成する。
【0160】
2次FF型ΔΣ変調回路は、1次FF型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための2つのフェーズ、Ph1(フェーズ1)とPh2(フェーズ2)がある。図20において、Ph1と図示したスイッチは、Ph1においてオンし、Ph2と図示したスイッチは、Ph2においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ph1とPh2は、交互に繰り返される。つまり、1つのサンプリング周期において、1つのPh1と1つのPh2が存在する。
【0161】
まず、2次FF型ΔΣ変調回路は、上述のように、エラーアンプ72が出力するDC/DC変換回路71の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号を入力する。
【0162】
Ph1において、入力信号が積分器92の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスaにより直接加算器94に入力される。
【0163】
Ph2において、DAC96の出力信号が積分器92の入力側容量に印加され、DAC96の出力信号に応じた電荷が転送される。ここで、減算器91は、入力側とDAC96の出力が結線されているので、Ph1で入力信号により蓄えた電荷から、Ph2でDAC96の出力信号に応じた電荷を減算した電荷が、積分器92の入力側容量に蓄えられる。つまり、2次FF型ΔΣ変調回路の入力信号と出力信号との減算が行われて差分信号が生成される。
【0164】
積分器92の入力側容量の電荷は、Ph2において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分されて差分積分信号が出力される。
【0165】
次に、差分積分信号は、積分器93に入力され、さらに積分される。また、差分積分信号は、フィードフォワードパスbにより直接加算器94に入力される。加算器94において、フィードフォワードパスa及びbより伝達された信号と積分器93の出力信号とが加算されて、加算信号が出力される。
【0166】
そして、加算信号は、量子化器95のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、0V(グラウンド)である。そして、Ph1になったとき、フリップフロップは、差分積分信号と量子化基準信号(しきい値)との大小比較結果を1ビットの量子化信号として出力する。つまり、量子化器95は、差分積分信号が0V以上のとき、ハイレベルを出力し、0Vより小さいとき、ローレベルを出力する。
【0167】
量子化信号は、DAC96のスイッチに入力される。DAC96において、量子化信号がハイレベルのとき、基準信号Vrefが選択され、量子化信号がローレベルのとき、基準信号−Vrefが選択される。そして、次のサンプリング周期において、量子化信号をD/A変換した信号は、入力信号から減算器91により減算される。このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。
【0168】
2次FF型ΔΣ変調回路の入力信号が小さくなる(誤差が大きくなる)と、パルス密度は濃くなり(パルスの数が増え)、大きくなる(誤差が小さくなる)と、パルス密度は薄くなる(パルスの数が減る)。
【0169】
また、上述した動作により、入力信号が0Vより小さいとき、パルス密度変調信号は、1回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が0Vより大きいとき、パルス密度変調信号は、1回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
以上が、2次FF型ΔΣ変調回路の動作説明である。
【0170】
2次FF型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。
【0171】
図21(a),(b)は、2次離散時間フィードバック(FB)型ΔΣ変調回路の出力信号により、DC/DC変換回路31でスイッチング動作を行ったときのDC/DC変換回路31の出力電圧波形と、2次離散時間フィードフォワード(FF)型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形とを比較するための図であり、図21(a)は負荷が大きくなり出力電流が大きくなったときの波形で、図21(b)は負荷が小さくなり出力電流が小さくなったときの波形である。
【0172】
図21(a),(b)に示したように、FB型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、FF型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。
【0173】
これは、上述したように、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないためである。さらに、ノイズ伝達関数が2次の微分特性を有するので、信号帯域(低周波帯域)におけるSNDRがさらに高くなり、2次FF型ΔΣ変調回路は1次FF型ΔΣ変調回路よりも応答速度が早くなる。
【0174】
また、2次離散時間FF型ΔΣ変調回路を用いたスイッチング電源回路は、信号伝達関数が1であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されない。
【0175】
つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が0になるような量子化信号、すなわち、パルス密度信号が遅延することなくDC/DC変換回路(電圧コンバータ部)に反映されるので、量子化信号が反映されるまでの間、DC/DC変換回路が余分に昇圧もしくは降圧することがない。したがって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。
【0176】
さらに、ノイズ伝達関数が2次の微分特性を有するので、信号帯域(低周波帯域)におけるSNDRがさらに高くなるので、1次FF型ΔΣ変調器を用いたスイッチング電源回路よりもリップルが小さくなるという効果を奏する。すなわち、量子化ノイズがより高周波帯域にシェーピングされるため、DC/DC変換回路におけるインダクタと容量とで形成されるリアクタンスフィルタによって、量子化ノイズを減衰させることができる。したがって、スイッチング電源回路の出力信号にリップルはさらに小さくなる。
【0177】
図22(a),(b)は、フィードバック(FB)型ΔΣ変調回路の出力信号により、DC/DC変換回路31でスイッチング動作を行ったときのDC/DC変換回路31の出力電圧波形と、2次フィードフォワード(FF)型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形とを比較するための図で、図23(a),(b)は、その拡大図である。図23(a)に示したFB型ΔΣ変調回路の出力電圧波形のリップル(ripple;脈動成分)が大きいのに対して、図23(b)に示した2次FF型ΔΣ変調回路の出力電圧波形の極めてリップルが小さいことがわかる。また、1次FF型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形のリップルよりも、図23(b)に示した2次FF型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形のリップルの方が小さいことはわかる。つまり、1次FF型ΔΣ変調回路を備えたときよりも2次FF型ΔΣ変調回路を備えたときのリップルの方が改善されていることが分かる。
【0178】
以上は、2次FF型ΔΣ変調回路について説明したが、N次FF型ΔΣ変調回路について、図示していないが以下に説明する。ここで、N次FF型ΔΣ変調回路はN次離散時間FF型ΔΣ変調回路である。
【0179】
フィードフォワード型ΔΣ変調回路は、1段目からN段目までカスケード接続される1段目乃至N段目の積分器と、このN段目の積分器の出力側に接続された加算器と、この加算器の出力側に接続された量子化器と、この量子化器の出力側に接続され、この量子化器の出力デジタル信号をアナログ信号に変換して1段目の積分器にフィードバックするデジタル/アナログ変換回路と、入力アナログ信号からデジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、入力アナログ信号を直接加算器に入力させる第1のフィードフォワードパスと、1段目の積分器からN−1段目までの出力信号を加算器に直接入力する第2乃至第Nのフィードフォワードパスとを備えている。
【0180】
このように、N次の場合も、上述した1次や2次の場合と同様に、フィードフォワードパスがN個あり、積分器が初段からN段まで、N個カスケード接続されている。そして、各積分器の出力が加算器により加算され、量子化器にて、量子化される。量子化された量子化信号は、DACに入力され、アナログ信号に変換される。そして、入力信号と減算されて、初段の積分器に入力される。
【0181】
伝達関数は、1次と2次の場合と同様にして導かれ、次式のようになる。
Y(Z)=X(Z)+(1−Z-1NE(Z)
すなわち、STFとNTFはそれぞれ以下の式で表される。
STF=1
NTF=(1−Z-1N
この式から分かるように、STFは、遅延がなく、NTFはN次の微分特性を有する。したがって、信号帯域の中心周波数付近で量子化ノイズが著しく減少していることが分かる。つまり、さらなる早い応答速度で、リップルをさらに低減できるという効果を奏する。
【0182】
このように、本発明の離散時間フィードフォワード(FF)型ΔΣ変調回路を用いたDC/DC変換回路を備えることにより、さらなる早い応答速度であり、リップルの低減を実現するようにしたスイッチング電源回路を実現することができる。
【実施例2】
【0183】
次に、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路の実施例2について説明する。この実施例2では、フィードフォワード(FF)型ΔΣ変調回路は連続時間FF型ΔΣ変調回路である。
【0184】
図24(a)乃至(c)は、本発明に係るスイッチング電源回路に用いられる1次フィードフォワード(FF)型ΔΣ変調回路を説明するための図で、図24(a)は、1次フィードフォワード型ΔΣ変調回路の構成ブロック図、図24(b)は、伝達特性を示す図、図24(c)は、信号伝達関数(STF;Signal Transfer Function)とノイズ伝達関数(NTF;Noise Transfer Function)の関係式を示している。
【0185】
図24(a)に示すように、低い周波数のアナログ信号を通過させる積分器(LPF)802と加算器803と量子化器(ADC;アナログ/デジタル変換回路)804とDAC(デジタル/アナログ変換回路)805とアナログ信号を減算して出力する減算器801とを備えている。
【0186】
つまり、図24(a)に示すように、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる積分器802と、この積分器802の出力側に接続された加算器803と、この加算器803の出力側に接続された量子化器804と、この量子化器804の出力側に接続され、この量子化器804のデジタル信号をアナログ信号に変換して積分器802にフィードバックするDAC805と、入力アナログ信号からDAC805から出力されたアナログ信号を減算する減算器801と、入力アナログ信号を直接加算器803に入力させるフィードフォワードパスaとを備えている。
【0187】
FF型ΔΣ変調回路は、積分器802の出力を量子化器で量子化するため、量子化器において量子化ノイズE(s)が加わる。すなわち、図24(a)の入力から出力までの伝達特性は、図24(b)に示すようになる。図24(b)に示したFF型ΔΣ変調回路は連続時間FF型ΔΣ変調回路である。図24(b)より伝達関数を求めると、図24(c)のようになる。
【0188】
図24(c)に示すように、ラプラス変換した出力デジタル信号Y(s)は、Y(s)=H(s)・X(s)/(1−L(s))+1・E(Z)/(1−L(s))となり、積分器の伝達関数H(s)は、1次の場合には、H(s)=1/sTであり、L(s)=−H(s)HDAC(s)=e-sT/(1−e-sT)であるので、信号伝達関数は、STF(s)=(1+1/sT)(1−e-sT)となり、全域通過関数である1を含むため、低遅延で信号を伝達することができる。また、ノイズ伝達関数は、NTF(s)=1−e-sTとなり、1次の微分特性となる。つまり、図10(c)に示した信号伝達関数は、STF(s)=(1−e-sT)/sTとなり、1次遅れが生じるのに対して、図24(c)に示した信号伝達関数は、STF(s)=(1+1/sT)(1−e-sT)となり、パルス密度変調信号の遅延は小さいため、FB型ΔΣAD変調回路よりもFF型ΔΣ変調回路の方が、応答速度が改善されていることが分かる。
【0189】
図25は、図24(a)に示した1次フィードフォワード(FF)型ΔΣ変調回路の具体的な回路構成図である。この1次FF型ΔΣ変調回路は、減算器801と積分器802と加算器803と量子化器(A/Dコンバータ;ADC)804とDAC(D/Aコンバータ)805とから構成されている。
【0190】
1次FF型ΔΣ変調回路は、第1及び第2の抵抗を含み入力信号と出力信号をD/A変換した信号との差分をとる減算器801と、容量と第1の演算増幅器とを備え、差分を積分した差分積分信号を出力する積分器802と、入力信号がフィードフォワードパスaより入力される第3の抵抗と積分器802の出力が入力される第4の抵抗と第2の演算増幅器と帰還抵抗とを備えた加算器803と、コンパレータとフリップフロップとを備え、量子化基準信号(しきい値)と加算器803の信号レベルを大小比較し1ビットの量子化信号を出力する量子化器804と、2つの基準信号Vref、−Vrefを選択する2つのスイッチを備え、量子化信号である出力信号を帰還して1ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をD/A変換した信号を生成するDAC805を備える構成とすることで、パルス密度変調信号を生成する。
【0191】
まず、1次FF型ΔΣ変調回路は、上述のように、エラーアンプ72が出力するDC/DC変換回路31の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号を入力する。
【0192】
入力信号が減算器801の第1の抵抗に印加され、DAC805の出力信号が第2の抵抗に印加され減算が行われる。また、入力信号は、フィードフォワードパスaにより直接加算器803に入力される。
【0193】
減算器801が出力する差分信号は、演算増幅器の出力端子から非反転入力端子との間の帰還容量に入力される。つまり、差分信号が積分され、差分積分信号が出力される。次に、差分積分信号は、加算器803において、フィードフォワードパスより伝達された入力信号と加算されて、加算信号が出力される。
【0194】
そして、加算信号は、量子化器804のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、0V(グラウンド)である。そして、フリップフロップは、クロック(clock)に同期して差分積分信号と量子化基準信号(しきい値)との大小比較結果を1ビットの量子化信号として出力する。つまり、量子化器804は、差分積分信号が0V以上のとき、ハイレベルを出力し、0Vより小さいとき、ローレベルを出力する。
【0195】
量子化信号は、DAC805のスイッチに入力される。DAC805において、量子化信号がハイレベルのとき、基準信号Vrefが選択され、量子化信号がローレベルのとき、基準信号−Vrefが選択される。そして、次のサンプリング周期において、量子化信号をD/A変換した信号は、入力信号から減算器801により減算される。
【0196】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。1次連続時間FF型ΔΣ変調回路の入力信号が小さくなる(誤差が大きくなる)と、パルス密度は濃くなり(パルスの数が増え)、大きくなる(誤差が小さくなる)と、パルス密度は薄くなる(パルスの数が減る)。
以上が、1次FF型ΔΣ変調回路の動作説明である。
【0197】
FF型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が(1+1/sT)(1−e-sT)となり、全域通過関数である1を含むため、低遅延で信号を伝達することができ、さらなる早い応答速度を実現することができる。
【0198】
図26(a),(b)は、信号伝達関数の振幅特性と位相特性を示すボード線図であり、図26(a)はフィードフォワード(FF)型ΔΣ変調回路のボード線図で、図26(b)はフィードバック(FB)型ΔΣ変調回路のボード線図である。
【0199】
図26(a),(b)に示したように、FB型ΔΣ変調回路のボード線図は1次遅れがあるのに対して、FF型ΔΣ変調回路のボード線図は低遅延であることがわかる。これは、上述したように、信号伝達関数が(1+1/sT)(1−e-sT)となり、全域通過関数である1を含むためである。
【0200】
図27(a),(b)は、1次連続時間FB型ΔΣ変調回路の出力信号により、DC/DC変換回路31でスイッチング動作を行ったときのDC/DC変換回路31の出力電圧波形と、1次連続時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形とを比較するための図であり、図27(a)は負荷が大きくなり出力電流が大きくなったときの波形で、図27(b)は負荷が小さくなり出力電流が小さくなったときの波形である。
【0201】
図27(a),(b)に示したように、FB型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、FF型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。これは、上述したように、信号伝達関数が(1+1/sT)(1−e-sT)となり、全域通過関数である1を含み、パルス密度変調信号の遅延が小さいためである。
【0202】
図28(a),(b)は、1次離散時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形と、1次連続時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形とを比較するための図であり、図28(a)は負荷が大きくなり出力電流が大きくなったときの波形で、図28(b)は負荷が小さくなり出力電流が小さくなったときの波形である。
【0203】
図28(a),(b)に示したように、1次離散時間FF型ΔΣAD変調回路よりも1次連続時間FF型ΔΣ変調回路の方が、応答速度が早いことが確認できる。
【0204】
連続時間FF型ΔΣ変調回路は、信号伝達関数が(1+1/sT)(1−e-sT)となり、全域通過関数である1を含むことに加えて、実時間(リアルタイム)で動作するので、負荷が変動した時、その負荷変動に対して即座に応答することができる。つまり、連続時間FF型ΔΣ変調回路は、負荷が変動した時、その負荷変動に対して、次のサンプリングのタイミングまで待たなくてもよいため、負荷が変動した瞬間に応答することができる。
【0205】
このように、連続時間FF型ΔΣ変調回路は、離散時間FF型ΔΣ変調回路よりも応答速度がさらに早いという効果を奏する。
【0206】
図29は、本発明に係るスイッチング電源回路に用いられる2次フィードフォワード(FF)型ΔΣ変調回路を説明するための構成ブロック図であり、2次連続時間フィードフォワードFF型ΔΣ変調回路である。低い周波数のアナログ信号を通過させる1段目の積分器902と2段目の積分器903と加算器904と量子化器905とDAC906とアナログ信号を減算して出力する減算器901とを備えている。
【0207】
つまり、フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる1段目の積分器902と、この1段目の積分器902の出力側に接続された2段目の積分器903と、この2段目の積分器903の出力側に接続された加算器904と、この加算器904の出力側に接続された量子化器(ADC;アナログ/デジタル変換回路)905と、この量子化器905の出力側に接続され、この量子化器905の出力デジタル信号をアナログ信号に変換して1段目の積分器902にフィードバックするDAC906と、入力アナログ信号から量子化器906より出力されたアナログ信号を減算する減算器901と、入力アナログ信号を直接加算器904に入力させる第1のフィードフォワードパスaと、1段目の積分器902からの出力信号を加算器904に直接入力する第2のフィードフォワードパスbとを備えている。
【0208】
量子化器905の出力は、Y(s)=(1+1.5/sT+1/(sT)2)(1−e―sT2X(s)+(1−e―sT2E(s)で示される。つまり、信号伝達関数は、STF(s)=(1+1.5/sT+1/(sT)2)(1−e―sT2で全域通過関数である1を含むため、低遅延で信号を伝達することができる。また、ノイズ伝達関数は、NTF(s)=(1−e―sT2で2次の微分特性である。
【0209】
図30は、図29に示した2次フィードフォワード(FF)型ΔΣ変調回路の具体的な回路構成図である。この2次FF型ΔΣ変調回路は、減算器901と積分器902と積分器903と加算器904と量子化器(A/Dコンバータ;ADC)905とDAC(D/Aコンバータ)906とから構成されている。
【0210】
2次連続時間FF型ΔΣ変調回路は、第1及び第2の抵抗を備え、入力信号と出力信号をD/A変換した信号との差分をとる減算器901と、第1の容量と第1の演算増幅器とを備え、差分を積分した差分積分信号を出力する1段目の積分器902と、第2の容量と第2の演算増幅器とを備え、1段目の積分器902の出力を積分する2段目の積分器903と、入力信号がフィードフォワードパスaより入力される第3の抵抗と1段目の積分器902の出力がフィードフォワードパスbより入力される第4の抵抗と2段目の積分器903の出力が入力される第5の抵抗と第3の演算増幅器と帰還抵抗とを備えた加算器904と、コンパレータとフリップフロップとを備え、量子化基準信号(しきい値)と加算器904の信号レベルを大小比較し1ビットの量子化信号を出力する量子化器905と、2つの基準信号Vref、−Vrefを選択する2つのスイッチを備え、量子化信号である出力信号を帰還して1ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をD/A変換した信号を生成するDAC906を備える構成とすることで、パルス密度変調信号を生成する。
【0211】
まず、2次連続時間FF型ΔΣ変調回路は、上述のように、エラーアンプ72が出力するDC/DC変換回路71の出力信号から所望の出力電圧に対応する基準電圧Vrefからの誤差信号を入力する。
【0212】
入力信号が減算器901の第1の抵抗に印加され、DAC906の出力信号が第2の抵抗に印加され減算が行われる。また、入力信号は、フィードフォワードパスaにより直接加算器904に入力される。
【0213】
減算器901が出力する差分信号は、演算増幅器の出力端子から非反転入力端子との間の帰還容量に入力される。つまり、差分信号が積分され、差分積分信号が出力される。
【0214】
次に、差分積分信号は、積分器903に入力され、さらに積分される。また、差分積分信号は、フィードフォワードパスbにより直接加算器904に入力される。加算器904において、フィードフォワードパスa及びbより伝達された信号と積分器903の出力信号とが加算されて、加算信号が出力される。
【0215】
そして、加算信号は、量子化器905のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、0V(グラウンド)である。そして、フリップフロップは、クロック(clock)に同期して差分積分信号と量子化基準信号(しきい値)との大小比較結果を1ビットの量子化信号として出力する。つまり、量子化器905は、差分積分信号が0V以上のとき、ハイレベルを出力し、0Vより小さいとき、ローレベルを出力する。
【0216】
量子化信号は、DAC906のスイッチに入力される。DAC906において、量子化信号がハイレベルのとき、基準信号Vrefが選択され、量子化信号がローレベルのとき、基準信号−Vrefが選択される。そして、次のサンプリング周期において、量子化信号をD/A変換した信号は、入力信号から減算器901により減算される。
【0217】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。
【0218】
2次FF型ΔΣ変調回路の入力信号が小さくなる(誤差が大きくなる)と、パルス密度は濃くなり(パルスの数が増え)、大きくなる(誤差が小さくなる)と、パルス密度は薄くなる(パルスの数が減る)。
以上が、2次FF型ΔΣ変調回路の動作説明である。
【0219】
2次FF型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が(1+1.5/sT+1/(sT)2)(1−e―sT2で全域通過関数である1を含むため、低遅延で信号を伝達することができ、さらなる早い応答速度を実現することができる。
【0220】
図31(a),(b)は、信号伝達関数の振幅特性と位相特性を示すボード線図であり、図31(a)は2次フィードフォワード(FF)型ΔΣ変調回路のボード線図で、図31(b)は2次フィードバック(FB)型ΔΣ変調回路のボード線図である。
【0221】
図31(a),(b)に示したように、2次FB型ΔΣ変調回路のボード線図は2次遅れがあるのに対して、2次FF型ΔΣ変調回路のボード線図は低遅延であることがわかる。これは、上述したように、信号伝達関数が(1+1.5/sT+1/(sT)2)(1−e―sT2となり、全域通過関数である1を含むためである。
【0222】
図32(a),(b)は、2次連続時間FB型ΔΣ変調回路の出力信号により、DC/DC変換回路31でスイッチング動作を行ったときのDC/DC変換回路31の出力電圧波形と、2次連続時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形とを比較するための図であり、図32(a)は負荷が大きくなり出力電流が大きくなったときの波形で、図32(b)は負荷が小さくなり出力電流が小さくなったときの波形である。
【0223】
図32(a),(b)に示したように、FB型ΔΣ変調回路の出力電圧波形の応答速度は遅いのに対して、FF型ΔΣ変調回路の出力電圧波形の応答速度は早いことがわかる。これは、上述したように、信号伝達関数が(1+1.5/sT+1/(sT)2)(1−e―sT2となり、全域通過関数である1を含み、パルス密度変調信号の遅延が小さいためである。さらに、ノイズ伝達関数が2次の微分特性を有するので、信号帯域(低周波帯域)におけるSNDRがさらに高くなり、2次FF型ΔΣ変調回路は1次FF型ΔΣ変調回路よりも応答速度が早くなる。
【0224】
図33(a),(b)は、2次離散時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形と、2次連続時間FF型ΔΣ変調回路の出力信号により、DC/DC変換回路71でスイッチング動作を行ったときのDC/DC変換回路71の出力電圧波形とを比較するための図であり、図33(a)は負荷が大きくなり出力電流が大きくなったときの波形で、図33(b)は負荷が小さくなり出力電流が小さくなったときの波形である。
【0225】
図33(a),(b)に示したように、2次離散時間FF型ΔΣAD変調回路よりも2次連続時間FF型ΔΣ変調回路の方が、応答速度が早いことが確認できる。
【0226】
2次連続時間FF型ΔΣ変調回路は、信号伝達関数が(1+1.5/sT+1/(sT)2)(1−e―sT2となり、全域通過関数である1を含むことに加えて、実時間(リアルタイム)で動作するので、負荷が変動した時、その負荷変動に対して即座に応答することができる。つまり、連続時間FF型ΔΣ変調回路は、負荷が変動した時、その負荷変動に対して、次のサンプリングのタイミングまで待たなくてもよいため、負荷が変動した瞬間に応答することができる。
【0227】
このように、連続時間FF型ΔΣ変調回路は、離散時間FF型ΔΣ変調回路よりも応答速度がさらに早いという効果を奏する。
【0228】
以上は、2次FF型ΔΣ変調回路について説明したが、N次FF型ΔΣ変調回路について、図示していないが以下に説明する。ここで、N次FF型ΔΣ変調回路はN次離散時間FF型ΔΣ変調回路である。
【0229】
フィードフォワード型ΔΣ変調回路は、フィードフォワード型ΔΣ変調回路は、1段目からN段目までカスケード接続される1段目乃至N段目の積分器と、このN段目の積分器の出力側に接続された加算器と、この加算器の出力側に接続された量子化器と、この量子化器の出力側に接続され、この量子化器の出力デジタル信号をアナログ信号に変換して1段目の積分器にフィードバックするデジタル/アナログ変換回路と、入力アナログ信号からデジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、入力アナログ信号を直接加算器に入力させる第1のフィードフォワードパスと、1段目の積分器からN−1段目までの出力信号を加算器に直接入力する第1乃至第N−1のフィードフォワードパスとを備えている。
【0230】
このように、N次の場合も、上述した1次や2次の場合と同様に、フィードフォワードパスがN個あり、積分器が初段からN段まで、N個カスケード接続されている。そして、各積分器の出力が加算器により加算され、量子化器にて、量子化される。量子化された量子化信号は、DACに入力され、アナログ信号に変換される。そして、入力信号と減算されて、初段の積分器に入力される。
【0231】
信号伝達関数とノイズ伝達関数は、1次と2次の場合と同様にして導かれ、次式のようになる。
STF=(1+a1/sT+a2/(sT)2+・・・)(1−e-sTN
NTF=(1−e-sTN
ただし、a1,a2・・・は、適切な定数であり、その値は次数Nに依存する。
この式から分かるように、STFは、全域通過関数である1を含むため、低遅延で信号を伝達することができる。さらに、NTFはN次の微分特性を有するので、信号帯域(低周波帯域)におけるSNDRがさらに高くなり、さらに応答速度が早くなる。
【0232】
N次連続時間FF型ΔΣ変調回路は、信号伝達関数が(1+a1/sT+a2/(sT)2+・・・)(1−e―sT2となり、全域通過関数である1を含むことに加えて、実時間(リアルタイム)で動作するので、負荷が変動した時、その負荷変動に対して即座に応答することができる。つまり、連続時間FF型ΔΣ変調回路は、負荷が変動した時、その負荷変動に対して、次のサンプリングのタイミングまで待たなくてもよいため、負荷が変動した瞬間に応答することができる。
【0233】
このように、連続時間FF型ΔΣ変調回路は、離散時間FF型ΔΣ変調回路における応答速度よりもさらに早いという効果を奏する。
【0234】
さらに、連続時間ΔΣ変調回路は、離散時間ΔΣ変調回路のように、スイッチトキャパシタを用いていないため、演算増幅器において容量に電荷を充放電するのに必要な時間の性能要求が緩和される。つまり、連続時間ΔΣ変調回路は、演算増幅器をさらに低消費電力化できる。また、連続時間ΔΣ変調回路は、スイッチトキャパシタのクロック駆動回路が不要である。したがって、連続時間ΔΣ変調回路は、離散時間ΔΣ変調回路よりもさらに低消費電力であるという効果を奏する。
【符号の説明】
【0235】
1 ΔΣ変調回路
2 差分積分器
5 比較器
8 スイッチングドライバ回路
9 電圧コンバータ部
11 入力電圧端子
12 出力電圧端子
14 量子化器
16 誤差増幅器(エラーアンプ)
17 Dフリップフロップ
19 出力電圧検出回路
22 信号調整回路
31 DC/DC変換回路(DC/DCコンバータ)
32 エラーアンプ(誤差増幅器)
33 コンパレータ
34 ノコギリ波発生回路
35 PWM回路
36 ドライブ回路
37,42 制御回路
41 FB型ΔΣ変調回路
51,61,63 減算器
52 積分器(ローパスフィルタ回路:LPF)
53 量子化器(A/Dコンバータ;ADC)
54,66,67 DAC(D/Aコンバータ)
62 1段目の積分器
64 2段目の積分器
65 量子化器(A/Dコンバータ;ADC)
70 制御回路
71 DC/DC変換回路
72 エラーアンプ(誤差増幅器)
73 フィードフォワード型(FF型)ΔΣ変調回路
74 ドライブ回路
81,91 減算器
82 積分器(LPF)
83,94 加算器
84,95 量子化器(ADC;アナログ/デジタル変換回路)
85,96 DAC(デジタル/アナログ変換回路)
92 1段目の積分器
93 2段目の積分器
801,901 減算器
802 積分器(LPF)
803,904 加算器
804,905 量子化器(ADC;アナログ/デジタル変換回路)
805,906 DAC(デジタル/アナログ変換回路)
902 1段目の積分器
903 2段目の積分器

【特許請求の範囲】
【請求項1】
ΔΣ変調回路によりDC/DC変換回路を制御するスイッチング電源回路において、
入力信号を出力信号に変換するDC/DC変換回路と、
該DC/DC変換回路の前記出力信号を入力し、該DC/DC変換回路を制御するフィードフォワード型ΔΣ変調回路と
を備えていることを特徴とするスイッチング電源回路。
【請求項2】
前記フィードフォワード型ΔΣ変調回路は、離散時間フィードフォワード型ΔΣ変調回路であることを特徴とする請求項1に記載のスイッチング電源回路。
【請求項3】
前記フィードフォワード型ΔΣ変調回路の信号伝達関数が1であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする請求項2に記載のスイッチング電源回路。
【請求項4】
前記DC/DC変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする請求項2又は3に記載のスイッチング電源回路。
【請求項5】
前記フィードフォワード型ΔΣ変調回路の次数が1次であることを特徴とする請求項2,3又は4に記載のスイッチング電源回路。
【請求項6】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする請求項5に記載のスイッチング電源回路。
【請求項7】
前記減算器が、第1のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、
前記積分器が、第2のスイッチと容量と第1の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、
前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第1の抵抗と前記積分器の出力が入力される第2の抵抗と第2の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つの第3のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第3のスイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成するものであることを特徴とする請求項6に記載のスイッチング電源回路。
【請求項8】
前記フィードフォワード型ΔΣ変調回路の次数が2次であることを特徴とする請求項2,3又は4に記載のスイッチング電源回路。
【請求項9】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる1段目の積分器と、該1段目の積分器の出力側に接続された2段目の積分器と、該2段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器からの出力信号を前記加算器に直接入力する第2のフィードフォワードパスとを備えていることを特徴とする請求項8に記載のスイッチング電源回路。
【請求項10】
前記減算器が、第1のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、
前記1段目の積分器が、第2のスイッチと第1の容量と第1の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、
前記1段目の積分器が、第3のスイッチと第2の容量と第2の演算増幅器とを含み、前記1段目の積分器の出力を積分し、
前記加算器が、前記入力アナログ信号が第1のフィードフォワードパスより入力される第1の抵抗と前記1段目の積分器の出力が第2のフィードフォワードパスより入力される第2の抵抗と前記2段目の積分器の出力が入力される第3の抵抗と第3の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つの第4のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第4のスイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成することを特徴とする請求項9に記載のスイッチング電源回路。
【請求項11】
前記フィードフォワード型ΔΣ変調回路の次数がN次(Nは3以上の整数)であることを特徴とする請求項2,3又は4に記載のスイッチング電源回路。
【請求項12】
前記フィードフォワード型ΔΣ変調回路が、1段目からN段目までカスケード接続される1段目乃至N段目の積分器と、該N段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器から前記N−1段目までの出力信号を前記加算器に直接入力する第2乃至第Nのフィードフォワードパスとを備えていることを特徴とする請求項11に記載のスイッチング電源回路。
【請求項13】
前記フィードフォワード型ΔΣ変調回路は、連続時間フィードフォワード型ΔΣ変調回路であることを特徴とする請求項1に記載のスイッチング電源回路。
【請求項14】
前記フィードフォワード型ΔΣ変調回路の信号伝達関数が1を含み、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延が小さく、応答速度が早いことを特徴とする請求項13に記載のスイッチング電源回路。
【請求項15】
前記DC/DC変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号を前記フィードフォワード型ΔΣ変調回路に出力するエラーアンプと、前記フィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする請求項13又は14に記載のスイッチング電源回路。
【請求項16】
前記フィードフォワード型ΔΣ変調回路の次数が1次であることを特徴とする請求項13,14又は15に記載のスイッチング電源回路。
【請求項17】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする請求項16に記載のスイッチング電源回路。
【請求項18】
前記減算器が、第1及び第2の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、
前記積分器が、容量と第1の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、
前記加算器が、前記入力アナログ信号が前記フィードフォワードパスにより入力される第3の抵抗と前記積分器の出力が入力される第4の抵抗と第2の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成するものであることを特徴とする請求項17に記載のスイッチング電源回路。
【請求項19】
前記フィードフォワード型ΔΣ変調回路の次数が2次であることを特徴とする請求項13,14又は15に記載のスイッチング電源回路。
【請求項20】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる1段目の積分器と、該1段目の積分器の出力側に接続された2段目の積分器と、該2段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器からの出力信号を前記加算器に直接入力する第2のフィードフォワードパスとを備えていることを特徴とする請求項19に記載のスイッチング電源回路。
【請求項21】
前記減算器が、第1及び第2の抵抗を備え、前記入力アナログ信号と前記出力デジタル信号をデジタル/アナログ変換した信号との差分をとり、
前記1段目の積分器が、第1の容量と第1の演算増幅器とを含み、前記差分を積分した差分積分信号を出力し、
前記2段目の積分器が、第2の容量と第2の演算増幅器とを含み、前記1段目の積分器の出力を積分し、
前記加算器が、前記入力アナログ信号が第1のフィードフォワードパスより入力される第3の抵抗と前記1段目の積分器の出力が第2のフィードフォワードパスより入力される第4の抵抗と前記2段目の積分器の出力が入力される第5の抵抗と第3の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル/アナログ変換回路が、2つの基準信号を選択する2つのスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記スイッチにより選択し、前記出力デジタル信号をデジタル/アナログ変換した信号を生成することを特徴とする請求項20に記載のスイッチング電源回路。
【請求項22】
前記フィードフォワード型ΔΣ変調回路の次数がN次(Nは3以上の整数)であることを特徴とする請求項13,14又は15に記載のスイッチング電源回路。
【請求項23】
前記フィードフォワード型ΔΣ変調回路が、1段目からN段目までカスケード接続される1段目乃至N段目の積分器と、該N段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記1段目の積分器にフィードバックするデジタル/アナログ変換回路と、前記入力アナログ信号から前記デジタル/アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第1のフィードフォワードパスと、前記1段目の積分器から前記N−1段目までの出力信号を前記加算器に直接入力する第2乃至第Nのフィードフォワードパスとを備えていることを特徴とする請求項22に記載のスイッチング電源回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図31】
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【図32】
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【図33】
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【公開番号】特開2013−102638(P2013−102638A)
【公開日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願番号】特願2011−245464(P2011−245464)
【出願日】平成23年11月9日(2011.11.9)
【出願人】(504145364)国立大学法人群馬大学 (352)
【出願人】(303046277)旭化成エレクトロニクス株式会社 (840)
【Fターム(参考)】