スイッチング電源回路
【課題】ΔΣ変調制御を用いた単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現し、かつクロスレギュレーションの影響を小さくするスイッチング電源回路を得ること。
【解決手段】入力電圧が単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０に入力されると、その出力電圧が第１及び第２のエラーアンプ１５１，１５２と第１及び第２のΔΣ変調回路１５３，１５４とドライブ回路１５５を介してΔΣ変調制御され、単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０から出力電圧を得る。このΔΣ変調制御の特徴は、入力信号に比例して出力のパルス密度が変化することである。
【解決手段】入力電圧が単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０に入力されると、その出力電圧が第１及び第２のエラーアンプ１５１，１５２と第１及び第２のΔΣ変調回路１５３，１５４とドライブ回路１５５を介してΔΣ変調制御され、単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０から出力電圧を得る。このΔΣ変調制御の特徴は、入力信号に比例して出力のパルス密度が変化することである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源回路に関し、より詳細には、ΔΣ変調制御を用いた単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現し、かつクロスレギュレーションの影響を小さくするようにしたスイッチング電源回路に関する。
【背景技術】
【０００２】
近年の電子機器は、小型でありながらも高性能化や多機能化が進んでおり、これらの電子機器の電源は、入力電圧変動及び負荷変動などの外乱に対する高い出力電圧安定性や高速な電圧変調などといった高い性能が求められている。
【０００３】
また、家庭用電源からＡＣ／ＤＣパワーサプライを用いてパソコンなどのＤＣ入力機器を用いる場合には、交流電源から平滑回路を用いてＡＣ整流を行なうが、非安定な直流電流しか得られないので、ＤＣ／ＤＣコンバータを用いて安定な直流電流を得る必要がある。そのためには、ＤＣ入力機器に各ＩＣの駆動電圧を生成するためのＤＣ／ＤＣコンバータが組み込まれている。これらのＤＣ／ＤＣコンバータの求められる性能としては、高効率化や高速過渡応答などがある。これらを要求に答えるためには、ＤＣ／ＤＣコンバータの制御部から改善しなければならない。また、ＤＣ／ＤＣコンバータには小型化や低コスト化が求められている。そのためには、ＤＣ／ＤＣコンバータのパワーステージから改善しなければならない。
【０００４】
従来から知られているスイッチング電源装置として、ＰＷＭ制御によるＤＣ／ＤＣコンバータがある。このＰＷＭ制御によるＤＣ／ＤＣコンバータは、入力電圧を降圧又は昇圧するためのスイッチング素子やインダクタを含み、パルス幅が入力信号に比例したＰＷＭ信号によりスイッチング素子のオンオフを制御するＰＷＭ変調器を備えている。
【０００５】
このＰＷＭ制御によるＤＣ／ＤＣコンバータは、入力信号が変化したとき、出力電圧が所望の電圧に到達するまでの時間が長く、つまり、応答速度が遅いことが知られている。また、この種のＰＷＭ制御に代えて、応答速度が速いスイッチング電源装置として、ΔΣ（デルタ・シグマ）変調信号によりスイッチング素子のオンオフを制御するΔΣ変調器を備えたＤＣ／ＤＣコンバータが知られている（例えば、特許文献１参照）。
【０００６】
また、近年、携帯電話を始め、電子機器の多機能化が進み、一つの電子機器に多くの電子部品が搭載されている。また、電子機器の小型化の要求もあり、単一のバッテリーで駆動される電子機器が普及しつつある。
【０００７】
ところで、電子機器における各電子部品は、駆動するための電源電圧が異なるので、単一のバッテリーで電力を供給するためには、単一のバッテリーの電圧から各電子部品を駆動するための電源電圧を生成するＤＣ／ＤＣコンバータが、電子部品ごとに必要となる。ところが、電子部品ごとにＤＣ／ＤＣコンバータを用意することは、部品数の増加を招くという問題がある。そこで、電子部品ごとにＤＣ／ＤＣコンバータを用意するのではなく、インダクタを共有化、つまり、単一のインダクタで構成し、複数の電源電圧を生成する多出力電源装置が知られている（例えば、特許文献２参照）。
【０００８】
ΔΣ変調は、アナログ信号をデジタル符号に変換する際に、高速で標本化した量子化雑音のパワースペクトル密度（ＰＳＤ）分布の形状を整形して通過帯域のダイナミックレンジを向上させるようにしたものである。
【０００９】
ΔΣ変調を用いたＤＣ／ＤＣコンバータは、電源の出力に応じてスイッチング周波数が変化する性質があり、この特徴を生かして電源の設計をすることで、スイッチング電源の出力状態に変化のない定常状態のときには、スイッチング電源のスイッチング周波数が低くなってスイッチングロスが低減される。一方、電源の出力が変化する過渡状態のとき、スイッチング電源のスイッチング周波数が高くなって負荷や出力電圧の急激な変化に対して高速な応答が可能となるといった動作が可能となる。
【００１０】
また、特に軽負荷時にスイッチング周波数が低下して電源効率が高くなる特徴がある。近年の電子機器・装置、例えば、ファクシミリ、電話機、コピー機、その他ＯＡ機器や家電製品などは、本来の動作時以外の待機時にも電源を供給する必要のあるものが多くなってきている。このような電子機器の低消費電力化に対してもΔΣ変調方式のスイッチング電源回路は有効である。
【００１１】
図１（ａ），（ｂ）は、従来の多出力ＤＣ／ＤＣコンバータを示す構成回路図で、図１（ａ）は、多出力ＤＣ／ＤＣコンバータの構成回路図で、図１（ｂ）は、図１（ａ）に示された制御回路の具体的な回路構成図である。この図１（ａ），（ｂ）は、特許文献２に記載されたもので、単一インダクタとＰＷＭ制御を用いた多出力ＤＣ／ＤＣコンバータである。
【００１２】
図１（ａ）に示された多出力ＤＣ／ＤＣコンバータは、入力直流電源１に接続され入力直流電圧Ｅｉが入力されている。この多出力ＤＣ／ＤＣコンバータには、ＮチャネルＭＯＳＦＥＴの第１の主スイッチ２１、ＰチャネルＭＯＳＦＥＴの第２の主スイッチ２２、インダクタ３１、ダイオードの第１の整流手段５１、コンデンサの第１の平滑手段６１、ダイオードの第２の整流手段５２、コンデンサの第２の平滑手段６２、及び第１の主スイッチ２１と第２の主スイッチ２２をそれぞれ所定のオン期間とオフ期間で駆動する制御回路８１が設けられている。第１の平滑手段６１の両端には第１の負荷７１が接続され、昇圧出力電圧Ｖｏ１が第１の負荷７１へ出力される。第２の平滑手段６２の両端には第２の負荷７２が接続され、反転出力電圧Ｖｏ２が第２の負荷７２へ出力される。入出力条件は、Ｖｏ１＞Ｅｉ＞０＞Ｖｏ２ である。第２の主スイッチ２２がオン状態の時、第１の主スイッチ２１とインダクタ３１と第１の整流手段５１と第１の平滑手段６１が、昇圧コンバータとして動作する。一方、第１の主スイッチ２１がオン状態の時は、第２の主スイッチ２２とインダクタ３１と第２の整流手段５２と第２の平滑手段６２が反転コンバータとして動作する。
【００１３】
図１（ｂ）において、抵抗８０１と抵抗８０２は昇圧出力電圧Ｖｏ１を検出し、抵抗８０３と抵抗８０４は反転出力電圧Ｖｏ２を検出する。各検出電圧は、誤差増幅器８０５及び誤差増幅器８０６によって基準電圧源８０７の基準電圧とそれぞれ比較され、昇圧出力用誤差信号Ｖｅ１と反転出力用誤差信号Ｖｅ２がそれぞれ出力される。抵抗８０１〜８０４、誤差増幅器８０５、誤差増幅器８０６及び基準電圧源８０７により、検出回路９０が構成されている。発振回路８０８は、所定の周期で電位が増減する三角波電圧Ｖｔと、三角波電圧Ｖｔが増加している時に“Ｈ”となり、減少している時に“Ｌ”となる信号Ｖｔ１を出力する。比較器８０９は昇圧出力用誤差信号Ｖｅ１と三角波電圧Ｖｔとを比較する。比較器８１０は反転出力用誤差信号Ｖｅ２と三角波電圧Ｖｔとを比較する。各比較器８０９，８１０の出力信号は、それぞれＡＮＤ回路８１１及び８１２によって信号Ｖｔ１との論理積を示す信号Ｖ１及び信号Ｖ２として出力される。ここで、信号Ｖ１は昇圧出力用パルス信号であり、信号Ｖ２は反転出力用パルス信号である。比較器８０９，８１０とＡＮＤ回路８１１，８１２とによりＰＷＭ回路９１が構成されている。分周回路であるＴフリップフロップ８１３には信号Ｖｔ１が入力され、信号Ｖｔ２を出力する。ＯＲ回路８１４には信号Ｖ１と信号Ｖｔ２が入力され、駆動信号Ｖｇ２１を出力する。駆動信号Ｖｇ２１はＮチャネルＭＯＳＦＥＴである第１の主スイッチ２１を駆動し、“Ｈ”で第１の主スイッチ２１をオン状態にする。ＮＯＲ回路８１５は信号Ｖ２と信号Ｖｔ２の反転信号が入力され、駆動信号Ｖｇ２２を出力する。駆動信号Ｖｇ２２はＰチャネルＭＯＳＦＥＴである第２の主スイッチ２２を駆動し、“Ｌ”で第２の主スイッチ２２をオン状態にする。駆動信号Ｖｇ２１と駆動信号Ｖｇ２２が主スイッチ駆動信号である。ＯＲ回路８１４及びＮＯＲ回路８１５により論理回路９２が構成されている。
【００１４】
また、ΔΣ変調器を用いたスイッチング電源については、例えば、特許文献３に記載されている。この特許文献３に記載のものは、ΔΣ変調器のサンプリング信号の周波数を電源の出力に応じて制御することが可能なスイッチング電源に関するものである。
【００１５】
また、ΔΣ変調器については、例えば、特許文献４及び５に記載されている。この特許文献４及び５に記載のものは、乗算器が不要で回路規模が小さく、高速動作や多チャンネル・タイムシェア使用の可能な高次のデジタルΔΣ変調器に関するものである。また、例えば、特許文献６及び７にもΔΣ変調器について開示されている。また、特許文献８のものは、バックブースト動作の可能な正負の出力を備えた単一インダクタバックブーストコンバータに関するものである。また、非特許文献１及び２には、単一インダクタ正負２出力ＤＣ−ＤＣコンバータが記載されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−９９３６２号公報
【特許文献２】特開２００３−１６４１４３号公報
【特許文献３】特開２００２−３００７７２号公報
【特許文献４】特開平７−２２９５２号公報
【特許文献５】特開２００２−９６２４号公報
【特許文献６】再表２００７／６６４３１号公報
【特許文献７】特開２００８−９９０３５号公報
【特許文献８】特開２０１０−４５９６６号公報
【非特許文献】
【００１７】
【非特許文献１】電気情報通信学会論文「擬似連続モードを用いた単一インダクタ正負２出力ＤＣ−ＤＣコンバータの検討」（津志田健吾他８名 第２２回 回路とシステム（軽井沢）ワークショップ）
【非特許文献２】第２２回 回路とシステム軽井沢ワークショップ「単一インダクタンス２出力ＤＣ−ＤＣコンバータの検討」（津志田健吾他１３名 ４．１９〜２０、２０１０）
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述した特許文献１に記載のＤＣ／ＤＣコンバータは、単一インダクタ多出力ＤＣ／ＤＣコンバータではない。また、特許文献２に記載の単一インダクタ多出力電源装置は、ＰＷＭ信号によりスイッチング素子のオンオフを制御しており、入力信号や負荷に変動があったとき、定常状態に収束するまでの応答速度が遅いという問題があった。
【００１９】
また、多出力ＤＣ／ＤＣコンバータにおいて、時分割で行っている複数の出力の昇降圧動作を一つの出力端子の出力電圧の昇降圧動作から他の出力端子の出力電圧の昇降圧動作に切り替えたとき、前の昇降圧動作時にインダクタに充電した充電電流が、他の出力端子に漏れるという問題がある。すなわち、一つの出力端子に転送すべき充電電流が、他の出力端子に転送されるクロスレギュレーションの影響が大きいという問題がある。
【００２０】
また、上述した特許文献３に記載のΔΣ変調器を用いたスイッチング電源は、単一インダクタ多出力ＤＣ／ＤＣコンバータではない。また、上述した特許文献４乃至７に記載のΔΣ変調器は、ＤＣ／ＤＣ変換回路を備えたスイッチング電源回路に適用することについては何ら開示されていない。
【００２１】
つまり、上述した各特許文献のいずれにもΔΣ変調制御を用いた単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えてなるスイッチング電源回路については何ら開示されていない。
【００２２】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ΔΣ変調制御を用いた単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現し、かつクロスレギュレーションの影響を小さくするようにしたスイッチング電源回路を提供することにある。
【課題を解決するための手段】
【００２３】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、単一インダクタ多出力ＤＣ／ＤＣ変換回路を制御するスイッチング電源回路において、入力信号を出力信号に変換する単一インダクタ多出力ＤＣ／ＤＣ変換回路と、該単一インダクタ多出力ＤＣ／ＤＣ変換回路の前記出力信号を入力し、該単一インダクタ多出力ＤＣ／ＤＣ変換回路を制御するΔΣ変調回路とを備えていることを特徴とする。
【００２４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ΔΣ変調回路が、フィードフォワード型ΔΣ変調回路であることを特徴とする。
【００２５】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする。
【００２６】
また、請求項４に記載の発明は、請求項２又は３に記載の発明において、前記単一インダクタ多出力ＤＣ／ＤＣ変換回路が、単一インダクタｎ出力ＤＣ／ＤＣ変換回路であって、該単一インダクタｎ出力ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をｎ個の前記フィードフォワード型ΔΣ変調回路に出力するｎ個のエラーアンプと、前記ｎ個のフィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする。
【００２７】
また、請求項５に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする。
【００２８】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする。
【００２９】
また、請求項７に記載の発明は、請求項６に記載の発明において、前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記積分器が、第２のスイッチと容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第１の抵抗と前記積分器の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第３のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第３のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする。
【００３０】
また、請求項８に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする。
【００３１】
また、請求項９に記載の発明は、請求項８に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする。
【００３２】
また、請求項１０に記載の発明は、請求項９に記載の発明において、前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記１段目の積分器が、第２のスイッチと第１の容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記１段目の積分器が、第３のスイッチと第２の容量と第２の演算増幅器とを備え、前記１段目の積分器の出力を積分し、前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第１の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第２の抵抗と前記２段目の積分器の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第４のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第４のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする。
【００３３】
また、請求項１１に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）あることを特徴とする。
【００３４】
また、請求項１２に記載の発明は、請求項１１に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第１乃至第Ｎ−１のフィードフォワードパスとを備えていることを特徴とする。
【発明の効果】
【００３５】
本発明によれば、ΔΣ変調制御を用いた単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現するようにしたスイッチング電源回路を得ることができる。
【００３６】
また、時分割で行っている複数の出力の昇降圧動作を一つの出力端子の出力電圧の昇降圧動作から他の出力端子の出力電圧の昇降圧動作に切り替えたとき、クロスレギュレーションにより他の出力端子の出力電圧に変動があっても、パルス密度変調信号により、高速で応答できるためクロスレギュレーションの影響が小さいという効果を奏する。
【図面の簡単な説明】
【００３７】
【図１】従来のフィードバック（ＦＢ）型ΔΣ変調器を用いたスイッチング電源を示す構成回路図で、（ａ）は、多出力ＤＣ／ＤＣコンバータの構成回路図で、（ｂ）は、（ａ）に示された制御回路の具体的な回路構成図である。
【図２】従来から用いられていたＰＷＭ制御によるスイッチング電源回路の構成ブロック図で、（ａ）はスイッチング電源回路の全体構成図、ｂ）は、ノコギリ波とエラーアンプ（誤差増幅器）の出力の関係を示す図、（ｃ）は、ＰＷＭ回路の出力信号を示す図である。
【図３】ＤＣ／ＤＣ変換回路に対する制御回路の動作を説明するための図で、（ａ）は、過渡状態の高速化を図るための昇圧（ｂｏｏｓｔ；ブースト）コンバータの回路構成図で、（ｂ）は、過渡状態と定常状態における出力電圧の関係を示す図で、（ｃ）は、スイッチング動作を示す図である。
【図４】ＰＷＭ制御とＦＢ型ΔΣ変調制御との特徴を比較するための構成ブロック図で、（ａ）はＰＷＭ制御を用いたスイッチング電源回路の構成図、（ｂ）はＦＢ型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。
【図５】ＦＢ型ΔΣ変調制御についての説明図で、（ａ）はＦＢ型ΔΣ変調回路を用いたスイッチング電源回路における制御回路の概略構成ブロック図、（ｂ）はＦＢ型ΔΣ変調回路の出力信号を示す図である。
【図６】ＦＢ型ΔΣ変調回路の回路構成とその入出力特性を示す図で、（ａ）はＦＢ型ΔΣ変調回路の回路構成図、（ｂ）は入力信号に対する出力信号を示す図、（ｃ）は積分器出力を示す図である。
【図７】ＦＢ型ΔΣＡＤ変調回路の構成ブロック図と伝達特性を説明するための図で、（ａ）はＦＢ型ΔΣＡＤ変調回路のブロック図、（ｂ）は伝達特性を示す図、（ｃ）は信号伝達関数とノイズ伝達関数の関係式を示している。
【図８】２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。
【図９】単一インダクタ２出力ＤＣ／ＤＣ変換回路を説明するための図で、（ａ）は従来の２出力ＤＣ／ＤＣ変換回路、（ｂ）は単一インダクタ２出力ＤＣ／ＤＣ変換回路を示している。
【図１０】単一インダクタ２出力ＤＣ／ＤＣ変換回路の原理図で、（ａ）は、２出力昇圧コンバータの回路構成図、（ｂ）はそのインダクタ電流波形を示している。
【図１１】多出力ＤＣ／ＤＣ変換回路におけるクロスレギュレーションを説明するための図で、（ａ）はＰＷＭ制御方式の場合、（ｂ）はΔΣ変調方式の場合を示している。
【図１２】本発明に係るΔΣ変調制御を用いた多出力ＤＣ／ＤＣ変換回路を備えたスイッチング電源回路を説明するための回路構成図である。
【図１３】図１２におけるドライブ回路の具体的な回路構成図で、（ａ）はΔΣ変調回路の出力を受けて各スイッチ操作をする概念図、（ｂ）はドライブ回路の回路構成図、（ｃ）は真理値表を示している。
【図１４】図１３に示したドライブ回路を介して得られた本発明のスイッチング電源回路の出力のシミュレーション結果を示す図である。
【図１５】本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、（ａ）は１次フィードフォワード型ΔΣ変調回路の構成ブロック図、（ｂ）は伝達特性を示す図、（ｃ）は信号伝達関数とノイズ伝達関数の関係式を示している。
【図１６】図１５（ａ）に示した１次フィードフォワード型（ＦＦ型）ΔΣ変調回路の具体的な回路構成図である。
【図１７】従来のフィードバック（ＦＢ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形と、１次フィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形とを比較するための図である。
【図１８】図１７（ａ），（ｂ）に示した出力電圧波形の拡大図である。
【図１９】本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図である。
【図２０】図１９に示した２次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。
【図２１】従来のフィードバック（ＦＢ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形と、２次フィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形とを比較するための図である。
【図２２】図２１（ａ），（ｂ）に示した出力電圧波形の拡大図である。
【発明を実施するための形態】
【００３８】
本発明に係るスイッチング電源回路の実施例について説明する前に、まず従来から用いられていたＰＷＭ制御によるスイッチング電源回路について以下に説明する。
【００３９】
図２（ａ）乃至（ｃ）は、従来から用いられていたＰＷＭ制御によるスイッチング電源回路を説明するための図で、図２（ａ）はスイッチング電源回路の全体構成図、図２（ｂ）は、ノコギリ波とエラーアンプ（誤差増幅器）の関係を示す図、図２（ｃ）は、ＰＷＭ回路の出力信号を示す図である。ＰＷＭ制御は、スイッチング周波数がノコギリ波の周波数で決定され、パルス幅はエラーアンプの出力の大きさにより決定され、パルスの数はスイッチング周波数で決定される。
【００４０】
図２（ａ）において、入力電圧がＤＣ／ＤＣ変換回路（ＤＣ／ＤＣコンバータ）１０１に入力されると、入力電圧が昇圧もしくは降圧されて、出力電圧が出力される。その出力電圧がエラーアンプ１０２に入力され、所望の出力電圧からの誤差に対応する出力信号がＰＷＭ回路１０５に出力される。そして、ＰＷＭ回路１０５を構成するコンパレータ１０３によってノコギリ波発生回路１０４からのノコギリ波とエラーアンプ１０２からの出力信号とが比較される。ここで、ノコギリ波とエラーアンプの出力の関係は、例えば、図２（ｂ）のようになる。つまり、スイッチング周期ごとにエラーアンプ１０２の出力信号は変化し、ＰＷＭ回路１０５の出力信号は、図２（ｃ）のような、パルス幅の異なる信号が出力される。ここで、パルス幅はスイッチング電源回路の出力電圧の所望の出力電圧からの誤差に対応する。ドライブ回路１０６を介して、ＤＣ／ＤＣ変換回路１０１でパルス幅に応じたスイッチング動作が行われ、入力電圧を昇圧もしくは降圧した出力電圧が、スイッチング電源回路の出力電圧として得られる。
【００４１】
このような構成のスイッチング電源回路を高いスイッチング周波数で動作させた場合には、ＰＷＭ回路１０５の出力信号のパルス数が多くなり、スイッチングによる損失（スイッチングロス）が生じて、高効率化は図れないが、高速過渡応答が得られる。これに対して、低いスイッチング周波数で動作させた場合には、ＰＷＭ回路１０５の出力信号のパルス数が少なくなり、高効率化は図れるが、高速過渡応答が得られない。このように、従来のＰＷＭ制御によるスイッチング電源回路では、高効率化と高速過渡応答とをスイッチング周波数で解決することは困難であった。
【００４２】
スイッチング電源回路の要求される高効率化と高速過渡応答についてさらに具体的に動作説明する。
【００４３】
図３（ａ）乃至（ｃ）は、ＤＣ／ＤＣ変換回路に対する制御回路の動作を説明するための図で、図３（ａ）は、ＤＣ／ＤＣ変換回路の一例である昇圧（ｂｏｏｓｔ；ブースト）コンバータの回路構成図で、図３（ｂ）は、過渡状態と定常状態における出力電圧の関係を示す図で、図３（ｃ）は、ＤＣ／ＤＣ変換回路のスイッチング動作を行うためのスイッチング信号を示す図である。
【００４４】
まず、図３（ａ）を参照して、昇圧コンバータの構成と動作を説明する。
昇圧コンバータは、ＤＣ／ＤＣ変換回路１０１と制御回路１０７とで構成されている。制御回路１０７は、図２（ａ）におけるエラーアンプ１０２とＰＷＭ回路１０５とドライブ回路１０６を含んでいる。また、制御回路１０７及び入力電圧Ｖｉｎ以外はＤＣ／ＤＣ変換回路１０１を示している。
【００４５】
ＤＣ／ＤＣ変換回路１０１におけるスイッチＳ１，Ｓ２は、ＭＯＳトランジスタ等で構成される。本説明では、スイッチＳ１，Ｓ２はＮチャネルＭＯＳトランジスタで構成されているものとする。つまり、スイッチＳ１，Ｓ２はハイレベルの制御信号が入力されると、オン（導通）して、ローレベルの制御信号が入力されると、オフ（遮断）される。また、スイッチＳ１，Ｓ２にはそれぞれ互いに極性が異なるスイッチング信号が制御回路１０７より与えられる。出力電圧の所望の値からの誤差に対応するＰＷＭ信号がスイッチＳ１に与えられ、反転したＰＷＭ信号がスイッチＳ２に与えられる。
【００４６】
ＰＷＭ信号がハイレベルのとき、スイッチＳ１はオンし、スイッチＳ２はオフする。スイッチＳ１がオンすることで、インダクタＬに入力電圧Ｖｉｎが印加され、インダクタＬに充電電流が充電される。
【００４７】
次に、ＰＷＭ信号がローレベルになったとき、スイッチＳ１はオフし、スイッチＳ２はオンする。スイッチＳ２がオンすることで、インダクタＬに充電された充電電流が容量Ｃｏｕｔに流れ、容量Ｃｏｕｔに電荷が蓄えられ、昇圧された出力電圧Ｖｏｕｔが出力される。
【００４８】
ここで、ＰＷＭ信号のパルス幅が小さい程、インダクタＬに充電される充電電流が小さくなるので、昇圧電圧は低くなる。一方、ＰＷＭ信号のパルス幅が大きい程、インダクタＬに充電される充電電流が大きくなるので、昇圧電圧は高くなる。パルス幅は、出力電圧Ｖｏｕｔに応じて決まる。つまり、過渡状態である電源投入直後は、パルス幅が相対的に大きくなり、定常時は、パルス幅が相対的に小さくなる。
【００４９】
上述のように、出力電圧Ｖｏｕｔから所望の出力電圧の誤差に応じて制御回路１０７は、誤差に対応したパルス幅のＰＷＭ信号を生成して、スイッチＳ１、Ｓ２に出力する。
【００５０】
次に、図３（ｂ），（ｃ）を参照して、高効率化と高速過渡応答について以下に説明する。
【００５１】
図３（ｂ）は、ＤＣ／ＤＣ変換回路が昇圧動作を開始して、出力電圧Ｖｏｕｔが一定値（所望の出力電圧）に収束するまでの様子を表す図である。出力電圧Ｖｏｕｔは、一定値に収束するまでの過渡状態、一定値に収束してからの定常状態の２つの状態がある。図３（ｃ）は、周波数が低いときと、高いときのＰＷＭ信号を例示した図である。
【００５２】
昇圧コンバータが、昇圧動作を開始して、一定値に収束するまでの過渡状態を短くするためには、周波数が高いＰＷＭ信号でスイッチングする必要がある。つまり、周波数が高いほど、スイッチＳ１，Ｓ２におけるスイッチング回数が多くなり、インダクタＬから容量Ｃｏｕｔへの充電回数が多くなるので、高速で定常状態に収束する。よって、高速で定常状態に収束するためには、ＰＷＭ信号の周波数を高くすればよい。ところが、ＰＷＭ信号の周波数を高くすると、スイッチＳ１，Ｓ２での損失が大きくなる。つまり、高効率化が図れなくなる。
【００５３】
一方、スイッチＳ１，Ｓ２での損失を小さくし、高効率化を図るためには、ＰＷＭ信号の周波数を低くする必要がある。すなわち、スイッチＳ１，Ｓ２におけるスイッチング回数を少なくすることで、損失が小さくなる。つまり、高効率化が図れる。
【００５４】
ところが、ＰＷＭ信号の周波数を低くすると、スイッチＳ１，Ｓ２におけるスイッチング回数が少なくなり、インダクタＬから容量Ｃｏｕｔへの充電回数が少なくなるので、定常状態に収束するまでの時間が長くなる。つまり、過渡状態が長くなる。
【００５５】
このように、スイッチング電源回路の高速過渡応答と高効率化はトレードオフの関係にあり、周波数が固定であると、いずれか一方の要求しか達成できない。また、これらの要求に対して、高いスイッチング周波数での動作（高速過渡応答の改善）や低いスイッチング周波数での動作（高効率化の改善）は、周波数を可変にして行なう必要があった。つまり、従来では、高速過渡応答と高効率化をスイッチング周波数のみで解決しており、これでは回路規模増大を招き、大変困難を伴うものであった。そこで、ΔΣ変調方式の採用が検討されてきた。
【００５６】
本発明に係るフィードフォワード（ＦＦ）型ΔΣ変調回路を用いたＤＣ／ＤＣ変換回路を備えたスイッチング電源回路を説明する前に、ＰＷＭ制御によるＤＣ／ＤＣ変換回路とフィードバック（ＦＢ）型ΔΣ変調制御によるＤＣ／ＤＣ変換回路を用いたスイッチング電源回路について以下に説明する。
【００５７】
図４（ａ），（ｂ）は、ＰＷＭ制御とＦＢ型ΔΣ変調制御との特徴を比較するための構成ブロック図で、図４（ａ）は、ＰＷＭ制御を用いたスイッチング電源回路の構成図、図４（ｂ）は、ＦＢ型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。なお、制御回路１１２は、エラーアンプ１０２とＦＢ型ΔΣ変調回路１１１とドライブ回路１０６を含んでいる。
【００５８】
図４（ａ）において、入力電圧がＤＣ／ＤＣ変換回路１０１に入力されると、その出力電圧がエラーアンプ１０２とＰＷＭ回路１０５とドライブ回路１０６を介してＰＷＭ制御され、ＤＣ／ＤＣ変換回路１０１から出力電圧を得る。このＰＷＭ制御の特徴は、上述のように、出力電圧から所望の出力電圧までの誤差に比例して、パルス幅が変化するＰＷＭ信号をＰＷＭ回路１０５からドライブ回路１０６を介してＤＣ／ＤＣ変換回路１０１に出力することである。
【００５９】
一方、図４（ｂ）において、入力電圧がＤＣ／ＤＣ変換回路１０１に入力されると、その出力電圧がエラーアンプ１０２とＦＢ型ΔΣ変調制御回路１１１とドライブ回路１０６を介してＦＢ型ΔΣ変調制御され、ＤＣ／ＤＣ変換回路１０１から出力電圧を得る。このＦＢ型ΔΣ変調制御の特徴は、出力電圧から所望の出力電圧までの誤差に比例して、パルス密度が変化するパルス密度変調信号（ΔΣ変調信号）をＦＢ型ΔΣ変調回路１１１からドライブ回路１０６を介してＤＣ／ＤＣ変換回路１０１に出力することである。
【００６０】
次に、フィードバック（ＦＢ）型ΔΣ変調制御の特徴について説明する。
【００６１】
図５（ａ），（ｂ）は、ＦＢ型ΔΣ変調制御についての説明図で、図５（ａ）は、ＦＢ型ΔΣ変調回路を用いたスイッチング電源回路の制御回路における概略構成ブロック図、図５（ｂ）は、ＦＢ型ΔΣ変調回路の出力信号を示す図である。
【００６２】
図５（ａ）において、エラーアンプ１０２の出力信号はＤＣ／ＤＣ変換回路１０１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号であり、ＦＢ型ΔΣ変調回路１１１に出力される。そして、ＦＢ型ΔΣ変調回路１１１は、誤差信号の大きさに応じたパルス密度のパルス密度変調信号を出力する。つまり、ＦＢ型ΔΣ変調回路１１１の出力信号は、図５（ｂ）のように示される。ＦＢ型ΔΣ変調回路１１１の入力信号、すなわち、誤差信号が常に小さいとき（定常状態）では、パルス密度が相対的に薄くなり（低いスイッチング周波数）、高効率化が図れる。一方、ＦＢ型ΔΣ変調回路１１１の入力信号が常に大きいとき（過渡状態）では、パルス密度が相対的に濃くなり（高いスイッチング周波数）、高速過渡応答が図れる。
【００６３】
次に、フィードバック（ＦＢ）型ΔΣ変調回路１１１の回路構成とその入出力特性について以下に説明する。
【００６４】
図６（ａ）乃至（ｃ）は、ＦＢ型ΔΣ変調回路の回路構成とその入出力特性を示す図で、図６（ａ）はＦＢ型ΔΣ変調回路の回路構成図、図６（ｂ）は、入力信号に対する出力信号を示す図、図６（ｃ）は、積分器出力を示す図である。
【００６５】
まず、図６（ａ）を参照して、ＦＢ型ΔΣ変調回路１１１の回路構成について説明する。
【００６６】
ＦＢ型ΔΣ変調回路１１１は、減算器１２１と積分器１２２と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）１２３とＤＡＣ（Ｄ／Ａコンバータ）１２４とから構成されている。
【００６７】
ＦＢ型ΔΣ変調回路１１１は、スイッチを含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器１２１と、スイッチ、容量、演算増幅器を含み、差分を積分した差分積分信号を出力する積分器１２２と、コンパレータ、フリップフロップを含み、量子化基準信号（しきい値）とで差分積分信号の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器１２３と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つのスイッチを含み、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ１２４を備える構成とすることで、パルス密度変調信号を生成する。
【００６８】
また、このような構成により、ＦＢ型ΔΣ変調回路１１１を備えたスイッチング電源回路は、従来のＰＷＭ回路を備えたスイッチング電源回路と比べて、サンプリング周波数が固定であるので、回路規模が小さくできるとともに、高速過渡応答と高効率化を可能としている。
【００６９】
ＦＢ型ΔΣ変調回路１１１は、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図６（ａ）において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、一つのサンプリング周期において、一つのＰｈ１と一つのＰｈ２が存在する。
【００７０】
次に、図６（ｂ）、（ｃ）を参照して、ＦＢ型ΔΣ変調回路１１１の動作を説明する。
【００７１】
まず、ＦＢ型ΔΣ変調回路１１１は、上述のように、エラーアンプ１０２が出力するＤＣ／ＤＣ変換回路１０１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【００７２】
Ｐｈ１において、入力信号が積分器１２２の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。Ｐｈ２において、ＤＡＣ１２４の出力信号が積分器１２２の入力側容量に印加され、ＤＡＣ１２４の出力信号に応じた電荷が転送される。ここで、減算器１２１は、入力側とＤＡＣ１２４の出力は結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ１２４の出力信号に応じた電荷を減算した電荷が、積分器１２２の入力側容量に蓄えられる。つまり、ＦＢ型ΔΣ変調回路１１１の入力信号と出力信号との減算が行われ、差分信号が生成される。
【００７３】
積分器１２２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。
【００７４】
図６（ｂ）は、ＦＢ型ΔΣ変調回路１１１の入力信号と出力信号を例示した波形で、図６（ｃ）は、差分積分信号を例示した波形である。また、入力信号が０より小さいときの波形を表している。まず、図６（ｂ）に示す様に、最初のサンプリング周期において、出力信号は、ローレベルであり、その出力信号に対応するＤＡＣ１２４の出力信号は、−Ｖｒｅｆであり、入力信号との差分は正の値となる。よって、図６（ｃ）に示す様に、差分積分信号は、正の傾きをもつ一次関数波形となる。
【００７５】
次に、差分積分信号は、量子化器１２３のコンパレータに入力され、量子化基準信号と差分積分信号が大小比較されて、フリップフロップに入力される。図６（ａ）において、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器１２３は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。図６（ｃ）において、最初のサンプリング周期の最後の時点で、差分積分信号は、量子化基準信号と等しくなるので、コンパレータはハイレベルを出力し、次のサンプリング周期（次のＰｈ１）になったとき、量子化器１２３は、ハイレベルの量子化信号を出力する。
【００７６】
量子化信号は、ＤＡＣ１２４のスイッチに入力される。ＤＡＣ１２４において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。
【００７７】
そして、次のサンプリング周期において、量子化信号は、ハイレベルであるので、入力信号との差分は負の値となる。よって、図６（ｃ）に示す様に、差分積分信号は、負の傾きをもつ一次関数波形となる。
【００７８】
したがって、量子化器１２３におけるコンパレータの出力はローレベルとなり、さらに次のサンプリング周期になったとき、量子化信号はローレベルとなる。
【００７９】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。図６（ｂ）に例示した波形において、７サンプリング周期に３つのパルスが存在する。ＦＢ型ΔΣ変調回路１１１の入力信号が図示した値よりも小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、図示した値よりも大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【００８０】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、一回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、一回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
【００８１】
このようにして、ＦＢ型ΔΣ変調回路１１１を備えたスイッチング電源回路は、従来のＰＷＭ回路を備えたスイッチング電源回路と比べて、回路規模が小さくなるとともに、高速過渡応答と高効率化を可能としている。
以上が、ＦＢ型ΔΣ変調回路１１１の動作説明である。
【００８２】
図７（ａ）乃至（ｃ）は、ＦＢ型ΔΣＡＤ変調回路の構成ブロック図と伝達特性を説明するための図で、図７（ａ）は、ＦＢ型ΔΣＡＤ変調回路のブロック図、図７（ｂ）は、伝達特性を示す図、図７（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【００８３】
図７（ａ）に示すように、低い周波数の信号を通過させる積分器（ＬＰＦ）１２２と、量子化器（ＡＤＣ；アナログ／デジタル変換回路）１２３と、ＤＡＣ（デジタル／アナログ変換回路）１２４と、アナログ信号を減算して出力する減算器１２１とを備えている。
【００８４】
減算器１２１の出力は、積分器１２２に入力され、積分器１２２の出力は、量子化器１２３に入力されている。また、ＤＡＣ１２４は、量子化器１２３の出力をアナログ信号に変換して積分器１２２にフィードバックするように、量子化器１２３と減算器１２１との間に設けられている。減算器１２１は、ＦＢ型ΔΣＡＤ変調器の入力信号から、ＤＡＣ１２４の出力を減算して出力する。すなわち、図７（ａ）の積分器１２２、量子化器１２３、ＤＡＣ１２４、減算器１２１はそれぞれ、図６（ａ）の積分器１２２、量子化器１２３、ＤＡＣ１２４、減算器１２１に対応する。
【００８５】
次に、ＦＢ型ΔΣＡＤ変調回路の動作について説明する。まず、アナログ信号が入力されると、積分器１２２によって、低い周波数のアナログ信号が出力され、量子化器１２３によって、積分器１２２から出力されたアナログ信号がデジタル信号に変換され、減算器１２１で入力信号との差分をとるために、フィードバックするために、デジタル信号がＤＡＣ１２４に入力される。
【００８６】
ＤＡＣ１２４では、入力された量子化器１２３の出力を、アナログ信号に変換して、減算器１２１に入力し、入力となるアナログ信号から、ＤＡＣ１２４の出力を減算して、積分器１２２にフィードバックする。そして、積分器１２２の出力が、量子化器１２３によってデジタル信号に変換されて、ＦＢ型ΔΣＡＤ変調器の出力としてデジタル信号（パルス密度変調信号）が出力される。
【００８７】
なお、ＦＢ型ΔΣ変調回路の出力信号により、図４（ｂ）に示したＤＣ／ＤＣ変換回路１０１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路１０１の出力電圧波形は図１７（ａ）に示され、その拡大図は図１８（ａ）に示されている。
【００８８】
ＦＢ型ΔΣ変調回路は、積分器の出力を量子化器で量子化するため、量子化器において量子化ノイズＥ（Ｚ）が加わる。すなわち、図７（ａ）の入力から出力までの伝達特性は、図７（ｂ）に示すようになる。図７（ｂ）より伝達関数を求めると、図７（ｃ）のようになる。
【００８９】
図７（ｃ）に示すように、Ｚ変換した出力デジタル信号Ｙ（Ｚ）は、Ｙ（Ｚ）＝Ｈ（Ｚ）・Ｘ（Ｚ）／（１＋Ｈ（Ｚ））＋１・Ｅ（Ｚ）／（１＋Ｈ（Ｚ））となる。信号伝達関数ＳＴＦ（Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＳＴＦ（Ｚ）＝Ｈ（Ｚ）／（１＋Ｈ（Ｚ））であり、ノイズ伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＮＴＦ（Ｚ）＝１／（１＋Ｈ（Ｚ））である。なお、Ｘ（Ｚ）はＺ変換した入力アナログ信号であり、Ｈ（Ｚ）は積分器の伝達関数である。
【００９０】
また、オーバーサンプリングとノイズ伝達関数により量子化ノイズＥ（Ｚ）はノイズシャイプされ高ＳＮＤＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ｐｌｕｓ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ；信号対雑音＋歪電力比）を実現する。
【００９１】
しかしながら、積分器１２２の伝達関数は、１次の場合には、Ｈ（Ｚ）＝Ｚ-1／（１−Ｚ-1）であるので、信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-1となって１クロック（１サンプリング周期）遅れる。また、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝１−Ｚ-1となり、１次の微分特性となる。
【００９２】
ここで示されているフィルタ回路の次数は１次である。フィルタの次数は、その伝達関数の遅延演算子Ｚ-1の最大のべき数である。
【００９３】
図８は、２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。減算器１３１の出力は、１段目の積分器１３２に入力され、１段目の積分器１３２の出力は、減算器１３３及び２段目の積分器１３４を介して量子化器１３５に入力されている。また、ＤＡＣ１３６は、量子化器１３５の出力をアナログ信号に変換して２段目の積分器１３４にフィードバックするとともに、ＤＡＣ１３７は、量子化器１３５の出力をアナログ信号に変換して１段目の積分器１３２にフィードバックする。減算器１３１は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ１３７の出力を減算して出力し、減算器１３３は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ１３６の出力を減算して出力する。
【００９４】
１段目の積分器１３２の出力をＺ変換すると、ｙ１（Ｚ）＝Ｚ-1Ｘ（Ｚ）＋Ｚ-1（１−Ｚ-1）Ｅ（Ｚ）で示される。また、量子化器１３５の出力をＺ変換すると、Ｙ（Ｚ）＝Ｚ-1Ｘ（Ｚ）＋（１−Ｚ-1）2Ｅ（Ｚ）で示される。
【００９５】
すなわち、２次フィードバック型ΔΣ変調回路の信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-1であり、１クロック（１サンプリング周期）遅れる。ノイズ伝達関数は、ＮＴＦ（Ｚ）＝（１−Ｚ-1）2となり、２次の微分特性となる。
【００９６】
以上、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路を説明する前に、従来から用いられていたＰＷＭ回路を用いたスイッチング電源回路及び従来から用いられていたフィードバック型ΔΣ変調回路を用いたスイッチング電源回路について説明した。
【００９７】
図９（ａ），（ｂ）は、単一インダクタ２出力ＤＣ／ＤＣ変換回路を説明するための図で、図９（ａ）は、従来の２出力ＤＣ／ＤＣ変換回路、図９（ｂ）は、単一インダクタ２出力ＤＣ／ＤＣ変換回路を示している。
【００９８】
従来の２出力ＤＣ／ＤＣ変換回路１４１ａ，１４１ｂは、インダクタＬが２個必要であり、サイズもコストも大きい。これに対して、単一インダクタ２出力ＤＣ／ＤＣ変換回路１４２は、インダクタＬが１個であり、サイズもコストも小さい。
【００９９】
図９（ａ）に示すように、電子機器における各電子部品は、駆動するための電源電圧が異なるので、単一のバッテリーで電力を供給するためには、単一のバッテリーの電圧から各電子部品を駆動するための電源電圧を生成するＤＣ／ＤＣ変換回路が、電子部品ごとに必要となる。ところが、電子部品ごとにＤＣ／ＤＣ変換回路を用意することは、部品数の増加を招くという問題がある。そこで、電子部品ごとにＤＣ／ＤＣ変換回路を用意するのではなく、図９（ｂ）に示すように、インダクタを共有化、つまり、単一のインダクタで構成し、複数の電源電圧を生成する多出力電源装置が必要になる。つまり、単一インダクタ多出力（ＳＩ−ＳＩＭＯ（Ｓｉｎｇｌｅ Ｉｎｄｕｃｔｏｒ−Ｓｉｎｇｌｅ Ｉｎｐｕｔ， Ｍｕｌｔｉｐｌｅ Ｏｕｔｐｕｔ）ＤＣ／ＤＣ変換回路が有用である。
【０１００】
図１０（ａ），（ｂ）は、単一インダクタ２出力ＤＣ／ＤＣ変換回路の原理図で、図１０（ａ）は、２出力昇圧コンバータの回路構成図、図１０（ｂ）は、そのインダクタ電流波形を示している。
【０１０１】
まず、図１０（ａ）に示した２出力昇圧コンバータの構成を説明する。
図１０（ａ）に示した２出力昇圧コンバータは、インダクタＬとスイッチＳ１〜Ｓ３と容量Ｃ１，Ｃ２と負荷抵抗Ｒ１，Ｒ２とを備えている。インダクタＬの一端には、入力電圧Ｖｉｎが与えられ、インダクタの他端はスイッチＳ１〜Ｓ３の一端に共通接続される。スイッチＳ１の他端は、グラウンドに接地されている。スイッチＳ２は、容量Ｃ１と抵抗Ｒ１の一端に接続され、２出力のうち第１の出力電圧Ｖｏｕｔ１が得られる。スイッチＳ３の他端は、容量Ｃ２と抵抗Ｒ２の一端に接続され、２出力のうち第２の出力電圧Ｖｏｕｔ２が得られる。そして、容量Ｃ１，Ｃ２と抵抗Ｒ１，Ｒ２の他端は、それぞれグラウンドに接地されている。
【０１０２】
次に、図１０（ａ）に示した２出力昇圧コンバータの動作を説明する。
２出力昇圧コンバータは、２つの出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を得るために、容量Ｃ１，Ｃ２に電荷を充電する期間を２つ設けて、インダクタを時分割して利用することで、充電を行う。すなわち、２つの期間のうち１つ目の期間（第１の期間）では、第１の出力電圧Ｖｏｕｔ１を得るための昇圧動作を行い、２つの期間のうち２つ目の期間（第２の期間）では、第２の出力電圧Ｖｏｕｔ２を得るための昇圧動作を行う。
【０１０３】
まず、第１の期間において、スイッチＳ３はオフし、スイッチＳ１，Ｓ２のオンオフで昇圧動作を行う。最初にスイッチＳ１がオンし、スイッチＳ２がオフして、インダクタＬに充電電流が充電される。次に、スイッチＳ１がオフし、スイッチＳ２がオンして、インダクタＬに充電された充電電流が容量Ｃ１に放電され、容量Ｃ１は充電される。そして、第１の出力電圧Ｖｏｕｔ１が得られる。
【０１０４】
次に、第２の期間において、スイッチＳ２はオフし、スイッチＳ１，Ｓ３のオンオフで昇圧動作を行う。最初にスイッチＳ１がオンし、スイッチＳ３がオフして、インダクタＬに充電電流が充電される。次に、スイッチＳ１がオフし、スイッチＳ３がオンして、インダクタＬに充電された充電電流が容量Ｃ２に放電され、容量Ｃ２は充電される。そして、第２の出力電圧Ｖｏｕｔ２が得られる。
【０１０５】
このときのインダクタＬに流れる充電電流ＩＬの波形を図１０（ｂ）に例示する。例示した波形は、スイッチＳ１〜Ｓ３をＰＷＭ信号によりスイッチング動作を行ったときの波形であり、安定した定常状態における波形である。このような回路によってインダクタを時分割して利用することで、２つの出力を得ることができる。
【０１０６】
図１１（ａ），（ｂ）は、多出力ＤＣ／ＤＣ変換回路におけるクロスレギュレーションの影響を説明するための図で、図１１（ａ）は、ＰＷＭ制御方式の場合、図１１（ｂ）は、ΔΣ変調方式の場合を示している。
【０１０７】
多出力電源において、片方の出力で負荷変動が生じると、他方の出力電圧が変動する現象をクロスレギュレーションという。つまり、複数の出力を取り出す場合、ある出力が他の出力に与える影響である。例えば、ＰＷＭ制御を使うフライバック方式のコンバータの場合、軽負荷時には１次側ＦＥＴのオン期間の幅を狭めて出力を制御する。そのため、２次巻き線に電圧が発生する期間も短くなる。複数の２次巻き線から巻き数に応じた異なる電圧を取り出す場合、電圧制御を行っている出力の負荷に応じて他の出力電圧が大きく変動してしまう。２次側にレギュレータ回路を追加すれば、システム全体としてのクロスレギュレーション特性の改善が可能だが、部品点数が増えるのでコストが上がってしまうという問題がある。
【０１０８】
また、図１０（ａ）に示す非絶縁型の２出力ＤＣ／ＤＣコンバータについても、同様に、片方の出力で負荷変動が生じると、スイッチに与えるＰＷＭ信号のパルス幅が変動する。例えば、第１の出力電圧側の負荷が重負荷になったとき、第１の期間において、スイッチＳ１，Ｓ２に与えられるＰＷＭ信号のパルス幅は大きくなる。すなわち、インダクタに充電される充電電流ＩＬは大きくなる。そして、充電電流ＩＬが容量Ｃ１に全て放電される前に、第２の期間に移行するため、第２の期間において、放電されなかった充電電流ＩＬが容量Ｃ２に一部充電され、第２の出力電圧Ｖｏｕｔ２に変動が生じるという問題がある。
【０１０９】
第１の出力電圧Ｖｏｕｔ１側の負荷が重負荷になり、第２の出力電圧Ｖｏｕｔ２が定常状態のときのクロスレギュレーションの様子を図１１（ａ），（ｂ）に示す。
【０１１０】
図１１（ａ）に示すように、ＰＷＭ制御方式の場合には、図１０（ａ）に示したＳ１からＳ３のスイッチ操作に対してＶｏｕｔ１とＶｏｕｔ２とのクロスレギュレーションが大である。これに対して、図１１（ｂ）に示すように、ΔΣ変調方式の場合には、Ｖｏｕｔ１とＶｏｕｔ２とのクロスレギュレーションが小である。したがって、この種のクロスレギュレーションを良好にするためには、ΔΣ変調方式を用いることが有効であることが分かる。
【０１１１】
以下、図面を参照して本発明の実施例について説明する。
図１２は、本発明に係るΔΣ変調制御を用いた単一インダクタ２出力ＤＣ／ＤＣ変換回路を備えたスイッチング電源回路を説明するための回路構成図で、ΔΣ変調制御を２出力昇圧コンバータに適用した場合の回路構成図である。
【０１１２】
図中符号１５０は単一インダクタ２出力ＤＣ／ＤＣ変換回路（デュアル昇圧コンバータ）、１５１は第１のエラーアンプ（誤差増幅器）、１５２は第２のエラーアンプ（誤差増幅器）、１５３は第１のΔΣ変調回路、１５４は第２のΔΣ変調回路、１５５はドライブ回路を示している。なお、２出力昇圧コンバータ１５０については、図１０（ａ）に示した２出力昇圧コンバータと同様である。
【０１１３】
本発明に係るスイッチング電源回路は、単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０と、第１出力を入力する第１のエラーアンプ１５１と、この第１のエラーアンプ１５１に接続された第１のΔΣ変調回路１５３と、第２出力を入力する第２のエラーアンプ１５２と、この第２のエラーアンプ１５２に接続された第２のΔΣ変調回路１５４と、第１のΔΣ変調回路１５３の出力と第２のΔΣ変調回路１５４の出力が接続されたドライバ回路１５５とから構成されている。
【０１１４】
つまり、本発明に係るスイッチング電源回路は、ΔΣ変調制御を用いた単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０を備えたもので、入力信号を２つの出力信号に変換する単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０と、この単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０に接続されて出力信号をΔΣ変調制御する２つのΔΣ変調回路１５３，１５４とを備えている。
【０１１５】
入力電圧が単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０に入力されると、その出力電圧が第１及び第２のエラーアンプ１５１，１５２と第１及び第２のΔΣ変調回路１５３，１５４とドライブ回路１５５を介してΔΣ変調制御され、単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０から出力電圧を得る。このΔΣ変調制御の特徴は、パルス密度変調信号が、出力信号の所望の電圧からの誤差に比例してパルス密度が変化することである。
【０１１６】
図１２に示した本発明のスイッチング電源回路の動作を以下に説明する。
本発明のスイッチング電源回路は、２つの出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を得るために、容量Ｃｏｕｔ１，Ｃｏｕｔ２に電荷を充電する期間を２つ設けて、インダクタを時分割して利用することで、充電を行う。すなわち、２つの期間のうち１つ目の期間（第１の期間）では、第１の出力電圧Ｖｏｕｔ１を得るための昇圧動作を行い、２つの期間のうち２つ目の期間（第２の期間）では、第２の出力電圧Ｖｏｕｔ２を得るための昇圧動作を行う。
【０１１７】
まず、第１の期間において、スイッチＳ３はオフし、スイッチＳ１，Ｓ２のオンオフで昇圧動作を行う。最初にスイッチＳ１がオンし、スイッチＳ２がオフして、インダクタＬに充電電流が充電される。次に、スイッチＳ１がオフし、スイッチＳ２がオンして、インダクタＬに充電された充電電流が容量Ｃｏｕｔ１に放電され、容量Ｃｏｕｔ１は充電される。そして、インダクタＬの充放電の動作を１つの期間の間、繰り返すことで、第１の出力電圧Ｖｏｕｔ１が得られる。つまり、１つの期間の間、複数のパルスがスイッチＳ１，Ｓ２に入力されて、昇圧動作が行われる。
【０１１８】
次に、第２の期間において、スイッチＳ２はオフし、スイッチＳ１，Ｓ３のオンオフで昇圧動作を行う。最初にスイッチＳ１がオンし、スイッチＳ３がオフして、インダクタＬに充電電流が充電される。次に、スイッチＳ１がオフし、スイッチＳ３がオンして、インダクタＬに充電された充電電流が容量Ｃｏｕｔ２に放電され、容量Ｃｏｕｔ２は充電される。そして、インダクタＬに充電された充電電流が容量Ｃｏｕｔ２に放電され、第２の出力電圧Ｖｏｕｔ２が得られる。つまり、１つの期間の間、複数のパルスがスイッチＳ１，Ｓ２に入力されて、昇圧動作が行われる。
【０１１９】
このときの第１及び第２の期間におけるインダクタＬに流れる充電電流ＩＬの波形、スイッチＳ１〜Ｓ３に与えられるパルス密度変調信号の波形を図１１（ｂ）に例示する。例示した波形は、スイッチＳ１〜Ｓ３をパルス密度変調信号によりスイッチング動作を行ったときの波形であり、第１の出力が重負荷になり、第２の出力が定常状態における波形である。
【０１２０】
図１１（ｂ）に示すように、第１の期間において、重負荷であるので、スイッチＳ１，Ｓ２のパルス密度は濃くなり、昇圧される。第２の期間において、第１の期間の残留した充電電流ＩＬが第２出力にクロスレギュレーションされ、余分に容量Ｃｏｕｔ２に充電が行われるが、本発明のスイッチング電源回路は、ΔΣ変調制御であり、パルス密度変調信号によりスイッチングを行っているため、第２の出力電圧Ｖｏｕｔ２がクロスレギュレーションにより変動してもすぐに、パルス密度を調整して、所定の電圧にすることができる。
【０１２１】
つまり、ＰＷＭ制御の場合、第１出力において負荷変動が生じ、第２出力が定常状態のとき、１つの期間において１つのパルスしかないので、クロスレギュレーションの影響に対して、パルス幅を調整して所定の電圧にするのに、次の第２の期間まで待たなければならないので、クロスレギュレーションの影響が大きくなる。それに対して、ΔΣ制御の場合、パルス密度、すなわち、一定期間におけるパルスの数で出力電圧を制御するので、変動が生じても、次の第２の期間を待たずに、その変動量に応じてパルス密度を調整することができる。図１１（ｂ）では、第２の期間において、第２の出力電圧Ｖｏｕｔ２の変動に応じてパルス密度が薄くなる様子を示している。したがって、本発明のスイッチング電源回路は、クロスレギュレーションの影響が小さくすることができる。
【０１２２】
以上が、本発明のスイッチング電源回路の動作説明である。なお、Ｓ２とＳ３が同時にオンすると、出力電圧が短絡してしまうのでドライブ回路１５５の構成は注意が必要である。
【０１２３】
図１３（ａ）乃至（ｃ）は、図１２におけるドライブ回路の具体的な回路構成図で、図１３（ａ）は、ΔΣ変調回路の出力を受けて各スイッチ操作をする概念図、図１３（ｂ）は、ドライブ回路の回路構成図、図１３（ｃ）は、真理値表を示している。
【０１２４】
ドライブ回路は、第１のΔΣ変調回路１５３の出力信号ＭＯ１、第２のΔΣ変調回路１５４の出力信号ＭＯ２、選択信号ＳＥＬを入力し、スイッチＳ１〜Ｓ３にパルス密度変調信号を出力する。選択信号ＳＥＬは、第１の期間、第２の期間を決める信号である。第１の期間は、論理値が０（ローレベル）のときで、第２の期間は、論理値が１（ハイレベル）のときである。
【０１２５】
選択信号ＳＥＬが０のとき、第１のΔΣ変調回路１５３の出力信号ＭＯ１はイネーブルされ、第２のΔΣ変調回路１５４の出力信号ＭＯ２はディスイネーブルされる。そして、スイッチＳ１には、第１のΔΣ変調回路１５３の出力信号ＭＯ１が出力され、スイッチＳ２には、第１のΔΣ変調回路１５３の出力信号ＭＯ１を反転した信号が出力され、スイッチＳ３には、０が出力される。
【０１２６】
選択信号ＳＥＬが１のとき、第１のΔΣ変調回路１５３の出力信号ＭＯ１はディスイネーブルされ、第２のΔΣ変調回路１５４の出力信号ＭＯ２はイネーブルされる。そして、スイッチＳ１には、第２のΔΣ変調回路１５４の出力信号ＭＯ２が出力され、スイッチＳ２には、０が出力され、スイッチＳ３には、第２のΔΣ変調回路１５４の出力信号ＭＯ２を反転した信号が出力される。
【０１２７】
このようにして、Ｓ２とＳ３が同時にオンすることなく、第１のΔΣ変調回路１５３の出力信号ＭＯ１と第１のΔΣ変調回路１５４の出力信号ＭＯ２とを時分割して、スイッチＳ１〜Ｓ３に与えることができる。
【０１２８】
このように、位相差を持ったサンプリング周波数のパルス（選択信号ＳＥＬ）により、Ｖｏｕｔ１とＶｏｕｔ２の制御を行う。なお、図１４は、図１３（ｂ）に示したドライブ回路を介して得られた本発明のスイッチング電源回路の出力のシミュレーション結果を示す図である。
【０１２９】
以上は、単一インダクタ２出力ＤＣ／ＤＣ変換回路を用いた場合について説明したが、単一インダクタ多出力ＤＣ／ＤＣ変換回路を用いることも可能である。つまり、単一インダクタ多出力ＤＣ／ＤＣ変換回路として、単一インダクタｎ出力ＤＣ／ＤＣ変換回路を用いる場合には、この単一インダクタｎ出力ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をｎ個のΔΣ変調回路に出力するｎ個のエラーアンプと、ｎ個のΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路が必要になる。
【０１３０】
以下に、本発明に用いられるΔΣ変調回路として、１次フィードフォワード（ＦＦ）型ΔΣ変調回路及び２次フィードフォワード（ＦＦ）型ΔΣ変調回路について説明する。
【０１３１】
図１５（ａ）乃至（ｃ）は、本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、図１５（ａ）は、１次フィードフォワード型ΔΣ変調回路の構成ブロック図、図１５（ｂ）は、伝達特性を示す図、図１５（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【０１３２】
図１５（ａ）に示すように、特定の周波数のアナログ信号を通過させる積分器（ＬＰＦ）１６２と加算器１６３とＡＤＣ（アナログ／デジタル変換回路）１６４とＤＡＣ（デジタル／アナログ変換回路）１６５とアナログ信号を減算して出力する減算器１６１とを備えている。
【０１３３】
つまり、図１５（ａ）に示すように、フィードフォワード型ΔΣ変調回路は、特定の周波数の入力アナログ信号を通過させる積分器１６２と、この積分器１６２に接続された加算器１６３と、この加算器１６３に接続された量子化器（ＡＤＣ；アナログ／デジタル変換回路）１６４と、この量子化器１６４に接続され、この量子化器１６４のデジタル信号をアナログ信号に変換して積分器１６２にフィードバックするＤＡＣ（デジタル／アナログ変換回路）１６５と、入力アナログ信号からＤＡＣ１６５から出力されたアナログ信号を減算する減算器１６１と、入力アナログ信号を直接加算器１６３に入力させるフィードフォワードパスａとを備えている。
【０１３４】
ＦＦ型ΔΣ変調回路は、積分器１６２の出力を量子化器で量子化するため、量子化器において量子化ノイズＥ（Ｚ）が加わる。すなわち、図１５（ａ）の入力から出力までの伝達特性は、図１５（ｂ）に示すようになる。図１５（ｂ）より伝達関数を求めると、図１５（ｃ）のようになる。
【０１３５】
図１５（ｃ）に示すように、Ｚ変換した出力デジタル信号Ｙ（Ｚ）は、Ｙ（Ｚ）＝Ｘ（Ｚ）＋１・Ｅ（Ｚ）／（１＋Ｈ（Ｚ））となり、積分器の伝達関数Ｈ（Ｚ）は、１次の場合には、Ｈ（Ｚ）＝Ｚ-1／（１−Ｚ-1）であるので、信号伝達関数は、ＳＴＦ（Ｚ）＝１となり、パルス密度変調信号は遅延しない。また、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝１−Ｚ-1となり、１次の微分特性となる。つまり、図７（ｃ）に示した信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-1となり１クロック（１サンプリング周期）遅れるのに対して、図１５（ｃ）に示した信号伝達関数は、ＳＴＦ（Ｚ）＝１となり、パルス密度変調信号は遅延しない。つまり、ＦＢ型ΔΣＡＤ変調回路よりもＦＦ型ΔΣ変調回路の方が、パルス密度変調信号に遅延が生じないので、応答速度が改善されていることが分かる。
【０１３６】
つまり、フィードフォワード型ΔΣ変調回路の信号伝達関数が１であり、このフィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されるという効果を奏する。
【０１３７】
図１６は、図１５（ａ）に示した１次フィードフォワード型（ＦＦ型）ΔΣ変調回路の具体的な回路構成図である。
【０１３８】
１次ＦＦ型ΔΣ変調回路は、減算器１６１と積分器１６２と加算器１６３と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）１６４とＤＡＣ（Ｄ／Ａコンバータ）１６５とから構成されている。
【０１３９】
１次ＦＦ型ΔΣ変調回路は、第１のスイッチを含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器１６１と、第２のスイッチと容量と第１の演算増幅器を備え、差分を積分した差分積分信号を出力する積分器１６２と、入力信号がフィードフォワードパスａより入力される第１の抵抗と積分器１６２の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備えた加算器１６３と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器１６３の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器１６４と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つの第３のスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第３のスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ１６５を備える構成とすることで、パルス密度変調信号を生成する。
【０１４０】
１次ＦＦ型ΔΣ変調回路は、ＦＢ型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図１６において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、一つのサンプリング周期において、一つのＰｈ１と一つのＰｈ２が存在する。
【０１４１】
まず、１次ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ１５１，１５２が出力するＤＣ／ＤＣ変換回路１５０の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１４２】
Ｐｈ１において、入力信号が積分器１６２の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスａにより直接加算器１６３に入力される。
【０１４３】
Ｐｈ２において、ＤＡＣ１６５の出力信号が積分器１６２の入力側容量に印加され、ＤＡＣ１６５の出力信号に応じた電荷が転送される。ここで、減算器１６１は、入力側とＤＡＣ１６５の出力が結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ１６５の出力信号に応じた電荷を減算した電荷が、積分器１６２の入力側容量に蓄えられる。つまり、１次ＦＦ型ΔΣ変調回路の入力信号と出力信号との減算が行われ、差分信号が生成される。
【０１４４】
積分器１６２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。次に、差分積分信号は、加算器１６３において、フィードフォワードパスより伝達された入力信号と加算されて、加算信号が出力される。
【０１４５】
そして、加算信号は、量子化器１６４のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器１６４は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０１４６】
量子化信号は、ＤＡＣ１６５のスイッチに入力される。ＤＡＣ１６５において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器１６１により減算される。
【０１４７】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。１次ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【０１４８】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、１回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、１回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
以上が、１次ＦＦ型ΔΣ変調回路の動作説明である。
【０１４９】
ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。
【０１５０】
さらに、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路において遅延に起因する発振ループが形成されず、リップルが小さくなるという効果を奏する。
【０１５１】
つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が０になるような量子化信号、すなわち、パルス密度信号が遅延することなくＤＣ／ＤＣ変換回路（電圧コンバータ部）に反映されるので、量子化信号が反映されるまでの間、ＤＣ／ＤＣ変換回路が余分に昇圧もしくは降圧することがない。したがって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。結果、スイッチング電源回路の出力信号にリップルは小さくなる。
【０１５２】
図１７（ａ），（ｂ）は、従来のフィードバック（ＦＢ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形と、１次フィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形とを比較するための図で、図１８（ａ），（ｂ）は、その拡大図である。図１８（ａ）に示したＦＢ型ΔΣ変調回路の出力電圧波形のリップル（ｒｉｐｐｌｅ；脈動成分）が大きいのに対して、図１８（ｂ）に示した１次ＦＦ型ΔΣ変調回路の出力電圧波形のリップルが小さいことがわかる。
【０１５３】
図１９は、本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図である。特定の周波数のアナログ信号を通過させる１段目の積分器１７２と２段目の積分器１７３と加算器１７４と量子化器（ＡＤＣ）１７５とＤＡＣ１７６とアナログ信号を減算して出力する減算器１７１とを備えている。
【０１５４】
つまり、２次フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる１段目の積分器１７２と、この１段目の積分器１７２に接続された２段目の積分器１７３と、この２段目の積分器１７３に接続された加算器１７４と、この加算器１７４に接続された量子化器（ＡＤＣ；アナログ／デジタル変換回路）１７５と、この量子化器１７５に接続され、この量子化器１７５のデジタル信号をアナログ信号に変換して１段目の積分器１７２にフィードバックするＤＡＣ（デジタル／アナログ変換回路）１７６と、入力アナログ信号からＤＡＣ１７６より出力されたアナログ信号を減算する減算器１７１と、入力アナログ信号を直接加算器１７４に入力させる第１のフィードフォワードパスａと、１段目の積分器１７２からの出力信号を加算器１７４に直接入力する第２のフィードフォワードパスｂとを備えている。
【０１５５】
１段目の積分器１７２をＺ変換した出力は、ｙ１（Ｚ）＝Ｚ-1（１−Ｚ-1）Ｅ（Ｚ）で示される。また、量子化器１７５をＺ変換した出力は、Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ-1）2Ｅ（Ｚ）で示される。つまり、信号伝達関数は、ＳＴＦ（Ｚ）＝１で遅延がなく、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝（１−Ｚ-1）2で２次の微分特性である。
【０１５６】
図２０は、図１９に示した２次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。
【０１５７】
２次ＦＦ型ΔΣ変調回路は、減算器１７１と積分器１７２と積分器１７３と加算器１７４と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）１７５とＤＡＣ（Ｄ／Ａコンバータ）１７６とから構成されている。
【０１５８】
２次ＦＦ型ΔΣ変調回路は、第１のスイッチを含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器１７１と、第２のスイッチと第１の容量と第１の演算増幅器とを備え、差分を積分した差分積分信号を出力する積分器１７２と、第３のスイッチと第２の容量と第３の演算増幅器とを備え、積分器１７２の出力を積分する積分器１７３と、入力信号がフィードフォワードパスａより入力される第１の抵抗と積分器１７２の出力がフィードフォワードパスｂより入力される第２の抵抗と積分器１７３の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備えた加算器１７４と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器１７４の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器１７５と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つの第４のスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第４のスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ１７６を備える構成とすることで、パルス密度変調信号を生成する。
【０１５９】
２次ＦＦ型ΔΣ変調回路は、１次ＦＦ型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図２０において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、一つのサンプリング周期において、一つのＰｈ１と一つのＰｈ２が存在する。
【０１６０】
まず、２次ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ１５１，１５２が出力するＤＣ／ＤＣ変換回路１５０の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１６１】
Ｐｈ１において、入力信号が積分器１７２の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスａにより直接加算器１７４に入力される。
【０１６２】
Ｐｈ２において、ＤＡＣ１７６の出力信号が積分器１７２の入力側容量に印加され、ＤＡＣ１７６の出力信号に応じた電荷が転送される。ここで、減算器１７１は、入力側とＤＡＣ１７６の出力が結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ１７６の出力信号に応じた電荷を減算した電荷が、積分器１７２の入力側容量に蓄えられる。つまり、２次ＦＦ型ΔΣ変調回路の入力信号と出力信号との減算が行われ、差分信号が生成される。
【０１６３】
積分器１７２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。
【０１６４】
次に、差分積分信号は、積分器１７３に入力され、さらに積分される。また、差分積分信号は、フィードフォワードパスｂにより直接加算器１７４に入力される。加算器１７４において、フィードフォワードパスa及びｂより伝達された信号と積分器１７３の出力信号とが加算されて、加算信号が出力される。
【０１６５】
そして、加算信号は、量子化器１７５のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器１７５は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０１６６】
量子化信号は、ＤＡＣ１７６のスイッチに入力される。ＤＡＣ１７６において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器１７１により減算される。このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。
【０１６７】
２次ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【０１６８】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、一回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、一回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
以上が、２次ＦＦ型ΔΣ変調回路の動作説明である。
【０１６９】
２次ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。また、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されない。
【０１７０】
つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が０になるような量子化信号、すなわち、パルス密度信号が遅延することなくＤＣ／ＤＣ変換回路（電圧コンバータ部）に反映されるので、量子化信号が反映されるまでの間、ＤＣ／ＤＣ変換回路が余分に昇圧もしくは降圧することがない。よって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。
【０１７１】
さらに、ノイズ伝達関数が２次の微分特性を有するので、信号帯域（低周波帯域）におけるＳＮＤＲがさらに高くなるので、１次ＦＦ型ΔΣ変調器を用いたスイッチング電源回路よりもリップルが小さくなるという効果を奏する。すなわち、量子化ノイズがより高周波帯域にシェーピングされるため、ＤＣ／ＤＣ変換回路におけるインダクタと容量とで形成されるリアクタンスフィルタによって、量子化ノイズを減衰させることができる。したがって、スイッチング電源回路の出力信号にリップルはさらに小さくなる。
【０１７２】
図２１（ａ），（ｂ）は、従来のフィードバック（ＦＢ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形と、２次フィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形とを比較するための図で、図２２（ａ），（ｂ）は、その拡大図である。図２２（ａ）に示したＦＢ型ΔΣ変調回路の出力電圧波形のリップル（ｒｉｐｐｌｅ；脈動成分）が大きいのに対して、図２２（ｂ）に示した２次ＦＦ型ΔΣ変調回路の出力電圧波形のリップルが極めて小さいことがわかる。また、図１８（ｂ）に示した１次ＦＦ型ΔΣ変調回路の出力電圧波形のリップリよりも、図２２（ｂ）に示した２次ＦＦ型ΔΣ変調回路の出力電圧波形のリップルの方が小さいことはわかる。つまり、１次ＦＦ型ΔΣ変調回路よりも２次ＦＦ型ΔΣ変調回路のリップルの方が改善されていることが分かる。
【０１７３】
以上は、２次ＦＦ型ΔΣ変調回路について説明したが、Ｎ次ＦＦ型ΔΣ変調回路について、図示していないが以下に説明する。
【０１７４】
フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、このＮ段目の積分器の出力側に接続された加算器と、この加算器の出力側に接続された量子化器と、この量子化器の出力側に接続され、この量子化器の出力デジタル信号をアナログ信号に変換して１段目の積分器にフィードバックするデジタル／アナログ変換回路と、入力アナログ信号からデジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、入力アナログ信号を直接加算器に入力させる第１のフィードフォワードパスと、１段目の積分器からＮ−１段目までの出力信号を加算器に直接入力する第１乃至第Ｎ−１のフィードフォワードパスとを備えている。
【０１７５】
このように、Ｎ次の場合も、１次や２次の場合と同様に、フィードフォワードパスがＮ個あり、積分器が初段からＮ段まで、Ｎ個カスケード接続されている。そして、各積分器の出力が加算器により加算され、量子化器にて、量子化される。量子化された量子化信号は、ＤＡＣに入力され、アナログ信号に変換される。そして、入力信号と減算されて、初段の積分器に入力される。
【０１７６】
伝達関数は、１次と２次の場合と同様に導かれ、次式となる。
【０１７７】
Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ-1）NＥ（Ｚ）
すなわち、ＳＴＦとＮＴＦはそれぞれ以下の式で表される。
【０１７８】
ＳＴＦ＝１
ＮＴＦ＝（１−Ｚ-1）N
この式から分かるように、ＳＴＦは、遅延がなく、ＮＴＦはＮ次の微分特性を有する。したがって、信号帯域の中心周波数付近で量子化ノイズが著しく減少していることが分かる。つまり、リップルをさらに低減できるという効果を奏する。
【０１７９】
以上のように、スイッチング電源回路の高性能化の要求に対して高効率化及び高速過渡応答をΔΣ変調制御により実現でき、小型化及び低コスト化を図るようにし、クロスレギュレーションの影響を小さくした単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えたスイッチング電源回路を実現することが可能になった。
【符号の説明】
【０１８０】
１ 入力直流電源
２１ 第１の主スイッチ
２２ 第２の主スイッチ
３１ インダクタ
５１ 第１の整流手段
５２ 第２の整流手段
６１ 第１の平滑手段
６２ 第２の平滑手段
７１ 第１の負荷
７２ 第２の負荷
８１ 制御回路
９０ 検出回路
９１ ＰＷＭ回路
９２ 論理回路
１０１ ＤＣ／ＤＣ変換回路（ＤＣ／ＤＣコンバータ）
１０２ エラーアンプ
１０３ コンパレータ
１０４ のこぎり発生回路
１０５ ＰＷＭ回路
１０６ ドライブ回路
１０７，１１２ 制御回路
１１１ ＦＢ型ΔΣ変調回路
１２１，１３１，１３３ 減算器
１２２ 積分器（ローパスフィルタ回路：ＬＰＦ）
１２３ 量子化器（Ａ／Ｄコンバータ；ＡＤＣ）
１２４，１３６，１３７ ＤＡＣ（Ｄ／Ａコンバータ）
１３２ １段目の積分器
１３４ ２段目の積分器
１３５ ＡＤＣ
１４１ａ，１４１ｂ ２出力ＤＣ／ＤＣ変換回路
１４２ 単一インダクタ２出力ＤＣ／ＤＣ変換回路
１５０ 単一インダクタ２出力ＤＣ／ＤＣ変換回路（デュアル昇圧コンバータ）
１５１ 第１のエラーアンプ（誤差増幅器）
１５２ 第２のエラーアンプ（誤差増幅器）
１５３ 第１のΔΣ変調回路
１５４ 第２のΔΣ変調回路
１５５ ドライブ回路
１６１，１７１ 減算器
１６２ 積分器（ＬＰＦ）
１６３，１７４ 加算器
１６４，１７５ ＡＤＣ（アナログ／デジタル変換回路）
１６５，１７６ ＤＡＣ（デジタル／アナログ変換回路）
１７２ １段目の積分器
１７３ ２段目の積分器
８０１，８０２，８０３，８０４ 抵抗
８０５，８０６ 誤差増幅器
８０７ 基準電圧源
８０８ 発振回路
８０９，８１０ 比較器
８１１，８１２ ＡＮＤ回路
８１３ Ｔフリップフロップ
８１４ ＯＲ回路
８１５ ＮＯＲ回路
【技術分野】
【０００１】
本発明は、スイッチング電源回路に関し、より詳細には、ΔΣ変調制御を用いた単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現し、かつクロスレギュレーションの影響を小さくするようにしたスイッチング電源回路に関する。
【背景技術】
【０００２】
近年の電子機器は、小型でありながらも高性能化や多機能化が進んでおり、これらの電子機器の電源は、入力電圧変動及び負荷変動などの外乱に対する高い出力電圧安定性や高速な電圧変調などといった高い性能が求められている。
【０００３】
また、家庭用電源からＡＣ／ＤＣパワーサプライを用いてパソコンなどのＤＣ入力機器を用いる場合には、交流電源から平滑回路を用いてＡＣ整流を行なうが、非安定な直流電流しか得られないので、ＤＣ／ＤＣコンバータを用いて安定な直流電流を得る必要がある。そのためには、ＤＣ入力機器に各ＩＣの駆動電圧を生成するためのＤＣ／ＤＣコンバータが組み込まれている。これらのＤＣ／ＤＣコンバータの求められる性能としては、高効率化や高速過渡応答などがある。これらを要求に答えるためには、ＤＣ／ＤＣコンバータの制御部から改善しなければならない。また、ＤＣ／ＤＣコンバータには小型化や低コスト化が求められている。そのためには、ＤＣ／ＤＣコンバータのパワーステージから改善しなければならない。
【０００４】
従来から知られているスイッチング電源装置として、ＰＷＭ制御によるＤＣ／ＤＣコンバータがある。このＰＷＭ制御によるＤＣ／ＤＣコンバータは、入力電圧を降圧又は昇圧するためのスイッチング素子やインダクタを含み、パルス幅が入力信号に比例したＰＷＭ信号によりスイッチング素子のオンオフを制御するＰＷＭ変調器を備えている。
【０００５】
このＰＷＭ制御によるＤＣ／ＤＣコンバータは、入力信号が変化したとき、出力電圧が所望の電圧に到達するまでの時間が長く、つまり、応答速度が遅いことが知られている。また、この種のＰＷＭ制御に代えて、応答速度が速いスイッチング電源装置として、ΔΣ（デルタ・シグマ）変調信号によりスイッチング素子のオンオフを制御するΔΣ変調器を備えたＤＣ／ＤＣコンバータが知られている（例えば、特許文献１参照）。
【０００６】
また、近年、携帯電話を始め、電子機器の多機能化が進み、一つの電子機器に多くの電子部品が搭載されている。また、電子機器の小型化の要求もあり、単一のバッテリーで駆動される電子機器が普及しつつある。
【０００７】
ところで、電子機器における各電子部品は、駆動するための電源電圧が異なるので、単一のバッテリーで電力を供給するためには、単一のバッテリーの電圧から各電子部品を駆動するための電源電圧を生成するＤＣ／ＤＣコンバータが、電子部品ごとに必要となる。ところが、電子部品ごとにＤＣ／ＤＣコンバータを用意することは、部品数の増加を招くという問題がある。そこで、電子部品ごとにＤＣ／ＤＣコンバータを用意するのではなく、インダクタを共有化、つまり、単一のインダクタで構成し、複数の電源電圧を生成する多出力電源装置が知られている（例えば、特許文献２参照）。
【０００８】
ΔΣ変調は、アナログ信号をデジタル符号に変換する際に、高速で標本化した量子化雑音のパワースペクトル密度（ＰＳＤ）分布の形状を整形して通過帯域のダイナミックレンジを向上させるようにしたものである。
【０００９】
ΔΣ変調を用いたＤＣ／ＤＣコンバータは、電源の出力に応じてスイッチング周波数が変化する性質があり、この特徴を生かして電源の設計をすることで、スイッチング電源の出力状態に変化のない定常状態のときには、スイッチング電源のスイッチング周波数が低くなってスイッチングロスが低減される。一方、電源の出力が変化する過渡状態のとき、スイッチング電源のスイッチング周波数が高くなって負荷や出力電圧の急激な変化に対して高速な応答が可能となるといった動作が可能となる。
【００１０】
また、特に軽負荷時にスイッチング周波数が低下して電源効率が高くなる特徴がある。近年の電子機器・装置、例えば、ファクシミリ、電話機、コピー機、その他ＯＡ機器や家電製品などは、本来の動作時以外の待機時にも電源を供給する必要のあるものが多くなってきている。このような電子機器の低消費電力化に対してもΔΣ変調方式のスイッチング電源回路は有効である。
【００１１】
図１（ａ），（ｂ）は、従来の多出力ＤＣ／ＤＣコンバータを示す構成回路図で、図１（ａ）は、多出力ＤＣ／ＤＣコンバータの構成回路図で、図１（ｂ）は、図１（ａ）に示された制御回路の具体的な回路構成図である。この図１（ａ），（ｂ）は、特許文献２に記載されたもので、単一インダクタとＰＷＭ制御を用いた多出力ＤＣ／ＤＣコンバータである。
【００１２】
図１（ａ）に示された多出力ＤＣ／ＤＣコンバータは、入力直流電源１に接続され入力直流電圧Ｅｉが入力されている。この多出力ＤＣ／ＤＣコンバータには、ＮチャネルＭＯＳＦＥＴの第１の主スイッチ２１、ＰチャネルＭＯＳＦＥＴの第２の主スイッチ２２、インダクタ３１、ダイオードの第１の整流手段５１、コンデンサの第１の平滑手段６１、ダイオードの第２の整流手段５２、コンデンサの第２の平滑手段６２、及び第１の主スイッチ２１と第２の主スイッチ２２をそれぞれ所定のオン期間とオフ期間で駆動する制御回路８１が設けられている。第１の平滑手段６１の両端には第１の負荷７１が接続され、昇圧出力電圧Ｖｏ１が第１の負荷７１へ出力される。第２の平滑手段６２の両端には第２の負荷７２が接続され、反転出力電圧Ｖｏ２が第２の負荷７２へ出力される。入出力条件は、Ｖｏ１＞Ｅｉ＞０＞Ｖｏ２ である。第２の主スイッチ２２がオン状態の時、第１の主スイッチ２１とインダクタ３１と第１の整流手段５１と第１の平滑手段６１が、昇圧コンバータとして動作する。一方、第１の主スイッチ２１がオン状態の時は、第２の主スイッチ２２とインダクタ３１と第２の整流手段５２と第２の平滑手段６２が反転コンバータとして動作する。
【００１３】
図１（ｂ）において、抵抗８０１と抵抗８０２は昇圧出力電圧Ｖｏ１を検出し、抵抗８０３と抵抗８０４は反転出力電圧Ｖｏ２を検出する。各検出電圧は、誤差増幅器８０５及び誤差増幅器８０６によって基準電圧源８０７の基準電圧とそれぞれ比較され、昇圧出力用誤差信号Ｖｅ１と反転出力用誤差信号Ｖｅ２がそれぞれ出力される。抵抗８０１〜８０４、誤差増幅器８０５、誤差増幅器８０６及び基準電圧源８０７により、検出回路９０が構成されている。発振回路８０８は、所定の周期で電位が増減する三角波電圧Ｖｔと、三角波電圧Ｖｔが増加している時に“Ｈ”となり、減少している時に“Ｌ”となる信号Ｖｔ１を出力する。比較器８０９は昇圧出力用誤差信号Ｖｅ１と三角波電圧Ｖｔとを比較する。比較器８１０は反転出力用誤差信号Ｖｅ２と三角波電圧Ｖｔとを比較する。各比較器８０９，８１０の出力信号は、それぞれＡＮＤ回路８１１及び８１２によって信号Ｖｔ１との論理積を示す信号Ｖ１及び信号Ｖ２として出力される。ここで、信号Ｖ１は昇圧出力用パルス信号であり、信号Ｖ２は反転出力用パルス信号である。比較器８０９，８１０とＡＮＤ回路８１１，８１２とによりＰＷＭ回路９１が構成されている。分周回路であるＴフリップフロップ８１３には信号Ｖｔ１が入力され、信号Ｖｔ２を出力する。ＯＲ回路８１４には信号Ｖ１と信号Ｖｔ２が入力され、駆動信号Ｖｇ２１を出力する。駆動信号Ｖｇ２１はＮチャネルＭＯＳＦＥＴである第１の主スイッチ２１を駆動し、“Ｈ”で第１の主スイッチ２１をオン状態にする。ＮＯＲ回路８１５は信号Ｖ２と信号Ｖｔ２の反転信号が入力され、駆動信号Ｖｇ２２を出力する。駆動信号Ｖｇ２２はＰチャネルＭＯＳＦＥＴである第２の主スイッチ２２を駆動し、“Ｌ”で第２の主スイッチ２２をオン状態にする。駆動信号Ｖｇ２１と駆動信号Ｖｇ２２が主スイッチ駆動信号である。ＯＲ回路８１４及びＮＯＲ回路８１５により論理回路９２が構成されている。
【００１４】
また、ΔΣ変調器を用いたスイッチング電源については、例えば、特許文献３に記載されている。この特許文献３に記載のものは、ΔΣ変調器のサンプリング信号の周波数を電源の出力に応じて制御することが可能なスイッチング電源に関するものである。
【００１５】
また、ΔΣ変調器については、例えば、特許文献４及び５に記載されている。この特許文献４及び５に記載のものは、乗算器が不要で回路規模が小さく、高速動作や多チャンネル・タイムシェア使用の可能な高次のデジタルΔΣ変調器に関するものである。また、例えば、特許文献６及び７にもΔΣ変調器について開示されている。また、特許文献８のものは、バックブースト動作の可能な正負の出力を備えた単一インダクタバックブーストコンバータに関するものである。また、非特許文献１及び２には、単一インダクタ正負２出力ＤＣ−ＤＣコンバータが記載されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００８−９９３６２号公報
【特許文献２】特開２００３−１６４１４３号公報
【特許文献３】特開２００２−３００７７２号公報
【特許文献４】特開平７−２２９５２号公報
【特許文献５】特開２００２−９６２４号公報
【特許文献６】再表２００７／６６４３１号公報
【特許文献７】特開２００８−９９０３５号公報
【特許文献８】特開２０１０−４５９６６号公報
【非特許文献】
【００１７】
【非特許文献１】電気情報通信学会論文「擬似連続モードを用いた単一インダクタ正負２出力ＤＣ−ＤＣコンバータの検討」（津志田健吾他８名 第２２回 回路とシステム（軽井沢）ワークショップ）
【非特許文献２】第２２回 回路とシステム軽井沢ワークショップ「単一インダクタンス２出力ＤＣ−ＤＣコンバータの検討」（津志田健吾他１３名 ４．１９〜２０、２０１０）
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述した特許文献１に記載のＤＣ／ＤＣコンバータは、単一インダクタ多出力ＤＣ／ＤＣコンバータではない。また、特許文献２に記載の単一インダクタ多出力電源装置は、ＰＷＭ信号によりスイッチング素子のオンオフを制御しており、入力信号や負荷に変動があったとき、定常状態に収束するまでの応答速度が遅いという問題があった。
【００１９】
また、多出力ＤＣ／ＤＣコンバータにおいて、時分割で行っている複数の出力の昇降圧動作を一つの出力端子の出力電圧の昇降圧動作から他の出力端子の出力電圧の昇降圧動作に切り替えたとき、前の昇降圧動作時にインダクタに充電した充電電流が、他の出力端子に漏れるという問題がある。すなわち、一つの出力端子に転送すべき充電電流が、他の出力端子に転送されるクロスレギュレーションの影響が大きいという問題がある。
【００２０】
また、上述した特許文献３に記載のΔΣ変調器を用いたスイッチング電源は、単一インダクタ多出力ＤＣ／ＤＣコンバータではない。また、上述した特許文献４乃至７に記載のΔΣ変調器は、ＤＣ／ＤＣ変換回路を備えたスイッチング電源回路に適用することについては何ら開示されていない。
【００２１】
つまり、上述した各特許文献のいずれにもΔΣ変調制御を用いた単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えてなるスイッチング電源回路については何ら開示されていない。
【００２２】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ΔΣ変調制御を用いた単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現し、かつクロスレギュレーションの影響を小さくするようにしたスイッチング電源回路を提供することにある。
【課題を解決するための手段】
【００２３】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、単一インダクタ多出力ＤＣ／ＤＣ変換回路を制御するスイッチング電源回路において、入力信号を出力信号に変換する単一インダクタ多出力ＤＣ／ＤＣ変換回路と、該単一インダクタ多出力ＤＣ／ＤＣ変換回路の前記出力信号を入力し、該単一インダクタ多出力ＤＣ／ＤＣ変換回路を制御するΔΣ変調回路とを備えていることを特徴とする。
【００２４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ΔΣ変調回路が、フィードフォワード型ΔΣ変調回路であることを特徴とする。
【００２５】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする。
【００２６】
また、請求項４に記載の発明は、請求項２又は３に記載の発明において、前記単一インダクタ多出力ＤＣ／ＤＣ変換回路が、単一インダクタｎ出力ＤＣ／ＤＣ変換回路であって、該単一インダクタｎ出力ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をｎ個の前記フィードフォワード型ΔΣ変調回路に出力するｎ個のエラーアンプと、前記ｎ個のフィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする。
【００２７】
また、請求項５に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする。
【００２８】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする。
【００２９】
また、請求項７に記載の発明は、請求項６に記載の発明において、前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記積分器が、第２のスイッチと容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第１の抵抗と前記積分器の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第３のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第３のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする。
【００３０】
また、請求項８に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする。
【００３１】
また、請求項９に記載の発明は、請求項８に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする。
【００３２】
また、請求項１０に記載の発明は、請求項９に記載の発明において、前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、前記１段目の積分器が、第２のスイッチと第１の容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、前記１段目の積分器が、第３のスイッチと第２の容量と第２の演算増幅器とを備え、前記１段目の積分器の出力を積分し、前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第１の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第２の抵抗と前記２段目の積分器の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備え、前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第４のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第４のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする。
【００３３】
また、請求項１１に記載の発明は、請求項２，３又は４に記載の発明において、前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）あることを特徴とする。
【００３４】
また、請求項１２に記載の発明は、請求項１１に記載の発明において、前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第１乃至第Ｎ−１のフィードフォワードパスとを備えていることを特徴とする。
【発明の効果】
【００３５】
本発明によれば、ΔΣ変調制御を用いた単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えてさらなる早い応答速度を実現するようにしたスイッチング電源回路を得ることができる。
【００３６】
また、時分割で行っている複数の出力の昇降圧動作を一つの出力端子の出力電圧の昇降圧動作から他の出力端子の出力電圧の昇降圧動作に切り替えたとき、クロスレギュレーションにより他の出力端子の出力電圧に変動があっても、パルス密度変調信号により、高速で応答できるためクロスレギュレーションの影響が小さいという効果を奏する。
【図面の簡単な説明】
【００３７】
【図１】従来のフィードバック（ＦＢ）型ΔΣ変調器を用いたスイッチング電源を示す構成回路図で、（ａ）は、多出力ＤＣ／ＤＣコンバータの構成回路図で、（ｂ）は、（ａ）に示された制御回路の具体的な回路構成図である。
【図２】従来から用いられていたＰＷＭ制御によるスイッチング電源回路の構成ブロック図で、（ａ）はスイッチング電源回路の全体構成図、ｂ）は、ノコギリ波とエラーアンプ（誤差増幅器）の出力の関係を示す図、（ｃ）は、ＰＷＭ回路の出力信号を示す図である。
【図３】ＤＣ／ＤＣ変換回路に対する制御回路の動作を説明するための図で、（ａ）は、過渡状態の高速化を図るための昇圧（ｂｏｏｓｔ；ブースト）コンバータの回路構成図で、（ｂ）は、過渡状態と定常状態における出力電圧の関係を示す図で、（ｃ）は、スイッチング動作を示す図である。
【図４】ＰＷＭ制御とＦＢ型ΔΣ変調制御との特徴を比較するための構成ブロック図で、（ａ）はＰＷＭ制御を用いたスイッチング電源回路の構成図、（ｂ）はＦＢ型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。
【図５】ＦＢ型ΔΣ変調制御についての説明図で、（ａ）はＦＢ型ΔΣ変調回路を用いたスイッチング電源回路における制御回路の概略構成ブロック図、（ｂ）はＦＢ型ΔΣ変調回路の出力信号を示す図である。
【図６】ＦＢ型ΔΣ変調回路の回路構成とその入出力特性を示す図で、（ａ）はＦＢ型ΔΣ変調回路の回路構成図、（ｂ）は入力信号に対する出力信号を示す図、（ｃ）は積分器出力を示す図である。
【図７】ＦＢ型ΔΣＡＤ変調回路の構成ブロック図と伝達特性を説明するための図で、（ａ）はＦＢ型ΔΣＡＤ変調回路のブロック図、（ｂ）は伝達特性を示す図、（ｃ）は信号伝達関数とノイズ伝達関数の関係式を示している。
【図８】２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。
【図９】単一インダクタ２出力ＤＣ／ＤＣ変換回路を説明するための図で、（ａ）は従来の２出力ＤＣ／ＤＣ変換回路、（ｂ）は単一インダクタ２出力ＤＣ／ＤＣ変換回路を示している。
【図１０】単一インダクタ２出力ＤＣ／ＤＣ変換回路の原理図で、（ａ）は、２出力昇圧コンバータの回路構成図、（ｂ）はそのインダクタ電流波形を示している。
【図１１】多出力ＤＣ／ＤＣ変換回路におけるクロスレギュレーションを説明するための図で、（ａ）はＰＷＭ制御方式の場合、（ｂ）はΔΣ変調方式の場合を示している。
【図１２】本発明に係るΔΣ変調制御を用いた多出力ＤＣ／ＤＣ変換回路を備えたスイッチング電源回路を説明するための回路構成図である。
【図１３】図１２におけるドライブ回路の具体的な回路構成図で、（ａ）はΔΣ変調回路の出力を受けて各スイッチ操作をする概念図、（ｂ）はドライブ回路の回路構成図、（ｃ）は真理値表を示している。
【図１４】図１３に示したドライブ回路を介して得られた本発明のスイッチング電源回路の出力のシミュレーション結果を示す図である。
【図１５】本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、（ａ）は１次フィードフォワード型ΔΣ変調回路の構成ブロック図、（ｂ）は伝達特性を示す図、（ｃ）は信号伝達関数とノイズ伝達関数の関係式を示している。
【図１６】図１５（ａ）に示した１次フィードフォワード型（ＦＦ型）ΔΣ変調回路の具体的な回路構成図である。
【図１７】従来のフィードバック（ＦＢ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形と、１次フィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形とを比較するための図である。
【図１８】図１７（ａ），（ｂ）に示した出力電圧波形の拡大図である。
【図１９】本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図である。
【図２０】図１９に示した２次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。
【図２１】従来のフィードバック（ＦＢ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形と、２次フィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形とを比較するための図である。
【図２２】図２１（ａ），（ｂ）に示した出力電圧波形の拡大図である。
【発明を実施するための形態】
【００３８】
本発明に係るスイッチング電源回路の実施例について説明する前に、まず従来から用いられていたＰＷＭ制御によるスイッチング電源回路について以下に説明する。
【００３９】
図２（ａ）乃至（ｃ）は、従来から用いられていたＰＷＭ制御によるスイッチング電源回路を説明するための図で、図２（ａ）はスイッチング電源回路の全体構成図、図２（ｂ）は、ノコギリ波とエラーアンプ（誤差増幅器）の関係を示す図、図２（ｃ）は、ＰＷＭ回路の出力信号を示す図である。ＰＷＭ制御は、スイッチング周波数がノコギリ波の周波数で決定され、パルス幅はエラーアンプの出力の大きさにより決定され、パルスの数はスイッチング周波数で決定される。
【００４０】
図２（ａ）において、入力電圧がＤＣ／ＤＣ変換回路（ＤＣ／ＤＣコンバータ）１０１に入力されると、入力電圧が昇圧もしくは降圧されて、出力電圧が出力される。その出力電圧がエラーアンプ１０２に入力され、所望の出力電圧からの誤差に対応する出力信号がＰＷＭ回路１０５に出力される。そして、ＰＷＭ回路１０５を構成するコンパレータ１０３によってノコギリ波発生回路１０４からのノコギリ波とエラーアンプ１０２からの出力信号とが比較される。ここで、ノコギリ波とエラーアンプの出力の関係は、例えば、図２（ｂ）のようになる。つまり、スイッチング周期ごとにエラーアンプ１０２の出力信号は変化し、ＰＷＭ回路１０５の出力信号は、図２（ｃ）のような、パルス幅の異なる信号が出力される。ここで、パルス幅はスイッチング電源回路の出力電圧の所望の出力電圧からの誤差に対応する。ドライブ回路１０６を介して、ＤＣ／ＤＣ変換回路１０１でパルス幅に応じたスイッチング動作が行われ、入力電圧を昇圧もしくは降圧した出力電圧が、スイッチング電源回路の出力電圧として得られる。
【００４１】
このような構成のスイッチング電源回路を高いスイッチング周波数で動作させた場合には、ＰＷＭ回路１０５の出力信号のパルス数が多くなり、スイッチングによる損失（スイッチングロス）が生じて、高効率化は図れないが、高速過渡応答が得られる。これに対して、低いスイッチング周波数で動作させた場合には、ＰＷＭ回路１０５の出力信号のパルス数が少なくなり、高効率化は図れるが、高速過渡応答が得られない。このように、従来のＰＷＭ制御によるスイッチング電源回路では、高効率化と高速過渡応答とをスイッチング周波数で解決することは困難であった。
【００４２】
スイッチング電源回路の要求される高効率化と高速過渡応答についてさらに具体的に動作説明する。
【００４３】
図３（ａ）乃至（ｃ）は、ＤＣ／ＤＣ変換回路に対する制御回路の動作を説明するための図で、図３（ａ）は、ＤＣ／ＤＣ変換回路の一例である昇圧（ｂｏｏｓｔ；ブースト）コンバータの回路構成図で、図３（ｂ）は、過渡状態と定常状態における出力電圧の関係を示す図で、図３（ｃ）は、ＤＣ／ＤＣ変換回路のスイッチング動作を行うためのスイッチング信号を示す図である。
【００４４】
まず、図３（ａ）を参照して、昇圧コンバータの構成と動作を説明する。
昇圧コンバータは、ＤＣ／ＤＣ変換回路１０１と制御回路１０７とで構成されている。制御回路１０７は、図２（ａ）におけるエラーアンプ１０２とＰＷＭ回路１０５とドライブ回路１０６を含んでいる。また、制御回路１０７及び入力電圧Ｖｉｎ以外はＤＣ／ＤＣ変換回路１０１を示している。
【００４５】
ＤＣ／ＤＣ変換回路１０１におけるスイッチＳ１，Ｓ２は、ＭＯＳトランジスタ等で構成される。本説明では、スイッチＳ１，Ｓ２はＮチャネルＭＯＳトランジスタで構成されているものとする。つまり、スイッチＳ１，Ｓ２はハイレベルの制御信号が入力されると、オン（導通）して、ローレベルの制御信号が入力されると、オフ（遮断）される。また、スイッチＳ１，Ｓ２にはそれぞれ互いに極性が異なるスイッチング信号が制御回路１０７より与えられる。出力電圧の所望の値からの誤差に対応するＰＷＭ信号がスイッチＳ１に与えられ、反転したＰＷＭ信号がスイッチＳ２に与えられる。
【００４６】
ＰＷＭ信号がハイレベルのとき、スイッチＳ１はオンし、スイッチＳ２はオフする。スイッチＳ１がオンすることで、インダクタＬに入力電圧Ｖｉｎが印加され、インダクタＬに充電電流が充電される。
【００４７】
次に、ＰＷＭ信号がローレベルになったとき、スイッチＳ１はオフし、スイッチＳ２はオンする。スイッチＳ２がオンすることで、インダクタＬに充電された充電電流が容量Ｃｏｕｔに流れ、容量Ｃｏｕｔに電荷が蓄えられ、昇圧された出力電圧Ｖｏｕｔが出力される。
【００４８】
ここで、ＰＷＭ信号のパルス幅が小さい程、インダクタＬに充電される充電電流が小さくなるので、昇圧電圧は低くなる。一方、ＰＷＭ信号のパルス幅が大きい程、インダクタＬに充電される充電電流が大きくなるので、昇圧電圧は高くなる。パルス幅は、出力電圧Ｖｏｕｔに応じて決まる。つまり、過渡状態である電源投入直後は、パルス幅が相対的に大きくなり、定常時は、パルス幅が相対的に小さくなる。
【００４９】
上述のように、出力電圧Ｖｏｕｔから所望の出力電圧の誤差に応じて制御回路１０７は、誤差に対応したパルス幅のＰＷＭ信号を生成して、スイッチＳ１、Ｓ２に出力する。
【００５０】
次に、図３（ｂ），（ｃ）を参照して、高効率化と高速過渡応答について以下に説明する。
【００５１】
図３（ｂ）は、ＤＣ／ＤＣ変換回路が昇圧動作を開始して、出力電圧Ｖｏｕｔが一定値（所望の出力電圧）に収束するまでの様子を表す図である。出力電圧Ｖｏｕｔは、一定値に収束するまでの過渡状態、一定値に収束してからの定常状態の２つの状態がある。図３（ｃ）は、周波数が低いときと、高いときのＰＷＭ信号を例示した図である。
【００５２】
昇圧コンバータが、昇圧動作を開始して、一定値に収束するまでの過渡状態を短くするためには、周波数が高いＰＷＭ信号でスイッチングする必要がある。つまり、周波数が高いほど、スイッチＳ１，Ｓ２におけるスイッチング回数が多くなり、インダクタＬから容量Ｃｏｕｔへの充電回数が多くなるので、高速で定常状態に収束する。よって、高速で定常状態に収束するためには、ＰＷＭ信号の周波数を高くすればよい。ところが、ＰＷＭ信号の周波数を高くすると、スイッチＳ１，Ｓ２での損失が大きくなる。つまり、高効率化が図れなくなる。
【００５３】
一方、スイッチＳ１，Ｓ２での損失を小さくし、高効率化を図るためには、ＰＷＭ信号の周波数を低くする必要がある。すなわち、スイッチＳ１，Ｓ２におけるスイッチング回数を少なくすることで、損失が小さくなる。つまり、高効率化が図れる。
【００５４】
ところが、ＰＷＭ信号の周波数を低くすると、スイッチＳ１，Ｓ２におけるスイッチング回数が少なくなり、インダクタＬから容量Ｃｏｕｔへの充電回数が少なくなるので、定常状態に収束するまでの時間が長くなる。つまり、過渡状態が長くなる。
【００５５】
このように、スイッチング電源回路の高速過渡応答と高効率化はトレードオフの関係にあり、周波数が固定であると、いずれか一方の要求しか達成できない。また、これらの要求に対して、高いスイッチング周波数での動作（高速過渡応答の改善）や低いスイッチング周波数での動作（高効率化の改善）は、周波数を可変にして行なう必要があった。つまり、従来では、高速過渡応答と高効率化をスイッチング周波数のみで解決しており、これでは回路規模増大を招き、大変困難を伴うものであった。そこで、ΔΣ変調方式の採用が検討されてきた。
【００５６】
本発明に係るフィードフォワード（ＦＦ）型ΔΣ変調回路を用いたＤＣ／ＤＣ変換回路を備えたスイッチング電源回路を説明する前に、ＰＷＭ制御によるＤＣ／ＤＣ変換回路とフィードバック（ＦＢ）型ΔΣ変調制御によるＤＣ／ＤＣ変換回路を用いたスイッチング電源回路について以下に説明する。
【００５７】
図４（ａ），（ｂ）は、ＰＷＭ制御とＦＢ型ΔΣ変調制御との特徴を比較するための構成ブロック図で、図４（ａ）は、ＰＷＭ制御を用いたスイッチング電源回路の構成図、図４（ｂ）は、ＦＢ型ΔΣ変調制御を用いたスイッチング電源回路の構成図である。なお、制御回路１１２は、エラーアンプ１０２とＦＢ型ΔΣ変調回路１１１とドライブ回路１０６を含んでいる。
【００５８】
図４（ａ）において、入力電圧がＤＣ／ＤＣ変換回路１０１に入力されると、その出力電圧がエラーアンプ１０２とＰＷＭ回路１０５とドライブ回路１０６を介してＰＷＭ制御され、ＤＣ／ＤＣ変換回路１０１から出力電圧を得る。このＰＷＭ制御の特徴は、上述のように、出力電圧から所望の出力電圧までの誤差に比例して、パルス幅が変化するＰＷＭ信号をＰＷＭ回路１０５からドライブ回路１０６を介してＤＣ／ＤＣ変換回路１０１に出力することである。
【００５９】
一方、図４（ｂ）において、入力電圧がＤＣ／ＤＣ変換回路１０１に入力されると、その出力電圧がエラーアンプ１０２とＦＢ型ΔΣ変調制御回路１１１とドライブ回路１０６を介してＦＢ型ΔΣ変調制御され、ＤＣ／ＤＣ変換回路１０１から出力電圧を得る。このＦＢ型ΔΣ変調制御の特徴は、出力電圧から所望の出力電圧までの誤差に比例して、パルス密度が変化するパルス密度変調信号（ΔΣ変調信号）をＦＢ型ΔΣ変調回路１１１からドライブ回路１０６を介してＤＣ／ＤＣ変換回路１０１に出力することである。
【００６０】
次に、フィードバック（ＦＢ）型ΔΣ変調制御の特徴について説明する。
【００６１】
図５（ａ），（ｂ）は、ＦＢ型ΔΣ変調制御についての説明図で、図５（ａ）は、ＦＢ型ΔΣ変調回路を用いたスイッチング電源回路の制御回路における概略構成ブロック図、図５（ｂ）は、ＦＢ型ΔΣ変調回路の出力信号を示す図である。
【００６２】
図５（ａ）において、エラーアンプ１０２の出力信号はＤＣ／ＤＣ変換回路１０１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号であり、ＦＢ型ΔΣ変調回路１１１に出力される。そして、ＦＢ型ΔΣ変調回路１１１は、誤差信号の大きさに応じたパルス密度のパルス密度変調信号を出力する。つまり、ＦＢ型ΔΣ変調回路１１１の出力信号は、図５（ｂ）のように示される。ＦＢ型ΔΣ変調回路１１１の入力信号、すなわち、誤差信号が常に小さいとき（定常状態）では、パルス密度が相対的に薄くなり（低いスイッチング周波数）、高効率化が図れる。一方、ＦＢ型ΔΣ変調回路１１１の入力信号が常に大きいとき（過渡状態）では、パルス密度が相対的に濃くなり（高いスイッチング周波数）、高速過渡応答が図れる。
【００６３】
次に、フィードバック（ＦＢ）型ΔΣ変調回路１１１の回路構成とその入出力特性について以下に説明する。
【００６４】
図６（ａ）乃至（ｃ）は、ＦＢ型ΔΣ変調回路の回路構成とその入出力特性を示す図で、図６（ａ）はＦＢ型ΔΣ変調回路の回路構成図、図６（ｂ）は、入力信号に対する出力信号を示す図、図６（ｃ）は、積分器出力を示す図である。
【００６５】
まず、図６（ａ）を参照して、ＦＢ型ΔΣ変調回路１１１の回路構成について説明する。
【００６６】
ＦＢ型ΔΣ変調回路１１１は、減算器１２１と積分器１２２と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）１２３とＤＡＣ（Ｄ／Ａコンバータ）１２４とから構成されている。
【００６７】
ＦＢ型ΔΣ変調回路１１１は、スイッチを含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器１２１と、スイッチ、容量、演算増幅器を含み、差分を積分した差分積分信号を出力する積分器１２２と、コンパレータ、フリップフロップを含み、量子化基準信号（しきい値）とで差分積分信号の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器１２３と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つのスイッチを含み、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号をスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ１２４を備える構成とすることで、パルス密度変調信号を生成する。
【００６８】
また、このような構成により、ＦＢ型ΔΣ変調回路１１１を備えたスイッチング電源回路は、従来のＰＷＭ回路を備えたスイッチング電源回路と比べて、サンプリング周波数が固定であるので、回路規模が小さくできるとともに、高速過渡応答と高効率化を可能としている。
【００６９】
ＦＢ型ΔΣ変調回路１１１は、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図６（ａ）において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、一つのサンプリング周期において、一つのＰｈ１と一つのＰｈ２が存在する。
【００７０】
次に、図６（ｂ）、（ｃ）を参照して、ＦＢ型ΔΣ変調回路１１１の動作を説明する。
【００７１】
まず、ＦＢ型ΔΣ変調回路１１１は、上述のように、エラーアンプ１０２が出力するＤＣ／ＤＣ変換回路１０１の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【００７２】
Ｐｈ１において、入力信号が積分器１２２の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。Ｐｈ２において、ＤＡＣ１２４の出力信号が積分器１２２の入力側容量に印加され、ＤＡＣ１２４の出力信号に応じた電荷が転送される。ここで、減算器１２１は、入力側とＤＡＣ１２４の出力は結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ１２４の出力信号に応じた電荷を減算した電荷が、積分器１２２の入力側容量に蓄えられる。つまり、ＦＢ型ΔΣ変調回路１１１の入力信号と出力信号との減算が行われ、差分信号が生成される。
【００７３】
積分器１２２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。
【００７４】
図６（ｂ）は、ＦＢ型ΔΣ変調回路１１１の入力信号と出力信号を例示した波形で、図６（ｃ）は、差分積分信号を例示した波形である。また、入力信号が０より小さいときの波形を表している。まず、図６（ｂ）に示す様に、最初のサンプリング周期において、出力信号は、ローレベルであり、その出力信号に対応するＤＡＣ１２４の出力信号は、−Ｖｒｅｆであり、入力信号との差分は正の値となる。よって、図６（ｃ）に示す様に、差分積分信号は、正の傾きをもつ一次関数波形となる。
【００７５】
次に、差分積分信号は、量子化器１２３のコンパレータに入力され、量子化基準信号と差分積分信号が大小比較されて、フリップフロップに入力される。図６（ａ）において、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器１２３は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。図６（ｃ）において、最初のサンプリング周期の最後の時点で、差分積分信号は、量子化基準信号と等しくなるので、コンパレータはハイレベルを出力し、次のサンプリング周期（次のＰｈ１）になったとき、量子化器１２３は、ハイレベルの量子化信号を出力する。
【００７６】
量子化信号は、ＤＡＣ１２４のスイッチに入力される。ＤＡＣ１２４において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。
【００７７】
そして、次のサンプリング周期において、量子化信号は、ハイレベルであるので、入力信号との差分は負の値となる。よって、図６（ｃ）に示す様に、差分積分信号は、負の傾きをもつ一次関数波形となる。
【００７８】
したがって、量子化器１２３におけるコンパレータの出力はローレベルとなり、さらに次のサンプリング周期になったとき、量子化信号はローレベルとなる。
【００７９】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。図６（ｂ）に例示した波形において、７サンプリング周期に３つのパルスが存在する。ＦＢ型ΔΣ変調回路１１１の入力信号が図示した値よりも小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、図示した値よりも大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【００８０】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、一回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、一回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
【００８１】
このようにして、ＦＢ型ΔΣ変調回路１１１を備えたスイッチング電源回路は、従来のＰＷＭ回路を備えたスイッチング電源回路と比べて、回路規模が小さくなるとともに、高速過渡応答と高効率化を可能としている。
以上が、ＦＢ型ΔΣ変調回路１１１の動作説明である。
【００８２】
図７（ａ）乃至（ｃ）は、ＦＢ型ΔΣＡＤ変調回路の構成ブロック図と伝達特性を説明するための図で、図７（ａ）は、ＦＢ型ΔΣＡＤ変調回路のブロック図、図７（ｂ）は、伝達特性を示す図、図７（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【００８３】
図７（ａ）に示すように、低い周波数の信号を通過させる積分器（ＬＰＦ）１２２と、量子化器（ＡＤＣ；アナログ／デジタル変換回路）１２３と、ＤＡＣ（デジタル／アナログ変換回路）１２４と、アナログ信号を減算して出力する減算器１２１とを備えている。
【００８４】
減算器１２１の出力は、積分器１２２に入力され、積分器１２２の出力は、量子化器１２３に入力されている。また、ＤＡＣ１２４は、量子化器１２３の出力をアナログ信号に変換して積分器１２２にフィードバックするように、量子化器１２３と減算器１２１との間に設けられている。減算器１２１は、ＦＢ型ΔΣＡＤ変調器の入力信号から、ＤＡＣ１２４の出力を減算して出力する。すなわち、図７（ａ）の積分器１２２、量子化器１２３、ＤＡＣ１２４、減算器１２１はそれぞれ、図６（ａ）の積分器１２２、量子化器１２３、ＤＡＣ１２４、減算器１２１に対応する。
【００８５】
次に、ＦＢ型ΔΣＡＤ変調回路の動作について説明する。まず、アナログ信号が入力されると、積分器１２２によって、低い周波数のアナログ信号が出力され、量子化器１２３によって、積分器１２２から出力されたアナログ信号がデジタル信号に変換され、減算器１２１で入力信号との差分をとるために、フィードバックするために、デジタル信号がＤＡＣ１２４に入力される。
【００８６】
ＤＡＣ１２４では、入力された量子化器１２３の出力を、アナログ信号に変換して、減算器１２１に入力し、入力となるアナログ信号から、ＤＡＣ１２４の出力を減算して、積分器１２２にフィードバックする。そして、積分器１２２の出力が、量子化器１２３によってデジタル信号に変換されて、ＦＢ型ΔΣＡＤ変調器の出力としてデジタル信号（パルス密度変調信号）が出力される。
【００８７】
なお、ＦＢ型ΔΣ変調回路の出力信号により、図４（ｂ）に示したＤＣ／ＤＣ変換回路１０１でスイッチング動作を行ったときのＤＣ／ＤＣ変換回路１０１の出力電圧波形は図１７（ａ）に示され、その拡大図は図１８（ａ）に示されている。
【００８８】
ＦＢ型ΔΣ変調回路は、積分器の出力を量子化器で量子化するため、量子化器において量子化ノイズＥ（Ｚ）が加わる。すなわち、図７（ａ）の入力から出力までの伝達特性は、図７（ｂ）に示すようになる。図７（ｂ）より伝達関数を求めると、図７（ｃ）のようになる。
【００８９】
図７（ｃ）に示すように、Ｚ変換した出力デジタル信号Ｙ（Ｚ）は、Ｙ（Ｚ）＝Ｈ（Ｚ）・Ｘ（Ｚ）／（１＋Ｈ（Ｚ））＋１・Ｅ（Ｚ）／（１＋Ｈ（Ｚ））となる。信号伝達関数ＳＴＦ（Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＳＴＦ（Ｚ）＝Ｈ（Ｚ）／（１＋Ｈ（Ｚ））であり、ノイズ伝達関数ＮＴＦ（Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）は、ＮＴＦ（Ｚ）＝１／（１＋Ｈ（Ｚ））である。なお、Ｘ（Ｚ）はＺ変換した入力アナログ信号であり、Ｈ（Ｚ）は積分器の伝達関数である。
【００９０】
また、オーバーサンプリングとノイズ伝達関数により量子化ノイズＥ（Ｚ）はノイズシャイプされ高ＳＮＤＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ ｐｌｕｓ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ；信号対雑音＋歪電力比）を実現する。
【００９１】
しかしながら、積分器１２２の伝達関数は、１次の場合には、Ｈ（Ｚ）＝Ｚ-1／（１−Ｚ-1）であるので、信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-1となって１クロック（１サンプリング周期）遅れる。また、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝１−Ｚ-1となり、１次の微分特性となる。
【００９２】
ここで示されているフィルタ回路の次数は１次である。フィルタの次数は、その伝達関数の遅延演算子Ｚ-1の最大のべき数である。
【００９３】
図８は、２次フィードバック型ΔΣ変調回路を説明するための構成ブロック図である。減算器１３１の出力は、１段目の積分器１３２に入力され、１段目の積分器１３２の出力は、減算器１３３及び２段目の積分器１３４を介して量子化器１３５に入力されている。また、ＤＡＣ１３６は、量子化器１３５の出力をアナログ信号に変換して２段目の積分器１３４にフィードバックするとともに、ＤＡＣ１３７は、量子化器１３５の出力をアナログ信号に変換して１段目の積分器１３２にフィードバックする。減算器１３１は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ１３７の出力を減算して出力し、減算器１３３は、ΔΣＡＤ変調回路の入力となるアナログ信号から、ＤＡＣ１３６の出力を減算して出力する。
【００９４】
１段目の積分器１３２の出力をＺ変換すると、ｙ１（Ｚ）＝Ｚ-1Ｘ（Ｚ）＋Ｚ-1（１−Ｚ-1）Ｅ（Ｚ）で示される。また、量子化器１３５の出力をＺ変換すると、Ｙ（Ｚ）＝Ｚ-1Ｘ（Ｚ）＋（１−Ｚ-1）2Ｅ（Ｚ）で示される。
【００９５】
すなわち、２次フィードバック型ΔΣ変調回路の信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-1であり、１クロック（１サンプリング周期）遅れる。ノイズ伝達関数は、ＮＴＦ（Ｚ）＝（１−Ｚ-1）2となり、２次の微分特性となる。
【００９６】
以上、本発明に係るフィードフォワード型ΔΣ変調回路を用いたスイッチング電源回路を説明する前に、従来から用いられていたＰＷＭ回路を用いたスイッチング電源回路及び従来から用いられていたフィードバック型ΔΣ変調回路を用いたスイッチング電源回路について説明した。
【００９７】
図９（ａ），（ｂ）は、単一インダクタ２出力ＤＣ／ＤＣ変換回路を説明するための図で、図９（ａ）は、従来の２出力ＤＣ／ＤＣ変換回路、図９（ｂ）は、単一インダクタ２出力ＤＣ／ＤＣ変換回路を示している。
【００９８】
従来の２出力ＤＣ／ＤＣ変換回路１４１ａ，１４１ｂは、インダクタＬが２個必要であり、サイズもコストも大きい。これに対して、単一インダクタ２出力ＤＣ／ＤＣ変換回路１４２は、インダクタＬが１個であり、サイズもコストも小さい。
【００９９】
図９（ａ）に示すように、電子機器における各電子部品は、駆動するための電源電圧が異なるので、単一のバッテリーで電力を供給するためには、単一のバッテリーの電圧から各電子部品を駆動するための電源電圧を生成するＤＣ／ＤＣ変換回路が、電子部品ごとに必要となる。ところが、電子部品ごとにＤＣ／ＤＣ変換回路を用意することは、部品数の増加を招くという問題がある。そこで、電子部品ごとにＤＣ／ＤＣ変換回路を用意するのではなく、図９（ｂ）に示すように、インダクタを共有化、つまり、単一のインダクタで構成し、複数の電源電圧を生成する多出力電源装置が必要になる。つまり、単一インダクタ多出力（ＳＩ−ＳＩＭＯ（Ｓｉｎｇｌｅ Ｉｎｄｕｃｔｏｒ−Ｓｉｎｇｌｅ Ｉｎｐｕｔ， Ｍｕｌｔｉｐｌｅ Ｏｕｔｐｕｔ）ＤＣ／ＤＣ変換回路が有用である。
【０１００】
図１０（ａ），（ｂ）は、単一インダクタ２出力ＤＣ／ＤＣ変換回路の原理図で、図１０（ａ）は、２出力昇圧コンバータの回路構成図、図１０（ｂ）は、そのインダクタ電流波形を示している。
【０１０１】
まず、図１０（ａ）に示した２出力昇圧コンバータの構成を説明する。
図１０（ａ）に示した２出力昇圧コンバータは、インダクタＬとスイッチＳ１〜Ｓ３と容量Ｃ１，Ｃ２と負荷抵抗Ｒ１，Ｒ２とを備えている。インダクタＬの一端には、入力電圧Ｖｉｎが与えられ、インダクタの他端はスイッチＳ１〜Ｓ３の一端に共通接続される。スイッチＳ１の他端は、グラウンドに接地されている。スイッチＳ２は、容量Ｃ１と抵抗Ｒ１の一端に接続され、２出力のうち第１の出力電圧Ｖｏｕｔ１が得られる。スイッチＳ３の他端は、容量Ｃ２と抵抗Ｒ２の一端に接続され、２出力のうち第２の出力電圧Ｖｏｕｔ２が得られる。そして、容量Ｃ１，Ｃ２と抵抗Ｒ１，Ｒ２の他端は、それぞれグラウンドに接地されている。
【０１０２】
次に、図１０（ａ）に示した２出力昇圧コンバータの動作を説明する。
２出力昇圧コンバータは、２つの出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を得るために、容量Ｃ１，Ｃ２に電荷を充電する期間を２つ設けて、インダクタを時分割して利用することで、充電を行う。すなわち、２つの期間のうち１つ目の期間（第１の期間）では、第１の出力電圧Ｖｏｕｔ１を得るための昇圧動作を行い、２つの期間のうち２つ目の期間（第２の期間）では、第２の出力電圧Ｖｏｕｔ２を得るための昇圧動作を行う。
【０１０３】
まず、第１の期間において、スイッチＳ３はオフし、スイッチＳ１，Ｓ２のオンオフで昇圧動作を行う。最初にスイッチＳ１がオンし、スイッチＳ２がオフして、インダクタＬに充電電流が充電される。次に、スイッチＳ１がオフし、スイッチＳ２がオンして、インダクタＬに充電された充電電流が容量Ｃ１に放電され、容量Ｃ１は充電される。そして、第１の出力電圧Ｖｏｕｔ１が得られる。
【０１０４】
次に、第２の期間において、スイッチＳ２はオフし、スイッチＳ１，Ｓ３のオンオフで昇圧動作を行う。最初にスイッチＳ１がオンし、スイッチＳ３がオフして、インダクタＬに充電電流が充電される。次に、スイッチＳ１がオフし、スイッチＳ３がオンして、インダクタＬに充電された充電電流が容量Ｃ２に放電され、容量Ｃ２は充電される。そして、第２の出力電圧Ｖｏｕｔ２が得られる。
【０１０５】
このときのインダクタＬに流れる充電電流ＩＬの波形を図１０（ｂ）に例示する。例示した波形は、スイッチＳ１〜Ｓ３をＰＷＭ信号によりスイッチング動作を行ったときの波形であり、安定した定常状態における波形である。このような回路によってインダクタを時分割して利用することで、２つの出力を得ることができる。
【０１０６】
図１１（ａ），（ｂ）は、多出力ＤＣ／ＤＣ変換回路におけるクロスレギュレーションの影響を説明するための図で、図１１（ａ）は、ＰＷＭ制御方式の場合、図１１（ｂ）は、ΔΣ変調方式の場合を示している。
【０１０７】
多出力電源において、片方の出力で負荷変動が生じると、他方の出力電圧が変動する現象をクロスレギュレーションという。つまり、複数の出力を取り出す場合、ある出力が他の出力に与える影響である。例えば、ＰＷＭ制御を使うフライバック方式のコンバータの場合、軽負荷時には１次側ＦＥＴのオン期間の幅を狭めて出力を制御する。そのため、２次巻き線に電圧が発生する期間も短くなる。複数の２次巻き線から巻き数に応じた異なる電圧を取り出す場合、電圧制御を行っている出力の負荷に応じて他の出力電圧が大きく変動してしまう。２次側にレギュレータ回路を追加すれば、システム全体としてのクロスレギュレーション特性の改善が可能だが、部品点数が増えるのでコストが上がってしまうという問題がある。
【０１０８】
また、図１０（ａ）に示す非絶縁型の２出力ＤＣ／ＤＣコンバータについても、同様に、片方の出力で負荷変動が生じると、スイッチに与えるＰＷＭ信号のパルス幅が変動する。例えば、第１の出力電圧側の負荷が重負荷になったとき、第１の期間において、スイッチＳ１，Ｓ２に与えられるＰＷＭ信号のパルス幅は大きくなる。すなわち、インダクタに充電される充電電流ＩＬは大きくなる。そして、充電電流ＩＬが容量Ｃ１に全て放電される前に、第２の期間に移行するため、第２の期間において、放電されなかった充電電流ＩＬが容量Ｃ２に一部充電され、第２の出力電圧Ｖｏｕｔ２に変動が生じるという問題がある。
【０１０９】
第１の出力電圧Ｖｏｕｔ１側の負荷が重負荷になり、第２の出力電圧Ｖｏｕｔ２が定常状態のときのクロスレギュレーションの様子を図１１（ａ），（ｂ）に示す。
【０１１０】
図１１（ａ）に示すように、ＰＷＭ制御方式の場合には、図１０（ａ）に示したＳ１からＳ３のスイッチ操作に対してＶｏｕｔ１とＶｏｕｔ２とのクロスレギュレーションが大である。これに対して、図１１（ｂ）に示すように、ΔΣ変調方式の場合には、Ｖｏｕｔ１とＶｏｕｔ２とのクロスレギュレーションが小である。したがって、この種のクロスレギュレーションを良好にするためには、ΔΣ変調方式を用いることが有効であることが分かる。
【０１１１】
以下、図面を参照して本発明の実施例について説明する。
図１２は、本発明に係るΔΣ変調制御を用いた単一インダクタ２出力ＤＣ／ＤＣ変換回路を備えたスイッチング電源回路を説明するための回路構成図で、ΔΣ変調制御を２出力昇圧コンバータに適用した場合の回路構成図である。
【０１１２】
図中符号１５０は単一インダクタ２出力ＤＣ／ＤＣ変換回路（デュアル昇圧コンバータ）、１５１は第１のエラーアンプ（誤差増幅器）、１５２は第２のエラーアンプ（誤差増幅器）、１５３は第１のΔΣ変調回路、１５４は第２のΔΣ変調回路、１５５はドライブ回路を示している。なお、２出力昇圧コンバータ１５０については、図１０（ａ）に示した２出力昇圧コンバータと同様である。
【０１１３】
本発明に係るスイッチング電源回路は、単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０と、第１出力を入力する第１のエラーアンプ１５１と、この第１のエラーアンプ１５１に接続された第１のΔΣ変調回路１５３と、第２出力を入力する第２のエラーアンプ１５２と、この第２のエラーアンプ１５２に接続された第２のΔΣ変調回路１５４と、第１のΔΣ変調回路１５３の出力と第２のΔΣ変調回路１５４の出力が接続されたドライバ回路１５５とから構成されている。
【０１１４】
つまり、本発明に係るスイッチング電源回路は、ΔΣ変調制御を用いた単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０を備えたもので、入力信号を２つの出力信号に変換する単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０と、この単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０に接続されて出力信号をΔΣ変調制御する２つのΔΣ変調回路１５３，１５４とを備えている。
【０１１５】
入力電圧が単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０に入力されると、その出力電圧が第１及び第２のエラーアンプ１５１，１５２と第１及び第２のΔΣ変調回路１５３，１５４とドライブ回路１５５を介してΔΣ変調制御され、単一インダクタ２出力ＤＣ／ＤＣ変換回路１５０から出力電圧を得る。このΔΣ変調制御の特徴は、パルス密度変調信号が、出力信号の所望の電圧からの誤差に比例してパルス密度が変化することである。
【０１１６】
図１２に示した本発明のスイッチング電源回路の動作を以下に説明する。
本発明のスイッチング電源回路は、２つの出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２を得るために、容量Ｃｏｕｔ１，Ｃｏｕｔ２に電荷を充電する期間を２つ設けて、インダクタを時分割して利用することで、充電を行う。すなわち、２つの期間のうち１つ目の期間（第１の期間）では、第１の出力電圧Ｖｏｕｔ１を得るための昇圧動作を行い、２つの期間のうち２つ目の期間（第２の期間）では、第２の出力電圧Ｖｏｕｔ２を得るための昇圧動作を行う。
【０１１７】
まず、第１の期間において、スイッチＳ３はオフし、スイッチＳ１，Ｓ２のオンオフで昇圧動作を行う。最初にスイッチＳ１がオンし、スイッチＳ２がオフして、インダクタＬに充電電流が充電される。次に、スイッチＳ１がオフし、スイッチＳ２がオンして、インダクタＬに充電された充電電流が容量Ｃｏｕｔ１に放電され、容量Ｃｏｕｔ１は充電される。そして、インダクタＬの充放電の動作を１つの期間の間、繰り返すことで、第１の出力電圧Ｖｏｕｔ１が得られる。つまり、１つの期間の間、複数のパルスがスイッチＳ１，Ｓ２に入力されて、昇圧動作が行われる。
【０１１８】
次に、第２の期間において、スイッチＳ２はオフし、スイッチＳ１，Ｓ３のオンオフで昇圧動作を行う。最初にスイッチＳ１がオンし、スイッチＳ３がオフして、インダクタＬに充電電流が充電される。次に、スイッチＳ１がオフし、スイッチＳ３がオンして、インダクタＬに充電された充電電流が容量Ｃｏｕｔ２に放電され、容量Ｃｏｕｔ２は充電される。そして、インダクタＬに充電された充電電流が容量Ｃｏｕｔ２に放電され、第２の出力電圧Ｖｏｕｔ２が得られる。つまり、１つの期間の間、複数のパルスがスイッチＳ１，Ｓ２に入力されて、昇圧動作が行われる。
【０１１９】
このときの第１及び第２の期間におけるインダクタＬに流れる充電電流ＩＬの波形、スイッチＳ１〜Ｓ３に与えられるパルス密度変調信号の波形を図１１（ｂ）に例示する。例示した波形は、スイッチＳ１〜Ｓ３をパルス密度変調信号によりスイッチング動作を行ったときの波形であり、第１の出力が重負荷になり、第２の出力が定常状態における波形である。
【０１２０】
図１１（ｂ）に示すように、第１の期間において、重負荷であるので、スイッチＳ１，Ｓ２のパルス密度は濃くなり、昇圧される。第２の期間において、第１の期間の残留した充電電流ＩＬが第２出力にクロスレギュレーションされ、余分に容量Ｃｏｕｔ２に充電が行われるが、本発明のスイッチング電源回路は、ΔΣ変調制御であり、パルス密度変調信号によりスイッチングを行っているため、第２の出力電圧Ｖｏｕｔ２がクロスレギュレーションにより変動してもすぐに、パルス密度を調整して、所定の電圧にすることができる。
【０１２１】
つまり、ＰＷＭ制御の場合、第１出力において負荷変動が生じ、第２出力が定常状態のとき、１つの期間において１つのパルスしかないので、クロスレギュレーションの影響に対して、パルス幅を調整して所定の電圧にするのに、次の第２の期間まで待たなければならないので、クロスレギュレーションの影響が大きくなる。それに対して、ΔΣ制御の場合、パルス密度、すなわち、一定期間におけるパルスの数で出力電圧を制御するので、変動が生じても、次の第２の期間を待たずに、その変動量に応じてパルス密度を調整することができる。図１１（ｂ）では、第２の期間において、第２の出力電圧Ｖｏｕｔ２の変動に応じてパルス密度が薄くなる様子を示している。したがって、本発明のスイッチング電源回路は、クロスレギュレーションの影響が小さくすることができる。
【０１２２】
以上が、本発明のスイッチング電源回路の動作説明である。なお、Ｓ２とＳ３が同時にオンすると、出力電圧が短絡してしまうのでドライブ回路１５５の構成は注意が必要である。
【０１２３】
図１３（ａ）乃至（ｃ）は、図１２におけるドライブ回路の具体的な回路構成図で、図１３（ａ）は、ΔΣ変調回路の出力を受けて各スイッチ操作をする概念図、図１３（ｂ）は、ドライブ回路の回路構成図、図１３（ｃ）は、真理値表を示している。
【０１２４】
ドライブ回路は、第１のΔΣ変調回路１５３の出力信号ＭＯ１、第２のΔΣ変調回路１５４の出力信号ＭＯ２、選択信号ＳＥＬを入力し、スイッチＳ１〜Ｓ３にパルス密度変調信号を出力する。選択信号ＳＥＬは、第１の期間、第２の期間を決める信号である。第１の期間は、論理値が０（ローレベル）のときで、第２の期間は、論理値が１（ハイレベル）のときである。
【０１２５】
選択信号ＳＥＬが０のとき、第１のΔΣ変調回路１５３の出力信号ＭＯ１はイネーブルされ、第２のΔΣ変調回路１５４の出力信号ＭＯ２はディスイネーブルされる。そして、スイッチＳ１には、第１のΔΣ変調回路１５３の出力信号ＭＯ１が出力され、スイッチＳ２には、第１のΔΣ変調回路１５３の出力信号ＭＯ１を反転した信号が出力され、スイッチＳ３には、０が出力される。
【０１２６】
選択信号ＳＥＬが１のとき、第１のΔΣ変調回路１５３の出力信号ＭＯ１はディスイネーブルされ、第２のΔΣ変調回路１５４の出力信号ＭＯ２はイネーブルされる。そして、スイッチＳ１には、第２のΔΣ変調回路１５４の出力信号ＭＯ２が出力され、スイッチＳ２には、０が出力され、スイッチＳ３には、第２のΔΣ変調回路１５４の出力信号ＭＯ２を反転した信号が出力される。
【０１２７】
このようにして、Ｓ２とＳ３が同時にオンすることなく、第１のΔΣ変調回路１５３の出力信号ＭＯ１と第１のΔΣ変調回路１５４の出力信号ＭＯ２とを時分割して、スイッチＳ１〜Ｓ３に与えることができる。
【０１２８】
このように、位相差を持ったサンプリング周波数のパルス（選択信号ＳＥＬ）により、Ｖｏｕｔ１とＶｏｕｔ２の制御を行う。なお、図１４は、図１３（ｂ）に示したドライブ回路を介して得られた本発明のスイッチング電源回路の出力のシミュレーション結果を示す図である。
【０１２９】
以上は、単一インダクタ２出力ＤＣ／ＤＣ変換回路を用いた場合について説明したが、単一インダクタ多出力ＤＣ／ＤＣ変換回路を用いることも可能である。つまり、単一インダクタ多出力ＤＣ／ＤＣ変換回路として、単一インダクタｎ出力ＤＣ／ＤＣ変換回路を用いる場合には、この単一インダクタｎ出力ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をｎ個のΔΣ変調回路に出力するｎ個のエラーアンプと、ｎ個のΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路が必要になる。
【０１３０】
以下に、本発明に用いられるΔΣ変調回路として、１次フィードフォワード（ＦＦ）型ΔΣ変調回路及び２次フィードフォワード（ＦＦ）型ΔΣ変調回路について説明する。
【０１３１】
図１５（ａ）乃至（ｃ）は、本発明に係るスイッチング電源回路に用いられる１次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための図で、図１５（ａ）は、１次フィードフォワード型ΔΣ変調回路の構成ブロック図、図１５（ｂ）は、伝達特性を示す図、図１５（ｃ）は、信号伝達関数（ＳＴＦ；Ｓｉｇｎａｌ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）とノイズ伝達関数（ＮＴＦ；Ｎｏｉｓｅ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）の関係式を示している。
【０１３２】
図１５（ａ）に示すように、特定の周波数のアナログ信号を通過させる積分器（ＬＰＦ）１６２と加算器１６３とＡＤＣ（アナログ／デジタル変換回路）１６４とＤＡＣ（デジタル／アナログ変換回路）１６５とアナログ信号を減算して出力する減算器１６１とを備えている。
【０１３３】
つまり、図１５（ａ）に示すように、フィードフォワード型ΔΣ変調回路は、特定の周波数の入力アナログ信号を通過させる積分器１６２と、この積分器１６２に接続された加算器１６３と、この加算器１６３に接続された量子化器（ＡＤＣ；アナログ／デジタル変換回路）１６４と、この量子化器１６４に接続され、この量子化器１６４のデジタル信号をアナログ信号に変換して積分器１６２にフィードバックするＤＡＣ（デジタル／アナログ変換回路）１６５と、入力アナログ信号からＤＡＣ１６５から出力されたアナログ信号を減算する減算器１６１と、入力アナログ信号を直接加算器１６３に入力させるフィードフォワードパスａとを備えている。
【０１３４】
ＦＦ型ΔΣ変調回路は、積分器１６２の出力を量子化器で量子化するため、量子化器において量子化ノイズＥ（Ｚ）が加わる。すなわち、図１５（ａ）の入力から出力までの伝達特性は、図１５（ｂ）に示すようになる。図１５（ｂ）より伝達関数を求めると、図１５（ｃ）のようになる。
【０１３５】
図１５（ｃ）に示すように、Ｚ変換した出力デジタル信号Ｙ（Ｚ）は、Ｙ（Ｚ）＝Ｘ（Ｚ）＋１・Ｅ（Ｚ）／（１＋Ｈ（Ｚ））となり、積分器の伝達関数Ｈ（Ｚ）は、１次の場合には、Ｈ（Ｚ）＝Ｚ-1／（１−Ｚ-1）であるので、信号伝達関数は、ＳＴＦ（Ｚ）＝１となり、パルス密度変調信号は遅延しない。また、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝１−Ｚ-1となり、１次の微分特性となる。つまり、図７（ｃ）に示した信号伝達関数は、ＳＴＦ（Ｚ）＝Ｚ-1となり１クロック（１サンプリング周期）遅れるのに対して、図１５（ｃ）に示した信号伝達関数は、ＳＴＦ（Ｚ）＝１となり、パルス密度変調信号は遅延しない。つまり、ＦＢ型ΔΣＡＤ変調回路よりもＦＦ型ΔΣ変調回路の方が、パルス密度変調信号に遅延が生じないので、応答速度が改善されていることが分かる。
【０１３６】
つまり、フィードフォワード型ΔΣ変調回路の信号伝達関数が１であり、このフィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されるという効果を奏する。
【０１３７】
図１６は、図１５（ａ）に示した１次フィードフォワード型（ＦＦ型）ΔΣ変調回路の具体的な回路構成図である。
【０１３８】
１次ＦＦ型ΔΣ変調回路は、減算器１６１と積分器１６２と加算器１６３と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）１６４とＤＡＣ（Ｄ／Ａコンバータ）１６５とから構成されている。
【０１３９】
１次ＦＦ型ΔΣ変調回路は、第１のスイッチを含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器１６１と、第２のスイッチと容量と第１の演算増幅器を備え、差分を積分した差分積分信号を出力する積分器１６２と、入力信号がフィードフォワードパスａより入力される第１の抵抗と積分器１６２の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備えた加算器１６３と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器１６３の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器１６４と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つの第３のスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第３のスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ１６５を備える構成とすることで、パルス密度変調信号を生成する。
【０１４０】
１次ＦＦ型ΔΣ変調回路は、ＦＢ型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図１６において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、一つのサンプリング周期において、一つのＰｈ１と一つのＰｈ２が存在する。
【０１４１】
まず、１次ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ１５１，１５２が出力するＤＣ／ＤＣ変換回路１５０の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１４２】
Ｐｈ１において、入力信号が積分器１６２の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスａにより直接加算器１６３に入力される。
【０１４３】
Ｐｈ２において、ＤＡＣ１６５の出力信号が積分器１６２の入力側容量に印加され、ＤＡＣ１６５の出力信号に応じた電荷が転送される。ここで、減算器１６１は、入力側とＤＡＣ１６５の出力が結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ１６５の出力信号に応じた電荷を減算した電荷が、積分器１６２の入力側容量に蓄えられる。つまり、１次ＦＦ型ΔΣ変調回路の入力信号と出力信号との減算が行われ、差分信号が生成される。
【０１４４】
積分器１６２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。次に、差分積分信号は、加算器１６３において、フィードフォワードパスより伝達された入力信号と加算されて、加算信号が出力される。
【０１４５】
そして、加算信号は、量子化器１６４のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器１６４は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０１４６】
量子化信号は、ＤＡＣ１６５のスイッチに入力される。ＤＡＣ１６５において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器１６１により減算される。
【０１４７】
このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。１次ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【０１４８】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、１回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、１回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
以上が、１次ＦＦ型ΔΣ変調回路の動作説明である。
【０１４９】
ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。
【０１５０】
さらに、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路において遅延に起因する発振ループが形成されず、リップルが小さくなるという効果を奏する。
【０１５１】
つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が０になるような量子化信号、すなわち、パルス密度信号が遅延することなくＤＣ／ＤＣ変換回路（電圧コンバータ部）に反映されるので、量子化信号が反映されるまでの間、ＤＣ／ＤＣ変換回路が余分に昇圧もしくは降圧することがない。したがって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。結果、スイッチング電源回路の出力信号にリップルは小さくなる。
【０１５２】
図１７（ａ），（ｂ）は、従来のフィードバック（ＦＢ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形と、１次フィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形とを比較するための図で、図１８（ａ），（ｂ）は、その拡大図である。図１８（ａ）に示したＦＢ型ΔΣ変調回路の出力電圧波形のリップル（ｒｉｐｐｌｅ；脈動成分）が大きいのに対して、図１８（ｂ）に示した１次ＦＦ型ΔΣ変調回路の出力電圧波形のリップルが小さいことがわかる。
【０１５３】
図１９は、本発明に係るスイッチング電源回路に用いられる２次フィードフォワード（ＦＦ）型ΔΣ変調回路を説明するための構成ブロック図である。特定の周波数のアナログ信号を通過させる１段目の積分器１７２と２段目の積分器１７３と加算器１７４と量子化器（ＡＤＣ）１７５とＤＡＣ１７６とアナログ信号を減算して出力する減算器１７１とを備えている。
【０１５４】
つまり、２次フィードフォワード型ΔΣ変調回路は、低い周波数の入力アナログ信号を通過させる１段目の積分器１７２と、この１段目の積分器１７２に接続された２段目の積分器１７３と、この２段目の積分器１７３に接続された加算器１７４と、この加算器１７４に接続された量子化器（ＡＤＣ；アナログ／デジタル変換回路）１７５と、この量子化器１７５に接続され、この量子化器１７５のデジタル信号をアナログ信号に変換して１段目の積分器１７２にフィードバックするＤＡＣ（デジタル／アナログ変換回路）１７６と、入力アナログ信号からＤＡＣ１７６より出力されたアナログ信号を減算する減算器１７１と、入力アナログ信号を直接加算器１７４に入力させる第１のフィードフォワードパスａと、１段目の積分器１７２からの出力信号を加算器１７４に直接入力する第２のフィードフォワードパスｂとを備えている。
【０１５５】
１段目の積分器１７２をＺ変換した出力は、ｙ１（Ｚ）＝Ｚ-1（１−Ｚ-1）Ｅ（Ｚ）で示される。また、量子化器１７５をＺ変換した出力は、Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ-1）2Ｅ（Ｚ）で示される。つまり、信号伝達関数は、ＳＴＦ（Ｚ）＝１で遅延がなく、ノイズ伝達関数は、ＮＴＦ（Ｚ）＝（１−Ｚ-1）2で２次の微分特性である。
【０１５６】
図２０は、図１９に示した２次フィードフォワード型ΔΣ変調回路の具体的な回路構成図である。
【０１５７】
２次ＦＦ型ΔΣ変調回路は、減算器１７１と積分器１７２と積分器１７３と加算器１７４と量子化器（Ａ／Ｄコンバータ；ＡＤＣ）１７５とＤＡＣ（Ｄ／Ａコンバータ）１７６とから構成されている。
【０１５８】
２次ＦＦ型ΔΣ変調回路は、第１のスイッチを含み入力信号と出力信号をＤ／Ａ変換した信号との差分をとる減算器１７１と、第２のスイッチと第１の容量と第１の演算増幅器とを備え、差分を積分した差分積分信号を出力する積分器１７２と、第３のスイッチと第２の容量と第３の演算増幅器とを備え、積分器１７２の出力を積分する積分器１７３と、入力信号がフィードフォワードパスａより入力される第１の抵抗と積分器１７２の出力がフィードフォワードパスｂより入力される第２の抵抗と積分器１７３の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備えた加算器１７４と、コンパレータとフリップフロップとを備え、量子化基準信号（しきい値）と加算器１７４の信号レベルを大小比較し１ビットの量子化信号を出力する量子化器１７５と、２つの基準信号Ｖｒｅｆ、−Ｖｒｅｆを選択する２つの第４のスイッチを備え、量子化信号である出力信号を帰還して１ビットの量子化信号に同期して、出力信号の論理値に応じた基準信号を第４のスイッチにより選択し、出力信号をＤ／Ａ変換した信号を生成するＤＡＣ１７６を備える構成とすることで、パルス密度変調信号を生成する。
【０１５９】
２次ＦＦ型ΔΣ変調回路は、１次ＦＦ型ΔΣ変調回路の場合と同様に、スイッチをオンオフし、電荷を転送するための２つのフェーズ、Ｐｈ１（フェーズ１）とＰｈ２（フェーズ２）がある。図２０において、Ｐｈ１と図示したスイッチは、Ｐｈ１においてオンし、Ｐｈ２と図示したスイッチは、Ｐｈ２においてオンする。各フェーズの周波数は、サンプリング周波数に等しく、Ｐｈ１とＰｈ２は、交互に繰り返される。つまり、一つのサンプリング周期において、一つのＰｈ１と一つのＰｈ２が存在する。
【０１６０】
まず、２次ＦＦ型ΔΣ変調回路は、上述のように、エラーアンプ１５１，１５２が出力するＤＣ／ＤＣ変換回路１５０の出力信号から所望の出力電圧に対応する基準電圧Ｖｒｅｆからの誤差信号を入力する。
【０１６１】
Ｐｈ１において、入力信号が積分器１７２の入力側容量に印加され、入力信号に応じた電荷が蓄えられる。また、フィードフォワードパスａにより直接加算器１７４に入力される。
【０１６２】
Ｐｈ２において、ＤＡＣ１７６の出力信号が積分器１７２の入力側容量に印加され、ＤＡＣ１７６の出力信号に応じた電荷が転送される。ここで、減算器１７１は、入力側とＤＡＣ１７６の出力が結線されているので、Ｐｈ１で入力信号により蓄えた電荷から、Ｐｈ２でＤＡＣ１７６の出力信号に応じた電荷を減算した電荷が、積分器１７２の入力側容量に蓄えられる。つまり、２次ＦＦ型ΔΣ変調回路の入力信号と出力信号との減算が行われ、差分信号が生成される。
【０１６３】
積分器１７２の入力側容量の電荷は、Ｐｈ２において、演算増幅器の出力端子から非反転入力端子との間の帰還容量に転送される。つまり、差分信号が積分され、差分積分信号が出力される。
【０１６４】
次に、差分積分信号は、積分器１７３に入力され、さらに積分される。また、差分積分信号は、フィードフォワードパスｂにより直接加算器１７４に入力される。加算器１７４において、フィードフォワードパスa及びｂより伝達された信号と積分器１７３の出力信号とが加算されて、加算信号が出力される。
【０１６５】
そして、加算信号は、量子化器１７５のコンパレータに入力され、量子化基準信号と加算信号が大小比較されて、フリップフロップに出力される。ここで、量子化基準信号は、０Ｖ（グラウンド）である。そして、Ｐｈ１になったとき、フリップフロップは、差分積分信号と量子化基準信号（しきい値）との大小比較結果を１ビットの量子化信号として出力する。つまり、量子化器１７５は、差分積分信号が０Ｖ以上のとき、ハイレベルを出力し、０Ｖより小さいとき、ローレベルを出力する。
【０１６６】
量子化信号は、ＤＡＣ１７６のスイッチに入力される。ＤＡＣ１７６において、量子化信号がハイレベルのとき、基準信号Ｖｒｅｆが選択され、量子化信号がローレベルのとき、基準信号−Ｖｒｅｆが選択される。そして、次のサンプリング周期において、量子化信号をＤ／Ａ変換した信号は、入力信号から減算器１７１により減算される。このような動作を繰り返すことで、入力信号に応じたパルス密度変調信号が生成される。
【０１６７】
２次ＦＦ型ΔΣ変調回路の入力信号が小さくなる（誤差が大きくなる）と、パルス密度は濃くなり（パルスの数が増え）、大きくなる（誤差が小さくなる）と、パルス密度は薄くなる（パルスの数が減る）。
【０１６８】
また、上述した動作により、入力信号が０Ｖより小さいとき、パルス密度変調信号は、一回ハイレベルになった後、必ずローレベルになる。このとき、ハイレベルの期間は、サンプリング周期であり固定である。一方、入力信号が０Ｖより大きいとき、パルス密度変調信号は、一回ローレベルになった後、必ずハイレベルになる。このとき、ローレベルの期間は、サンプリング周期であり固定である。
以上が、２次ＦＦ型ΔΣ変調回路の動作説明である。
【０１６９】
２次ＦＦ型ΔΣ変調回路を用いたスイッチング電源回路は、上述のように、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、さらなる早い応答速度を実現することができる。また、信号伝達関数が１であり、パルス密度変調信号に遅延が生じないので、スイッチング電源回路においてパルス密度変調信号の遅延に起因する発振ループが形成されない。
【０１７０】
つまり、エラーアンプの出力信号に対応し、スイッチング電源回路の所望の出力電圧からの誤差が０になるような量子化信号、すなわち、パルス密度信号が遅延することなくＤＣ／ＤＣ変換回路（電圧コンバータ部）に反映されるので、量子化信号が反映されるまでの間、ＤＣ／ＤＣ変換回路が余分に昇圧もしくは降圧することがない。よって、所望の出力電圧からの誤差が小さくなる。つまり、遅延に起因する誤差がエラーアンプに伝達されない。
【０１７１】
さらに、ノイズ伝達関数が２次の微分特性を有するので、信号帯域（低周波帯域）におけるＳＮＤＲがさらに高くなるので、１次ＦＦ型ΔΣ変調器を用いたスイッチング電源回路よりもリップルが小さくなるという効果を奏する。すなわち、量子化ノイズがより高周波帯域にシェーピングされるため、ＤＣ／ＤＣ変換回路におけるインダクタと容量とで形成されるリアクタンスフィルタによって、量子化ノイズを減衰させることができる。したがって、スイッチング電源回路の出力信号にリップルはさらに小さくなる。
【０１７２】
図２１（ａ），（ｂ）は、従来のフィードバック（ＦＢ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形と、２次フィードフォワード（ＦＦ）型ΔΣ変調回路を用いたスイッチング電源回路の出力電圧波形とを比較するための図で、図２２（ａ），（ｂ）は、その拡大図である。図２２（ａ）に示したＦＢ型ΔΣ変調回路の出力電圧波形のリップル（ｒｉｐｐｌｅ；脈動成分）が大きいのに対して、図２２（ｂ）に示した２次ＦＦ型ΔΣ変調回路の出力電圧波形のリップルが極めて小さいことがわかる。また、図１８（ｂ）に示した１次ＦＦ型ΔΣ変調回路の出力電圧波形のリップリよりも、図２２（ｂ）に示した２次ＦＦ型ΔΣ変調回路の出力電圧波形のリップルの方が小さいことはわかる。つまり、１次ＦＦ型ΔΣ変調回路よりも２次ＦＦ型ΔΣ変調回路のリップルの方が改善されていることが分かる。
【０１７３】
以上は、２次ＦＦ型ΔΣ変調回路について説明したが、Ｎ次ＦＦ型ΔΣ変調回路について、図示していないが以下に説明する。
【０１７４】
フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、このＮ段目の積分器の出力側に接続された加算器と、この加算器の出力側に接続された量子化器と、この量子化器の出力側に接続され、この量子化器の出力デジタル信号をアナログ信号に変換して１段目の積分器にフィードバックするデジタル／アナログ変換回路と、入力アナログ信号からデジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、入力アナログ信号を直接加算器に入力させる第１のフィードフォワードパスと、１段目の積分器からＮ−１段目までの出力信号を加算器に直接入力する第１乃至第Ｎ−１のフィードフォワードパスとを備えている。
【０１７５】
このように、Ｎ次の場合も、１次や２次の場合と同様に、フィードフォワードパスがＮ個あり、積分器が初段からＮ段まで、Ｎ個カスケード接続されている。そして、各積分器の出力が加算器により加算され、量子化器にて、量子化される。量子化された量子化信号は、ＤＡＣに入力され、アナログ信号に変換される。そして、入力信号と減算されて、初段の積分器に入力される。
【０１７６】
伝達関数は、１次と２次の場合と同様に導かれ、次式となる。
【０１７７】
Ｙ（Ｚ）＝Ｘ（Ｚ）＋（１−Ｚ-1）NＥ（Ｚ）
すなわち、ＳＴＦとＮＴＦはそれぞれ以下の式で表される。
【０１７８】
ＳＴＦ＝１
ＮＴＦ＝（１−Ｚ-1）N
この式から分かるように、ＳＴＦは、遅延がなく、ＮＴＦはＮ次の微分特性を有する。したがって、信号帯域の中心周波数付近で量子化ノイズが著しく減少していることが分かる。つまり、リップルをさらに低減できるという効果を奏する。
【０１７９】
以上のように、スイッチング電源回路の高性能化の要求に対して高効率化及び高速過渡応答をΔΣ変調制御により実現でき、小型化及び低コスト化を図るようにし、クロスレギュレーションの影響を小さくした単一インダクタ多出力ＤＣ／ＤＣ変換回路を備えたスイッチング電源回路を実現することが可能になった。
【符号の説明】
【０１８０】
１ 入力直流電源
２１ 第１の主スイッチ
２２ 第２の主スイッチ
３１ インダクタ
５１ 第１の整流手段
５２ 第２の整流手段
６１ 第１の平滑手段
６２ 第２の平滑手段
７１ 第１の負荷
７２ 第２の負荷
８１ 制御回路
９０ 検出回路
９１ ＰＷＭ回路
９２ 論理回路
１０１ ＤＣ／ＤＣ変換回路（ＤＣ／ＤＣコンバータ）
１０２ エラーアンプ
１０３ コンパレータ
１０４ のこぎり発生回路
１０５ ＰＷＭ回路
１０６ ドライブ回路
１０７，１１２ 制御回路
１１１ ＦＢ型ΔΣ変調回路
１２１，１３１，１３３ 減算器
１２２ 積分器（ローパスフィルタ回路：ＬＰＦ）
１２３ 量子化器（Ａ／Ｄコンバータ；ＡＤＣ）
１２４，１３６，１３７ ＤＡＣ（Ｄ／Ａコンバータ）
１３２ １段目の積分器
１３４ ２段目の積分器
１３５ ＡＤＣ
１４１ａ，１４１ｂ ２出力ＤＣ／ＤＣ変換回路
１４２ 単一インダクタ２出力ＤＣ／ＤＣ変換回路
１５０ 単一インダクタ２出力ＤＣ／ＤＣ変換回路（デュアル昇圧コンバータ）
１５１ 第１のエラーアンプ（誤差増幅器）
１５２ 第２のエラーアンプ（誤差増幅器）
１５３ 第１のΔΣ変調回路
１５４ 第２のΔΣ変調回路
１５５ ドライブ回路
１６１，１７１ 減算器
１６２ 積分器（ＬＰＦ）
１６３，１７４ 加算器
１６４，１７５ ＡＤＣ（アナログ／デジタル変換回路）
１６５，１７６ ＤＡＣ（デジタル／アナログ変換回路）
１７２ １段目の積分器
１７３ ２段目の積分器
８０１，８０２，８０３，８０４ 抵抗
８０５，８０６ 誤差増幅器
８０７ 基準電圧源
８０８ 発振回路
８０９，８１０ 比較器
８１１，８１２ ＡＮＤ回路
８１３ Ｔフリップフロップ
８１４ ＯＲ回路
８１５ ＮＯＲ回路
【特許請求の範囲】
【請求項１】
単一インダクタ多出力ＤＣ／ＤＣ変換回路を制御するスイッチング電源回路において、
入力信号を出力信号に変換する単一インダクタ多出力ＤＣ／ＤＣ変換回路と、
該単一インダクタ多出力ＤＣ／ＤＣ変換回路の前記出力信号を入力し、該単一インダクタ多出力ＤＣ／ＤＣ変換回路を制御するΔΣ変調回路と
を備えていることを特徴とするスイッチング電源回路。
【請求項２】
前記ΔΣ変調回路が、フィードフォワード型ΔΣ変調回路であることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする請求項２に記載のスイッチング電源回路。
【請求項４】
前記単一インダクタ多出力ＤＣ／ＤＣ変換回路が、単一インダクタｎ出力ＤＣ／ＤＣ変換回路であって、該単一インダクタｎ出力ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をｎ個の前記フィードフォワード型ΔΣ変調回路に出力するｎ個のエラーアンプと、前記ｎ個のフィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする請求項２又は３に記載のスイッチング電源回路。
【請求項５】
前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項６】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする請求項５に記載のスイッチング電源回路。
【請求項７】
前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記積分器が、第２のスイッチと容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、
前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第１の抵抗と前記積分器の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第３のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第３のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする請求項６に記載のスイッチング電源回路。
【請求項８】
前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項９】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする請求項８に記載のスイッチング電源回路。
【請求項１０】
前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記１段目の積分器が、第２のスイッチと第１の容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、
前記１段目の積分器が、第３のスイッチと第２の容量と第２の演算増幅器とを備え、前記１段目の積分器の出力を積分し、
前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第１の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第２の抵抗と前記２段目の積分器の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第４のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第４のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする請求項９に記載のスイッチング電源回路。
【請求項１１】
前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）あることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項１２】
前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第１乃至第Ｎ−１のフィードフォワードパスとを備えていることを特徴とする請求項１１に記載のスイッチング電源回路。
【請求項１】
単一インダクタ多出力ＤＣ／ＤＣ変換回路を制御するスイッチング電源回路において、
入力信号を出力信号に変換する単一インダクタ多出力ＤＣ／ＤＣ変換回路と、
該単一インダクタ多出力ＤＣ／ＤＣ変換回路の前記出力信号を入力し、該単一インダクタ多出力ＤＣ／ＤＣ変換回路を制御するΔΣ変調回路と
を備えていることを特徴とするスイッチング電源回路。
【請求項２】
前記ΔΣ変調回路が、フィードフォワード型ΔΣ変調回路であることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
前記フィードフォワード型ΔΣ変調回路の信号伝達関数が１であり、該フィードフォワード型ΔΣ変調回路より出力されるパルス密度変調信号に遅延がなく、該遅延に起因する出力電圧波形のリップルが低減されることを特徴とする請求項２に記載のスイッチング電源回路。
【請求項４】
前記単一インダクタ多出力ＤＣ／ＤＣ変換回路が、単一インダクタｎ出力ＤＣ／ＤＣ変換回路であって、該単一インダクタｎ出力ＤＣ／ＤＣ変換回路の出力電圧に対応する分圧電圧との差分を増幅した誤差信号をｎ個の前記フィードフォワード型ΔΣ変調回路に出力するｎ個のエラーアンプと、前記ｎ個のフィードフォワード型ΔΣ変調回路より出力されたパルス密度変調信号が入力されるドライブ回路とを備えていることを特徴とする請求項２又は３に記載のスイッチング電源回路。
【請求項５】
前記フィードフォワード型ΔΣ変調回路の次数が１次であることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項６】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる積分器と、該積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路から出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させるフィードフォワードパスとを備えていることを特徴とする請求項５に記載のスイッチング電源回路。
【請求項７】
前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記積分器が、第２のスイッチと容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、
前記加算器が、前記入力アナログ信号がフィードフォワードパスにより入力される第１の抵抗と前記積分器の出力が入力される第２の抵抗と第２の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第３のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第３のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成するものであることを特徴とする請求項６に記載のスイッチング電源回路。
【請求項８】
前記フィードフォワード型ΔΣ変調回路の次数が２次であることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項９】
前記フィードフォワード型ΔΣ変調回路が、低い周波数の入力アナログ信号を通過させる１段目の積分器と、該１段目の積分器の出力側に接続された２段目の積分器と、該２段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器からの出力信号を前記加算器に直接入力する第２のフィードフォワードパスとを備えていることを特徴とする請求項８に記載のスイッチング電源回路。
【請求項１０】
前記減算器が、第１のスイッチを備え、前記入力アナログ信号と前記出力デジタル信号をデジタル／アナログ変換した信号との差分をとり、
前記１段目の積分器が、第２のスイッチと第１の容量と第１の演算増幅器とを備え、前記差分を積分した差分積分信号を出力し、
前記１段目の積分器が、第３のスイッチと第２の容量と第２の演算増幅器とを備え、前記１段目の積分器の出力を積分し、
前記加算器が、前記入力アナログ信号が第１のフィードフォワードパスより入力される第１の抵抗と前記１段目の積分器の出力が第２のフィードフォワードパスより入力される第２の抵抗と前記２段目の積分器の出力が入力される第３の抵抗と第３の演算増幅器と帰還抵抗とを備え、
前記量子化器が、コンパレータとフリップフロップとを備え、量子化基準信号と前記加算器の信号レベルを大小比較して量子化信号を出力し、
前記デジタル／アナログ変換回路が、２つの基準信号を選択する２つの第４のスイッチを備え、前記量子化信号である前記出力デジタル信号を帰還して前記量子化信号に同期して、前記出力デジタル信号の論理値に応じた基準信号を前記第４のスイッチにより選択し、前記出力デジタル信号をデジタル／アナログ変換した信号を生成することを特徴とする請求項９に記載のスイッチング電源回路。
【請求項１１】
前記フィードフォワード型ΔΣ変調回路の次数がＮ次（Ｎは３以上の整数）あることを特徴とする請求項２，３又は４に記載のスイッチング電源回路。
【請求項１２】
前記フィードフォワード型ΔΣ変調回路が、１段目からＮ段目までカスケード接続される１段目乃至Ｎ段目の積分器と、該Ｎ段目の積分器の出力側に接続された加算器と、該加算器の出力側に接続された量子化器と、該量子化器の出力側に接続され、該量子化器の出力デジタル信号をアナログ信号に変換して前記１段目の積分器にフィードバックするデジタル／アナログ変換回路と、前記入力アナログ信号から前記デジタル／アナログ変換回路より出力されたアナログ信号を減算する減算器と、前記入力アナログ信号を直接前記加算器に入力させる第１のフィードフォワードパスと、前記１段目の積分器から前記Ｎ−１段目までの出力信号を前記加算器に直接入力する第１乃至第Ｎ−１のフィードフォワードパスとを備えていることを特徴とする請求項１１に記載のスイッチング電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−９５１６（Ｐ２０１３−９５１６Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１４０５１３（Ｐ２０１１−１４０５１３）
【出願日】平成２３年６月２４日（２０１１．６．２４）
【出願人】（５０４１４５３６４）国立大学法人群馬大学 (352)
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２４日（２０１１．６．２４）
【出願人】（５０４１４５３６４）国立大学法人群馬大学 (352)
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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