説明

スイッチング電源装置

【課題】ノイズを減少させて安定的に動作するスイッチング電源装置。
【解決手段】トランスTの一次巻線P1とスイッチング素子Q1との直列回路、Q1をオンオフさせる制御回路、トランスの二次巻線S1に発生した電圧を整流平滑する整流平滑回路D、C1、整流平滑回路の出力電圧と基準電圧との誤差電圧を制御回路に出力する誤差増幅回路OPを備え、制御回路は、Q1をオンオフさせる信号を生成する信号生成部OSC、OSCの出力信号からパルス数をカウントし、カウント値が所定値に達する毎に発振周波数を減算させる周波数減算器を備え、かつ、周波数を減算させた時のパルス信号が遅延されるように遅延時間を切り替えてQ1のオン時間を制御する遅延時間切替回路22を備える。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、入力された直流電圧を他の直流電圧に変換して出力するスイッチング電源装置に関する。
【背景技術】
【0002】
図6は、フライバック方式のDC/DCコンバータからなる従来のスイッチング電源装置の一般的な構成を示す図である。図6において、トランスTの一次巻線P1の一端は直流入力端子DCINに接続され、他端は、MOSFETからなるスイッチング素子Q1のドレインに接続される。スイッチング素子Q1のソースは、スイッチング電流検出用の抵抗Rsを介して接地され、ゲートは、フリップフロップFFの出力端子Qに接続される。
フリップフロップFFは、スイッチング素子Q1をオンオフさせる。スイッチング素子Q1のドレイン−直流入力端子間にはサージエネルギーを吸収するためのダイオードDd、コンデンサCd、抵抗Rdからなるスナバ回路が接続されている。
【0003】
トランスTの二次巻線S1にはダイオードDと出力コンデンサCoとからなる整流平滑回路が接続される。ダイオードDのアノードは、二次巻線S1の一端に接続され、二次巻線S1の他端は接地される。ダイオードDのカソードは出力コンデンサCoを介して接地されるとともに、直流出力端子DCOUTに接続される。
【0004】
直流出力端子DCOUTは、二次側に設けられたオペアンプOPの反転入力端子(−)に接続される。オペアンプOPの非反転入力端子(+)は、出力電圧設定用の基準電圧に接続される。オペアンプOPは、直流出力端子DCOUTの電圧と出力電圧設定用の基準電圧との誤差を増幅し、フィードバック信号FBとしてコンパレータCMP1の非反転入力端子(+)に出力する。コンパレータCMP1の反転入力端子(−)は、スイッチング素子Q1のソースと抵抗Rsとの接続点に接続され、抵抗Rsに発生する電圧OCPが入力される。コンパレータCMP1の出力は、インバータ20及びアンド回路21を介してフリップフロップFFのリセット端子Rに送られる。フリップフロップFFは、ワンショット回路11からのセット信号Sによりセットされ、インバータ20又はワンショット回路12からの信号をオア回路21で論理和をとったリセット信号Rによりリセットされる。
【0005】
発振器OSCは、スイッチング周波数と最大オンパルスを生成し、立上がりエッジパルスでワンショット回路11からフリップフロップFFのセット端子に入力し、立下りエッジパルスでオア回路21を介してリセット端子に入力する。
【0006】
次に、このように構成される従来のスイッチング電源装置の動作を説明する。図7は、従来のスイッチング電源装置の動作を示すタイミングチャートである。フリップフロップFFがセット信号Sによりセットされると、スイッチング素子Q1がオンする。DCIN→P1→Q1→Rs→接地(GND)という経路で電流が流れ、この電流の値は徐々に上昇する。これにより、電圧OCPも徐々に上昇する。
【0007】
電圧OCPのレベルがオペアンプOPからのフィードバック信号FBのレベルより大きくなると、コンパレータCMP1から出力されてインバータ20を介する信号はHレベルになり、オア回路21を介してリセット信号RがフリップフロップFFのリセット端子Rに出力される。フリップフロップFFがリセット信号Rによりリセットされると、スイッチング素子Q1がオフする。また、入力電流の経路が切断されるので、入力電流の値はゼロになり、これにより電圧OCPもゼロになる。さらに、電圧OCPがゼロになるので、コンパレータCMP1から出力されてインバータ20を介する信号はLレベルに変化し、リセット信号Rはパルス状になる。
【0008】
スイッチング素子がオン期間中にトランスTの一次巻線P1にはエネルギーが蓄積され、スイッチング素子のオフとともに、ダイオードDとコンデンサCoからなる整流平滑回路により直流出力電圧が出力され、図示しない負荷に電力が供給される。
【0009】
スイッチング素子のオフの時間が経過し、スイッチング素子のオン期間に蓄積されたトランスTのエネルギーが放出されると、一次巻線P1の電圧は自由振動を開始するので、電圧VDSが徐々に低下してくる。ここで、発振器OSCから次のオンパルス信号が生成され、ワンショット回路11は、発振器OSCからの信号の立ち上がりエッジをトリガにして所定幅のセット信号Sを生成してフリップフロップFFのS端子に入力する。これにより、フリップフロップFFはセットされ、スイッチング素子Q1をターンオンさせる。以降、前述した動作が繰り返される。
【0010】
このように、PWM方式のフライバックコンバータは、出力電力に応じてスイッチングオンデューティーが変化してオンパルス幅を制御する。即ち、出力電力が一定(変化しない)になる負荷状態では、一定となった電力に応じてスイッチングオンオフデューティーが固定される。
しかしながら、スイッチング周期を変化させて、スイッチング周波数のジッタを発生させると、フィードバック系の応答遅れがあるため、オンパルス幅をスイッチング周期に合わせて変化させることができない。
例えば、図8で示すスイッチング周期Tであったものを2倍のスイッチング周期2Tに長くするジッタの場合には、スイッチング周期2Tに対してオンパルスのデューティーは相対的に短くなり、1周期あたり1/2の出力電力しか供給できないことになる。ジッタ期間中t2だけ出力電圧が低下し、ジッタ期間t2が所定周期t1に戻ると出力電圧が上昇するので、リップル電圧が増加してしまう。
【0011】
この問題に対して、周波数可変型の発振器を用いてスイッチング周波数(発振周波数)を徐々に可変し、かつ、フィードバック電圧をスイッチング周波数に応じて変化させる電源回路であれば、フィードバック制御の応答遅れの影響をなくして、スイッチング周波数に応じたスイッチング電流を流せるので、リップル電圧の上昇を抑制させることができる。
【0012】
関連する技術として、特許文献1は、スイッチングレギュレータの汎用回路に、クロック発振器、パターンジェネレータ及びアッテネータ回路部品を追加している。これは、発振周波数の変更に合わせて、フィードバック制御電圧をアッテネータ回路のインピーダンスを変化させて出力電力を安定供給し、リップル電圧を抑制するものである。これにより、スイッチングノイズの大幅な削減と、リップル電圧の改善を図ることができるスイッチング電源装置を開示されている。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第7184283号公報
【発明の概要】
【発明が解決しようとする課題】
【0014】
しかしながら、上述した従来のスイッチング電源装置に使用されているジッタ方式のフライバックコンバータ回路は、意図的にフィードバック制御電圧をインピーダンス変化することで応答を早めている。従って、可変幅を細かく調整するには、パターンジェネレータの複数の出力信号Mnと同期した複数のアッテネータ素子がn個必要になり、大規模な構成となってしまう。
また、パターンジェネレータの複数の出力信号Mnを数個に絞った場合には、発振周波数のジッタ範囲を狭めるか、あるいはフィードバック制御系の応答を早める調整が必要であり、EMIノイズ低減効果を縮小するか、フィードバック制御系の安定性を失うことになる。
【0015】
本発明の課題は、EMIノイズを減少させてフィードバック制御系の安定性を失うことなく安定的なリップル電圧を得ることが可能なスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【0016】
上記課題を解決するために、本発明に係るスイッチング電源装置は、直流電源の両端にトランスの一次巻線とスイッチング素子とが直列に接続された直列回路と、
前記スイッチング素子をオンオフさせる制御回路と、
前記トランスの二次巻線に発生した電圧を整流及び平滑する整流平滑回路と、
前記整流平滑回路の出力電圧と基準電圧との誤差電圧を増幅して前記制御回路に出力する誤差増幅回路とを備え、
前記制御回路は、前記スイッチング素子をオンオフさせる信号を出力する信号生成部と、
前記信号生成部から出力された信号により前記スイッチング素子がオンされた回数をカウントするカウンタと、
前記カウンタによるカウント値が所定値に達する毎に、前記スイッチング素子のオンオフを減算する周波数減算器と、
前記周波数減算器で減算される直前のパルス信号において、前記スイッチング素子をオフさせる信号が遅延されて出力されるように遅延時間を切り替えて前記信号出力部を制御する遅延時間切替回路と、を備えることを特徴とする。
【発明の効果】
【0017】
本発明によれば、所定間隔で発振周波数(スイッチング周期)にジッタを発生させ、ノイズを減少させてかつリップル電圧を安定的に得られることができる。
【図面の簡単な説明】
【0018】
【図1】本発明の実施例1に係るスイッチング電源装置の構成を示すブロック図である。
【図2】本発明の実施例1に係るスイッチング電源装置の動作を示すタイミングチャートである。
【図3】本発明の実施例1に係るスイッチング電源装置の遅延時間切替回路の一例を詳細に示す回路図である。
【図4】本発明の実施例2に係るスイッチング電源装置の構成を示すブロック図である。
【図5】本発明の実施例2に係る遅延時間切替回路の例を詳細に示す回路図である。
【図6】従来のスイッチング電源装置を説明するための図である。
【図7】従来のスイッチング電源装置の動作を示すタイミングチャートである。
【図8】従来のスイッチング電源装置にてジッタ動作を行った場合のスイッチング電流波形である。
【発明を実施するための形態】
【0019】
以下、本発明の実施の形態に係るスイッチング電源装置を、図面を参照しながら詳細に説明する。
【0020】
本発明においては、スイッチング電流を基にフィードバック制御を行うスイッチング電源装置におけるスイッチング周波数を強制的に切り替えるが、スイッチング周波数の切り替えで相対的にオンデューティーが変わることを抑制するものである。ここで、スイッチング周波数の切り替えは、発振器から生成されたパルス信号の数をカウントし、所定数毎に本来のパルス信号の数よりも間引いたパルス信号を生成し、スイッチング素子のスイッチング周波数を変化させる。間引いたパルス信号を生成すると同時に、パルス信号のオンパルスに所定の遅延時間を加えて、オンデューティーが変化しないように補正するものである。
【実施例1】
【0021】
図1は、本発明の実施例1に係るスイッチング電源装置の構成を示す図である。なお、図1においては、図5に示す従来のスイッチング電源装置と同一部分には同一符号を付しその説明を省略し、図5に示す従来のスイッチング電源装置と異なる部分を説明する。
【0022】
本発明の実施例1に係るスイッチング電源装置は、図5に示した従来のスイッチング電源装置に、周波数減算器30および遅延時間切替回路22が追加されている。
【0023】
周波数減算器30は、発振器OSCから生成されたパルス信号の数をカウントし、所定数毎に本来のパルス信号の数よりも間引いたパルス信号を生成する。
図1に示すように周波数減算器30は、カウンタA、カウンタBおよびスイッチ33から構成されている。カウンタAは、例えば2分周の機能を持ち、カウンタAの出力により、スイッチ33をオンオフする。発振器OSCから生成されたパルス信号はカウンタAの動作により2分周のパルス信号がスイッチ33を介してフリップフロップFFのセット端子に出力される。カウンタBは例えば10回のカウント毎にカウンタAをセット、リセットさせる機能を備え、カウンタBの出力が遅延時間切替回路22の遅延時間の切替を行う。
【0024】
遅延時間切替回路22は、周波数減算器30のカウンタBから送られてくる切替信号に応じて、コンパレータCMP1からインバータ20を介して送られてくる信号cmp_outの遅延時間を、例えばゼロ時間0(s)または所定時間t(s)に切り替える。なお、遅延時間切替回路22は、時定数回路で構成することができる。この場合、遅延時間の切替は、時定数の切替によって行われる。遅延時間切替回路22から出力された信号は、リセット信号RとしてフリップフロップFFのリセット端子Rに出力される。この遅延時間切替回路22については、後に詳細に説明する。
【0025】
周波数減算器30のカウンタB32出力は、カウンタAをセットさせると同時に、遅延時間切替回路22の遅延時間を所定時間t(s)に切り替える。すなわち、セットされたカウンタAによりパルス信号が間引かれ、発振の周期が2倍に切り替わったと同時に、遅延時間切替回路22の遅延時間を所定時間t(s)とすることで、スイッチング素子Q1のゲートパルス信号のオンデューティーに影響を与えないように補正するものである。
【0026】
次に、このように構成される実施例1に係るスイッチング電源装置の動作を、図2に示すタイミングチャートを参照しながら説明する。図2に示したタイミングチャートでは、カウンタAからの切替信号は、カウント数が2をカウントする毎にスイッチオフされる場合を示している。
【0027】
図2のタイミングチャートにおけるスイッチング周期(発振周期)が長い期間2Tにおいて、周波数減算器30のカウンタB32出力は、Hレベルの信号を出力し、カウンタA31をセット状態にし、遅延時間切替回路22へ切替信号が送られ、遅延時間が所定時間t(s)側になるように切り替えられる。カウンタA31は発振器OSCからのパルス信号を2回に1回の割合に減じてワンショット回路11、12へ出力する。ワンショット回路11から出力されるパルス信号(セット信号S)がフリップフロップFFのセット端子Sに入力されると、フリップフロップFFは、出力端子からHレベルの信号を出力する。これにより、スイッチング素子Q1がオンし、スイッチング電流が抵抗Rsに流れる。抵抗Rsの電圧降下、すなわち電圧OCPのレベルがオペアンプOPからのフィードバック信号FBのレベルより大きくなると、コンパレータCMP1からLレベルのcmp_outが出力される。信号cmp_outは、所定時間t(s)だけ遅延されて、オア回路21を介してリセット信号RがフリップフロップFFのリセット端子Rに出力される。このため、スイッチング素子Q1のオン幅は所定時間t(s)だけ延び、スイッチング電流が増加する。従って、スイッチング周期を2倍に変更しても、スイッチング素子Q1のオン幅を伸ばして、単位時間あたりのエネルギーが変化しないようにすることで、出力への供給電力を安定にすることができる。フライバック方式のスイッチング電源装置の1周期あたりのエネルギーUは、トランスTのインダクタンスLとスイッチング電流ピーク値の2乗の積の1/2に相当し、1/2LI2であるので、周期を2倍にした場合のスイッチング電流ピーク値を√2倍にすればよい。
すなわち、スイッチング電流ピーク値はスイッチング素子Q1のオン時間に比例するので、遅延時間切替回路22の所定時間t(s)をスイッチング素子Q1のオン幅の√2倍に設定する。
【0028】
また、図示しないが、カウンタB32出力がLレベル信号に切り替わると、カウンタA31をリセット状態にし、遅延時間切替回路22へ切替信号が送られ、遅延時間がゼロ時間0(s)側になるように切り替えられるので、長い周期2Tの次は通常の周期Tに戻る。なお、カウンタB32から切替信号が出力されるまでのカウント数を任意に選ぶことにより、長い周期2Tに切り替えられるように設定できる。
【0029】
次に、遅延時間切替回路22の詳細を説明する。図3(a)は、従来のスイッチング電源装置のように遅延時間切替回路22が存在しない場合に、コンパレータCMP1の出力端子からインバータ20とオア回路21を介してフリップフロップFFのリセット端子Rに至る経路を示す回路図であり、図3(b)は、遅延時間切替回路22が存在する場合の経路を示す回路図である。なお、図3(b)は、インバータ20と遅延時間切替回路22とが一体となった回路を示している。
【0030】
遅延時間切替回路22は、P型およびN型のC−MOSからなり、コンパレータCMP1の出力は、初段のC−MOSの入力に接続され、入力信号を反転した信号が出力される。2段目のC−MOSの入力端子には、さらに、直列接続された2つのP型MOSのうちの下段のP型MOSPLのゲートが接続され、上段のP型MOSPHのゲートは遅延時間切替回路22の切替信号の入力端子Aに接続されている。上段のP型MOSのソースは電源Vccに接続される。
【0031】
周波数減算器30のカウンタB32からの切替信号がLレベルの場合は、「遅延なし」で動作する。ここで、遅延時間切替回路22の入力端子AにカウンタB32からLレベルの信号が入力されると、2つのP型MOSのうちの上段のP型MOSPHがオンになるので、初段のC−MOSの入力がLレベルになることにより、2つのP型MOSからHレベルの信号が出力され、次段のC−MOSのN型MOSのゲート−ソース間の容量によって形成される図示しない時定数コンデンサCtが遅延なく充電される。また、同時に初段のC−MOSのP型MOSからHレベルの信号が出力されるが、時定数抵抗Rtを介して信号が出力されるため、2つのP型MOSによる充電効果が高い。これにより、遅延なくインバータ20からHレベルの信号が出力される。
【0032】
次に、カウンタB32からの信号がHレベルの場合は、「遅延」で動作することになり、2つのP型MOSの上段のP型MOSPHがオフに切り替わる。この状態で、コンパレータCMP1の出力がLレベルになると初段のC−MOSの出力がHレベルに反転する。この場合、2つのP型MOSによる図示しない時定数コンデンサCtへの充電は行われず、初段のC−MOSのP型MOSから時定数抵抗Rtを介して2段目のC−MOSからの時定数コンデンサCtへの充電となる。したがって、時定数抵抗Rtと時定数コンデンサCtとによる遅延時間t(s)が生じ、フリップフロップFFのリセット端子Rへ送られるHレベルの信号が遅延される。
【0033】
以上のように、カウンタB32からの信号により遅延時間を2段階に切り替えることができる。従って、スイッチング周期をTと2Tに分散することでジッタ効果が得られ、EMIノイズの平均値を減少させることが可能となり、かつ、スイッチング周期の2Tに同期してスイッチング素子Q1のオンパルス幅を√2倍の遅延時間t(s)分延長させることにより、1周期あたりのエネルギー量を保てるので、リップル電圧の増大を抑制することが可能になる。
【実施例2】
【0034】
実施例1では、遅延時間t(s)は1つの固定された時間であるが、よりスイッチング素子Q1のオンパルス幅に合わせた遅延時間を得る実施例2を説明する。
図4は、実施例2に係るスイッチング電源装置の構成を示すブロック図である。また、図5は、実施例2の遅延時間切替回路22aを詳細に示す回路図である。遅延時間は、「遅延なし」、「遅延中」および「遅延大」の3段階で切り替えることができる。
【0035】
図4のスイッチング電源装置の構成を示すブロック図において実施例1と異なるのは、コンパレータCMP2,基準電圧Vmが追加され、遅延時間切替回路22aに変更されている。
コンパレータCMP2の反転端子には基準電圧Vmの正極電圧が接続され、非反転端子はスイッチング素子Q1のソースと抵抗Rsの接続点及びコンパレータCMP1の反転端子と接続されている。コンパレータCMP2の出力端子は、遅延時間切替回路22aのB端子に接続されている。また、基準電圧Vmの負極電圧は抵抗Rsの他端と接地(GND)に接続されている。 コンパレータCMP2は、抵抗Rsの電圧降下と基準電圧Vmとを比較し、抵抗Rsに流れるスイッチング電流値が、2次側へ供給する出力電力の約1/2より大きい場合に、Hレベル信号を出力するように設定されている。
【0036】
遅延時間切替回路22aにおいて、図3に示す回路と異なる構成部分は、初段のC−MOSのP型MOSとN型MOSのドレイン間の時定数抵抗Rtを時定数抵抗Rt1に変更し、さらに、2つのP型MOS(Ph,PL)を追加し、追加した下段のP型MOSPLのドレイン端子を、時定数抵抗Rt2を介して初段のC−MOSの出力端子に接続した点である。
【0037】
追加した2つのP型MOS(Ph,Pl)のうちの上段のP型MOSPhのゲートには新たな入力端子Bを設け、コンパレータCMP2からの信号を入力する。ここで、コンパレータCMP2から送られてくる信号が入力端子Bに入力される。
すなわち、2次側へ供給する電力が定格電力の1/2未満となる場合には、入力端子BにLレベル信号が入力され、定格電力の1/2以上となる場合にHレベル信号が入力される。
【0038】
まず、周波数減算器30のカウンタB32から入力端子AにLレベルの信号が入力されている場合は、入力端子Bのレベル信号に関わらず、「遅延なし」となる。次にカウンタB32から入力端子AにHレベル、入力端子BにLレベルの信号が入力されている場合は、遅延時間は時定数抵抗Rt1とRt2との並列接続の抵抗値と、図示しない時定数コンデンサCtとにより決定される時間tm(s)(「遅延中」)となる。さらにカウンタB32から入力端子Aおよび入力端子Bの両方にHレベルの信号が入力されている場合は、時定数抵抗Rt1と時定数コンデンサCtとで決定される時間t(s)(「遅延大」)となり、最も遅延された時間になる。
【0039】
以上のように、コンパレータCMP2からの信号と、カウンタB32からの信号により遅延時間を3段階に切り替えることができる。また、コンパレータCMP2からの信号により、周期を2Tとした場合の遅延時間を供給電力の大きさに合わせて選択できるので、周波数をジッタさせた場合のリップル電圧の変動をよりきめ細かく抑制することができる。
また、実施例1と同様に、周波数をジッタさせることでEMIノイズの平均値を減少させることが可能となる。
【産業上の利用可能性】
【0040】
本発明は、EMIノイズの平均値の減少および安定的な動作が要求されるスイッチング電源装置に適用可能である。
【符号の説明】
【0041】
11、12 ワンショット回路
20 インバータ
22 遅延時間切替回路
30 周波数減算器
T トランス
Q1 スイッチング素子
Rt,Rt1,Rt2 時定数抵抗
C コンデンサ
Co 出力コンデンサ
D ダイオード
CMP1,CMP2 コンパレータ
OP オペアンプ
FF フリップフロップ

【特許請求の範囲】
【請求項1】
直流電源の両端にトランスの一次巻線とスイッチング素子とが直列に接続された直列回路と、
前記スイッチング素子をオンオフさせる制御回路と、
前記トランスの二次巻線に発生した電圧を整流及び平滑する整流平滑回路と、
前記整流平滑回路の出力電圧と基準電圧との誤差電圧を増幅して前記制御回路に出力する誤差増幅回路とを備え、
前記制御回路は、
前記スイッチング素子をオンオフさせる信号を生成する信号生成部と、
前記信号出力部から出力された信号により前記スイッチング素子がオンされた回数をカウントするカウンタと、
前記カウンタによるカウント値が所定値に達する毎に、前記スイッチング素子のオンオフを減算する周波数減算器と、
前記周波数減算器で減算される直前のパルス信号において、前記スイッチング素子をオフさせる信号が遅延されて出力されるように遅延時間を切り替えて前記信号出力部を制御する遅延時間切替回路と、を備えることを特徴とするスイッチング電源装置。
【請求項2】
前記遅延時間切替回路は、時定数の切替により遅延時間を切り替える時定数回路からなることを特徴とする請求項1記載のスイッチング電源装置。
【請求項3】
前記遅延時間切替回路は、複数のC−MOSにより形成される時定数回路の時定数を変化させることにより遅延時間を切り替えることを特徴とする請求項1または請求項2記載のスイッチング電源装置。
【請求項4】
前記遅延時間切替回路は、前記スイッチング電源装置が供給する電力量に合わせて、遅延時間を切り替えることを特徴とする請求項1乃至請求項3記載のスイッチング電源装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【公開番号】特開2013−74746(P2013−74746A)
【公開日】平成25年4月22日(2013.4.22)
【国際特許分類】
【出願番号】特願2011−212851(P2011−212851)
【出願日】平成23年9月28日(2011.9.28)
【出願人】(000106276)サンケン電気株式会社 (982)
【Fターム(参考)】