スイッチング駆動回路とスイッチング回路
【課題】 高調波ノイズを低減するとともにスイッチング損失の増大も抑制する技術を提供すること。
【解決手段】 スイッチング駆動回路１１は、トランジスタＴｒ１０のゲート電圧Ｖｇを切り換えることによってトランジスタＴｒ１０のドレイン電極とソース電極間を導通状態と非導通状態の間で時間的に切り換える。スイッチング駆動回路１１は、トランジスタＴｒ１０のドレイン電極Ｄとゲート電極Ｇの間に接続される可変容量素子１４を備えている。その可変容量素子１４の容量は、トランジスタＴｒ１０のドレイン電極Ｄとゲート電極Ｇの間の電位差が増加すると低下することを特徴としている。
【解決手段】 スイッチング駆動回路１１は、トランジスタＴｒ１０のゲート電圧Ｖｇを切り換えることによってトランジスタＴｒ１０のドレイン電極とソース電極間を導通状態と非導通状態の間で時間的に切り換える。スイッチング駆動回路１１は、トランジスタＴｒ１０のドレイン電極Ｄとゲート電極Ｇの間に接続される可変容量素子１４を備えている。その可変容量素子１４の容量は、トランジスタＴｒ１０のドレイン電極Ｄとゲート電極Ｇの間の電位差が増加すると低下することを特徴としている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタのゲート電圧を切り換えることによってトランジスタの主電極間を導通状態と非導通状態の間で時間的に切り換えるスイッチング駆動回路に関する。本発明はまた、そのスイッチング駆動回路を有するスイッチング回路にも関する。
【背景技術】
【０００２】
図７に、従来のＤＣ−ＤＣコンバータ回路１００の回路図の概略を示す。ＤＣ−ＤＣコンバータ回路１００は、直流電源Ｖ１００と、インダクタンス素子Ｌ１００と、ダイオードＤ１００と、コンデンサＣ１００と、負荷素子Ｒ１００と、トランジスタＴｒ１００と、スイッチング駆動回路１０１を備えている。
【０００３】
インダクタンス素子Ｌ１００とトランジスタＴｒ１００は、直流電源Ｖ１００に直列に接続されている。負荷素子Ｒ１００は、トランジスタＴｒ１００に並列に接続されている。ダイオードＤ１００は電流の逆流防止用に設けられており、コンデンサＣ１００は電荷チャージ用に設けられている。スイッチング駆動回路１０１は、トランジスタＴｒ１００のゲート電圧Ｖｇを切換えることによって、トランジスタＴｒ１００のドレイン電極Ｄとソース電極Ｓの間を導通状態と非導通状態の間で時間的に切換える。スイッチング駆動回路１０１は、制御回路１０２とゲート抵抗１０３を備えている。スイッチング駆動回路１０１は、制御回路１０２が生成する制御電圧Ｖｉｎからゲート電圧Ｖｇを生成し、トランジスタＴｒ１００のゲート電極Ｇに印加する。
【０００４】
図８に示すように、ＤＣ−ＤＣコンバータ回路１００では、トランジスタＴｒ１００がオンしているときに、インダクタンス素子Ｌ１００には電流の変化を妨げる向きに電圧が発生する。次に、トランジスタＴｒ１００がオフすると、トランジスタＴｒ１００のインピーダンスが高くなり、インダクタンス素子Ｌ１００に流れる電流が減ろうとする。この時、インダクタンス素子Ｌ１００には、図９に示す向きの電圧が発生する。これにより、負荷素子Ｒ１００に印加される負荷電圧は、直流電源Ｖ１００の電圧とインダクタンス素子Ｌ１００に発生する電圧の合計となり、昇圧する。ＤＣ−ＤＣコンバータ回路１００は、直流電源Ｖ１００の電圧を昇圧して負荷電圧を生成し、負荷素子Ｒ１００に印加する。
【０００５】
このようなＤＣ−ＤＣコンバータ回路１００では、トランジスタＴｒ１００のスイッチングにより高調波ノイズが発生する。この高調波ノイズを抑制するためには、ドレイン電圧Ｖｄのスイッチング時の変化時間を長くする必要がある。
【０００６】
従来のＤＣ−ＤＣコンバータ回路１００では、ゲート抵抗１０３の抵抗値Ｒｇを高く設定することによってゲート電圧Ｖｇの変化時間を長くし、これにより、ドレイン電圧Ｖｄのスイッチング時の変化時間を長くしている。図１０に、ドレイン電圧Ｖｄの変化の様子を示す。「Ｔ」はドレイン電圧Ｖｄの一周期の時間を示す。「τ」は、パルス幅を示しており、トランジスタＴｒ１００がオフしている時間を示す。図１０に示すように、ゲート抵抗１０３の抵抗値Ｒｇの高く設定すると、ゲート電圧Ｖｇの立ち上がり及び立ち下がりが緩慢に変化し、ゲート電圧Ｖｇの変化時間Δｔが長くなる。
【０００７】
図１１は、図１０のスイッチング波形の高調波ノイズの周波数と振幅（ノイズレベル）の関係を示す。図１１の高調波ノイズは、スイッチング波形から自動的に決まる。この高調波ノイズは、３つの領域に分けられる。第１の領域Ｉは、低次の高調波からなる領域であり、周波数によらず高調波の振幅は一定である。第２の領域は、比較的低次の高調波からなる領域であり、周波数が増加すると−２０dB/decの傾きで減衰する。第３の領域は、高次の高調波からなる領域であり、周波数が増加すると−４０dB/decの傾きで減衰する。３つの領域を分ける周波数ｆ1，ｆ2は、ドレイン電圧Ｖｄのパルス幅τ、ドレイン電圧Ｖｄの立ち上がり又は立ち下がりの変化時間Δｔによって決定され、次式で表すことができる。
【０００８】
【数１】
【０００９】
【数２】
【００１０】
数２に示すように、高次の高調波ノイズを低減するためには、ドレイン電圧Ｖｄの変化時間Δｔを長くすることが有効である。ドレイン電圧Ｖｄの変化時間Δｔを長くすると、図１１に示す第２の領域IIと第３の領域IIIの境界（ｆ2）が左にシフトし、第３の領域IIIの高調波ノイズが低減される。
【００１１】
【特許文献１】特開２００４−１８７４６３号公報
【特許文献２】特開２００４−２４２４８４号公報
【特許文献３】特開２００７−２２８４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来技術では、ドレイン電圧Ｖｄの変化時間Δｔを長くするために、ゲート抵抗の抵抗値を増加させていた。しかし、ゲート抵抗の抵抗値を増加させると、ドレイン電圧Ｖｄとドレイン電流Ｉｄの双方が緩慢に変化し、スイッチング損失が増大してしまう。
本発明は、高調波ノイズを低減するとともにスイッチング損失の増大も抑制する技術を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明者らは、ドレイン電圧Ｖｄの変化時間Δｔを長くするために、ゲート抵抗の抵抗値を大きくするのではなく、ゲート・ドレイン間容量を大きくすることに着目した。ゲート・ドレイン間容量を大きくすると、ドレイン電圧Ｖｄの変化時間だけを長くし、ドレイン電流Ｉｄの変化時間は変化しない。即ち、本明細書で開示される技術は、ゲート・ドレイン間容量を大きくすることによって、ドレイン電圧Ｖｄの変化時間のみを長くし、電圧変化に起因する高調波ノイズを低減する。一方、本明細書で開示される技術では、ゲート抵抗の抵抗値を小さくすることができるので、ドレイン電流Ｉｄの変化時間は短くなる。このため、ドレイン電圧Ｖｄとドレイン電流Ｉｄの積で決まるスイッチング損失を低減することができる。さらに、本明細書で開示される技術では、ゲート・ドレイン間容量がドレイン電圧Ｖｄの増大に伴って低下する可変容量で構成されることを特徴としている。これにより、ドレイン電圧Ｖｄの変化は、最初はゆっくりと変化して後半で急峻に変化する（凹状の変化）。このようにドレイン電圧Ｖｄを変化させると、ドレイン電圧Ｖｄの変化時間を長く維持しながら、ドレイン電圧Ｖｄとドレイン電流Ｉｄの積で決まるスイッチング損失を低減することができる。本明細書で開示される技術を整理すると、（１）ゲート抵抗の抵抗値を小さくすることができるので、ドレイン電流Ｉｄが急峻に変化し、スイッチング損失を低下させることができる、（２）ゲート・ドレイン間容量を可変容量にすることでドレイン電圧Ｖｄの変化時間をゲート抵抗が大きい場合と同等の値に維持しながらもスイッチング損失を低下させることができる。この結果、本明細書で開示される技術は、高調波ノイズを低減するとともにスイッチング損失の増大を抑制することができる。
【００１４】
即ち、上記技術を具現化したスイッチング駆動回路は、トランジスタの高圧側電極とゲート電極の間に接続される可変容量素子を備えている。その可変容量素子の容量は、トランジスタの高圧側電極とゲート電極の間の電位差が増加すると低下することを特徴としている。スイッチング駆動回路で駆動されるトランジスタには、絶縁ゲート型トランジスタが用いられる。絶縁ゲート型トランジスタには、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）、IGBT（Insulated Gate Bipolar Transistor）が含まれる。トランジスタがMOSFETの場合、高圧側電極がドレイン電極である。トランジスタがIGBTの場合、高圧側電極がコレクタ電極である。
【００１５】
可変容量素子は、トランジスタの高圧側電極とゲート電極の間に接続されるダイオードを有しているのが好ましい。そのダイオードは、アノードがトランジスタのゲート電極に電気的に接続し、カソードがトランジスタの高圧側電極に電気的に接続することを特徴としている。
ダイオードは、アノードとカソードの間の電位差が増大すると、ｐｎ接合の空乏層幅が増大し、接合容量が低下する特性を有している。ダイオードは、本明細書で開示される可変容量素子に適した素子である。
【００１６】
可変容量素子に用いられるダイオードは、ＰＩＮダイオードであることが好ましい。ＰＩＮダイオードの接合容量の電圧依存性は、I層の効果でＰＮダイオードよりも大きい。ＰＩＮダイオードの接合容量は、アノードとカソードの間の電位差が増大すると、急激に低下する。このため、可変容量素子にＰＩＮダイオードを用いると、スイッチング損失を大幅に低減することができる。
【００１７】
本明細書で開示されるスイッチング駆動回路は、トランジスタの高圧側電極とゲート電極の間に接続されるとともに、前記ダイオードに直列に接続されている第２のダイオードをさらに有しているのが好ましい。その第２のダイオードは、アノードがトランジスタの高圧側電極に電気的に接続し、カソードがトランジスタのゲート電極に電気的に接続することを特徴としている。
第２のダイオードが設けられていると、トランジスタのゲート電極から高圧側電極に電流が流れるのを防止し、トランジスタのオン・オフ制御を安定化する。
【発明の効果】
【００１８】
本明細書で開示されるスイッチング駆動回路は、高調波ノイズを低減するとともにスイッチング損失の増大も抑制する。
【発明を実施するための最良の形態】
【００１９】
（第１実施形態）
図１に、ＤＣ−ＤＣコンバータ回路１０の回路図の概略を示す。ＤＣ−ＤＣコンバータ回路１０は、直流電源Ｖ１０と、インダクタンス素子Ｌ１０と、ダイオードＤ１０と、コンデンサＣ１０と、負荷素子Ｒ１０と、トランジスタＴｒ１０と、スイッチング駆動回路１１を備えている。
【００２０】
インダクタンス素子Ｌ１０とトランジスタＴｒ１０は、直流電源Ｖ１０に直列に接続されている。負荷素子Ｒ１０は、トランジスタＴｒ１０に並列に接続されている。ダイオードＤ１０は電流の逆流防止用に設けられており、コンデンサＣ１０は電荷チャージ用に設けられている。スイッチング駆動回路１１は、トランジスタＴｒ１０のドレイン電極Ｄとソース電極Ｓの間を導通状態と非導通状態の間で時間的に切り換えるためのものであり、制御回路１２とゲート抵抗１３と可変容量素子１４を備えている。制御回路１２は、制御電圧Ｖｉｎを生成する。スイッチング駆動回路１１は、制御電圧Ｖｉｎからゲート電圧Ｖｇを生成し、トランジスタＴｒ１０のゲート電極Ｇに印加する。
【００２１】
ＤＣ−ＤＣコンバータ回路１０では、トランジスタＴｒ１０がオンしているときに、インダクタンス素子Ｌ１０には電流の変化を妨げる向きに電圧が発生する（直流電源Ｖ１０側からトランジスタＴｒ１０側に向けて電圧が降下する）。次に、トランジスタＴｒ１０がオフすると、トランジスタＴｒ１０のインピーダンスが高くなり、インダクタンス素子Ｌ１０に流れる電流が減ろうとする。この時、インダクタンス素子Ｌ１０には、上記と逆向きの電圧が発生する（直流電源Ｖ１０側からトランジスタＴｒ１０側に向けて電圧が上昇する）。これにより、負荷素子Ｒ１０に印加される負荷電圧は、直流電源Ｖ１０の電圧とインダクタンス素子Ｌ１０に発生する電圧の合計となり、昇圧する。ＤＣ−ＤＣコンバータ回路１０は、直流電源Ｖ１０の電圧を昇圧して負荷電圧を生成し、負荷素子Ｒ１０に印加する。
【００２２】
スイッチング駆動回路１１は、可変容量素子１４を備えていることを特徴としている。可変容量素子１４は、トランジスタＴｒ１０のドレイン電極Ｄとゲート電極Ｇの間に接続されている。図２に、可変容量素子１４の容量と電圧の関係を示す。図２に示すように、可変容量素子１４は、両端の電位差が増加するとその容量Ｃｇｄが低下することを特徴としている。この例では、可変容量素子１４の容量は、ゲート・ドレイン間電圧が増加すると低下する。可変容量素子１４の初期容量（ゲート・ドレイン間電圧が０のときの容量）は、トランジスタＴｒ１０のゲート・ドレイン間の内蔵容量（ゲート絶縁膜に起因する容量とドレイン側に広がる空乏層容量との直列容量）よりも極めて大きい。
【００２３】
図３に、トランジスタＴｒ１０がオンからオフに切換わるとき（ターンオフ）のドレイン電流Ｉｄとドレイン電圧Ｖｄの変化の様子を示す。なお、図１に示すＤＣ−ＤＣコンバータ回路の場合、スイッチング損失は、主にトランジスタＴｒ１０がターンオフするときに発生する。したがって、スイッチング損失に係る本実施形態の特徴に関しては、トランジスタＴｒ１０がターンオフするときのドレイン電流Ｉｄとドレイン電圧Ｖｄの変化の様子を用いて説明する。また、図３に示す破線は、従来構造の場合のドレイン電流Ｉｄとドレイン電圧Ｖｄであり、比較のために併せて表示する。なお、従来のスイッチング駆動回路は、高周波ノイズを低減するために、ゲート抵抗の抵抗値を大きく調整した例である。
【００２４】
まず、本実施形態のスイッチング駆動回路１１では、ゲート・ドレイン間容量の初期容量が大きく設定されているので、ドレイン電圧Ｖｄの変化時間Δｔが従来構造と略同等である。このため、本実施形態と従来構造では、高調波ノイズが略同等である。
換言すると、本実施形態のスイッチング駆動回路１１は、ゲート電圧Ｖｇの変化時間を長くするために、従来構造のようにゲート抵抗１３の抵抗値Ｒｇを大きくするのではなく、ゲート・ドレイン間容量Ｃｇｄを大きくしている。本実施形態のスイッチング駆動回路１１は、ゲート・ドレイン間容量Ｃｇｄを大きくすることによって、ゲート電圧Ｖｇの変化時間を長くするとともにドレイン電圧Ｖｄの変化時間Δｔも長くし、この結果、高調波ノイズを低減している。
【００２５】
このため、スイッチング駆動回路１１では、従来構造よりもゲート抵抗１３の抵抗値Ｒｇが小さく設定されている。これにより、スイッチング駆動回路１１で駆動されるトランジスタＴｒ１０では、ドレイン電流Ｉｄの変化が従来構造よりも急峻になり、ドレイン電圧Ｖｄとドレイン電流Ｉｄの積で決まるスイッチング損失が低減される。
【００２６】
さらに、スイッチング駆動回路１１では、ゲート・ドレイン間容量Ｃｇｄがドレイン電圧Ｖｄの上昇に伴って低下する可変容量である。これにより、スイッチング駆動回路１１で駆動されるトランジスタＴｒ１０では、ドレイン電圧Ｖｄが下に凹む。この結果、スイッチング駆動回路１１は、ドレイン電圧Ｖｄの変化時間を長く維持しながらも、ドレイン電圧Ｖｄとドレイン電流Ｉｄの積で決まるスイッチング損失を低減することができる。
【００２７】
（第２実施形態）
図４に、ＤＣ−ＤＣコンバータ回路２０の回路図の概略を示す。ＤＣ−ＤＣコンバータ回路２０は、スイッチング駆動回路２１の可変容量素子がダイオード２４で構成されていることを特徴としている。ダイオード２４は、アノードがトランジスタＴｒ１０のゲート電極Ｇに電気的に接続されており、カソードがトランジスタＴｒ１０のドレイン電極Ｄに後述する阻止用ダイオード２５を介して電気的に接続されている。
【００２８】
ダイオード２４は、ドレイン電極Ｄの電位が増大すると、空乏層の幅が増大し、接合容量が低下する特性を有している。このため、ダイオード２４は、本明細書で開示される可変容量素子に適した素子である。また、ダイオード２４は、簡単な形態で構成されているので、トランジスタＴｒ１０が形成されている半導体基板内に内蔵することができる。この他、複合ＩＣやデスクリートパワーＭＯＳに内蔵することもできる。
【００２９】
スイッチング駆動回路２１はさらに、トランジスタＴｒ１０のゲート電極Ｇとドレイン電極Ｄの間に接続されている阻止用ダイオード２５を備えていることを特徴としている。阻止用ダイオード２５は、ダイオード２４に直列に接続されており、アノードがトランジスタＴｒ１０のドレイン電極Ｄに電気的に接続されており、カソードがトランジスタＴｒ１０のゲート電極Ｇにダイオード２４を介して電気的に接続されている。阻止用ダイオード２５の接合容量は、ダイオード２４の接合容量よりも大きい。
【００３０】
阻止用ダイオード２５は、トランジスタＴｒ１０のゲート電極Ｇからドレイン電極Ｄに電流が流れるのを阻止する。例えば、阻止用ダイオード２５が設けられていない場合を仮定する。この場合、制御電圧Ｖｉｎがハイのときに、トランジスタＴｒ１０のゲート電極Ｇとドレイン電極Ｄの間が導通することによってゲート電圧Ｖｇが分圧されてしまうので、トランジスタＴｒ１０がオン・オフを繰返してしまう。トランジスタＴｒ１０の動作が不安定になってしまう。
【００３１】
一方、阻止用ダイオード２５が設けられていると、トランジスタＴｒ１０のゲート電極Ｇからドレイン電極Ｄに電流が流れるのを防止することができるので、トランジスタＴｒ１０のオン・オフ制御を安定化することができる。
【００３２】
図５に、可変容量素子にダイオードを用いた場合の効果を検討した結果を示す。図５（Ａ）は従来例であり、可変容量素子が設けられていないとともにゲート抵抗Ｒｇが１ｋΩという大きな値に設定されている。トランジスタのゲート・ドレイン間の内蔵容量は０．１４nFである。図５（Ｂ）は比較例であり、固定容量のコンデンサがドレイン電極とゲート電極の間に設けられている例である。コンデンサの容量は３nFに設定されており、ゲート抵抗Ｒｇは１０Ωに設定されている。図５（Ｃ）は本実施形態であり、ダイオード２４にｐｎダイオードが用いられている例である。ダイオード２４の接合容量の初期容量は１３nFであり、ゲート抵抗Ｒｇは１０Ωである。なお、阻止用ダイオード２５の接合容量は５０ｎＦである。図５（Ｄ）も本実施形態であり、ダイオード２４にＰＩＮダイオードが用いられている例である。ダイオード２４の接合容量の初期容量は１３nFであり、ゲート抵抗Ｒｇは１０Ωである。なお、阻止用ダイオード２５の接合容量は５０ｎＦである。図６に、ＰＮダイオードとＰＩＮダイオードの接合容量の電圧依存性を示す。図６に示すように、ＰＩＮダイオードの接合容量は、ＰＮダイオードの接合容量よりも電圧依存性が大きい。
【００３３】
図５（Ｂ）の比較例では、図５（Ａ）の従来例よりもゲート抵抗Ｒｇが小さく設定されているので、ドレイン電流Ｉｄの変化が急峻になっている。また、図５（Ｂ）の比較例では、ゲート・ドレイン間容量が大きいので、ドレイン電圧Ｖｄの変化時間Δｔが図５（Ａ）の従来例と同等に維持されている。このため、図５（Ｂ）の高調波ノイズのレベルは、図５（Ａ）の高調波ノイズのレベルと同等である。しかしながら、図５（Ｂ）の容量は固定なので、ドレイン電圧Ｖｄの変化が直線的に変化している。図５（Ｂ）の比較例では、ドレイン電流Ｉｄの変化が急峻になることによるスイッチング損失の低下分よりも、ドレイン電圧Ｖｄの変化が直線的になることによるスイッチング損失の増加分が大きく、全体ではスイッチング損失が増加してしまう。図５（Ａ）の従来例のスイッチング損失を「１」とすると、図５（Ｂ）の比較例のスイッチング損失は「１．０６」に増加することが確認されている。
【００３４】
図５（Ｃ）の比較例では、図５（Ａ）の従来例よりもゲート抵抗Ｒｇが小さく設定されているので、ドレイン電流Ｉｄの変化が急峻になっている。さらに、ゲート・ドレイン間容量が可変なので、ドレイン電圧Ｖｄの変化が下に凹んでいる。図５（Ｃ）のドレイン電圧Ｖｄの変化は、図５（Ａ）の従来例よりも下に凹んでいる。図５（Ｃ）の実施形態では、ドレイン電流Ｉｄの変化が急峻になることによるスイッチング損失の低下分と、ドレイン電圧Ｖｄの変化が下に凹むことによるスイッチング損失の低下分によって、スイッチング損失が低下する。図５（Ａ）の従来例のスイッチング損失を「１」とすると、図５（Ｃ）の比較例のスイッチング損失は「０．９０」に低下することが確認されている。
【００３５】
図５（Ｄ）の実施形態では、ダイオード２４にＰＩＮダイオードが用いられているので、ドレイン電圧Ｖｄの変化は図５（Ｃ）の実施形態よりもさらに下に凹む。このため、図５（Ｄ）の実施形態では、スイッチング損失の低下分が図５（Ｃ）の実施形態よりも大きい。この結果、図５（Ａ）の従来例のスイッチング損失を「１」とすると、図５（Ｄ）の比較例のスイッチング損失は「０．８３」に低下することが確認されている。
【００３６】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３７】
【図１】第１実施形態のＤＣ−ＤＣコンバータ回路の回路図を示す。
【図２】可変容量素子の容量の電圧依存性を示す。
【図３】第１実施形態のトランジスタがオンからオフに切換わるときのドレイン電流及びドレイン電圧の変化の様子を示す。
【図４】第２実施形態のＤＣ−ＤＣコンバータ回路の回路図を示す。
【図５】（Ａ）従来例の構成、及びドレイン電流及びドレイン電圧の変化の様子を示す。（Ｂ）比較例の構成、及びドレイン電流及びドレイン電圧の変化の様子を示す。（Ｃ）ダイオードがＰＮダイオードの場合の実施形態の構成、及びドレイン電流及びドレイン電圧の変化の様子を示す。（Ｄ）ダイオードがＰＩＮダイオードの場合の実施形態の構成、及びドレイン電流及びドレイン電圧の変化の様子を示す。
【図６】ＰＮダイオードとＰＩＮダイオードの容量の電圧依存性を示す。
【図７】従来のＤＣ−ＤＣコンバータ回路の回路図を示す。
【図８】従来のＤＣ−ＤＣコンバータ回路において、トランジスタがオンしているときの等価回路図を示す。
【図９】従来のＤＣ−ＤＣコンバータ回路において、トランジスタがオフしているときの等価回路図を示す。
【図１０】ゲート電圧の変化の様子を示す。
【図１１】スイッチング時の高調波ノイズの周波数と振幅の関係を示す。
【符号の説明】
【００３８】
１０，２０：コンバータ回路
１１，２１：スイッチング駆動回路
１２：制御回路
１３：ゲート抵抗
１４：可変容量素子
２４：ダイオード
２５：阻止用ダイオード
【技術分野】
【０００１】
本発明は、トランジスタのゲート電圧を切り換えることによってトランジスタの主電極間を導通状態と非導通状態の間で時間的に切り換えるスイッチング駆動回路に関する。本発明はまた、そのスイッチング駆動回路を有するスイッチング回路にも関する。
【背景技術】
【０００２】
図７に、従来のＤＣ−ＤＣコンバータ回路１００の回路図の概略を示す。ＤＣ−ＤＣコンバータ回路１００は、直流電源Ｖ１００と、インダクタンス素子Ｌ１００と、ダイオードＤ１００と、コンデンサＣ１００と、負荷素子Ｒ１００と、トランジスタＴｒ１００と、スイッチング駆動回路１０１を備えている。
【０００３】
インダクタンス素子Ｌ１００とトランジスタＴｒ１００は、直流電源Ｖ１００に直列に接続されている。負荷素子Ｒ１００は、トランジスタＴｒ１００に並列に接続されている。ダイオードＤ１００は電流の逆流防止用に設けられており、コンデンサＣ１００は電荷チャージ用に設けられている。スイッチング駆動回路１０１は、トランジスタＴｒ１００のゲート電圧Ｖｇを切換えることによって、トランジスタＴｒ１００のドレイン電極Ｄとソース電極Ｓの間を導通状態と非導通状態の間で時間的に切換える。スイッチング駆動回路１０１は、制御回路１０２とゲート抵抗１０３を備えている。スイッチング駆動回路１０１は、制御回路１０２が生成する制御電圧Ｖｉｎからゲート電圧Ｖｇを生成し、トランジスタＴｒ１００のゲート電極Ｇに印加する。
【０００４】
図８に示すように、ＤＣ−ＤＣコンバータ回路１００では、トランジスタＴｒ１００がオンしているときに、インダクタンス素子Ｌ１００には電流の変化を妨げる向きに電圧が発生する。次に、トランジスタＴｒ１００がオフすると、トランジスタＴｒ１００のインピーダンスが高くなり、インダクタンス素子Ｌ１００に流れる電流が減ろうとする。この時、インダクタンス素子Ｌ１００には、図９に示す向きの電圧が発生する。これにより、負荷素子Ｒ１００に印加される負荷電圧は、直流電源Ｖ１００の電圧とインダクタンス素子Ｌ１００に発生する電圧の合計となり、昇圧する。ＤＣ−ＤＣコンバータ回路１００は、直流電源Ｖ１００の電圧を昇圧して負荷電圧を生成し、負荷素子Ｒ１００に印加する。
【０００５】
このようなＤＣ−ＤＣコンバータ回路１００では、トランジスタＴｒ１００のスイッチングにより高調波ノイズが発生する。この高調波ノイズを抑制するためには、ドレイン電圧Ｖｄのスイッチング時の変化時間を長くする必要がある。
【０００６】
従来のＤＣ−ＤＣコンバータ回路１００では、ゲート抵抗１０３の抵抗値Ｒｇを高く設定することによってゲート電圧Ｖｇの変化時間を長くし、これにより、ドレイン電圧Ｖｄのスイッチング時の変化時間を長くしている。図１０に、ドレイン電圧Ｖｄの変化の様子を示す。「Ｔ」はドレイン電圧Ｖｄの一周期の時間を示す。「τ」は、パルス幅を示しており、トランジスタＴｒ１００がオフしている時間を示す。図１０に示すように、ゲート抵抗１０３の抵抗値Ｒｇの高く設定すると、ゲート電圧Ｖｇの立ち上がり及び立ち下がりが緩慢に変化し、ゲート電圧Ｖｇの変化時間Δｔが長くなる。
【０００７】
図１１は、図１０のスイッチング波形の高調波ノイズの周波数と振幅（ノイズレベル）の関係を示す。図１１の高調波ノイズは、スイッチング波形から自動的に決まる。この高調波ノイズは、３つの領域に分けられる。第１の領域Ｉは、低次の高調波からなる領域であり、周波数によらず高調波の振幅は一定である。第２の領域は、比較的低次の高調波からなる領域であり、周波数が増加すると−２０dB/decの傾きで減衰する。第３の領域は、高次の高調波からなる領域であり、周波数が増加すると−４０dB/decの傾きで減衰する。３つの領域を分ける周波数ｆ1，ｆ2は、ドレイン電圧Ｖｄのパルス幅τ、ドレイン電圧Ｖｄの立ち上がり又は立ち下がりの変化時間Δｔによって決定され、次式で表すことができる。
【０００８】
【数１】
【０００９】
【数２】
【００１０】
数２に示すように、高次の高調波ノイズを低減するためには、ドレイン電圧Ｖｄの変化時間Δｔを長くすることが有効である。ドレイン電圧Ｖｄの変化時間Δｔを長くすると、図１１に示す第２の領域IIと第３の領域IIIの境界（ｆ2）が左にシフトし、第３の領域IIIの高調波ノイズが低減される。
【００１１】
【特許文献１】特開２００４−１８７４６３号公報
【特許文献２】特開２００４−２４２４８４号公報
【特許文献３】特開２００７−２２８４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来技術では、ドレイン電圧Ｖｄの変化時間Δｔを長くするために、ゲート抵抗の抵抗値を増加させていた。しかし、ゲート抵抗の抵抗値を増加させると、ドレイン電圧Ｖｄとドレイン電流Ｉｄの双方が緩慢に変化し、スイッチング損失が増大してしまう。
本発明は、高調波ノイズを低減するとともにスイッチング損失の増大も抑制する技術を提供することを目的としている。
【課題を解決するための手段】
【００１３】
本発明者らは、ドレイン電圧Ｖｄの変化時間Δｔを長くするために、ゲート抵抗の抵抗値を大きくするのではなく、ゲート・ドレイン間容量を大きくすることに着目した。ゲート・ドレイン間容量を大きくすると、ドレイン電圧Ｖｄの変化時間だけを長くし、ドレイン電流Ｉｄの変化時間は変化しない。即ち、本明細書で開示される技術は、ゲート・ドレイン間容量を大きくすることによって、ドレイン電圧Ｖｄの変化時間のみを長くし、電圧変化に起因する高調波ノイズを低減する。一方、本明細書で開示される技術では、ゲート抵抗の抵抗値を小さくすることができるので、ドレイン電流Ｉｄの変化時間は短くなる。このため、ドレイン電圧Ｖｄとドレイン電流Ｉｄの積で決まるスイッチング損失を低減することができる。さらに、本明細書で開示される技術では、ゲート・ドレイン間容量がドレイン電圧Ｖｄの増大に伴って低下する可変容量で構成されることを特徴としている。これにより、ドレイン電圧Ｖｄの変化は、最初はゆっくりと変化して後半で急峻に変化する（凹状の変化）。このようにドレイン電圧Ｖｄを変化させると、ドレイン電圧Ｖｄの変化時間を長く維持しながら、ドレイン電圧Ｖｄとドレイン電流Ｉｄの積で決まるスイッチング損失を低減することができる。本明細書で開示される技術を整理すると、（１）ゲート抵抗の抵抗値を小さくすることができるので、ドレイン電流Ｉｄが急峻に変化し、スイッチング損失を低下させることができる、（２）ゲート・ドレイン間容量を可変容量にすることでドレイン電圧Ｖｄの変化時間をゲート抵抗が大きい場合と同等の値に維持しながらもスイッチング損失を低下させることができる。この結果、本明細書で開示される技術は、高調波ノイズを低減するとともにスイッチング損失の増大を抑制することができる。
【００１４】
即ち、上記技術を具現化したスイッチング駆動回路は、トランジスタの高圧側電極とゲート電極の間に接続される可変容量素子を備えている。その可変容量素子の容量は、トランジスタの高圧側電極とゲート電極の間の電位差が増加すると低下することを特徴としている。スイッチング駆動回路で駆動されるトランジスタには、絶縁ゲート型トランジスタが用いられる。絶縁ゲート型トランジスタには、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）、IGBT（Insulated Gate Bipolar Transistor）が含まれる。トランジスタがMOSFETの場合、高圧側電極がドレイン電極である。トランジスタがIGBTの場合、高圧側電極がコレクタ電極である。
【００１５】
可変容量素子は、トランジスタの高圧側電極とゲート電極の間に接続されるダイオードを有しているのが好ましい。そのダイオードは、アノードがトランジスタのゲート電極に電気的に接続し、カソードがトランジスタの高圧側電極に電気的に接続することを特徴としている。
ダイオードは、アノードとカソードの間の電位差が増大すると、ｐｎ接合の空乏層幅が増大し、接合容量が低下する特性を有している。ダイオードは、本明細書で開示される可変容量素子に適した素子である。
【００１６】
可変容量素子に用いられるダイオードは、ＰＩＮダイオードであることが好ましい。ＰＩＮダイオードの接合容量の電圧依存性は、I層の効果でＰＮダイオードよりも大きい。ＰＩＮダイオードの接合容量は、アノードとカソードの間の電位差が増大すると、急激に低下する。このため、可変容量素子にＰＩＮダイオードを用いると、スイッチング損失を大幅に低減することができる。
【００１７】
本明細書で開示されるスイッチング駆動回路は、トランジスタの高圧側電極とゲート電極の間に接続されるとともに、前記ダイオードに直列に接続されている第２のダイオードをさらに有しているのが好ましい。その第２のダイオードは、アノードがトランジスタの高圧側電極に電気的に接続し、カソードがトランジスタのゲート電極に電気的に接続することを特徴としている。
第２のダイオードが設けられていると、トランジスタのゲート電極から高圧側電極に電流が流れるのを防止し、トランジスタのオン・オフ制御を安定化する。
【発明の効果】
【００１８】
本明細書で開示されるスイッチング駆動回路は、高調波ノイズを低減するとともにスイッチング損失の増大も抑制する。
【発明を実施するための最良の形態】
【００１９】
（第１実施形態）
図１に、ＤＣ−ＤＣコンバータ回路１０の回路図の概略を示す。ＤＣ−ＤＣコンバータ回路１０は、直流電源Ｖ１０と、インダクタンス素子Ｌ１０と、ダイオードＤ１０と、コンデンサＣ１０と、負荷素子Ｒ１０と、トランジスタＴｒ１０と、スイッチング駆動回路１１を備えている。
【００２０】
インダクタンス素子Ｌ１０とトランジスタＴｒ１０は、直流電源Ｖ１０に直列に接続されている。負荷素子Ｒ１０は、トランジスタＴｒ１０に並列に接続されている。ダイオードＤ１０は電流の逆流防止用に設けられており、コンデンサＣ１０は電荷チャージ用に設けられている。スイッチング駆動回路１１は、トランジスタＴｒ１０のドレイン電極Ｄとソース電極Ｓの間を導通状態と非導通状態の間で時間的に切り換えるためのものであり、制御回路１２とゲート抵抗１３と可変容量素子１４を備えている。制御回路１２は、制御電圧Ｖｉｎを生成する。スイッチング駆動回路１１は、制御電圧Ｖｉｎからゲート電圧Ｖｇを生成し、トランジスタＴｒ１０のゲート電極Ｇに印加する。
【００２１】
ＤＣ−ＤＣコンバータ回路１０では、トランジスタＴｒ１０がオンしているときに、インダクタンス素子Ｌ１０には電流の変化を妨げる向きに電圧が発生する（直流電源Ｖ１０側からトランジスタＴｒ１０側に向けて電圧が降下する）。次に、トランジスタＴｒ１０がオフすると、トランジスタＴｒ１０のインピーダンスが高くなり、インダクタンス素子Ｌ１０に流れる電流が減ろうとする。この時、インダクタンス素子Ｌ１０には、上記と逆向きの電圧が発生する（直流電源Ｖ１０側からトランジスタＴｒ１０側に向けて電圧が上昇する）。これにより、負荷素子Ｒ１０に印加される負荷電圧は、直流電源Ｖ１０の電圧とインダクタンス素子Ｌ１０に発生する電圧の合計となり、昇圧する。ＤＣ−ＤＣコンバータ回路１０は、直流電源Ｖ１０の電圧を昇圧して負荷電圧を生成し、負荷素子Ｒ１０に印加する。
【００２２】
スイッチング駆動回路１１は、可変容量素子１４を備えていることを特徴としている。可変容量素子１４は、トランジスタＴｒ１０のドレイン電極Ｄとゲート電極Ｇの間に接続されている。図２に、可変容量素子１４の容量と電圧の関係を示す。図２に示すように、可変容量素子１４は、両端の電位差が増加するとその容量Ｃｇｄが低下することを特徴としている。この例では、可変容量素子１４の容量は、ゲート・ドレイン間電圧が増加すると低下する。可変容量素子１４の初期容量（ゲート・ドレイン間電圧が０のときの容量）は、トランジスタＴｒ１０のゲート・ドレイン間の内蔵容量（ゲート絶縁膜に起因する容量とドレイン側に広がる空乏層容量との直列容量）よりも極めて大きい。
【００２３】
図３に、トランジスタＴｒ１０がオンからオフに切換わるとき（ターンオフ）のドレイン電流Ｉｄとドレイン電圧Ｖｄの変化の様子を示す。なお、図１に示すＤＣ−ＤＣコンバータ回路の場合、スイッチング損失は、主にトランジスタＴｒ１０がターンオフするときに発生する。したがって、スイッチング損失に係る本実施形態の特徴に関しては、トランジスタＴｒ１０がターンオフするときのドレイン電流Ｉｄとドレイン電圧Ｖｄの変化の様子を用いて説明する。また、図３に示す破線は、従来構造の場合のドレイン電流Ｉｄとドレイン電圧Ｖｄであり、比較のために併せて表示する。なお、従来のスイッチング駆動回路は、高周波ノイズを低減するために、ゲート抵抗の抵抗値を大きく調整した例である。
【００２４】
まず、本実施形態のスイッチング駆動回路１１では、ゲート・ドレイン間容量の初期容量が大きく設定されているので、ドレイン電圧Ｖｄの変化時間Δｔが従来構造と略同等である。このため、本実施形態と従来構造では、高調波ノイズが略同等である。
換言すると、本実施形態のスイッチング駆動回路１１は、ゲート電圧Ｖｇの変化時間を長くするために、従来構造のようにゲート抵抗１３の抵抗値Ｒｇを大きくするのではなく、ゲート・ドレイン間容量Ｃｇｄを大きくしている。本実施形態のスイッチング駆動回路１１は、ゲート・ドレイン間容量Ｃｇｄを大きくすることによって、ゲート電圧Ｖｇの変化時間を長くするとともにドレイン電圧Ｖｄの変化時間Δｔも長くし、この結果、高調波ノイズを低減している。
【００２５】
このため、スイッチング駆動回路１１では、従来構造よりもゲート抵抗１３の抵抗値Ｒｇが小さく設定されている。これにより、スイッチング駆動回路１１で駆動されるトランジスタＴｒ１０では、ドレイン電流Ｉｄの変化が従来構造よりも急峻になり、ドレイン電圧Ｖｄとドレイン電流Ｉｄの積で決まるスイッチング損失が低減される。
【００２６】
さらに、スイッチング駆動回路１１では、ゲート・ドレイン間容量Ｃｇｄがドレイン電圧Ｖｄの上昇に伴って低下する可変容量である。これにより、スイッチング駆動回路１１で駆動されるトランジスタＴｒ１０では、ドレイン電圧Ｖｄが下に凹む。この結果、スイッチング駆動回路１１は、ドレイン電圧Ｖｄの変化時間を長く維持しながらも、ドレイン電圧Ｖｄとドレイン電流Ｉｄの積で決まるスイッチング損失を低減することができる。
【００２７】
（第２実施形態）
図４に、ＤＣ−ＤＣコンバータ回路２０の回路図の概略を示す。ＤＣ−ＤＣコンバータ回路２０は、スイッチング駆動回路２１の可変容量素子がダイオード２４で構成されていることを特徴としている。ダイオード２４は、アノードがトランジスタＴｒ１０のゲート電極Ｇに電気的に接続されており、カソードがトランジスタＴｒ１０のドレイン電極Ｄに後述する阻止用ダイオード２５を介して電気的に接続されている。
【００２８】
ダイオード２４は、ドレイン電極Ｄの電位が増大すると、空乏層の幅が増大し、接合容量が低下する特性を有している。このため、ダイオード２４は、本明細書で開示される可変容量素子に適した素子である。また、ダイオード２４は、簡単な形態で構成されているので、トランジスタＴｒ１０が形成されている半導体基板内に内蔵することができる。この他、複合ＩＣやデスクリートパワーＭＯＳに内蔵することもできる。
【００２９】
スイッチング駆動回路２１はさらに、トランジスタＴｒ１０のゲート電極Ｇとドレイン電極Ｄの間に接続されている阻止用ダイオード２５を備えていることを特徴としている。阻止用ダイオード２５は、ダイオード２４に直列に接続されており、アノードがトランジスタＴｒ１０のドレイン電極Ｄに電気的に接続されており、カソードがトランジスタＴｒ１０のゲート電極Ｇにダイオード２４を介して電気的に接続されている。阻止用ダイオード２５の接合容量は、ダイオード２４の接合容量よりも大きい。
【００３０】
阻止用ダイオード２５は、トランジスタＴｒ１０のゲート電極Ｇからドレイン電極Ｄに電流が流れるのを阻止する。例えば、阻止用ダイオード２５が設けられていない場合を仮定する。この場合、制御電圧Ｖｉｎがハイのときに、トランジスタＴｒ１０のゲート電極Ｇとドレイン電極Ｄの間が導通することによってゲート電圧Ｖｇが分圧されてしまうので、トランジスタＴｒ１０がオン・オフを繰返してしまう。トランジスタＴｒ１０の動作が不安定になってしまう。
【００３１】
一方、阻止用ダイオード２５が設けられていると、トランジスタＴｒ１０のゲート電極Ｇからドレイン電極Ｄに電流が流れるのを防止することができるので、トランジスタＴｒ１０のオン・オフ制御を安定化することができる。
【００３２】
図５に、可変容量素子にダイオードを用いた場合の効果を検討した結果を示す。図５（Ａ）は従来例であり、可変容量素子が設けられていないとともにゲート抵抗Ｒｇが１ｋΩという大きな値に設定されている。トランジスタのゲート・ドレイン間の内蔵容量は０．１４nFである。図５（Ｂ）は比較例であり、固定容量のコンデンサがドレイン電極とゲート電極の間に設けられている例である。コンデンサの容量は３nFに設定されており、ゲート抵抗Ｒｇは１０Ωに設定されている。図５（Ｃ）は本実施形態であり、ダイオード２４にｐｎダイオードが用いられている例である。ダイオード２４の接合容量の初期容量は１３nFであり、ゲート抵抗Ｒｇは１０Ωである。なお、阻止用ダイオード２５の接合容量は５０ｎＦである。図５（Ｄ）も本実施形態であり、ダイオード２４にＰＩＮダイオードが用いられている例である。ダイオード２４の接合容量の初期容量は１３nFであり、ゲート抵抗Ｒｇは１０Ωである。なお、阻止用ダイオード２５の接合容量は５０ｎＦである。図６に、ＰＮダイオードとＰＩＮダイオードの接合容量の電圧依存性を示す。図６に示すように、ＰＩＮダイオードの接合容量は、ＰＮダイオードの接合容量よりも電圧依存性が大きい。
【００３３】
図５（Ｂ）の比較例では、図５（Ａ）の従来例よりもゲート抵抗Ｒｇが小さく設定されているので、ドレイン電流Ｉｄの変化が急峻になっている。また、図５（Ｂ）の比較例では、ゲート・ドレイン間容量が大きいので、ドレイン電圧Ｖｄの変化時間Δｔが図５（Ａ）の従来例と同等に維持されている。このため、図５（Ｂ）の高調波ノイズのレベルは、図５（Ａ）の高調波ノイズのレベルと同等である。しかしながら、図５（Ｂ）の容量は固定なので、ドレイン電圧Ｖｄの変化が直線的に変化している。図５（Ｂ）の比較例では、ドレイン電流Ｉｄの変化が急峻になることによるスイッチング損失の低下分よりも、ドレイン電圧Ｖｄの変化が直線的になることによるスイッチング損失の増加分が大きく、全体ではスイッチング損失が増加してしまう。図５（Ａ）の従来例のスイッチング損失を「１」とすると、図５（Ｂ）の比較例のスイッチング損失は「１．０６」に増加することが確認されている。
【００３４】
図５（Ｃ）の比較例では、図５（Ａ）の従来例よりもゲート抵抗Ｒｇが小さく設定されているので、ドレイン電流Ｉｄの変化が急峻になっている。さらに、ゲート・ドレイン間容量が可変なので、ドレイン電圧Ｖｄの変化が下に凹んでいる。図５（Ｃ）のドレイン電圧Ｖｄの変化は、図５（Ａ）の従来例よりも下に凹んでいる。図５（Ｃ）の実施形態では、ドレイン電流Ｉｄの変化が急峻になることによるスイッチング損失の低下分と、ドレイン電圧Ｖｄの変化が下に凹むことによるスイッチング損失の低下分によって、スイッチング損失が低下する。図５（Ａ）の従来例のスイッチング損失を「１」とすると、図５（Ｃ）の比較例のスイッチング損失は「０．９０」に低下することが確認されている。
【００３５】
図５（Ｄ）の実施形態では、ダイオード２４にＰＩＮダイオードが用いられているので、ドレイン電圧Ｖｄの変化は図５（Ｃ）の実施形態よりもさらに下に凹む。このため、図５（Ｄ）の実施形態では、スイッチング損失の低下分が図５（Ｃ）の実施形態よりも大きい。この結果、図５（Ａ）の従来例のスイッチング損失を「１」とすると、図５（Ｄ）の比較例のスイッチング損失は「０．８３」に低下することが確認されている。
【００３６】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３７】
【図１】第１実施形態のＤＣ−ＤＣコンバータ回路の回路図を示す。
【図２】可変容量素子の容量の電圧依存性を示す。
【図３】第１実施形態のトランジスタがオンからオフに切換わるときのドレイン電流及びドレイン電圧の変化の様子を示す。
【図４】第２実施形態のＤＣ−ＤＣコンバータ回路の回路図を示す。
【図５】（Ａ）従来例の構成、及びドレイン電流及びドレイン電圧の変化の様子を示す。（Ｂ）比較例の構成、及びドレイン電流及びドレイン電圧の変化の様子を示す。（Ｃ）ダイオードがＰＮダイオードの場合の実施形態の構成、及びドレイン電流及びドレイン電圧の変化の様子を示す。（Ｄ）ダイオードがＰＩＮダイオードの場合の実施形態の構成、及びドレイン電流及びドレイン電圧の変化の様子を示す。
【図６】ＰＮダイオードとＰＩＮダイオードの容量の電圧依存性を示す。
【図７】従来のＤＣ−ＤＣコンバータ回路の回路図を示す。
【図８】従来のＤＣ−ＤＣコンバータ回路において、トランジスタがオンしているときの等価回路図を示す。
【図９】従来のＤＣ−ＤＣコンバータ回路において、トランジスタがオフしているときの等価回路図を示す。
【図１０】ゲート電圧の変化の様子を示す。
【図１１】スイッチング時の高調波ノイズの周波数と振幅の関係を示す。
【符号の説明】
【００３８】
１０，２０：コンバータ回路
１１，２１：スイッチング駆動回路
１２：制御回路
１３：ゲート抵抗
１４：可変容量素子
２４：ダイオード
２５：阻止用ダイオード
【特許請求の範囲】
【請求項１】
トランジスタのゲート電圧を切換えることによってトランジスタの主電極間を導通状態と非導通状態の間で時間的に切換えるスイッチング駆動回路であり、
前記トランジスタの高圧側電極とゲート電極の間に接続される可変容量素子を備えており、
その可変容量素子の容量は、前記トランジスタの高圧側電極とゲート電極の間の電位差が増加すると低下することを特徴とするスイッチング駆動回路。
【請求項２】
前記可変容量素子は、前記トランジスタの高圧側電極とゲート電極の間に接続されるダイオードを有しており、
そのダイオードは、アノードが前記トランジスタのゲート電極に電気的に接続し、カソードが前記トランジスタの高圧側電極に電気的に接続することを特徴とする請求項１に記載のスイッチング駆動回路。
【請求項３】
前記ダイオードがＰＩＮダイオードであることを特徴とする請求項２に記載のスイッチング駆動回路。
【請求項４】
前記トランジスタの高圧側電極とゲート電極の間に接続されるとともに、前記ダイオードに直列に接続されている第２のダイオードをさらに有しており、
その第２のダイオードは、アノードが前記トランジスタの高圧側電極に電気的に接続し、カソードが前記トランジスタのゲート電極に電気的に接続することを特徴とする請求項２又は３に記載のスイッチング駆動回路。
【請求項５】
請求項１〜４のいずれか一項に記載のスイッチング駆動回路と、そのスイッチング駆動回路で駆動されるトランジスタと、を有するスイッチング回路。
【請求項１】
トランジスタのゲート電圧を切換えることによってトランジスタの主電極間を導通状態と非導通状態の間で時間的に切換えるスイッチング駆動回路であり、
前記トランジスタの高圧側電極とゲート電極の間に接続される可変容量素子を備えており、
その可変容量素子の容量は、前記トランジスタの高圧側電極とゲート電極の間の電位差が増加すると低下することを特徴とするスイッチング駆動回路。
【請求項２】
前記可変容量素子は、前記トランジスタの高圧側電極とゲート電極の間に接続されるダイオードを有しており、
そのダイオードは、アノードが前記トランジスタのゲート電極に電気的に接続し、カソードが前記トランジスタの高圧側電極に電気的に接続することを特徴とする請求項１に記載のスイッチング駆動回路。
【請求項３】
前記ダイオードがＰＩＮダイオードであることを特徴とする請求項２に記載のスイッチング駆動回路。
【請求項４】
前記トランジスタの高圧側電極とゲート電極の間に接続されるとともに、前記ダイオードに直列に接続されている第２のダイオードをさらに有しており、
その第２のダイオードは、アノードが前記トランジスタの高圧側電極に電気的に接続し、カソードが前記トランジスタのゲート電極に電気的に接続することを特徴とする請求項２又は３に記載のスイッチング駆動回路。
【請求項５】
請求項１〜４のいずれか一項に記載のスイッチング駆動回路と、そのスイッチング駆動回路で駆動されるトランジスタと、を有するスイッチング回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２９６２１６（Ｐ２００９−２９６２１６Ａ）
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願番号】特願２００８−１４６７７９（Ｐ２００８−１４６７７９）
【出願日】平成２０年６月４日（２００８．６．４）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願日】平成２０年６月４日（２００８．６．４）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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