スイッチ素子の制御手段
【課題】スイッチ素子のスイッチングを高速化できるスイッチ素子の制御手段について、小型化および高効率化すること。
【解決手段】スイッチ素子Ｑを制御するスイッチ素子制御回路１は、トランスＴおよびツェナーダイオードＤを備える。ツェナーダイオードＤのアノードには、トランスＴの２次巻線Ｔ２の一端が接続され、ツェナーダイオードＤのカソードには、スイッチ素子Ｑのゲートが接続される。スイッチ素子Ｑは、ゲート−ソース間に入力容量Ｃｉｓｓを内蔵する。
【解決手段】スイッチ素子Ｑを制御するスイッチ素子制御回路１は、トランスＴおよびツェナーダイオードＤを備える。ツェナーダイオードＤのアノードには、トランスＴの２次巻線Ｔ２の一端が接続され、ツェナーダイオードＤのカソードには、スイッチ素子Ｑのゲートが接続される。スイッチ素子Ｑは、ゲート−ソース間に入力容量Ｃｉｓｓを内蔵する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ素子の制御手段に関する。
【背景技術】
【０００２】
従来より、スイッチ素子に制御信号を供給して、スイッチ素子を制御するスイッチ素子制御回路がある（例えば、非特許文献１参照）。
【０００３】
図３は、従来例に係るスイッチ素子制御回路１００の回路図である。スイッチ素子制御回路１００は、トランスＴおよびツェナーダイオードＤを備える。トランスＴの１次巻線Ｔ１の一端には、端子Ｐ１が接続され、トランスＴの１次巻線Ｔ１の他端には、端子Ｐ２が接続される。これら端子Ｐ１、Ｐ２には、電源（図示省略）が接続されており、電源からトランスＴの１次巻線Ｔ１に電圧が印加されると、トランスＴの１次巻線Ｔ１の一端から他端、または他端から一端に、電流が流れる。
【０００４】
トランスＴの２次巻線Ｔ２の一端には、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑのゲートと、ツェナーダイオードＤのカソードと、が接続される。スイッチ素子Ｑのドレインには、端子Ｐ３が接続される。この端子Ｐ３には、例えば電圧源および負荷が接続される。トランスＴの２次巻線Ｔ２の他端と、スイッチ素子Ｑのソースと、ツェナーダイオードＤのアノードとは、接地される。
【０００５】
以上のスイッチ素子制御回路１００では、トランスＴの１次巻線Ｔ１に印加される電圧に応じて、スイッチ素子Ｑがスイッチングする。
【０００６】
図４は、スイッチ素子制御回路１００のタイミングチャートである。Ｖ１は、端子Ｐ２を基準とした端子Ｐ１の電圧を示し、Ｖ２は、接地電位を基準としたスイッチ素子Ｑのゲートの電圧を示す。Ｉは、トランスＴの２次巻線Ｔ２の一端からスイッチ素子Ｑのゲートに向かって流れる電流を示す。なお、図４におけるスイッチ素子制御回路１００では、トランスＴの２次巻線Ｔ２の巻数が所定数であり、トランスＴの２次巻線Ｔ２のインダクタンスが所定値であるものとする。
【０００７】
ここで、時刻ｔ１１の直前では、電圧Ｖ１、Ｖ２および電流Ｉは、「０」であるものとする。
【０００８】
時刻ｔ１１において、電圧Ｖ１をＶＡにする。すると、トランスＴの１次巻線Ｔ１の一端から他端に電流が流れ、この電流に応じた磁界がトランスＴの１次巻線Ｔ１の周りに発生する。このため、トランスＴの２次巻線Ｔ２には、電磁誘導により、トランスＴの１次巻線Ｔ１の周りに発生した磁界に応じた起電力が生じる。その結果、電流ＩはＩＡとなり、電圧Ｖ２はＶＢとなる。その後、電圧Ｖ２は、時間が経過するに従って低下し、時刻ｔ１２では「０」となる。
【０００９】
時刻ｔ１３において、電圧Ｖ１を「０」にする。すると、電流Ｉは、時間が経過するに従って減少し、時刻ｔ１５では「０」より少ない−ＩＢとなる。その後、時間が経過するに従って増加し、時刻ｔ１６では「０」となる。
【００１０】
時刻ｔ１４において、電圧Ｖ２は、「０」より低い−ＶＣとなり、その後、時間が経過するに従って上昇し、時刻ｔ１５では「０」となる。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】ｈｔｔｐ：／／ｗｗｗ．ｎａｔｉｏｎａｌ．ｃｏｍ／ＪＰＮ／ａｎ／ＡＮ／ＡＮ−５５８．ｐｄｆ
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、図４におけるスイッチ素子制御回路１００では、上述のように、トランスＴの２次巻線Ｔ２の巻数が所定数であり、トランスＴの２次巻線Ｔ２のインダクタンスが所定値である。そして、電圧Ｖ２は、上述のように、電圧Ｖ１をＶＡにした時刻ｔ１１においてＶＢとなった後、電圧Ｖ１がＶＡのままであるにもかかわらず時間が経過するに従って低下し、時刻ｔ１２では「０」となる。このため、スイッチ素子Ｑは、時刻ｔ１１においてオン状態になった後、時刻ｔ１２までの間にオフ状態になる。
【００１３】
以上によれば、図４におけるスイッチ素子制御回路１００では、スイッチ素子Ｑが継続的にオン状態である期間を長期化するのが困難な場合があった。
【００１４】
ここで、同一のコアと、同一の線材と、を用いて構成した２つのコイルをコイルＬ１、Ｌ２とする。すると、コイルＬ１とコイルＬ２とのインダクタンス比は、コイルＬ１の巻数を２乗したものと、コイルＬ２の巻数を２乗したものと、の比に等しくなる。例えば、コイルＬ１の巻数を１０とし、コイルＬ２の巻数を１００とすると、コイルＬ１とコイルＬ２とのインダクタンス比は、１：１００（＝１０２：１００２）となる。このため、コイルの巻数を増加させることで、コイルのインダクタンスを増加させることができる。
【００１５】
そこで、図４におけるスイッチ素子制御回路１００と比べて、トランスＴの２次巻線Ｔ２の巻数を増加させ、トランスＴの２次巻線Ｔ２のインダクタンスを増加させた場合について、図５を用いて検討する。なお、図４におけるスイッチ素子制御回路１００と、図５におけるスイッチ素子制御回路１００とでは、トランスＴの１次巻線Ｔ１と２次巻線Ｔ２との巻数比は、同一とする。
【００１６】
ここで、時刻ｔ２１の直前では、電圧Ｖ１、Ｖ２および電流Ｉは、「０」であるものとする。
【００１７】
時刻ｔ２１において、電圧Ｖ１をＶＡにする。すると、上述の時刻ｔ１１と同様に、電流ＩはＩＡとなる。一方、電圧Ｖ２は、時刻ｔ２２から時間が経過するに従って上昇し、時刻ｔ２４においてＶＢとなる。
【００１８】
時刻ｔ２３において、電圧Ｖ１を「０」にする。すると、電流Ｉは、時間が経過するに従って減少し、時刻ｔ２５では「０」となる。一方、電圧Ｖ２は、時刻ｔ２４から時間が経過するに従って低下し、時刻ｔ２６では「０」となる。
【００１９】
図５におけるスイッチ素子制御回路１００では、上述のように、図４におけるスイッチ素子制御回路１００と比べて、トランスＴの２次巻線Ｔ２の巻数が多く、トランスＴの２次巻線Ｔ２のインダクタンスが大きい。そして、電圧Ｖ２は、上述のように、時刻ｔ２２から時間が経過するに従って上昇し、時刻ｔ２４においてＶＢとなった後、時間が経過するに従って低下し、時刻ｔ２６では「０」となる。このため、スイッチ素子Ｑは、時刻ｔ２２〜ｔ２４までの期間でオン状態になった後、時刻ｔ２４〜ｔ２６までの期間でオフ状態になる。
【００２０】
以上によれば、図５におけるスイッチ素子制御回路１００では、図４におけるスイッチ素子制御回路１００と比べて、スイッチ素子Ｑが継続的にオン状態である期間が長くなる。このため、図５におけるスイッチ素子制御回路１００では、図４におけるスイッチ素子制御回路１００と比べて、スイッチ素子Ｑが継続的にオン状態である期間を長期化しつつ、トランスＴの１次巻線Ｔ１に電圧を印加する期間を短縮できるので、高効率化できる。
【００２１】
ところが、インダクタンスがＬであるコイルＬ３について、このコイルＬ３の一端を基準としたコイルＬ３の他端の瞬時電圧をＶＬとし、コイルＬ３の他端から一端に流れる瞬時電流をｉＬとすると、瞬時電圧ＶＬは、式（１）のように表すことができる。
【００２２】
【数１】
【００２３】
すなわち、瞬時電圧ＶＬの立ち上がりは、瞬時電流ｉＬの傾きに依存し、瞬時電流ｉＬの傾きがゆるやかになるに従って、遅くなる。そして、瞬時電流ｉＬの傾きは、インダクタンスＬが高くなるに従って、ゆるやかになる。以上より、インダクタンスＬが高くなるに従って、瞬時電圧ＶＬの立ち上がりが遅くなる。
【００２４】
このため、図５におけるスイッチ素子制御回路１００では、図４におけるスイッチ素子制御回路１００と比べて、トランスの２次巻線Ｔ２のインダクタンスが大きいので、電圧Ｖ１をＶＡにしてから電圧Ｖ２がＶＢになるまでの時間が長くなり、スイッチ素子Ｑの立ち上がり時間が遅い。したがって、図５におけるスイッチ素子制御回路１００では、スイッチ素子Ｑのスイッチングの高速化が困難な場合があった。
【００２５】
また、図５におけるスイッチ素子制御回路１００では、図４におけるスイッチ素子制御回路１００と比べて、トランスＴの２次巻線Ｔ２の巻数が多いので、トランスＴが大型化してスイッチ素子制御回路１００の小型化が困難な場合があるとともに、トランスＴの２次巻線Ｔ２における線間容量が増加し、損失が増加してしまう場合があった。
【００２６】
上述の課題を鑑み、本発明は、スイッチ素子のスイッチングを高速化できるスイッチ素子の制御手段について、小型化および高効率化することを目的とする。
【課題を解決するための手段】
【００２７】
本発明は、上述の課題を解決するために、以下の事項を提案している。
（１）本発明は、スイッチ素子を制御するスイッチ素子の制御手段であって、トランスと、前記トランスの２次巻線の一端と、前記スイッチ素子の制御端子と、の間に直列接続された定電圧手段と、を備え、前記スイッチ素子の制御端子と、前記スイッチ素子の出力端子と、の間には、容量が設けられることを特徴とするスイッチ素子の制御手段を提案している。
【００２８】
この発明によれば、トランスと、トランスの２次巻線の一端とスイッチ素子の制御端子との間に直列接続された定電圧手段と、を設けた。また、スイッチ素子の制御端子とスイッチ素子の出力端子との間には、容量を設けた。
【００２９】
このため、まず、第１の期間において、トランスの１次巻線に電圧を印加してトランスの２次巻線の他端から一端に電流を流すとともに、定電圧手段を駆動して、スイッチ素子をオン状態にするとともに、容量を充電する。次に、第２の期間において、定電圧手段を駆動して、スイッチ素子の制御端子から電荷が移動するのを防止する。これによれば、スイッチ素子の制御端子の電圧は、第１の期間で充電された容量により保持されるので、スイッチ素子は、オン状態で維持される。次に、第３の期間において、トランスの１次巻線に電圧を印加してトランスの２次巻線の一端から他端に電流を流すとともに、定電圧手段を駆動して、スイッチ素子の制御端子から電荷を移動させて、スイッチ素子をオフ状態にする。
【００３０】
以上によれば、第２の期間では、トランスの１次巻線に電圧を印加することなく、スイッチ素子を継続的にオン状態にすることができる。このため、スイッチ素子を継続的にオン状態にするためにトランスの１次巻線に電圧を印加する時間を短縮できるので、高効率化できる。
【００３１】
また、以上によれば、トランスの２次巻線のインダクタンスを増加させることなく、スイッチ素子を継続的にオン状態にするためにトランスの１次巻線に電圧を印加する時間を短縮できるので、トランスの２次巻線のインダクタンスの影響を抑え、トランスの２次巻線の電圧波形が鈍るのを抑制できる。これによれば、定電圧手段を介してトランスの２次巻線と接続されているスイッチ素子の制御端子においても、電圧波形が鈍るのを抑制できるため、スイッチ素子の制御端子の電圧の立ち上がり時間および立ち下がり時間を短縮でき、スイッチ素子のスイッチングを高速化できる。
【００３２】
また、以上によれば、トランスの２次巻線の巻数を増加させることなく、スイッチ素子を継続的にオン状態にするためにトランスの１次巻線に電圧を印加する時間を短縮できるので、トランスを小型化して、スイッチ素子の制御手段を小型化できるとともに、トランスの２次巻線における線間容量の増加を防止して、さらに高効率化できる。
【００３３】
（２）本発明は、（１）のスイッチ素子の制御手段について、前記定電圧手段は、ツェナーダイオードであり、前記トランスの２次巻線の一端には、前記ツェナーダイオードのアノードが接続され、前記スイッチ素子の制御端子には、前記ツェナーダイオードのカソードが接続されることを特徴とするスイッチ素子の制御手段を提案している。
【００３４】
この発明によれば、定電圧手段としてツェナーダイオードを設け、トランスの２次巻線の一端には、ツェナーダイオードのアノードを接続し、スイッチ素子の制御端子には、ツェナーダイオードのカソードを接続した。
【００３５】
このため、上述の第１の期間においては、トランスの１次巻線に電圧を印加してトランスの２次巻線の他端から一端に電流を流すことで、ツェナーダイオードのアノードの電圧を、ツェナーダイオードのカソードの電圧よりツェナーダイオードの順方向電圧以上高くして、ツェナーダイオードを導通させることができる。一方、上述の第２の期間においては、トランスの１次巻線に電圧を印加するのを停止してトランスの２次巻線に電流を流すのを停止することで、ツェナーダイオードを絶縁させることができる。また、上述の第３の期間においては、トランスの１次巻線に電圧を印加してトランスの２次巻線の一端から他端に電流を流すことで、ツェナーダイオードのアノード電圧を、ツェナーダイオードのカソードの電圧よりツェナーダイオードのツェナー電圧以上低くして、ツェナーダイオードを導通させることができる。
【００３６】
（３）本発明は、（１）または（２）のスイッチ素子の制御手段について、前記容量は、前記スイッチ素子の内部に形成されることを特徴とするスイッチ素子の制御手段を提案している。
【００３７】
この発明によれば、スイッチ素子の内部に容量を形成したので、上述した効果と同様の効果を奏することができる。
【発明の効果】
【００３８】
本発明によれば、スイッチ素子のスイッチングを高速化できるスイッチ素子の制御手段について、高効率化できる。また、この制御手段が備えるトランスを小型化でき、制御手段を小型化できる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係るスイッチ素子制御回路の回路図である。
【図２】前記スイッチ素子制御回路のタイミングチャートである。
【図３】従来例に係るスイッチ素子制御回路の回路図である。
【図４】前記スイッチ素子制御回路のタイミングチャートである。
【図５】前記スイッチ素子制御回路のタイミングチャートである。
【発明を実施するための形態】
【００４０】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００４１】
図１は、本発明の一実施形態に係るスイッチ素子制御回路１の回路図である。スイッチ素子制御回路１は、図３に示した従来例に係るスイッチ素子制御回路１００とは、ツェナーダイオードＤの設けられる位置が異なる。また、スイッチ素子制御回路１が備えるトランスＴの１次巻線Ｔ１の巻数と２次巻線Ｔ２の巻数とは、それぞれ、図４におけるスイッチ素子制御回路１００が備えるトランスＴの１次巻線Ｔ１の巻数と２次巻線Ｔ２の巻数に等しい。なお、スイッチ素子制御回路１において、スイッチ素子制御回路１００と同一構成要件については、同一符号を付し、その説明を省略する。
【００４２】
ツェナーダイオードＤは、トランスＴの２次巻線Ｔ２の一端と、スイッチ素子Ｑのゲートと、の間に直列接続される。具体的には、トランスＴの２次巻線Ｔ２の一端には、ツェナーダイオードＤのアノードが接続され、スイッチ素子Ｑのゲートには、ツェナーダイオードＤのカソードが接続される。
【００４３】
図２は、スイッチ素子制御回路１のタイミングチャートである。Ｖ１は、端子Ｐ２を基準とした端子Ｐ１の電圧を示し、Ｖ２は、接地電位を基準としたスイッチ素子Ｑのゲートの電圧を示し、Ｖ３は、接地電位を基準としたトランスＴの２次巻線Ｔ２の一端の電圧を示す。
【００４４】
ここで、時刻ｔ１の直前では、電圧Ｖ１、Ｖ２、Ｖ３は、「０」であるものとする。
【００４５】
時刻ｔ１において、電圧Ｖ１をＶＰにする。すると、トランスＴの１次巻線Ｔ１の一端から他端に電流が流れ、この電流に応じた磁界がトランスＴの１次巻線Ｔ１の周りに発生する。このため、トランスＴの２次巻線Ｔ２には、電磁誘導により、トランスＴの１次巻線Ｔ１の周りに発生した磁界に応じた起電力が生じる。その結果、電圧Ｖ３はＶＲとなる。
【００４６】
このため、時刻ｔ１において、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードよりＶＲだけ電圧が高くなる。そして、ＶＲは、ツェナーダイオードＤの順方向電圧ＶＦより大きい。すなわち、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより電圧が高く、かつ、これらの電位差は、ツェナーダイオードＤの順方向電圧ＶＦより大きい。したがって、時刻ｔ１では、ツェナーダイオードＤに順電流が流れる。
【００４７】
その結果、ツェナーダイオードＤを介して、トランスＴの２次巻線Ｔ２の一端からスイッチ素子Ｑのゲートに電荷が移動することとなる。これによれば、電圧Ｖ２はＶＴとなり、スイッチ素子Ｑはオン状態となるとともに、スイッチ素子Ｑのゲート−ソース間にある入力容量Ｃｉｓｓが充電される。ここで、ＶＴは、ＶＲからツェナーダイオードＤの順方向電圧ＶＦを減算した値に等しく、かつ、ツェナーダイオードＤのツェナー電圧ＶＺより小さい。
【００４８】
時刻ｔ１〜ｔ３までの期間において、時間が経過するに従って、電圧Ｖ１を低下させ、時刻ｔ３において、電圧Ｖ１を「０」にする。すると、電圧Ｖ３は、時間が経過するに従って低下し、時刻ｔ２ではＶＴとなり、時刻ｔ４では「０」となる。
【００４９】
このため、時刻ｔ１〜ｔ２までの期間では、電圧Ｖ２は、電圧Ｖ３が低下するに従って低下しようとするが、時刻ｔ１において充電された入力容量ＣｉｓｓによりＶＴで保持される。
【００５０】
そして、時刻ｔ２〜ｔ５までの期間では、電圧Ｖ３はＶＴより低くなる。ここで、電圧Ｖ３が、電圧Ｖ２からツェナーダイオードＤのツェナー電圧ＶＺを減算した値以下になると、すなわちツェナーダイオードＤのアノードが、ツェナーダイオードＤのカソードより電圧が低く、かつ、これらの電位差がツェナーダイオードＤのツェナー電圧ＶＺ以上になると、ツェナーダイオードＤに逆電流が流れる。ところが、時刻ｔ２〜ｔ５までの期間では、電圧Ｖ３は、電圧Ｖ２からツェナーダイオードＤのツェナー電圧ＶＺを減算した値以下にはならないので、ツェナーダイオードＤに逆電流が流れない。
【００５１】
このため、時刻ｔ２〜ｔ５までの期間では、電圧Ｖ２は、時刻ｔ１において充電された入力容量ＣｉｓｓによりＶＴで保持される。以上より、時刻ｔ１〜ｔ５までの期間では、電圧Ｖ２はＶＴとなり、スイッチ素子Ｑは継続してオン状態となる。
【００５２】
時刻ｔ５において、電圧Ｖ１を「０」より低い−ＶＱにする。すると、トランスＴの１次巻線Ｔ１の他端から一端に電流が流れ、この電流に応じた磁界がトランスＴの１次巻線Ｔ１の周りに発生する。このため、トランスＴの２次巻線Ｔ２には、電磁誘導により、トランスＴの１次巻線Ｔ１の周りに発生した磁界に応じた起電力が生じる。その結果、電圧Ｖ３は、「０」より低い−ＶＳとなる。
【００５３】
このため、時刻ｔ５において、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより「ＶＴ＋ＶＳ」だけ電圧が低くなる。そして、「ＶＴ＋ＶＳ」は、ツェナーダイオードＤのツェナー電圧ＶＺより大きい。すなわち、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより電圧が低く、かつ、これらの電位差がツェナーダイオードＤのツェナー電圧ＶＺより大きくなる。したがって、時刻ｔ５では、ツェナーダイオードＤに逆電流が流れる。
【００５４】
その結果、ツェナーダイオードＤを介して、スイッチ素子ＱのゲートからトランスＴの２次巻線Ｔ２の一端に電荷が移動することとなり、電圧Ｖ２は「０」より低い−ＶＵとなり、スイッチ素子Ｑはオフ状態となる。ここで、−ＶＵは、−ＶＳにツェナーダイオードＤのツェナー電圧ＶＺを加算した値に等しい。
【００５５】
時刻ｔ５〜ｔ６までの期間において、時間が経過するに従って、電圧Ｖ１を上昇させ、時刻ｔ６において、電圧Ｖ１を「０」にする。すると、電圧Ｖ３は、時間が経過するに従って上昇し、時刻ｔ６では「０」となる。
【００５６】
以上のスイッチ素子制御回路１によれば、以下の効果を奏することができる。
【００５７】
まず、時刻ｔ１において、電圧Ｖ１をＶＰにして、トランスＴの１次巻線Ｔ１の一端から他端に電流を流す。これによれば、電圧Ｖ３がＶＲとなる。すると、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより電圧が高くなり、これらの電位差は、ツェナーダイオードＤの順方向電圧ＶＦより大きくなるので、ツェナーダイオードＤに順電流が流れる。このため、電圧Ｖ２は、ツェナーダイオードＤの順方向電圧ＶＦだけＶＲより低いＶＴとなり、スイッチ素子Ｑがオン状態になるとともに、入力容量Ｃｉｓｓが充電される。
【００５８】
次に、時刻ｔ１〜ｔ３までの期間において、時間が経過するに従って電圧Ｖ１を低下させ、時刻ｔ３〜ｔ５までの期間では、電圧Ｖ１を「０」にする。これによれば、電圧Ｖ３は、時刻ｔ１〜ｔ４までの期間において、時間が経過するに従って低下し、時刻ｔ４〜ｔ５までの期間では、「０」となる。すると、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより電圧が低くなるが、これらの電位差は、ツェナーダイオードＤのツェナー電圧ＶＺより小さいので、ツェナーダイオードＤに順電流および逆電流が流れない。このため、時刻ｔ１〜ｔ５までの期間において、電圧Ｖ２は、時刻ｔ１において充電された入力容量ＣｉｓｓによりＶＴで保持され、スイッチ素子Ｑが継続してオン状態となる。
【００５９】
次に、時刻ｔ５において、電圧Ｖ１を−ＶＱにして、トランスＴの１次巻線Ｔ１の他端から一端に電流を流す。これによれば、電圧Ｖ３が−ＶＳとなる。すると、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより電圧が低くなり、これらの電位差は、ツェナーダイオードＤのツェナー電圧ＶＺより大きくなるので、ツェナーダイオードＤに逆電流が流れる。このため、電圧Ｖ２は、ツェナーダイオードＤのツェナー電圧ＶＺだけ−ＶＳより高い−ＶＵとなり、スイッチ素子Ｑがオフ状態になる。
【００６０】
以上によれば、時刻ｔ３〜ｔ５までの期間では、トランスＴの１次巻線に電圧を印加することなく、スイッチ素子Ｑを継続的にオン状態にすることができる。このため、スイッチ素子Ｑを継続的にオン状態にするためにトランスＴの１次巻線Ｔ１に電圧を印加する時間を短縮できるので、高効率化できる。
【００６１】
また、以上によれば、トランスＴの２次巻線Ｔ２のインダクタンスを増加させることなく、スイッチ素子Ｑを継続的にオン状態にするためにトランスＴの１次巻線Ｔ１に電圧を印加する時間を短縮できるので、トランスＴの２次巻線Ｔ２のインダクタンスの影響を抑え、トランスＴの２次巻線Ｔ２の電圧波形が鈍るのを抑制できる。これによれば、ツェナーダイオードＤを介してトランスＴの２次巻線Ｔ２と接続されているスイッチ素子Ｑのゲートにおいても、電圧波形が鈍るのを抑制できるため、スイッチ素子Ｑのゲートの電圧の立ち上がり時間および立ち下がり時間を短縮でき、スイッチ素子Ｑのスイッチングを高速化できる。
【００６２】
また、以上によれば、トランスＴの２次巻線Ｔ２の巻線を増加させることなく、スイッチ素子Ｑを継続的にオン状態にするためにトランスＴの１次巻線Ｔ１に電圧を印加する時間を短縮できるので、トランスＴを小型化して、スイッチ素子Ｑを小型化できるとともに、トランスＴの２次巻線Ｔ２における線間容量の増加を防止して、さらに高効率化できる。
【００６３】
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【００６４】
例えば、上述の実施形態では、スイッチ素子Ｑを、ＮチャネルＭＯＳＦＥＴで構成したが、これに限らず、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒの略）で構成してもよい。
【産業上の利用可能性】
【００６５】
本発明は、スイッチ素子に制御信号を供給してスイッチ素子を制御する、制御回路や制御装置に適用できる。
【符号の説明】
【００６６】
１、１００；スイッチ素子制御回路
Ｃｉｓｓ；入力容量
Ｄ；ツェナーダイオード
Ｑ；スイッチ素子
Ｔ；トランス
【技術分野】
【０００１】
本発明は、スイッチ素子の制御手段に関する。
【背景技術】
【０００２】
従来より、スイッチ素子に制御信号を供給して、スイッチ素子を制御するスイッチ素子制御回路がある（例えば、非特許文献１参照）。
【０００３】
図３は、従来例に係るスイッチ素子制御回路１００の回路図である。スイッチ素子制御回路１００は、トランスＴおよびツェナーダイオードＤを備える。トランスＴの１次巻線Ｔ１の一端には、端子Ｐ１が接続され、トランスＴの１次巻線Ｔ１の他端には、端子Ｐ２が接続される。これら端子Ｐ１、Ｐ２には、電源（図示省略）が接続されており、電源からトランスＴの１次巻線Ｔ１に電圧が印加されると、トランスＴの１次巻線Ｔ１の一端から他端、または他端から一端に、電流が流れる。
【０００４】
トランスＴの２次巻線Ｔ２の一端には、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑのゲートと、ツェナーダイオードＤのカソードと、が接続される。スイッチ素子Ｑのドレインには、端子Ｐ３が接続される。この端子Ｐ３には、例えば電圧源および負荷が接続される。トランスＴの２次巻線Ｔ２の他端と、スイッチ素子Ｑのソースと、ツェナーダイオードＤのアノードとは、接地される。
【０００５】
以上のスイッチ素子制御回路１００では、トランスＴの１次巻線Ｔ１に印加される電圧に応じて、スイッチ素子Ｑがスイッチングする。
【０００６】
図４は、スイッチ素子制御回路１００のタイミングチャートである。Ｖ１は、端子Ｐ２を基準とした端子Ｐ１の電圧を示し、Ｖ２は、接地電位を基準としたスイッチ素子Ｑのゲートの電圧を示す。Ｉは、トランスＴの２次巻線Ｔ２の一端からスイッチ素子Ｑのゲートに向かって流れる電流を示す。なお、図４におけるスイッチ素子制御回路１００では、トランスＴの２次巻線Ｔ２の巻数が所定数であり、トランスＴの２次巻線Ｔ２のインダクタンスが所定値であるものとする。
【０００７】
ここで、時刻ｔ１１の直前では、電圧Ｖ１、Ｖ２および電流Ｉは、「０」であるものとする。
【０００８】
時刻ｔ１１において、電圧Ｖ１をＶＡにする。すると、トランスＴの１次巻線Ｔ１の一端から他端に電流が流れ、この電流に応じた磁界がトランスＴの１次巻線Ｔ１の周りに発生する。このため、トランスＴの２次巻線Ｔ２には、電磁誘導により、トランスＴの１次巻線Ｔ１の周りに発生した磁界に応じた起電力が生じる。その結果、電流ＩはＩＡとなり、電圧Ｖ２はＶＢとなる。その後、電圧Ｖ２は、時間が経過するに従って低下し、時刻ｔ１２では「０」となる。
【０００９】
時刻ｔ１３において、電圧Ｖ１を「０」にする。すると、電流Ｉは、時間が経過するに従って減少し、時刻ｔ１５では「０」より少ない−ＩＢとなる。その後、時間が経過するに従って増加し、時刻ｔ１６では「０」となる。
【００１０】
時刻ｔ１４において、電圧Ｖ２は、「０」より低い−ＶＣとなり、その後、時間が経過するに従って上昇し、時刻ｔ１５では「０」となる。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】ｈｔｔｐ：／／ｗｗｗ．ｎａｔｉｏｎａｌ．ｃｏｍ／ＪＰＮ／ａｎ／ＡＮ／ＡＮ−５５８．ｐｄｆ
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、図４におけるスイッチ素子制御回路１００では、上述のように、トランスＴの２次巻線Ｔ２の巻数が所定数であり、トランスＴの２次巻線Ｔ２のインダクタンスが所定値である。そして、電圧Ｖ２は、上述のように、電圧Ｖ１をＶＡにした時刻ｔ１１においてＶＢとなった後、電圧Ｖ１がＶＡのままであるにもかかわらず時間が経過するに従って低下し、時刻ｔ１２では「０」となる。このため、スイッチ素子Ｑは、時刻ｔ１１においてオン状態になった後、時刻ｔ１２までの間にオフ状態になる。
【００１３】
以上によれば、図４におけるスイッチ素子制御回路１００では、スイッチ素子Ｑが継続的にオン状態である期間を長期化するのが困難な場合があった。
【００１４】
ここで、同一のコアと、同一の線材と、を用いて構成した２つのコイルをコイルＬ１、Ｌ２とする。すると、コイルＬ１とコイルＬ２とのインダクタンス比は、コイルＬ１の巻数を２乗したものと、コイルＬ２の巻数を２乗したものと、の比に等しくなる。例えば、コイルＬ１の巻数を１０とし、コイルＬ２の巻数を１００とすると、コイルＬ１とコイルＬ２とのインダクタンス比は、１：１００（＝１０２：１００２）となる。このため、コイルの巻数を増加させることで、コイルのインダクタンスを増加させることができる。
【００１５】
そこで、図４におけるスイッチ素子制御回路１００と比べて、トランスＴの２次巻線Ｔ２の巻数を増加させ、トランスＴの２次巻線Ｔ２のインダクタンスを増加させた場合について、図５を用いて検討する。なお、図４におけるスイッチ素子制御回路１００と、図５におけるスイッチ素子制御回路１００とでは、トランスＴの１次巻線Ｔ１と２次巻線Ｔ２との巻数比は、同一とする。
【００１６】
ここで、時刻ｔ２１の直前では、電圧Ｖ１、Ｖ２および電流Ｉは、「０」であるものとする。
【００１７】
時刻ｔ２１において、電圧Ｖ１をＶＡにする。すると、上述の時刻ｔ１１と同様に、電流ＩはＩＡとなる。一方、電圧Ｖ２は、時刻ｔ２２から時間が経過するに従って上昇し、時刻ｔ２４においてＶＢとなる。
【００１８】
時刻ｔ２３において、電圧Ｖ１を「０」にする。すると、電流Ｉは、時間が経過するに従って減少し、時刻ｔ２５では「０」となる。一方、電圧Ｖ２は、時刻ｔ２４から時間が経過するに従って低下し、時刻ｔ２６では「０」となる。
【００１９】
図５におけるスイッチ素子制御回路１００では、上述のように、図４におけるスイッチ素子制御回路１００と比べて、トランスＴの２次巻線Ｔ２の巻数が多く、トランスＴの２次巻線Ｔ２のインダクタンスが大きい。そして、電圧Ｖ２は、上述のように、時刻ｔ２２から時間が経過するに従って上昇し、時刻ｔ２４においてＶＢとなった後、時間が経過するに従って低下し、時刻ｔ２６では「０」となる。このため、スイッチ素子Ｑは、時刻ｔ２２〜ｔ２４までの期間でオン状態になった後、時刻ｔ２４〜ｔ２６までの期間でオフ状態になる。
【００２０】
以上によれば、図５におけるスイッチ素子制御回路１００では、図４におけるスイッチ素子制御回路１００と比べて、スイッチ素子Ｑが継続的にオン状態である期間が長くなる。このため、図５におけるスイッチ素子制御回路１００では、図４におけるスイッチ素子制御回路１００と比べて、スイッチ素子Ｑが継続的にオン状態である期間を長期化しつつ、トランスＴの１次巻線Ｔ１に電圧を印加する期間を短縮できるので、高効率化できる。
【００２１】
ところが、インダクタンスがＬであるコイルＬ３について、このコイルＬ３の一端を基準としたコイルＬ３の他端の瞬時電圧をＶＬとし、コイルＬ３の他端から一端に流れる瞬時電流をｉＬとすると、瞬時電圧ＶＬは、式（１）のように表すことができる。
【００２２】
【数１】
【００２３】
すなわち、瞬時電圧ＶＬの立ち上がりは、瞬時電流ｉＬの傾きに依存し、瞬時電流ｉＬの傾きがゆるやかになるに従って、遅くなる。そして、瞬時電流ｉＬの傾きは、インダクタンスＬが高くなるに従って、ゆるやかになる。以上より、インダクタンスＬが高くなるに従って、瞬時電圧ＶＬの立ち上がりが遅くなる。
【００２４】
このため、図５におけるスイッチ素子制御回路１００では、図４におけるスイッチ素子制御回路１００と比べて、トランスの２次巻線Ｔ２のインダクタンスが大きいので、電圧Ｖ１をＶＡにしてから電圧Ｖ２がＶＢになるまでの時間が長くなり、スイッチ素子Ｑの立ち上がり時間が遅い。したがって、図５におけるスイッチ素子制御回路１００では、スイッチ素子Ｑのスイッチングの高速化が困難な場合があった。
【００２５】
また、図５におけるスイッチ素子制御回路１００では、図４におけるスイッチ素子制御回路１００と比べて、トランスＴの２次巻線Ｔ２の巻数が多いので、トランスＴが大型化してスイッチ素子制御回路１００の小型化が困難な場合があるとともに、トランスＴの２次巻線Ｔ２における線間容量が増加し、損失が増加してしまう場合があった。
【００２６】
上述の課題を鑑み、本発明は、スイッチ素子のスイッチングを高速化できるスイッチ素子の制御手段について、小型化および高効率化することを目的とする。
【課題を解決するための手段】
【００２７】
本発明は、上述の課題を解決するために、以下の事項を提案している。
（１）本発明は、スイッチ素子を制御するスイッチ素子の制御手段であって、トランスと、前記トランスの２次巻線の一端と、前記スイッチ素子の制御端子と、の間に直列接続された定電圧手段と、を備え、前記スイッチ素子の制御端子と、前記スイッチ素子の出力端子と、の間には、容量が設けられることを特徴とするスイッチ素子の制御手段を提案している。
【００２８】
この発明によれば、トランスと、トランスの２次巻線の一端とスイッチ素子の制御端子との間に直列接続された定電圧手段と、を設けた。また、スイッチ素子の制御端子とスイッチ素子の出力端子との間には、容量を設けた。
【００２９】
このため、まず、第１の期間において、トランスの１次巻線に電圧を印加してトランスの２次巻線の他端から一端に電流を流すとともに、定電圧手段を駆動して、スイッチ素子をオン状態にするとともに、容量を充電する。次に、第２の期間において、定電圧手段を駆動して、スイッチ素子の制御端子から電荷が移動するのを防止する。これによれば、スイッチ素子の制御端子の電圧は、第１の期間で充電された容量により保持されるので、スイッチ素子は、オン状態で維持される。次に、第３の期間において、トランスの１次巻線に電圧を印加してトランスの２次巻線の一端から他端に電流を流すとともに、定電圧手段を駆動して、スイッチ素子の制御端子から電荷を移動させて、スイッチ素子をオフ状態にする。
【００３０】
以上によれば、第２の期間では、トランスの１次巻線に電圧を印加することなく、スイッチ素子を継続的にオン状態にすることができる。このため、スイッチ素子を継続的にオン状態にするためにトランスの１次巻線に電圧を印加する時間を短縮できるので、高効率化できる。
【００３１】
また、以上によれば、トランスの２次巻線のインダクタンスを増加させることなく、スイッチ素子を継続的にオン状態にするためにトランスの１次巻線に電圧を印加する時間を短縮できるので、トランスの２次巻線のインダクタンスの影響を抑え、トランスの２次巻線の電圧波形が鈍るのを抑制できる。これによれば、定電圧手段を介してトランスの２次巻線と接続されているスイッチ素子の制御端子においても、電圧波形が鈍るのを抑制できるため、スイッチ素子の制御端子の電圧の立ち上がり時間および立ち下がり時間を短縮でき、スイッチ素子のスイッチングを高速化できる。
【００３２】
また、以上によれば、トランスの２次巻線の巻数を増加させることなく、スイッチ素子を継続的にオン状態にするためにトランスの１次巻線に電圧を印加する時間を短縮できるので、トランスを小型化して、スイッチ素子の制御手段を小型化できるとともに、トランスの２次巻線における線間容量の増加を防止して、さらに高効率化できる。
【００３３】
（２）本発明は、（１）のスイッチ素子の制御手段について、前記定電圧手段は、ツェナーダイオードであり、前記トランスの２次巻線の一端には、前記ツェナーダイオードのアノードが接続され、前記スイッチ素子の制御端子には、前記ツェナーダイオードのカソードが接続されることを特徴とするスイッチ素子の制御手段を提案している。
【００３４】
この発明によれば、定電圧手段としてツェナーダイオードを設け、トランスの２次巻線の一端には、ツェナーダイオードのアノードを接続し、スイッチ素子の制御端子には、ツェナーダイオードのカソードを接続した。
【００３５】
このため、上述の第１の期間においては、トランスの１次巻線に電圧を印加してトランスの２次巻線の他端から一端に電流を流すことで、ツェナーダイオードのアノードの電圧を、ツェナーダイオードのカソードの電圧よりツェナーダイオードの順方向電圧以上高くして、ツェナーダイオードを導通させることができる。一方、上述の第２の期間においては、トランスの１次巻線に電圧を印加するのを停止してトランスの２次巻線に電流を流すのを停止することで、ツェナーダイオードを絶縁させることができる。また、上述の第３の期間においては、トランスの１次巻線に電圧を印加してトランスの２次巻線の一端から他端に電流を流すことで、ツェナーダイオードのアノード電圧を、ツェナーダイオードのカソードの電圧よりツェナーダイオードのツェナー電圧以上低くして、ツェナーダイオードを導通させることができる。
【００３６】
（３）本発明は、（１）または（２）のスイッチ素子の制御手段について、前記容量は、前記スイッチ素子の内部に形成されることを特徴とするスイッチ素子の制御手段を提案している。
【００３７】
この発明によれば、スイッチ素子の内部に容量を形成したので、上述した効果と同様の効果を奏することができる。
【発明の効果】
【００３８】
本発明によれば、スイッチ素子のスイッチングを高速化できるスイッチ素子の制御手段について、高効率化できる。また、この制御手段が備えるトランスを小型化でき、制御手段を小型化できる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係るスイッチ素子制御回路の回路図である。
【図２】前記スイッチ素子制御回路のタイミングチャートである。
【図３】従来例に係るスイッチ素子制御回路の回路図である。
【図４】前記スイッチ素子制御回路のタイミングチャートである。
【図５】前記スイッチ素子制御回路のタイミングチャートである。
【発明を実施するための形態】
【００４０】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００４１】
図１は、本発明の一実施形態に係るスイッチ素子制御回路１の回路図である。スイッチ素子制御回路１は、図３に示した従来例に係るスイッチ素子制御回路１００とは、ツェナーダイオードＤの設けられる位置が異なる。また、スイッチ素子制御回路１が備えるトランスＴの１次巻線Ｔ１の巻数と２次巻線Ｔ２の巻数とは、それぞれ、図４におけるスイッチ素子制御回路１００が備えるトランスＴの１次巻線Ｔ１の巻数と２次巻線Ｔ２の巻数に等しい。なお、スイッチ素子制御回路１において、スイッチ素子制御回路１００と同一構成要件については、同一符号を付し、その説明を省略する。
【００４２】
ツェナーダイオードＤは、トランスＴの２次巻線Ｔ２の一端と、スイッチ素子Ｑのゲートと、の間に直列接続される。具体的には、トランスＴの２次巻線Ｔ２の一端には、ツェナーダイオードＤのアノードが接続され、スイッチ素子Ｑのゲートには、ツェナーダイオードＤのカソードが接続される。
【００４３】
図２は、スイッチ素子制御回路１のタイミングチャートである。Ｖ１は、端子Ｐ２を基準とした端子Ｐ１の電圧を示し、Ｖ２は、接地電位を基準としたスイッチ素子Ｑのゲートの電圧を示し、Ｖ３は、接地電位を基準としたトランスＴの２次巻線Ｔ２の一端の電圧を示す。
【００４４】
ここで、時刻ｔ１の直前では、電圧Ｖ１、Ｖ２、Ｖ３は、「０」であるものとする。
【００４５】
時刻ｔ１において、電圧Ｖ１をＶＰにする。すると、トランスＴの１次巻線Ｔ１の一端から他端に電流が流れ、この電流に応じた磁界がトランスＴの１次巻線Ｔ１の周りに発生する。このため、トランスＴの２次巻線Ｔ２には、電磁誘導により、トランスＴの１次巻線Ｔ１の周りに発生した磁界に応じた起電力が生じる。その結果、電圧Ｖ３はＶＲとなる。
【００４６】
このため、時刻ｔ１において、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードよりＶＲだけ電圧が高くなる。そして、ＶＲは、ツェナーダイオードＤの順方向電圧ＶＦより大きい。すなわち、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより電圧が高く、かつ、これらの電位差は、ツェナーダイオードＤの順方向電圧ＶＦより大きい。したがって、時刻ｔ１では、ツェナーダイオードＤに順電流が流れる。
【００４７】
その結果、ツェナーダイオードＤを介して、トランスＴの２次巻線Ｔ２の一端からスイッチ素子Ｑのゲートに電荷が移動することとなる。これによれば、電圧Ｖ２はＶＴとなり、スイッチ素子Ｑはオン状態となるとともに、スイッチ素子Ｑのゲート−ソース間にある入力容量Ｃｉｓｓが充電される。ここで、ＶＴは、ＶＲからツェナーダイオードＤの順方向電圧ＶＦを減算した値に等しく、かつ、ツェナーダイオードＤのツェナー電圧ＶＺより小さい。
【００４８】
時刻ｔ１〜ｔ３までの期間において、時間が経過するに従って、電圧Ｖ１を低下させ、時刻ｔ３において、電圧Ｖ１を「０」にする。すると、電圧Ｖ３は、時間が経過するに従って低下し、時刻ｔ２ではＶＴとなり、時刻ｔ４では「０」となる。
【００４９】
このため、時刻ｔ１〜ｔ２までの期間では、電圧Ｖ２は、電圧Ｖ３が低下するに従って低下しようとするが、時刻ｔ１において充電された入力容量ＣｉｓｓによりＶＴで保持される。
【００５０】
そして、時刻ｔ２〜ｔ５までの期間では、電圧Ｖ３はＶＴより低くなる。ここで、電圧Ｖ３が、電圧Ｖ２からツェナーダイオードＤのツェナー電圧ＶＺを減算した値以下になると、すなわちツェナーダイオードＤのアノードが、ツェナーダイオードＤのカソードより電圧が低く、かつ、これらの電位差がツェナーダイオードＤのツェナー電圧ＶＺ以上になると、ツェナーダイオードＤに逆電流が流れる。ところが、時刻ｔ２〜ｔ５までの期間では、電圧Ｖ３は、電圧Ｖ２からツェナーダイオードＤのツェナー電圧ＶＺを減算した値以下にはならないので、ツェナーダイオードＤに逆電流が流れない。
【００５１】
このため、時刻ｔ２〜ｔ５までの期間では、電圧Ｖ２は、時刻ｔ１において充電された入力容量ＣｉｓｓによりＶＴで保持される。以上より、時刻ｔ１〜ｔ５までの期間では、電圧Ｖ２はＶＴとなり、スイッチ素子Ｑは継続してオン状態となる。
【００５２】
時刻ｔ５において、電圧Ｖ１を「０」より低い−ＶＱにする。すると、トランスＴの１次巻線Ｔ１の他端から一端に電流が流れ、この電流に応じた磁界がトランスＴの１次巻線Ｔ１の周りに発生する。このため、トランスＴの２次巻線Ｔ２には、電磁誘導により、トランスＴの１次巻線Ｔ１の周りに発生した磁界に応じた起電力が生じる。その結果、電圧Ｖ３は、「０」より低い−ＶＳとなる。
【００５３】
このため、時刻ｔ５において、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより「ＶＴ＋ＶＳ」だけ電圧が低くなる。そして、「ＶＴ＋ＶＳ」は、ツェナーダイオードＤのツェナー電圧ＶＺより大きい。すなわち、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより電圧が低く、かつ、これらの電位差がツェナーダイオードＤのツェナー電圧ＶＺより大きくなる。したがって、時刻ｔ５では、ツェナーダイオードＤに逆電流が流れる。
【００５４】
その結果、ツェナーダイオードＤを介して、スイッチ素子ＱのゲートからトランスＴの２次巻線Ｔ２の一端に電荷が移動することとなり、電圧Ｖ２は「０」より低い−ＶＵとなり、スイッチ素子Ｑはオフ状態となる。ここで、−ＶＵは、−ＶＳにツェナーダイオードＤのツェナー電圧ＶＺを加算した値に等しい。
【００５５】
時刻ｔ５〜ｔ６までの期間において、時間が経過するに従って、電圧Ｖ１を上昇させ、時刻ｔ６において、電圧Ｖ１を「０」にする。すると、電圧Ｖ３は、時間が経過するに従って上昇し、時刻ｔ６では「０」となる。
【００５６】
以上のスイッチ素子制御回路１によれば、以下の効果を奏することができる。
【００５７】
まず、時刻ｔ１において、電圧Ｖ１をＶＰにして、トランスＴの１次巻線Ｔ１の一端から他端に電流を流す。これによれば、電圧Ｖ３がＶＲとなる。すると、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより電圧が高くなり、これらの電位差は、ツェナーダイオードＤの順方向電圧ＶＦより大きくなるので、ツェナーダイオードＤに順電流が流れる。このため、電圧Ｖ２は、ツェナーダイオードＤの順方向電圧ＶＦだけＶＲより低いＶＴとなり、スイッチ素子Ｑがオン状態になるとともに、入力容量Ｃｉｓｓが充電される。
【００５８】
次に、時刻ｔ１〜ｔ３までの期間において、時間が経過するに従って電圧Ｖ１を低下させ、時刻ｔ３〜ｔ５までの期間では、電圧Ｖ１を「０」にする。これによれば、電圧Ｖ３は、時刻ｔ１〜ｔ４までの期間において、時間が経過するに従って低下し、時刻ｔ４〜ｔ５までの期間では、「０」となる。すると、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより電圧が低くなるが、これらの電位差は、ツェナーダイオードＤのツェナー電圧ＶＺより小さいので、ツェナーダイオードＤに順電流および逆電流が流れない。このため、時刻ｔ１〜ｔ５までの期間において、電圧Ｖ２は、時刻ｔ１において充電された入力容量ＣｉｓｓによりＶＴで保持され、スイッチ素子Ｑが継続してオン状態となる。
【００５９】
次に、時刻ｔ５において、電圧Ｖ１を−ＶＱにして、トランスＴの１次巻線Ｔ１の他端から一端に電流を流す。これによれば、電圧Ｖ３が−ＶＳとなる。すると、ツェナーダイオードＤのアノードは、ツェナーダイオードＤのカソードより電圧が低くなり、これらの電位差は、ツェナーダイオードＤのツェナー電圧ＶＺより大きくなるので、ツェナーダイオードＤに逆電流が流れる。このため、電圧Ｖ２は、ツェナーダイオードＤのツェナー電圧ＶＺだけ−ＶＳより高い−ＶＵとなり、スイッチ素子Ｑがオフ状態になる。
【００６０】
以上によれば、時刻ｔ３〜ｔ５までの期間では、トランスＴの１次巻線に電圧を印加することなく、スイッチ素子Ｑを継続的にオン状態にすることができる。このため、スイッチ素子Ｑを継続的にオン状態にするためにトランスＴの１次巻線Ｔ１に電圧を印加する時間を短縮できるので、高効率化できる。
【００６１】
また、以上によれば、トランスＴの２次巻線Ｔ２のインダクタンスを増加させることなく、スイッチ素子Ｑを継続的にオン状態にするためにトランスＴの１次巻線Ｔ１に電圧を印加する時間を短縮できるので、トランスＴの２次巻線Ｔ２のインダクタンスの影響を抑え、トランスＴの２次巻線Ｔ２の電圧波形が鈍るのを抑制できる。これによれば、ツェナーダイオードＤを介してトランスＴの２次巻線Ｔ２と接続されているスイッチ素子Ｑのゲートにおいても、電圧波形が鈍るのを抑制できるため、スイッチ素子Ｑのゲートの電圧の立ち上がり時間および立ち下がり時間を短縮でき、スイッチ素子Ｑのスイッチングを高速化できる。
【００６２】
また、以上によれば、トランスＴの２次巻線Ｔ２の巻線を増加させることなく、スイッチ素子Ｑを継続的にオン状態にするためにトランスＴの１次巻線Ｔ１に電圧を印加する時間を短縮できるので、トランスＴを小型化して、スイッチ素子Ｑを小型化できるとともに、トランスＴの２次巻線Ｔ２における線間容量の増加を防止して、さらに高効率化できる。
【００６３】
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【００６４】
例えば、上述の実施形態では、スイッチ素子Ｑを、ＮチャネルＭＯＳＦＥＴで構成したが、これに限らず、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒの略）で構成してもよい。
【産業上の利用可能性】
【００６５】
本発明は、スイッチ素子に制御信号を供給してスイッチ素子を制御する、制御回路や制御装置に適用できる。
【符号の説明】
【００６６】
１、１００；スイッチ素子制御回路
Ｃｉｓｓ；入力容量
Ｄ；ツェナーダイオード
Ｑ；スイッチ素子
Ｔ；トランス
【特許請求の範囲】
【請求項１】
スイッチ素子を制御するスイッチ素子の制御手段であって、
トランスと、
前記トランスの２次巻線の一端と、前記スイッチ素子の制御端子と、の間に直列接続された定電圧手段と、を備え、
前記スイッチ素子の制御端子と、前記スイッチ素子の出力端子と、の間には、容量が設けられることを特徴とするスイッチ素子の制御手段。
【請求項２】
前記定電圧手段は、ツェナーダイオードであり、
前記トランスの２次巻線の一端には、前記ツェナーダイオードのアノードが接続され、前記スイッチ素子の制御端子には、前記ツェナーダイオードのカソードが接続されることを特徴とする請求項１に記載のスイッチ素子の制御手段。
【請求項３】
前記容量は、前記スイッチ素子の内部に形成されることを特徴とする請求項１または２に記載のスイッチ素子の制御手段。
【請求項１】
スイッチ素子を制御するスイッチ素子の制御手段であって、
トランスと、
前記トランスの２次巻線の一端と、前記スイッチ素子の制御端子と、の間に直列接続された定電圧手段と、を備え、
前記スイッチ素子の制御端子と、前記スイッチ素子の出力端子と、の間には、容量が設けられることを特徴とするスイッチ素子の制御手段。
【請求項２】
前記定電圧手段は、ツェナーダイオードであり、
前記トランスの２次巻線の一端には、前記ツェナーダイオードのアノードが接続され、前記スイッチ素子の制御端子には、前記ツェナーダイオードのカソードが接続されることを特徴とする請求項１に記載のスイッチ素子の制御手段。
【請求項３】
前記容量は、前記スイッチ素子の内部に形成されることを特徴とする請求項１または２に記載のスイッチ素子の制御手段。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−２７９２２５（Ｐ２０１０−２７９２２５Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１３２０８８（Ｐ２００９−１３２０８８）
【出願日】平成２１年６月１日（２００９．６．１）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年６月１日（２００９．６．１）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
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