セットアップ／ホールドタイム測定装置
【課題】テスト信号に応じて外部クロック信号からデータ信号と内部クロック信号を生成し、読取り／書込み動作無しでバッファリングされたデータの状態によってセットアップ／ホールドタイムを測定できるようにしたセットアップ／ホールドタイム測定装置を提供する。
【解決手段】外部クロック信号をカウント信号によって遅延させ、テスト信号に応答して、前記遅れた外部クロック信号から内部クロック信号及びデータ信号を生成するデータ生成部と、前記内部クロック信号に同期して、前記データ信号をバッファリングした信号をラッチするデータラッチと、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号からフラグ信号を生成するフラグ信号生成部と、前記フラグ信号に応答して前記カウント信号をカウンティングするカウンターと、を含む構成とした。
【解決手段】外部クロック信号をカウント信号によって遅延させ、テスト信号に応答して、前記遅れた外部クロック信号から内部クロック信号及びデータ信号を生成するデータ生成部と、前記内部クロック信号に同期して、前記データ信号をバッファリングした信号をラッチするデータラッチと、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号からフラグ信号を生成するフラグ信号生成部と、前記フラグ信号に応答して前記カウント信号をカウンティングするカウンターと、を含む構成とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー装置に係り、より詳細には、データのセットアップ／ホールドタイムを效率的に測定できるようにしたセットアップ／ホールドタイム測定装置に関する。
【背景技術】
【０００２】
近年、マイクロ・プロセッサの動作速度が速くなるに伴い、外部クロックに同期してデータ信号を入出力する同期式ＤＲＡＭ（ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory)）が用いられている。これは、ＤＲＡＭ（Dynamic Random Access Memory）がマイクロ・プロセッサの動作速度を追従するには力不足であるから、ＤＲＡＭとマイクロ・プロセッサとの速度ギャップを小さくし、システム性能を改善するためである。
【０００３】
同期式ＤＲＡＭ（ＳＤＲＡＭ）は、外部クロック信号に同期した内部クロック信号を用いてデータの入出力を行う。このような同期式ＤＲＡＭ（ＳＤＲＡＭ）は、内部クロック信号によってデータの入出力が行なわれるので、高速のデータ転送が可能になる。
【０００４】
一方、同期式ＤＲＡＭ（ＳＤＲＡＭ）から正常にデータを読取り／書込みするためには、内部クロック信号に対して正常なセットアップ／ホールドタイム（ｓｅｔｕｐ／ｈｏｌｄ ｔｉｍｅ）を確保することが重要である。ここで、セットアップタイム（ｓｅｔｕｐ ｔｉｍｅ）は、入力されるデータが外部クロック信号を基準に一定時間前に印加される時間を意味し、ホールドタイム（ｈｏｌｄ ｔｉｍｅ）は、入力される信号が外部クロック信号を基準に一定時間保持された時間を意味する。すなわち、セットアップタイム（ｓｅｔｕｐ ｔｉｍｅ）及びホールドタイム（ｈｏｌｄ ｔｉｍｅ）は、データの有効ウィンド（ｄａｔａ ｖａｌｉｄ ｗｉｎｄｏｗ）を基準に前、後の時間を意味する。
【０００５】
従来、データのセットアップ／ホールドタイム（ｓｅｔｕｐ／ｈｏｌｄ ｔｉｍｅ）の測定は、外部装備で入力データとクロック信号間の遅延区間を変化させながら、読取り／書込み動作を通じて入力されるデータと出力パッドに出力されるデータの値を比較する方式で行われてきた。
【０００６】
本出願と関連のある技術が、特許文献１に開示されている。
【特許文献１】米国特許第６０９７２３０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このようなセットアップ／ホールドタイム（ｓｅｔｕｐ／ｈｏｌｄ ｔｉｍｅ）測定方式は、入力データとクロック信号間の遅延区間を変化させるための外部装備を必要とし、入力されるデータと出力パッドに出力されるデータの値を比較するためには読取り／書込み動作が行わればならず、効率性が低下するという問題があった。
【０００８】
本発明は、上記の問題点を解決するためのもので、その目的は、テスト信号に応じて外部クロック信号からデータ信号と内部クロック信号を生成し、読取り／書込み動作無しでバッファリングされたデータの状態によってセットアップ／ホールドタイムを測定できるようにしたセットアップ／ホールドタイム測定装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明の一つの観点では、外部クロック信号をカウント信号によって遅延させ、テスト信号に応答して、前記遅れた外部クロック信号から内部クロック信号及びデータ信号を生成するデータ生成部と、前記内部クロック信号に同期して、前記データ信号をバッファリングした信号をラッチするデータラッチと、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号からフラグ信号を生成するフラグ信号生成部と、前記フラグ信号に応答して、前記カウント信号をカウンティングするカウンターと、を含むセットアップ／ホールドタイム測定装置が提供される。
【００１０】
前記データ生成部は、前記外部クロック信号を、前記カウント信号によって決定された遅延区間だけ遅延させる遅延部と、前記テスト信号に応答して、前記外部クロック信号及び前記遅延部の出力信号から前記内部クロック信号及びデータ信号を生成するマルチプレクサと、を含むと良い。
【００１１】
前記遅延部は、前記カウント信号に応答して選択的にイネーブルされる複数の遅延素子を含み、前記遅延部の遅延区間は、前記複数の遅延素子のうち、イネーブルされた遅延素子の数によって決定されることが好ましい。
【００１２】
前記マルチプレクサは、前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記内部クロック信号として伝達する第１の伝達部と、前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記データ信号として伝達する第２の伝達部と、を含むと良い。
【００１３】
前記データラッチは、前記内部クロック信号をバッファリングした信号に応答して、前記データ信号をバッファリングした信号をラッチし、駆動信号を生成する駆動信号生成部と、前記駆動信号に応答して出力ノードを駆動する駆動部と、を含むと良い。
【００１４】
前記データラッチは、前記出力ノードの信号をラッチするラッチと、リセット信号に応答して前記出力ノードのレベルを設定するリセット素子と、をさらに含んでも良い。
【００１５】
前記フラグ信号生成部は、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号が既に設定されたレベルである場合にイネーブルされる前記フラグ信号を生成すると好ましい。
【００１６】
前記セットアップ／ホールドタイム測定装置は、前記フラグ信号及び前記テスト信号に応答して前記カウンティング信号をパッドに出力する出力部をさらに含むと良い。
【００１７】
前記出力部は、前記フラグ信号に応答して前記カウント信号を伝達する伝達部と、前記テスト信号に応答して前記伝達部の出力信号をラッチするラッチ部と、を含むと良い。
【００１８】
また、上記の目的を達成するために、他のアスペクトによれば、複数のカウント信号に応答して選択的にイネーブルされる複数の遅延素子を含み、外部クロック信号を所定区間遅延させる遅延部と、テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に伝達し、内部クロック信号及びデータ信号を生成するマルチプレクサと、前記データ信号をバッファリングし、複数の内部データ信号を生成する複数のバッファーと、前記内部クロック信号に同期して前記複数の内部データ信号をラッチし、複数のサンプリングデータ信号を抽出するデータラッチと、前記テスト信号に応答して前記複数のサンプリングデータ信号から第１及び第２のフラグ信号を生成するフラグ信号生成部と、前記第１及び第２のフラグ信号に応答して前記複数のカウント信号をカウンティングするカウンターと、を含むセットアップ／ホールドタイム測定装置が提供される。
【発明を実施するための最良の形態】
【００１９】
本発明に好適な実施の形態について、図面に基づいて説明する。ただし、下記の実施形態は本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものではない。
【００２０】
本発明の実施形態に係るセットアップ／ホールドタイム測定装置の構成及び機能について、図１乃至６を用いて説明する。
【００２１】
図１は、本発明の一実施形態に係るセットアップ／ホールドタイム測定装置の構成を示すブロック図である。
【００２２】
図１に示すように、本実施形態に係るセットアップ／ホールドタイム測定装置は、データ生成部１、クロックバッファー２、第１乃至第Ｎのデータバッファー３、第１乃至第Ｎのデータラッチ４、フラグ信号生成部５、カウンター６、出力部７及びパッド８を備えて構成される。
【００２３】
図２を参照すると、データ生成部１は、遅延部１０及びマルチプレクサ１２を備えて構成される。
【００２４】
遅延部１０は、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞から構成され、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞はそれぞれ、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１:Ｍ＞に応答してイネーブルされる。遅延部１０は、外部クロックＣＬＫを所定区間遅延させて遅延クロックＣＬＫｄを生成する。ここで、遅延部１０の遅延区間は、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうち、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞によってイネーブルされた遅延素子の数によって決定される。例えば、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞がそれぞれ単位遅延区間を有し、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞によって第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうちＫ個の遅延素子がイネーブルされる場合、遅延部１０の遅延区間は単位遅延区間のＫ倍になる。
【００２５】
図３を参照すると、マルチプレクサ１２は、第１の伝達部１２０及び第２の伝達部１２２を備えて構成される。
【００２６】
第１の伝達部１２０は、第２のテスト信号ＴＥＳＴ＜２＞に応答して、外部クロックＣＬＫまたは遅延クロックＣＬＫｄを選択的に伝達するインバータＩＶ１１，ＩＶ１２と、第１のテスト信号ＴＥＳＴ＜１＞とインバータＩＶ１１，ＩＶ１２の出力信号とを受信し否定論理積演算を行うことによって、第１の内部クロック信号ｃｌｋ１を生成するＮＡＮＤゲートＮＤ１０と、を備えて構成される。
【００２７】
第２の伝達部１２２は、第２のテスト信号ＴＥＳＴ＜２＞に応答して、外部クロックＣＬＫまたは遅延クロックＣＬＫｄを選択的に伝達するインバータＩＶ１４，ＩＶ１５と、第１のテスト信号ＴＥＳＴ＜1＞とインバータＩＶ１４，ＩＶ１５の出力信号とを受信し否定論理積演算を行うことによって、データ信号ｄｉｎ１を生成するＮＡＮＤゲートＮＤ１１と、を備えて構成される。
【００２８】
クロックバッファー２は、第１の内部クロック信号ｃｌｋ１をバッファリングし、第２の内部クロック信号ｃｌｋ２を生成する。クロックバッファー２は、一般的なクロックバッファー回路にすれば良い。
【００２９】
第１乃至第Ｎのデータバッファー３は、データ信号ｄｉｎ１を受信し、それぞれ、第１乃至第Ｎの内部データ信号ｄｉｎ２を生成する。第１乃至第Ｎのデータバッファー３は、一般的なデータバッファー回路にし、本実施形態において第１乃至第Ｎのデータバッファー３の位置はそれぞれ別に設定されることが好ましい。これは、半導体メモリー装置において多様な回路に含まれた多数のデータバッファーを具現するためである。このように第１乃至第Ｎのデータバッファー３の位置を様々に設定すると、データ信号ｄｉｎ１の転送される距離が異なってくることになり、よって、第１乃至第Ｎのデータバッファー３で生成される第１乃至第Ｎの内部データ信号ｄｉｎ２の遅延区間も様々に設定される。
【００３０】
図４を参照すると、第１乃至第Ｎのデータラッチ４は、第２の内部クロック信号ｃｌｋ２に応答して、第１乃至第Ｎの内部データ信号ｄｉｎ２をラッチし、プルアップ信号ＰＵ及びプルダウン信号ＰＤを生成する駆動信号生成部４０と、プルアップ信号ＰＵ及びプルダウン信号ＰＤに応答して、ノードｎｄ４０を駆動する駆動部４２と、リセット信号ＲＥＳＥＴに応答してノードｎｄ４０をプルアップ駆動するリセット素子４４と、ノードｎｄ４０の信号をラッチし、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を生成するラッチ４６と、を備えて構成される。第１乃至第Ｎのデータラッチ４は、いずれも同じ回路的構成を有するので、図４のようにＮ個の回路を一つの図面に挙げて示した。
【００３１】
図５を参照すると、フラグ信号生成部５は、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を受信し否定論理積演算を行うＮＡＮＤゲートＮＤ５０と、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答してＮＡＮＤゲートＮＤ5０の出力信号をラッチし第１のフラグ信号ＦＬＡＧ１を生成するラッチ５１と、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を受信し否定論理和演算を行うＮＯＲゲートＮＲ５０と、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答してＮＯＲゲートＮＲ５０の出力信号をラッチし、第２のフラグ信号ＦＬＡＧ２を生成するラッチ５３と、を備えて構成される。ラッチ５１及びラッチ５３は、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答して選択的に動作するが、第１のテスト信号ＴＥＳＴ＜１＞がハイレベルである状態において、第２のテスト信号ＴＥＳＴ＜２＞がローレベルである場合にラッチ５１が動作し、第２のテスト信号ＴＥＳＴ＜２＞がハイレベルである場合にラッチ５３が動作する。
【００３２】
カウンター６は、第１のフラグ信号ＦＬＡＧ１及び第２のフラグ信号ＦＬＡＧ２に応答して、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞をカウンティングする。本実施形態のカウンター６は、第１のフラグ信号ＦＬＡＧ１がハイレベル、または、第２のフラグ信号ＦＬＡＧ２がローレベルである場合にカウンティング動作を中断し、第１のフラグ信号ＦＬＡＧ１がローレベル、または、第２のフラグ信号ＦＬＡＧ２がハイレベルである場合にカウンティング動作を行うようにする。例えば、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞が‘００，…，０１'である状態において、第１のフラグ信号ＦＬＡＧ１がローレベルまたは第２のフラグ信号ＦＬＡＧ２がハイレベルの状態として入力されると、カウンター６は、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞を‘００，…，１１'状態としてカウンティングする。すなわち、第１乃至第Ｍのカウント信号のうち、ハイレベルにイネーブルされた信号の数を増加させる。
【００３３】
図６を参照すると、出力部７は、伝達部７０とラッチ部７２とを備えて構成される。
【００３４】
伝達部７０は、第１のフラグ信号ＦＬＡＧ１に応答して第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞を伝達する伝達ゲートＴ７０と、第２のフラグ信号ＦＬＡＧ２に応答して第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞を伝達する伝達ゲートＴ７１と、を備えて構成される。伝達ゲートＴ７０は、第１のフラグ信号ＦＬＡＧ１がハイレベルである場合に第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞を伝達し、伝達ゲートＴ７１は、第２のフラグ信号ＦＬＡＧ２がローレベルである場合に第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞を伝達する。
【００３５】
ラッチ部７２は、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答して伝達ゲートＴ７０の出力信号をラッチするラッチ７２０と、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答して伝達ゲートＴ７１の出力信号をラッチするラッチ７２２と、を備えて構成される。ラッチ部７２において、第１のテスト信号ＴＥＳＴ＜１＞がハイレベルである状態において、第２のテスト信号ＴＥＳＴ＜２＞がローレベルである場合にラッチ７２０が動作し、第２のテスト信号ＴＥＳＴ＜２＞がハイレベルである場合にラッチ７２２が動作する。
【００３６】
次に、このように構成されたセットアップ／ホールドタイム測定装置の動作について、図７及び図８を参照して詳細に説明する。
【００３７】
第１のテスト信号ＴＥＳＴ＜１＞がハイレベルであり、第２のテスト信号ＴＥＳＴ＜２＞がローレベルである場合におけるセットアップ／ホールドタイム測定装置の動作について、図７を参照して説明する。
【００３８】
まず、データ生成部１は、外部クロックＣＬＫを受信し、第１の内部クロック信号ｃｌｋ１及びデータ信号ｄｉｎ１を生成する。
【００３９】
より具体的には、遅延部１０は、外部クロックＣＬＫを所定区間遅延させて遅延クロックＣＬＫｄを生成する。この時、遅延部１０の遅延区間は、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうち、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞によってイネーブルされた遅延素子の数によって決定される。例えば、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、第１乃至第Ｋのカウント信号ＣＯＵＮＴ＜１： Ｋ＞がハイレベルである場合、第１乃至第Ｋの遅延素子ｄｅｌａｙ＜１：Ｋ＞がイネーブルされるので、遅延部１０の遅延区間は、第１乃至第Ｋの遅延素子ｄｅｌａｙ＜１：Ｋ＞のそれぞれの遅延区間、すなわち、単位遅延区間のＫ倍に設定される。本実施形態は、初期状態において遅延部１０の遅延区間がｄに設定された場合とした。
【００４０】
マルチプレクサ１２は、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答して、遅延部１０で生成された遅延クロックＣＬＫｄと外部クロックＣＬＫとを第１の内部クロック信号ｃｌｋ１またはデータ信号ｄｉｎ１として選択的に伝達する。上述したように、第１のテスト信号ＴＥＳＴ＜１＞はハイレベルであり、第２のテスト信号ＴＥＳＴ＜２＞はローレベルであるから、インバータＩＶ１１，ＩＶ１４がターンオンされ、外部クロックＣＬＫはデータ信号ｄｉｎ１として出力され、遅延クロックＣＬＫｄは第１の内部クロック信号ｃｌｋ１として出力される。
【００４１】
続いて、クロックバッファー２は、第１の内部クロック信号ｃｌｋ１をバッファリングし、第２の内部クロック信号ｃｌｋ２を生成する。また、第１乃至第Ｎのデータバッファー３は、データ信号ｄｉｎ１を受信し、それぞれ第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞を生成する。図７に示すように、第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞は、第１乃至第Ｎのデータバッファー３の位置によって様々に形成されるが、これは、前述したように、第１乃至第Ｎのデータバッファー３に入力されるデータ信号ｄｉｎ１が互いに異なる遅延区間の影響を受けながら転送されてくるためである。
【００４２】
次に、第１乃至第Ｎのデータラッチ４は、第２の内部クロック信号ｃｌｋ２の立ち上がりエッジに同期して第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞をラッチし、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を生成する。図７に示すように、第２の内部クロック信号ｃｌｋ２の立ち上がりエッジで第１乃至第Ｎ−１の内部データ信号ｄｉｎ２＜１：Ｎ−１＞はハイレベルであるのに対し、第Ｎ内部データ信号ｄｉｎ２＜Ｎ＞はローレベルであるから、第１乃至第Ｎ−１のサンプリングデータ信号ＤＡＴＡ＜１：Ｎ−１＞はハイレベルになり、第Ｎサンプリングデータ信号ＤＡＴＡ＜Ｎ＞はローレベルになる。
【００４３】
続いて、フラグ信号生成部５は、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を受信し、第１のフラグ信号ＦＬＡＧ１を生成する。すなわち、ハイレベルの第１のテスト信号ＴＥＳＴ＜１＞とローレベルの第２のテスト信号ＴＥＳＴ＜２＞によってラッチ５１が動作し、ＮＡＮＤゲートＮＤ５０は、ローレベルの第Ｎサンプリングデータ信号ＤＡＴＡ＜Ｎ＞によってローレベルの第１のフラグ信号ＦＬＡＧ１を生成する。
【００４４】
次に、カウンター６は、ローレベルの第１のフラグ信号ＦＬＡＧ１を受信し、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞をカウンティングする。例えば、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、第１乃至第Ｋのカウント信号ＣＯＵＮＴ＜１：Ｋ＞がハイレベルである状態においてローレベルの第１のフラグ信号ＦＬＡＧ１が入力される場合、カウンター６がカウンティング動作を行い、第１乃至第Ｋ＋１のカウント信号ＣＯＵＮＴ＜１：Ｋ＋１＞はハイレベルになる。したがって、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうち、イネーブルされる遅延素子の数はＫ＋１個となり、遅延部１０の遅延区間が増加する。
【００４５】
カウンター６のカウンティング動作は、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞がいずれもハイレベルとして生成され、ハイレベルの第１のフラグ信号ＦＬＡＧ１が生成されるまで繰り返し行われる。
【００４６】
ハイレベルの第１のフラグ信号ＦＬＡＧ１が生成されると、出力部７の伝達ゲートＴ７０がターンオンされ、ラッチ７２０は、ハイレベルの第１のテスト信号ＴＥＳＴ＜１＞とローレベルの第２のテスト信号ＴＥＳＴ＜２＞によって動作するので、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞がパッド８を通じて出力される。出力された第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、ハイレベルにイネーブルされた信号の数から遅延部１０の遅延区間を確認でき、これにより、セットアップ／ホールドタイムを測定することができる。
【００４７】
次に、第１のテスト信号ＴＥＳＴ＜１＞がハイレベルであり、第２のテスト信号ＴＥＳＴ＜２＞がハイレベルである場合におけるセットアップ／ホールドタイム測定装置の動作について、図８を参照して説明する。
【００４８】
まず、データ生成部１は、外部クロックＣＬＫを受信し、第１の内部クロック信号ｃｌｋ１及びデータ信号ｄｉｎ１を生成する。
【００４９】
より具体的に、遅延部１０は、外部クロックＣＬＫを所定区間遅延させ、遅延クロックＣＬＫｄを生成する。この時、遅延部１０の遅延区間は、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうち、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞によりイネーブルされた遅延素子の数によって決定される。例えば、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、第１乃至第Ｋのカウント信号ＣＯＵＮＴ＜１： Ｋ＞がハイレベルである場合に、第１乃至第Ｋの遅延素子ｄｅｌａｙ＜１：Ｋ＞がイネーブルされるので、遅延部１０の遅延区間は、第１乃至第Ｋの遅延素子ｄｅｌａｙ＜１：Ｋ＞のそれぞれの遅延区間、すなわち、単位遅延区間のＫ倍に設定される。本実施形態において、初期状態で遅延部１０の遅延区間はｄに設定された場合と仮定した。
【００５０】
マルチプレクサ１２は、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答して、遅延部１０で生成された遅延クロックＣＬＫｄと外部クロックＣＬＫを第１の内部クロック信号ｃｌｋ１またはデータ信号ｄｉｎ１として選択的に伝達する。前述したように、第１のテスト信号ＴＥＳＴ＜１＞及び第２のテスト信号ＴＥＳＴ＜２＞はハイレベルであるので、インバータＩＶ１２，ＩＶ１５がターンオンされ、外部クロックＣＬＫは第１の内部クロック信号ｃｌｋ１として出力され、遅延クロックＣＬＫｄはデータ信号ｄｉｎ１として出力される。
【００５１】
続いて、クロックバッファー２は、第１の内部クロック信号ｃｌｋ１をバッファリングし、第２の内部クロック信号ｃｌｋ２を生成する。また、第１乃至第Ｎのデータバッファー３は、データ信号ｄｉｎ１を受信し、それぞれ第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞を生成する。図８に示すように、第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞は、第１乃至第Ｎのデータバッファー３の位置によって様々に形成されるが、これは、前述したように、第１乃至第Ｎのデータバッファー３に入力されるデータ信号ｄｉｎ１が互いに異なる遅延区間の影響を受けながら転送されてくるためである。
【００５２】
次に、第１乃至第Ｎのデータラッチ４は、第２の内部クロック信号ｃｌｋ２の立ち上がりエッジに同期して第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞をラッチし、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を生成する。図８に示すように、第２の内部クロック信号ｃｌｋ２の立ち上がりエッジにおいて第１乃至第Ｎ−１の内部データ信号ｄｉｎ２＜１：Ｎ−１＞はローレベルであるのに対し、第Ｎの内部データ信号ｄｉｎ２＜Ｎ＞はハイレベルであるから、第１乃至第Ｎ−１のサンプリングデータ信号ＤＡＴＡ＜１：Ｎ−１＞はローレベルになり、第Ｎサンプリングデータ信号ＤＡＴＡ＜Ｎ＞はハイレベルになる。
【００５３】
続いて、フラグ信号生成部５は、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を受信し、第２のフラグ信号ＦＬＡＧ２を生成する。すなわち、ハイレベルの第１のテスト信号ＴＥＳＴ＜１＞とハイレベルの第２のテスト信号ＴＥＳＴ＜２＞によってラッチ５３が動作し、ＮＯＲゲートＮＲ５０は、ハイレベルの第Ｎサンプリングデータ信号ＤＡＴＡ＜Ｎ＞によってハイレベルの第２のフラグ信号ＦＬＡＧ２を生成する。
【００５４】
次に、カウンター６は、ハイレベルの第２のフラグ信号ＦＬＡＧ２を受信し、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞をカウンティングする。例えば、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、第１乃至第Ｋのカウント信号ＣＯＵＮＴ＜１：Ｋ＞がハイレベルである状態においてハイレベルの第２のフラグ信号ＦＬＡＧ２が入力される場合に、カウンター６はカウンティング動作を行い、第１乃至第Ｋ＋１のカウント信号ＣＯＵＮＴ＜１：Ｋ＋１＞がハイレベルになる。したがって、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうち、イネーブルされる遅延素子の数がＫ＋１個になり、遅延部１０の遅延区間は増加する。
【００５５】
カウンター６のカウンティング動作は、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞がいずれもローレベルとして生成され、ローレベルの第２のフラグ信号ＦＬＡＧ２が生成されるまで繰り返し行われる。
【００５６】
ローレベルの第２のフラグ信号ＦＬＡＧ２が生成されると、出力部７の伝達ゲートＴ７１がターンオンされ、ラッチ７２２は、ハイレベルの第１のテスト信号ＴＥＳＴ＜１＞とハイレベルの第２のテスト信号ＴＥＳＴ＜２＞により動作するので、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞がパッド８を通じて出力される。出力された第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、ハイレベルにイネーブルされた信号の数から遅延部１０の遅延区間を確認でき、これにより、セットアップ／ホールドタイムを測定することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態に係るセットアップ／ホールドタイム測定装置の構成の一例を示すブロック図である。
【図２】図１におけるデータ生成部の構成の一例を示すブロック図である。
【図３】図２に示すマルチプレクサの回路図である。
【図４】図１に示すデータラッチの回路図である。
【図５】図１に示すフラグ信号生成部の回路図である。
【図６】図１に示す出力部の回路図である。
【図７】図１に示すセットアップ／ホールドタイム測定装置の動作を説明するためのタイミング図である。
【図８】図１に示すセットアップ／ホールドタイム測定装置の動作を説明するためのタイミング図である。
【符号の説明】
【００５８】
１ データ生成部
１０ 遅延部
１２ マルチプレクサ
２ クロックバッファー
３ 第１乃至第Ｎのデータバッファー
４ 第１乃至第Ｎのデータラッチ
５ フラグ信号生成部
６ カウンター
７ 出力部
８ パッド
【技術分野】
【０００１】
本発明は、半導体メモリー装置に係り、より詳細には、データのセットアップ／ホールドタイムを效率的に測定できるようにしたセットアップ／ホールドタイム測定装置に関する。
【背景技術】
【０００２】
近年、マイクロ・プロセッサの動作速度が速くなるに伴い、外部クロックに同期してデータ信号を入出力する同期式ＤＲＡＭ（ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory)）が用いられている。これは、ＤＲＡＭ（Dynamic Random Access Memory）がマイクロ・プロセッサの動作速度を追従するには力不足であるから、ＤＲＡＭとマイクロ・プロセッサとの速度ギャップを小さくし、システム性能を改善するためである。
【０００３】
同期式ＤＲＡＭ（ＳＤＲＡＭ）は、外部クロック信号に同期した内部クロック信号を用いてデータの入出力を行う。このような同期式ＤＲＡＭ（ＳＤＲＡＭ）は、内部クロック信号によってデータの入出力が行なわれるので、高速のデータ転送が可能になる。
【０００４】
一方、同期式ＤＲＡＭ（ＳＤＲＡＭ）から正常にデータを読取り／書込みするためには、内部クロック信号に対して正常なセットアップ／ホールドタイム（ｓｅｔｕｐ／ｈｏｌｄ ｔｉｍｅ）を確保することが重要である。ここで、セットアップタイム（ｓｅｔｕｐ ｔｉｍｅ）は、入力されるデータが外部クロック信号を基準に一定時間前に印加される時間を意味し、ホールドタイム（ｈｏｌｄ ｔｉｍｅ）は、入力される信号が外部クロック信号を基準に一定時間保持された時間を意味する。すなわち、セットアップタイム（ｓｅｔｕｐ ｔｉｍｅ）及びホールドタイム（ｈｏｌｄ ｔｉｍｅ）は、データの有効ウィンド（ｄａｔａ ｖａｌｉｄ ｗｉｎｄｏｗ）を基準に前、後の時間を意味する。
【０００５】
従来、データのセットアップ／ホールドタイム（ｓｅｔｕｐ／ｈｏｌｄ ｔｉｍｅ）の測定は、外部装備で入力データとクロック信号間の遅延区間を変化させながら、読取り／書込み動作を通じて入力されるデータと出力パッドに出力されるデータの値を比較する方式で行われてきた。
【０００６】
本出願と関連のある技術が、特許文献１に開示されている。
【特許文献１】米国特許第６０９７２３０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このようなセットアップ／ホールドタイム（ｓｅｔｕｐ／ｈｏｌｄ ｔｉｍｅ）測定方式は、入力データとクロック信号間の遅延区間を変化させるための外部装備を必要とし、入力されるデータと出力パッドに出力されるデータの値を比較するためには読取り／書込み動作が行わればならず、効率性が低下するという問題があった。
【０００８】
本発明は、上記の問題点を解決するためのもので、その目的は、テスト信号に応じて外部クロック信号からデータ信号と内部クロック信号を生成し、読取り／書込み動作無しでバッファリングされたデータの状態によってセットアップ／ホールドタイムを測定できるようにしたセットアップ／ホールドタイム測定装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明の一つの観点では、外部クロック信号をカウント信号によって遅延させ、テスト信号に応答して、前記遅れた外部クロック信号から内部クロック信号及びデータ信号を生成するデータ生成部と、前記内部クロック信号に同期して、前記データ信号をバッファリングした信号をラッチするデータラッチと、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号からフラグ信号を生成するフラグ信号生成部と、前記フラグ信号に応答して、前記カウント信号をカウンティングするカウンターと、を含むセットアップ／ホールドタイム測定装置が提供される。
【００１０】
前記データ生成部は、前記外部クロック信号を、前記カウント信号によって決定された遅延区間だけ遅延させる遅延部と、前記テスト信号に応答して、前記外部クロック信号及び前記遅延部の出力信号から前記内部クロック信号及びデータ信号を生成するマルチプレクサと、を含むと良い。
【００１１】
前記遅延部は、前記カウント信号に応答して選択的にイネーブルされる複数の遅延素子を含み、前記遅延部の遅延区間は、前記複数の遅延素子のうち、イネーブルされた遅延素子の数によって決定されることが好ましい。
【００１２】
前記マルチプレクサは、前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記内部クロック信号として伝達する第１の伝達部と、前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記データ信号として伝達する第２の伝達部と、を含むと良い。
【００１３】
前記データラッチは、前記内部クロック信号をバッファリングした信号に応答して、前記データ信号をバッファリングした信号をラッチし、駆動信号を生成する駆動信号生成部と、前記駆動信号に応答して出力ノードを駆動する駆動部と、を含むと良い。
【００１４】
前記データラッチは、前記出力ノードの信号をラッチするラッチと、リセット信号に応答して前記出力ノードのレベルを設定するリセット素子と、をさらに含んでも良い。
【００１５】
前記フラグ信号生成部は、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号が既に設定されたレベルである場合にイネーブルされる前記フラグ信号を生成すると好ましい。
【００１６】
前記セットアップ／ホールドタイム測定装置は、前記フラグ信号及び前記テスト信号に応答して前記カウンティング信号をパッドに出力する出力部をさらに含むと良い。
【００１７】
前記出力部は、前記フラグ信号に応答して前記カウント信号を伝達する伝達部と、前記テスト信号に応答して前記伝達部の出力信号をラッチするラッチ部と、を含むと良い。
【００１８】
また、上記の目的を達成するために、他のアスペクトによれば、複数のカウント信号に応答して選択的にイネーブルされる複数の遅延素子を含み、外部クロック信号を所定区間遅延させる遅延部と、テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に伝達し、内部クロック信号及びデータ信号を生成するマルチプレクサと、前記データ信号をバッファリングし、複数の内部データ信号を生成する複数のバッファーと、前記内部クロック信号に同期して前記複数の内部データ信号をラッチし、複数のサンプリングデータ信号を抽出するデータラッチと、前記テスト信号に応答して前記複数のサンプリングデータ信号から第１及び第２のフラグ信号を生成するフラグ信号生成部と、前記第１及び第２のフラグ信号に応答して前記複数のカウント信号をカウンティングするカウンターと、を含むセットアップ／ホールドタイム測定装置が提供される。
【発明を実施するための最良の形態】
【００１９】
本発明に好適な実施の形態について、図面に基づいて説明する。ただし、下記の実施形態は本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものではない。
【００２０】
本発明の実施形態に係るセットアップ／ホールドタイム測定装置の構成及び機能について、図１乃至６を用いて説明する。
【００２１】
図１は、本発明の一実施形態に係るセットアップ／ホールドタイム測定装置の構成を示すブロック図である。
【００２２】
図１に示すように、本実施形態に係るセットアップ／ホールドタイム測定装置は、データ生成部１、クロックバッファー２、第１乃至第Ｎのデータバッファー３、第１乃至第Ｎのデータラッチ４、フラグ信号生成部５、カウンター６、出力部７及びパッド８を備えて構成される。
【００２３】
図２を参照すると、データ生成部１は、遅延部１０及びマルチプレクサ１２を備えて構成される。
【００２４】
遅延部１０は、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞から構成され、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞はそれぞれ、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１:Ｍ＞に応答してイネーブルされる。遅延部１０は、外部クロックＣＬＫを所定区間遅延させて遅延クロックＣＬＫｄを生成する。ここで、遅延部１０の遅延区間は、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうち、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞によってイネーブルされた遅延素子の数によって決定される。例えば、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞がそれぞれ単位遅延区間を有し、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞によって第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうちＫ個の遅延素子がイネーブルされる場合、遅延部１０の遅延区間は単位遅延区間のＫ倍になる。
【００２５】
図３を参照すると、マルチプレクサ１２は、第１の伝達部１２０及び第２の伝達部１２２を備えて構成される。
【００２６】
第１の伝達部１２０は、第２のテスト信号ＴＥＳＴ＜２＞に応答して、外部クロックＣＬＫまたは遅延クロックＣＬＫｄを選択的に伝達するインバータＩＶ１１，ＩＶ１２と、第１のテスト信号ＴＥＳＴ＜１＞とインバータＩＶ１１，ＩＶ１２の出力信号とを受信し否定論理積演算を行うことによって、第１の内部クロック信号ｃｌｋ１を生成するＮＡＮＤゲートＮＤ１０と、を備えて構成される。
【００２７】
第２の伝達部１２２は、第２のテスト信号ＴＥＳＴ＜２＞に応答して、外部クロックＣＬＫまたは遅延クロックＣＬＫｄを選択的に伝達するインバータＩＶ１４，ＩＶ１５と、第１のテスト信号ＴＥＳＴ＜1＞とインバータＩＶ１４，ＩＶ１５の出力信号とを受信し否定論理積演算を行うことによって、データ信号ｄｉｎ１を生成するＮＡＮＤゲートＮＤ１１と、を備えて構成される。
【００２８】
クロックバッファー２は、第１の内部クロック信号ｃｌｋ１をバッファリングし、第２の内部クロック信号ｃｌｋ２を生成する。クロックバッファー２は、一般的なクロックバッファー回路にすれば良い。
【００２９】
第１乃至第Ｎのデータバッファー３は、データ信号ｄｉｎ１を受信し、それぞれ、第１乃至第Ｎの内部データ信号ｄｉｎ２を生成する。第１乃至第Ｎのデータバッファー３は、一般的なデータバッファー回路にし、本実施形態において第１乃至第Ｎのデータバッファー３の位置はそれぞれ別に設定されることが好ましい。これは、半導体メモリー装置において多様な回路に含まれた多数のデータバッファーを具現するためである。このように第１乃至第Ｎのデータバッファー３の位置を様々に設定すると、データ信号ｄｉｎ１の転送される距離が異なってくることになり、よって、第１乃至第Ｎのデータバッファー３で生成される第１乃至第Ｎの内部データ信号ｄｉｎ２の遅延区間も様々に設定される。
【００３０】
図４を参照すると、第１乃至第Ｎのデータラッチ４は、第２の内部クロック信号ｃｌｋ２に応答して、第１乃至第Ｎの内部データ信号ｄｉｎ２をラッチし、プルアップ信号ＰＵ及びプルダウン信号ＰＤを生成する駆動信号生成部４０と、プルアップ信号ＰＵ及びプルダウン信号ＰＤに応答して、ノードｎｄ４０を駆動する駆動部４２と、リセット信号ＲＥＳＥＴに応答してノードｎｄ４０をプルアップ駆動するリセット素子４４と、ノードｎｄ４０の信号をラッチし、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を生成するラッチ４６と、を備えて構成される。第１乃至第Ｎのデータラッチ４は、いずれも同じ回路的構成を有するので、図４のようにＮ個の回路を一つの図面に挙げて示した。
【００３１】
図５を参照すると、フラグ信号生成部５は、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を受信し否定論理積演算を行うＮＡＮＤゲートＮＤ５０と、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答してＮＡＮＤゲートＮＤ5０の出力信号をラッチし第１のフラグ信号ＦＬＡＧ１を生成するラッチ５１と、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を受信し否定論理和演算を行うＮＯＲゲートＮＲ５０と、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答してＮＯＲゲートＮＲ５０の出力信号をラッチし、第２のフラグ信号ＦＬＡＧ２を生成するラッチ５３と、を備えて構成される。ラッチ５１及びラッチ５３は、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答して選択的に動作するが、第１のテスト信号ＴＥＳＴ＜１＞がハイレベルである状態において、第２のテスト信号ＴＥＳＴ＜２＞がローレベルである場合にラッチ５１が動作し、第２のテスト信号ＴＥＳＴ＜２＞がハイレベルである場合にラッチ５３が動作する。
【００３２】
カウンター６は、第１のフラグ信号ＦＬＡＧ１及び第２のフラグ信号ＦＬＡＧ２に応答して、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞をカウンティングする。本実施形態のカウンター６は、第１のフラグ信号ＦＬＡＧ１がハイレベル、または、第２のフラグ信号ＦＬＡＧ２がローレベルである場合にカウンティング動作を中断し、第１のフラグ信号ＦＬＡＧ１がローレベル、または、第２のフラグ信号ＦＬＡＧ２がハイレベルである場合にカウンティング動作を行うようにする。例えば、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞が‘００，…，０１'である状態において、第１のフラグ信号ＦＬＡＧ１がローレベルまたは第２のフラグ信号ＦＬＡＧ２がハイレベルの状態として入力されると、カウンター６は、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞を‘００，…，１１'状態としてカウンティングする。すなわち、第１乃至第Ｍのカウント信号のうち、ハイレベルにイネーブルされた信号の数を増加させる。
【００３３】
図６を参照すると、出力部７は、伝達部７０とラッチ部７２とを備えて構成される。
【００３４】
伝達部７０は、第１のフラグ信号ＦＬＡＧ１に応答して第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞を伝達する伝達ゲートＴ７０と、第２のフラグ信号ＦＬＡＧ２に応答して第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞を伝達する伝達ゲートＴ７１と、を備えて構成される。伝達ゲートＴ７０は、第１のフラグ信号ＦＬＡＧ１がハイレベルである場合に第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞を伝達し、伝達ゲートＴ７１は、第２のフラグ信号ＦＬＡＧ２がローレベルである場合に第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞を伝達する。
【００３５】
ラッチ部７２は、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答して伝達ゲートＴ７０の出力信号をラッチするラッチ７２０と、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答して伝達ゲートＴ７１の出力信号をラッチするラッチ７２２と、を備えて構成される。ラッチ部７２において、第１のテスト信号ＴＥＳＴ＜１＞がハイレベルである状態において、第２のテスト信号ＴＥＳＴ＜２＞がローレベルである場合にラッチ７２０が動作し、第２のテスト信号ＴＥＳＴ＜２＞がハイレベルである場合にラッチ７２２が動作する。
【００３６】
次に、このように構成されたセットアップ／ホールドタイム測定装置の動作について、図７及び図８を参照して詳細に説明する。
【００３７】
第１のテスト信号ＴＥＳＴ＜１＞がハイレベルであり、第２のテスト信号ＴＥＳＴ＜２＞がローレベルである場合におけるセットアップ／ホールドタイム測定装置の動作について、図７を参照して説明する。
【００３８】
まず、データ生成部１は、外部クロックＣＬＫを受信し、第１の内部クロック信号ｃｌｋ１及びデータ信号ｄｉｎ１を生成する。
【００３９】
より具体的には、遅延部１０は、外部クロックＣＬＫを所定区間遅延させて遅延クロックＣＬＫｄを生成する。この時、遅延部１０の遅延区間は、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうち、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞によってイネーブルされた遅延素子の数によって決定される。例えば、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、第１乃至第Ｋのカウント信号ＣＯＵＮＴ＜１： Ｋ＞がハイレベルである場合、第１乃至第Ｋの遅延素子ｄｅｌａｙ＜１：Ｋ＞がイネーブルされるので、遅延部１０の遅延区間は、第１乃至第Ｋの遅延素子ｄｅｌａｙ＜１：Ｋ＞のそれぞれの遅延区間、すなわち、単位遅延区間のＫ倍に設定される。本実施形態は、初期状態において遅延部１０の遅延区間がｄに設定された場合とした。
【００４０】
マルチプレクサ１２は、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答して、遅延部１０で生成された遅延クロックＣＬＫｄと外部クロックＣＬＫとを第１の内部クロック信号ｃｌｋ１またはデータ信号ｄｉｎ１として選択的に伝達する。上述したように、第１のテスト信号ＴＥＳＴ＜１＞はハイレベルであり、第２のテスト信号ＴＥＳＴ＜２＞はローレベルであるから、インバータＩＶ１１，ＩＶ１４がターンオンされ、外部クロックＣＬＫはデータ信号ｄｉｎ１として出力され、遅延クロックＣＬＫｄは第１の内部クロック信号ｃｌｋ１として出力される。
【００４１】
続いて、クロックバッファー２は、第１の内部クロック信号ｃｌｋ１をバッファリングし、第２の内部クロック信号ｃｌｋ２を生成する。また、第１乃至第Ｎのデータバッファー３は、データ信号ｄｉｎ１を受信し、それぞれ第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞を生成する。図７に示すように、第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞は、第１乃至第Ｎのデータバッファー３の位置によって様々に形成されるが、これは、前述したように、第１乃至第Ｎのデータバッファー３に入力されるデータ信号ｄｉｎ１が互いに異なる遅延区間の影響を受けながら転送されてくるためである。
【００４２】
次に、第１乃至第Ｎのデータラッチ４は、第２の内部クロック信号ｃｌｋ２の立ち上がりエッジに同期して第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞をラッチし、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を生成する。図７に示すように、第２の内部クロック信号ｃｌｋ２の立ち上がりエッジで第１乃至第Ｎ−１の内部データ信号ｄｉｎ２＜１：Ｎ−１＞はハイレベルであるのに対し、第Ｎ内部データ信号ｄｉｎ２＜Ｎ＞はローレベルであるから、第１乃至第Ｎ−１のサンプリングデータ信号ＤＡＴＡ＜１：Ｎ−１＞はハイレベルになり、第Ｎサンプリングデータ信号ＤＡＴＡ＜Ｎ＞はローレベルになる。
【００４３】
続いて、フラグ信号生成部５は、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を受信し、第１のフラグ信号ＦＬＡＧ１を生成する。すなわち、ハイレベルの第１のテスト信号ＴＥＳＴ＜１＞とローレベルの第２のテスト信号ＴＥＳＴ＜２＞によってラッチ５１が動作し、ＮＡＮＤゲートＮＤ５０は、ローレベルの第Ｎサンプリングデータ信号ＤＡＴＡ＜Ｎ＞によってローレベルの第１のフラグ信号ＦＬＡＧ１を生成する。
【００４４】
次に、カウンター６は、ローレベルの第１のフラグ信号ＦＬＡＧ１を受信し、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞をカウンティングする。例えば、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、第１乃至第Ｋのカウント信号ＣＯＵＮＴ＜１：Ｋ＞がハイレベルである状態においてローレベルの第１のフラグ信号ＦＬＡＧ１が入力される場合、カウンター６がカウンティング動作を行い、第１乃至第Ｋ＋１のカウント信号ＣＯＵＮＴ＜１：Ｋ＋１＞はハイレベルになる。したがって、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうち、イネーブルされる遅延素子の数はＫ＋１個となり、遅延部１０の遅延区間が増加する。
【００４５】
カウンター６のカウンティング動作は、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞がいずれもハイレベルとして生成され、ハイレベルの第１のフラグ信号ＦＬＡＧ１が生成されるまで繰り返し行われる。
【００４６】
ハイレベルの第１のフラグ信号ＦＬＡＧ１が生成されると、出力部７の伝達ゲートＴ７０がターンオンされ、ラッチ７２０は、ハイレベルの第１のテスト信号ＴＥＳＴ＜１＞とローレベルの第２のテスト信号ＴＥＳＴ＜２＞によって動作するので、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞がパッド８を通じて出力される。出力された第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、ハイレベルにイネーブルされた信号の数から遅延部１０の遅延区間を確認でき、これにより、セットアップ／ホールドタイムを測定することができる。
【００４７】
次に、第１のテスト信号ＴＥＳＴ＜１＞がハイレベルであり、第２のテスト信号ＴＥＳＴ＜２＞がハイレベルである場合におけるセットアップ／ホールドタイム測定装置の動作について、図８を参照して説明する。
【００４８】
まず、データ生成部１は、外部クロックＣＬＫを受信し、第１の内部クロック信号ｃｌｋ１及びデータ信号ｄｉｎ１を生成する。
【００４９】
より具体的に、遅延部１０は、外部クロックＣＬＫを所定区間遅延させ、遅延クロックＣＬＫｄを生成する。この時、遅延部１０の遅延区間は、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうち、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞によりイネーブルされた遅延素子の数によって決定される。例えば、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、第１乃至第Ｋのカウント信号ＣＯＵＮＴ＜１： Ｋ＞がハイレベルである場合に、第１乃至第Ｋの遅延素子ｄｅｌａｙ＜１：Ｋ＞がイネーブルされるので、遅延部１０の遅延区間は、第１乃至第Ｋの遅延素子ｄｅｌａｙ＜１：Ｋ＞のそれぞれの遅延区間、すなわち、単位遅延区間のＫ倍に設定される。本実施形態において、初期状態で遅延部１０の遅延区間はｄに設定された場合と仮定した。
【００５０】
マルチプレクサ１２は、第１及び第２のテスト信号ＴＥＳＴ＜１：２＞に応答して、遅延部１０で生成された遅延クロックＣＬＫｄと外部クロックＣＬＫを第１の内部クロック信号ｃｌｋ１またはデータ信号ｄｉｎ１として選択的に伝達する。前述したように、第１のテスト信号ＴＥＳＴ＜１＞及び第２のテスト信号ＴＥＳＴ＜２＞はハイレベルであるので、インバータＩＶ１２，ＩＶ１５がターンオンされ、外部クロックＣＬＫは第１の内部クロック信号ｃｌｋ１として出力され、遅延クロックＣＬＫｄはデータ信号ｄｉｎ１として出力される。
【００５１】
続いて、クロックバッファー２は、第１の内部クロック信号ｃｌｋ１をバッファリングし、第２の内部クロック信号ｃｌｋ２を生成する。また、第１乃至第Ｎのデータバッファー３は、データ信号ｄｉｎ１を受信し、それぞれ第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞を生成する。図８に示すように、第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞は、第１乃至第Ｎのデータバッファー３の位置によって様々に形成されるが、これは、前述したように、第１乃至第Ｎのデータバッファー３に入力されるデータ信号ｄｉｎ１が互いに異なる遅延区間の影響を受けながら転送されてくるためである。
【００５２】
次に、第１乃至第Ｎのデータラッチ４は、第２の内部クロック信号ｃｌｋ２の立ち上がりエッジに同期して第１乃至第Ｎの内部データ信号ｄｉｎ２＜１：Ｎ＞をラッチし、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を生成する。図８に示すように、第２の内部クロック信号ｃｌｋ２の立ち上がりエッジにおいて第１乃至第Ｎ−１の内部データ信号ｄｉｎ２＜１：Ｎ−１＞はローレベルであるのに対し、第Ｎの内部データ信号ｄｉｎ２＜Ｎ＞はハイレベルであるから、第１乃至第Ｎ−１のサンプリングデータ信号ＤＡＴＡ＜１：Ｎ−１＞はローレベルになり、第Ｎサンプリングデータ信号ＤＡＴＡ＜Ｎ＞はハイレベルになる。
【００５３】
続いて、フラグ信号生成部５は、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞を受信し、第２のフラグ信号ＦＬＡＧ２を生成する。すなわち、ハイレベルの第１のテスト信号ＴＥＳＴ＜１＞とハイレベルの第２のテスト信号ＴＥＳＴ＜２＞によってラッチ５３が動作し、ＮＯＲゲートＮＲ５０は、ハイレベルの第Ｎサンプリングデータ信号ＤＡＴＡ＜Ｎ＞によってハイレベルの第２のフラグ信号ＦＬＡＧ２を生成する。
【００５４】
次に、カウンター６は、ハイレベルの第２のフラグ信号ＦＬＡＧ２を受信し、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞をカウンティングする。例えば、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、第１乃至第Ｋのカウント信号ＣＯＵＮＴ＜１：Ｋ＞がハイレベルである状態においてハイレベルの第２のフラグ信号ＦＬＡＧ２が入力される場合に、カウンター６はカウンティング動作を行い、第１乃至第Ｋ＋１のカウント信号ＣＯＵＮＴ＜１：Ｋ＋１＞がハイレベルになる。したがって、第１乃至第Ｍの遅延素子ｄｅｌａｙ＜１：Ｍ＞のうち、イネーブルされる遅延素子の数がＫ＋１個になり、遅延部１０の遅延区間は増加する。
【００５５】
カウンター６のカウンティング動作は、第１乃至第Ｎのサンプリングデータ信号ＤＡＴＡ＜１：Ｎ＞がいずれもローレベルとして生成され、ローレベルの第２のフラグ信号ＦＬＡＧ２が生成されるまで繰り返し行われる。
【００５６】
ローレベルの第２のフラグ信号ＦＬＡＧ２が生成されると、出力部７の伝達ゲートＴ７１がターンオンされ、ラッチ７２２は、ハイレベルの第１のテスト信号ＴＥＳＴ＜１＞とハイレベルの第２のテスト信号ＴＥＳＴ＜２＞により動作するので、第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞がパッド８を通じて出力される。出力された第１乃至第Ｍのカウント信号ＣＯＵＮＴ＜１：Ｍ＞のうち、ハイレベルにイネーブルされた信号の数から遅延部１０の遅延区間を確認でき、これにより、セットアップ／ホールドタイムを測定することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態に係るセットアップ／ホールドタイム測定装置の構成の一例を示すブロック図である。
【図２】図１におけるデータ生成部の構成の一例を示すブロック図である。
【図３】図２に示すマルチプレクサの回路図である。
【図４】図１に示すデータラッチの回路図である。
【図５】図１に示すフラグ信号生成部の回路図である。
【図６】図１に示す出力部の回路図である。
【図７】図１に示すセットアップ／ホールドタイム測定装置の動作を説明するためのタイミング図である。
【図８】図１に示すセットアップ／ホールドタイム測定装置の動作を説明するためのタイミング図である。
【符号の説明】
【００５８】
１ データ生成部
１０ 遅延部
１２ マルチプレクサ
２ クロックバッファー
３ 第１乃至第Ｎのデータバッファー
４ 第１乃至第Ｎのデータラッチ
５ フラグ信号生成部
６ カウンター
７ 出力部
８ パッド
【特許請求の範囲】
【請求項１】
外部クロック信号をカウント信号によって遅延させ、テスト信号に応答して、前記遅れた外部クロック信号から内部クロック信号及びデータ信号を生成するデータ生成部と、
前記内部クロック信号に同期して、前記データ信号をバッファリングした信号をラッチするデータラッチと、
前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号からフラグ信号を生成するフラグ信号生成部と、
前記フラグ信号に応答して、前記カウント信号をカウンティングするカウンターと、
を含むセットアップ／ホールドタイム測定装置。
【請求項２】
前記データ生成部は、
前記外部クロック信号を、前記カウント信号によって決定された遅延区間だけ遅延させる遅延部と、
前記テスト信号に応答して、前記外部クロック信号及び前記遅延部の出力信号から前記内部クロック信号及びデータ信号を生成するマルチプレクサと、
を含む、請求項１に記載のセットアップ／ホールドタイム測定装置。
【請求項３】
前記遅延部は、前記カウント信号に応答して選択的にイネーブルされる複数の遅延素子を含み、
前記遅延部の遅延区間は、前記複数の遅延素子のうち、イネーブルされた遅延素子の数によって決定される、請求項２に記載のセットアップ／ホールドタイム測定装置。
【請求項４】
前記マルチプレクサは、
前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記内部クロック信号として伝達する第１の伝達部と、
前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記データ信号として伝達する第２の伝達部と、
を含む、請求項２に記載のセットアップ／ホールドタイム測定装置。
【請求項５】
前記データラッチは、
前記内部クロック信号をバッファリングした信号に応答して、前記データ信号をバッファリングした信号をラッチし、駆動信号を生成する駆動信号生成部と、
前記駆動信号に応答して出力ノードを駆動する駆動部と、
を含む、請求項１に記載のセットアップ／ホールドタイム測定装置。
【請求項６】
前記データラッチは、
前記出力ノードの信号をラッチするラッチと、
リセット信号に応答して前記出力ノードのレベルを設定するリセット素子と、
を更に含む、請求項５に記載のセットアップ／ホールドタイム測定装置。
【請求項７】
前記フラグ信号生成部は、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号が既に設定されたレベルである場合にイネーブルされる前記フラグ信号を生成する、請求項１に記載のセットアップ／ホールドタイム測定装置。
【請求項８】
前記フラグ信号及び前記テスト信号に応答して前記カウンティング信号をパッドに出力する出力部をさらに含む、請求項１に記載のセットアップ／ホールドタイム測定装置。
【請求項９】
前記出力部は、
前記フラグ信号に応答して前記カウント信号を伝達する伝達部と、
前記テスト信号に応答して前記伝達部の出力信号をラッチするラッチ部と、
を含む、請求項８に記載のセットアップ／ホールドタイム測定装置。
【請求項１０】
複数のカウント信号に応答して選択的にイネーブルされる複数の遅延素子を含み、外部クロック信号を所定区間遅延させる遅延部と、
テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に伝達し、内部クロック信号及びデータ信号を生成するマルチプレクサと、
前記データ信号をバッファリングし、複数の内部データ信号を生成する複数のバッファーと、
前記内部クロック信号に同期して前記複数の内部データ信号をラッチし、複数のサンプリングデータ信号を抽出するデータラッチと、
前記テスト信号に応答して前記複数のサンプリングデータ信号から第１及び第２のフラグ信号を生成するフラグ信号生成部と、
前記第１及び第２のフラグ信号に応答して前記複数のカウント信号をカウンティングするカウンターと、
を含むセットアップ／ホールドタイム測定装置。
【請求項１１】
前記遅延部の遅延区間は、前記複数の遅延素子のうち、イネーブルされる遅延素子の数によって決定される、請求項１０に記載のセットアップ／ホールドタイム測定装置。
【請求項１２】
前記マルチプレクサは、
前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記内部クロック信号として伝達する第１の伝達部と、
前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記データ信号として伝達する第２の伝達部と、
を含む、請求項１０に記載のセットアップ／ホールドタイム測定装置。
【請求項１３】
前記複数のバッファーは、
前記データ信号をバッファリングして第１の内部データ信号を生成する第１のバッファーと、
前記データ信号をバッファリングして第２の内部データ信号を生成する第２のバッファーと、
を含む、請求項１０に記載のセットアップ／ホールドタイム測定装置。
【請求項１４】
前記データラッチは、
前記内部クロック信号をバッファリングした信号に応答して前記第１の内部データ信号をラッチし、第１のサンプリングデータ信号を抽出する第１のデータラッチと、
前記内部クロック信号をバッファリングした信号に応答して前記第２の内部データ信号をラッチし、第２のサンプリングデータ信号を抽出する第２のデータラッチと、
を含む、請求項１３に記載のセットアップ／ホールドタイム測定装置。
【請求項１５】
前記第１のデータラッチは、
前記内部クロック信号をバッファリングした信号に応答して前記第１の内部データ信号をラッチし、駆動信号を生成する駆動信号生成部と、
前記駆動信号に応答して出力ノードを駆動する駆動部と、
を含む、請求項１４に記載のセットアップ／ホールドタイム測定装置。
【請求項１６】
前記第２のデータラッチは、
前記内部クロック信号をバッファリングした信号に応答して前記第２の内部データ信号をラッチし、駆動信号を生成する駆動信号生成部と、
前記駆動信号に応答して出力ノードを駆動する駆動部と、
を含む、請求項１４に記載のセットアップ／ホールドタイム測定装置。
【請求項１７】
前記フラグ信号生成部は、前記テスト信号に応答して前記第１及び第２のサンプリングデータ信号がいずれも既に設定されたレベルである場合にイネーブルされる前記第１及び第２のフラグ信号を生成する、請求項１４に記載のセットアップ／ホールドタイム測定装置。
【請求項１８】
前記フラグ信号生成部は、
前記第１及び第２のサンプリングデータ信号を受信し、論理演算を行う第１の論理素子と、
前記テスト信号に応答して前記第１の論理素子の出力信号をラッチし、前記第１のフラグ信号として伝達する第１のラッチと、
前記第１及び第２のサンプリングデータ信号を受信し、論理演算を行う第２の論理素子と、
前記テスト信号に応答して前記第２の論理素子の出力信号をラッチし、前記第２のフラグ信号として伝達する第２のラッチと、
を含む、請求項１５に記載のセットアップ／ホールドタイム測定装置。
【請求項１９】
前記第１の論理素子は、否定論理積演算を行い、
前記第２の論理素子は、否定論理和演算を行う、請求項１８に記載のセットアップ／ホールドタイム測定装置。
【請求項２０】
前記第１及び第２のラッチは、前記テスト信号に応答して選択的に動作する、請求項１８に記載のセットアップ／ホールドタイム測定装置。
【請求項２１】
前記第１及び第２のフラグ信号及び前記テスト信号に応答して前記カウンティング信号をパッドに出力する出力部をさらに含む、請求項１０に記載のセットアップ／ホールドタイム測定装置。
【請求項２２】
前記出力部は、
前記第１のフラグ信号に応答して前記カウント信号を伝達する第１の伝達素子と、
前記第２のフラグ信号に応答して前記カウント信号を伝達する第２の伝達素子と、
前記テスト信号に応答して前記第１の伝達素子の出力信号をラッチする第１のラッチと、
前記テスト信号に応答して前記第２の伝達素子の出力信号をラッチする第２のラッチと、
を含む、請求項２１に記載のセットアップ／ホールドタイム測定装置。
【請求項２３】
前記第１及び第２のラッチは、前記テスト信号に応答して選択的に動作する、請求項２２に記載のセットアップ／ホールドタイム測定装置。
【請求項１】
外部クロック信号をカウント信号によって遅延させ、テスト信号に応答して、前記遅れた外部クロック信号から内部クロック信号及びデータ信号を生成するデータ生成部と、
前記内部クロック信号に同期して、前記データ信号をバッファリングした信号をラッチするデータラッチと、
前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号からフラグ信号を生成するフラグ信号生成部と、
前記フラグ信号に応答して、前記カウント信号をカウンティングするカウンターと、
を含むセットアップ／ホールドタイム測定装置。
【請求項２】
前記データ生成部は、
前記外部クロック信号を、前記カウント信号によって決定された遅延区間だけ遅延させる遅延部と、
前記テスト信号に応答して、前記外部クロック信号及び前記遅延部の出力信号から前記内部クロック信号及びデータ信号を生成するマルチプレクサと、
を含む、請求項１に記載のセットアップ／ホールドタイム測定装置。
【請求項３】
前記遅延部は、前記カウント信号に応答して選択的にイネーブルされる複数の遅延素子を含み、
前記遅延部の遅延区間は、前記複数の遅延素子のうち、イネーブルされた遅延素子の数によって決定される、請求項２に記載のセットアップ／ホールドタイム測定装置。
【請求項４】
前記マルチプレクサは、
前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記内部クロック信号として伝達する第１の伝達部と、
前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記データ信号として伝達する第２の伝達部と、
を含む、請求項２に記載のセットアップ／ホールドタイム測定装置。
【請求項５】
前記データラッチは、
前記内部クロック信号をバッファリングした信号に応答して、前記データ信号をバッファリングした信号をラッチし、駆動信号を生成する駆動信号生成部と、
前記駆動信号に応答して出力ノードを駆動する駆動部と、
を含む、請求項１に記載のセットアップ／ホールドタイム測定装置。
【請求項６】
前記データラッチは、
前記出力ノードの信号をラッチするラッチと、
リセット信号に応答して前記出力ノードのレベルを設定するリセット素子と、
を更に含む、請求項５に記載のセットアップ／ホールドタイム測定装置。
【請求項７】
前記フラグ信号生成部は、前記テスト信号に応答して、前記データラッチ部でラッチされたデータ信号が既に設定されたレベルである場合にイネーブルされる前記フラグ信号を生成する、請求項１に記載のセットアップ／ホールドタイム測定装置。
【請求項８】
前記フラグ信号及び前記テスト信号に応答して前記カウンティング信号をパッドに出力する出力部をさらに含む、請求項１に記載のセットアップ／ホールドタイム測定装置。
【請求項９】
前記出力部は、
前記フラグ信号に応答して前記カウント信号を伝達する伝達部と、
前記テスト信号に応答して前記伝達部の出力信号をラッチするラッチ部と、
を含む、請求項８に記載のセットアップ／ホールドタイム測定装置。
【請求項１０】
複数のカウント信号に応答して選択的にイネーブルされる複数の遅延素子を含み、外部クロック信号を所定区間遅延させる遅延部と、
テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に伝達し、内部クロック信号及びデータ信号を生成するマルチプレクサと、
前記データ信号をバッファリングし、複数の内部データ信号を生成する複数のバッファーと、
前記内部クロック信号に同期して前記複数の内部データ信号をラッチし、複数のサンプリングデータ信号を抽出するデータラッチと、
前記テスト信号に応答して前記複数のサンプリングデータ信号から第１及び第２のフラグ信号を生成するフラグ信号生成部と、
前記第１及び第２のフラグ信号に応答して前記複数のカウント信号をカウンティングするカウンターと、
を含むセットアップ／ホールドタイム測定装置。
【請求項１１】
前記遅延部の遅延区間は、前記複数の遅延素子のうち、イネーブルされる遅延素子の数によって決定される、請求項１０に記載のセットアップ／ホールドタイム測定装置。
【請求項１２】
前記マルチプレクサは、
前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記内部クロック信号として伝達する第１の伝達部と、
前記テスト信号に応答して、前記外部クロック信号または前記遅延部の出力信号を選択的に前記データ信号として伝達する第２の伝達部と、
を含む、請求項１０に記載のセットアップ／ホールドタイム測定装置。
【請求項１３】
前記複数のバッファーは、
前記データ信号をバッファリングして第１の内部データ信号を生成する第１のバッファーと、
前記データ信号をバッファリングして第２の内部データ信号を生成する第２のバッファーと、
を含む、請求項１０に記載のセットアップ／ホールドタイム測定装置。
【請求項１４】
前記データラッチは、
前記内部クロック信号をバッファリングした信号に応答して前記第１の内部データ信号をラッチし、第１のサンプリングデータ信号を抽出する第１のデータラッチと、
前記内部クロック信号をバッファリングした信号に応答して前記第２の内部データ信号をラッチし、第２のサンプリングデータ信号を抽出する第２のデータラッチと、
を含む、請求項１３に記載のセットアップ／ホールドタイム測定装置。
【請求項１５】
前記第１のデータラッチは、
前記内部クロック信号をバッファリングした信号に応答して前記第１の内部データ信号をラッチし、駆動信号を生成する駆動信号生成部と、
前記駆動信号に応答して出力ノードを駆動する駆動部と、
を含む、請求項１４に記載のセットアップ／ホールドタイム測定装置。
【請求項１６】
前記第２のデータラッチは、
前記内部クロック信号をバッファリングした信号に応答して前記第２の内部データ信号をラッチし、駆動信号を生成する駆動信号生成部と、
前記駆動信号に応答して出力ノードを駆動する駆動部と、
を含む、請求項１４に記載のセットアップ／ホールドタイム測定装置。
【請求項１７】
前記フラグ信号生成部は、前記テスト信号に応答して前記第１及び第２のサンプリングデータ信号がいずれも既に設定されたレベルである場合にイネーブルされる前記第１及び第２のフラグ信号を生成する、請求項１４に記載のセットアップ／ホールドタイム測定装置。
【請求項１８】
前記フラグ信号生成部は、
前記第１及び第２のサンプリングデータ信号を受信し、論理演算を行う第１の論理素子と、
前記テスト信号に応答して前記第１の論理素子の出力信号をラッチし、前記第１のフラグ信号として伝達する第１のラッチと、
前記第１及び第２のサンプリングデータ信号を受信し、論理演算を行う第２の論理素子と、
前記テスト信号に応答して前記第２の論理素子の出力信号をラッチし、前記第２のフラグ信号として伝達する第２のラッチと、
を含む、請求項１５に記載のセットアップ／ホールドタイム測定装置。
【請求項１９】
前記第１の論理素子は、否定論理積演算を行い、
前記第２の論理素子は、否定論理和演算を行う、請求項１８に記載のセットアップ／ホールドタイム測定装置。
【請求項２０】
前記第１及び第２のラッチは、前記テスト信号に応答して選択的に動作する、請求項１８に記載のセットアップ／ホールドタイム測定装置。
【請求項２１】
前記第１及び第２のフラグ信号及び前記テスト信号に応答して前記カウンティング信号をパッドに出力する出力部をさらに含む、請求項１０に記載のセットアップ／ホールドタイム測定装置。
【請求項２２】
前記出力部は、
前記第１のフラグ信号に応答して前記カウント信号を伝達する第１の伝達素子と、
前記第２のフラグ信号に応答して前記カウント信号を伝達する第２の伝達素子と、
前記テスト信号に応答して前記第１の伝達素子の出力信号をラッチする第１のラッチと、
前記テスト信号に応答して前記第２の伝達素子の出力信号をラッチする第２のラッチと、
を含む、請求項２１に記載のセットアップ／ホールドタイム測定装置。
【請求項２３】
前記第１及び第２のラッチは、前記テスト信号に応答して選択的に動作する、請求項２２に記載のセットアップ／ホールドタイム測定装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−９７３５（Ｐ２０１０−９７３５Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−３０６７０４（Ｐ２００８−３０６７０４）
【出願日】平成２０年１２月１日（２００８．１２．１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年１２月１日（２００８．１２．１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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