ソリッドステートリレー
【課題】 部品点数を減らして小型化及び低コスト化を図った交流・直流兼用型のソリッドステートリレーを提供すること。
【解決手段】 一対の入力端子と、前記一対の入力端子間に接続される発光素子と、前記発光素子の発光を光電変換して電流を出力する光電変換素子と、前記光電変換素子の出力によって導通するスイッチング素子と、交流電源又は直流電源と負荷とが接続される一対の出力端子と、対角する一対の端子が前記スイッチング素子の電流入力端と電流出力端との間に接続され、対角する他の一対の端子が前記一対の出力端子間に接続されるブリッジ型の整流素子とを含む、ソリッドステートリレー。
【解決手段】 一対の入力端子と、前記一対の入力端子間に接続される発光素子と、前記発光素子の発光を光電変換して電流を出力する光電変換素子と、前記光電変換素子の出力によって導通するスイッチング素子と、交流電源又は直流電源と負荷とが接続される一対の出力端子と、対角する一対の端子が前記スイッチング素子の電流入力端と電流出力端との間に接続され、対角する他の一対の端子が前記一対の出力端子間に接続されるブリッジ型の整流素子とを含む、ソリッドステートリレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソリッドステートリレーに関する。
【背景技術】
【０００２】
ソリッドステートリレーは、接点が無く、動作速度が速いという利点があるため、例えばモータ等の様々な電子機器の制御等に用いられている。ソリッドステートリレーには、直流電力を継電するタイプ、交流電力を継電するタイプ、及び直流電力及び交流電力の両方を継電する兼用タイプがある。
【０００３】
図１は、従来の交流専用のソリッドステートリレーの回路の一例を示す図である。
【０００４】
図１に示すソリッドステートリレーは、１次側を構成する入力端子１Ａ、１Ｂ、及び入力回路２と、２次側を構成するトリガー回路３、トライアック４、スナバ回路５、バリスタ６、及び出力端子７Ａ、７Ｂと、１次側と２次側の間に配設されるフォトアイソレータ１０を有する。フォトアイソレータは、１次側の入力回路２に接続されるフォトダイオード１０Ａと、２次側のトリガー回路３に接続されるフォトトライアック１０Ｂとを有する。
【０００５】
入力端子１Ａ、１Ｂ間に所定の電圧が印加されると、フォトダイオード１０Ａが発光し、この光を受光したフォトトライアック１０Ｂが電流を出力し、トリガー回路３に電流が流れる。トリガー回路３は、フォトトライアック１０Ｂから電流が入力されるとトライアック４を導通させる。これにより、出力端子７Ａ、７Ｂ間が導通し、ソリッドステートリレーがオンになる。
【０００６】
出力端子７Ａ、７Ｂ間には交流電源とモータ等の負荷とが直列に接続されているため、トライアック４が導通すると、交流電源から供給される交流電力が負荷に供給される。
【０００７】
以上より、図１に示すソリッドステートリレーでは、入力端子１Ａ、１Ｂの入力電圧を制御することにより、出力端子７Ａ、７Ｂ間に接続された負荷に交流電力を供給することができる。
【０００８】
図２は、従来の交流・直流兼用のソリッドステートリレーの回路の一例を示す図である。
【０００９】
図２に示すソリッドステートリレーは、２次側の回路構成が図１に示す交流専用のソリッドステートリレーと異なり、３つの出力端子１１Ａ、１１Ｂ、１１Ｃを有する。
【００１０】
出力端子１１Ａ、１１Ｂの間と、出力端子１１Ｂ、１１Ｃの間には、それぞれ、Ｐチャネル型のＦＥＴ（Field Effect Transistor：電界効果型トランジスタ）１２Ａ、１２Ｂ、ダイオード１３Ａ、１３Ｂが接続されている。
【００１１】
また、１次側と２次側の間には、一対のフォトアイソレータ１０が接続されている。フォトアイソレータ１０は、１次側に接続されるフォトダイオード１０Ａと、２次側に接続される受光素子１０Ｃとを有する。
【００１２】
出力端子１１Ａ及び１１Ｃの間に交流電源及び負荷を接続している場合の動作は次の通りである。入力端子１Ａ、１Ｂ間に所定の電圧を印加すると、フォトダイオード１０Ａが発光し、受光素子１０Ｃで光電変換され、ＦＥＴ１２Ａ、１２Ｂのゲートに電圧が印加され、ＦＥＴ１２Ａ、１２Ｂが導通する。これにより、出力端子１１Ａに正の電圧が印加されているときは、ＦＥＴ１２Ａ及びダイオード１３Ｂを通じて出力端子１１Ｃに電流が流れ、負荷に電力が供給される。また、出力端子１１Ｃに正の電圧が印加されているときには、ＦＥＴ１２Ｂ及びダイオード１３Ａを通じて出力端子１１Ａに電流が流れ、負荷に電力が供給される。これにより、出力端子１１Ａ、１１Ｃ間に接続された負荷に交流電力を供給することができる。
【００１３】
また、出力端子１１Ａ、１１Ｂ間、及び出力端子１１Ｃ、１１Ｂ間にそれぞれ直流電源及び負荷が接続されている場合は（出力端子１１Ａ及び１１Ｃに直流電源の正端子が接続され、出力端子１１Ｂに直流電源の負端子が接続される）、受光素子１０Ｃで光電変換されてＦＥＴ１２Ａ、１２Ｂが導通すると、出力端子１１Ａ、１１Ｃから出力端子１１Ｂに向けて電流が流れ、負荷に直流電力が供給される。
【００１４】
以上より、図２に示すソリッドステートリレーでは、入力端子１Ａ、１Ｂの入力電圧を制御することにより、出力端子１１Ａ、１１Ｂ、１１Ｃ間に交流電流又は直流電流を流すことができる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平０５−７１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ソリッドステートリレーは、交流・直流兼用型の方が用途が広がるため、生産性も向上し、低コストで生産しやすくなる。
【００１７】
しかしながら、従来の交流・直流兼用型のソリッドステートリレーは、交流専用型のソリッドステートリレーに比べて部品点数が大幅に増えるため、大型化が避けられないという課題があった。
【００１８】
そこで、本発明は、部品点数を減らして小型化及び低コスト化を図った交流・直流兼用型のソリッドステートリレーを提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の実施の形態の一観点のソリッドステートリレーは、一対の入力端子と、前記一対の入力端子間に接続される発光素子と、前記発光素子の発光を光電変換して電流を出力する光電変換素子と、前記光電変換素子の出力によって導通するスイッチング素子と、交流電源又は直流電源と負荷とが接続される一対の出力端子と、対角する一対の端子が前記スイッチング素子の電流入力端と電流出力端との間に接続され、対角する他の一対の端子が前記一対の出力端子間に接続されるブリッジ型の整流素子とを含む。
【００２０】
また、前記発光素子は、互いに逆極性の一対の発光整流素子を含んでもよい。
【００２１】
また、前記光電変換素子は、フォトトランジスタ、又はフォトダイオードであってもよい。
【００２２】
また、前記スイッチング素子は、ＦＥＴ、又はバイポーラトランジスタであってもよい。
【００２３】
また、前記ブリッジ型の整流素子は、ダイオードスタックであってもよい。
【００２４】
また、前記一対の出力端子間に、保護素子を含んでもよい。
【００２５】
また、前記入力端子及び前記出力端子以外の各素子は、半導体プロセスで製造され、ワンパッケージにされてもよい。
【発明の効果】
【００２６】
部品点数を減らして小型化及び低コスト化を図った交流・直流兼用型のソリッドステートリレーを提供できる。
【図面の簡単な説明】
【００２７】
【図１】従来の交流専用のソリッドステートリレーの回路の一例を示す図である。
【図２】従来の交流・直流兼用のソリッドステートリレーの回路の一例を示す図である。
【図３】実施の形態１のソリッドステートリレーのパッケージの内部構造を示す図である。
【図４】実施の形態１のソリッドステートリレーの回路構成を示す図である。
【図５】実施の形態２のソリッドステートリレーの回路構成を示す図である。
【図６】実施の形態３のソリッドステートリレーの回路構成を示す図である。
【図７】実施の形態４のソリッドステートリレーの回路構成を示す図である。
【図８】実施の形態５のソリッドステートリレーの回路構成を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明のソリッドステートリレーを適用した実施の形態について説明する。
【００２９】
実施の形態１．
図３は、実施の形態１のソリッドステートリレーのパッケージの内部構造を示す図である。
【００３０】
ソリッドステートリレー１００は、断面で示す筐体１０１内に、入力端子１０２Ａ、１０２Ｂ、抵抗器１０３Ａ、１０３Ｂ、フォトアイソレータ１０４、抵抗器１０５、ＦＥＴ１０６、ＤＳ（Diode Stack：ダイオードスタック）１０７、第１保護素子１０８、第２保護素子１０９、及び出力端子１１０Ａ、１１０Ｂを含む。入力端子１０２Ａ、１０２Ｂ間には、入力電圧（直流電圧）を印加するための電源（図示せず）が接続され、出力端子１１０Ａ、１１０Ｂ間には、交流電源又は直流電源と負荷（図示せず）とが接続される。
【００３１】
図４は、実施の形態１のソリッドステートリレーの回路構成を示す図である。
【００３２】
ソリッドステートリレー１００は、フォトアイソレータ１０４内に、逆極性で並列接続された一対のフォトダイオード１０４Ａと、受光素子１０４Ｂとを有する。また、第１保護素子はヒューズであり、第２保護素子１０９はバリスタである。
【００３３】
１次側では、入力端子１０２Ａに抵抗器１０３Ａが接続され、抵抗器１０３Ａと入力端子１０２Ｂとの間に、抵抗器１０３Ｂとフォトダイオード１０４Ａが並列に接続されている。
【００３４】
また、２次側では、受光素子１０４Ｂに抵抗器１０５が並列に接続され、フォトダイオード１０４Ａの入力端子、及び抵抗器１０５の一端（図中で上側の端子）は、Ｎチャネル型のＦＥＴ１０６のゲートに接続されている。フォトダイオード１０４Ａ、抵抗器１０５の他端（図中で下側の端子）、及びＦＥＴ１０６のドレインは、ＤＳ１０７の端子Ａに接続されている。
【００３５】
ＦＥＴ１０６のソースは、ＤＳ１０７の端子Ｃに接続されており、ＤＳ１０７の端子Ｂ、Ｄは、それぞれ、出力端子１１０Ａ、１１０Ｂに接続されている。ＤＳ１０７の端子Ｂと出力端子１１０Ａとの間には、ヒューズ１０８が挿入され、出力端子１１０Ａ、１１０Ｂ間にはバリスタ１０９が挿入されている。
【００３６】
なお、ＤＳ１０７は、端子Ａから端子Ｂ、端子Ａから端子Ｄ、端子Ｂから端子Ｃ、及び端子Ｄから端子Ｃの向きに電流を流す整流素子であり、４つのダイオードを含むブリッジ回路と同一の整流作用を有する。
【００３７】
次に、このような実施の形態１のソリッドステートリレー１００において、出力端子１１０Ａ、１１０Ｂ間に交流電源及び負荷が接続されている場合の動作について説明する。
【００３８】
入力端子１０２Ａ、１０２Ｂ間に、入力端子１０２Ａの方が電位が高くなるように（順方向の）所定の電圧を印加すると、入力端子１０２Ａからフォトダイオード１０４Ａを経て入力端子１０４Ｂの方向に電流が流れ、これによりフォトダイオード１０４Ａが発光する。
【００３９】
この発光は受光素子１０４Ｂで光電変換され、図中下向きに電流が流れるため、ＦＥＴ１０６が導通する。
【００４０】
このとき、出力端子１１０Ａに交流電圧の正電圧、出力端子１１０Ｂに交流電圧の負電圧が印加されているとすると、出力端子１１０Ａ、ＤＳ１０７の端子Ｂ、同端子Ｃ、ＦＥＴ１０６、ＤＳ１０７の端子Ａ、同端子Ｄ、出力端子１１０Ｂの順に電流が流れる。これにより、出力端子１１０Ａから出力端子１１０Ｂの向きに電流が流れ、負荷に電力が供給される。
【００４１】
一方、出力端子１１０Ａに交流電圧の負電圧、出力端子１１０Ｂに交流電圧の正電圧が印加されているとすると、出力端子１１０Ｂ、ＤＳ１０７の端子Ｄ、同端子Ｃ、ＦＥＴ１０６、ＤＳ１０７の端子Ａ、同端子Ｂ、出力端子１１０Ａの順に電流が流れる。これにより、出力端子１１０Ｂから出力端子１１０Ａの向きに電流が流れ、負荷に電力が供給される。
【００４２】
また、入力端子１０２Ａ、１０２Ｂ間に、入力端子１０２Ａの方が電位が低くなるように（逆方向の）所定の電圧を印加すると、入力端子１０２Ｂからフォトダイオード１０４Ａを経て入力端子１０４Ａの方向に電流が流れ、これによりフォトダイオード１０４Ａが発光する。
【００４３】
この発光は受光素子１０４Ｂで光電変換され、図中下向きに電流が流れるため、ＦＥＴ１０６が導通するＦＥＴ１０６が導通した場合に、出力端子１１０Ａ、１１０Ｂ間に交流電圧が供給されると、入力端子１０２Ａ、１０２Ｂ間に印加される電圧の極性が順方向の場合と同様に２次側の回路内に電流が流れるため、出力端子１１０Ａから出力端子１１０Ｂの向き、又は、出力端子１１０Ｂから出力端子１１０Ａの向きに電流が流れる。これにより、負荷に電力が供給される。
【００４４】
このように、実施の形態１のソリッドステートリレー１００によれば、出力端子１１０Ａ、１１０Ｂ間に交流電源が接続されている場合に、入力端子１０２Ａ、１０２Ｂ間に印加する電圧値を制御することにより、出力端子１１０Ａ、１１０Ｂ間に接続された負荷に交流電力を供給することができる。
【００４５】
次に、出力端子１１０Ａ、１１０Ｂ間に直流電源と負荷が接続されている場合について説明する。
【００４６】
まず、出力端子１１０Ａに直流電源の正端子が接続され、出力端子１１０Ｂに直流電源の負端子が接続されている場合において、入力端子１０２Ａ、１０２Ｂ間に順方向又は逆方向の電圧が印加されると、いずれの場合においてもフォトダイオード１０４Ａが発光するため、これにより受光素子１０４Ｂで光電変換が行われ、ＦＥＴ１０６が導通する。
【００４７】
ＦＥＴ１０６が導通している間は、出力端子１１０Ａ、ＤＳ１０７の端子Ｂ、同端子Ｃ、ＦＥＴ１０６、ＤＳ１０７の端子Ａ、同端子Ｄ、出力端子１１０Ｂの順に電流が流れる。これにより、出力端子１１０Ａから出力端子１１０Ｂの向きに電流が流れ、負荷に電力が供給される。
【００４８】
一方、出力端子１１０Ａに直流電源の負端子が接続され、出力端子１１０Ｂに直流電源の正端子が接続されている場合において、入力端子１０２Ａ、１０２Ｂ間に順方向又は逆方向の電圧が印加されると、いずれの場合においてもフォトダイオード１０４Ａが発光するため、これにより受光素子１０４Ｂで光電変換が行われ、ＦＥＴ１０６が導通する。
【００４９】
ＦＥＴ１０６が導通している間は、出力端子１１０Ｂ、ＤＳ１０７の端子Ｄ、同端子Ｃ、ＦＥＴ１０６、ＤＳ１０７の端子Ａ、同端子Ｂ、出力端子１１０Ａの順に電流が流れる。これにより、出力端子１１０Ｂから出力端子１１０Ａの向きに電流が流れ、負荷に電力が供給される。
【００５０】
このように、実施の形態１のソリッドステートリレー１００によれば、出力端子１１０Ａ、１１０Ｂ間に直流電源が接続されている場合においても、入力端子１０２Ａ、１０２Ｂ間に印加する電圧値を制御することにより、出力端子１１０Ａ、１１０Ｂ間に接続された負荷に直流電力を供給することができる。
【００５１】
以上、実施の形態１によれば、図４に示すような簡単な回路構成で、交流・直流兼用型のソリッドステートリレー１００を提供することができる。
【００５２】
抵抗器１０３Ａ、１０３Ｂ、フォトアイソレータ１０４、抵抗器１０５、ＦＥＴ１０６、ＤＳ１０７、ヒューズ１０８、及びバリスタ１０９は、全て半導体プロセスによって作製し、ワンパッケージ化することができる。また、従来の交流・直流兼用型のソリッドステートリレー（図２参照）ように、フォトアイソレータ及びＦＥＴをそれぞれ２つ設ける必要がなく、スナバ回路も不要である。特に、スナバ回路は、半導体プロセスで作製するのではなく、比較的容量の大きい抵抗器とコンデンサを実装していため、不要にできることのメリットは大きい。以上、実施の形態１のソリッドステートリレー１００によれば、部品点数を少なく抑えることができ、パッケージの小型化を図ることができる。
【００５３】
このため、実施の形態１によれば、低コストで製造可能で小型化を図った交流・直流兼用型のソリッドステートリレー１００を提供することができる。また、直流電源はいずれの極性によっても入力端子１０２Ａ、１０２Ｂに接続することができる。
【００５４】
なお、ヒューズ１０８とバリスタ１０９はソリッドステートリレー１００が用いられる環境によっては不要な場合もある。このため、ヒューズ１０８とバリスタ１０９のいずれか一方、又は両方を含まないように構成してもよい。このような場合には、図３に示す第１保護素子及び／又は第２保護素子１０９が不要になるため、パッケージの小型化がより図りやすくなる。
【００５５】
実施の形態２．
図５は、実施の形態２のソリッドステートリレーの回路構成を示す図である。
【００５６】
実施の形態２のソリッドステートリレー２００は、実施の形態１のソリッドステートリレー１００におけるＤＳ７の代わりに、ダイオードＤ１〜Ｄ４で構成されるブリッジ回路１２７を含む。その他の構成要素は実施の形態１のソリッドステートリレー１００と同一であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００５７】
ブリッジ回路１２７の４端子の接続は、実施の形態１のＤＳ１０７の端子Ａ〜Ｄと同一であるため、出力端子１１０Ａ、１１０Ｂ間に交流電源と負荷が接続されても、直流電源と負荷が接続されても、電流の流れる経路は実施の形態１のソリッドステートリレー１００と同一である。
【００５８】
入力端子１０２Ａ、１０２Ｂ間に、所定の電圧を印加されてフォトダイオード１０４Ａが発光すると、受光素子１０４Ｂが光電変換を行い、図中下向きに電流が流れるため、ＦＥＴ１０６が導通する。
【００５９】
このとき、出力端子１１０Ａに交流電圧の正電圧、出力端子１１０Ｂに交流電圧の負電圧が印加されているとすると、出力端子１１０Ａ、ブリッジ回路１２７のＤ１、ＦＥＴ１０６、ブリッジ回路１２７のＤ４、出力端子１１０Ｂの順に電流が流れる。これにより、出力端子１１０Ａから出力端子１１０Ｂの向きに電流が流れ、負荷に電力が供給される。
【００６０】
一方、出力端子１１０Ａに交流電圧の負電圧、出力端子１１０Ｂに交流電圧の正電圧が印加されているとすると、出力端子１１０Ｂ、ブリッジ回路１２７のＤ２、ＦＥＴ１０６、ブリッジ回路１２７のＤ３、出力端子１１０Ａの順に電流が流れる。これにより、出力端子１１０Ｂから出力端子１１０Ａの向きに電流が流れ、負荷に電力が供給される。
【００６１】
出力端子１１０Ａ、１１０Ｂ間に直流電源が接続された場合に２次側の回路内で電流の流れる方向は、交流電源が接続されて出力端子１１０Ａ、１１０Ｂ間に印加される電圧の極性がいずれかの場合と同一である。
【００６２】
以上より、実施の形態２によれば、図５に示すような簡単な回路構成で、交流・直流兼用型のソリッドステートリレー２００を提供することができる。また、直流電源はいずれの極性によっても入力端子１０２Ａ、１０２Ｂに接続することができる。
【００６３】
抵抗器１０３Ａ、１０３Ｂ、フォトアイソレータ１０４、抵抗器１０５、ＦＥＴ１０６、ブリッジ回路１２７、ヒューズ１０８、及びバリスタ１０９は、全て半導体プロセスによって作製し、ワンパッケージ化することができる。また、従来の交流・直流兼用型のソリッドステートリレー（図２参照）ように、フォトアイソレータ及びＦＥＴをそれぞれ２つ設ける必要がなく、スナバ回路も不要である。特に、スナバ回路は、半導体プロセスで作製するのではなく、比較的容量の大きい抵抗器とコンデンサを実装していため、不要にできることのメリットは大きい。以上、実施の形態２のソリッドステートリレー２００によれば、部品点数を少なく抑えることができ、パッケージの小型化を図ることができる。
【００６４】
実施の形態３．
図６は、実施の形態３のソリッドステートリレーの回路構成を示す図である。
【００６５】
実施の形態３のソリッドステートリレー３００は、フォトアイソレータ１３４、抵抗器１３５、バイポーラトランジスタ１３６、ダイオード１３７、及びキャパシタ１３８を含む点が実施の形態２のソリッドステートリレー２００と異なる。その他の構成要素は実施の形態２のソリッドステートリレー２００と同一であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００６６】
フォトアイソレータ１３４は、フォトダイオード１０４と、ＮＰＮ型のフォトトランジスタ１３４Ｂとを有する。フォトトランジスタ１３４Ｂは、コレクタがブリッジ回路１２７のＤ１とＤ２の出力側に接続されており、エミッタが抵抗器１３５を介してブリッジ回路１２７のＤ３とＤ４の入力側に接続されている。
【００６７】
ＮＰＮ型のバイポーラトランジスタ１３６は、ベースがフォトトランジスタ１３４Ｂのエミッタに接続されており、エミッタ電流によって導通するように構成されている。バイポーラトランジスタ１３６のコレクタは、ブリッジ回路１２７のＤ１とＤ２の出力側に接続され、バイポーラトランジスタ１３６のエミッタは、ブリッジ回路１２７のＤ３とＤ４の入力側に接続されている。
【００６８】
整流用のダイオード１３７とコンデンサ１３８は、バイポーラトランジスタ１３６のコレクタ−エミッタ間に並列に接続されている。
【００６９】
入力端子１０２Ａ、１０２Ｂ間に、所定の電圧を印加されてフォトダイオード１０４Ａが発光すると、フォトトランジスタ１３４Ｂが電流を出力し、図中下向きに電流が流れるため、バイポーラトランジスタ１３６が導通する。
【００７０】
このとき、出力端子１１０Ａに交流電圧の正電圧、出力端子１１０Ｂに交流電圧の負電圧が印加されているとすると、出力端子１１０Ａ、ブリッジ回路１２７のＤ１、バイポーラトランジスタ１３６、ブリッジ回路１２７のＤ４、出力端子１１０Ｂの順に電流が流れる。これにより、出力端子１１０Ａから出力端子１１０Ｂの向きに電流が流れ、負荷に電力が供給される。
【００７１】
一方、出力端子１１０Ａに交流電圧の負電圧、出力端子１１０Ｂに交流電圧の正電圧が印加されているとすると、出力端子１１０Ｂ、ブリッジ回路１２７のＤ２、バイポーラトランジスタ１３６、ブリッジ回路１２７のＤ３、出力端子１１０Ａの順に電流が流れる。これにより、出力端子１１０Ｂから出力端子１１０Ａの向きに電流が流れ、負荷に電力が供給される。
【００７２】
出力端子１１０Ａ、１１０Ｂ間に直流電源と負荷が接続された場合に２次側の回路内で電流の流れる方向は、交流電源と負荷が接続されて出力端子１１０Ａ、１１０Ｂ間に印加される電圧の極性がいずれかの場合と同一である。このため重複説明は省略する。
【００７３】
以上より、実施の形態３によれば、図６に示すような簡単な回路構成で、交流・直流兼用型のソリッドステートリレー３００を提供することができる。また、直流電源はいずれの極性によっても入力端子１０２Ａ、１０２Ｂに接続することができる。
【００７４】
抵抗器１０３Ａ、１０３Ｂ、フォトアイソレータ１３４、抵抗器１３５、バイポーラトランジスタ１３６、ブリッジ回路１２７、抵抗器１３７、及びコンデンサ１３８は、全て半導体プロセスによって作製し、ワンパッケージ化することができる。また、従来の交流・直流兼用型のソリッドステートリレー（図２参照）ように、フォトアイソレータ及びＦＥＴをそれぞれ２つ設ける必要がなく、スナバ回路も不要である。特に、スナバ回路は、半導体プロセスで作製するのではなく、比較的容量の大きい抵抗器とコンデンサを実装していため、不要にできることのメリットは大きい。以上、実施の形態３のソリッドステートリレー３００によれば、部品点数を少なく抑えることができ、パッケージの小型化を図ることができる。
【００７５】
実施の形態４．
図７は、実施の形態４のソリッドステートリレーの回路構成を示す図である。
【００７６】
実施の形態４のソリッドステートリレー４００は、実施の形態２のソリッドステートリレー２００（図５参照）からヒューズ１０８及びバリスタ１０９を取り除いた回路構成を有する。
【００７７】
このため、実施の形態４のソリッドステートリレー４００の動作は、実施の形態２のソリッドステートリレー２００と同一である。
【００７８】
実施の形態２のソリッドステートリレー２００に含まれるヒューズ１０８とバリスタ１０９（図５参照）は、ソリッドステートリレーが用いられる環境によっては不要な場合もあるため、図７に示すように含まないように構成してもよい。このような場合には、パッケージの小型化がより図りやすくなる。
【００７９】
実施の形態４によれば、より小型化を図った交流・直流兼用型のソリッドステートリレー４００を提供することができる。なお、直流電源はいずれの極性によっても入力端子１０２Ａ、１０２Ｂに接続することができる。
【００８０】
実施の形態５．
図８は、実施の形態５のソリッドステートリレーの回路構成を示す図である。
【００８１】
実施の形態５のソリッドステートリレー５００は、実施の形態３のソリッドステートリレー３００のバイポーラトランジスタ１３６（図６参照）の代わりに、Ｎチャネル型のＦＥＴ１５６を含むようにしたものである。
【００８２】
ＦＥＴ１５６は、ゲートがフォトトランジスタ１３４Ｂのエミッタに接続されている。このため、フォトトランジスタ１３４Ｂが受光して電流を出力すると、ＦＥＴ１５６は導通される。ＦＥＴ１５６のソースは、ブリッジ回路１２７のＤ１とＤ２の出力側に接続され、ＦＥＴ１５６のドレインは、ブリッジ回路１２７のＤ３とＤ４の入力側に接続される。
【００８３】
このため、回路の動作は、実施の形態３のソリッドステートリレー３００と同一である。
【００８４】
以上より、実施の形態５によれば、図８に示すような簡単な回路構成で、交流・直流兼用型のソリッドステートリレー５００を提供することができる。なお、直流電源はいずれの極性によっても入力端子１０２Ａ、１０２Ｂに接続することができる。
【００８５】
抵抗器１０３Ａ、１０３Ｂ、フォトアイソレータ１３４、抵抗器１３５、ＦＥＴ１５６、ブリッジ回路１２７、抵抗器１３７、及びコンデンサ１３８は、全て半導体プロセスによって作製し、ワンパッケージ化することができる。また、従来の交流・直流兼用型のソリッドステートリレー（図２参照）ように、フォトアイソレータ及びＦＥＴをそれぞれ２つ設ける必要がなく、スナバ回路も不要である。特に、スナバ回路は、半導体プロセスで作製するのではなく、比較的容量の大きい抵抗器とコンデンサを実装していため、不要にできることのメリットは大きい。以上、実施の形態５のソリッドステートリレー５００によれば、部品点数を少なく抑えることができ、パッケージの小型化を図ることができる。
【００８６】
以上、本発明の例示的な実施の形態のソリッドステートリレーについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００８７】
１００、２００、３００、４００、５００ ソリッドステートリレー
１０１ 筐体
１０２Ａ、１０２Ｂ 入力端子
１０３Ａ、１０３Ｂ 抵抗器
１０４ フォトアイソレータ
１０４Ａ フォトダイオード
１０４Ｂ 受光素子
１０５ 抵抗器
１０６ ＦＥＴ
１０７ ＤＳ
１０８ ヒューズ
１０９ バリスタ
１１０Ａ、１１０Ｂ 出力端子
１２７ ブリッジ回路
１３４ フォトアイソレータ
１３５ 抵抗器
１３６ バイポーラトランジスタ
１３７ ダイオード
１３８ キャパシタ
１５６ ＦＥＴ
【技術分野】
【０００１】
本発明は、ソリッドステートリレーに関する。
【背景技術】
【０００２】
ソリッドステートリレーは、接点が無く、動作速度が速いという利点があるため、例えばモータ等の様々な電子機器の制御等に用いられている。ソリッドステートリレーには、直流電力を継電するタイプ、交流電力を継電するタイプ、及び直流電力及び交流電力の両方を継電する兼用タイプがある。
【０００３】
図１は、従来の交流専用のソリッドステートリレーの回路の一例を示す図である。
【０００４】
図１に示すソリッドステートリレーは、１次側を構成する入力端子１Ａ、１Ｂ、及び入力回路２と、２次側を構成するトリガー回路３、トライアック４、スナバ回路５、バリスタ６、及び出力端子７Ａ、７Ｂと、１次側と２次側の間に配設されるフォトアイソレータ１０を有する。フォトアイソレータは、１次側の入力回路２に接続されるフォトダイオード１０Ａと、２次側のトリガー回路３に接続されるフォトトライアック１０Ｂとを有する。
【０００５】
入力端子１Ａ、１Ｂ間に所定の電圧が印加されると、フォトダイオード１０Ａが発光し、この光を受光したフォトトライアック１０Ｂが電流を出力し、トリガー回路３に電流が流れる。トリガー回路３は、フォトトライアック１０Ｂから電流が入力されるとトライアック４を導通させる。これにより、出力端子７Ａ、７Ｂ間が導通し、ソリッドステートリレーがオンになる。
【０００６】
出力端子７Ａ、７Ｂ間には交流電源とモータ等の負荷とが直列に接続されているため、トライアック４が導通すると、交流電源から供給される交流電力が負荷に供給される。
【０００７】
以上より、図１に示すソリッドステートリレーでは、入力端子１Ａ、１Ｂの入力電圧を制御することにより、出力端子７Ａ、７Ｂ間に接続された負荷に交流電力を供給することができる。
【０００８】
図２は、従来の交流・直流兼用のソリッドステートリレーの回路の一例を示す図である。
【０００９】
図２に示すソリッドステートリレーは、２次側の回路構成が図１に示す交流専用のソリッドステートリレーと異なり、３つの出力端子１１Ａ、１１Ｂ、１１Ｃを有する。
【００１０】
出力端子１１Ａ、１１Ｂの間と、出力端子１１Ｂ、１１Ｃの間には、それぞれ、Ｐチャネル型のＦＥＴ（Field Effect Transistor：電界効果型トランジスタ）１２Ａ、１２Ｂ、ダイオード１３Ａ、１３Ｂが接続されている。
【００１１】
また、１次側と２次側の間には、一対のフォトアイソレータ１０が接続されている。フォトアイソレータ１０は、１次側に接続されるフォトダイオード１０Ａと、２次側に接続される受光素子１０Ｃとを有する。
【００１２】
出力端子１１Ａ及び１１Ｃの間に交流電源及び負荷を接続している場合の動作は次の通りである。入力端子１Ａ、１Ｂ間に所定の電圧を印加すると、フォトダイオード１０Ａが発光し、受光素子１０Ｃで光電変換され、ＦＥＴ１２Ａ、１２Ｂのゲートに電圧が印加され、ＦＥＴ１２Ａ、１２Ｂが導通する。これにより、出力端子１１Ａに正の電圧が印加されているときは、ＦＥＴ１２Ａ及びダイオード１３Ｂを通じて出力端子１１Ｃに電流が流れ、負荷に電力が供給される。また、出力端子１１Ｃに正の電圧が印加されているときには、ＦＥＴ１２Ｂ及びダイオード１３Ａを通じて出力端子１１Ａに電流が流れ、負荷に電力が供給される。これにより、出力端子１１Ａ、１１Ｃ間に接続された負荷に交流電力を供給することができる。
【００１３】
また、出力端子１１Ａ、１１Ｂ間、及び出力端子１１Ｃ、１１Ｂ間にそれぞれ直流電源及び負荷が接続されている場合は（出力端子１１Ａ及び１１Ｃに直流電源の正端子が接続され、出力端子１１Ｂに直流電源の負端子が接続される）、受光素子１０Ｃで光電変換されてＦＥＴ１２Ａ、１２Ｂが導通すると、出力端子１１Ａ、１１Ｃから出力端子１１Ｂに向けて電流が流れ、負荷に直流電力が供給される。
【００１４】
以上より、図２に示すソリッドステートリレーでは、入力端子１Ａ、１Ｂの入力電圧を制御することにより、出力端子１１Ａ、１１Ｂ、１１Ｃ間に交流電流又は直流電流を流すことができる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平０５−７１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ソリッドステートリレーは、交流・直流兼用型の方が用途が広がるため、生産性も向上し、低コストで生産しやすくなる。
【００１７】
しかしながら、従来の交流・直流兼用型のソリッドステートリレーは、交流専用型のソリッドステートリレーに比べて部品点数が大幅に増えるため、大型化が避けられないという課題があった。
【００１８】
そこで、本発明は、部品点数を減らして小型化及び低コスト化を図った交流・直流兼用型のソリッドステートリレーを提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の実施の形態の一観点のソリッドステートリレーは、一対の入力端子と、前記一対の入力端子間に接続される発光素子と、前記発光素子の発光を光電変換して電流を出力する光電変換素子と、前記光電変換素子の出力によって導通するスイッチング素子と、交流電源又は直流電源と負荷とが接続される一対の出力端子と、対角する一対の端子が前記スイッチング素子の電流入力端と電流出力端との間に接続され、対角する他の一対の端子が前記一対の出力端子間に接続されるブリッジ型の整流素子とを含む。
【００２０】
また、前記発光素子は、互いに逆極性の一対の発光整流素子を含んでもよい。
【００２１】
また、前記光電変換素子は、フォトトランジスタ、又はフォトダイオードであってもよい。
【００２２】
また、前記スイッチング素子は、ＦＥＴ、又はバイポーラトランジスタであってもよい。
【００２３】
また、前記ブリッジ型の整流素子は、ダイオードスタックであってもよい。
【００２４】
また、前記一対の出力端子間に、保護素子を含んでもよい。
【００２５】
また、前記入力端子及び前記出力端子以外の各素子は、半導体プロセスで製造され、ワンパッケージにされてもよい。
【発明の効果】
【００２６】
部品点数を減らして小型化及び低コスト化を図った交流・直流兼用型のソリッドステートリレーを提供できる。
【図面の簡単な説明】
【００２７】
【図１】従来の交流専用のソリッドステートリレーの回路の一例を示す図である。
【図２】従来の交流・直流兼用のソリッドステートリレーの回路の一例を示す図である。
【図３】実施の形態１のソリッドステートリレーのパッケージの内部構造を示す図である。
【図４】実施の形態１のソリッドステートリレーの回路構成を示す図である。
【図５】実施の形態２のソリッドステートリレーの回路構成を示す図である。
【図６】実施の形態３のソリッドステートリレーの回路構成を示す図である。
【図７】実施の形態４のソリッドステートリレーの回路構成を示す図である。
【図８】実施の形態５のソリッドステートリレーの回路構成を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明のソリッドステートリレーを適用した実施の形態について説明する。
【００２９】
実施の形態１．
図３は、実施の形態１のソリッドステートリレーのパッケージの内部構造を示す図である。
【００３０】
ソリッドステートリレー１００は、断面で示す筐体１０１内に、入力端子１０２Ａ、１０２Ｂ、抵抗器１０３Ａ、１０３Ｂ、フォトアイソレータ１０４、抵抗器１０５、ＦＥＴ１０６、ＤＳ（Diode Stack：ダイオードスタック）１０７、第１保護素子１０８、第２保護素子１０９、及び出力端子１１０Ａ、１１０Ｂを含む。入力端子１０２Ａ、１０２Ｂ間には、入力電圧（直流電圧）を印加するための電源（図示せず）が接続され、出力端子１１０Ａ、１１０Ｂ間には、交流電源又は直流電源と負荷（図示せず）とが接続される。
【００３１】
図４は、実施の形態１のソリッドステートリレーの回路構成を示す図である。
【００３２】
ソリッドステートリレー１００は、フォトアイソレータ１０４内に、逆極性で並列接続された一対のフォトダイオード１０４Ａと、受光素子１０４Ｂとを有する。また、第１保護素子はヒューズであり、第２保護素子１０９はバリスタである。
【００３３】
１次側では、入力端子１０２Ａに抵抗器１０３Ａが接続され、抵抗器１０３Ａと入力端子１０２Ｂとの間に、抵抗器１０３Ｂとフォトダイオード１０４Ａが並列に接続されている。
【００３４】
また、２次側では、受光素子１０４Ｂに抵抗器１０５が並列に接続され、フォトダイオード１０４Ａの入力端子、及び抵抗器１０５の一端（図中で上側の端子）は、Ｎチャネル型のＦＥＴ１０６のゲートに接続されている。フォトダイオード１０４Ａ、抵抗器１０５の他端（図中で下側の端子）、及びＦＥＴ１０６のドレインは、ＤＳ１０７の端子Ａに接続されている。
【００３５】
ＦＥＴ１０６のソースは、ＤＳ１０７の端子Ｃに接続されており、ＤＳ１０７の端子Ｂ、Ｄは、それぞれ、出力端子１１０Ａ、１１０Ｂに接続されている。ＤＳ１０７の端子Ｂと出力端子１１０Ａとの間には、ヒューズ１０８が挿入され、出力端子１１０Ａ、１１０Ｂ間にはバリスタ１０９が挿入されている。
【００３６】
なお、ＤＳ１０７は、端子Ａから端子Ｂ、端子Ａから端子Ｄ、端子Ｂから端子Ｃ、及び端子Ｄから端子Ｃの向きに電流を流す整流素子であり、４つのダイオードを含むブリッジ回路と同一の整流作用を有する。
【００３７】
次に、このような実施の形態１のソリッドステートリレー１００において、出力端子１１０Ａ、１１０Ｂ間に交流電源及び負荷が接続されている場合の動作について説明する。
【００３８】
入力端子１０２Ａ、１０２Ｂ間に、入力端子１０２Ａの方が電位が高くなるように（順方向の）所定の電圧を印加すると、入力端子１０２Ａからフォトダイオード１０４Ａを経て入力端子１０４Ｂの方向に電流が流れ、これによりフォトダイオード１０４Ａが発光する。
【００３９】
この発光は受光素子１０４Ｂで光電変換され、図中下向きに電流が流れるため、ＦＥＴ１０６が導通する。
【００４０】
このとき、出力端子１１０Ａに交流電圧の正電圧、出力端子１１０Ｂに交流電圧の負電圧が印加されているとすると、出力端子１１０Ａ、ＤＳ１０７の端子Ｂ、同端子Ｃ、ＦＥＴ１０６、ＤＳ１０７の端子Ａ、同端子Ｄ、出力端子１１０Ｂの順に電流が流れる。これにより、出力端子１１０Ａから出力端子１１０Ｂの向きに電流が流れ、負荷に電力が供給される。
【００４１】
一方、出力端子１１０Ａに交流電圧の負電圧、出力端子１１０Ｂに交流電圧の正電圧が印加されているとすると、出力端子１１０Ｂ、ＤＳ１０７の端子Ｄ、同端子Ｃ、ＦＥＴ１０６、ＤＳ１０７の端子Ａ、同端子Ｂ、出力端子１１０Ａの順に電流が流れる。これにより、出力端子１１０Ｂから出力端子１１０Ａの向きに電流が流れ、負荷に電力が供給される。
【００４２】
また、入力端子１０２Ａ、１０２Ｂ間に、入力端子１０２Ａの方が電位が低くなるように（逆方向の）所定の電圧を印加すると、入力端子１０２Ｂからフォトダイオード１０４Ａを経て入力端子１０４Ａの方向に電流が流れ、これによりフォトダイオード１０４Ａが発光する。
【００４３】
この発光は受光素子１０４Ｂで光電変換され、図中下向きに電流が流れるため、ＦＥＴ１０６が導通するＦＥＴ１０６が導通した場合に、出力端子１１０Ａ、１１０Ｂ間に交流電圧が供給されると、入力端子１０２Ａ、１０２Ｂ間に印加される電圧の極性が順方向の場合と同様に２次側の回路内に電流が流れるため、出力端子１１０Ａから出力端子１１０Ｂの向き、又は、出力端子１１０Ｂから出力端子１１０Ａの向きに電流が流れる。これにより、負荷に電力が供給される。
【００４４】
このように、実施の形態１のソリッドステートリレー１００によれば、出力端子１１０Ａ、１１０Ｂ間に交流電源が接続されている場合に、入力端子１０２Ａ、１０２Ｂ間に印加する電圧値を制御することにより、出力端子１１０Ａ、１１０Ｂ間に接続された負荷に交流電力を供給することができる。
【００４５】
次に、出力端子１１０Ａ、１１０Ｂ間に直流電源と負荷が接続されている場合について説明する。
【００４６】
まず、出力端子１１０Ａに直流電源の正端子が接続され、出力端子１１０Ｂに直流電源の負端子が接続されている場合において、入力端子１０２Ａ、１０２Ｂ間に順方向又は逆方向の電圧が印加されると、いずれの場合においてもフォトダイオード１０４Ａが発光するため、これにより受光素子１０４Ｂで光電変換が行われ、ＦＥＴ１０６が導通する。
【００４７】
ＦＥＴ１０６が導通している間は、出力端子１１０Ａ、ＤＳ１０７の端子Ｂ、同端子Ｃ、ＦＥＴ１０６、ＤＳ１０７の端子Ａ、同端子Ｄ、出力端子１１０Ｂの順に電流が流れる。これにより、出力端子１１０Ａから出力端子１１０Ｂの向きに電流が流れ、負荷に電力が供給される。
【００４８】
一方、出力端子１１０Ａに直流電源の負端子が接続され、出力端子１１０Ｂに直流電源の正端子が接続されている場合において、入力端子１０２Ａ、１０２Ｂ間に順方向又は逆方向の電圧が印加されると、いずれの場合においてもフォトダイオード１０４Ａが発光するため、これにより受光素子１０４Ｂで光電変換が行われ、ＦＥＴ１０６が導通する。
【００４９】
ＦＥＴ１０６が導通している間は、出力端子１１０Ｂ、ＤＳ１０７の端子Ｄ、同端子Ｃ、ＦＥＴ１０６、ＤＳ１０７の端子Ａ、同端子Ｂ、出力端子１１０Ａの順に電流が流れる。これにより、出力端子１１０Ｂから出力端子１１０Ａの向きに電流が流れ、負荷に電力が供給される。
【００５０】
このように、実施の形態１のソリッドステートリレー１００によれば、出力端子１１０Ａ、１１０Ｂ間に直流電源が接続されている場合においても、入力端子１０２Ａ、１０２Ｂ間に印加する電圧値を制御することにより、出力端子１１０Ａ、１１０Ｂ間に接続された負荷に直流電力を供給することができる。
【００５１】
以上、実施の形態１によれば、図４に示すような簡単な回路構成で、交流・直流兼用型のソリッドステートリレー１００を提供することができる。
【００５２】
抵抗器１０３Ａ、１０３Ｂ、フォトアイソレータ１０４、抵抗器１０５、ＦＥＴ１０６、ＤＳ１０７、ヒューズ１０８、及びバリスタ１０９は、全て半導体プロセスによって作製し、ワンパッケージ化することができる。また、従来の交流・直流兼用型のソリッドステートリレー（図２参照）ように、フォトアイソレータ及びＦＥＴをそれぞれ２つ設ける必要がなく、スナバ回路も不要である。特に、スナバ回路は、半導体プロセスで作製するのではなく、比較的容量の大きい抵抗器とコンデンサを実装していため、不要にできることのメリットは大きい。以上、実施の形態１のソリッドステートリレー１００によれば、部品点数を少なく抑えることができ、パッケージの小型化を図ることができる。
【００５３】
このため、実施の形態１によれば、低コストで製造可能で小型化を図った交流・直流兼用型のソリッドステートリレー１００を提供することができる。また、直流電源はいずれの極性によっても入力端子１０２Ａ、１０２Ｂに接続することができる。
【００５４】
なお、ヒューズ１０８とバリスタ１０９はソリッドステートリレー１００が用いられる環境によっては不要な場合もある。このため、ヒューズ１０８とバリスタ１０９のいずれか一方、又は両方を含まないように構成してもよい。このような場合には、図３に示す第１保護素子及び／又は第２保護素子１０９が不要になるため、パッケージの小型化がより図りやすくなる。
【００５５】
実施の形態２．
図５は、実施の形態２のソリッドステートリレーの回路構成を示す図である。
【００５６】
実施の形態２のソリッドステートリレー２００は、実施の形態１のソリッドステートリレー１００におけるＤＳ７の代わりに、ダイオードＤ１〜Ｄ４で構成されるブリッジ回路１２７を含む。その他の構成要素は実施の形態１のソリッドステートリレー１００と同一であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００５７】
ブリッジ回路１２７の４端子の接続は、実施の形態１のＤＳ１０７の端子Ａ〜Ｄと同一であるため、出力端子１１０Ａ、１１０Ｂ間に交流電源と負荷が接続されても、直流電源と負荷が接続されても、電流の流れる経路は実施の形態１のソリッドステートリレー１００と同一である。
【００５８】
入力端子１０２Ａ、１０２Ｂ間に、所定の電圧を印加されてフォトダイオード１０４Ａが発光すると、受光素子１０４Ｂが光電変換を行い、図中下向きに電流が流れるため、ＦＥＴ１０６が導通する。
【００５９】
このとき、出力端子１１０Ａに交流電圧の正電圧、出力端子１１０Ｂに交流電圧の負電圧が印加されているとすると、出力端子１１０Ａ、ブリッジ回路１２７のＤ１、ＦＥＴ１０６、ブリッジ回路１２７のＤ４、出力端子１１０Ｂの順に電流が流れる。これにより、出力端子１１０Ａから出力端子１１０Ｂの向きに電流が流れ、負荷に電力が供給される。
【００６０】
一方、出力端子１１０Ａに交流電圧の負電圧、出力端子１１０Ｂに交流電圧の正電圧が印加されているとすると、出力端子１１０Ｂ、ブリッジ回路１２７のＤ２、ＦＥＴ１０６、ブリッジ回路１２７のＤ３、出力端子１１０Ａの順に電流が流れる。これにより、出力端子１１０Ｂから出力端子１１０Ａの向きに電流が流れ、負荷に電力が供給される。
【００６１】
出力端子１１０Ａ、１１０Ｂ間に直流電源が接続された場合に２次側の回路内で電流の流れる方向は、交流電源が接続されて出力端子１１０Ａ、１１０Ｂ間に印加される電圧の極性がいずれかの場合と同一である。
【００６２】
以上より、実施の形態２によれば、図５に示すような簡単な回路構成で、交流・直流兼用型のソリッドステートリレー２００を提供することができる。また、直流電源はいずれの極性によっても入力端子１０２Ａ、１０２Ｂに接続することができる。
【００６３】
抵抗器１０３Ａ、１０３Ｂ、フォトアイソレータ１０４、抵抗器１０５、ＦＥＴ１０６、ブリッジ回路１２７、ヒューズ１０８、及びバリスタ１０９は、全て半導体プロセスによって作製し、ワンパッケージ化することができる。また、従来の交流・直流兼用型のソリッドステートリレー（図２参照）ように、フォトアイソレータ及びＦＥＴをそれぞれ２つ設ける必要がなく、スナバ回路も不要である。特に、スナバ回路は、半導体プロセスで作製するのではなく、比較的容量の大きい抵抗器とコンデンサを実装していため、不要にできることのメリットは大きい。以上、実施の形態２のソリッドステートリレー２００によれば、部品点数を少なく抑えることができ、パッケージの小型化を図ることができる。
【００６４】
実施の形態３．
図６は、実施の形態３のソリッドステートリレーの回路構成を示す図である。
【００６５】
実施の形態３のソリッドステートリレー３００は、フォトアイソレータ１３４、抵抗器１３５、バイポーラトランジスタ１３６、ダイオード１３７、及びキャパシタ１３８を含む点が実施の形態２のソリッドステートリレー２００と異なる。その他の構成要素は実施の形態２のソリッドステートリレー２００と同一であるため、同一又は同等の構成要素には同一符号を付し、その説明を省略する。
【００６６】
フォトアイソレータ１３４は、フォトダイオード１０４と、ＮＰＮ型のフォトトランジスタ１３４Ｂとを有する。フォトトランジスタ１３４Ｂは、コレクタがブリッジ回路１２７のＤ１とＤ２の出力側に接続されており、エミッタが抵抗器１３５を介してブリッジ回路１２７のＤ３とＤ４の入力側に接続されている。
【００６７】
ＮＰＮ型のバイポーラトランジスタ１３６は、ベースがフォトトランジスタ１３４Ｂのエミッタに接続されており、エミッタ電流によって導通するように構成されている。バイポーラトランジスタ１３６のコレクタは、ブリッジ回路１２７のＤ１とＤ２の出力側に接続され、バイポーラトランジスタ１３６のエミッタは、ブリッジ回路１２７のＤ３とＤ４の入力側に接続されている。
【００６８】
整流用のダイオード１３７とコンデンサ１３８は、バイポーラトランジスタ１３６のコレクタ−エミッタ間に並列に接続されている。
【００６９】
入力端子１０２Ａ、１０２Ｂ間に、所定の電圧を印加されてフォトダイオード１０４Ａが発光すると、フォトトランジスタ１３４Ｂが電流を出力し、図中下向きに電流が流れるため、バイポーラトランジスタ１３６が導通する。
【００７０】
このとき、出力端子１１０Ａに交流電圧の正電圧、出力端子１１０Ｂに交流電圧の負電圧が印加されているとすると、出力端子１１０Ａ、ブリッジ回路１２７のＤ１、バイポーラトランジスタ１３６、ブリッジ回路１２７のＤ４、出力端子１１０Ｂの順に電流が流れる。これにより、出力端子１１０Ａから出力端子１１０Ｂの向きに電流が流れ、負荷に電力が供給される。
【００７１】
一方、出力端子１１０Ａに交流電圧の負電圧、出力端子１１０Ｂに交流電圧の正電圧が印加されているとすると、出力端子１１０Ｂ、ブリッジ回路１２７のＤ２、バイポーラトランジスタ１３６、ブリッジ回路１２７のＤ３、出力端子１１０Ａの順に電流が流れる。これにより、出力端子１１０Ｂから出力端子１１０Ａの向きに電流が流れ、負荷に電力が供給される。
【００７２】
出力端子１１０Ａ、１１０Ｂ間に直流電源と負荷が接続された場合に２次側の回路内で電流の流れる方向は、交流電源と負荷が接続されて出力端子１１０Ａ、１１０Ｂ間に印加される電圧の極性がいずれかの場合と同一である。このため重複説明は省略する。
【００７３】
以上より、実施の形態３によれば、図６に示すような簡単な回路構成で、交流・直流兼用型のソリッドステートリレー３００を提供することができる。また、直流電源はいずれの極性によっても入力端子１０２Ａ、１０２Ｂに接続することができる。
【００７４】
抵抗器１０３Ａ、１０３Ｂ、フォトアイソレータ１３４、抵抗器１３５、バイポーラトランジスタ１３６、ブリッジ回路１２７、抵抗器１３７、及びコンデンサ１３８は、全て半導体プロセスによって作製し、ワンパッケージ化することができる。また、従来の交流・直流兼用型のソリッドステートリレー（図２参照）ように、フォトアイソレータ及びＦＥＴをそれぞれ２つ設ける必要がなく、スナバ回路も不要である。特に、スナバ回路は、半導体プロセスで作製するのではなく、比較的容量の大きい抵抗器とコンデンサを実装していため、不要にできることのメリットは大きい。以上、実施の形態３のソリッドステートリレー３００によれば、部品点数を少なく抑えることができ、パッケージの小型化を図ることができる。
【００７５】
実施の形態４．
図７は、実施の形態４のソリッドステートリレーの回路構成を示す図である。
【００７６】
実施の形態４のソリッドステートリレー４００は、実施の形態２のソリッドステートリレー２００（図５参照）からヒューズ１０８及びバリスタ１０９を取り除いた回路構成を有する。
【００７７】
このため、実施の形態４のソリッドステートリレー４００の動作は、実施の形態２のソリッドステートリレー２００と同一である。
【００７８】
実施の形態２のソリッドステートリレー２００に含まれるヒューズ１０８とバリスタ１０９（図５参照）は、ソリッドステートリレーが用いられる環境によっては不要な場合もあるため、図７に示すように含まないように構成してもよい。このような場合には、パッケージの小型化がより図りやすくなる。
【００７９】
実施の形態４によれば、より小型化を図った交流・直流兼用型のソリッドステートリレー４００を提供することができる。なお、直流電源はいずれの極性によっても入力端子１０２Ａ、１０２Ｂに接続することができる。
【００８０】
実施の形態５．
図８は、実施の形態５のソリッドステートリレーの回路構成を示す図である。
【００８１】
実施の形態５のソリッドステートリレー５００は、実施の形態３のソリッドステートリレー３００のバイポーラトランジスタ１３６（図６参照）の代わりに、Ｎチャネル型のＦＥＴ１５６を含むようにしたものである。
【００８２】
ＦＥＴ１５６は、ゲートがフォトトランジスタ１３４Ｂのエミッタに接続されている。このため、フォトトランジスタ１３４Ｂが受光して電流を出力すると、ＦＥＴ１５６は導通される。ＦＥＴ１５６のソースは、ブリッジ回路１２７のＤ１とＤ２の出力側に接続され、ＦＥＴ１５６のドレインは、ブリッジ回路１２７のＤ３とＤ４の入力側に接続される。
【００８３】
このため、回路の動作は、実施の形態３のソリッドステートリレー３００と同一である。
【００８４】
以上より、実施の形態５によれば、図８に示すような簡単な回路構成で、交流・直流兼用型のソリッドステートリレー５００を提供することができる。なお、直流電源はいずれの極性によっても入力端子１０２Ａ、１０２Ｂに接続することができる。
【００８５】
抵抗器１０３Ａ、１０３Ｂ、フォトアイソレータ１３４、抵抗器１３５、ＦＥＴ１５６、ブリッジ回路１２７、抵抗器１３７、及びコンデンサ１３８は、全て半導体プロセスによって作製し、ワンパッケージ化することができる。また、従来の交流・直流兼用型のソリッドステートリレー（図２参照）ように、フォトアイソレータ及びＦＥＴをそれぞれ２つ設ける必要がなく、スナバ回路も不要である。特に、スナバ回路は、半導体プロセスで作製するのではなく、比較的容量の大きい抵抗器とコンデンサを実装していため、不要にできることのメリットは大きい。以上、実施の形態５のソリッドステートリレー５００によれば、部品点数を少なく抑えることができ、パッケージの小型化を図ることができる。
【００８６】
以上、本発明の例示的な実施の形態のソリッドステートリレーについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００８７】
１００、２００、３００、４００、５００ ソリッドステートリレー
１０１ 筐体
１０２Ａ、１０２Ｂ 入力端子
１０３Ａ、１０３Ｂ 抵抗器
１０４ フォトアイソレータ
１０４Ａ フォトダイオード
１０４Ｂ 受光素子
１０５ 抵抗器
１０６ ＦＥＴ
１０７ ＤＳ
１０８ ヒューズ
１０９ バリスタ
１１０Ａ、１１０Ｂ 出力端子
１２７ ブリッジ回路
１３４ フォトアイソレータ
１３５ 抵抗器
１３６ バイポーラトランジスタ
１３７ ダイオード
１３８ キャパシタ
１５６ ＦＥＴ
【特許請求の範囲】
【請求項１】
一対の入力端子と、
前記一対の入力端子間に接続される発光素子と、
前記発光素子の発光を光電変換して電流を出力する光電変換素子と、
前記光電変換素子の出力によって導通するスイッチング素子と、
交流電源又は直流電源と負荷とが接続される一対の出力端子と、
対角する一対の端子が前記スイッチング素子の電流入力端と電流出力端との間に接続され、対角する他の一対の端子が前記一対の出力端子間に接続されるブリッジ型の整流素子と
を含む、ソリッドステートリレー。
【請求項２】
前記発光素子は、互いに逆極性の一対の発光整流素子を含む、請求項１に記載のソリッドステートリレー。
【請求項３】
前記光電変換素子は、フォトトランジスタ、又はフォトダイオードである、請求項１又は２に記載のソリッドステートリレー。
【請求項４】
前記スイッチング素子は、ＦＥＴ、又はバイポーラトランジスタである、請求項１乃至３のいずれか一項に記載のソリッドステートリレー。
【請求項５】
前記ブリッジ型の整流素子は、ダイオードスタックである、請求項１乃至４のいずれか一項に記載のソリッドステートリレー。
【請求項６】
前記一対の出力端子間に、保護素子を含む、請求項１乃至５のいずれか一項に記載のソリッドステートリレー。
【請求項７】
前記入力端子及び前記出力端子以外の各素子は、半導体プロセスで製造され、ワンパッケージにされる、請求項１乃至６のいずれか一項に記載のソリッドステートリレー。
【請求項１】
一対の入力端子と、
前記一対の入力端子間に接続される発光素子と、
前記発光素子の発光を光電変換して電流を出力する光電変換素子と、
前記光電変換素子の出力によって導通するスイッチング素子と、
交流電源又は直流電源と負荷とが接続される一対の出力端子と、
対角する一対の端子が前記スイッチング素子の電流入力端と電流出力端との間に接続され、対角する他の一対の端子が前記一対の出力端子間に接続されるブリッジ型の整流素子と
を含む、ソリッドステートリレー。
【請求項２】
前記発光素子は、互いに逆極性の一対の発光整流素子を含む、請求項１に記載のソリッドステートリレー。
【請求項３】
前記光電変換素子は、フォトトランジスタ、又はフォトダイオードである、請求項１又は２に記載のソリッドステートリレー。
【請求項４】
前記スイッチング素子は、ＦＥＴ、又はバイポーラトランジスタである、請求項１乃至３のいずれか一項に記載のソリッドステートリレー。
【請求項５】
前記ブリッジ型の整流素子は、ダイオードスタックである、請求項１乃至４のいずれか一項に記載のソリッドステートリレー。
【請求項６】
前記一対の出力端子間に、保護素子を含む、請求項１乃至５のいずれか一項に記載のソリッドステートリレー。
【請求項７】
前記入力端子及び前記出力端子以外の各素子は、半導体プロセスで製造され、ワンパッケージにされる、請求項１乃至６のいずれか一項に記載のソリッドステートリレー。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−３００１１（Ｐ２０１１−３００１１Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７４５２９（Ｐ２００９−１７４５２９）
【出願日】平成２１年７月２７日（２００９．７．２７）
【出願人】（５０１３９８６０６）富士通コンポーネント株式会社 (848)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２７日（２００９．７．２７）
【出願人】（５０１３９８６０６）富士通コンポーネント株式会社 (848)
【Ｆターム（参考）】
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