説明

ダイナミック増幅器

【課題】従来のコンパレータは、入力オフセット電圧を高精度に調整することができなかった。
【解決手段】本発明のダイナミック増幅器は、差動対を構成するトランジスタMN1、MN2と、イネーブル状態のリセット制御信号CLKに応じてトランジスタMN1、MN2のドレインの電圧を第1の電圧とするのリセットトランジスタMP5、MP6と、ディスイネーブル状態のリセット制御信号に応じて前記差動対の動作電流を生成する電流源と、トランジスタMN1、MN2のソース間に設けられる抵抗10、11と、トランジスタMN1のソースとトランジスタMN2のソースとの少なくとも一方に接続される容量20、21と、を有し、抵抗10、11の抵抗値及び容量20、21の容量値の少なくとも一方は、オフセット調整信号FL、FRに基づき変更される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は増幅器に関し、特に入力オフセット電圧を調節可能なダイナミック増幅器に関する。
【背景技術】
【0002】
増幅器は、2つの入力信号の電圧差を増幅して出力する。また、増幅器のうち2つの入力信号の大小関係に応じて出力信号の論理レベルを切り替えるものをコンパレータと称す。増幅器は、増幅器を構成するトランジスタ等の特性ばらつきによって、入力オフセット電圧を有する。そのため、微少な電圧差を増幅して、出力信号の電圧レベルの大小を決定する増幅器では、この入力オフセット電圧の大きさが、増幅器の変換精度に大きく影響する。そこで、増幅器の入力オフセット電圧を調節する技術の一例が特許文献1に開示されている。
【0003】
特許文献1に記載のコンパレータ100の回路図を図15に示す。図15に示すようにコンパレータ100は、NMOSトランジスタM1、M2により差動対を構成する。また、NMOSトランジスタMCLKにより差動対への動作電流の供給を行う。NMOSトランジスタM1、M2は、入力信号Vin1、Vin2の電圧差に応じて電流I1、I2の電流差(電流比)を制御する。コンパレータ100は、差動対と電源端子(電源電圧VDDを供給する端子)との間にラッチ回路を有する。ラッチ回路は、NMOSトランジスタM3、M4、PMOSトランジスタM5、M6により構成される。ラッチ回路は、電流I1、I2の大小関係に基づき出力信号Vout1、Vout2の論理レベルを切り替える。
【0004】
また、コンパレータ100では、NMOSトランジスタM1のドレインには、可変容量素子FC1が接続され、NMOSトランジスタM2のドレインには、可変容量素子FC2が接続される。可変容量素子FC1、FC2は、それぞれ複数のコンデンサにより構成される。また、このコンデンサはそれぞれトランジスタにより構成される。そして、可変容量素子FC1を構成する複数のトランジスタのゲートには、信号L0〜L5が入力される。可変容量素子FC2を構成する複数のトランジスタのゲートには信号R0〜R5が入力される。複数のトランジスタは、それぞれ対応する信号に応じて有効と無効とが切り換えられる。つまり、複数のトランジスタは、可変容量素子として機能する。なお、PMOSトランジスタS1、S2は、クロック信号CLKに応じて出力信号Vout1、Vout2の電圧レベルを初期化するものである。PMOSトランジスタS3、S4は、クロック信号CLKに応じて複数のコンデンサの電荷量をリセットするものである。
【0005】
コンパレータ100では、NMOSトランジスタM1のドレインに接続される有効なコンデンサにより決まる容量値と、NMOSトランジスタM2のドレインに接続される有効なコンデンサにより決まる容量値と、を制御することで、コンパレータ100の入力オフセット電圧を制御する。このオフセット電圧についてさらに詳細に説明する。オフセット電圧をdVとすると、オフセット電圧dVは、(1)式によって表される。
【数1】

ここで、IはNMOSトランジスタM0のドレイン電流、gm1はNMOSトランジスタM1のトランスコンダクタンス、dC=(FC1−FC2)、C=(FC1+FC2)/2、VgsはNMOSトランジスタM1のゲートソース間電圧、VthはNMOSトランジスタM1の閾値電圧である。また、可変容量素子FC1の容量値をFC1と表し、可変容量素子FC2の容量値をFC2と表した。つまり、コンパレータ100では、(1)式に基づき入力オフセット電圧を調節することが可能である。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願公開第2009/0066555号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
コンパレータ100では、可変容量素子FC1、FC2をトランジスタの空乏層を利用したコンデンサにより構成する。そのため、コンパレータ100では、このコンデンサの単位容量が半導体装置の製造プロセスによって決まる。従って、コンパレータ100では、入力オフセット電圧の最小調整幅が製造プロセスで決まる単位容量に依存し、入力信号の比較精度を十分に向上させられない問題がある。
【0008】
この問題をより具体的に説明する。まず、可変容量素子FC1、FC2の単位容量値Cunitは、(2)式により表される。
【数2】

ここで、Wminはトランジスタの最小ゲート幅、Lminはトランジスタの最小ゲート長、Coxは単位面積あたりのゲート容量値である。そして、(1)(2)式から入力オフセット電圧の単位調整電圧dVunitを求めると、単位調整電圧dVunitは(3)式にて表される。
【数3】

(3)式より、例えば、コンパレータ100の設計による設定が、I=80uA、gm1=300uS、Wmin=0.22um、Lmin=0.1um、Cox=10fF/um、C=10fFであった場合、dV=5.9mVとなる。つまり、本設計では、コンパレータ100は、5.9mVよりも小さなステップで入力オフセット電圧を調節できないこととなる。
【0009】
このとき、例えば、電流Iをさらに小さくすることで、調整幅をさらに小さくすることができるが、この場合、コンパレータ100の動作速度の低下を招くことになり、コンパレータ100の機能を十分に発揮できない問題がある。また、その他のパラメータは、製造プロセスで決まるものであるため、設定を変更することができない。つまり、コンパレータ100では、十分な機能を発揮させながら、入力オフセット電圧を高精度に設定することができない問題がある。
【課題を解決するための手段】
【0010】
本発明にかかるダイナミック増幅器の一態様は、第1、第2の入力信号がゲートに与えられ、差動対を構成する第1、第2のトランジスタと、前記第1、第2のトランジスタが出力する第1、第2の電流に基づき電圧レベルが決定される第1、第2の出力信号が出力される第1、第2の出力端子と、イネーブル状態のリセット制御信号に応じて前記第1、第2のトランジスタのドレインの電圧を第1の電源から供給される第1の電圧とする第1、第2のリセットトランジスタと、ディスイネーブル状態の前記リセット制御信号に応じて前記差動対の動作電流を生成する電流源と、前記第1、第2のトランジスタのソース間に設けられる抵抗と、前記第1のトランジスタのソースと第2のトランジスタのソースとの少なくとも一方に接続される容量と、を有し、前記抵抗の抵抗値及び前記容量の容量値の少なくとも一方は、オフセット調整信号に基づき変更される。
【0011】
本発明にかかるダイナミック増幅器の別の態様は、第1、第2の入力信号がゲートに与えられ、差動対を構成する第1、第2のトランジスタと、前記第1、第2のトランジスタが出力する第1、第2の電流に基づき電圧レベルが決定される第1、第2の出力信号が出力される第1、第2の出力端子と、前記第1、第2のトランジスタのドレインと第1の電源との間に設けられ、イネーブル状態のリセット制御信号に応じて前記ドレインの電圧を第1の電源とする第1、第2のリセットトランジスタと、ディスイネーブル状態の前記リセット制御信号に応じて前記差動対の動作電流を生成する電流源と、前記第1、第2のトランジスタのソース間に設けられる抵抗と、前記第1のトランジスタのソースと第2のトランジスタのソースとの少なくとも一方に接続される容量と、前記抵抗の抵抗値と前記容量の容量値との少なくとも一方を制御して前記第1、第2のトランジスタとの間の入力オフセット電圧を制御するオフセット制御回路と、を有する。
【0012】
本発明にかかるダイナミック増幅器では、第1、第2のトランジスタのソース間に設けられる抵抗と、第1のトランジスタのソースと第2のトランジスタのソースとの少なくとも一方に接続される容量と、を有する。そして、抵抗の容量値と容量の容量値とを調節することで入力オフセット電圧を調節する。このような構成により、本発明にかかるダイナミック増幅器では、入力オフセット電圧の調整ステップを製造プロセスにより決まるパラメータ以外のパラメータ(例えば、設計により変更可能なパラメータ)により調節することを可能にする。
【発明の効果】
【0013】
本発明にかかるダイナミック増幅器は、入力オフセット電圧を高精度に調整することを可能にする。
【図面の簡単な説明】
【0014】
【図1】実施の形態1にかかるダイナミックコンパレータの回路図である。
【図2】実施の形態1にかかる可変容量素子の詳細な回路図である。
【図3】実施の形態1にかかる可変容量素子の詳細な回路図である。
【図4】実施の形態1にかかるダイナミックコンパレータの動作を示すタイミングチャートである。
【図5】実施の形態1にかかるダイナミックコンパレータの変形例を示す回路図である。
【図6】実施の形態1にかかるダイナミックコンパレータの変形例を示す回路図である。
【図7】実施の形態2にかかるダイナミックコンパレータの回路図である。
【図8】実施の形態2にかかるダイナミックコンパレータの変形例を示す回路図である。
【図9】実施の形態2にかかるダイナミックコンパレータの変形例を示す回路図である。
【図10】実施の形態3にかかるダイナミックコンパレータの回路図である。
【図11】実施の形態4にかかるダイナミックコンパレータの回路図である。
【図12】実施の形態5にかかるダイナミック増幅器の回路図である。
【図13】実施の形態5にかかるダイナミック増幅器の動作を示すタイミングチャートである。
【図14】実施の形態6にかかるダイナミック増幅器の回路図である。
【図15】特許文献1にかかるコンパレータの回路図である。
【発明を実施するための形態】
【0015】
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。本発明は、ダイナミック増幅器に関するものであるが、実施の形態1では、増幅器の一形態であるコンパレータについて説明する。コンパレータは、2つの入力信号の大小関係を比較して出力信号の論理レベルを切り替えるものである。つまり、コンパレータは、理想的な増幅率が無限大の増幅器として考えることができる。また、以下で説明するダイナミックコンパレータは、リセット制御信号がディスイネーブル状態の期間に動作状態となり、イネーブル期間に非動作状態となるものとする。また、ダイナミックコンパレータでは、リセット制御信号としてクロック信号CLKを用い、クロック信号のハイレベル状態がリセット制御信号のディスイネーブル状態に対応し、クロック信号のロウレベル状態がリセット制御信号のイネーブル状態に対応するものとする。
【0016】
図1に、実施の形態1にかかるダイナミックコンパレータ1の回路図を示す。図1に示すように、ダイナミックコンパレータ1は、差動対、電流源、ラッチ回路、リセットトランジスタ、抵抗10、11、可変容量素子20、21、オフセット制御回路30を有する。なお、ダイナミックコンパレータ1には、入力信号として第1の入力信号VINP及び第2の入力信号VINNが入力される。そして、ダイナミックコンパレータ1、第1の入力信号VINPと第2の入力信号VINNとの電圧差(大小関係)に基づき第1の出力信号VOUTN及び第2の出力信号VOUTPの論理レベルを切り替える。
【0017】
差動対は、第1の入力信号VINPと第2の入力信号VINNとの電圧差に基づき第1の電流I1と第2の電流I2との差(例えば、電流比)を設定する。差動対は、第1のトランジスタ(例えば、NMOSトランジスタMN1)と、第2のトランジスタ(例えば、NMOSトランジスタMN2)とにより構成される。NMOSトランジスタMN1は、ゲートに第1の入力信号VINPが入力され、ドレインがノードNDnに接続され、ソースが抵抗10を介してノードNDcに接続される。なお、NMOSトランジスタMN1のソースはノードNDaとなる。NMOSトランジスタMN2は、ゲートに第2の入力信号VINNが入力され、ドレインがノードNDpに接続され、ソースが抵抗11を介してノードNDcに接続される。なお、NMOSトランジスタMN2のソースはノードNDbとなる。
【0018】
ノードNDcと接地電圧VSSを供給する接地端子との間には、電流源として機能するNMOSトランジスタMN0が接続される。NMOSトランジスタMN0のゲートには、クロック信号CLKが入力される。NMOSトランジスタMN0は、クロック信号CLKがハイレベルの期間に、差動対に動作電流I0を出力する。また、NMOSトランジスタMN0は、クロック信号CLKがロウレベルの期間に差動対への動作電流I0の供給を停止する。
【0019】
ラッチ回路は、第1の電流I1と第2の電流I2の電流差に応じて第1の出力信号VOUTNと第2の出力信号VOUTPとの論理レベルを切り替える。ラッチ回路は、NMOSトランジスタMN3、MN4、PMOSトランジスタMP1、MP2を有する。
【0020】
NMOSトランジスタMN3とPMOSトランジスタMP1は、ノードNDnと電源電圧VDDを供給する電源端子との間に直列に接続される。また、NMOSトランジスタMN3とPMOSトランジスタMP1のゲートは互いに接続され、かつ、後述する第2の出力端子に接続される。NMOSトランジスタMN3のドレインとPMOSトランジスタMP1のドレインが接続されるノードは、第1の出力端子に接続される。当該第1の出力端子からは、第1の出力信号VOUTNが出力される。NMOSトランジスタMN4とPMOSトランジスタMP2は、ノードNDpと電源端子との間に直列に接続される。また、NMOSトランジスタMN4とPMOSトランジスタMP2のゲートは互いに接続され、かつ、第1の出力端子に接続される。NMOSトランジスタMN4のドレインとPMOSトランジスタMP2のドレインが接続されるノードは、第2の出力端子に接続される。当該第2の出力端子からは、第2の出力信号VOUTPが出力される。
【0021】
本実施の形態では、リセットトランジスタとして、PMOSトランジスタMP3〜MP6を有する。PMOSトランジスタMP3〜MP6のゲートには、クロック信号CLKが入力される。PMOSトランジスタMP3は、第1の出力端子と電源端子との間に接続される。PMOSトランジスタMP4は、第2の出力端子と電源端子との間に接続される。PMOSトランジスタMP5は、ノードNDnと電源端子との間に接続される。PMOSトランジスタMP6は、ノードNDpと電源端子との間に接続される。
【0022】
可変容量素子20は、オフセット調整信号FLの値に応じて容量値が決定される。可変容量素子20は、一方の端子がNMOSトランジスタMN1のソース(ノードNDa)に接続され、他方の端子にオフセット調整信号FLが入力される。オフセット調整信号FLは、nビットの信号である。可変容量素子21は、オフセット調整信号FRの値に応じて容量値が決定される。可変容量素子21は、一方の端子がNMOSトランジスタMN2のソース(ノードNDb)に接続され、他方の端子にオフセット調整信号FRが入力される。オフセット調整信号FRは、nビットの信号である。
【0023】
ここで、可変容量素子20、21の詳細について説明する。本実施の形態では、可変容量素子20、21は、それぞれ複数のコンデンサにより構成される。また、このコンデンサは、それぞれトランジスタにより構成される。そこで、可変容量素子20の回路図を図2に示す。
【0024】
図2に示すように、可変容量素子20は、トランジスタCL0〜CLn−1を有する。トランジスタCL0〜CLn−1は、ソースとドレインが互いに接続され、ゲートにオフセット調整信号FL0〜FLn−1が入力される。そして、トランジスタCL0〜CLn−1のソース及びドレインは、それぞれNMOSトランジスタMN1のソースに接続される。なお、オフセット調整信号FLは、オフセット調整信号FL0がオフセット調整値の最下位ビットに相当し、オフセット調整信号FLn−1がオフセット調整値の最上位ビットに相当する。そして、トランジスタCL0〜CLn−1は、入力されるオフセット調整信号のビットレベルに応じた重み付けがなされている。例えば、トランジスタCL1はトランジスタCL0の容量値の2倍の容量値を有し、トランジスタCLn−1はトランジスタCL0の容量値の2のn乗倍の容量値を有する。
【0025】
続いて、可変容量素子21の回路図を図3に示す。図3に示すように、可変容量素子21は、トランジスタCR0〜CRn−1を有する。トランジスタCR0〜CRn−1は、ソースとドレインが互いに接続され、ゲートにオフセット調整信号FR0〜FRn−1が入力される。そして、トランジスタCR0〜CRn−1のソース及びドレインは、それぞれNMOSトランジスタMN2のソースに接続される。なお、オフセット調整信号FRは、オフセット調整信号FR0がオフセット調整値の最下位ビットに相当し、オフセット調整信号FRn−1がオフセット調整値の最上位ビットに相当する。そして、トランジスタCR0〜CRn−1は、入力されるオフセット調整信号のビットレベルに応じた重み付けがなされている。例えば、トランジスタCR1はトランジスタCR0の容量値の2倍の容量値を有し、トランジスタCRn−1はトランジスタCR0の容量値の2のn乗倍の容量値を有する。
【0026】
オフセット制御回路30は、内部の設定値又は他の回路(不図示)から与えられるオフセット変更指示信号に基づきオフセット調節信号FL、FRの値を変更する。つまり、オフセット制御回路30は、抵抗10、11の抵抗値と可変容量素子20、21の容量値との少なくとも1つを制御してNMOSトランジスタMN1、MN2の間の入力オフセット電圧を制御する。
【0027】
続いて、ダイナミックコンパレータ1の動作について説明する。そこで、図4にダイナミックコンパレータ1の動作を示すタイミングチャートを示す。図4に示すように、ダイナミックコンパレータ1は、クロック信号CLKがロウレベルの期間は、PMOSトランジスタMP3〜MP6が導通状態となるため、第1の出力信号VOUTN、第2の出力信号VOUTP、ノードNDnの電圧VN、ノードNDpの電圧VPが、電源電圧VDDとなる。また、クロック信号CLKがロウレベルの期間は、NMOSトランジスタMN0が遮断状態となるため、ノードNDcの電圧Vc、ノードNDaの電圧Va、ノードNDbの電圧Vbは電源電圧VDDと接地電圧VSSの間の中間電圧となる。
【0028】
そして、クロック信号CLKの電圧レベルが上昇すると、NMOSトランジスタMN0が導通状態となり、動作電流I0の出力を開始する。そして、動作電流I0の出力に応じて電圧Va、Vb、Vcが低下する。このとき、ダイナミックコンパレータ1では判定動作の開始直後に電圧Vcが時間変化率dVc/dtで降下する。また、図4に示す例では、可変容量素子20、21を同じ容量値としたため、同じ時間変化率で電圧Va、Vbが低下する。また、PMOSトランジスタMP3〜MP6が遮断状態となると、電圧VN、VPは、NMOSトランジスタMN1、MN2を介して流れる電流I1、I2に応じて低下する。そして、ラッチ回路は、電流I1、I2の電流差に応じて第1の出力信号VOUTN及び第2の出力信号VOUPの論理レベルを切り替える。
【0029】
なお、可変容量素子20、21に蓄積された電荷は、ダイナミックコンパレータ1の判定動作が行われる度に放電される。しかし、クロック信号CLKがロウレベルとなると、可変容量素子20、21に蓄積される電荷がリセットされる。
【0030】
図4に示す例では、可変容量素子20、21の容量値を同じに設定したが、ダイナミックコンパレータ1は、可変容量素子20、21の容量値の差に応じて入力オフセット電圧を調節することが可能である。より具体的には、ダイナミックコンパレータ1は、比較動作の開始時に電圧Va、VbがノードNDaの時定数とノードNDbの時定数に基づき低下するが、可変容量素子20、21に容量値の差を設けることで、ノードNDaの時定数とノードNDbの時定数に差が生じる。そして、ダイナミックコンパレータ1では、この時定数の差に基づき入力オフセット電圧を調整する。
【0031】
そこで、ダイナミックコンパレータ1における入力オフセット電圧の調整幅について説明する。ダイナミックコンパレータ1では、抵抗10、11と可変容量素子20、21とにより決まる入力オフセット電圧dVoffは、(4)式によって表される。
【数4】

ここで、Rは抵抗10、11の抵抗値Rの平均値であり、dCは可変容量素子20、21の容量値FC1、FC2の差(例えば、FC1−FC2)、dVc/dtは判定動作開始直後の電圧Vcの時間変化率である。なお、本実施の形態では、dVc/dtは負の値となるため、dCが正の値であれば、入力オフセット電圧dVinは正の値となる。つまり、FC1>FC2となる場合、VINP>VINNとなる状態でダイナミックコンパレータ1の第1の出力信号VOUTNがロウレベルとなるように入力オフセット電圧が調節される。
【0032】
続いて、ダイナミックコンパレータ1における入力オフセット電圧の単位調整幅について説明する。可変容量素子20、21の単位容量値Cunitは、トランジスタの最小ゲート幅をWmin、トランジスタの最小ゲート長をLmin、単位面積あたりのゲート容量値をCoxとすると(5)式で表される。
【数5】

そして、(4)、(5)式より、ダイナミックコンパレータ1の入力オフセット電圧の単位調整幅dVoff_unitは、(6)式により表される。
【数6】

つまり、ダイナミックコンパレータ1では、入力オフセット電圧の単位調整幅dVoff_unitは抵抗10、11の抵抗値Rの平均値の設定を変更することでコンデンサの単位容量値に関わらず小さく設定することができる。また、(6)式より、ダイナミックコンパレータ1では、入力オフセット電圧の単位調整幅dVoff_unitを小さく設定しても動作電流I0を小さくする必要がないため、コンパレータの動作速度を十分に高速に設定することができる。
【0033】
ダイナミックコンパレータ1では、例えば、抵抗10、11の抵抗値を100ohm、最小ゲート幅Wminを0.22um、最小ゲート長Lminを0.1um、単位面積あたりのゲート容量値Coxを10fF/um、電圧Vcの時間変化率dVc/dtを−20mV/psと設定した場合、dVoff_unitを0.44mVに設定することができる。この値は、上記従来例に比べて10分の1以下の値である。
【0034】
上記説明より、実施の形態1にかかるダイナミックコンパレータ1では、差動対を構成するNMOSトランジスタMN1、MN2のソース側に抵抗10、11及び可変容量素子20、21を有する。そして、ダイナミックコンパレータ1では、(6)式に示すように、入力オフセット電圧の単位調整幅を、抵抗10、11、可変容量素子20、21の容量値及びノードNDcの電圧Vcの時間変化率により設定する。このとき、抵抗10、11には、抵抗値に製造プロセスにより決まる下限値がない。そのため、ダイナミックコンパレータ1では、可変容量素子20、21の単位容量値Cunitで決まる入力オフセット電圧の調整幅よりも小さな調整幅を設定することができる。これにより、ダイナミックコンパレータ1では、従来例よりも高精度に入力オフセット電圧を調整することが可能になる。
【0035】
また、抵抗10、11は、設計においてコンデンサよりも値の設定を柔軟に行うことができる。つまり、ダイナミックコンパレータ1では、コンデンサのみによって入力オフセット電圧の単位調整幅を設定する場合に比べて柔軟に単位調整幅を設定することができる。
【0036】
また、実施の形態1にかかるダイナミックコンパレータ1では、入力オフセット電圧の単位調整幅を決定する際に動作電流I0の影響を受けない。これにより、ダイナミックコンパレータ1は、入力オフセット電圧の単位調整幅を小さくするために動作電流IOの設定を変更する必要がないため、動作速度を犠牲にすることがない。
【0037】
上記実施の形態では、抵抗10、11、可変容量素子20、21を用いてダイナミックコンパレータ1を構成したが、これらの素子は、形態を変更することも可能である。そこで、ダイナミックコンパレータ1の変形例を図5、図6に示す。
【0038】
図5に示す変形例(例えば、ダイナミックコンパレータ1a)は、抵抗10、11に代えてトランジスタ12、13を用いるものである。トランジスタ12、13は、例えば、NMOSトランジスタで形成される。トランジスタ12は、ソースがノードNDcに接続され、ドレインがNMOSトランジスタMN1のソースに接続される。トランジスタ13は、ソースがノードNDcに接続され、ドレインがNMOSトランジスタMN2のソースに接続される。また、トランジスタ12、13は、ゲートにバイアス電圧Vbiasが与えられる。そして、トランジスタ12、13は、バイアス電圧Vbiasの電圧レベルに応じてソース・ドレイン間のオン抵抗が決定される。つまり、ダイナミックコンパレータ1aでは、バイアス電圧Vbiasによって、トランジスタ12、13のオン抵抗をRに設定することで、ダイナミックコンパレータ1と同様に精度の高い入力オフセット電圧の調整を可能にする。なお、ダイナミックコンパレータ1aでは、可変容量素子20、21による入力オフセット電圧の調整に加え、トランジスタ12、13のオン抵抗の抵抗値に基づく入力オフセット電圧の調整も可能になる。
【0039】
図6に示す変形例(例えば、ダイナミックコンパレータ1b)は、可変容量素子20、21に代えて固定の容量値C1、C2を有するコンデンサ22、23を用いる。また、ダイナミックコンパレータ1bは、抵抗10、11に代えて可変抵抗14、15を用いる。可変抵抗14は、ノードNDcとノードNDaとの間に接続される。可変抵抗15は、ノードNDcとノードNDbとの間に接続される。そして、可変抵抗14、15は、オフセット調整信号FL、FRの値に応じて抵抗値が可変するものである。このように、ダイナミックコンパレータ1bでは、可変抵抗14、15の抵抗値により入力オフセット電圧の大きさを設定する。ここで、ダイナミックコンパレータ1bの入力オフセット電圧の単位調整幅は、可変抵抗14、15の抵抗値をVR1、VR2、コンデンサ22、23の容量値をC1、C2とすると、(7)式により表される。
【数7】

【0040】
実施の形態2
実施の形態2にかかるダイナミックコンパレータ2の回路図を図7に示す。図7に示すように、ダイナミックコンパレータ2は、実施の形態1にかかるダイナミックコンパレータ1の差動対の構成を変更したものである。以下の説明では、実施の形態1と同じ構成要素については、実施の形態1と同じ符号を付して説明を省略する。
【0041】
ダイナミックコンパレータ2は、電流源を2つ有する。図7に示す例では、NMOSトランジスタMN0a、MN0bにより電流源が構成される。NMOSトランジスタMN0aは、ソースが接地端子に接続され、ドレインがNMOSトランジスタMN1のソースに接続され、ゲートにクロック信号CLKが入力される。NMOSトランジスタMN0bは、ソースが接地端子に接続され、ドレインがNMOSトランジスタMN2のソースに接続され、ゲートにクロック信号CLKが入力される。なお、NMOSトランジスタMN0a、MN0bのトランジスタサイズは、NMOSトランジスタMN0の半分程度に設定される。つまり、NMOSトランジスタMN0a、MN0bが生成する動作電流I0a、I0bは、NMOSトランジスタMN0が生成する動作電流I0のほぼ半分の電流値となる。
【0042】
また、ダイナミックコンパレータ2では、NMOSトランジスタMN1、MN2のソース間に接続される抵抗が1つである。図7に示す例では、抵抗16がNMOSトランジスタMN1、MN2のソース間に接続される。ダイナミックコンパレータ2では、抵抗16の抵抗値をRの2倍の抵抗値となる2Rに設定した。これにより、ダイナミックコンパレータ2は、ダイナミックコンパレータ1と同じく(6)式に基づく単位調整幅を設定することができる。
【0043】
続いて、ダイナミックコンパレータ2の動作について説明する。ダイナミックコンパレータ2では、各電流の関係は、I0=I0a+I0b=I1+I2となる。そして、電流I1、I2の電流量は、第1の入力信号VINP、第2の入力信号VINNの電圧差に応じて変動する。このとき、I1>I2となった場合、抵抗16に流れる電流Ieは、Ie=I1−I0aとなる。そして、NMOSトランジスタMN0bには、I0b=I2+Ieとなる電流が流れる。ダイナミックコンパレータ2では、電流I0a、I0bを電流I0の半分の電流量とすることで、ダイナミックコンパレータ1と等価な動作を得ることができる。
【0044】
また、ダイナミックコンパレータ2では、抵抗16の抵抗値を2Rに設定した。これにより、ノードNDa、NDbの時定数の差は、ダイナミックコンパレータ1のノードNDa、NDbの時定数の差と等しくなる。つまり、ダイナミックコンパレータ2では、ダイナミックコンパレータ1と同様の単位調整幅を得ることができる。
【0045】
上記説明より、実施の形態2にかかるダイナミックコンパレータ2においても、実施の形態1にかかるダイナミックコンパレータ1と同様に、精度の高い入力オフセット電圧の調節が可能となる。なお、ダイナミックコンパレータ2においても、実施の形態1と同様の変形例を考えることができる。そこで、ダイナミックコンパレータ2の変形例を図8、図9に示す。
【0046】
図8に示す変形例(例えば、ダイナミックコンパレータ2a)は、抵抗16に代えてトランジスタ17を用いるものである。トランジスタ17は、例えば、NMOSトランジスタで形成される。トランジスタ17は、ソースとドレインの一方がNMOSトランジスタMN1のソースに接続され、ソースとドレインの他方がNMOSトランジスタMN2のソースに接続される。また、トランジスタ17は、ゲートにバイアス電圧Vbiasが与えられる。そして、トランジスタ17は、バイアス電圧Vbiasの電圧レベルに応じてソース・ドレイン間のオン抵抗が決定される。つまり、ダイナミックコンパレータ2aでは、バイアス電圧Vbiasによって、トランジスタ17のオン抵抗を2Rに設定することで、ダイナミックコンパレータ1と同様に精度の高い入力オフセット電圧の調整を可能にする。なお、ダイナミックコンパレータ2aでは、可変容量素子20、21による入力オフセット電圧の調整に加え、トランジスタ17のオン抵抗の抵抗値に基づく入力オフセット電圧の調整も可能になる。
【0047】
図9に示す変形例(例えば、ダイナミックコンパレータ2b)は、可変容量素子20、21に代えて固定の容量値C1、C2を有するコンデンサ22、23を用いる。また、ダイナミックコンパレータ2bは、抵抗16に代えて可変抵抗18を用いる。可変抵抗18は、NMOSトランジスタMN1、MN2のソースの間に接続される。そして、可変抵抗18は、オフセット調整信号Fの値に応じて抵抗値が可変するものである。このように、ダイナミックコンパレータ2bでは、可変抵抗18の抵抗値により入力オフセット電圧の大きさを設定する。ここで、ダイナミックコンパレータ2bの入力オフセット電圧の単位調整幅は、可変抵抗18の抵抗値をVR、コンデンサ22、23の容量値をC1、C2とすると、(8)式により表される。
【数8】

【0048】
実施の形態3
実施の形態3にかかるダイナミックコンパレータ3の回路図を図10に示す。図10に示すように、ダイナミックコンパレータ3は、実施の形態1にかかるダイナミックコンパレータ1に可変容量素子24、25を追加したものである。なお、以下の説明では、実施の形態1と同じ構成要素については、実施の形態1と同じ符号を付して説明を省略する。
【0049】
可変容量素子24、25は、オフセット調整信号L、Rが入力される。そして、可変容量素子24、25は、オフセット調整信号L、Rの値に応じて容量値が設定される。可変容量素子24は、一方の端子がNMOSトランジスタMN1のドレイン(ノードNDn)に接続され、他方の端子にオフセット調整信号Lが入力される。可変容量素子25は、一方の端子がNMOSトランジスタMN2のドレイン(ノードNDp)に接続され、他方の端子にオフセット調整信号Rが入力される。この可変容量素子24、25は、図2、図3に示した可変容量素子20、21と実質的に同じものであるため、ここでは詳細な説明を省略する。
【0050】
なお、ダイナミックコンパレータ3では、オフセット制御回路30に代えて、オフセット制御回路31を用いる。オフセット制御回路31は、オフセット調整信号FL、FRに加えて、オフセット調整信号L、Rを生成する。また、オフセット制御回路31は、内部の設定値又は他の回路(不図示)から与えられるオフセット変更指示信号に基づきオフセット調節信号FL、FR、L、Rの値を変更する。
【0051】
可変容量素子20、21は、実施の形態1にかかるダイナミックコンパレータ1と同様に小さな単位調整幅で入力オフセット電圧を設定する。一方、可変容量素子24、25は、可変容量素子20、21、抵抗10、11により設定される単位調整幅よりも大きな単位調整幅で入力オフセット電圧を設定する。ここで、可変容量素子24、25により設定される単位調整幅Voff2_unitは、(9)式により表される。
【数9】

(9)式において、I0はNMOSトランジスタMN0のドレイン電流、gm1はNMOSトランジスタM1のトランスコンダクタンス、C=(CC1+CC2)/2、Wminは可変容量素子24、25を構成するトランジスタの最小ゲート幅、Lminは可変容量素子24、25を構成するトランジスタの最小ゲート長、Coxは単位面積あたりのゲート容量値である。また、可変容量素子24の容量値をCC1と表し、可変容量素子25の容量値をCC2と表した。この(9)式は、上記(3)式に対応したものである。
【0052】
つまり、(9)式で示される単位調整幅Voff2_unitは、下限値が製造プロセスで決まる。そこで、単位調整幅Voff_unitを単位調整幅Voff2_unitより小さく設定することで、ダイナミックコンパレータ3では、入力オフセット電圧の粗調整機能と微調整機能とを有する。
【0053】
上記説明より、ダイナミックコンパレータ3では、入力オフセット電圧の粗調整機能と微調整機能とを有することで、動作速度を犠牲にすることなく入力オフセット電圧の高精度な調整を行うことが可能になる。
【0054】
実施の形態4
実施の形態4にかかるダイナミックコンパレータ4の回路図を図11に示す。図11に示すように、ダイナミックコンパレータ4は、実施の形態2にかかるダイナミックコンパレータ2に実施の形態3にかかるダイナミックコンパレータ3の可変容量素子24、25を適用したものである。ダイナミックコンパレータ2は、実施の形態1にかかるダイナミックコンパレータ1と同様の動作をするものである。そのため、ダイナミックコンパレータ2に可変容量素子24、25を追加したダイナミックコンパレータ4は、粗調整機能と微調整機能を有する。つまり、ダイナミックコンパレータ4は、実施の形態3にかかるダイナミックコンパレータ3と同様に、粗調整機能と微調整機能とにより動作速度を犠牲にすることなく入力オフセット電圧の高精度な調整を行うことが可能になる。
【0055】
実施の形態5
実施の形態5にかかるダイナミック増幅器5の回路図を図12に示す。ダイナミック増幅器5は、第1の入力信号VINPと第2の入力信号VINNとの電圧差を増幅して第1の出力信号VOUTNと第2の出力信号VOUTPとの電圧差を設定する。具体的には、ダイナミック増幅器5が出力する第1の出力信号VOUTNと第2の出力信号VOUTPとは、ハイレベルとロウレベルとのいずれかの論理レベルとなるのではなく、電源電圧VDDと接地電圧VSSの中間的な電圧となる。また、ダイナミック増幅器5は、第1の出力信号VINPと第2の入力信号VINNとの大小関係に基づき第1の出力信号VOUTNと第2の出力信号VOUTPとの大小関係を決定する。ダイナミック増幅器5は、差動対、電流源、負荷トランジスタ、抵抗10、11、可変容量素子20、21、オフセット制御回路30を有する。
【0056】
差動対は、第1の入力信号VINPと第2の入力信号VINNとの電圧差に基づき第1の電流I1と第2の電流I2との差(例えば、電流比)を設定する。差動対は、第1のトランジスタ(例えば、NMOSトランジスタMN1)と、第2のトランジスタ(例えば、NMOSトランジスタMN2)とにより構成される。NMOSトランジスタMN1は、ゲートに第1の入力信号VINPが入力され、ドレインが第1の出力端子に接続され、ソースが抵抗10を介してノードNDcに接続される。なお、NMOSトランジスタMN1のソースはノードNDaとなる。NMOSトランジスタMN2は、ゲートに第2の入力信号VINNが入力され、ドレインが第2の出力端子に接続され、ソースが抵抗11を介してノードNDcに接続される。なお、NMOSトランジスタMN2のソースはノードNDbとなる。
【0057】
ノードNDcと接地電圧VSSを供給する接地端子との間には、電流源として機能するNMOSトランジスタMN0が接続される。NMOSトランジスタMN0のゲートには、クロック信号CLKが入力される。NMOSトランジスタMN0は、クロック信号CLKがハイレベルの期間に、差動対に動作電流I0を出力する。また、NMOSトランジスタMN0は、クロック信号CLKがロウレベルの期間に差動対への動作電流I0の供給を停止する。
【0058】
負荷トランジスタは、PMOSトランジスタMP7、MP8により構成される。PMOSトランジスタMP7は、ゲートにクロック信号CLKが入力され、ソースが電源端子に接続され、ドレインが第1の出力端子に接続される。PMOSトランジスタMP8は、ゲートにクロック信号CLKが入力され、ソースが電源端子に接続され、ドレインが第2の出力端子に接続される。PMOSトランジスタMP7、MP8は、クロック信号CLKに応じて導通状態と非導通状態が切り替えられる。ここで、PMOSトランジスタMP7、MP8は、導通状態になることで第1の出力信号VOUTN及び第2の出力信号VOUTPを電源電圧VDDとする。つまり、PMOSトランジスタMP7、MP8はリセットトランジスタとしても機能する。
【0059】
オフセット制御回路30は、内部の設定値又は他の回路(不図示)から与えられるオフセット変更指示信号に基づきオフセット調節信号FL、FRの値を変更する。つまり、オフセット制御回路30は、抵抗10、11の抵抗値と可変容量素子20、21の容量値との少なくとも1つを制御してNMOSトランジスタMN1、MN2の間の入力オフセット電圧を制御する。
【0060】
続いて、ダイナミック増幅器5の動作について説明する。ダイナミック増幅器5の動作を示すタイミングチャートを図13に示す。図13に示すように、ダイナミック増幅器5では、クロック信号CLKがロウレベルの期間は、PMOSトランジスタMP7、MP8が導通状態となり、第1の出力信号VOUTN及び第2の出力信号VOUTPをハイレベルとする。一方、ダイナミック増幅器5は、クロック信号CLKがハイレベルの期間に増幅動作を行う。
【0061】
ダイナミック増幅器5は、クロック信号CLKの立ち上がりに応じて増幅動作を開始する。そして、増幅動作の開始直後では、まず、ノードNDcの電圧Vc、ノードNDaの電圧Va、ノードNDbの電圧Vbが所定の時定数をもって降下する。電圧Va、Vb、Vcの電圧降下は、電流源として動作するNMOSトランジスタMN0が導通状態となり、動作電流I0を安定的に供給できるまでの期間の間で大きくなる。そして、動作電流I0が十分に差動対に供給されると、差動対は、第1の入力信号VINP、第2の入力信号VINNの電圧差に基づき電流I1、I2をそれぞれ出力する。増幅動作の期間中は、PMOSトランジスタMP7、MP8は、遮断状態であり、負荷トランジスタとして機能する。そして、電流I1、I2の大きさに比例した時間変化率で第1の出力信号VOUTN及び第2の出力信号VOUTPの電圧が低下する。図13に示す例では、第1の出力信号VOUTNの電圧降下速度が、第2の出力信号VOUTPの電圧降下速度よりも大きい。つまり、図13に示す例では、第1の入力信号VINPが第2の入力信号VINNよりも大きい。
【0062】
このように、ダイナミック増幅器5では、入力信号の電圧差に応じて第1の出力信号VOUTNと第2の出力信号VOUTPの電圧降下速度に差を設けることで、入力信号の電圧差を増幅して第1の出力信号VOUTNと第2の出力信号VOUTPの電圧差とする。このとき、ダイナミック増幅器5においても、ダイナミックコンパレータ1と同様にノードNDaの時定数とノードNDbの時定数との差に基づき入力オフセット電圧を調整する。つまり、ダイナミック増幅器5においても上記(6)式に基づき単位調整幅を設定する。
【0063】
上記説明より、実施の形態5にかかるダイナミック増幅器5においても、実施の形態5にかかるダイナミックコンパレータ1と同様に高精度な入力オフセット電圧の調整が可能になる。
【0064】
実施の形態6
実施の形態6にかかるダイナミック増幅器6の回路図を図14に示す。図14に示すように、ダイナミック増幅器6は、実施の形態4にかかるダイナミックコンパレータ4で用いられる可変容量素子24、25を実施の形態5にかかるダイナミック増幅器5に追加したものである。ダイナミック増幅器6では、可変容量素子24がNMOSトランジスタMN1のドレイン(又は第1の出力端子)に接続され、可変容量素子25がNMOSトランジスタMN2のドレイン(又は第2の出力端子)に接続される。
【0065】
可変容量素子24、25は、ダイナミックコンパレータ4と同様にダイナミック増幅器6に入力オフセット電圧の粗調整機能を追加するものである。この粗調整機能により、ダイナミック増幅器6は、実施の形態5にかかるダイナミック増幅器5よりも高精度な入力オフセット電圧の調整を可能にする。
【0066】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、オフセット調整のために設けられる可変容量は、NMOSトランジスタMN1、MN2のソースのいずれか一方に設けることも可能である。この場合、入力オフセット電圧は一方向のみで調整できる。
【符号の説明】
【0067】
1、1a、1b ダイナミックコンパレータ
2、2a、2b ダイナミックコンパレータ
3、4 ダイナミックコンパレータ
5、6 ダイナミック増幅器
10、11、16 抵抗
12、13、17 トランジスタ
14、15、18 可変抵抗
20、21、24、25 可変容量素子
22、23 コンデンサ
30、31 オフセット制御回路
VINP 第1の入力信号
VINN 第2の入力信号
VOUTN 第1の出力信号
VOUTP 第2の出力信号
MN0〜MN4 NMOSトランジスタ
MP1〜MP8 PMOSトランジスタ

【特許請求の範囲】
【請求項1】
第1、第2の入力信号がゲートに与えられ、差動対を構成する第1、第2のトランジスタと、
前記第1、第2のトランジスタが出力する第1、第2の電流に基づき電圧レベルが決定される第1、第2の出力信号が出力される第1、第2の出力端子と、
イネーブル状態のリセット制御信号に応じて前記第1、第2のトランジスタのドレインの電圧を第1の電源から供給される第1の電圧とする第1、第2のリセットトランジスタと、
ディスイネーブル状態の前記リセット制御信号に応じて前記差動対の動作電流を生成する電流源と、
前記第1、第2のトランジスタのソース間に設けられる抵抗と、
前記第1のトランジスタのソースと第2のトランジスタのソースとの少なくとも一方に接続される容量と、を有し、
前記抵抗の抵抗値及び前記容量の容量値の少なくとも一方は、オフセット調整信号に基づき変更されるダイナミック増幅器。
【請求項2】
前記抵抗は、第1、第2の抵抗を含み、
前記第1の抵抗は、前記第1のトランジスタのソースと前記電流源との間に接続され、
前記第2の抵抗は、前記第2のトランジスタのソースと前記電流源との間に接続され、
前記第1の抵抗と前記第2の抵抗との少なくとも一方は、前記オフセット調整信号に基づき抵抗値を変更する請求項1に記載のダイナミック増幅器。
【請求項3】
前記容量は、第1、第2の容量を含み、
前記第1の容量は、前記第1のトランジスタのソースに接続され、
前記第2の容量は、前記第2のトランジスタのソースに接続され、
前記第1の容量と前記第2の容量との少なくとも一方は、前記オフセット調整信号に基づき容量値を変更する請求項2に記載のダイナミック増幅器。
【請求項4】
前記容量は、第1、第2の容量を含み、
前記第1の容量は、前記第1のトランジスタのソースに接続され、
前記第2の容量は、前記第2のトランジスタのソースに接続され、
前記第1の容量と前記第2の容量との少なくとも一方は、前記オフセット調整信号に基づき容量値を変更する請求項1に記載のダイナミック増幅器。
【請求項5】
前記容量は、ソース及びドレインが前記第1のトランジスタのソース又は前記第2のトランジスタのソースに接続され、ゲートに前記オフセット調整信号が与えられる複数のトランジスタにより形成される請求項4のダイナミック増幅器。
【請求項6】
前記電流源は、第1、第2の電流源を含み、
前記第1の電流源は、前記第1のトランジスタのソースと第2の電源との間に接続され、
前記第2の電流源は、前記第2のトランジスタのソースと前記第2の電源との間に接続され、
前記抵抗は、前記第1のトランジスタのソースと前記第2のトランジスタのソースとの間に接続される請求項1、4又は5に記載のダイナミック増幅器。
【請求項7】
前記第1のトランジスタのドレインに一方の端子が接続され、他方の端子に前記オフセット調整信号が入力される第3の容量と、
前記第2のトランジスタのドレインに一方の端子が接続され、他方の端子に前記オフセット調整信号が入力される第4の容量と、を有し、
前記第3、第4の容量は、前記オフセット調整信号に応じて容量値が制御される請求項1乃至6のいずれか1項に記載のダイナミック増幅器。
【請求項8】
出力が前記第1、第2の出力端子に接続され、前記第1、第2の電流の電流差に応じて前記第1、第2の出力信号の論理レベルを切り替えるラッチ回路と、
イネーブル状態のリセット制御信号に応じて前記第1、第2の出力端子を前記第1の電圧とする第2のリセットトランジスタと、
を有する請求項1乃至7のいずれか1項のダイナミック増幅器。
【請求項9】
前記ダイナミック増幅器は、コンパレータとして動作する請求項8に記載のダイナミック増幅器。
【請求項10】
第1、第2の入力信号がゲートに与えられ、差動対を構成する第1、第2のトランジスタと、
前記第1、第2のトランジスタが出力する第1、第2の電流に基づき電圧レベルが決定される第1、第2の出力信号が出力される第1、第2の出力端子と、
前記第1、第2のトランジスタのドレインと第1の電源との間に設けられ、イネーブル状態のリセット制御信号に応じて前記ドレインの電圧を第1の電源とする第1、第2のリセットトランジスタと、
ディスイネーブル状態の前記リセット制御信号に応じて前記差動対の動作電流を生成する電流源と、
前記第1、第2のトランジスタのソース間に設けられる抵抗と、
前記第1のトランジスタのソースと第2のトランジスタのソースとの少なくとも一方に接続される容量と、
前記抵抗の抵抗値と前記容量の容量値との少なくとも一方を制御して前記第1、第2のトランジスタとの間の入力オフセット電圧を制御するオフセット制御回路と、
を有するダイナミック増幅器。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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