ダブルソースフォロア回路
【課題】電流源によって流れる電流量を増大させることなく、出力信号の立ち上り、立ち下りを高速化することができるダブルソースフォロア回路を提供する。
【解決手段】ｎＭＯＳＦＥＴ１０２を含むソースフォロア回路と、ｎＭＯＳＦＥＴ１０２とは極性が異なるｐＭＯＳＦＥＴ１０１を含むソースフォロア回路と、ｎＭＯＳＦＥＴ１０２を含むソースフォロア回路、ｐＭＯＳＦＥＴ１０１を含むソースフォロア回路に入力信号を入力する入力端子１１１と、ｎＭＯＳＦＥＴ１０２を含むソースフォロア回路、ｐＭＯＳＦＥＴ１０１を含むソースフォロア回路から出力信号を出力する共通の出力端子１１２）と、を含むダブルソースフォロア回路を構成する。
【解決手段】ｎＭＯＳＦＥＴ１０２を含むソースフォロア回路と、ｎＭＯＳＦＥＴ１０２とは極性が異なるｐＭＯＳＦＥＴ１０１を含むソースフォロア回路と、ｎＭＯＳＦＥＴ１０２を含むソースフォロア回路、ｐＭＯＳＦＥＴ１０１を含むソースフォロア回路に入力信号を入力する入力端子１１１と、ｎＭＯＳＦＥＴ１０２を含むソースフォロア回路、ｐＭＯＳＦＥＴ１０１を含むソースフォロア回路から出力信号を出力する共通の出力端子１１２）と、を含むダブルソースフォロア回路を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドレインが接地されたＭＯＳトランジスタを２つ含むソースフォロア回路に関する。
【背景技術】
【０００２】
ソースフォロア回路は、ドレイン端子を固定電位にバイアスし、ゲートに信号を入力し、ソース端子から出力信号を得る増幅回路である。ソースフォロア回路は、その利得が略１程度であるが、出力抵抗が小さいため、出力バッファとして用いられている。このようなソースフォロア回路の従来技術としては、例えば、非特許文献１に記載されている。
図１０は、上記した従来技術を説明するための図であって、Ｎ型のＭＯＳＦＥＴ（以下、ｎＭＯＳＦＥＴと記す）を使ったソースフォロア回路を示している。図１０に示したソースフォロア回路は、ゲート端子が入力端子ＶINに接続されるトランジスタＭNと、トランジスタＭNのソース端子に接続される電流源１０２１と、負荷容量素子である容量素子１０２２と、を含んでいる。電流源１０２１によって電流ＩBNが流れ、容量素子１０２２の容量値はＣLである。ソースフォロア回路の出力端子ＶOUTは、電流源１０２１、容量素子１０２２に接続されている。
【０００３】
図１１は、図１０に示したソースフォロア回路の動作を説明するための図である。図１１では、図１０に示した回路に、入力端子ＶINに入力される信号と、出力端子ＶOUTから出力される信号とを書き込んだ図である。入力端子ＶINに入力される信号、出力端子ＶOUTから出力される信号は、いずれも立ち上り、立ち下りを有するように変化するパルス状の電圧信号である。本明細書で着目するのは、この電圧信号のうち、立ち上りのピークの値が比較的大きい電圧値を持つ信号であり、このような信号を、以降、「大信号パルス」と記す。
【０００４】
図１１中に示した大信号パルスＳIN1、ＳOUT1は、横方向が時間を示し、縦方向が電圧値を示している。このため、大信号パルスＳIN1、ＳOUT1のいずれにおいても、立ち上り、あるいは立ち下り時間は大信号パルスが変化する間の傾きによって表される。傾きが急峻であるほど、大信号パルスの立ち上り時間、または立ち下り時間が短いことを示す。
図１１に示したように、入力端子ＶINには、立ち上る瞬間の大信号パルスＳIN1が入力された場合、トランジスタＭNのゲート、ソース間電圧が大きく上昇する。このとき、トランジスタＭNには瞬間的に大電流ＩMNが流れ、大電流ＩMNと、電流ＩBNとの差分の電流によって容量素子１０２２が充電される。
【０００５】
容量素子１０２２が充電されることにより、出力端子ＶOUTの電位が上昇する。このとき、容量素子１０２２を充電する電流（ＩMN−ＩBN）は大きく、出力端子ＶOUTから出力される大信号パルスＳOUT1の立ち上り時間は短いものとなる。
図１２は、立ち下る瞬間の大信号パルスＳIN2が入力された場合の、図１０に示したソースフォロア回路の動作を説明するための図である。なお、図１２中に示した大信号パルスＳIN2、ＳOUT2も、ＳIN1、ＳOUT1と同様に、横方向が時間を示し、縦方向が電圧値を示している。
【０００６】
ソースフォロア回路に立ち下る瞬間の大信号パルスＳIN2が入力された場合、瞬間的に、トランジスタＭNのゲート、ソース間電圧がしきい値以下になり、トランジスタＭNがオフされる。このため、電流ＩBNによって容量素子１０２２放電されることにより、出力端子ＶOUTの電位が下降する。このとき、容量素子１０２２を放電する電流は定電流であるから、出力端子ＶOUTから出力される大信号パルスＳOUT2の立ち下り時間は、ＳIN2の立ち下り時間に比べて長いものとなる。
【０００７】
図１３は、Ｐ型のＭＯＳＦＥＴ（以下、ｐＭＯＳＦＥＴと記す）を用いた従来技術のソースフォロア回路を示した図である。図１３に示したソースフォロア回路は、ゲート端子が入力端子ＶINに接続されるトランジスタＭPと、トランジスタＭPのソース端子に接続される電流源１０２１と、容量素子１０２２と、を含んでいる。電流源１０２１によって電流ＩBPが流れ、容量素子１０２２の容量値はＣLである。ソースフォロア回路の出力端子ＶOUTは、電流源１０２１、容量素子１０２２に接続されている。
【０００８】
図１４は、立ち上がる瞬間の大信号パルスＳIN3が入力された場合の、図１３に示したソースフォロア回路の動作を説明するための図である。なお、図１２中に示した大信号パルスＳIN3、ＳOUT3も、横方向が時間を示し、縦方向が電圧値を示している。
ソースフォロア回路に大信号パルスＳIN3が入力された場合、瞬間的に、トランジスタＭPのゲート、ソース間電圧がしきい値以下になり、トランジスタＭPがオフされる。このため、電流ＩBPによって容量素子１０２２が充電されることにより、出力端子ＶOUTの電位が上昇する。このとき、容量素子１０２２を放電する電流は定電流であるから、出力端子ＶOUTから出力される大電流パルスＳOUT3の立ち上り時間は、ＳIN3の立ち上り時間に比べて長いものとなる。
【０００９】
図１５は、立ち下がる瞬間の大信号パルスＳIN4が入力された場合の、図１３に示したソースフォロア回路の動作を説明するための図である。なお、図１５中に示した大信号パルスＳIN4、ＳOUT4も、横方向が時間を示し、縦方向が電圧値を示している。
図１５に示したように、入力端子ＶINに立ち下る瞬間の大信号パルスＳIN4が入力された場合、トランジスタＭPのゲート、ソース間電圧が大きく上昇する。このとき、トランジスタＭPには瞬間的に大電流ＩMPが流れ、大電流ＩMPと、電流ＩBPとの差分の電流によって容量素子１０２２が放電される。
【００１０】
容量素子１０２２が放電されることにより、出力端子ＶOUTの電位が下降する。このとき、容量素子１０２２が放電する電流（ＩMP−ＩBP）は大きく、出力端子ＶOUTから出力される大信号パル氏Ｓ4の立ち下り時間は短いものとなる。
以上説明したように、ｎＭＯＳＦＥＴを用いたソースフォロア回路に大信号パルスが入力された場合の出力信号では、立ち上り時間に比べて立ち下り時間が長くなる。また、ｐＭＯＳＦＥＴを用いたソースフォロア回路に大信号が入力された場合の出力信号では、立ち下り時間に比べて立ち上り時間が長くなる。つまり、従来のソースフォロア回路では、大きな信号に対して応答する信号の、立ち上り、または立ち下りの一方が遅くなっている。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】アナログCMOS集積回路の設計 基礎編 平成19年12月15日第9刷発行 218頁〜225頁 監訳者黒田忠広 発行者小城武彦 発行所丸善株式会社
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、ソースフォロア回路では、出力されるパルス信号の立ち上り、あるいは立ち下りの時間が短いほど高速に動作することができる。このため、ソースフォロア回路には、出力信号の立ち上り、立ち下りの両方を、より高速化することが求められている。
出力信号の立ち上り、立ち下りの両方を早くするには、図１０〜１５に示した電流源１０２１を流れる電流ＩBPをより大きな電流にすることが考えられる。しかし、電流源に大電流を流すことは、ソースフォロア回路の消費電力を大きくすることになるため、望ましくない。
【００１３】
本発明は、上記した点に鑑みてなされたものであり、電流源によって流れる電流量を増大させることなく、出力信号の立ち上り、立ち下りを高速化することができるダブルソースフォロア回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一態様のダブルソースフォロア回路は、第１ＭＯＳトランジスタ（例えば図１に示したｎＭＯＳＦＥＴ１０２）を含む第１ソースフォロア回路と、前記第１ＭＯＳトランジスタとは極性が異なる第２ＭＯＳトランジスタ（例えば図１に示したｐＭＯＳＦＥＴ１０１）を含む第２ソースフォロア回路と、前記第１ソースフォロア回路、前記第２ソースフォロア回路に入力信号を入力する、前記第１ソースフォロア回路、前記第２ソースフォロア回路に共通の共通入力端子（例えば図１に示した入力端子１１１）と、前記第１ソースフォロア回路、前記第２ソースフォロア回路から出力信号を出力する、前記第１ソースフォロア回路、前記第２ソースフォロア回路に共通の共通出力端子（例えば図１に示した出力端子１１２）と、を含むことを特徴とする。
【００１５】
本発明の一態様のダブルソースフォロア回路は、前記共通入力端子が、前記第１ソースフォロア回路の入力端子に直接接続され、前記第２ソースフォロア回路の入力端子に容量素子（例えば図１に示した容量素子１２１）を介して接続されることが望ましい。
本発明の一態様のダブルソースフォロア回路は、前記第２ソースフォロア回路の入力端子（例えば図１に示したバイアス端子１２２）が、所望の電位にバイアスされることが望ましい。
【００１６】
本発明の一態様のダブルソースフォロア回路は、前記共通出力端子が、前記第１ソースフォロア回路の出力端子または前記第２ソースフォロア回路の出力端子の一方に直接接続され、前記共通出力端子が直接接続されていない、他方の前記出力端子に容量素子（例えば図５に示した容量素子５０７、例えば図６に示した容量素子６０７）を介して接続されることが望ましい。
【００１７】
本発明の一態様のダブルソースフォロア回路は、前記共通出力端子が、前記第１ソースフォロア回路の出力端子（例えば図５に示したｎＭＯＳＦＥＴ１０２のドレイン（端子））及び前記第２ソースフォロア回路の出力端子（例えば図５に示したｐＭＯＳＦＥＴのドレイン（端子））と、それぞれ容量素子（例えば図１に示した容量素子１０７、１０８）を介して接続されることが望ましい。
【００１８】
本発明の一態様のダブルソースフォロア回路は、前記第１ソースフォロア回路の出力端子（例えば図１に示したｎＭＯＳＦＥＴ１０２のドレイン（端子））または前記第２ソースフォロア回路の出力端子（例えば図１に示したｐＭＯＳＦＥＴ１０１のドレイン（端子））が、所望の電位にバイアスされている（例えば図１に示したバイアス端子１１３）ことが望ましい。
【００１９】
本発明の一態様のダブルソースフォロア回路は、前記第１ＭＯＳトランジスタと同じ極性の第３ＭＯＳトランジスタ（例えば図４に示したｎＭＯＳＦＥＴ１０２ｂ）を含む第３ソースフォロア回路と、前記第２ＭＯＳトランジスタと同じ極性の第４ＭＯＳトランジスタ（例えば図４に示したｐＭＯＳＦＥＴ１０１ｂ）を含む第４ソースフォロア回路と、前記第３ソースフォロア回路、前記第４ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第３ソースフォロア回路、前記第４ソースフォロア回路に共通の共通逆極性入力端子（例えば図４に示した入力端子１１１ｂ）と、前記第３ソースフォロア回路、前記第４ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第３ソースフォロア回路、前記第４ソースフォロア回路に共通の共通逆極性出力端子（例えば図４に示した出力端子１１２ｂ）と、をさらに含むことが望ましい。
【発明の効果】
【００２０】
本発明によれば、出力信号の立ち上り、立ち下りのいずれにあっても、第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタの一方が立ち上り、立ち下りのための電流を補うことができる。このため、立ち上る瞬間、立ち下る瞬間のいずれの大信号パルスが入力された場合においても、出力信号が入力信号に遅れることなく高速に立ち上り、立ち下がるダブルソースフォロア回路を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態のダブルソースフォロア回路を説明するための図である。
【図２】図１に示した回路に、立ち上る瞬間の大信号パルスを記入した図である。
【図３】図１に示した回路に、立ち下る瞬間の大信号パルスを記入した図である。
【図４】本発明の第２実施形態のダブルソースフォロア回路を説明するための図である。
【図５】本発明の第３実施形態のダブルソースフォロア回路を説明するための図である。
【図６】本発明の第４実施形態のダブルソースフォロア回路を説明するための図である。
【図７】本発明の第５実施形態のダブルソースフォロア回路を説明するための図である。
【図８】本発明の第６実施形態のダブルソースフォロア回路を説明するための図である。
【図９】本発明の第７実施形態のダブルソースフォロア回路を説明するための図である。
【図１０】Ｎ型のＭＯＳＦＥＴを用いた従来のソースフォロア回路を説明するための図である。
【図１１】図１０に示したソースフォロア回路に立ち上る瞬間の大信号パルスが入力された場合の動作を説明するための図である。
【図１２】図１０に示したソースフォロア回路に立ち下る瞬間の大信号パルスが入力された場合の動作を説明するための図である。
【図１３】Ｐ型のＭＯＳＦＥＴを用いた従来のソースフォロア回路を説明するための図である。
【図１４】１３に示したソースフォロア回路に立ち上る瞬間の大信号パルスが入力された場合の動作を説明するための図である。
【図１５】１３に示したソースフォロア回路に立ち下る瞬間の大信号パルスが入力された場合の動作を説明するための図である。
【発明を実施するための形態】
【００２２】
以下、本発明の第１実施形態〜第７実施形態について説明する。なお、本発明のソースフォロア回路は、ｐＭＯＳＦＥＴを含むソースフォロア回路とｎＭＯＳＦＥＴを含むソースフォロア回路とによって構成されている。このため、第１実施形態〜第７実施形態のソースフォロア回路を、本明細書では、ダブルソースフォロア回路と記す。
【００２３】
（第１実施形態）
・回路構成
図１は、本発明の第１実施形態のダブルソースフォロア回路を説明するための図である。第１実施形態のダブルソースフォロア回路は、ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２、抵抗素子１０５、１１０、ＤＣカットの容量素子１０６、１０７、１０８、負荷容量素子である容量素子１０９、電流源１０３、１０４を含んでいる。
【００２４】
図１に示したダブルソースフォロア回路は、ｐＭＯＳＦＥＴ１０１を含むソースフォロア回路と、ｎＭＯＳＦＥＴ１０２を含むソースフォロア回路の２つのソースフォロア回路を備えている。ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２のいずれにあっても、ゲート（ゲートに接続されるゲート端子）がソースフォロア回路の入力端子となっている。また、ｐＭＯＳＦＥＴ１０１を含むソースフォロア回路の出力端子をｐＭＯＳＦＥＴ１０１のソース（ソースに接続されるソース端子）とし、ｎＭＯＳＦＥＴ１０２を含むソースフォロア回路の出力端子をｎＭＯＳＦＥＴ１０２のドレイン（ドレインに接続されるドレイン端子）とする。
また、本明細書の第１実施形態、第３実施形態ないし第７実施形態では、ｐＭＯＳＦＥＴ１０１及び電流源１０３を１つのソースフォロア回路とし、ｎＭＯＳＦＥＴ１０２及び電流源１０４を１つのソースフォロア回路とする。それぞれＭＯＳＦＥＴの入力端子、出力端子を対応するソースフォロア回路の入力端子、出力端子とする。
【００２５】
ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２は、いずれもグランド端子ＶSS、電源端子ＶDDとの間に設けられている。ｐＭＯＳＦＥＴ１０１のソースと電源端子ＶDDとの間のノード１１７には、電流源１０３が設けられている。ｎＭＯＳＦＥＴ１０２のソースと電源端子ＶDDとの間のノード１１８には、電流源１０４が設けられている。ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２のドレインはグランド端子ＶSSに接地されていて、ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２はいずれもソースフォロア回路を構成する。電流源１０３を流れる電流をＩBP、電流源１０４を流れる電流をＩBNと記す。
【００２６】
ｐＭＯＳＦＥＴ１０１のゲート端子には抵抗素子１０５の一端が接続されている。抵抗素子１０５の他端はバイアス端子１２２に接続されている。ｎＭＯＳＦＥＴ１０２のゲート端子は入力端子１１１に接続されている。入力端子１１１には、入力電圧ＶINが入力されている。ｐＭＯＳＦＥＴ１０１のゲートとｎＭＯＳＦＥＴ１０２のゲート端子とは、ノード１２１によって接続されている。ノード１２１には容量素子１０６が設けられている。入力端子１１１は、ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２に共通の入力端子である。
【００２７】
ノード１１７にはノード１１９の一端が接続されていて、ノード１１９の他端は、ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２に共通の出力端子１１２に接続されている。出力端子１１２から出力される出力電圧の値を、ＶOUTと記す。
ノード１１８には、ノード１２０の一端が接続されていて、ノード１２０の他端はバイアス端子１１３に接続されている。出力端子１１２は、ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２に共通の出力端子である。
【００２８】
ノード１１９、１２０にはノード１１６が接続されていて、ノード１１９、１２０はノード１１６によって互いに接続されている。ノード１１９において、ｐＭＯＳＦＥＴ１０１のソースと、ノード１１６との接続点１１９ａとの間に容量素子１０７が設けられている。容量素子１０７のキャパシタンスはＣ2である。また、ノード１２０においては、ｎＭＯＳＦＥＴ１０２のドレインとノード１１６との接続点１２０ａとの間に容量素子１０８が設けられている。
【００２９】
さらに、ノード１１９においては、接続点１１９ａと出力端子１１２との間にノード１１５が接続されていて、ノード１１５他の端部は接地されている。ノード１１５には容量素子１０９が設けられている。接続点１２０ａとバイアス端子１１３との間のノード１２０には、抵抗素子１１０が設けられている。
このようなダブルソースフォロア回路では、ｎＭＯＳＦＥＴ１０２のゲートが入力端子１１１に直接接続され、ｐＭＯＳＦＥＴ１０１のゲート端子は、入力端子１１１に容量素子１０６を介して接続される。ｐＭＯＳＦＥＴ１０１のゲート端子のＤＣレベルは、抵抗素子１０５を介してバイアス端子１２２から供給される適切な電位によりバイアスされている。
【００３０】
ｐＭＯＳＦＥＴ１０１を用いたソースフォロア回路と、ｎＭＯＳＦＥＴ１０２を用いたソースフォロア回路の各出力は、それぞれ容量素子１０７、１０８を介して結合し、ダブルソースフォロア回路の出力端子１１２に接続される。ｎＭＯＳＦＥＴ１０２の出力端子のＤＣレベルは、抵抗素子１１０を介してバイアス端子１１３から供給される適切な電位によってバイアスされている。
【００３１】
・動作
次に、大信号パルスが入力されたときの、図１に示したダブルソースフォロア回路の挙動を説明する。
図２は、図１に示した回路に、大信号パルスを記入した図である。大信号パルスとは、比較的大きな値の電圧信号であり、かつ、パルス波形を有する信号である。図２に示した大信号パルスでは、いずれも横方向の長さが時間を示し、縦方向の長さが電圧の値を示している。このため、傾きが急峻な大信号パルスほど立ち上り、立ち下りの時間が短いことを示している。
【００３２】
図２では、入力端子１１１に、図２（ｂ）に示した立ち上る瞬間の大信号パルスが入力される。入力端子１１１に、図２（ｂ）に示した大信号パルスが入力されると、ｎＭＯＳＦＥＴのゲート、ソース間電圧が上昇する。このとき、ｎＭＯＳＦＥＴ１０２には、瞬間的に電流ＩMNが流れる。
大信号パルスの電圧値が比較的大きいため、ｎＭＯＳＦＥＴ１０２のゲート、ソース間電圧は大きく上昇し、ｎＭＯＳＦＥＴ１０２に流れる電流ＩMNは大電流となる。電流ＩMNと電流ＩBNとの差分電流によって容量素子１０８、容量素子１０９が充電される。
【００３３】
また、図２（ｂ）に示した大信号パルスは、図２（ａ）に示すように、容量素子１０６を介してｐＭＯＳＦＥＴ１０１のゲート端子に入力される。このとき、ｐＭＯＳＦＥＴ１０１のゲート、ソース間電圧は瞬間的に閾値以下になり、ｐＭＯＳＦＥＴ１０１がオフされる。このため、電流源１０３によって流れる電流ＩBPによって容量素子１０７に電荷が蓄積される。容量素子１０７に蓄積された電荷は、容量素子１０９を充電する。
【００３４】
以上の動作により、第１実施形態では、容量素子１０９をＩMN−ＩBN＋ＩBPの電流によって充電し、大信号パルスとして出力される出力電圧ＶOUTを上昇させることができる。大信号パルスは比較的大きい電圧信号であるから、容量素子１０９を充電する電流が大きく、図２（ｃ）に示すように、出力電圧ＶOUT（大信号パルス）は、短時間のうちに立ち上るようになる。
【００３５】
図３は、図１に示した回路に、大信号パルスを記入した図である。図３では、入力端子１１１に、図３（ｅ）に示した立ち下る瞬間の大信号パルスが入力される。図３（ｅ）に示した大信号パルスが入力されると、ｎＭＯＳＦＥＴ１０２のゲート、ソース間電圧が瞬間的に閾値以下になり、ｎＭＯＳＦＥＴ１０２はオフされる。このため、電流ＩBNによって容量素子１０９に蓄積された電荷は、容量素子１０８を介して放電される。
【００３６】
また、大信号パルスは、図３（ｄ）に示すように、容量素子１０６を介してｐＭＯＳＦＥＴ１０１のゲート端子に入力される。このとき、ｐＭＯＳＦＥＴ１０１のゲート、ソース間電圧が上昇し、ｐＭＯＳＦＥＴ１０１には電流ＩMPが瞬間的に流れる。大信号パルスの値が比較的大きいため、ｐＭＯＳＦＥＴ１０１のゲート、ソース間電圧の上昇も大きく、電流ＩMPは大電流になる。
【００３７】
電流ＩMPと電流源１０３のＩBPとの差分の電流は、容量素子１０７を介して容量素子１０９を放電させる。以上の動作により、第１実施形態では、容量素子１０９から電流ＩMP−ＩBP＋ＩBNが放電され、大信号パルスとして出力される出力電圧ＶOUTが下降する。電流ＩMP−ＩBP＋ＩBNの値が大きいため、図３（ｆ）に示すように、出力電圧ＶOUT（大信号パルス）は、短時間のうちに立ち下がるようになる。
【００３８】
以上、説明したように、第１実施形態によれば、容量素子１０９の充電時にはｐＭＯＳＦＥＴ１０１が充電の電流を補って出力信号ＶOUTを、入力信号ＶINの立ち上りに遅れることなく立ち上るようにすることができる。また、容量素子１０９の放電時にはｎＭＯＳＦＥＴ１０２が放電の電流を補って出力信号ＶOUTを、入力信号ＶINの立ち下りに遅れることなく立ち下るようにすることができる。このため、第１実施形態は、立ち上る瞬間、立ち下る瞬間のいずれの大信号パルスが入力された場合においても、出力信号ＶOUTが高速に立ち上り、立ち下がるソースフォロア回路を提供することができる。
また、第１実施形態は、以上説明した構成に限定されるものではなく、例えば、電流源１０３、１０４に代えて、電流が一定になるように動作する抵抗素子を設けるようにしてもよい。
【００３９】
（第２実施形態）
・回路構成
次に、本発明の第２実施形態を説明する。第２実施形態のダブルソースフォロア回路は、第１実施形態で説明したダブルソースフォロア回路を差動回路として構成したものである。
図４は、本発明の第２実施形態のダブルソースフォロア回路を説明するための図である。なお、本明細書の以下に記す第２実施形態ないし第７実施形態では、図１に示した構成と同様の機能を有する構成には図１に示した符号と同様の符号を付し、その説明の一部を略す。
第２実施形態のダブルソースフォロア回路は、ｐＭＯＳＦＥＴ１０１ａ、１０１ｂ、ｎＭＯＳＦＥＴ１０２ａ、１０２ｂ、抵抗素子１０５ａ、１０５ｂ、１１０ａ、１１０ｂ、ＤＣカットの容量素子１０６ａ、１０６ｂ、１０７ａ、１０７ｂ、１０８ａ、１０８ｂ、負荷容量素子である容量素子１０９ａ、１０９ｂ、電流源１０３ａ、１０３ｂ、１０４ａ、１０４ｂを含んでいる。実施形態２では、ｐＭＯＳＦＥＴ１０１及び電流源１０３ａを１つのソースフォロア回路とし、ｐＭＯＳＦＥＴ１０１ｂ及び電流源１０３ｂを１つのソースフォロア回路とし、ｎＭＯＳＦＥＴ１０２ａ及び電流源１０４ａを１つのソースフォロア回路とし、ｎＭＯＳＦＥＴ１０２ｂ及び電流源１０４ｂを１つのソースフォロア回路とする。
【００４０】
また、図４に示した第２実施形態では、以上述べた構成のうち、符号に「ａ」が付く構成は、入力端子１１１ａに入力信号ＶINNが入力されたときに動作する。符号に「ｂ」が付く構成は、入力端子１１１ｂに入力信号ＶINPが入力されたときに動作する。符号に「ａ」が付く構成の動作によって出力端子１１２ａから出力信号ＶONが出力され、符号に「ｂ」が付く構成の動作によって出力端子１１２ｂから出力信号ＶOPが出力される。
【００４１】
入力端子１１１ａは、ｎＭＯＳＦＥＴ１０２ａのゲート端子に接続され、ｐＭＯＳＦＥＴ１０１ａのゲート端子に容量素子１０６ａを介して接続されている。ｐＭＯＳＦＥＴ１０１ａのゲート端子のＤＣレベルは、バイアス端子１２２から抵抗素子１０５ａを介して供給される適切な電圧によってバイアスされている。
入力端子１１１ｂは、ｎＭＯＳＦＥＴ１０２ｂのゲート端子に接続され、また、ｐＭＯＳＦＥＴ１０１ｂのゲート端子に容量素子１０６ｂを介して接続されている。ｐＭＯＳＦＥＴ１０１ｂのゲート端子のＤＣレベルは、バイアス端子１２２から抵抗素子１０５ｂを介して供給される適切な電位によってバイアスされている。
【００４２】
ｎＭＯＳＦＥＴ１０２ａのソース端子と、ｐＭＯＳＦＥＴ１０１ａのソース端子とは、容量素子１０７ａ、１０８ａを介して結合されている。容量素子１０７ａ、１０８ａは、出力端子１１２ａに接続されている。出力端子１１２ａのＤＣレベルは、抵抗素子１１０ａを介してバイアス端子１１３から供給される適切な電位によってバイアスされている。
ｎＭＯＳＦＥＴ１０２ｂのドレイン端子と、ｐＭＯＳＦＥＴ１０１ｂのソース端子は、容量素子１０７ｂ、１０８ｂを介して結合し、出力端子１１２ｂに接続されている。出力端子１１２ｂのＤＣレベルは、バイアス端子から抵抗素子１１０ｂを介して供給される適切な電位によってバイアスされている。
【００４３】
・動作
以上説明した第２実施形態のダブルソースフォロア回路には、極性が反転した差動信号が入力される。図中に「ａ」を付した構成と、「ｂ」を付した構成とは、それぞれが対応する信号によって第１実施形態と同様に動作する。この結果、出力端子１１２ａから出力信号ＶONが、出力端子１１２ｂから出力信号ＶOPが出力される。
（第３実施形態）
次に、本発明の第３実施形態を説明する。
図５は、第３実施形態のダブルソースフォロア回路を説明するための図である。図５に示した第３実施形態のダブルソースフォロア回路は、図１に示した容量素子１０７、１０８に代えて、ＤＣカットの容量素子５０７を備える点で第１実施形態と相違する。また、第３実施形態では、ｎＭＯＳＦＥＴ１０２のドレインに接続されるノード５１０が容量素子５０７を介して出力端子１１２に接続されている。
【００４４】
このような第３実施形態によれば、出力端子１１２のＤＣレベルがｐＭＯＳＦＥＴ１０１を用いたソースフォロア回路の出力で決定する。このため、第３実施形態のダブルソースフォロア回路では、図１に示したバイアス端子１１３が必要なくなる。さらに、第３実施形態では、図１に示した容量素子１０７、１０８に代えて容量素子５０７を設けている。さらに、図１に示した抵抗素子１１０も不要になることから、素子の部品点数を低減し、回路の小型化にも寄与することができる。
【００４５】
（第４実施形態）
次に、本発明の第４実施形態を説明する。
図６は、本発明の第４実施形態のダブルソースフォロア回路を説明するための図である。第４実施形態では、図５に示した第３実施形態のｎＭＯＳＦＥＴ１０２の出力端子をダブルソースフォロア回路の出力端子１１２とする。そして、ｐＭＯＳＦＥＴ１０１の出力端子に接続されるノード６１６は、ＤＣカットの容量素子６０７を介して出力端子１１２に接続するものとした。
【００４６】
このような第４実施形態によれば、出力端子１１２のＤＣレベルがｎＭＯＳＦＥＴ１０２を用いたソースフォロア回路の出力で決定する。このため、第４実施形態のダブルソースフォロア回路では、図１に示したバイアス端子１１３が必要なくなる。さらに、第４実施形態では、図１に示した容量素子１０７、１０８に代えて容量素子６０７を設けている。さらに、図１に示した抵抗素子１１０も不要になることから、素子の部品点数を低減し、回路の小型化にも寄与することができる。
【００４７】
（第５実施形態）
次に、本発明の第５実施形態を説明する。
図７は、本発明の第５実施形態のダブルソースフォロア回路を説明するための図である。第５実施形態では、ｐＭＯＳＦＥＴ１０１の入力端子がダブルソースフォロア回路の入力端子１１１に接続される点で図１に示した構成と相違する。第５実施形態では、ｎＭＯＳＦＥＴ１０２の入力端子が、容量素子１０６を介して入力端子１１１に接続されている。
【００４８】
（第６実施形態）
次に、本発明の第６実施形態を説明する。
図８は、本発明の第６実施形態のダブルソースフォロア回路を説明するための図である。第６実施形態では、ｐＭＯＳＦＥＴ１０１の入力端子がダブルソースフォロア回路の入力端子１１１に直接接続される点で図５に示した構成と相違する。第６実施形態では、ｎＭＯＳＦＥＴ１０２の入力端子が、容量素子１０６を介して入力端子１１１に接続されている。
【００４９】
（第７実施形態）
次に、本発明の第７実施形態を説明する。
図９は、本発明の第７実施形態のダブルソースフォロア回路を説明するための図である。第７実施形態は、ｐＭＯＳＦＥＴ１０２の出力端子が、ダブルソースフォロア回路の出力端子１１２に直接接続される点で図６に示した構成と相違する。第７実施形態では、ｐＭＯＳＦＥＴ１０１の出力端子が、容量素子６０７を介して出力端子１１２に接続されている。
【００５０】
以上説明した本発明の実施形態１ないし７によれば、そのピーク値が比較的大きいパルス電圧が入力された場合、パルスの立ち上り、立ち下りのいずれにおいても出力電圧が高速に立ち上るソースフォロア回路を提供することができる。このため、実施形態１ないし７によれば、高速に動作するソースフォロア回路を提供することができる。
また、本発明は、このような構成を、ソースフォロア回路を２つ備えるダブルソースフォロアによって実現することができる。このため、ソースフォロア回路のＭＯＳトランジスタに大電流を供給する必要がなく、電力消費量を抑えることができる。
【００５１】
なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項１により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【産業上の利用可能性】
【００５２】
本発明のダブルソースフォロア回路は、高い周波数で動作することが可能であるから、高周波で使用される無線機等に好適である。
【符号の説明】
【００５３】
１０６〜１０８ 容量素子
１０３，１０４，１０３ａ，１０４ａ 電流源
１０５，１１０，１０５ａ，１０５ｂ，１１０ａ，１１０ｂ 抵抗素子
１０６，１０７，１０８，１０９，１０６ａ，１０６ｂ，１０７ａ，１０７ｂ１０８ａ，１０８ｂ，５０７，６０７ 容量素子
１１１，１１１ａ，１１１ｂ 入力端子
１１２，１１２ａ，１１２ｂ 出力端子
１１３，１２２ バイアス端子
１１６，１１７，１１８，１１９，１２０，１２１，５１０，６１６ ノード
１１９ａ，１２０ａ 接続点
【技術分野】
【０００１】
本発明は、ドレインが接地されたＭＯＳトランジスタを２つ含むソースフォロア回路に関する。
【背景技術】
【０００２】
ソースフォロア回路は、ドレイン端子を固定電位にバイアスし、ゲートに信号を入力し、ソース端子から出力信号を得る増幅回路である。ソースフォロア回路は、その利得が略１程度であるが、出力抵抗が小さいため、出力バッファとして用いられている。このようなソースフォロア回路の従来技術としては、例えば、非特許文献１に記載されている。
図１０は、上記した従来技術を説明するための図であって、Ｎ型のＭＯＳＦＥＴ（以下、ｎＭＯＳＦＥＴと記す）を使ったソースフォロア回路を示している。図１０に示したソースフォロア回路は、ゲート端子が入力端子ＶINに接続されるトランジスタＭNと、トランジスタＭNのソース端子に接続される電流源１０２１と、負荷容量素子である容量素子１０２２と、を含んでいる。電流源１０２１によって電流ＩBNが流れ、容量素子１０２２の容量値はＣLである。ソースフォロア回路の出力端子ＶOUTは、電流源１０２１、容量素子１０２２に接続されている。
【０００３】
図１１は、図１０に示したソースフォロア回路の動作を説明するための図である。図１１では、図１０に示した回路に、入力端子ＶINに入力される信号と、出力端子ＶOUTから出力される信号とを書き込んだ図である。入力端子ＶINに入力される信号、出力端子ＶOUTから出力される信号は、いずれも立ち上り、立ち下りを有するように変化するパルス状の電圧信号である。本明細書で着目するのは、この電圧信号のうち、立ち上りのピークの値が比較的大きい電圧値を持つ信号であり、このような信号を、以降、「大信号パルス」と記す。
【０００４】
図１１中に示した大信号パルスＳIN1、ＳOUT1は、横方向が時間を示し、縦方向が電圧値を示している。このため、大信号パルスＳIN1、ＳOUT1のいずれにおいても、立ち上り、あるいは立ち下り時間は大信号パルスが変化する間の傾きによって表される。傾きが急峻であるほど、大信号パルスの立ち上り時間、または立ち下り時間が短いことを示す。
図１１に示したように、入力端子ＶINには、立ち上る瞬間の大信号パルスＳIN1が入力された場合、トランジスタＭNのゲート、ソース間電圧が大きく上昇する。このとき、トランジスタＭNには瞬間的に大電流ＩMNが流れ、大電流ＩMNと、電流ＩBNとの差分の電流によって容量素子１０２２が充電される。
【０００５】
容量素子１０２２が充電されることにより、出力端子ＶOUTの電位が上昇する。このとき、容量素子１０２２を充電する電流（ＩMN−ＩBN）は大きく、出力端子ＶOUTから出力される大信号パルスＳOUT1の立ち上り時間は短いものとなる。
図１２は、立ち下る瞬間の大信号パルスＳIN2が入力された場合の、図１０に示したソースフォロア回路の動作を説明するための図である。なお、図１２中に示した大信号パルスＳIN2、ＳOUT2も、ＳIN1、ＳOUT1と同様に、横方向が時間を示し、縦方向が電圧値を示している。
【０００６】
ソースフォロア回路に立ち下る瞬間の大信号パルスＳIN2が入力された場合、瞬間的に、トランジスタＭNのゲート、ソース間電圧がしきい値以下になり、トランジスタＭNがオフされる。このため、電流ＩBNによって容量素子１０２２放電されることにより、出力端子ＶOUTの電位が下降する。このとき、容量素子１０２２を放電する電流は定電流であるから、出力端子ＶOUTから出力される大信号パルスＳOUT2の立ち下り時間は、ＳIN2の立ち下り時間に比べて長いものとなる。
【０００７】
図１３は、Ｐ型のＭＯＳＦＥＴ（以下、ｐＭＯＳＦＥＴと記す）を用いた従来技術のソースフォロア回路を示した図である。図１３に示したソースフォロア回路は、ゲート端子が入力端子ＶINに接続されるトランジスタＭPと、トランジスタＭPのソース端子に接続される電流源１０２１と、容量素子１０２２と、を含んでいる。電流源１０２１によって電流ＩBPが流れ、容量素子１０２２の容量値はＣLである。ソースフォロア回路の出力端子ＶOUTは、電流源１０２１、容量素子１０２２に接続されている。
【０００８】
図１４は、立ち上がる瞬間の大信号パルスＳIN3が入力された場合の、図１３に示したソースフォロア回路の動作を説明するための図である。なお、図１２中に示した大信号パルスＳIN3、ＳOUT3も、横方向が時間を示し、縦方向が電圧値を示している。
ソースフォロア回路に大信号パルスＳIN3が入力された場合、瞬間的に、トランジスタＭPのゲート、ソース間電圧がしきい値以下になり、トランジスタＭPがオフされる。このため、電流ＩBPによって容量素子１０２２が充電されることにより、出力端子ＶOUTの電位が上昇する。このとき、容量素子１０２２を放電する電流は定電流であるから、出力端子ＶOUTから出力される大電流パルスＳOUT3の立ち上り時間は、ＳIN3の立ち上り時間に比べて長いものとなる。
【０００９】
図１５は、立ち下がる瞬間の大信号パルスＳIN4が入力された場合の、図１３に示したソースフォロア回路の動作を説明するための図である。なお、図１５中に示した大信号パルスＳIN4、ＳOUT4も、横方向が時間を示し、縦方向が電圧値を示している。
図１５に示したように、入力端子ＶINに立ち下る瞬間の大信号パルスＳIN4が入力された場合、トランジスタＭPのゲート、ソース間電圧が大きく上昇する。このとき、トランジスタＭPには瞬間的に大電流ＩMPが流れ、大電流ＩMPと、電流ＩBPとの差分の電流によって容量素子１０２２が放電される。
【００１０】
容量素子１０２２が放電されることにより、出力端子ＶOUTの電位が下降する。このとき、容量素子１０２２が放電する電流（ＩMP−ＩBP）は大きく、出力端子ＶOUTから出力される大信号パル氏Ｓ4の立ち下り時間は短いものとなる。
以上説明したように、ｎＭＯＳＦＥＴを用いたソースフォロア回路に大信号パルスが入力された場合の出力信号では、立ち上り時間に比べて立ち下り時間が長くなる。また、ｐＭＯＳＦＥＴを用いたソースフォロア回路に大信号が入力された場合の出力信号では、立ち下り時間に比べて立ち上り時間が長くなる。つまり、従来のソースフォロア回路では、大きな信号に対して応答する信号の、立ち上り、または立ち下りの一方が遅くなっている。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】アナログCMOS集積回路の設計 基礎編 平成19年12月15日第9刷発行 218頁〜225頁 監訳者黒田忠広 発行者小城武彦 発行所丸善株式会社
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、ソースフォロア回路では、出力されるパルス信号の立ち上り、あるいは立ち下りの時間が短いほど高速に動作することができる。このため、ソースフォロア回路には、出力信号の立ち上り、立ち下りの両方を、より高速化することが求められている。
出力信号の立ち上り、立ち下りの両方を早くするには、図１０〜１５に示した電流源１０２１を流れる電流ＩBPをより大きな電流にすることが考えられる。しかし、電流源に大電流を流すことは、ソースフォロア回路の消費電力を大きくすることになるため、望ましくない。
【００１３】
本発明は、上記した点に鑑みてなされたものであり、電流源によって流れる電流量を増大させることなく、出力信号の立ち上り、立ち下りを高速化することができるダブルソースフォロア回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一態様のダブルソースフォロア回路は、第１ＭＯＳトランジスタ（例えば図１に示したｎＭＯＳＦＥＴ１０２）を含む第１ソースフォロア回路と、前記第１ＭＯＳトランジスタとは極性が異なる第２ＭＯＳトランジスタ（例えば図１に示したｐＭＯＳＦＥＴ１０１）を含む第２ソースフォロア回路と、前記第１ソースフォロア回路、前記第２ソースフォロア回路に入力信号を入力する、前記第１ソースフォロア回路、前記第２ソースフォロア回路に共通の共通入力端子（例えば図１に示した入力端子１１１）と、前記第１ソースフォロア回路、前記第２ソースフォロア回路から出力信号を出力する、前記第１ソースフォロア回路、前記第２ソースフォロア回路に共通の共通出力端子（例えば図１に示した出力端子１１２）と、を含むことを特徴とする。
【００１５】
本発明の一態様のダブルソースフォロア回路は、前記共通入力端子が、前記第１ソースフォロア回路の入力端子に直接接続され、前記第２ソースフォロア回路の入力端子に容量素子（例えば図１に示した容量素子１２１）を介して接続されることが望ましい。
本発明の一態様のダブルソースフォロア回路は、前記第２ソースフォロア回路の入力端子（例えば図１に示したバイアス端子１２２）が、所望の電位にバイアスされることが望ましい。
【００１６】
本発明の一態様のダブルソースフォロア回路は、前記共通出力端子が、前記第１ソースフォロア回路の出力端子または前記第２ソースフォロア回路の出力端子の一方に直接接続され、前記共通出力端子が直接接続されていない、他方の前記出力端子に容量素子（例えば図５に示した容量素子５０７、例えば図６に示した容量素子６０７）を介して接続されることが望ましい。
【００１７】
本発明の一態様のダブルソースフォロア回路は、前記共通出力端子が、前記第１ソースフォロア回路の出力端子（例えば図５に示したｎＭＯＳＦＥＴ１０２のドレイン（端子））及び前記第２ソースフォロア回路の出力端子（例えば図５に示したｐＭＯＳＦＥＴのドレイン（端子））と、それぞれ容量素子（例えば図１に示した容量素子１０７、１０８）を介して接続されることが望ましい。
【００１８】
本発明の一態様のダブルソースフォロア回路は、前記第１ソースフォロア回路の出力端子（例えば図１に示したｎＭＯＳＦＥＴ１０２のドレイン（端子））または前記第２ソースフォロア回路の出力端子（例えば図１に示したｐＭＯＳＦＥＴ１０１のドレイン（端子））が、所望の電位にバイアスされている（例えば図１に示したバイアス端子１１３）ことが望ましい。
【００１９】
本発明の一態様のダブルソースフォロア回路は、前記第１ＭＯＳトランジスタと同じ極性の第３ＭＯＳトランジスタ（例えば図４に示したｎＭＯＳＦＥＴ１０２ｂ）を含む第３ソースフォロア回路と、前記第２ＭＯＳトランジスタと同じ極性の第４ＭＯＳトランジスタ（例えば図４に示したｐＭＯＳＦＥＴ１０１ｂ）を含む第４ソースフォロア回路と、前記第３ソースフォロア回路、前記第４ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第３ソースフォロア回路、前記第４ソースフォロア回路に共通の共通逆極性入力端子（例えば図４に示した入力端子１１１ｂ）と、前記第３ソースフォロア回路、前記第４ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第３ソースフォロア回路、前記第４ソースフォロア回路に共通の共通逆極性出力端子（例えば図４に示した出力端子１１２ｂ）と、をさらに含むことが望ましい。
【発明の効果】
【００２０】
本発明によれば、出力信号の立ち上り、立ち下りのいずれにあっても、第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタの一方が立ち上り、立ち下りのための電流を補うことができる。このため、立ち上る瞬間、立ち下る瞬間のいずれの大信号パルスが入力された場合においても、出力信号が入力信号に遅れることなく高速に立ち上り、立ち下がるダブルソースフォロア回路を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態のダブルソースフォロア回路を説明するための図である。
【図２】図１に示した回路に、立ち上る瞬間の大信号パルスを記入した図である。
【図３】図１に示した回路に、立ち下る瞬間の大信号パルスを記入した図である。
【図４】本発明の第２実施形態のダブルソースフォロア回路を説明するための図である。
【図５】本発明の第３実施形態のダブルソースフォロア回路を説明するための図である。
【図６】本発明の第４実施形態のダブルソースフォロア回路を説明するための図である。
【図７】本発明の第５実施形態のダブルソースフォロア回路を説明するための図である。
【図８】本発明の第６実施形態のダブルソースフォロア回路を説明するための図である。
【図９】本発明の第７実施形態のダブルソースフォロア回路を説明するための図である。
【図１０】Ｎ型のＭＯＳＦＥＴを用いた従来のソースフォロア回路を説明するための図である。
【図１１】図１０に示したソースフォロア回路に立ち上る瞬間の大信号パルスが入力された場合の動作を説明するための図である。
【図１２】図１０に示したソースフォロア回路に立ち下る瞬間の大信号パルスが入力された場合の動作を説明するための図である。
【図１３】Ｐ型のＭＯＳＦＥＴを用いた従来のソースフォロア回路を説明するための図である。
【図１４】１３に示したソースフォロア回路に立ち上る瞬間の大信号パルスが入力された場合の動作を説明するための図である。
【図１５】１３に示したソースフォロア回路に立ち下る瞬間の大信号パルスが入力された場合の動作を説明するための図である。
【発明を実施するための形態】
【００２２】
以下、本発明の第１実施形態〜第７実施形態について説明する。なお、本発明のソースフォロア回路は、ｐＭＯＳＦＥＴを含むソースフォロア回路とｎＭＯＳＦＥＴを含むソースフォロア回路とによって構成されている。このため、第１実施形態〜第７実施形態のソースフォロア回路を、本明細書では、ダブルソースフォロア回路と記す。
【００２３】
（第１実施形態）
・回路構成
図１は、本発明の第１実施形態のダブルソースフォロア回路を説明するための図である。第１実施形態のダブルソースフォロア回路は、ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２、抵抗素子１０５、１１０、ＤＣカットの容量素子１０６、１０７、１０８、負荷容量素子である容量素子１０９、電流源１０３、１０４を含んでいる。
【００２４】
図１に示したダブルソースフォロア回路は、ｐＭＯＳＦＥＴ１０１を含むソースフォロア回路と、ｎＭＯＳＦＥＴ１０２を含むソースフォロア回路の２つのソースフォロア回路を備えている。ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２のいずれにあっても、ゲート（ゲートに接続されるゲート端子）がソースフォロア回路の入力端子となっている。また、ｐＭＯＳＦＥＴ１０１を含むソースフォロア回路の出力端子をｐＭＯＳＦＥＴ１０１のソース（ソースに接続されるソース端子）とし、ｎＭＯＳＦＥＴ１０２を含むソースフォロア回路の出力端子をｎＭＯＳＦＥＴ１０２のドレイン（ドレインに接続されるドレイン端子）とする。
また、本明細書の第１実施形態、第３実施形態ないし第７実施形態では、ｐＭＯＳＦＥＴ１０１及び電流源１０３を１つのソースフォロア回路とし、ｎＭＯＳＦＥＴ１０２及び電流源１０４を１つのソースフォロア回路とする。それぞれＭＯＳＦＥＴの入力端子、出力端子を対応するソースフォロア回路の入力端子、出力端子とする。
【００２５】
ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２は、いずれもグランド端子ＶSS、電源端子ＶDDとの間に設けられている。ｐＭＯＳＦＥＴ１０１のソースと電源端子ＶDDとの間のノード１１７には、電流源１０３が設けられている。ｎＭＯＳＦＥＴ１０２のソースと電源端子ＶDDとの間のノード１１８には、電流源１０４が設けられている。ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２のドレインはグランド端子ＶSSに接地されていて、ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２はいずれもソースフォロア回路を構成する。電流源１０３を流れる電流をＩBP、電流源１０４を流れる電流をＩBNと記す。
【００２６】
ｐＭＯＳＦＥＴ１０１のゲート端子には抵抗素子１０５の一端が接続されている。抵抗素子１０５の他端はバイアス端子１２２に接続されている。ｎＭＯＳＦＥＴ１０２のゲート端子は入力端子１１１に接続されている。入力端子１１１には、入力電圧ＶINが入力されている。ｐＭＯＳＦＥＴ１０１のゲートとｎＭＯＳＦＥＴ１０２のゲート端子とは、ノード１２１によって接続されている。ノード１２１には容量素子１０６が設けられている。入力端子１１１は、ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２に共通の入力端子である。
【００２７】
ノード１１７にはノード１１９の一端が接続されていて、ノード１１９の他端は、ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２に共通の出力端子１１２に接続されている。出力端子１１２から出力される出力電圧の値を、ＶOUTと記す。
ノード１１８には、ノード１２０の一端が接続されていて、ノード１２０の他端はバイアス端子１１３に接続されている。出力端子１１２は、ｐＭＯＳＦＥＴ１０１、ｎＭＯＳＦＥＴ１０２に共通の出力端子である。
【００２８】
ノード１１９、１２０にはノード１１６が接続されていて、ノード１１９、１２０はノード１１６によって互いに接続されている。ノード１１９において、ｐＭＯＳＦＥＴ１０１のソースと、ノード１１６との接続点１１９ａとの間に容量素子１０７が設けられている。容量素子１０７のキャパシタンスはＣ2である。また、ノード１２０においては、ｎＭＯＳＦＥＴ１０２のドレインとノード１１６との接続点１２０ａとの間に容量素子１０８が設けられている。
【００２９】
さらに、ノード１１９においては、接続点１１９ａと出力端子１１２との間にノード１１５が接続されていて、ノード１１５他の端部は接地されている。ノード１１５には容量素子１０９が設けられている。接続点１２０ａとバイアス端子１１３との間のノード１２０には、抵抗素子１１０が設けられている。
このようなダブルソースフォロア回路では、ｎＭＯＳＦＥＴ１０２のゲートが入力端子１１１に直接接続され、ｐＭＯＳＦＥＴ１０１のゲート端子は、入力端子１１１に容量素子１０６を介して接続される。ｐＭＯＳＦＥＴ１０１のゲート端子のＤＣレベルは、抵抗素子１０５を介してバイアス端子１２２から供給される適切な電位によりバイアスされている。
【００３０】
ｐＭＯＳＦＥＴ１０１を用いたソースフォロア回路と、ｎＭＯＳＦＥＴ１０２を用いたソースフォロア回路の各出力は、それぞれ容量素子１０７、１０８を介して結合し、ダブルソースフォロア回路の出力端子１１２に接続される。ｎＭＯＳＦＥＴ１０２の出力端子のＤＣレベルは、抵抗素子１１０を介してバイアス端子１１３から供給される適切な電位によってバイアスされている。
【００３１】
・動作
次に、大信号パルスが入力されたときの、図１に示したダブルソースフォロア回路の挙動を説明する。
図２は、図１に示した回路に、大信号パルスを記入した図である。大信号パルスとは、比較的大きな値の電圧信号であり、かつ、パルス波形を有する信号である。図２に示した大信号パルスでは、いずれも横方向の長さが時間を示し、縦方向の長さが電圧の値を示している。このため、傾きが急峻な大信号パルスほど立ち上り、立ち下りの時間が短いことを示している。
【００３２】
図２では、入力端子１１１に、図２（ｂ）に示した立ち上る瞬間の大信号パルスが入力される。入力端子１１１に、図２（ｂ）に示した大信号パルスが入力されると、ｎＭＯＳＦＥＴのゲート、ソース間電圧が上昇する。このとき、ｎＭＯＳＦＥＴ１０２には、瞬間的に電流ＩMNが流れる。
大信号パルスの電圧値が比較的大きいため、ｎＭＯＳＦＥＴ１０２のゲート、ソース間電圧は大きく上昇し、ｎＭＯＳＦＥＴ１０２に流れる電流ＩMNは大電流となる。電流ＩMNと電流ＩBNとの差分電流によって容量素子１０８、容量素子１０９が充電される。
【００３３】
また、図２（ｂ）に示した大信号パルスは、図２（ａ）に示すように、容量素子１０６を介してｐＭＯＳＦＥＴ１０１のゲート端子に入力される。このとき、ｐＭＯＳＦＥＴ１０１のゲート、ソース間電圧は瞬間的に閾値以下になり、ｐＭＯＳＦＥＴ１０１がオフされる。このため、電流源１０３によって流れる電流ＩBPによって容量素子１０７に電荷が蓄積される。容量素子１０７に蓄積された電荷は、容量素子１０９を充電する。
【００３４】
以上の動作により、第１実施形態では、容量素子１０９をＩMN−ＩBN＋ＩBPの電流によって充電し、大信号パルスとして出力される出力電圧ＶOUTを上昇させることができる。大信号パルスは比較的大きい電圧信号であるから、容量素子１０９を充電する電流が大きく、図２（ｃ）に示すように、出力電圧ＶOUT（大信号パルス）は、短時間のうちに立ち上るようになる。
【００３５】
図３は、図１に示した回路に、大信号パルスを記入した図である。図３では、入力端子１１１に、図３（ｅ）に示した立ち下る瞬間の大信号パルスが入力される。図３（ｅ）に示した大信号パルスが入力されると、ｎＭＯＳＦＥＴ１０２のゲート、ソース間電圧が瞬間的に閾値以下になり、ｎＭＯＳＦＥＴ１０２はオフされる。このため、電流ＩBNによって容量素子１０９に蓄積された電荷は、容量素子１０８を介して放電される。
【００３６】
また、大信号パルスは、図３（ｄ）に示すように、容量素子１０６を介してｐＭＯＳＦＥＴ１０１のゲート端子に入力される。このとき、ｐＭＯＳＦＥＴ１０１のゲート、ソース間電圧が上昇し、ｐＭＯＳＦＥＴ１０１には電流ＩMPが瞬間的に流れる。大信号パルスの値が比較的大きいため、ｐＭＯＳＦＥＴ１０１のゲート、ソース間電圧の上昇も大きく、電流ＩMPは大電流になる。
【００３７】
電流ＩMPと電流源１０３のＩBPとの差分の電流は、容量素子１０７を介して容量素子１０９を放電させる。以上の動作により、第１実施形態では、容量素子１０９から電流ＩMP−ＩBP＋ＩBNが放電され、大信号パルスとして出力される出力電圧ＶOUTが下降する。電流ＩMP−ＩBP＋ＩBNの値が大きいため、図３（ｆ）に示すように、出力電圧ＶOUT（大信号パルス）は、短時間のうちに立ち下がるようになる。
【００３８】
以上、説明したように、第１実施形態によれば、容量素子１０９の充電時にはｐＭＯＳＦＥＴ１０１が充電の電流を補って出力信号ＶOUTを、入力信号ＶINの立ち上りに遅れることなく立ち上るようにすることができる。また、容量素子１０９の放電時にはｎＭＯＳＦＥＴ１０２が放電の電流を補って出力信号ＶOUTを、入力信号ＶINの立ち下りに遅れることなく立ち下るようにすることができる。このため、第１実施形態は、立ち上る瞬間、立ち下る瞬間のいずれの大信号パルスが入力された場合においても、出力信号ＶOUTが高速に立ち上り、立ち下がるソースフォロア回路を提供することができる。
また、第１実施形態は、以上説明した構成に限定されるものではなく、例えば、電流源１０３、１０４に代えて、電流が一定になるように動作する抵抗素子を設けるようにしてもよい。
【００３９】
（第２実施形態）
・回路構成
次に、本発明の第２実施形態を説明する。第２実施形態のダブルソースフォロア回路は、第１実施形態で説明したダブルソースフォロア回路を差動回路として構成したものである。
図４は、本発明の第２実施形態のダブルソースフォロア回路を説明するための図である。なお、本明細書の以下に記す第２実施形態ないし第７実施形態では、図１に示した構成と同様の機能を有する構成には図１に示した符号と同様の符号を付し、その説明の一部を略す。
第２実施形態のダブルソースフォロア回路は、ｐＭＯＳＦＥＴ１０１ａ、１０１ｂ、ｎＭＯＳＦＥＴ１０２ａ、１０２ｂ、抵抗素子１０５ａ、１０５ｂ、１１０ａ、１１０ｂ、ＤＣカットの容量素子１０６ａ、１０６ｂ、１０７ａ、１０７ｂ、１０８ａ、１０８ｂ、負荷容量素子である容量素子１０９ａ、１０９ｂ、電流源１０３ａ、１０３ｂ、１０４ａ、１０４ｂを含んでいる。実施形態２では、ｐＭＯＳＦＥＴ１０１及び電流源１０３ａを１つのソースフォロア回路とし、ｐＭＯＳＦＥＴ１０１ｂ及び電流源１０３ｂを１つのソースフォロア回路とし、ｎＭＯＳＦＥＴ１０２ａ及び電流源１０４ａを１つのソースフォロア回路とし、ｎＭＯＳＦＥＴ１０２ｂ及び電流源１０４ｂを１つのソースフォロア回路とする。
【００４０】
また、図４に示した第２実施形態では、以上述べた構成のうち、符号に「ａ」が付く構成は、入力端子１１１ａに入力信号ＶINNが入力されたときに動作する。符号に「ｂ」が付く構成は、入力端子１１１ｂに入力信号ＶINPが入力されたときに動作する。符号に「ａ」が付く構成の動作によって出力端子１１２ａから出力信号ＶONが出力され、符号に「ｂ」が付く構成の動作によって出力端子１１２ｂから出力信号ＶOPが出力される。
【００４１】
入力端子１１１ａは、ｎＭＯＳＦＥＴ１０２ａのゲート端子に接続され、ｐＭＯＳＦＥＴ１０１ａのゲート端子に容量素子１０６ａを介して接続されている。ｐＭＯＳＦＥＴ１０１ａのゲート端子のＤＣレベルは、バイアス端子１２２から抵抗素子１０５ａを介して供給される適切な電圧によってバイアスされている。
入力端子１１１ｂは、ｎＭＯＳＦＥＴ１０２ｂのゲート端子に接続され、また、ｐＭＯＳＦＥＴ１０１ｂのゲート端子に容量素子１０６ｂを介して接続されている。ｐＭＯＳＦＥＴ１０１ｂのゲート端子のＤＣレベルは、バイアス端子１２２から抵抗素子１０５ｂを介して供給される適切な電位によってバイアスされている。
【００４２】
ｎＭＯＳＦＥＴ１０２ａのソース端子と、ｐＭＯＳＦＥＴ１０１ａのソース端子とは、容量素子１０７ａ、１０８ａを介して結合されている。容量素子１０７ａ、１０８ａは、出力端子１１２ａに接続されている。出力端子１１２ａのＤＣレベルは、抵抗素子１１０ａを介してバイアス端子１１３から供給される適切な電位によってバイアスされている。
ｎＭＯＳＦＥＴ１０２ｂのドレイン端子と、ｐＭＯＳＦＥＴ１０１ｂのソース端子は、容量素子１０７ｂ、１０８ｂを介して結合し、出力端子１１２ｂに接続されている。出力端子１１２ｂのＤＣレベルは、バイアス端子から抵抗素子１１０ｂを介して供給される適切な電位によってバイアスされている。
【００４３】
・動作
以上説明した第２実施形態のダブルソースフォロア回路には、極性が反転した差動信号が入力される。図中に「ａ」を付した構成と、「ｂ」を付した構成とは、それぞれが対応する信号によって第１実施形態と同様に動作する。この結果、出力端子１１２ａから出力信号ＶONが、出力端子１１２ｂから出力信号ＶOPが出力される。
（第３実施形態）
次に、本発明の第３実施形態を説明する。
図５は、第３実施形態のダブルソースフォロア回路を説明するための図である。図５に示した第３実施形態のダブルソースフォロア回路は、図１に示した容量素子１０７、１０８に代えて、ＤＣカットの容量素子５０７を備える点で第１実施形態と相違する。また、第３実施形態では、ｎＭＯＳＦＥＴ１０２のドレインに接続されるノード５１０が容量素子５０７を介して出力端子１１２に接続されている。
【００４４】
このような第３実施形態によれば、出力端子１１２のＤＣレベルがｐＭＯＳＦＥＴ１０１を用いたソースフォロア回路の出力で決定する。このため、第３実施形態のダブルソースフォロア回路では、図１に示したバイアス端子１１３が必要なくなる。さらに、第３実施形態では、図１に示した容量素子１０７、１０８に代えて容量素子５０７を設けている。さらに、図１に示した抵抗素子１１０も不要になることから、素子の部品点数を低減し、回路の小型化にも寄与することができる。
【００４５】
（第４実施形態）
次に、本発明の第４実施形態を説明する。
図６は、本発明の第４実施形態のダブルソースフォロア回路を説明するための図である。第４実施形態では、図５に示した第３実施形態のｎＭＯＳＦＥＴ１０２の出力端子をダブルソースフォロア回路の出力端子１１２とする。そして、ｐＭＯＳＦＥＴ１０１の出力端子に接続されるノード６１６は、ＤＣカットの容量素子６０７を介して出力端子１１２に接続するものとした。
【００４６】
このような第４実施形態によれば、出力端子１１２のＤＣレベルがｎＭＯＳＦＥＴ１０２を用いたソースフォロア回路の出力で決定する。このため、第４実施形態のダブルソースフォロア回路では、図１に示したバイアス端子１１３が必要なくなる。さらに、第４実施形態では、図１に示した容量素子１０７、１０８に代えて容量素子６０７を設けている。さらに、図１に示した抵抗素子１１０も不要になることから、素子の部品点数を低減し、回路の小型化にも寄与することができる。
【００４７】
（第５実施形態）
次に、本発明の第５実施形態を説明する。
図７は、本発明の第５実施形態のダブルソースフォロア回路を説明するための図である。第５実施形態では、ｐＭＯＳＦＥＴ１０１の入力端子がダブルソースフォロア回路の入力端子１１１に接続される点で図１に示した構成と相違する。第５実施形態では、ｎＭＯＳＦＥＴ１０２の入力端子が、容量素子１０６を介して入力端子１１１に接続されている。
【００４８】
（第６実施形態）
次に、本発明の第６実施形態を説明する。
図８は、本発明の第６実施形態のダブルソースフォロア回路を説明するための図である。第６実施形態では、ｐＭＯＳＦＥＴ１０１の入力端子がダブルソースフォロア回路の入力端子１１１に直接接続される点で図５に示した構成と相違する。第６実施形態では、ｎＭＯＳＦＥＴ１０２の入力端子が、容量素子１０６を介して入力端子１１１に接続されている。
【００４９】
（第７実施形態）
次に、本発明の第７実施形態を説明する。
図９は、本発明の第７実施形態のダブルソースフォロア回路を説明するための図である。第７実施形態は、ｐＭＯＳＦＥＴ１０２の出力端子が、ダブルソースフォロア回路の出力端子１１２に直接接続される点で図６に示した構成と相違する。第７実施形態では、ｐＭＯＳＦＥＴ１０１の出力端子が、容量素子６０７を介して出力端子１１２に接続されている。
【００５０】
以上説明した本発明の実施形態１ないし７によれば、そのピーク値が比較的大きいパルス電圧が入力された場合、パルスの立ち上り、立ち下りのいずれにおいても出力電圧が高速に立ち上るソースフォロア回路を提供することができる。このため、実施形態１ないし７によれば、高速に動作するソースフォロア回路を提供することができる。
また、本発明は、このような構成を、ソースフォロア回路を２つ備えるダブルソースフォロアによって実現することができる。このため、ソースフォロア回路のＭＯＳトランジスタに大電流を供給する必要がなく、電力消費量を抑えることができる。
【００５１】
なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項１により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【産業上の利用可能性】
【００５２】
本発明のダブルソースフォロア回路は、高い周波数で動作することが可能であるから、高周波で使用される無線機等に好適である。
【符号の説明】
【００５３】
１０６〜１０８ 容量素子
１０３，１０４，１０３ａ，１０４ａ 電流源
１０５，１１０，１０５ａ，１０５ｂ，１１０ａ，１１０ｂ 抵抗素子
１０６，１０７，１０８，１０９，１０６ａ，１０６ｂ，１０７ａ，１０７ｂ１０８ａ，１０８ｂ，５０７，６０７ 容量素子
１１１，１１１ａ，１１１ｂ 入力端子
１１２，１１２ａ，１１２ｂ 出力端子
１１３，１２２ バイアス端子
１１６，１１７，１１８，１１９，１２０，１２１，５１０，６１６ ノード
１１９ａ，１２０ａ 接続点
【特許請求の範囲】
【請求項１】
第１ＭＯＳトランジスタを含む第１ソースフォロア回路と、
前記第１ＭＯＳトランジスタとは極性が異なる第２ＭＯＳトランジスタを含む第２ソースフォロア回路と、
前記第１ソースフォロア回路、前記第２ソースフォロア回路に入力信号を入力する、前記第１ソースフォロア回路、前記第２ソースフォロア回路に共通の共通入力端子と、
前記第１ソースフォロア回路、前記第２ソースフォロア回路から出力信号を出力する、前記第１ソースフォロア回路、前記第２ソースフォロア回路に共通の共通出力端子と、
を含むことを特徴とするダブルソースフォロア回路。
【請求項２】
前記共通入力端子は、前記第１ソースフォロア回路の入力端子に直接接続され、前記第２ソースフォロア回路の入力端子に容量素子を介して接続されることを特徴とする請求項１に記載のダブルソースフォロア回路。
【請求項３】
前記第２ソースフォロア回路の入力端子は、所望の電位にバイアスされることを特徴とする請求項１または２に記載のダブルソースフォロア回路。
【請求項４】
前記共通出力端子は、前記第１ソースフォロア回路の出力端子または前記第２ソースフォロア回路の出力端子の一方に直接接続され、前記共通出力端子が直接接続されていない、他方の前記出力端子に容量素子を介して接続されることを特徴とする請求項１から３のいずれか１項に記載のダブルソースフォロア回路。
【請求項５】
前記共通出力端子は、前記第１ソースフォロア回路の出力端子及び前記第２ソースフォロア回路の出力端子と、それぞれ容量素子を介して接続されることを特徴とする請求項１から３のいずれか１項に記載のダブルソースフォロア回路。
【請求項６】
前記第１ソースフォロア回路の出力端子または前記第２ソースフォロア回路の出力端子が、所望の電位にバイアスされていることを特徴とする請求項５に記載のダブルソースフォロア回路。
【請求項７】
前記第１ＭＯＳトランジスタと同じ極性の第３ＭＯＳトランジスタを含む第３ソースフォロア回路と、
前記第２ＭＯＳトランジスタと同じ極性の第４ＭＯＳトランジスタを含む第４ソースフォロア回路と、
前記第３ソースフォロア回路、前記第４ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第３ソースフォロア回路、前記第４ソースフォロア回路に共通の共通逆極性入力端子と、
前記第３ソースフォロア回路、前記第４ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第３ソースフォロア回路、前記第４ソースフォロア回路に共通の共通逆極性出力端子と、
をさらに含むことを特徴とする請求項１から６のいずれか１項に記載のダブルソースフォロア回路。
【請求項１】
第１ＭＯＳトランジスタを含む第１ソースフォロア回路と、
前記第１ＭＯＳトランジスタとは極性が異なる第２ＭＯＳトランジスタを含む第２ソースフォロア回路と、
前記第１ソースフォロア回路、前記第２ソースフォロア回路に入力信号を入力する、前記第１ソースフォロア回路、前記第２ソースフォロア回路に共通の共通入力端子と、
前記第１ソースフォロア回路、前記第２ソースフォロア回路から出力信号を出力する、前記第１ソースフォロア回路、前記第２ソースフォロア回路に共通の共通出力端子と、
を含むことを特徴とするダブルソースフォロア回路。
【請求項２】
前記共通入力端子は、前記第１ソースフォロア回路の入力端子に直接接続され、前記第２ソースフォロア回路の入力端子に容量素子を介して接続されることを特徴とする請求項１に記載のダブルソースフォロア回路。
【請求項３】
前記第２ソースフォロア回路の入力端子は、所望の電位にバイアスされることを特徴とする請求項１または２に記載のダブルソースフォロア回路。
【請求項４】
前記共通出力端子は、前記第１ソースフォロア回路の出力端子または前記第２ソースフォロア回路の出力端子の一方に直接接続され、前記共通出力端子が直接接続されていない、他方の前記出力端子に容量素子を介して接続されることを特徴とする請求項１から３のいずれか１項に記載のダブルソースフォロア回路。
【請求項５】
前記共通出力端子は、前記第１ソースフォロア回路の出力端子及び前記第２ソースフォロア回路の出力端子と、それぞれ容量素子を介して接続されることを特徴とする請求項１から３のいずれか１項に記載のダブルソースフォロア回路。
【請求項６】
前記第１ソースフォロア回路の出力端子または前記第２ソースフォロア回路の出力端子が、所望の電位にバイアスされていることを特徴とする請求項５に記載のダブルソースフォロア回路。
【請求項７】
前記第１ＭＯＳトランジスタと同じ極性の第３ＭＯＳトランジスタを含む第３ソースフォロア回路と、
前記第２ＭＯＳトランジスタと同じ極性の第４ＭＯＳトランジスタを含む第４ソースフォロア回路と、
前記第３ソースフォロア回路、前記第４ソースフォロア回路に、前記入力信号と極性が逆の逆極性入力信号を入力する、前記第３ソースフォロア回路、前記第４ソースフォロア回路に共通の共通逆極性入力端子と、
前記第３ソースフォロア回路、前記第４ソースフォロア回路から前記出力信号と逆の極性の逆極性信号を出力する、前記第３ソースフォロア回路、前記第４ソースフォロア回路に共通の共通逆極性出力端子と、
をさらに含むことを特徴とする請求項１から６のいずれか１項に記載のダブルソースフォロア回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−１１０５９６（Ｐ２０１３−１１０５９６Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５４２１２（Ｐ２０１１−２５４２１２）
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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