チップチップ型電子部品
【課題】チップ素体にクラックが発生するのを抑制し、耐衝撃性に極めて優れたチップ型電子部品を提供すること。
【解決手段】グランド端子電極１８ａは、第３の側面１２ｅの中央部分に設けられている。グランド端子電極１８ｂは、第４の側面１２ｆの中央部分に設けられている。接続電極１８ｃは、端子電極１４ａ〜１４ｄの第２の主面１２ｂに位置している端部と端子電極１６ａ〜１６ｄの第２の主面１２ｂに位置している端部との間を第３及び第４の側面１２ｅ，１２ｆの対向方向に伸びた形状を呈している。接続電極１８ｃの一端はグランド端子電極１８ａの他方の端部に連続すると共に、接続電極１８ｃの他端はグランド端子電極１８ａの他方の端部に連続しており、接続電極１８ｃは、一対のグランド端子電極１８ａ，１８ｂ同士をつないでいる。
【解決手段】グランド端子電極１８ａは、第３の側面１２ｅの中央部分に設けられている。グランド端子電極１８ｂは、第４の側面１２ｆの中央部分に設けられている。接続電極１８ｃは、端子電極１４ａ〜１４ｄの第２の主面１２ｂに位置している端部と端子電極１６ａ〜１６ｄの第２の主面１２ｂに位置している端部との間を第３及び第４の側面１２ｅ，１２ｆの対向方向に伸びた形状を呈している。接続電極１８ｃの一端はグランド端子電極１８ａの他方の端部に連続すると共に、接続電極１８ｃの他端はグランド端子電極１８ａの他方の端部に連続しており、接続電極１８ｃは、一対のグランド端子電極１８ａ，１８ｂ同士をつないでいる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ型電子部品に関する。
【背景技術】
【０００２】
チップ型電子部品として、内部回路要素を含む直方体状のチップ素体と、前記内部回路要素に電気的に接続されると共に前記チップ素体の外表面に配置された複数の外部電極と、を備えるものが知られている（例えば、特許文献１参照）。特許文献１に開示されているチップ型電子部品では、チップ素体の下面の短辺から伸びる外部電極の長さが、当該下面の長辺から伸びる外部電極の長さよりも長く設定することにより、外部電極の破損を防止して、チップ型電子部品の耐衝撃性の向上を図っている。
【特許文献１】特開２００８−１４７３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、本発明者等の調査研究の結果、特許文献１に開示されているチップ型電子部品では、耐衝撃性を充分に向上することができない懼れがある、特に、チップ素体にクラックが発生するということが判明した。
【０００４】
本発明は、チップ素体にクラックが発生するのを防ぎ、耐衝撃性に極めて優れたチップ型電子部品を提供することを課題とする。
【課題を解決するための手段】
【０００５】
本発明者等は、内部回路要素を含む直方体状のチップ素体と、内部回路要素に電気的に接続されると共にチップ素体の外表面に配置された複数の外部電極と、を備えたチップ型電子部品を用意し、当該チップ型電子部品を回路基板に実装し、回路基板を撓ませる耐基板曲げ性試験、いわゆるたわみ試験を行なった。用意したチップ型電子部品では、チップ素体は、互いに対向する長方形状の第１及び第２の主面と、第１及び第２の主面間を連結するように第１及び第２の主面の長辺方向に伸び且つ互いに対向する第１及び第２の側面と、第１及び第２の主面を連結するように第１及び第２の主面の短辺方向に伸び且つ互いに対向する第３及び第４の側面と、を有しており、複数の外部電極は、端部が第１及び第２の主面に回り込むように第１及び第２の側面にそれぞれ形成される第１の外部電極と、端部が第１及び第２の主面に回り込むように第３及び第４の側面にそれぞれ形成される第２の外部電極と、を含んでいる。また、たわみ試験では、第２の主面を実装面として、回路基板に対向させてチップ型電子部品を実装した。
【０００６】
たわみ試験の結果、チップ素体にクラックが発生していることが分かった。チップ素体にクラックが発生すると、内部回路要素が断線する、クラックから水分が滲入して短絡が発生するといったように電気的特性に悪影響を及ぼすこととなる。
【０００７】
本発明者等は、クラック発生の要因を調べた。その結果、回路基板を撓ませた際に、第３及び第４の側面に形成されている第２の外部電極の第２の主面（実装面）に回り込んでいる部分の端部に応力が集中し、この端部を起点としてチップ素体にクラックが発生することが分かった。第３及び第４の側面が第１及び第２の主面の長辺方向に対向しており、第２の外部電極はチップ素体の長手方向の端部に位置していることから、回路基板を撓ませた際に第２の外部電極が回路基板から受ける力は大きくなる。回路基板から受けた力は、応力として、第２の主面（実装面）に回り込んでいる部分の端部、特に、第３及び第４の側面の対向方向での縁近傍に集中する。したがって、回路基板を撓ませた際に、応力が特定の箇所に集中するのを抑制することができれば、クラックの発生を防止することが可能となる。
【０００８】
そこで、本発明は、上記事象に鑑みてなされたものであり、内部回路要素を含む直方体状のチップ素体と、内部回路要素に電気的に接続されると共にチップ素体の外表面に配置された複数の外部電極と、を備えたチップ型電子部品であって、チップ素体は、外表面として、互いに対向する長方形状の第１及び第２の主面と、第１及び第２の主面間を連結するように第１及び第２の主面の長辺方向に伸び且つ互いに対向する第１及び第２の側面と、第１及び第２の主面を連結するように第１及び第２の主面の短辺方向に伸び且つ互いに対向する第３及び第４の側面と、を有し、複数の外部電極は、第１及び第２の側面にそれぞれ形成される第１の外部電極と、第３及び第４の側面にそれぞれ形成される第２の外部電極と、第２の主面に形成されると共に第３及び第４の側面の対向方向に伸びて第２の外部電極同士をつなぐ第３の外部電極と、を含んでいる。
【０００９】
本発明に係るチップ型電子部品では、第３及び第４の側面にそれぞれ形成される第２の外部電極同士が、第２の主面に形成されると共に第３及び第４の側面の対向方向に伸びる第３の外部電極によりつながっている。このため、本発明に係るチップ型電子部品を第２の主面を実装面として回路基板に実装した場合でも、第２の主面において、第２及び第３の外部電極には、第３及び第４の側面の対向方向で見て、縁に相当する箇所が存在していない。したがって、本発明によれば、第２及び第３の外部電極には応力が集中する箇所が存在し得ず、チップ素体にクラックが発生するのを防ぐことができる。
【００１０】
好ましくは、第３の外部電極の幅は、第２の外部電極の幅よりも狭く設定されている。この場合、第３の外部電極と第１の外部電極との間隔が比較的大きくなり、第３の外部電極と第１の外部電極との間での短絡の発生を防ぐことができる。
【００１１】
好ましくは、第３の外部電極の幅は、第２の外部電極の幅よりも広く設定されている。この場合、第３の外部電極を回路基板上の電極に接続することにより、実装強度を向上させることができる。
【発明の効果】
【００１２】
本発明によれば、チップ素体にクラックが発生するのを抑制し、耐衝撃性に極めて優れたチップ型電子部品を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１４】
図１〜図４を参照して、本実施形態に係るチップ型電子部品について説明する。本実施形態では、チップ型電子部品として積層型フィルタ１０を例示している。図１及び図２は、本実施形態に係る積層型フィルタを示す斜視図である。図３は、図１及び図２に示すチップ素体を層ごとに分解して示す分解斜視図である。図４は、本実施形態に係る積層型フィルタを示す回路図である。
【００１５】
図１及び図２に示すように、積層型フィルタ１０は、インダクタとコンデンサとからそれぞれ構成された４個のＬ型フィルタ素子が並列に設けられた積層型フィルタアレイ部品である。積層型フィルタ１０は、略直方体状のチップ素体１２を備えている。また、積層型フィルタ１０は、複数の外部電極として、四対の端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄ、一対のグランド端子電極１８ａ，１８ｂ、及び、一つの接続電極１８ｃを備えている。
【００１６】
チップ素体１２は、第１及び第２の主面１２ａ，１２ｂ並びに第１〜第４の側面１２ｃ〜１２ｆを有している。第１及び第２の主面１２ａ，１２ｂは、互いに対向しており、長方形状を呈している。第１及び第２の側面１２ｃ，１２ｄは、第１及び第２の主面１２ａ，１２ｂを連結するように第１及び第２の主面１２ａ，１２ｂの長辺方向に伸び且つ互いに対向している。第３及び第４の側面１２ｅ，１２ｆは、第１及び第２の主面１２ａ，１２ｂを連結するように第１及び第２の主面１２ａ，１２ｂの短辺方向に伸び且つ互いに対向している。第２の主面１２ｂが、他の部品（例えば、回路基板や電子部品等）に対する実装面となる。
【００１７】
端子電極１４ａ，１４ｂ，１４ｃ，１４ｄは、第１の側面１２ｃに順に設けられており、それぞれチップ素体１２の積層方向に伸びた形状を呈している。同様に、端子電極１６ａ，１６ｂ，１６ｃ，１６ｄは、第２の側面１２ｄに順に設けられており、それぞれチップ素体１２の積層方向に伸びた形状を呈している。すなわち、端子電極１４ａ，１４ｂ，１４ｃ，１４ｄと端子電極１６ａ，１６ｂ，１６ｃ，１６ｄとは、それぞれ一対の端子電極をなしており、互いに対向するようにチップ素体１２の外表面に形成されている。端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄは、その一部が、第１及び第２の主面１２ａ，１２ｂに回り込むように形成されており、端部が第１及び第２の主面１２ａ，１２ｂに位置している。
【００１８】
グランド端子電極１８ａは、第３の側面１２ｅの中央部分に設けられており、チップ素体１２の積層方向に伸びた形状を呈している。同様に、グランド端子電極１８ｂは、第４の側面１２ｆの中央部分に設けられており、チップ素体１２の積層方向に伸びた形状を呈している。すなわち、グランド端子電極１８ａとグランド端子電極１８ｂとは、それぞれ一対のグランド端子電極をなしており、互いに対向するようにチップ素体１２の外表面に形成されている。グランド端子電極１８ａ，１８ｂは、その一部が、第１の主面１２ａに回り込むように形成されており、一方の端部が第１の主面１２ａに位置している。
【００１９】
接続電極１８ｃは、第２の主面１２ｂにおける第１及び第２の側面１２ｃ，１２ｄの対向方向での中央部分に設けられており、端子電極１４ａ〜１４ｄの第２の主面１２ｂに位置している端部と端子電極１６ａ〜１６ｄの第２の主面１２ｂに位置している端部との間を第３及び第４の側面１２ｅ，１２ｆの対向方向、すなわち第１及び第２の主面１２ａ，１２ｂの長辺方向に伸びた形状を呈している。本実施形態では、接続電極１８ｃは、第１及び第２の主面１２ａ，１２ｂの長辺方向に直線状に伸びた形状を呈している。接続電極１８ｃは、一対のグランド端子電極１８ａ，１８ｂと一体的に形成されている。
【００２０】
接続電極１８ｃの一端はグランド端子電極１８ａの他方の端部に連続すると共に、接続電極１８ｃの他端はグランド端子電極１８ａの他方の端部に連続しており、接続電極１８ｃは、一対のグランド端子電極１８ａ，１８ｂ同士をつないでいる。グランド端子電極１８ａ，１８ｂの幅（第１及び第２の側面１２ｃ，１２ｄの対向方向での長さ）と接続電極１８ｃの幅（同じく、第１及び第２の側面１２ｃ，１２ｄの対向方向での長さ）とは、ほぼ同じに設定されている。グランド端子電極１８ａ，１８ｂの他方の端部は、第１の主面１２ａに回り込んで第１の主面１２ａに位置していてもよい。
【００２１】
チップ素体１２には複数の機能層が積層されており、チップ素体１２は、これら複数の機能層の積層方向に沿って第１の領域Ａと第２の領域Ｂとを有している。チップ素体１２における第１の領域Ａ（インダクタ部）と第２の領域Ｂ（バリスタ部）とには、それぞれ異なる機能を有する機能層が積層されている。以下では、チップ素体１２の構成を詳細に説明する。
【００２２】
図２に示すように、チップ素体１２の第１の領域Ａには、複数の機能層２０，２１，２２，２３，２４，２５，２２，２３，２６が順に積層されている。機能層２０〜２６はＺｎＯを主成分とするセラミック材料からなる。機能層を構成するセラミック材料は、主成分としてのＺｎＯのほか、添加物としてＰｒ、Ｋ、Ｎａ、Ｃｓ、Ｒｂ等の金属元素を含有している。
【００２３】
チップ素体１２の第２の領域Ｂには、複数の機能層２７，２８，２９，３０が順に積層されている。機能層２７〜３０は誘電性を有する材料からなる。本実施形態では、機能層２７〜３０はＺｎＯを主成分とすると共に電圧非直線特性を発現する誘電性セラミック材料からなっている。このセラミック材料中には、添加物として、Ｐｒ及びＢｉからなる群より選ばれる少なくとも一種の元素、ＣｏおよびＡｌが更に含まれている。
【００２４】
機能層２７〜３０は、Ｐｒに加えてＣｏを含むことから、優れた電圧非直線特性、高い誘電率（ε）を有するものとなる。また、Ａｌを更に含むことから、低抵抗となる。機能層２７〜３０は、更なる特性の向上を目的として、添加物として上述したもの以外の金属元素等（例えば、Ｃｒ、Ｃａ、Ｓｉ、Ｋ等）を更に含有していてもよい。
【００２５】
実際のチップ素体１２では、機能層２０〜２６と機能層２７〜３０とは、互いの間の境界が視認できない程度に一体化されている。
【００２６】
次に、チップ素体１２の第１の領域Ａの構成を詳細に説明する。複数の機能層２１，２２，２３，２４，２５，２２，２３，２６の一方の主面上には、それぞれ、導体パターン４１，４２，４３，４４，４５，４２，４３，４６が４体ずつ設けられている。４体の導体パターン４１は、それぞれ、機能層２０〜２６の積層方向に直交する方向であって第３及び第４の側面１２ｅ，１２ｆの対向方向に併置されている。同様に、導体パターン４２〜４６も、それぞれ４体ずつ、第３及び第４の側面１２ｅ，１２ｆの対向方向に併置されている。
【００２７】
導体パターン４１，４６は端子電極引き出しのために設けられており、導体パターン４２〜４５はインダクタンスを大きくするためにコイル状をなしている。換言すれば、導体パターン４２〜４５は、略長方形の辺に沿って形成されたコの字状をなしている。
【００２８】
４体の導体パターン４１の一端４１ａは、それぞれ、図２に示す第１の側面１２ｃの一部を形成する機能層２１の一縁に沿って設けられており、図２に示す端子電極１４ａ，１４ｂ，１４ｃ，１４ｄにそれぞれ接続されている。４体の導体パターン４１の他端４１ｂは、スルーホール導体を介して４体の導体パターン４２の一端４２ａにそれぞれ接続されている。４体の導体パターン４２の他端４２ｂは、スルーホール導体を介して４体の導体パターン４３の一端４３ａにそれぞれ接続されており、４体の導体パターン４３の他端４３ｂは、スルーホール導体を介して４体の導体パターン４４の一端４４ａにそれぞれ接続されている。また、４体の導体パターン４４の他端４４ｂは、スルーホール導体を介して４体の導体パターン４５の一端４５ａにそれぞれ接続されており、４体の導体パターン４５の他端４５ｂは、スルーホール導体を介して４体の導体パターン４２の一端４２ａにそれぞれ接続されている。
【００２９】
同様に、４体の導体パターン４２の他端４２ｂは、スルーホール導体を介して４体の導体パターン４３の一端４３ａにそれぞれ接続されており、４体の導体パターン４３の他端４３ｂは、スルーホール導体を介して４体の導体パターン４６の一端４６ａにそれぞれ接続されている。４体の導体パターン４６の他端４６ｂは、それぞれ、図１に示す第２の側面１２ｄの一部を形成する機能層２６の一縁に沿って設けられており、図１に示す端子電極１６ａ，１６ｂ，１６ｃ，１６ｄにそれぞれ接続されている。
【００３０】
このように、チップ素体１２の積層方向に隣り合う導体パターン４２〜４６同士がそれぞれ直列に接続されて、４体のインダクタ導体４８ａ，４８ｂ，４８ｃ，４８ｄを形成している。
【００３１】
次に、チップ素体１２の第２の領域Ｂの構成を詳細に説明する。機能層２７〜３０の間には、機能層２７〜３０の積層方向に対向するように複数の内部電極５１，５２，５３，５４，５５が配されている。具体的には、機能層２９の一方の主面上には４体の第１の電極導体５１，５２，５３，５４が設けられており、機能層２８の一方の主面上には第２の電極導体５５が設けられている。
【００３２】
４体の第１の電極導体５１〜５４は、機能層２７〜３０の積層方向に直交する方向であって第３及び第４の側面１２ｅ，１２ｆの対向方向に併置されている。４体の第１の電極導体５１〜５４の一端５１ａ，５２ａ，５３ａ，５４ａは、それぞれ、図１に示す第２の側面１２ｄの一部を形成する機能層２９の一縁に沿って設けられており、図１に示す端子電極１６ａ，１６ｂ，１６ｃ，１６ｄにそれぞれ接続されている。すなわち、４体の第１の電極導体５１〜５４の一端５１ａ〜５４ａは、それぞれ異なる４体のインダクタ導体４８ａ〜４８ｄの一端に接続されている。
【００３３】
第１の電極導体５１〜５４の他端部５１ｂ〜５４ｂは、機能層２７〜３０の積層方向に第２の電極導体５５と対向している。換言すれば、第２の電極導体５５は、第１の電極導体５１〜５４に対して配されており、第１の電極導体５１，５２の他端部５１ｂ，５２ｂと、第１の電極導体５３，５４の他端部５３ｂ，５４ｂと、にそれぞれ対向するように一対のグランド端子電極１８ａ，１８ｂの対向方向に伸びている。
【００３４】
第２の電極導体５５の一端５５ａは、図１に示す第３の側面１２ｅの一部を形成する機能層２８の一縁に沿って設けられており、図１に示すグランド端子電極１８ａに接続されている。第２の電極導体５５の他端５５ｂは、図２に示す第４の側面１２ｆの一部を形成する機能層２８の一縁に沿って設けられており、図２に示すグランド端子電極１８ｂに接続されている。
【００３５】
第１の電極導体５１の一端部５１ｂ、第２の電極導体５５の一部（一端部５１ｂに対向する部分）５５ｃ、及びこれらの間の機能層２８によってサージ吸収素子５８ａが形成されており、第１の電極導体５２の一端部５２ｂ、第２の電極導体５５の一部（一端部５２ｂに対向する部分）５５ｄ、及びこれらの間の機能層２８によってサージ吸収素子５８ｂが形成されている。同様に、第１の電極導体５３の一端部５３ｂ、第２の電極導体５５の一部（一端部５３ｂに対向する部分）５５ｅ、及びこれらの間の機能層２８によってサージ吸収素子５８ｃが形成されており、第１の電極導体５４の一端部５４ｂ、第２の電極導体５５の一部（一端部５４ｂに対向する部分）５５ｆ、及びこれらの間の機能層２８によってサージ吸収素子５８ｄが形成されている。
【００３６】
以上のような積層型フィルタ１０において、チップ素体１２の機能層２０側の表面には、積層型フィルタ１０の上下方向を識別するための方向識別マークＭｋが設けられている。方向識別マークＭｋは、矩形形状（本実施形態では、長方形状）を呈しており、チップ素体１２の機能層２０側の表面の略中央に位置している。ここでは、チップ素体１２において方向識別マークＭｋが付されている表面が、実装すべき回路基板（図示せず）に対して上面となる。方向識別マークＭｋは、ＺｎＯとＺｒＯ２とからなっている。このＺｎＯとＺｒＯ２とからなる方向識別マークＭｋは、チップ素体１２との同時焼成（後述）によって形成されている。
【００３７】
図４に示すように、積層型フィルタ１０には、インダクタ導体４８ａ，４８ｂ，４８ｃ，４８ｄとサージ吸収素子５８ａ，５８ｂ，５８ｃ，５８ｄとからそれぞれ構成された４個のＬ型フィルタ素子が形成される。
【００３８】
次に、上述した積層型フィルタ１０の製造方法について説明する。まず、チップ素体１２の第１の領域Ａにおける機能層２０〜２６となる複数のインダクタグリーンシートを用意する。これらのインダクタグリーンシートは、例えば、ＺｎＯ、Ｐｒ６Ｏ１１、Ｃｒ２Ｏ３、ＣａＣＯ３、ＳｉＯ２及びＫ２ＣＯ３の混合粉を原料としたスラリーを、例えば厚さが２０μｍ程度となるようにドクターブレード法によりフィルム上に塗布することで形成される。
【００３９】
また、チップ素体１２の第２の領域Ｂにおける機能層２７〜３０となる複数のバリスタグリーンシートを用意する。これらのバリスタグリーンシートは、例えば、ＺｎＯ、Ｐｒ６Ｏ１１、ＣｏＯ、Ｃｒ２Ｏ３、ＣａＣＯ３、ＳｉＯ２、Ｋ２ＣＯ３及びＡｌ２Ｏ３の混合粉を原料としたスラリーを、例えば厚さが３０μｍ程度となるようにドクターブレード法によりフィルム上に塗布することで形成される。
【００４０】
続いて、機能層２１〜２５となるインダクタグリーンシートの所定の位置（すなわち、導体パターン４１〜４６に対してスルーホールを形成すべき位置）に、レーザー加工等によってスルーホールを形成する。
【００４１】
続いて、機能層２１〜２６となるインダクタグリーンシート上に、インダクタ導体４８ａ〜４８ｄのための導体パターン４１〜４６を形成する。この導体パターン４１〜４６は、Ａｇ及びＰｄを主成分とする導体ペーストをインダクタグリーンシート上にスクリーン印刷することで、例えば、焼成後の厚さが１４μｍ程度となるように形成される。なお、機能層２１〜２５となるインダクタグリーンシートに形成されたスルーホール内には、インダクタグリーンシート上への導体ペーストのスクリーン印刷によって、スルーホール導体のための導体ペーストが充填される。
【００４２】
また、機能層２８，２９となるバリスタグリーンシート上に、第２の電極導体５５および第１の電極導体５１〜５４に対応する導体パターンを形成する。この導体パターンは、Ａｇ及びＰｄを主成分とする導体ペーストをバリスタグリーンシート上にスクリーン印刷することで、例えば、焼成後の厚さが３μｍ程度となるように形成される。
【００４３】
また、上記の方向識別マークＭｋを形成するためのマーク用ペーストを用意し、このマーク用ペーストを機能層２０となるインダクタグリーンシート上の所定位置にスクリーン印刷する。マーク用ペーストは、ＺｎＯとＺｒＯ２との混合粉、バインダ、及び溶剤等からなる。このとき、インダクタグリーンシートは、ＺｎＯを主成分とする材料からなるグリーンシートであるため、白っぽくなっている。また、マーク用ペーストも、ＺｎＯを多く含んでいるため、白っぽくなっている。このため、白いマーク用ペーストをそのままインダクタグリーンシート上に印刷すると、マーク用ペーストの画像認識が行いにくくなる。そこで、マーク用ペーストにカーボンブラックや有機色素（例えばアマランス）を微量に混合させることで、マーク用ペーストを着色するのが望ましい。カーボンブラックや有機色素は、後述する焼成によって飛散するため、焼成後に残ることはない。このため、焼成後には、方向識別マークＭｋは白い状態になる。
【００４４】
続いて、機能層２０〜２６となるインダクタグリーンシートと、機能層２７〜３０となるバリスタグリーンシートとを所定の順序で積層して圧着し、グリーンシート積層体を得る。各バリスタグリーンシートを積層する際には、マーク用ペーストが印刷されたインダクタグリーンシート（機能層２０〜２６となるインダクタグリーンシート）がマーク用ペーストが印刷された面側を下向きとした状態で最下層となるように各グリーンシートを積層する。
【００４５】
続いて、得られたグリーンシート積層体を所望のサイズとなるようにチップ単位に切断した後、所定の温度（例えば、１１００〜１２００℃程度の温度）で焼成して、チップ素体１２を得る。
【００４６】
続いて、チップ素体１２の外表面に、４対の端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄ、一対のグランド端子電極１８ａ，１８ｂ、及び接続電極１８ｃを形成して、積層型フィルタ１０を完成させる。端子電極１４ａ〜１４ｄ、端子電極１６ａ〜１６ｄ、グランド端子電極１８ａ，１８ｂ、及び接続電極１８ｃは、チップ素体１２の外表面に、Ａｇを主成分とする導体ペーストを付与して所定の温度（例えば、７００℃〜８００℃の温度）で焼付けを行い、更に、Ｎｉ／Ｓｎ、Ｃｕ／Ｎｉ／Ｓｎ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、Ｎｉ／Ｐｄ／Ａｇ、又はＮｉ／Ａｇを用いた電気めっきを施すことで、形成される。導体ペーストの付与は、印刷法や転写法（ディップ法）等を用いることができる。積層型フィルタ１０の完成寸法は、長さ２．０ｍｍ、幅１．０ｍｍ、厚さ０．８ｍｍである（２０１０タイプ）。
【００４７】
続いて、図５及び図６を参照して、上述した構成の積層型フィルタ１０を用いた実装構造について説明する。図５及び図６は、本実施形態の積層型フィルタを用いた実装構造を説明するための斜視図である。
【００４８】
図５及び図６に示されるように、積層型フィルタ１０は、第２の主面１２ｂが実装面として回路基板６０に対向するように配置されている。回路基板６０には、間隔を有して複数対（本実施形態では、４対）の信号用ランド部６１，６２とグランド用ランド部６３とが配置されている。信号用ランド部６１，６２は、対応する信号用導体パターン６４の端部に位置している。グランド用ランド部６３は、対応するグランド用導体パターン６５の端部に位置している。
【００４９】
各ランド部６１，６２，６３と当該ランド部６１，６２，６３に対応する端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄ、一対のグランド端子電極１８ａ，１８ｂとは、はんだ付け（はんだフィレットは不図示）により物理的且つ電気的に接続されている。接続電極１８ｃの第３及び第４の側面１２ｅ，１２ｆの対向方向での端部も、グランド用ランド部６３にはんだ付けにより物理的且つ電気的に接続されている。これにより、積層型フィルタ１０が、回路基板６０に実装されることとなる。
【００５０】
以上のように、本実施形態では、一対のグランド端子電極１８ａ，１８ｂ同士が、第２の主面１２ｂにおいて、接続電極１８ｃによりつながっている。このため、積層型フィルタ１０を第２の主面１２ｂを実装面として回路基板６０に実装した場合でも、第２の主面１２ｂにおいて、グランド端子電極１８ａ，１８ｂ及び接続電極１８ｃには、第３及び第４の側面１２ｅ，１２ｆの対向方向で見て、縁に相当する箇所が存在しない。このため、グランド端子電極１８ａ，１８ｂ及び接続電極１８ｃには、応力が集中する箇所が存在し得ず、チップ素体１２にクラックが発生するのを防ぐことができる。
【００５１】
ところで、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの端部は、第２の主面１２ｂに回り込んで第２の主面１２ｂに位置している。このため、回路基板６０が撓んだ際に端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの端部も回路基板６０から力を受けることとなる。しかしながら、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄはチップ素体の短手方向に位置していることから、回路基板６０から受ける力は小さく、この力が応力として端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの端部に集中した場合でも、チップ素体１２にクラックが生じることはない。
【００５２】
次に、図７及び図８を参照して、本実施形態に係る積層型フィルタ１０を用いた実装構造の変形例を説明する。図７及び図８は、本実施形態に係る積層型フィルタの各変形例を示す斜視図である。
【００５３】
図７に示された変形例では、グランド端子電極１８ａ，１８ｂは、その一部が、第１及び第２の主面１２ａ，１２ｂに回り込むように形成されており、端部が第１及び第２の主面１２ａ，１２ｂに位置している。接続電極１８ｃの一端はグランド端子電極１８ａの他方の端部に連続すると共に、接続電極１８ｃの他端はグランド端子電極１８ａの他方の端部に連続しており、接続電極１８ｃは、一対のグランド端子電極１８ａ，１８ｂ同士をつないでいる。接続電極１８ｃの幅（第１及び第２の側面１２ｃ，１２ｄの対向方向での長さ）が、グランド端子電極１８ａ，１８ｂの幅（同じく、第１及び第２の側面１２ｃ，１２ｄの対向方向での長さ）よりも狭く設定されている。
【００５４】
この場合、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの第２の主面１２ｂに位置している端部と、接続電極１８ｃとの間隔（第１及び第２の側面１２ｃ，１２ｄの対向方向での間隔）は比較的大きく、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄと接続電極１８ｃ（グランド端子電極１８ａ，１８ｂ）との間での短絡の発生を防ぐことができる。
【００５５】
図７に示された変形例における端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄと接続電極１８ｃとの間隔を図２に示された積層型フィルタ１０における端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄと接続電極１８ｃとの間隔と同じ大きさに設定する場合には、接続電極１８ｃの幅が狭い分、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの第２の主面１２ｂに回り込む長さを長く設定できる。この場合、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの実装面積が広くなり、積層型フィルタ１０の実装強度が向上する。
【００５６】
図８に示された変形例では、接続電極１８ｃの幅が、グランド端子電極１８ａ，１８ｂの幅よりも広く設定されている。この場合、グランド端子電極１８ａ，１８ｂだけでなく接続電極１８ｃを回路基板６０のグランド用導体パターン６５に接続することにより、積層型フィルタ１０の実装強度を向上させることができる。
【００５７】
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
【００５８】
本実施形態及び各変形例では、接続電極１８ｃは、第３及び第４の側面１２ｅ，１２ｆの対向方向に直線状に伸びた形状を呈しているが、必ずしも直線状に伸びた形状を呈している必要はない。例えば、接続電極１８ｃは、全体的に第３及び第４の側面１２ｅ，１２ｆの対向方向に伸びた形状であれば、湾曲あるいは蛇行している形状を呈していてもよい。短絡等を考慮して、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄと接続電極１８ｃとの間隔を確保するという点では、接続電極１８ｃは直線状に伸びた形状を呈していることが好ましい。
【００５９】
本実施形態では、本発明をインダクタとサージ吸収素子とを有する積層型フィルタ１０に適用しているが、本発明は、特にこれには限られず、積層型インダクタ（アレイ）、積層型コンデンサ（アレイ）、積層型バリスタ（アレイ）等のその他のチップ型電子部品に適用することが可能である。
【図面の簡単な説明】
【００６０】
【図１】本実施形態に係る積層型フィルタを示す斜視図である。
【図２】本実施形態に係る積層型フィルタを示す斜視図である。
【図３】チップ素体を層ごとに分解して示す分解斜視図である。
【図４】本実施形態に係る積層型フィルタを示す回路図である。
【図５】本実施形態の積層型フィルタを用いた実装構造を説明するための斜視図である。
【図６】本実施形態の積層型フィルタを用いた実装構造を説明するための斜視図である。
【図７】本実施形態に係る積層型フィルタの変形例を示す斜視図である。
【図８】本実施形態に係る積層型フィルタの変形例を示す斜視図である。
【符号の説明】
【００６１】
１０…積層型フィルタ、１２…チップ素体、１２ａ…第１の主面、１２ｂ…第２の主面、１２ｃ…第１の側面、１２ｄ…第２の側面、１２ｅ…第３の側面、１２ｆ…第４の側面、１４ａ〜１４ｄ，１６ａ〜１６ｄ…端子電極、１８ａ，１８ｂ…グランド端子電極、１８ｃ…接続電極。
【技術分野】
【０００１】
本発明は、チップ型電子部品に関する。
【背景技術】
【０００２】
チップ型電子部品として、内部回路要素を含む直方体状のチップ素体と、前記内部回路要素に電気的に接続されると共に前記チップ素体の外表面に配置された複数の外部電極と、を備えるものが知られている（例えば、特許文献１参照）。特許文献１に開示されているチップ型電子部品では、チップ素体の下面の短辺から伸びる外部電極の長さが、当該下面の長辺から伸びる外部電極の長さよりも長く設定することにより、外部電極の破損を防止して、チップ型電子部品の耐衝撃性の向上を図っている。
【特許文献１】特開２００８−１４７３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、本発明者等の調査研究の結果、特許文献１に開示されているチップ型電子部品では、耐衝撃性を充分に向上することができない懼れがある、特に、チップ素体にクラックが発生するということが判明した。
【０００４】
本発明は、チップ素体にクラックが発生するのを防ぎ、耐衝撃性に極めて優れたチップ型電子部品を提供することを課題とする。
【課題を解決するための手段】
【０００５】
本発明者等は、内部回路要素を含む直方体状のチップ素体と、内部回路要素に電気的に接続されると共にチップ素体の外表面に配置された複数の外部電極と、を備えたチップ型電子部品を用意し、当該チップ型電子部品を回路基板に実装し、回路基板を撓ませる耐基板曲げ性試験、いわゆるたわみ試験を行なった。用意したチップ型電子部品では、チップ素体は、互いに対向する長方形状の第１及び第２の主面と、第１及び第２の主面間を連結するように第１及び第２の主面の長辺方向に伸び且つ互いに対向する第１及び第２の側面と、第１及び第２の主面を連結するように第１及び第２の主面の短辺方向に伸び且つ互いに対向する第３及び第４の側面と、を有しており、複数の外部電極は、端部が第１及び第２の主面に回り込むように第１及び第２の側面にそれぞれ形成される第１の外部電極と、端部が第１及び第２の主面に回り込むように第３及び第４の側面にそれぞれ形成される第２の外部電極と、を含んでいる。また、たわみ試験では、第２の主面を実装面として、回路基板に対向させてチップ型電子部品を実装した。
【０００６】
たわみ試験の結果、チップ素体にクラックが発生していることが分かった。チップ素体にクラックが発生すると、内部回路要素が断線する、クラックから水分が滲入して短絡が発生するといったように電気的特性に悪影響を及ぼすこととなる。
【０００７】
本発明者等は、クラック発生の要因を調べた。その結果、回路基板を撓ませた際に、第３及び第４の側面に形成されている第２の外部電極の第２の主面（実装面）に回り込んでいる部分の端部に応力が集中し、この端部を起点としてチップ素体にクラックが発生することが分かった。第３及び第４の側面が第１及び第２の主面の長辺方向に対向しており、第２の外部電極はチップ素体の長手方向の端部に位置していることから、回路基板を撓ませた際に第２の外部電極が回路基板から受ける力は大きくなる。回路基板から受けた力は、応力として、第２の主面（実装面）に回り込んでいる部分の端部、特に、第３及び第４の側面の対向方向での縁近傍に集中する。したがって、回路基板を撓ませた際に、応力が特定の箇所に集中するのを抑制することができれば、クラックの発生を防止することが可能となる。
【０００８】
そこで、本発明は、上記事象に鑑みてなされたものであり、内部回路要素を含む直方体状のチップ素体と、内部回路要素に電気的に接続されると共にチップ素体の外表面に配置された複数の外部電極と、を備えたチップ型電子部品であって、チップ素体は、外表面として、互いに対向する長方形状の第１及び第２の主面と、第１及び第２の主面間を連結するように第１及び第２の主面の長辺方向に伸び且つ互いに対向する第１及び第２の側面と、第１及び第２の主面を連結するように第１及び第２の主面の短辺方向に伸び且つ互いに対向する第３及び第４の側面と、を有し、複数の外部電極は、第１及び第２の側面にそれぞれ形成される第１の外部電極と、第３及び第４の側面にそれぞれ形成される第２の外部電極と、第２の主面に形成されると共に第３及び第４の側面の対向方向に伸びて第２の外部電極同士をつなぐ第３の外部電極と、を含んでいる。
【０００９】
本発明に係るチップ型電子部品では、第３及び第４の側面にそれぞれ形成される第２の外部電極同士が、第２の主面に形成されると共に第３及び第４の側面の対向方向に伸びる第３の外部電極によりつながっている。このため、本発明に係るチップ型電子部品を第２の主面を実装面として回路基板に実装した場合でも、第２の主面において、第２及び第３の外部電極には、第３及び第４の側面の対向方向で見て、縁に相当する箇所が存在していない。したがって、本発明によれば、第２及び第３の外部電極には応力が集中する箇所が存在し得ず、チップ素体にクラックが発生するのを防ぐことができる。
【００１０】
好ましくは、第３の外部電極の幅は、第２の外部電極の幅よりも狭く設定されている。この場合、第３の外部電極と第１の外部電極との間隔が比較的大きくなり、第３の外部電極と第１の外部電極との間での短絡の発生を防ぐことができる。
【００１１】
好ましくは、第３の外部電極の幅は、第２の外部電極の幅よりも広く設定されている。この場合、第３の外部電極を回路基板上の電極に接続することにより、実装強度を向上させることができる。
【発明の効果】
【００１２】
本発明によれば、チップ素体にクラックが発生するのを抑制し、耐衝撃性に極めて優れたチップ型電子部品を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１４】
図１〜図４を参照して、本実施形態に係るチップ型電子部品について説明する。本実施形態では、チップ型電子部品として積層型フィルタ１０を例示している。図１及び図２は、本実施形態に係る積層型フィルタを示す斜視図である。図３は、図１及び図２に示すチップ素体を層ごとに分解して示す分解斜視図である。図４は、本実施形態に係る積層型フィルタを示す回路図である。
【００１５】
図１及び図２に示すように、積層型フィルタ１０は、インダクタとコンデンサとからそれぞれ構成された４個のＬ型フィルタ素子が並列に設けられた積層型フィルタアレイ部品である。積層型フィルタ１０は、略直方体状のチップ素体１２を備えている。また、積層型フィルタ１０は、複数の外部電極として、四対の端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄ、一対のグランド端子電極１８ａ，１８ｂ、及び、一つの接続電極１８ｃを備えている。
【００１６】
チップ素体１２は、第１及び第２の主面１２ａ，１２ｂ並びに第１〜第４の側面１２ｃ〜１２ｆを有している。第１及び第２の主面１２ａ，１２ｂは、互いに対向しており、長方形状を呈している。第１及び第２の側面１２ｃ，１２ｄは、第１及び第２の主面１２ａ，１２ｂを連結するように第１及び第２の主面１２ａ，１２ｂの長辺方向に伸び且つ互いに対向している。第３及び第４の側面１２ｅ，１２ｆは、第１及び第２の主面１２ａ，１２ｂを連結するように第１及び第２の主面１２ａ，１２ｂの短辺方向に伸び且つ互いに対向している。第２の主面１２ｂが、他の部品（例えば、回路基板や電子部品等）に対する実装面となる。
【００１７】
端子電極１４ａ，１４ｂ，１４ｃ，１４ｄは、第１の側面１２ｃに順に設けられており、それぞれチップ素体１２の積層方向に伸びた形状を呈している。同様に、端子電極１６ａ，１６ｂ，１６ｃ，１６ｄは、第２の側面１２ｄに順に設けられており、それぞれチップ素体１２の積層方向に伸びた形状を呈している。すなわち、端子電極１４ａ，１４ｂ，１４ｃ，１４ｄと端子電極１６ａ，１６ｂ，１６ｃ，１６ｄとは、それぞれ一対の端子電極をなしており、互いに対向するようにチップ素体１２の外表面に形成されている。端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄは、その一部が、第１及び第２の主面１２ａ，１２ｂに回り込むように形成されており、端部が第１及び第２の主面１２ａ，１２ｂに位置している。
【００１８】
グランド端子電極１８ａは、第３の側面１２ｅの中央部分に設けられており、チップ素体１２の積層方向に伸びた形状を呈している。同様に、グランド端子電極１８ｂは、第４の側面１２ｆの中央部分に設けられており、チップ素体１２の積層方向に伸びた形状を呈している。すなわち、グランド端子電極１８ａとグランド端子電極１８ｂとは、それぞれ一対のグランド端子電極をなしており、互いに対向するようにチップ素体１２の外表面に形成されている。グランド端子電極１８ａ，１８ｂは、その一部が、第１の主面１２ａに回り込むように形成されており、一方の端部が第１の主面１２ａに位置している。
【００１９】
接続電極１８ｃは、第２の主面１２ｂにおける第１及び第２の側面１２ｃ，１２ｄの対向方向での中央部分に設けられており、端子電極１４ａ〜１４ｄの第２の主面１２ｂに位置している端部と端子電極１６ａ〜１６ｄの第２の主面１２ｂに位置している端部との間を第３及び第４の側面１２ｅ，１２ｆの対向方向、すなわち第１及び第２の主面１２ａ，１２ｂの長辺方向に伸びた形状を呈している。本実施形態では、接続電極１８ｃは、第１及び第２の主面１２ａ，１２ｂの長辺方向に直線状に伸びた形状を呈している。接続電極１８ｃは、一対のグランド端子電極１８ａ，１８ｂと一体的に形成されている。
【００２０】
接続電極１８ｃの一端はグランド端子電極１８ａの他方の端部に連続すると共に、接続電極１８ｃの他端はグランド端子電極１８ａの他方の端部に連続しており、接続電極１８ｃは、一対のグランド端子電極１８ａ，１８ｂ同士をつないでいる。グランド端子電極１８ａ，１８ｂの幅（第１及び第２の側面１２ｃ，１２ｄの対向方向での長さ）と接続電極１８ｃの幅（同じく、第１及び第２の側面１２ｃ，１２ｄの対向方向での長さ）とは、ほぼ同じに設定されている。グランド端子電極１８ａ，１８ｂの他方の端部は、第１の主面１２ａに回り込んで第１の主面１２ａに位置していてもよい。
【００２１】
チップ素体１２には複数の機能層が積層されており、チップ素体１２は、これら複数の機能層の積層方向に沿って第１の領域Ａと第２の領域Ｂとを有している。チップ素体１２における第１の領域Ａ（インダクタ部）と第２の領域Ｂ（バリスタ部）とには、それぞれ異なる機能を有する機能層が積層されている。以下では、チップ素体１２の構成を詳細に説明する。
【００２２】
図２に示すように、チップ素体１２の第１の領域Ａには、複数の機能層２０，２１，２２，２３，２４，２５，２２，２３，２６が順に積層されている。機能層２０〜２６はＺｎＯを主成分とするセラミック材料からなる。機能層を構成するセラミック材料は、主成分としてのＺｎＯのほか、添加物としてＰｒ、Ｋ、Ｎａ、Ｃｓ、Ｒｂ等の金属元素を含有している。
【００２３】
チップ素体１２の第２の領域Ｂには、複数の機能層２７，２８，２９，３０が順に積層されている。機能層２７〜３０は誘電性を有する材料からなる。本実施形態では、機能層２７〜３０はＺｎＯを主成分とすると共に電圧非直線特性を発現する誘電性セラミック材料からなっている。このセラミック材料中には、添加物として、Ｐｒ及びＢｉからなる群より選ばれる少なくとも一種の元素、ＣｏおよびＡｌが更に含まれている。
【００２４】
機能層２７〜３０は、Ｐｒに加えてＣｏを含むことから、優れた電圧非直線特性、高い誘電率（ε）を有するものとなる。また、Ａｌを更に含むことから、低抵抗となる。機能層２７〜３０は、更なる特性の向上を目的として、添加物として上述したもの以外の金属元素等（例えば、Ｃｒ、Ｃａ、Ｓｉ、Ｋ等）を更に含有していてもよい。
【００２５】
実際のチップ素体１２では、機能層２０〜２６と機能層２７〜３０とは、互いの間の境界が視認できない程度に一体化されている。
【００２６】
次に、チップ素体１２の第１の領域Ａの構成を詳細に説明する。複数の機能層２１，２２，２３，２４，２５，２２，２３，２６の一方の主面上には、それぞれ、導体パターン４１，４２，４３，４４，４５，４２，４３，４６が４体ずつ設けられている。４体の導体パターン４１は、それぞれ、機能層２０〜２６の積層方向に直交する方向であって第３及び第４の側面１２ｅ，１２ｆの対向方向に併置されている。同様に、導体パターン４２〜４６も、それぞれ４体ずつ、第３及び第４の側面１２ｅ，１２ｆの対向方向に併置されている。
【００２７】
導体パターン４１，４６は端子電極引き出しのために設けられており、導体パターン４２〜４５はインダクタンスを大きくするためにコイル状をなしている。換言すれば、導体パターン４２〜４５は、略長方形の辺に沿って形成されたコの字状をなしている。
【００２８】
４体の導体パターン４１の一端４１ａは、それぞれ、図２に示す第１の側面１２ｃの一部を形成する機能層２１の一縁に沿って設けられており、図２に示す端子電極１４ａ，１４ｂ，１４ｃ，１４ｄにそれぞれ接続されている。４体の導体パターン４１の他端４１ｂは、スルーホール導体を介して４体の導体パターン４２の一端４２ａにそれぞれ接続されている。４体の導体パターン４２の他端４２ｂは、スルーホール導体を介して４体の導体パターン４３の一端４３ａにそれぞれ接続されており、４体の導体パターン４３の他端４３ｂは、スルーホール導体を介して４体の導体パターン４４の一端４４ａにそれぞれ接続されている。また、４体の導体パターン４４の他端４４ｂは、スルーホール導体を介して４体の導体パターン４５の一端４５ａにそれぞれ接続されており、４体の導体パターン４５の他端４５ｂは、スルーホール導体を介して４体の導体パターン４２の一端４２ａにそれぞれ接続されている。
【００２９】
同様に、４体の導体パターン４２の他端４２ｂは、スルーホール導体を介して４体の導体パターン４３の一端４３ａにそれぞれ接続されており、４体の導体パターン４３の他端４３ｂは、スルーホール導体を介して４体の導体パターン４６の一端４６ａにそれぞれ接続されている。４体の導体パターン４６の他端４６ｂは、それぞれ、図１に示す第２の側面１２ｄの一部を形成する機能層２６の一縁に沿って設けられており、図１に示す端子電極１６ａ，１６ｂ，１６ｃ，１６ｄにそれぞれ接続されている。
【００３０】
このように、チップ素体１２の積層方向に隣り合う導体パターン４２〜４６同士がそれぞれ直列に接続されて、４体のインダクタ導体４８ａ，４８ｂ，４８ｃ，４８ｄを形成している。
【００３１】
次に、チップ素体１２の第２の領域Ｂの構成を詳細に説明する。機能層２７〜３０の間には、機能層２７〜３０の積層方向に対向するように複数の内部電極５１，５２，５３，５４，５５が配されている。具体的には、機能層２９の一方の主面上には４体の第１の電極導体５１，５２，５３，５４が設けられており、機能層２８の一方の主面上には第２の電極導体５５が設けられている。
【００３２】
４体の第１の電極導体５１〜５４は、機能層２７〜３０の積層方向に直交する方向であって第３及び第４の側面１２ｅ，１２ｆの対向方向に併置されている。４体の第１の電極導体５１〜５４の一端５１ａ，５２ａ，５３ａ，５４ａは、それぞれ、図１に示す第２の側面１２ｄの一部を形成する機能層２９の一縁に沿って設けられており、図１に示す端子電極１６ａ，１６ｂ，１６ｃ，１６ｄにそれぞれ接続されている。すなわち、４体の第１の電極導体５１〜５４の一端５１ａ〜５４ａは、それぞれ異なる４体のインダクタ導体４８ａ〜４８ｄの一端に接続されている。
【００３３】
第１の電極導体５１〜５４の他端部５１ｂ〜５４ｂは、機能層２７〜３０の積層方向に第２の電極導体５５と対向している。換言すれば、第２の電極導体５５は、第１の電極導体５１〜５４に対して配されており、第１の電極導体５１，５２の他端部５１ｂ，５２ｂと、第１の電極導体５３，５４の他端部５３ｂ，５４ｂと、にそれぞれ対向するように一対のグランド端子電極１８ａ，１８ｂの対向方向に伸びている。
【００３４】
第２の電極導体５５の一端５５ａは、図１に示す第３の側面１２ｅの一部を形成する機能層２８の一縁に沿って設けられており、図１に示すグランド端子電極１８ａに接続されている。第２の電極導体５５の他端５５ｂは、図２に示す第４の側面１２ｆの一部を形成する機能層２８の一縁に沿って設けられており、図２に示すグランド端子電極１８ｂに接続されている。
【００３５】
第１の電極導体５１の一端部５１ｂ、第２の電極導体５５の一部（一端部５１ｂに対向する部分）５５ｃ、及びこれらの間の機能層２８によってサージ吸収素子５８ａが形成されており、第１の電極導体５２の一端部５２ｂ、第２の電極導体５５の一部（一端部５２ｂに対向する部分）５５ｄ、及びこれらの間の機能層２８によってサージ吸収素子５８ｂが形成されている。同様に、第１の電極導体５３の一端部５３ｂ、第２の電極導体５５の一部（一端部５３ｂに対向する部分）５５ｅ、及びこれらの間の機能層２８によってサージ吸収素子５８ｃが形成されており、第１の電極導体５４の一端部５４ｂ、第２の電極導体５５の一部（一端部５４ｂに対向する部分）５５ｆ、及びこれらの間の機能層２８によってサージ吸収素子５８ｄが形成されている。
【００３６】
以上のような積層型フィルタ１０において、チップ素体１２の機能層２０側の表面には、積層型フィルタ１０の上下方向を識別するための方向識別マークＭｋが設けられている。方向識別マークＭｋは、矩形形状（本実施形態では、長方形状）を呈しており、チップ素体１２の機能層２０側の表面の略中央に位置している。ここでは、チップ素体１２において方向識別マークＭｋが付されている表面が、実装すべき回路基板（図示せず）に対して上面となる。方向識別マークＭｋは、ＺｎＯとＺｒＯ２とからなっている。このＺｎＯとＺｒＯ２とからなる方向識別マークＭｋは、チップ素体１２との同時焼成（後述）によって形成されている。
【００３７】
図４に示すように、積層型フィルタ１０には、インダクタ導体４８ａ，４８ｂ，４８ｃ，４８ｄとサージ吸収素子５８ａ，５８ｂ，５８ｃ，５８ｄとからそれぞれ構成された４個のＬ型フィルタ素子が形成される。
【００３８】
次に、上述した積層型フィルタ１０の製造方法について説明する。まず、チップ素体１２の第１の領域Ａにおける機能層２０〜２６となる複数のインダクタグリーンシートを用意する。これらのインダクタグリーンシートは、例えば、ＺｎＯ、Ｐｒ６Ｏ１１、Ｃｒ２Ｏ３、ＣａＣＯ３、ＳｉＯ２及びＫ２ＣＯ３の混合粉を原料としたスラリーを、例えば厚さが２０μｍ程度となるようにドクターブレード法によりフィルム上に塗布することで形成される。
【００３９】
また、チップ素体１２の第２の領域Ｂにおける機能層２７〜３０となる複数のバリスタグリーンシートを用意する。これらのバリスタグリーンシートは、例えば、ＺｎＯ、Ｐｒ６Ｏ１１、ＣｏＯ、Ｃｒ２Ｏ３、ＣａＣＯ３、ＳｉＯ２、Ｋ２ＣＯ３及びＡｌ２Ｏ３の混合粉を原料としたスラリーを、例えば厚さが３０μｍ程度となるようにドクターブレード法によりフィルム上に塗布することで形成される。
【００４０】
続いて、機能層２１〜２５となるインダクタグリーンシートの所定の位置（すなわち、導体パターン４１〜４６に対してスルーホールを形成すべき位置）に、レーザー加工等によってスルーホールを形成する。
【００４１】
続いて、機能層２１〜２６となるインダクタグリーンシート上に、インダクタ導体４８ａ〜４８ｄのための導体パターン４１〜４６を形成する。この導体パターン４１〜４６は、Ａｇ及びＰｄを主成分とする導体ペーストをインダクタグリーンシート上にスクリーン印刷することで、例えば、焼成後の厚さが１４μｍ程度となるように形成される。なお、機能層２１〜２５となるインダクタグリーンシートに形成されたスルーホール内には、インダクタグリーンシート上への導体ペーストのスクリーン印刷によって、スルーホール導体のための導体ペーストが充填される。
【００４２】
また、機能層２８，２９となるバリスタグリーンシート上に、第２の電極導体５５および第１の電極導体５１〜５４に対応する導体パターンを形成する。この導体パターンは、Ａｇ及びＰｄを主成分とする導体ペーストをバリスタグリーンシート上にスクリーン印刷することで、例えば、焼成後の厚さが３μｍ程度となるように形成される。
【００４３】
また、上記の方向識別マークＭｋを形成するためのマーク用ペーストを用意し、このマーク用ペーストを機能層２０となるインダクタグリーンシート上の所定位置にスクリーン印刷する。マーク用ペーストは、ＺｎＯとＺｒＯ２との混合粉、バインダ、及び溶剤等からなる。このとき、インダクタグリーンシートは、ＺｎＯを主成分とする材料からなるグリーンシートであるため、白っぽくなっている。また、マーク用ペーストも、ＺｎＯを多く含んでいるため、白っぽくなっている。このため、白いマーク用ペーストをそのままインダクタグリーンシート上に印刷すると、マーク用ペーストの画像認識が行いにくくなる。そこで、マーク用ペーストにカーボンブラックや有機色素（例えばアマランス）を微量に混合させることで、マーク用ペーストを着色するのが望ましい。カーボンブラックや有機色素は、後述する焼成によって飛散するため、焼成後に残ることはない。このため、焼成後には、方向識別マークＭｋは白い状態になる。
【００４４】
続いて、機能層２０〜２６となるインダクタグリーンシートと、機能層２７〜３０となるバリスタグリーンシートとを所定の順序で積層して圧着し、グリーンシート積層体を得る。各バリスタグリーンシートを積層する際には、マーク用ペーストが印刷されたインダクタグリーンシート（機能層２０〜２６となるインダクタグリーンシート）がマーク用ペーストが印刷された面側を下向きとした状態で最下層となるように各グリーンシートを積層する。
【００４５】
続いて、得られたグリーンシート積層体を所望のサイズとなるようにチップ単位に切断した後、所定の温度（例えば、１１００〜１２００℃程度の温度）で焼成して、チップ素体１２を得る。
【００４６】
続いて、チップ素体１２の外表面に、４対の端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄ、一対のグランド端子電極１８ａ，１８ｂ、及び接続電極１８ｃを形成して、積層型フィルタ１０を完成させる。端子電極１４ａ〜１４ｄ、端子電極１６ａ〜１６ｄ、グランド端子電極１８ａ，１８ｂ、及び接続電極１８ｃは、チップ素体１２の外表面に、Ａｇを主成分とする導体ペーストを付与して所定の温度（例えば、７００℃〜８００℃の温度）で焼付けを行い、更に、Ｎｉ／Ｓｎ、Ｃｕ／Ｎｉ／Ｓｎ、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、Ｎｉ／Ｐｄ／Ａｇ、又はＮｉ／Ａｇを用いた電気めっきを施すことで、形成される。導体ペーストの付与は、印刷法や転写法（ディップ法）等を用いることができる。積層型フィルタ１０の完成寸法は、長さ２．０ｍｍ、幅１．０ｍｍ、厚さ０．８ｍｍである（２０１０タイプ）。
【００４７】
続いて、図５及び図６を参照して、上述した構成の積層型フィルタ１０を用いた実装構造について説明する。図５及び図６は、本実施形態の積層型フィルタを用いた実装構造を説明するための斜視図である。
【００４８】
図５及び図６に示されるように、積層型フィルタ１０は、第２の主面１２ｂが実装面として回路基板６０に対向するように配置されている。回路基板６０には、間隔を有して複数対（本実施形態では、４対）の信号用ランド部６１，６２とグランド用ランド部６３とが配置されている。信号用ランド部６１，６２は、対応する信号用導体パターン６４の端部に位置している。グランド用ランド部６３は、対応するグランド用導体パターン６５の端部に位置している。
【００４９】
各ランド部６１，６２，６３と当該ランド部６１，６２，６３に対応する端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄ、一対のグランド端子電極１８ａ，１８ｂとは、はんだ付け（はんだフィレットは不図示）により物理的且つ電気的に接続されている。接続電極１８ｃの第３及び第４の側面１２ｅ，１２ｆの対向方向での端部も、グランド用ランド部６３にはんだ付けにより物理的且つ電気的に接続されている。これにより、積層型フィルタ１０が、回路基板６０に実装されることとなる。
【００５０】
以上のように、本実施形態では、一対のグランド端子電極１８ａ，１８ｂ同士が、第２の主面１２ｂにおいて、接続電極１８ｃによりつながっている。このため、積層型フィルタ１０を第２の主面１２ｂを実装面として回路基板６０に実装した場合でも、第２の主面１２ｂにおいて、グランド端子電極１８ａ，１８ｂ及び接続電極１８ｃには、第３及び第４の側面１２ｅ，１２ｆの対向方向で見て、縁に相当する箇所が存在しない。このため、グランド端子電極１８ａ，１８ｂ及び接続電極１８ｃには、応力が集中する箇所が存在し得ず、チップ素体１２にクラックが発生するのを防ぐことができる。
【００５１】
ところで、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの端部は、第２の主面１２ｂに回り込んで第２の主面１２ｂに位置している。このため、回路基板６０が撓んだ際に端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの端部も回路基板６０から力を受けることとなる。しかしながら、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄはチップ素体の短手方向に位置していることから、回路基板６０から受ける力は小さく、この力が応力として端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの端部に集中した場合でも、チップ素体１２にクラックが生じることはない。
【００５２】
次に、図７及び図８を参照して、本実施形態に係る積層型フィルタ１０を用いた実装構造の変形例を説明する。図７及び図８は、本実施形態に係る積層型フィルタの各変形例を示す斜視図である。
【００５３】
図７に示された変形例では、グランド端子電極１８ａ，１８ｂは、その一部が、第１及び第２の主面１２ａ，１２ｂに回り込むように形成されており、端部が第１及び第２の主面１２ａ，１２ｂに位置している。接続電極１８ｃの一端はグランド端子電極１８ａの他方の端部に連続すると共に、接続電極１８ｃの他端はグランド端子電極１８ａの他方の端部に連続しており、接続電極１８ｃは、一対のグランド端子電極１８ａ，１８ｂ同士をつないでいる。接続電極１８ｃの幅（第１及び第２の側面１２ｃ，１２ｄの対向方向での長さ）が、グランド端子電極１８ａ，１８ｂの幅（同じく、第１及び第２の側面１２ｃ，１２ｄの対向方向での長さ）よりも狭く設定されている。
【００５４】
この場合、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの第２の主面１２ｂに位置している端部と、接続電極１８ｃとの間隔（第１及び第２の側面１２ｃ，１２ｄの対向方向での間隔）は比較的大きく、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄと接続電極１８ｃ（グランド端子電極１８ａ，１８ｂ）との間での短絡の発生を防ぐことができる。
【００５５】
図７に示された変形例における端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄと接続電極１８ｃとの間隔を図２に示された積層型フィルタ１０における端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄと接続電極１８ｃとの間隔と同じ大きさに設定する場合には、接続電極１８ｃの幅が狭い分、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの第２の主面１２ｂに回り込む長さを長く設定できる。この場合、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄの実装面積が広くなり、積層型フィルタ１０の実装強度が向上する。
【００５６】
図８に示された変形例では、接続電極１８ｃの幅が、グランド端子電極１８ａ，１８ｂの幅よりも広く設定されている。この場合、グランド端子電極１８ａ，１８ｂだけでなく接続電極１８ｃを回路基板６０のグランド用導体パターン６５に接続することにより、積層型フィルタ１０の実装強度を向上させることができる。
【００５７】
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
【００５８】
本実施形態及び各変形例では、接続電極１８ｃは、第３及び第４の側面１２ｅ，１２ｆの対向方向に直線状に伸びた形状を呈しているが、必ずしも直線状に伸びた形状を呈している必要はない。例えば、接続電極１８ｃは、全体的に第３及び第４の側面１２ｅ，１２ｆの対向方向に伸びた形状であれば、湾曲あるいは蛇行している形状を呈していてもよい。短絡等を考慮して、端子電極１４ａ〜１４ｄ，１６ａ〜１６ｄと接続電極１８ｃとの間隔を確保するという点では、接続電極１８ｃは直線状に伸びた形状を呈していることが好ましい。
【００５９】
本実施形態では、本発明をインダクタとサージ吸収素子とを有する積層型フィルタ１０に適用しているが、本発明は、特にこれには限られず、積層型インダクタ（アレイ）、積層型コンデンサ（アレイ）、積層型バリスタ（アレイ）等のその他のチップ型電子部品に適用することが可能である。
【図面の簡単な説明】
【００６０】
【図１】本実施形態に係る積層型フィルタを示す斜視図である。
【図２】本実施形態に係る積層型フィルタを示す斜視図である。
【図３】チップ素体を層ごとに分解して示す分解斜視図である。
【図４】本実施形態に係る積層型フィルタを示す回路図である。
【図５】本実施形態の積層型フィルタを用いた実装構造を説明するための斜視図である。
【図６】本実施形態の積層型フィルタを用いた実装構造を説明するための斜視図である。
【図７】本実施形態に係る積層型フィルタの変形例を示す斜視図である。
【図８】本実施形態に係る積層型フィルタの変形例を示す斜視図である。
【符号の説明】
【００６１】
１０…積層型フィルタ、１２…チップ素体、１２ａ…第１の主面、１２ｂ…第２の主面、１２ｃ…第１の側面、１２ｄ…第２の側面、１２ｅ…第３の側面、１２ｆ…第４の側面、１４ａ〜１４ｄ，１６ａ〜１６ｄ…端子電極、１８ａ，１８ｂ…グランド端子電極、１８ｃ…接続電極。
【特許請求の範囲】
【請求項１】
内部回路要素を含む直方体状のチップ素体と、前記内部回路要素に電気的に接続されると共に前記チップ素体の外表面に配置された複数の外部電極と、を備えたチップ型電子部品であって、
前記チップ素体は、前記外表面として、互いに対向する長方形状の第１及び第２の主面と、前記第１及び第２の主面間を連結するように前記第１及び第２の主面の長辺方向に伸び且つ互いに対向する第１及び第２の側面と、前記第１及び第２の主面を連結するように前記第１及び第２の主面の短辺方向に伸び且つ互いに対向する第３及び第４の側面と、を有し、
前記複数の外部電極は、前記第１及び第２の側面にそれぞれ形成される第１の外部電極と、前記第３及び第４の側面にそれぞれ形成される第２の外部電極と、前記第２の主面に形成されると共に前記第３及び第４の側面の対向方向に伸びて前記第２の外部電極同士をつなぐ第３の外部電極と、を含んでいることを特徴とするチップ型電子部品。
【請求項２】
前記第３の外部電極の幅は、前記第２の外部電極の幅よりも狭く設定されていることを特徴とする請求項１に記載のチップ型電子部品。
【請求項３】
前記第３の外部電極の幅は、前記第２の外部電極の幅よりも広く設定されていることを特徴とする請求項１に記載のチップ型電子部品。
【請求項１】
内部回路要素を含む直方体状のチップ素体と、前記内部回路要素に電気的に接続されると共に前記チップ素体の外表面に配置された複数の外部電極と、を備えたチップ型電子部品であって、
前記チップ素体は、前記外表面として、互いに対向する長方形状の第１及び第２の主面と、前記第１及び第２の主面間を連結するように前記第１及び第２の主面の長辺方向に伸び且つ互いに対向する第１及び第２の側面と、前記第１及び第２の主面を連結するように前記第１及び第２の主面の短辺方向に伸び且つ互いに対向する第３及び第４の側面と、を有し、
前記複数の外部電極は、前記第１及び第２の側面にそれぞれ形成される第１の外部電極と、前記第３及び第４の側面にそれぞれ形成される第２の外部電極と、前記第２の主面に形成されると共に前記第３及び第４の側面の対向方向に伸びて前記第２の外部電極同士をつなぐ第３の外部電極と、を含んでいることを特徴とするチップ型電子部品。
【請求項２】
前記第３の外部電極の幅は、前記第２の外部電極の幅よりも狭く設定されていることを特徴とする請求項１に記載のチップ型電子部品。
【請求項３】
前記第３の外部電極の幅は、前記第２の外部電極の幅よりも広く設定されていることを特徴とする請求項１に記載のチップ型電子部品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−８０７５１（Ｐ２０１０−８０７５１Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００８−２４８６８３（Ｐ２００８−２４８６８３）
【出願日】平成２０年９月２６日（２００８．９．２６）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２０年９月２６日（２００８．９．２６）
【出願人】（０００００３０６７）ＴＤＫ株式会社 (7,238)
【Ｆターム（参考）】
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