チャージポンプ回路及びこれを用いた電源装置
【課題】容易にかつ適切にＦＥＴのオン／オフ制御を行う。
【解決手段】チャージポンプ回路１は、キャパシタＣ１の充放電用スイッチとして用いられるＦＥＴ１０３（１０４）と、ＦＥＴ１０３（１０４）に流れる電流またはＦＥＴ１０３（１０４）の両端電圧に応じて検出信号Ｓ１１（Ｓ１２）を生成する検出部１０９（１１０）と、検出信号Ｓ１１（Ｓ１２）に応じてＦＥＴ１０３（１０４）の駆動信号Ｇ１１（Ｇ１２）を生成する駆動部１０７（１０８）と、を有する。
【解決手段】チャージポンプ回路１は、キャパシタＣ１の充放電用スイッチとして用いられるＦＥＴ１０３（１０４）と、ＦＥＴ１０３（１０４）に流れる電流またはＦＥＴ１０３（１０４）の両端電圧に応じて検出信号Ｓ１１（Ｓ１２）を生成する検出部１０９（１１０）と、検出信号Ｓ１１（Ｓ１２）に応じてＦＥＴ１０３（１０４）の駆動信号Ｇ１１（Ｇ１２）を生成する駆動部１０７（１０８）と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ回路及びこれを用いた電源装置に関するものである。
【背景技術】
【０００２】
チャージポンプ回路は、電圧の正昇圧や負昇圧（反転）が可能であり、主に電流供給能力が必要のない場面で使用される。一般的なチャージポンプ回路では、フライングキャパシタの充放電用スイッチとしてダイオードが用いられる。ただし、ダイオードは順方向降下電圧が大きいので、出力電圧範囲が狭くなる。そのため、出力電圧範囲を広げる必要がある場合には、順方向降下電圧の大きいダイオードに代えて、より降下電圧の小さいＦＥＴ［field effect transistor］を用いた同期整流方式が採用されていた。
【０００３】
なお、本発明に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００８／０６５９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
同期整流方式のチャージポンプ回路では、複数設けられたＦＥＴのうち、同時にオンすべきでないＦＥＴが同時にオンしてしまうと、誤動作や効率低下を生じるおそれがある。そのため、適切にＦＥＴのオン／オフ制御を行うことが重要である。しかしながら、回路定数（特にフライングキャパシタの容量値）や素子レイアウト等を考慮して、ＦＥＴのオン／オフ制御を最適化することは困難であった。
【０００６】
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、容易にかつ適切にＦＥＴのオン／オフ制御を行うことが可能なチャージポンプ回路、及び、これを用いた電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係るチャージポンプ回路は、キャパシタの充放電用スイッチとして用いられるＦＥＴと、前記ＦＥＴに流れる電流または前記ＦＥＴの両端電圧に応じて検出信号を生成する検出部と、前記検出信号に応じて前記ＦＥＴの駆動信号を生成する駆動部と、を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成るチャージポンプ回路は、前記キャパシタの第１端と第１電圧の印加端との間に接続された第１ＦＥＴと、前記キャパシタの第１端と接地電圧の印加端との間に接続された第２ＦＥＴと、前記キャパシタの第２端と第２電圧の印加端との間に接続された第３ＦＥＴと、前記キャパシタの第２端と出力電圧の印加端との間に接続された第４ＦＥＴと、クロック信号を生成するオシレータと、前記クロック信号に応じて前記第１ＦＥＴと前記第２ＦＥＴの駆動信号を生成する第１駆動部と、前記第３ＦＥＴに流れる電流または前記第３ＦＥＴの両端電圧に応じて第１検出信号を生成する第１検出部と、前記第４ＦＥＴに流れる電流または前記第４ＦＥＴの両端電圧に応じて第２検出信号を生成する第２検出部と、前記第１検出信号に応じて前記第３ＦＥＴの駆動信号を生成する第２駆動部と、前記第２検出信号に応じて前記第４ＦＥＴの駆動信号を生成する第３駆動部と、を有する構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成るチャージポンプ回路において、前記第２駆動部は、前記第１検出信号と前記クロック信号の双方に応じて前記第３ＦＥＴの駆動信号を生成し、前記第３駆動部は、前記第２検出信号と前記クロック信号の双方に応じて前記第４ＦＥＴの駆動信号を生成する構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成るチャージポンプ回路は、前記第３ＦＥＴの駆動信号に応じて第１オフ検出信号を生成する第１オフ検出部と、前記第４ＦＥＴの駆動信号に応じて第２オフ検出信号を生成する第２オフ検出部と、前記第１オフ検出信号と前記第２オフ検出信号に応じて前記クロック信号に遅延を与える遅延部と、を有する構成（第４の構成）にするとよい。
【００１１】
また、上記第２〜第４いずれかの構成から成るチャージポンプ回路において、前記第１電圧と前記第２電圧は、いずれも正電圧である構成（第５の構成）にするとよい。
【００１２】
また、上記第５の構成から成るチャージポンプ回路において、前記第１ＦＥＴ、前記第３ＦＥＴ、及び、前記第４ＦＥＴはいずれもＰチャネル型であり、前記第２ＦＥＴはＮチャネル型である構成（第６の構成）にするとよい。
【００１３】
また、上記第２〜第４いずれかの構成から成るチャージポンプ回路において、前記第１電圧は正電圧であり、前記第２電圧は負電圧である構成（第７の構成）にするとよい。
【００１４】
また、上記第７の構成から成るチャージポンプ回路において、前記第１ＦＥＴはＰチャネル型であり、前記第２ＦＥＴ、前記第３ＦＥＴ、及び、前記第４ＦＥＴはいずれもＮチャネル型である構成（第８の構成）にするとよい。
【００１５】
また、上記第８の構成から成るチャージポンプ回路において、前記第１ＦＥＴと、前記第２ＦＥＴと、前記第１駆動部と、前記オシレータは、基板に接地電圧が印加された第１半導体装置に集積化されており、前記第３ＦＥＴと、前記第４ＦＥＴと、前記第１検出部と、前記第２検出部と、前記第２駆動部と、前記第３駆動部は、基板に負電圧が印加された第２半導体装置に集積化されている構成（第９の構成）にするとよい。
【００１６】
また、本発明に係る電源装置は、上記第１〜第９いずれかの構成から成るチャージポンプ回路を有する構成（第１０の構成）とされている。
【発明の効果】
【００１７】
本発明によれば、容易にかつ適切にＦＥＴのオン／オフ制御を行うことが可能なチャージポンプ回路、及び、これを用いた電源装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】チャージポンプ回路の第１実施形態（正出力型）を示す図
【図２】チャージポンプ回路１Ｘの一動作例を示すタイミングチャート
【図３】チャージポンプ回路の第２実施形態（正出力型）を示す図
【図４】チャージポンプ回路１Ｙの一動作例を示すタイミングチャート
【図５】チャージポンプ回路の第３実施形態（正出力型）を示す図
【図６】チャージポンプ回路１Ｚの一動作例を示すタイミングチャート
【図７】チャージポンプ回路の第４実施形態（負出力型）を示す図
【図８】チャージポンプ回路２Ｘの一動作例を示すタイミングチャート
【図９】チャージポンプ回路の第５実施形態（負出力型）を示す図
【図１０】チャージポンプ回路２Ｙの一動作例を示すタイミングチャート
【図１１】チャージポンプ回路の第６実施形態（負出力型）を示す図
【図１２】チャージポンプ回路２Ｚの一動作例を示すタイミングチャート
【発明を実施するための形態】
【００１９】
＜第１実施形態＞
図１は、チャージポンプ回路の第１実施形態（正出力型）を示す図である。第１実施形態のチャージポンプ回路１Ｘは、半導体装置１００と、フライングキャパシタＣ１と、出力キャパシタＣ２を有する。なお、チャージポンプ回路１Ｘを用いた電源装置は、ＬＣＤ−ＴＶ、ＰＤＰ−ＴＶ、ＤＶＤレコーダ、ＢＤレコーダなど、様々なアプリケーションの電源として利用することが可能である。
【００２０】
半導体装置１００には、ＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transitor］１０１と、ＮＭＯＳＦＥＴ［N channel type MOSFET］１０２と、ＰＭＯＳＦＥＴ１０３及び１０４と、オシレータ１０５と、インバータ１０６〜１０８と、コンパレータ１０９及び１１０と、が集積化されている。半導体装置１００の基板には、接地電圧ＧＮＤ（＝０Ｖ）が印加されている。
【００２１】
ＦＥＴ１０１のソースは、正電圧Ｖ１（＞０Ｖ）の印加端に接続されている。ＦＥＴ１０１及び１０２の各ドレインは、いずれもフライングキャパシタＣ１の第１端（スイッチ電圧ＳＷ１１の印加端）に接続されている。ＦＥＴ１０２のソースは、接地電圧ＧＮＤの印加端に接続されている。ＦＥＴ１０１及び１０２の各ゲートは、いずれもインバータ１０６の出力端（駆動信号Ｇ１０の印加端）に接続されている。インバータ１０６の入力端は、オシレータ１０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。
【００２２】
ＦＥＴ１０３のドレインは、正電圧Ｖ２（＞０Ｖ）の印加端に接続されている。ＦＥＴ１０３のソースとＦＥＴ１０４のドレインは、いずれもフライングキャパシタＣ１の第２端（スイッチ電圧ＳＷ１２の印加端）に接続されている。ＦＥＴ１０４のソースは、出力電圧ＯＵＴの印加端に接続されている。ＦＥＴ１０３及び１０４には、各々のドレインをアノードとし、各々のソースをカソードとするボディダイオード１０３Ｄ及び１０４Ｄが付随する。出力電圧ＯＵＴの印加端と接地電圧ＧＮＤの印加端との間には、出力キャパシタＣ２が接続されている。
【００２３】
コンパレータ１０９の非反転入力端（＋）は、ＦＥＴ１０３のドレインに接続されている。一方、コンパレータ１０９の反転入力端（−）は、ＦＥＴ１０３のソースに接続されている。コンパレータ１０９の出力端（検出信号Ｓ１１の印加端）は、インバータ１０７の入力端に接続されている。インバータ１０７の出力端（駆動信号Ｇ１１の印加端）は、ＦＥＴ１０３のゲートに接続されている。
【００２４】
コンパレータ１１０の非反転入力端（＋）は、ＦＥＴ１０４のドレインに接続されている。一方、コンパレータ１１０の反転入力端（−）は、ＦＥＴ１０４のソースに接続されている。コンパレータ１１０の出力端（検出信号Ｓ１２の印加端）は、インバータ１０８の入力端に接続されている。インバータ１０８の出力端（駆動信号Ｇ１２の印加端）は、ＦＥＴ１０４のゲートに接続されている。
【００２５】
ＦＥＴ１０１〜１０４は、いずれもフライングキャパシタＣ１の充放電用スイッチとして用いられる。ＦＥＴ１０１は、フライングキャパシタＣ１の第１端と正電圧Ｖ１の印加端との間に接続された第１ＦＥＴに相当する。ＦＥＴ１０２は、フライングキャパシタＣ１の第１端と接地電圧ＧＮＤの印加端との間に接続された第２ＦＥＴに相当する。ＦＥＴ１０３は、フライングキャパシタＣ１の第２端と正電圧Ｖ２の印加端との間に接続された第３ＦＥＴに相当する。ＦＥＴ１０４は、フライングキャパシタＣ１の第２端と出力電圧ＯＵＴの印加端との間に接続された第４ＦＥＴに相当する。
【００２６】
オシレータ１０５は、一定周波数のクロック信号ＣＬＫを生成する。
【００２７】
インバータ１０６は、クロック信号ＣＬＫに応じてＦＥＴ１０１及び１０２の駆動信号Ｇ１０を生成する第１駆動部に相当する。駆動信号Ｇ１０は、クロック信号ＣＬＫの論理反転信号となる。
【００２８】
インバータ１０７は、コンパレータ１０９から入力される検出信号Ｓ１１に応じてＦＥＴ１０３の駆動信号Ｇ１１を生成する第２駆動部に相当する。駆動信号Ｇ１１は、検出信号Ｓ１１の論理反転信号となる。
【００２９】
インバータ１０８は、コンパレータ１１０から入力される検出信号Ｓ１２に応じてＦＥＴ１０４の駆動信号Ｇ１２を生成する第３駆動部に相当する。駆動信号Ｇ１２は、検出信号Ｓ１２の論理反転信号となる。
【００３０】
コンパレータ１０９は、ＦＥＴ１０３の両端電圧Ｖ１１（＝Ｖ２−ＳＷ１２）に応じて検出信号Ｓ１１を生成する第１検出部に相当する。検出信号Ｓ１１は、ＦＥＴ１０３の両端電圧Ｖ１１が閾値電圧を上回っているときにハイレベルとなり、閾値電圧を下回っているときにローレベルとなる。すなわち、検出信号Ｓ１１は、正電圧Ｖ２の印加端からスイッチ電圧ＳＷ１２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にハイレベルとなり、逆に、スイッチ電圧ＳＷ１２の印加端から正電圧Ｖ２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にローレベルとなる。なお、ＦＥＴ１０３またはボディダイオード１０３Ｄを介して流れる電流の向きを検出する手法は、ＦＥＴ１０３の両端電圧Ｖ１１を監視する構成に限定されるものではなく、他の構成（例えばセンス抵抗の両端電圧を監視する構成）を採用しても構わない。
【００３１】
コンパレータ１１０は、ＦＥＴ１０４の両端電圧Ｖ１２（＝ＳＷ１２−ＯＵＴ）に応じて検出信号Ｓ１２を生成する第２検出部に相当する。検出信号Ｓ１２は、ＦＥＴ１０４の両端電圧Ｖ１２が閾値電圧を上回っているときにハイレベルとなり、閾値電圧を下回っているときにローレベルとなる。すなわち、検出信号Ｓ１２は、スイッチ電圧ＳＷ１２の印加端から出力電圧ＯＵＴの印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にハイレベルとなり、逆に、出力電圧ＯＵＴの印加端からスイッチ電圧ＳＷ１２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にローレベルとなる。なお、ＦＥＴ１０４またはボディダイオード１０４Ｄを介して流れる電流の向きを検出する手法は、ＦＥＴ１０４の両端電圧Ｖ１２を監視する構成に限定されるものではなく、他の構成（例えばセンス抵抗の両端電圧を監視する構成）を採用しても構わない。
【００３２】
まず、チャージポンプ回路１Ｘの基本動作について概略的に説明する。ＦＥＴ１０１及び１０４がオフとなり、ＦＥＴ１０２及び１０３がオンとなる第１フェイズ（充電フェイズ）では、正電圧Ｖ２の印加端から、ＦＥＴ１０３、フライングキャパシタＣ１、及び、ＦＥＴ１０２を介して、接地電圧ＧＮＤの印加端に至る経路を流れる電流によって、フライングキャパシタＣ１の充電が行われる。このとき、スイッチ電圧ＳＷ１１は、ほぼ接地電圧ＧＮＤ（より正確には、接地電圧ＧＮＤにＦＥＴ１０２の降下電圧を足し合わせた電圧）となり、スイッチ電圧ＳＷ１２は、ほぼ正電圧Ｖ２（より正確には、正電圧Ｖ２からＦＥＴ１０３の降下電圧を差し引いた電圧）となる。従って、フライングキャパシタＣ１には、スイッチ電圧ＳＷ１１とスイッチ電圧ＳＷ１２との差分電圧（ほぼ正電圧Ｖ２）に相当する電荷が蓄えられる。
【００３３】
その後、ＦＥＴ１０１及び１０４がオンとなり、ＦＥＴ１０２及び１０３がオフとなる第２フェイズ（放電フェイズ／電荷転送フェイズ）では、正電圧Ｖ１の印加端から、ＦＥＴ１０１、フライングキャパシタＣ１、及び、ＦＥＴ１０４を介して、出力電圧ＯＵＴの印加端に至る経路が導通されて、フライングキャパシタＣ１の放電（出力キャパシタＣ２への電荷転送）が行われる。このとき、スイッチ電圧ＳＷ１１は、ほぼ正電圧Ｖ１（より正確には、正電圧Ｖ１にＦＥＴ１０１の降下電圧を足し合わせた電圧）となり、スイッチ電圧ＳＷ１２は、スイッチ電圧ＳＷ１１にフライングキャパシタＣ１の両端電圧を足し合わせた電圧（ほぼＶ１＋Ｖ２）となる。
【００３４】
従って、チャージポンプ回路１Ｘでは、ＦＥＴ１０１〜１０４をオン／オフさせてフライングキャパシタＣ１の充放電を繰り返すことにより、正電圧Ｖ１及びＶ２を足し合わせた正の出力電圧ＯＵＴ（＝Ｖ１＋Ｖ２）を生成することができる。
【００３５】
次に、ＦＥＴ１０１〜１０４のオン／オフ制御について詳細に説明する。図２は、チャージポンプ回路１Ｘの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、駆動信号Ｇ１０、スイッチ電圧ＳＷ１１及びＳＷ１２、検出信号Ｓ１１及びＳ１２、並びに、駆動信号Ｇ１１及びＧ１２が描写されている。
【００３６】
図２の例では、時刻ｔ１１まで、ＦＥＴ１０１及び１０４がオンされており、ＦＥＴ１０２及び１０３がオフされている。この状態は先述の第２フェイズに相当し、スイッチ電圧ＳＷ１２の印加端からＦＥＴ１０４を介する経路で出力電圧ＯＵＴの印加端に向けた電流が流れている。このとき、スイッチ電圧ＳＷ１２は、出力電圧ＯＵＴにＦＥＴ１０４の降下電圧を足し合わせた電圧となっている。
【００３７】
時刻ｔ１１において、クロック信号ＣＬＫがハイレベルからローレベルに立ち下がると駆動信号Ｇ１０がローレベルからハイレベルに立ち上がるので、ＦＥＴ１０１がオフし、ＦＥＴ１０２がオンする。その結果、フライングキャパシタＣ１の第１端がＦＥＴ１０２を介して接地電圧ＧＮＤの印加端に導通されるので、スイッチ電圧ＳＷ１１が低下し始める。また、スイッチ電圧ＳＷ１２についても、フライングキャパシタＣ１の電荷保存則に従い、スイッチ電圧ＳＷ１１と同様の挙動で低下し始める。
【００３８】
スイッチ電圧ＳＷ１２の低下に伴い、時刻ｔ１２において、ＦＥＴ１０４の両端電圧Ｖ１２（＝ＳＷ１２−ＯＵＴ）がコンパレータ１１０の閾値電圧を下回ると、検出信号Ｓ１２がハイレベルからローレベルに切り替わる。すなわち、出力電圧ＯＵＴの印加端からＦＥＴ１０４を介する経路でスイッチ電圧ＳＷ１２の印加端に向けて電流が逆流し始めたとき（または電流が逆流し得る状態となったとき）に、検出信号Ｓ１２がハイレベルからローレベルに切り替わる。その結果、ＦＥＴ１０４の駆動信号Ｇ１２がローレベルからハイレベルに切り替わり、ＦＥＴ１０４がオフとなる。従って、ＦＥＴ１０４に流れる逆流電流を遅滞なく遮断することができる。
【００３９】
スイッチ電圧ＳＷ１２がさらに低下し、時刻ｔ１３において、ＦＥＴ１０３の両端電圧Ｖ１１（＝Ｖ２−ＳＷ１２）がコンパレータ１０９の閾値電圧を上回ると、検出信号Ｓ１１がローレベルからハイレベルに切り替わる。すなわち、正電圧Ｖ２の印加端からボディダイオード１０３Ｄを介する経路でスイッチ電圧ＳＷ１２の印加端に向けて電流が流れ始めたとき（または同方向に電流が流れ得る状態となったとき）に、検出信号Ｓ１１がローレベルからハイレベルに切り替わる。その結果、ＦＥＴ１０３の駆動信号Ｇ１１がハイレベルからローレベルに切り替わり、ＦＥＴ１０３がオンとなる。この状態は先述の第１フェイズに相当し、正電圧Ｖ２の印加端から、ＦＥＴ１０３、フライングキャパシタＣ１、及び、ＦＥＴ１０２を介して、接地電圧ＧＮＤの印加端に至る経路で電流が流れ始める。このとき、スイッチ電圧ＳＷ１２は、正電圧Ｖ２からＦＥＴ１０３の降下電圧を差し引いた電圧となる。
【００４０】
なお、ＦＥＴ１０３が十分にオンするまでの間、ＦＥＴ１０３よりも順方向電圧の大きいボディダイオード１０３Ｄを介して電流が流れるので、スイッチ電圧ＳＷ１２（及びＳＷ１１）にはアンダーシュートが生じる。ただし、このような状態は短期間であるので、チャージポンプ回路１Ｘの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００４１】
その後、時刻ｔ１４において、クロック信号ＣＬＫがローレベルからハイレベルに立ち上がると駆動信号Ｇ１０がハイレベルからローレベルに立ち下がるので、ＦＥＴ１０１がオンし、ＦＥＴ１０２がオフする。その結果、フライングキャパシタＣ１の第１端がＦＥＴ１０１を介して正電圧Ｖ１の印加端に導通されるので、スイッチ電圧ＳＷ１１が上昇し始める。また、スイッチ電圧ＳＷ１２についても、フライングキャパシタＣ１の電荷保存則に従い、スイッチ電圧ＳＷ１１と同様の挙動で上昇し始める。
【００４２】
スイッチ電圧ＳＷ１２の上昇に伴い、時刻ｔ１５において、ＦＥＴ１０３の両端電圧Ｖ１１（＝Ｖ２−ＳＷ１２）がコンパレータ１０９の閾値電圧を下回ると、検出信号Ｓ１１がハイレベルからローレベルに切り替わる。すなわち、スイッチ電圧ＳＷ１２の印加端からＦＥＴ１０３を介する経路で正電圧Ｖ２の印加端に向けて電流が逆流し始めたとき（または電流が逆流し得る状態となったとき）に、検出信号Ｓ１１がハイレベルからローレベルに切り替わる。その結果、ＦＥＴ１０３の駆動信号Ｇ１１がローレベルからハイレベルに切り替わり、ＦＥＴ１０３がオフとなる。従って、ＦＥＴ１０３に流れる逆流電流を遅滞なく遮断することができる。
【００４３】
スイッチ電圧ＳＷ１２がさらに上昇し、時刻ｔ１６において、ＦＥＴ１０４の両端電圧Ｖ１２（＝ＳＷ１２−ＯＵＴ）がコンパレータ１１０の閾値電圧を上回ると、検出信号Ｓ１２がローレベルからハイレベルに切り替わる。すなわち、スイッチ電圧ＳＷ１２の印加端からボディダイオード１０４Ｄを介する経路で出力電圧ＯＵＴの印加端に向けて電流が流れ始めたとき（または同方向に電流が流れ得る状態となったとき）に、検出信号Ｓ１２がローレベルからハイレベルに切り替わる。その結果、ＦＥＴ１０４の駆動信号Ｇ１２がハイレベルからローレベルに切り替わり、ＦＥＴ１０４がオンとなる。この状態は先の第２フェイズに相当し、スイッチ電圧ＳＷ１２の印加端からＦＥＴ１０４を介する経路で出力電圧ＯＵＴの印加端に向けた電流が流れ始める。このとき、スイッチ電圧ＳＷ１２は、出力電圧ＯＵＴにＦＥＴ１０４の降下電圧を足し合わせた電圧となる。
【００４４】
なお、ＦＥＴ１０４が十分にオンするまでの間、ＦＥＴ１０４よりも順方向電圧の大きいボディダイオード１０４Ｄを介して電流が流れるので、スイッチ電圧ＳＷ１２（及びＳＷ１１）にはオーバーシュートが生じる。ただし、このような状態は短期間であるので、チャージポンプ回路１Ｘの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００４５】
上記で説明したように、第１実施形態のチャージポンプ回路１Ｘでは、ＦＥＴ１０３及び１０４について、意図した方向に電流が流れる状態となった方がオンされて、意図とは逆方向に電流が流れる状態となった方がオフされる。従って、ＦＥＴ１０１及び１０２のスイッチング途中でＦＥＴ１０３及び１０４がオンされることはないので、ＦＥＴ１０１とＦＥＴ１０３の同時オンやＦＥＴ１０２とＦＥＴ１０４の同時オンを確実に防止することができる。また、第１実施形態のチャージポンプ回路１Ｘであれば、必ず、ＦＥＴ１０３及び１０４の一方がオフされてから他方がオンされるので、ＦＥＴ１０３とＦＥＴ１０４の同時オンも確実に防止することができる。
【００４６】
このように、第１実施形態のチャージポンプ回路１Ｘであれば、各ＦＥＴのオン／オフタイミングに予め一定の遅延を与えておく遅延生成方式や、一方のＦＥＴのゲート電圧がオフレベルに切り替えられたことを確認して他方のＦＥＴのゲート電圧をオンレベルに切り替えるゲート電圧モニタ方式と比べて、配線の寄生容量や駆動回路の遅延ばらつきに依ることなく、容易にかつ適切にＦＥＴのオン／オフ制御を行うことが可能となる。
【００４７】
特に、フライングキャパシタの容量値に応じてスイッチ電圧の挙動が大きく変動する正出力型チャージポンプ回路の誤動作や効率低下を解消するためには、遅延生成方式やゲート電圧モニタ方式ではなく、第１実施形態の構成を採用することが望ましい。
【００４８】
＜第２実施形態＞
図３は、チャージポンプ回路の第２実施形態（正出力型）を示す図である。第２実施形態のチャージポンプ回路１Ｙは、基本的に第１実施形態と同様の構成であり、インバータ１０７及び１０８に代えて、ＯＲゲート１１１とＮＡＮＤゲート１１２を設けた点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分についてのみ重点的な説明を行うことにする。
【００４９】
ＯＲゲート１１１の第１反転入力端は、コンパレータ１０９の出力端（検出信号Ｓ１１の印加端）に接続されている。ＯＲゲート１１１の第２入力端は、オシレータ１０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。ＯＲゲート１１１の出力端（駆動信号Ｇ１１の印加端）は、ＦＥＴ１０３のゲートに接続されている。ＯＲゲート１１１は、コンパレータ１０９から入力される検出信号Ｓ１１とオシレータ１０５から入力されるクロック信号ＣＬＫの双方に応じてＦＥＴ１０３の駆動信号Ｇ１１を生成する第２駆動部に相当する。駆動信号Ｇ１１は、検出信号Ｓ１１がハイレベルでクロック信号ＣＬＫがローレベルであるときにローレベルとなり、その余の場合にハイレベルとなる。
【００５０】
ＮＡＮＤゲート１１２の第１入力端は、コンパレータ１１０の出力端（検出信号Ｓ１２の印加端）に接続されている。ＮＡＮＤゲート１１２の第２入力端は、オシレータ１０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。ＮＡＮＤゲート１１２の出力端（駆動信号Ｇ１２の印加端）は、ＦＥＴ１０４のゲートに接続されている。ＮＡＮＤゲート１１２は、コンパレータ１１０から入力される検出信号Ｓ１２とオシレータ１０５から入力されるクロック信号ＣＬＫの双方に応じてＦＥＴ１０４の駆動信号Ｇ１２を生成する第３駆動部に相当する。駆動信号Ｇ１２は、検出信号Ｓ１２とクロック信号ＣＬＫがいずれもハイレベルであるときにローレベルとなり、その余の場合にハイレベルとなる。
【００５１】
図４は、チャージポンプ回路１Ｙの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、駆動信号Ｇ１０、スイッチ電圧ＳＷ１１及びＳＷ１２、検出信号Ｓ１１及びＳ１２、並びに、駆動信号Ｇ１１及びＧ１２が描写されている。
【００５２】
チャージポンプ回路１Ｙの動作について、特に注目すべき点は、駆動信号Ｇ１１及びＧ１２の立上げタイミング、すなわち、ＦＥＴ１０３及び１０４のオフタイミングである。図４で示すように、チャージポンプ回路１Ｙでは、クロック信号ＣＬＫの立下がりエッジ（時刻ｔ１１など）をトリガとして駆動信号Ｇ１２が立ち上がり、クロック信号ＣＬＫの立上がりエッジ（時刻ｔ１４など）をトリガとして駆動信号Ｇ１１が立ち上がる。
【００５３】
このように、第２実施形態のチャージポンプ回路１Ｙでは、ＦＥＴ１０３及び１０４に逆流電流が流れ始める前にＦＥＴ１０３及び１０４をオフさせる構成が採用されている。従って、ＦＥＴ１０３及び１０４に逆流電流が流れることはないので、チャージポンプ回路１Ｙの誤動作や効率低下をより確実に防止することが可能となる。
【００５４】
なお、チャージポンプ回路１Ｙでは、ＦＥＴ１０３の両端電圧Ｖ１１がコンパレータ１０９の閾値電圧を上回っている状態のまま、ＦＥＴ１０３がオフされるので、ボディダイオード１０３Ｄに電流が流れてスイッチ電圧ＳＷ１２（及びＳＷ１１）のアンダーシュートを生じる場合がある。同様に、チャージポンプ回路１Ｙでは、ＦＥＴ１０４の両端電圧Ｖ１２がコンパレータ１１０の閾値電圧を上回っている状態のまま、ＦＥＴ１０４がオフされるので、ボディダイオード１０４Ｄに電流が流れてスイッチ電圧ＳＷ１２（及びＳＷ１１）のオーバーシュートを生じる場合がある。ただし、このような状態はいずれも短期間であるので、チャージポンプ回路１Ｙの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００５５】
＜第３実施形態＞
図５は、チャージポンプ回路の第３実施形態（正出力型）を示す図である。第３実施形態のチャージポンプ回路１Ｚは、基本的に第２実施形態と同様の構成であり、オフ検出部１１３及び１１４と遅延部１１５を追加した点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図３と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分についてのみ重点的な説明を行うことにする。
【００５６】
オフ検出部１１３は、ＦＥＴ１０３の駆動信号Ｇ１１に応じてオフ検出信号Ｄ１１を生成する。オフ検出信号Ｄ１１は、駆動信号Ｇ１１がオフ検出用の閾値電圧を上回っていればハイレベルとなり、下回っていればローレベルとなる。
【００５７】
オフ検出部１１４は、ＦＥＴ１０４の駆動信号Ｇ１２に応じてオフ検出信号Ｄ１２を生成する。オフ検出信号Ｄ１２は、駆動信号Ｇ１２がオフ検出用の閾値電圧を上回っていればハイレベルとなり、下回っていればローレベルとなる。
【００５８】
遅延部１１５は、オフ検出信号Ｄ１１及びＤ１２に応じてクロック信号ＣＬＫに遅延を与える。具体的に述べると、遅延部１１５は、オフ検出信号Ｄ１１がハイレベルに切り替わるまでクロック信号ＣＬＫの立上がりを遅らせ、また、オフ検出信号Ｄ１２がハイレベルに切り替わるまでクロック信号ＣＬＫの立下りを遅らせる。なお、遅延部１１５で遅延が与えられたクロック信号ＣＬＫは、インバータ１０６に送出される。
【００５９】
図６は、チャージポンプ回路１Ｚの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫと駆動信号Ｇ１０〜Ｇ１２が描写されている。第３実施形態のチャージポンプ回路１Ｚであれば、配線の寄生容量や駆動回路の遅延ばらつきに依ることなく、第１フェイズ（ＰＨＡＳＥ１）から第２フェイズ（ＰＨＡＳＥ２）へ移行する際には、まずＦＥＴ１０３をオフし、次いでＦＥＴ１０１をオンしてＦＥＴ１０２をオフしてから、最後にＦＥＴ１０４をオンするという一連のシーケンスを実現し、逆に、第２フェイズ（ＰＨＡＳＥ２）から第１フェイズ（ＰＨＡＳＥ１）へ移行する際には、まずＦＥＴ１０４をオフし、次いでＦＥＴ１０１をオフしてＦＥＴ１０２をオンしてから、最後にＦＥＴ１０３をオンするという一連のシーケンスを実現することが可能となる。
【００６０】
＜第４実施形態＞
図７は、チャージポンプ回路の第４実施形態（負出力型）を示す図である。第４実施形態のチャージポンプ回路２Ｘは、半導体装置２００Ａと、半導体装置２００Ｂと、フライングキャパシタＣ１と、出力キャパシタＣ２と、を有する。なお、チャージポンプ回路２Ｘを用いた電源装置は、ＬＣＤ−ＴＶ、ＰＤＰ−ＴＶ、ＤＶＤレコーダ、ＢＤレコーダなど、様々なアプリケーションの電源として利用することが可能である。
【００６１】
半導体装置２００Ａには、ＰＭＯＳＦＥＴ２０１、ＮＭＯＳＦＥＴ２０２、オシレータ２０５、及び、インバータ２０６が集積化されている。半導体装置２００Ａの基板には、接地電圧ＧＮＤ（＝０Ｖ）が印加されている。
【００６２】
半導体装置２００Ｂには、ＮＭＯＳＦＥＴ２０３及び２０４と、ドライバ２０７及び２０８と、コンパレータ２０９及び２１０が集積化されている。半導体装置２００Ｂの基板には、負電圧ＮＶ（＜０Ｖ）が印加されている。
【００６３】
ＦＥＴ２０１のソースは、正電圧Ｖ１（＞０Ｖ）の印加端に接続されている。ＦＥＴ２０１及び２０２の各ドレインは、いずれもフライングキャパシタＣ１の第１端（スイッチ電圧ＳＷ２１の印加端）に接続されている。ＦＥＴ２０２のソースは、接地電圧ＧＮＤの印加端に接続されている。ＦＥＴ２０１及び２０２の各ゲートは、いずれもインバータ２０６の出力端（駆動信号Ｇ２０の印加端）に接続されている。インバータ２０６の入力端は、オシレータ２０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。
【００６４】
ＦＥＴ２０３のドレインは、負電圧Ｖ２（＜０Ｖ）の印加端に接続されている。ＦＥＴ２０３のソースとＦＥＴ２０４のドレインは、いずれもフライングキャパシタＣ１の第２端（スイッチ電圧ＳＷ２２の印加端）に接続されている。ＦＥＴ２０４のソースは、出力電圧ＯＵＴの印加端に接続されている。ＦＥＴ２０３及び２０４には、各々のソースをアノードとし、各々のドレインをカソードとするボディダイオード２０３Ｄ及び２０４Ｄが付随する。出力電圧ＯＵＴの印加端と接地電圧ＧＮＤの印加端との間には、出力キャパシタＣ２が接続されている。
【００６５】
コンパレータ２０９の非反転入力端（＋）はＦＥＴ２０３のソースに接続されている。一方、コンパレータ２０９の反転入力端（−）は、ＦＥＴ１０３のドレインに接続されている。コンパレータ２０９の出力端（検出信号Ｓ２１の印加端）は、ドライバ２０７の入力端に接続されている。インバータ２０７の出力端（駆動信号Ｇ２１の印加端）は、ＦＥＴ２０３のゲートに接続されている。
【００６６】
コンパレータ２１０の非反転入力端（＋）はＦＥＴ２０４のソースに接続されている。一方、コンパレータ２１０の反転入力端（−）は、ＦＥＴ２０４のドレインに接続されている。コンパレータ２１０の出力端（検出信号Ｓ２２の印加端）は、ドライバ２０８の入力端に接続されている。ドライバ２０８の出力端（駆動信号Ｇ２２の印加端）は、ＦＥＴ２０４のゲートに接続されている。
【００６７】
ＦＥＴ２０１〜２０４は、いずれもフライングキャパシタＣ１の充放電用スイッチとして用いられる。ＦＥＴ２０１は、フライングキャパシタＣ１の第１端と正電圧Ｖ１の印加端との間に接続された第１ＦＥＴに相当する。ＦＥＴ２０２は、フライングキャパシタＣ１の第１端と接地電圧ＧＮＤの印加端との間に接続された第２ＦＥＴに相当する。ＦＥＴ２０３は、フライングキャパシタＣ１の第２端と負電圧Ｖ２の印加端との間に接続された第３ＦＥＴに相当する。ＦＥＴ２０４は、フライングキャパシタＣ１の第２端と出力電圧ＯＵＴの印加端との間に接続された第４ＦＥＴに相当する。
【００６８】
オシレータ２０５は、一定周波数のクロック信号ＣＬＫを生成する。
【００６９】
インバータ２０６は、クロック信号ＣＬＫに応じてＦＥＴ２０１及び２０２の駆動信号Ｇ２０を生成する第１駆動部に相当する。駆動信号Ｇ２０は、クロック信号ＣＬＫの論理反転信号となる。
【００７０】
ドライバ２０７は、コンパレータ２０９から入力される検出信号Ｓ２１に応じてＦＥＴ２０３の駆動信号Ｇ２１を生成する第２駆動部に相当する。駆動信号Ｇ２１は、検出信号Ｓ２１と同一の論理信号となる。
【００７１】
ドライバ２０８は、コンパレータ２１０から入力される検出信号Ｓ２２に応じてＦＥＴ２０４の駆動信号Ｇ２２を生成する第３駆動部に相当する。駆動信号Ｇ２２は、検出信号Ｓ２２と同一の論理信号となる。
【００７２】
コンパレータ２０９は、ＦＥＴ２０３の両端電圧Ｖ２１（＝ＳＷ２２−Ｖ２）に応じて検出信号Ｓ２１を生成する第１検出部に相当する。検出信号Ｓ２１は、ＦＥＴ２０３の両端電圧Ｖ２１が閾値電圧を上回っているときにハイレベルとなり、閾値電圧を下回っているときにローレベルとなる。すなわち、検出信号Ｓ２１は、スイッチ電圧ＳＷ２２の印加端から負電圧Ｖ２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にハイレベルとなり、逆に、負電圧Ｖ２の印加端からスイッチ電圧ＳＷ２２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にローレベルとなる。なお、ＦＥＴ２０３またはボディダイオード２０３Ｄを介して流れる電流の向きを検出する手法は、ＦＥＴ２０３の両端電圧Ｖ２１を監視する構成に限定されるものではなく、他の構成（例えばセンス抵抗の両端電圧を監視する構成）を採用しても構わない。
【００７３】
コンパレータ２１０は、ＦＥＴ２０４の両端電圧Ｖ２２（＝ＯＵＴ−ＳＷ２２）に応じて検出信号Ｓ２２を生成する第２検出部に相当する。検出信号Ｓ２２は、ＦＥＴ２０４の両端電圧Ｖ２２が閾値電圧を上回っているときにハイレベルとなり、閾値電圧を下回っているときにローレベルとなる。すなわち、検出信号Ｓ２２は、出力電圧ＯＵＴの印加端からスイッチ電圧ＳＷ２２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にハイレベルとなり、逆に、スイッチ電圧ＳＷ２２の印加端から出力電圧ＯＵＴの印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にローレベルとなる。なお、ＦＥＴ２０４またはボディダイオード２０４Ｄを介して流れる電流の向きを検出する手法は、ＦＥＴ２０４の両端電圧Ｖ２２を監視する構成に限定されるものではなく、他の構成（例えばセンス抵抗の両端電圧を監視する構成）を採用しても構わない。
【００７４】
まず、チャージポンプ回路２Ｘの基本動作について概略的に説明する。ＦＥＴ２０２及び２０４がオフとなり、ＦＥＴ２０１及び２０３がオンとなる第１フェイズ（充電フェイズ）では、正電圧Ｖ１の印加端から、ＦＥＴ２０１、フライングキャパシタＣ１、及び、ＦＥＴ２０３を介して、負電圧Ｖ２の印加端に至る経路を流れる電流によって、フライングキャパシタＣ１の充電が行われる。このとき、スイッチ電圧ＳＷ２１は、ほぼ正電圧Ｖ１（より正確には、正電圧Ｖ１からＦＥＴ２０１の降下電圧を差し引いた電圧）となり、スイッチ電圧ＳＷ２２は、ほぼ負電圧Ｖ２（より正確には、負電圧Ｖ２にＦＥＴ２０３の降下電圧を足し合わせた電圧）となる。従って、フライングキャパシタＣ１には、スイッチ電圧ＳＷ２１とスイッチ電圧ＳＷ２２との差分電圧（ほぼＶ１−Ｖ２）に相当する電荷が蓄えられる。
【００７５】
その後、ＦＥＴ２０２及び２０４がオンとなり、ＦＥＴ２０１及び２０３がオフとなる第２フェイズ（放電フェイズ／電荷転送フェイズ）では、接地電圧ＧＮＤの印加端から、ＦＥＴ２０２、フライングキャパシタＣ１、及び、ＦＥＴ２０４を介して、出力電圧ＯＵＴの印加端に至る経路が導通されて、フライングキャパシタＣ１の放電（出力キャパシタＣ２への電荷転送）が行われる。このとき、スイッチ電圧ＳＷ２１は、ほぼ接地電圧ＧＮＤ（より正確には、接地電圧ＧＮＤにＦＥＴ２０２の降下電圧を足し合わせた電圧）となり、スイッチ電圧ＳＷ２２は、スイッチ電圧ＳＷ２１からフライングキャパシタＣ１の両端電圧を差し引いた電圧（ほぼＶ２−Ｖ１）となる。
【００７６】
従って、チャージポンプ回路２Ｘでは、ＦＥＴ２０１〜２０４をオン／オフさせてフライングキャパシタＣ１の充放電を繰り返すことにより、負電圧Ｖ２から正電圧Ｖ１を差し引いた負の出力電圧ＯＵＴ（＝Ｖ２−Ｖ１）を生成することができる。
【００７７】
次に、ＦＥＴ２０１〜２０４のオン／オフ制御について詳細に説明する。図８は、チャージポンプ回路２Ｘの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、駆動信号Ｇ２０、スイッチ電圧ＳＷ２１及びＳＷ２２、検出信号Ｓ２１及びＳ２２、並びに、駆動信号Ｇ２１及びＧ２２が描写されている。
【００７８】
図８の例では、時刻ｔ２１まで、ＦＥＴ２０２及び２０４がオンされており、ＦＥＴ２０１及び２０３がオフされている。この状態は先述の第２フェイズに相当し、出力電圧ＯＵＴの印加端からＦＥＴ２０４を介する経路でスイッチ電圧ＳＷ２２の印加端に向けた電流が流れている。このとき、スイッチ電圧ＳＷ２２は、出力電圧ＯＵＴからＦＥＴ２０４の降下電圧を差し引いた電圧となっている。
【００７９】
時刻ｔ２１において、クロック信号ＣＬＫがローレベルからハイレベルに立ち上がると駆動信号Ｇ２０がハイレベルからローレベルに立ち下がるので、ＦＥＴ２０１がオンし、ＦＥＴ２０２がオフする。その結果、フライングキャパシタＣ１の第１端がＦＥＴ２０１を介して正電圧Ｖ１の印加端に導通されるので、スイッチ電圧ＳＷ２１が上昇し始める。また、スイッチ電圧ＳＷ２２についても、フライングキャパシタＣ１の電荷保存則に従って、スイッチ電圧ＳＷ２１と同様の挙動で上昇し始める。
【００８０】
スイッチ電圧ＳＷ２２の上昇に伴い、時刻ｔ２２において、ＦＥＴ２０４の両端電圧Ｖ２２（＝ＯＵＴ−ＳＷ２２）がコンパレータ２１０の閾値電圧を下回ると、検出信号Ｓ２２がハイレベルからローレベルに切り替わる。すなわち、スイッチ電圧ＳＷ２２の印加端からＦＥＴ２０４を介する経路で出力電圧ＯＵＴの印加端に向けて電流が逆流し始めたとき（または電流が逆流し得る状態となったとき）に、検出信号Ｓ２２がハイレベルからローレベルに切り替わる。その結果、ＦＥＴ２０４の駆動信号Ｇ２２がハイレベルからローレベルに切り替わり、ＦＥＴ２０４がオフとなる。従って、ＦＥＴ２０４に流れる逆流電流を遅滞なく遮断することができる。
【００８１】
スイッチ電圧ＳＷ２２がさらに低下し、時刻ｔ２３において、ＦＥＴ２０３の両端電圧Ｖ２１（＝ＳＷ２２−Ｖ２）がコンパレータ２０９の閾値電圧を上回ると、検出信号Ｓ２１がローレベルからハイレベルに切り替わる。すなわち、スイッチ電圧ＳＷ２２の印加端からボディダイオード２０３Ｄを介する経路で負電圧Ｖ２の印加端に向けて電流が流れ始めたとき（または同方向に電流が流れ得る状態となったとき）に、検出信号Ｓ２１がローレベルからハイレベルに切り替わる。その結果、ＦＥＴ２０３の駆動信号Ｇ２１がローレベルからハイレベルに切り替わり、ＦＥＴ２０３がオンとなる。この状態は先述の第１フェイズに相当し、正電圧Ｖ１の印加端から、ＦＥＴ２０１、フライングキャパシタＣ１、及び、ＦＥＴ２０３を介して、負電圧Ｖ２の印加端に至る経路で電流が流れ始める。このとき、スイッチ電圧ＳＷ２２は、負電圧Ｖ２にＦＥＴ２０３の降下電圧を足し合わせた電圧となる。
【００８２】
なお、ＦＥＴ２０３が十分にオンするまでの間、ＦＥＴ２０３よりも順方向電圧の大きいボディダイオード２０３Ｄを介して電流が流れるので、スイッチ電圧ＳＷ２２（及びＳＷ２１）にはオーバーシュートが生じる。ただし、このような状態は短期間であるので、チャージポンプ回路２Ｘの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００８３】
その後、時刻ｔ２４において、クロック信号ＣＬＫがハイレベルからローレベルに立ち下がると駆動信号Ｇ２０がローレベルからハイレベルに立ち下がるので、ＦＥＴ２０１がオフし、ＦＥＴ２０２がオンする。その結果、フライングキャパシタＣ１の第１端がＦＥＴ２０２を介して接地電圧ＧＮＤの印加端に導通されるので、スイッチ電圧ＳＷ２１が低下し始める。また、スイッチ電圧ＳＷ２２についても、フライングキャパシタＣ１の電荷保存則に従い、スイッチ電圧ＳＷ２１と同様の挙動で低下し始める。
【００８４】
スイッチ電圧ＳＷ２２の低下に伴い、時刻ｔ２５において、ＦＥＴ２０３の両端電圧Ｖ２１（＝ＳＷ２２−Ｖ２）がコンパレータ２０９の閾値電圧を下回ると、検出信号Ｓ２１がハイレベルからローレベルに切り替わる。すなわち、負電圧Ｖ２の印加端からＦＥＴ２０３を介する経路でスイッチ電圧ＳＷ２２の印加端に向けて電流が逆流し始めたとき（または電流が逆流し得る状態となったとき）に、検出信号Ｓ２１がハイレベルからローレベルに切り替わる。その結果、ＦＥＴ２０３の駆動信号Ｇ２１がハイレベルからローレベルに切り替わり、ＦＥＴ２０３がオフとなる。従って、ＦＥＴ２０３に流れる逆流電流を遅滞なく遮断することができる。
【００８５】
スイッチ電圧ＳＷ２２がさらに低下し、時刻ｔ２６において、ＦＥＴ２０４の両端電圧Ｖ２２（＝ＯＵＴ−ＳＷ２２）がコンパレータ２１０の閾値電圧を上回ると、検出信号Ｓ２２がローレベルからハイレベルに切り替わる。すなわち、出力電圧ＯＵＴの印加端からボディダイオード２０４Ｄを介する経路でスイッチ電圧ＳＷ２２の印加端に向けて電流が流れ始めたとき（または同方向に電流が流れ得る状態となったとき）に、検出信号Ｓ２２がローレベルからハイレベルに切り替わる。その結果、ＦＥＴ２０４の駆動信号Ｇ２２がローレベルからハイレベルに切り替わり、ＦＥＴ２０４がオンとなる。この状態は先の第２フェイズに相当し、出力電圧ＯＵＴの印加端からＦＥＴ２０４を介する経路でスイッチ電圧ＳＷ２２の印加端に向けた電流が流れ始める。このとき、スイッチ電圧ＳＷ２２は、出力電圧ＯＵＴからＦＥＴ２０４の降下電圧を差し引いた電圧となる。
【００８６】
なお、ＦＥＴ２０４が十分にオンするまでの間、ＦＥＴ２０４よりも順方向電圧の大きいボディダイオード２０４Ｄを介して電流が流れるので、スイッチ電圧ＳＷ２２（及びＳＷ２１）にはアンダーシュートが生じる。ただし、このような状態は短期間であるので、チャージポンプ回路２Ｘの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００８７】
上記で説明したように、第４実施形態のチャージポンプ回路２Ｘでは、ＦＥＴ２０３及び２０４について、意図した方向に電流が流れる状態となった方がオンされて、意図とは逆方向に電流が流れる状態となった方がオフされる。従って、ＦＥＴ２０１及び２０２のスイッチング途中でＦＥＴ２０３及び２０４がオンされることはないので、ＦＥＴ２０１とＦＥＴ２０３の同時オンやＦＥＴ２０２とＦＥＴ２０４の同時オンを確実に防止することができる。また、第４実施形態のチャージポンプ回路２Ｘであれば、必ず、ＦＥＴ２０３及び２０４の一方がオフされてから他方がオンされるので、ＦＥＴ２０３とＦＥＴ２０４の同時オンも確実に防止することができる。
【００８８】
このように、第４実施形態のチャージポンプ回路２Ｘであれば、各ＦＥＴのオン／オフタイミングに予め一定の遅延を与えておく遅延生成方式や、一方のＦＥＴのゲート電圧がオフレベルに切り替えられたことを確認して他方のＦＥＴのゲート電圧をオンレベルに切り替えるゲート電圧モニタ方式と比べて、配線の寄生容量や駆動回路の遅延ばらつきに依ることなく、容易にかつ適切にＦＥＴのオン／オフ制御を行うことが可能となる。
【００８９】
特に、フライングキャパシタの容量値に応じてスイッチ電圧の挙動が大きく変動する負出力型チャージポンプ回路の誤動作や効率低下を解消するためには、遅延生成方式やゲート電圧モニタ方式ではなく、第４実施形態の構成を採用することが望ましい。
【００９０】
＜第５実施形態＞
図９は、チャージポンプ回路の第５実施形態（負出力型）を示す図である。第５実施形態のチャージポンプ回路２Ｙは、基本的に第４実施形態と同様の構成であり、ドライバ２０７及び２０８に代えて、ＡＮＤゲート２１１及び２１２を設けた点に特徴を有する。そこで、第４実施形態と同様の構成要素については、図７と同一の符号を付すことで重複した説明を割愛し、以下では、第５実施形態の特徴部分についてのみ重点的な説明を行うことにする。
【００９１】
ＡＮＤゲート２１１の第１入力端は、コンパレータ２０９の出力端（検出信号Ｓ２１の印加端）に接続されている。ＡＮＤゲート２１１の第２入力端は、オシレータ２０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。ＡＮＤゲート２１１の出力端（駆動信号Ｇ２１の印加端）は、ＦＥＴ２０３のゲートに接続されている。ＡＮＤゲート２１１は、コンパレータ２０９から入力される検出信号Ｓ２１とオシレータ２０５から入力されるクロック信号ＣＬＫの双方に応じてＦＥＴ２０３の駆動信号Ｇ２１を生成する第２駆動部に相当する。駆動信号Ｇ２１は、検出信号Ｓ２１とクロック信号ＣＬＫがいずれもハイレベルであるときにハイレベルとなり、その余の場合にローレベルとなる。
【００９２】
ＡＮＤゲート２１２の第１入力端は、コンパレータ２１０の出力端（検出信号Ｓ２２の印加端）に接続されている。ＡＮＤゲート２１２の第２反転入力端は、オシレータ２０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。ＡＮＤゲート２１２の出力端（駆動信号Ｇ２２の印加端）は、ＦＥＴ２０４のゲートに接続されている。ＡＮＤゲート２１２は、コンパレータ２１０から入力される検出信号Ｓ２２とオシレータ２０５から入力されるクロック信号ＣＬＫの双方に応じてＦＥＴ２０４の駆動信号Ｇ２２を生成する第３駆動部に相当する。駆動信号Ｇ２２は、検出信号Ｓ２２がハイレベルでクロック信号ＣＬＫがローレベルであるときにハイレベルとなり、その余の場合にローレベルとなる。
【００９３】
図１０は、チャージポンプ回路２Ｙの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、駆動信号Ｇ２０、スイッチ電圧ＳＷ２１及びＳＷ２２、検出信号Ｓ２１及びＳ２２、並びに、駆動信号Ｇ２１及びＧ２２が描写されている。
【００９４】
チャージポンプ回路２Ｙの動作について、特に注目すべき点は、駆動信号Ｇ２１及びＧ２２の立下げタイミング、すなわち、ＦＥＴ２０３及び２０４のオフタイミングである。図１０で示すように、チャージポンプ回路２Ｙでは、クロック信号ＣＬＫの立上がりエッジ（時刻ｔ２１など）をトリガとして駆動信号Ｇ２２が立ち下がり、クロック信号ＣＬＫの立下がりエッジ（時刻ｔ２４など）をトリガとして駆動信号Ｇ２１が立ち下がる。
【００９５】
このように、第５実施形態のチャージポンプ回路２Ｙでは、ＦＥＴ２０３及び２０４に逆流電流が流れ始める前にＦＥＴ２０３及び２０４をオフさせる構成が採用されている。従って、ＦＥＴ２０３及び２０４に逆流電流が流れることはないので、チャージポンプ回路２Ｙの誤動作や効率低下をより確実に防止することが可能となる。
【００９６】
なお、チャージポンプ回路２Ｙでは、ＦＥＴ２０３の両端電圧Ｖ２１がコンパレータ２０９の閾値電圧を上回っている状態のまま、ＦＥＴ２０３がオフされるので、ボディダイオード２０３Ｄに電流が流れてスイッチ電圧ＳＷ２２（及びＳＷ２１）のオーバーシュートを生じる場合がある。同様に、チャージポンプ回路２Ｙでは、ＦＥＴ２０４の両端電圧Ｖ２２がコンパレータ２１０の閾値電圧を上回っている状態のまま、ＦＥＴ２０４がオフされるので、ボディダイオード２０４Ｄに電流が流れてスイッチ電圧ＳＷ２２（及びＳＷ２１）のアンダーシュートを生じる場合がある。ただし、このような状態はいずれも短期間であるので、チャージポンプ回路２Ｙの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００９７】
＜第６実施形態＞
図１１は、チャージポンプ回路の第６実施形態（負出力型）を示す図である。第６実施形態のチャージポンプ回路２Ｚは、基本的に第５実施形態と同様の構成であり、オフ検出部２１３及び２１４と遅延部２１５を追加した点に特徴を有する。そこで、第６実施形態と同様の構成要素については、図９と同一の符号を付すことで重複した説明を割愛し、以下では、第６実施形態の特徴部分についてのみ重点的な説明を行うことにする。
【００９８】
オフ検出部２１３は、ＦＥＴ２０３の駆動信号Ｇ２１に応じてオフ検出信号Ｄ２１を生成する。オフ検出信号Ｄ２１は、駆動信号Ｇ２１がオフ検出用の閾値電圧を下回っていればハイレベルとなり、上回っていればローレベルとなる。
【００９９】
オフ検出部２１４は、ＦＥＴ２０４の駆動信号Ｇ２２に応じてオフ検出信号Ｄ２２を生成する。オフ検出信号Ｄ２２は、駆動信号Ｇ２２がオフ検出用の閾値電圧を下回っていればハイレベルとなり、上回っていればローレベルとなる。
【０１００】
遅延部２１５は、オフ検出信号Ｄ２１及びＤ２２に応じてクロック信号ＣＬＫに遅延を与える。具体的に述べると、遅延部２１５は、オフ検出信号Ｄ２１がローレベルに切り替わるまでクロック信号ＣＬＫの立下がりを遅らせ、また、オフ検出信号Ｄ２２がローレベルに切り替わるまでクロック信号ＣＬＫの立上りを遅らせる。なお、遅延部２１５で遅延が与えられたクロック信号ＣＬＫは、インバータ２０６に送出される。
【０１０１】
図１２は、チャージポンプ回路２Ｚの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫと駆動信号Ｇ２０〜Ｇ２２が描写されている。第６実施形態のチャージポンプ回路２Ｚであれば、配線の寄生容量や駆動回路の遅延ばらつきに依ることなく、第１フェイズ（ＰＨＡＳＥ１）から第２フェイズ（ＰＨＡＳＥ２）へ移行する際には、まずＦＥＴ２０３をオフし、次いでＦＥＴ２０１をオフしてＦＥＴ２０２をオンしてから、最後にＦＥＴ２０４をオンするという一連のシーケンスを実現し、逆に、第２フェイズ（ＰＨＡＳＥ２）から第１フェイズ（ＰＨＡＳＥ１）へ移行する際には、まずＦＥＴ２０４をオフし、次いでＦＥＴ２０１をオンしてＦＥＴ２０２をオフしてから、最後にＦＥＴ２０３をオンするという一連のシーケンスを実現することが可能となる。
【０１０２】
特に、複数の半導体装置間でクロック信号のやり取りを行う負出力型のチャージポンプ回路では、上記した第６実施形態の構成を採用することが望ましい。
【０１０３】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１０４】
本発明に係る電源装置は、ＬＣＤ−ＴＶ、ＰＤＰ−ＴＶ、ＤＶＤレコーダ、ＢＤレコーダなど、様々なアプリケーションの電源として利用することが可能である。
【符号の説明】
【０１０５】
１Ｘ、１Ｙ、１Ｚ チャージポンプ回路（正出力型）
１００ 半導体装置
１０１、１０３、１０４ ＰＭＯＳＦＥＴ
１０２ ＮＭＯＳＦＥＴ
１０３Ｄ、１０４Ｄ ボディダイオード
１０５ オシレータ
１０６〜１０８ インバータ
１０９、１１０ コンパレータ
１１１ ＯＲゲート
１１２ ＮＡＮＤゲート
１１３、１１４ オフ検出部
１１５ 遅延部
２Ｘ、２Ｙ、２Ｚ チャージポンプ回路（負出力型）
２００Ａ、２００Ｂ 半導体装置
２０１ ＰＭＯＳＦＥＴ
２０２〜２０４ ＮＭＯＳＦＥＴ
２０３Ｄ、２０４Ｄ ボディダイオード
２０５ オシレータ
２０６ インバータ
２０７、２０８ ドライバ
２０９、２１０ コンパレータ
２１１、２１２ ＡＮＤゲート
２１３、２１４ オフ検出部
２１５ 遅延部
Ｃ１ フライングキャパシタ
Ｃ２ 出力キャパシタ
【技術分野】
【０００１】
本発明は、チャージポンプ回路及びこれを用いた電源装置に関するものである。
【背景技術】
【０００２】
チャージポンプ回路は、電圧の正昇圧や負昇圧（反転）が可能であり、主に電流供給能力が必要のない場面で使用される。一般的なチャージポンプ回路では、フライングキャパシタの充放電用スイッチとしてダイオードが用いられる。ただし、ダイオードは順方向降下電圧が大きいので、出力電圧範囲が狭くなる。そのため、出力電圧範囲を広げる必要がある場合には、順方向降下電圧の大きいダイオードに代えて、より降下電圧の小さいＦＥＴ［field effect transistor］を用いた同期整流方式が採用されていた。
【０００３】
なお、本発明に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００８／０６５９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
同期整流方式のチャージポンプ回路では、複数設けられたＦＥＴのうち、同時にオンすべきでないＦＥＴが同時にオンしてしまうと、誤動作や効率低下を生じるおそれがある。そのため、適切にＦＥＴのオン／オフ制御を行うことが重要である。しかしながら、回路定数（特にフライングキャパシタの容量値）や素子レイアウト等を考慮して、ＦＥＴのオン／オフ制御を最適化することは困難であった。
【０００６】
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、容易にかつ適切にＦＥＴのオン／オフ制御を行うことが可能なチャージポンプ回路、及び、これを用いた電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係るチャージポンプ回路は、キャパシタの充放電用スイッチとして用いられるＦＥＴと、前記ＦＥＴに流れる電流または前記ＦＥＴの両端電圧に応じて検出信号を生成する検出部と、前記検出信号に応じて前記ＦＥＴの駆動信号を生成する駆動部と、を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成るチャージポンプ回路は、前記キャパシタの第１端と第１電圧の印加端との間に接続された第１ＦＥＴと、前記キャパシタの第１端と接地電圧の印加端との間に接続された第２ＦＥＴと、前記キャパシタの第２端と第２電圧の印加端との間に接続された第３ＦＥＴと、前記キャパシタの第２端と出力電圧の印加端との間に接続された第４ＦＥＴと、クロック信号を生成するオシレータと、前記クロック信号に応じて前記第１ＦＥＴと前記第２ＦＥＴの駆動信号を生成する第１駆動部と、前記第３ＦＥＴに流れる電流または前記第３ＦＥＴの両端電圧に応じて第１検出信号を生成する第１検出部と、前記第４ＦＥＴに流れる電流または前記第４ＦＥＴの両端電圧に応じて第２検出信号を生成する第２検出部と、前記第１検出信号に応じて前記第３ＦＥＴの駆動信号を生成する第２駆動部と、前記第２検出信号に応じて前記第４ＦＥＴの駆動信号を生成する第３駆動部と、を有する構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成るチャージポンプ回路において、前記第２駆動部は、前記第１検出信号と前記クロック信号の双方に応じて前記第３ＦＥＴの駆動信号を生成し、前記第３駆動部は、前記第２検出信号と前記クロック信号の双方に応じて前記第４ＦＥＴの駆動信号を生成する構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成るチャージポンプ回路は、前記第３ＦＥＴの駆動信号に応じて第１オフ検出信号を生成する第１オフ検出部と、前記第４ＦＥＴの駆動信号に応じて第２オフ検出信号を生成する第２オフ検出部と、前記第１オフ検出信号と前記第２オフ検出信号に応じて前記クロック信号に遅延を与える遅延部と、を有する構成（第４の構成）にするとよい。
【００１１】
また、上記第２〜第４いずれかの構成から成るチャージポンプ回路において、前記第１電圧と前記第２電圧は、いずれも正電圧である構成（第５の構成）にするとよい。
【００１２】
また、上記第５の構成から成るチャージポンプ回路において、前記第１ＦＥＴ、前記第３ＦＥＴ、及び、前記第４ＦＥＴはいずれもＰチャネル型であり、前記第２ＦＥＴはＮチャネル型である構成（第６の構成）にするとよい。
【００１３】
また、上記第２〜第４いずれかの構成から成るチャージポンプ回路において、前記第１電圧は正電圧であり、前記第２電圧は負電圧である構成（第７の構成）にするとよい。
【００１４】
また、上記第７の構成から成るチャージポンプ回路において、前記第１ＦＥＴはＰチャネル型であり、前記第２ＦＥＴ、前記第３ＦＥＴ、及び、前記第４ＦＥＴはいずれもＮチャネル型である構成（第８の構成）にするとよい。
【００１５】
また、上記第８の構成から成るチャージポンプ回路において、前記第１ＦＥＴと、前記第２ＦＥＴと、前記第１駆動部と、前記オシレータは、基板に接地電圧が印加された第１半導体装置に集積化されており、前記第３ＦＥＴと、前記第４ＦＥＴと、前記第１検出部と、前記第２検出部と、前記第２駆動部と、前記第３駆動部は、基板に負電圧が印加された第２半導体装置に集積化されている構成（第９の構成）にするとよい。
【００１６】
また、本発明に係る電源装置は、上記第１〜第９いずれかの構成から成るチャージポンプ回路を有する構成（第１０の構成）とされている。
【発明の効果】
【００１７】
本発明によれば、容易にかつ適切にＦＥＴのオン／オフ制御を行うことが可能なチャージポンプ回路、及び、これを用いた電源装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】チャージポンプ回路の第１実施形態（正出力型）を示す図
【図２】チャージポンプ回路１Ｘの一動作例を示すタイミングチャート
【図３】チャージポンプ回路の第２実施形態（正出力型）を示す図
【図４】チャージポンプ回路１Ｙの一動作例を示すタイミングチャート
【図５】チャージポンプ回路の第３実施形態（正出力型）を示す図
【図６】チャージポンプ回路１Ｚの一動作例を示すタイミングチャート
【図７】チャージポンプ回路の第４実施形態（負出力型）を示す図
【図８】チャージポンプ回路２Ｘの一動作例を示すタイミングチャート
【図９】チャージポンプ回路の第５実施形態（負出力型）を示す図
【図１０】チャージポンプ回路２Ｙの一動作例を示すタイミングチャート
【図１１】チャージポンプ回路の第６実施形態（負出力型）を示す図
【図１２】チャージポンプ回路２Ｚの一動作例を示すタイミングチャート
【発明を実施するための形態】
【００１９】
＜第１実施形態＞
図１は、チャージポンプ回路の第１実施形態（正出力型）を示す図である。第１実施形態のチャージポンプ回路１Ｘは、半導体装置１００と、フライングキャパシタＣ１と、出力キャパシタＣ２を有する。なお、チャージポンプ回路１Ｘを用いた電源装置は、ＬＣＤ−ＴＶ、ＰＤＰ−ＴＶ、ＤＶＤレコーダ、ＢＤレコーダなど、様々なアプリケーションの電源として利用することが可能である。
【００２０】
半導体装置１００には、ＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transitor］１０１と、ＮＭＯＳＦＥＴ［N channel type MOSFET］１０２と、ＰＭＯＳＦＥＴ１０３及び１０４と、オシレータ１０５と、インバータ１０６〜１０８と、コンパレータ１０９及び１１０と、が集積化されている。半導体装置１００の基板には、接地電圧ＧＮＤ（＝０Ｖ）が印加されている。
【００２１】
ＦＥＴ１０１のソースは、正電圧Ｖ１（＞０Ｖ）の印加端に接続されている。ＦＥＴ１０１及び１０２の各ドレインは、いずれもフライングキャパシタＣ１の第１端（スイッチ電圧ＳＷ１１の印加端）に接続されている。ＦＥＴ１０２のソースは、接地電圧ＧＮＤの印加端に接続されている。ＦＥＴ１０１及び１０２の各ゲートは、いずれもインバータ１０６の出力端（駆動信号Ｇ１０の印加端）に接続されている。インバータ１０６の入力端は、オシレータ１０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。
【００２２】
ＦＥＴ１０３のドレインは、正電圧Ｖ２（＞０Ｖ）の印加端に接続されている。ＦＥＴ１０３のソースとＦＥＴ１０４のドレインは、いずれもフライングキャパシタＣ１の第２端（スイッチ電圧ＳＷ１２の印加端）に接続されている。ＦＥＴ１０４のソースは、出力電圧ＯＵＴの印加端に接続されている。ＦＥＴ１０３及び１０４には、各々のドレインをアノードとし、各々のソースをカソードとするボディダイオード１０３Ｄ及び１０４Ｄが付随する。出力電圧ＯＵＴの印加端と接地電圧ＧＮＤの印加端との間には、出力キャパシタＣ２が接続されている。
【００２３】
コンパレータ１０９の非反転入力端（＋）は、ＦＥＴ１０３のドレインに接続されている。一方、コンパレータ１０９の反転入力端（−）は、ＦＥＴ１０３のソースに接続されている。コンパレータ１０９の出力端（検出信号Ｓ１１の印加端）は、インバータ１０７の入力端に接続されている。インバータ１０７の出力端（駆動信号Ｇ１１の印加端）は、ＦＥＴ１０３のゲートに接続されている。
【００２４】
コンパレータ１１０の非反転入力端（＋）は、ＦＥＴ１０４のドレインに接続されている。一方、コンパレータ１１０の反転入力端（−）は、ＦＥＴ１０４のソースに接続されている。コンパレータ１１０の出力端（検出信号Ｓ１２の印加端）は、インバータ１０８の入力端に接続されている。インバータ１０８の出力端（駆動信号Ｇ１２の印加端）は、ＦＥＴ１０４のゲートに接続されている。
【００２５】
ＦＥＴ１０１〜１０４は、いずれもフライングキャパシタＣ１の充放電用スイッチとして用いられる。ＦＥＴ１０１は、フライングキャパシタＣ１の第１端と正電圧Ｖ１の印加端との間に接続された第１ＦＥＴに相当する。ＦＥＴ１０２は、フライングキャパシタＣ１の第１端と接地電圧ＧＮＤの印加端との間に接続された第２ＦＥＴに相当する。ＦＥＴ１０３は、フライングキャパシタＣ１の第２端と正電圧Ｖ２の印加端との間に接続された第３ＦＥＴに相当する。ＦＥＴ１０４は、フライングキャパシタＣ１の第２端と出力電圧ＯＵＴの印加端との間に接続された第４ＦＥＴに相当する。
【００２６】
オシレータ１０５は、一定周波数のクロック信号ＣＬＫを生成する。
【００２７】
インバータ１０６は、クロック信号ＣＬＫに応じてＦＥＴ１０１及び１０２の駆動信号Ｇ１０を生成する第１駆動部に相当する。駆動信号Ｇ１０は、クロック信号ＣＬＫの論理反転信号となる。
【００２８】
インバータ１０７は、コンパレータ１０９から入力される検出信号Ｓ１１に応じてＦＥＴ１０３の駆動信号Ｇ１１を生成する第２駆動部に相当する。駆動信号Ｇ１１は、検出信号Ｓ１１の論理反転信号となる。
【００２９】
インバータ１０８は、コンパレータ１１０から入力される検出信号Ｓ１２に応じてＦＥＴ１０４の駆動信号Ｇ１２を生成する第３駆動部に相当する。駆動信号Ｇ１２は、検出信号Ｓ１２の論理反転信号となる。
【００３０】
コンパレータ１０９は、ＦＥＴ１０３の両端電圧Ｖ１１（＝Ｖ２−ＳＷ１２）に応じて検出信号Ｓ１１を生成する第１検出部に相当する。検出信号Ｓ１１は、ＦＥＴ１０３の両端電圧Ｖ１１が閾値電圧を上回っているときにハイレベルとなり、閾値電圧を下回っているときにローレベルとなる。すなわち、検出信号Ｓ１１は、正電圧Ｖ２の印加端からスイッチ電圧ＳＷ１２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にハイレベルとなり、逆に、スイッチ電圧ＳＷ１２の印加端から正電圧Ｖ２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にローレベルとなる。なお、ＦＥＴ１０３またはボディダイオード１０３Ｄを介して流れる電流の向きを検出する手法は、ＦＥＴ１０３の両端電圧Ｖ１１を監視する構成に限定されるものではなく、他の構成（例えばセンス抵抗の両端電圧を監視する構成）を採用しても構わない。
【００３１】
コンパレータ１１０は、ＦＥＴ１０４の両端電圧Ｖ１２（＝ＳＷ１２−ＯＵＴ）に応じて検出信号Ｓ１２を生成する第２検出部に相当する。検出信号Ｓ１２は、ＦＥＴ１０４の両端電圧Ｖ１２が閾値電圧を上回っているときにハイレベルとなり、閾値電圧を下回っているときにローレベルとなる。すなわち、検出信号Ｓ１２は、スイッチ電圧ＳＷ１２の印加端から出力電圧ＯＵＴの印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にハイレベルとなり、逆に、出力電圧ＯＵＴの印加端からスイッチ電圧ＳＷ１２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にローレベルとなる。なお、ＦＥＴ１０４またはボディダイオード１０４Ｄを介して流れる電流の向きを検出する手法は、ＦＥＴ１０４の両端電圧Ｖ１２を監視する構成に限定されるものではなく、他の構成（例えばセンス抵抗の両端電圧を監視する構成）を採用しても構わない。
【００３２】
まず、チャージポンプ回路１Ｘの基本動作について概略的に説明する。ＦＥＴ１０１及び１０４がオフとなり、ＦＥＴ１０２及び１０３がオンとなる第１フェイズ（充電フェイズ）では、正電圧Ｖ２の印加端から、ＦＥＴ１０３、フライングキャパシタＣ１、及び、ＦＥＴ１０２を介して、接地電圧ＧＮＤの印加端に至る経路を流れる電流によって、フライングキャパシタＣ１の充電が行われる。このとき、スイッチ電圧ＳＷ１１は、ほぼ接地電圧ＧＮＤ（より正確には、接地電圧ＧＮＤにＦＥＴ１０２の降下電圧を足し合わせた電圧）となり、スイッチ電圧ＳＷ１２は、ほぼ正電圧Ｖ２（より正確には、正電圧Ｖ２からＦＥＴ１０３の降下電圧を差し引いた電圧）となる。従って、フライングキャパシタＣ１には、スイッチ電圧ＳＷ１１とスイッチ電圧ＳＷ１２との差分電圧（ほぼ正電圧Ｖ２）に相当する電荷が蓄えられる。
【００３３】
その後、ＦＥＴ１０１及び１０４がオンとなり、ＦＥＴ１０２及び１０３がオフとなる第２フェイズ（放電フェイズ／電荷転送フェイズ）では、正電圧Ｖ１の印加端から、ＦＥＴ１０１、フライングキャパシタＣ１、及び、ＦＥＴ１０４を介して、出力電圧ＯＵＴの印加端に至る経路が導通されて、フライングキャパシタＣ１の放電（出力キャパシタＣ２への電荷転送）が行われる。このとき、スイッチ電圧ＳＷ１１は、ほぼ正電圧Ｖ１（より正確には、正電圧Ｖ１にＦＥＴ１０１の降下電圧を足し合わせた電圧）となり、スイッチ電圧ＳＷ１２は、スイッチ電圧ＳＷ１１にフライングキャパシタＣ１の両端電圧を足し合わせた電圧（ほぼＶ１＋Ｖ２）となる。
【００３４】
従って、チャージポンプ回路１Ｘでは、ＦＥＴ１０１〜１０４をオン／オフさせてフライングキャパシタＣ１の充放電を繰り返すことにより、正電圧Ｖ１及びＶ２を足し合わせた正の出力電圧ＯＵＴ（＝Ｖ１＋Ｖ２）を生成することができる。
【００３５】
次に、ＦＥＴ１０１〜１０４のオン／オフ制御について詳細に説明する。図２は、チャージポンプ回路１Ｘの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、駆動信号Ｇ１０、スイッチ電圧ＳＷ１１及びＳＷ１２、検出信号Ｓ１１及びＳ１２、並びに、駆動信号Ｇ１１及びＧ１２が描写されている。
【００３６】
図２の例では、時刻ｔ１１まで、ＦＥＴ１０１及び１０４がオンされており、ＦＥＴ１０２及び１０３がオフされている。この状態は先述の第２フェイズに相当し、スイッチ電圧ＳＷ１２の印加端からＦＥＴ１０４を介する経路で出力電圧ＯＵＴの印加端に向けた電流が流れている。このとき、スイッチ電圧ＳＷ１２は、出力電圧ＯＵＴにＦＥＴ１０４の降下電圧を足し合わせた電圧となっている。
【００３７】
時刻ｔ１１において、クロック信号ＣＬＫがハイレベルからローレベルに立ち下がると駆動信号Ｇ１０がローレベルからハイレベルに立ち上がるので、ＦＥＴ１０１がオフし、ＦＥＴ１０２がオンする。その結果、フライングキャパシタＣ１の第１端がＦＥＴ１０２を介して接地電圧ＧＮＤの印加端に導通されるので、スイッチ電圧ＳＷ１１が低下し始める。また、スイッチ電圧ＳＷ１２についても、フライングキャパシタＣ１の電荷保存則に従い、スイッチ電圧ＳＷ１１と同様の挙動で低下し始める。
【００３８】
スイッチ電圧ＳＷ１２の低下に伴い、時刻ｔ１２において、ＦＥＴ１０４の両端電圧Ｖ１２（＝ＳＷ１２−ＯＵＴ）がコンパレータ１１０の閾値電圧を下回ると、検出信号Ｓ１２がハイレベルからローレベルに切り替わる。すなわち、出力電圧ＯＵＴの印加端からＦＥＴ１０４を介する経路でスイッチ電圧ＳＷ１２の印加端に向けて電流が逆流し始めたとき（または電流が逆流し得る状態となったとき）に、検出信号Ｓ１２がハイレベルからローレベルに切り替わる。その結果、ＦＥＴ１０４の駆動信号Ｇ１２がローレベルからハイレベルに切り替わり、ＦＥＴ１０４がオフとなる。従って、ＦＥＴ１０４に流れる逆流電流を遅滞なく遮断することができる。
【００３９】
スイッチ電圧ＳＷ１２がさらに低下し、時刻ｔ１３において、ＦＥＴ１０３の両端電圧Ｖ１１（＝Ｖ２−ＳＷ１２）がコンパレータ１０９の閾値電圧を上回ると、検出信号Ｓ１１がローレベルからハイレベルに切り替わる。すなわち、正電圧Ｖ２の印加端からボディダイオード１０３Ｄを介する経路でスイッチ電圧ＳＷ１２の印加端に向けて電流が流れ始めたとき（または同方向に電流が流れ得る状態となったとき）に、検出信号Ｓ１１がローレベルからハイレベルに切り替わる。その結果、ＦＥＴ１０３の駆動信号Ｇ１１がハイレベルからローレベルに切り替わり、ＦＥＴ１０３がオンとなる。この状態は先述の第１フェイズに相当し、正電圧Ｖ２の印加端から、ＦＥＴ１０３、フライングキャパシタＣ１、及び、ＦＥＴ１０２を介して、接地電圧ＧＮＤの印加端に至る経路で電流が流れ始める。このとき、スイッチ電圧ＳＷ１２は、正電圧Ｖ２からＦＥＴ１０３の降下電圧を差し引いた電圧となる。
【００４０】
なお、ＦＥＴ１０３が十分にオンするまでの間、ＦＥＴ１０３よりも順方向電圧の大きいボディダイオード１０３Ｄを介して電流が流れるので、スイッチ電圧ＳＷ１２（及びＳＷ１１）にはアンダーシュートが生じる。ただし、このような状態は短期間であるので、チャージポンプ回路１Ｘの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００４１】
その後、時刻ｔ１４において、クロック信号ＣＬＫがローレベルからハイレベルに立ち上がると駆動信号Ｇ１０がハイレベルからローレベルに立ち下がるので、ＦＥＴ１０１がオンし、ＦＥＴ１０２がオフする。その結果、フライングキャパシタＣ１の第１端がＦＥＴ１０１を介して正電圧Ｖ１の印加端に導通されるので、スイッチ電圧ＳＷ１１が上昇し始める。また、スイッチ電圧ＳＷ１２についても、フライングキャパシタＣ１の電荷保存則に従い、スイッチ電圧ＳＷ１１と同様の挙動で上昇し始める。
【００４２】
スイッチ電圧ＳＷ１２の上昇に伴い、時刻ｔ１５において、ＦＥＴ１０３の両端電圧Ｖ１１（＝Ｖ２−ＳＷ１２）がコンパレータ１０９の閾値電圧を下回ると、検出信号Ｓ１１がハイレベルからローレベルに切り替わる。すなわち、スイッチ電圧ＳＷ１２の印加端からＦＥＴ１０３を介する経路で正電圧Ｖ２の印加端に向けて電流が逆流し始めたとき（または電流が逆流し得る状態となったとき）に、検出信号Ｓ１１がハイレベルからローレベルに切り替わる。その結果、ＦＥＴ１０３の駆動信号Ｇ１１がローレベルからハイレベルに切り替わり、ＦＥＴ１０３がオフとなる。従って、ＦＥＴ１０３に流れる逆流電流を遅滞なく遮断することができる。
【００４３】
スイッチ電圧ＳＷ１２がさらに上昇し、時刻ｔ１６において、ＦＥＴ１０４の両端電圧Ｖ１２（＝ＳＷ１２−ＯＵＴ）がコンパレータ１１０の閾値電圧を上回ると、検出信号Ｓ１２がローレベルからハイレベルに切り替わる。すなわち、スイッチ電圧ＳＷ１２の印加端からボディダイオード１０４Ｄを介する経路で出力電圧ＯＵＴの印加端に向けて電流が流れ始めたとき（または同方向に電流が流れ得る状態となったとき）に、検出信号Ｓ１２がローレベルからハイレベルに切り替わる。その結果、ＦＥＴ１０４の駆動信号Ｇ１２がハイレベルからローレベルに切り替わり、ＦＥＴ１０４がオンとなる。この状態は先の第２フェイズに相当し、スイッチ電圧ＳＷ１２の印加端からＦＥＴ１０４を介する経路で出力電圧ＯＵＴの印加端に向けた電流が流れ始める。このとき、スイッチ電圧ＳＷ１２は、出力電圧ＯＵＴにＦＥＴ１０４の降下電圧を足し合わせた電圧となる。
【００４４】
なお、ＦＥＴ１０４が十分にオンするまでの間、ＦＥＴ１０４よりも順方向電圧の大きいボディダイオード１０４Ｄを介して電流が流れるので、スイッチ電圧ＳＷ１２（及びＳＷ１１）にはオーバーシュートが生じる。ただし、このような状態は短期間であるので、チャージポンプ回路１Ｘの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００４５】
上記で説明したように、第１実施形態のチャージポンプ回路１Ｘでは、ＦＥＴ１０３及び１０４について、意図した方向に電流が流れる状態となった方がオンされて、意図とは逆方向に電流が流れる状態となった方がオフされる。従って、ＦＥＴ１０１及び１０２のスイッチング途中でＦＥＴ１０３及び１０４がオンされることはないので、ＦＥＴ１０１とＦＥＴ１０３の同時オンやＦＥＴ１０２とＦＥＴ１０４の同時オンを確実に防止することができる。また、第１実施形態のチャージポンプ回路１Ｘであれば、必ず、ＦＥＴ１０３及び１０４の一方がオフされてから他方がオンされるので、ＦＥＴ１０３とＦＥＴ１０４の同時オンも確実に防止することができる。
【００４６】
このように、第１実施形態のチャージポンプ回路１Ｘであれば、各ＦＥＴのオン／オフタイミングに予め一定の遅延を与えておく遅延生成方式や、一方のＦＥＴのゲート電圧がオフレベルに切り替えられたことを確認して他方のＦＥＴのゲート電圧をオンレベルに切り替えるゲート電圧モニタ方式と比べて、配線の寄生容量や駆動回路の遅延ばらつきに依ることなく、容易にかつ適切にＦＥＴのオン／オフ制御を行うことが可能となる。
【００４７】
特に、フライングキャパシタの容量値に応じてスイッチ電圧の挙動が大きく変動する正出力型チャージポンプ回路の誤動作や効率低下を解消するためには、遅延生成方式やゲート電圧モニタ方式ではなく、第１実施形態の構成を採用することが望ましい。
【００４８】
＜第２実施形態＞
図３は、チャージポンプ回路の第２実施形態（正出力型）を示す図である。第２実施形態のチャージポンプ回路１Ｙは、基本的に第１実施形態と同様の構成であり、インバータ１０７及び１０８に代えて、ＯＲゲート１１１とＮＡＮＤゲート１１２を設けた点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分についてのみ重点的な説明を行うことにする。
【００４９】
ＯＲゲート１１１の第１反転入力端は、コンパレータ１０９の出力端（検出信号Ｓ１１の印加端）に接続されている。ＯＲゲート１１１の第２入力端は、オシレータ１０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。ＯＲゲート１１１の出力端（駆動信号Ｇ１１の印加端）は、ＦＥＴ１０３のゲートに接続されている。ＯＲゲート１１１は、コンパレータ１０９から入力される検出信号Ｓ１１とオシレータ１０５から入力されるクロック信号ＣＬＫの双方に応じてＦＥＴ１０３の駆動信号Ｇ１１を生成する第２駆動部に相当する。駆動信号Ｇ１１は、検出信号Ｓ１１がハイレベルでクロック信号ＣＬＫがローレベルであるときにローレベルとなり、その余の場合にハイレベルとなる。
【００５０】
ＮＡＮＤゲート１１２の第１入力端は、コンパレータ１１０の出力端（検出信号Ｓ１２の印加端）に接続されている。ＮＡＮＤゲート１１２の第２入力端は、オシレータ１０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。ＮＡＮＤゲート１１２の出力端（駆動信号Ｇ１２の印加端）は、ＦＥＴ１０４のゲートに接続されている。ＮＡＮＤゲート１１２は、コンパレータ１１０から入力される検出信号Ｓ１２とオシレータ１０５から入力されるクロック信号ＣＬＫの双方に応じてＦＥＴ１０４の駆動信号Ｇ１２を生成する第３駆動部に相当する。駆動信号Ｇ１２は、検出信号Ｓ１２とクロック信号ＣＬＫがいずれもハイレベルであるときにローレベルとなり、その余の場合にハイレベルとなる。
【００５１】
図４は、チャージポンプ回路１Ｙの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、駆動信号Ｇ１０、スイッチ電圧ＳＷ１１及びＳＷ１２、検出信号Ｓ１１及びＳ１２、並びに、駆動信号Ｇ１１及びＧ１２が描写されている。
【００５２】
チャージポンプ回路１Ｙの動作について、特に注目すべき点は、駆動信号Ｇ１１及びＧ１２の立上げタイミング、すなわち、ＦＥＴ１０３及び１０４のオフタイミングである。図４で示すように、チャージポンプ回路１Ｙでは、クロック信号ＣＬＫの立下がりエッジ（時刻ｔ１１など）をトリガとして駆動信号Ｇ１２が立ち上がり、クロック信号ＣＬＫの立上がりエッジ（時刻ｔ１４など）をトリガとして駆動信号Ｇ１１が立ち上がる。
【００５３】
このように、第２実施形態のチャージポンプ回路１Ｙでは、ＦＥＴ１０３及び１０４に逆流電流が流れ始める前にＦＥＴ１０３及び１０４をオフさせる構成が採用されている。従って、ＦＥＴ１０３及び１０４に逆流電流が流れることはないので、チャージポンプ回路１Ｙの誤動作や効率低下をより確実に防止することが可能となる。
【００５４】
なお、チャージポンプ回路１Ｙでは、ＦＥＴ１０３の両端電圧Ｖ１１がコンパレータ１０９の閾値電圧を上回っている状態のまま、ＦＥＴ１０３がオフされるので、ボディダイオード１０３Ｄに電流が流れてスイッチ電圧ＳＷ１２（及びＳＷ１１）のアンダーシュートを生じる場合がある。同様に、チャージポンプ回路１Ｙでは、ＦＥＴ１０４の両端電圧Ｖ１２がコンパレータ１１０の閾値電圧を上回っている状態のまま、ＦＥＴ１０４がオフされるので、ボディダイオード１０４Ｄに電流が流れてスイッチ電圧ＳＷ１２（及びＳＷ１１）のオーバーシュートを生じる場合がある。ただし、このような状態はいずれも短期間であるので、チャージポンプ回路１Ｙの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００５５】
＜第３実施形態＞
図５は、チャージポンプ回路の第３実施形態（正出力型）を示す図である。第３実施形態のチャージポンプ回路１Ｚは、基本的に第２実施形態と同様の構成であり、オフ検出部１１３及び１１４と遅延部１１５を追加した点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図３と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分についてのみ重点的な説明を行うことにする。
【００５６】
オフ検出部１１３は、ＦＥＴ１０３の駆動信号Ｇ１１に応じてオフ検出信号Ｄ１１を生成する。オフ検出信号Ｄ１１は、駆動信号Ｇ１１がオフ検出用の閾値電圧を上回っていればハイレベルとなり、下回っていればローレベルとなる。
【００５７】
オフ検出部１１４は、ＦＥＴ１０４の駆動信号Ｇ１２に応じてオフ検出信号Ｄ１２を生成する。オフ検出信号Ｄ１２は、駆動信号Ｇ１２がオフ検出用の閾値電圧を上回っていればハイレベルとなり、下回っていればローレベルとなる。
【００５８】
遅延部１１５は、オフ検出信号Ｄ１１及びＤ１２に応じてクロック信号ＣＬＫに遅延を与える。具体的に述べると、遅延部１１５は、オフ検出信号Ｄ１１がハイレベルに切り替わるまでクロック信号ＣＬＫの立上がりを遅らせ、また、オフ検出信号Ｄ１２がハイレベルに切り替わるまでクロック信号ＣＬＫの立下りを遅らせる。なお、遅延部１１５で遅延が与えられたクロック信号ＣＬＫは、インバータ１０６に送出される。
【００５９】
図６は、チャージポンプ回路１Ｚの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫと駆動信号Ｇ１０〜Ｇ１２が描写されている。第３実施形態のチャージポンプ回路１Ｚであれば、配線の寄生容量や駆動回路の遅延ばらつきに依ることなく、第１フェイズ（ＰＨＡＳＥ１）から第２フェイズ（ＰＨＡＳＥ２）へ移行する際には、まずＦＥＴ１０３をオフし、次いでＦＥＴ１０１をオンしてＦＥＴ１０２をオフしてから、最後にＦＥＴ１０４をオンするという一連のシーケンスを実現し、逆に、第２フェイズ（ＰＨＡＳＥ２）から第１フェイズ（ＰＨＡＳＥ１）へ移行する際には、まずＦＥＴ１０４をオフし、次いでＦＥＴ１０１をオフしてＦＥＴ１０２をオンしてから、最後にＦＥＴ１０３をオンするという一連のシーケンスを実現することが可能となる。
【００６０】
＜第４実施形態＞
図７は、チャージポンプ回路の第４実施形態（負出力型）を示す図である。第４実施形態のチャージポンプ回路２Ｘは、半導体装置２００Ａと、半導体装置２００Ｂと、フライングキャパシタＣ１と、出力キャパシタＣ２と、を有する。なお、チャージポンプ回路２Ｘを用いた電源装置は、ＬＣＤ−ＴＶ、ＰＤＰ−ＴＶ、ＤＶＤレコーダ、ＢＤレコーダなど、様々なアプリケーションの電源として利用することが可能である。
【００６１】
半導体装置２００Ａには、ＰＭＯＳＦＥＴ２０１、ＮＭＯＳＦＥＴ２０２、オシレータ２０５、及び、インバータ２０６が集積化されている。半導体装置２００Ａの基板には、接地電圧ＧＮＤ（＝０Ｖ）が印加されている。
【００６２】
半導体装置２００Ｂには、ＮＭＯＳＦＥＴ２０３及び２０４と、ドライバ２０７及び２０８と、コンパレータ２０９及び２１０が集積化されている。半導体装置２００Ｂの基板には、負電圧ＮＶ（＜０Ｖ）が印加されている。
【００６３】
ＦＥＴ２０１のソースは、正電圧Ｖ１（＞０Ｖ）の印加端に接続されている。ＦＥＴ２０１及び２０２の各ドレインは、いずれもフライングキャパシタＣ１の第１端（スイッチ電圧ＳＷ２１の印加端）に接続されている。ＦＥＴ２０２のソースは、接地電圧ＧＮＤの印加端に接続されている。ＦＥＴ２０１及び２０２の各ゲートは、いずれもインバータ２０６の出力端（駆動信号Ｇ２０の印加端）に接続されている。インバータ２０６の入力端は、オシレータ２０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。
【００６４】
ＦＥＴ２０３のドレインは、負電圧Ｖ２（＜０Ｖ）の印加端に接続されている。ＦＥＴ２０３のソースとＦＥＴ２０４のドレインは、いずれもフライングキャパシタＣ１の第２端（スイッチ電圧ＳＷ２２の印加端）に接続されている。ＦＥＴ２０４のソースは、出力電圧ＯＵＴの印加端に接続されている。ＦＥＴ２０３及び２０４には、各々のソースをアノードとし、各々のドレインをカソードとするボディダイオード２０３Ｄ及び２０４Ｄが付随する。出力電圧ＯＵＴの印加端と接地電圧ＧＮＤの印加端との間には、出力キャパシタＣ２が接続されている。
【００６５】
コンパレータ２０９の非反転入力端（＋）はＦＥＴ２０３のソースに接続されている。一方、コンパレータ２０９の反転入力端（−）は、ＦＥＴ１０３のドレインに接続されている。コンパレータ２０９の出力端（検出信号Ｓ２１の印加端）は、ドライバ２０７の入力端に接続されている。インバータ２０７の出力端（駆動信号Ｇ２１の印加端）は、ＦＥＴ２０３のゲートに接続されている。
【００６６】
コンパレータ２１０の非反転入力端（＋）はＦＥＴ２０４のソースに接続されている。一方、コンパレータ２１０の反転入力端（−）は、ＦＥＴ２０４のドレインに接続されている。コンパレータ２１０の出力端（検出信号Ｓ２２の印加端）は、ドライバ２０８の入力端に接続されている。ドライバ２０８の出力端（駆動信号Ｇ２２の印加端）は、ＦＥＴ２０４のゲートに接続されている。
【００６７】
ＦＥＴ２０１〜２０４は、いずれもフライングキャパシタＣ１の充放電用スイッチとして用いられる。ＦＥＴ２０１は、フライングキャパシタＣ１の第１端と正電圧Ｖ１の印加端との間に接続された第１ＦＥＴに相当する。ＦＥＴ２０２は、フライングキャパシタＣ１の第１端と接地電圧ＧＮＤの印加端との間に接続された第２ＦＥＴに相当する。ＦＥＴ２０３は、フライングキャパシタＣ１の第２端と負電圧Ｖ２の印加端との間に接続された第３ＦＥＴに相当する。ＦＥＴ２０４は、フライングキャパシタＣ１の第２端と出力電圧ＯＵＴの印加端との間に接続された第４ＦＥＴに相当する。
【００６８】
オシレータ２０５は、一定周波数のクロック信号ＣＬＫを生成する。
【００６９】
インバータ２０６は、クロック信号ＣＬＫに応じてＦＥＴ２０１及び２０２の駆動信号Ｇ２０を生成する第１駆動部に相当する。駆動信号Ｇ２０は、クロック信号ＣＬＫの論理反転信号となる。
【００７０】
ドライバ２０７は、コンパレータ２０９から入力される検出信号Ｓ２１に応じてＦＥＴ２０３の駆動信号Ｇ２１を生成する第２駆動部に相当する。駆動信号Ｇ２１は、検出信号Ｓ２１と同一の論理信号となる。
【００７１】
ドライバ２０８は、コンパレータ２１０から入力される検出信号Ｓ２２に応じてＦＥＴ２０４の駆動信号Ｇ２２を生成する第３駆動部に相当する。駆動信号Ｇ２２は、検出信号Ｓ２２と同一の論理信号となる。
【００７２】
コンパレータ２０９は、ＦＥＴ２０３の両端電圧Ｖ２１（＝ＳＷ２２−Ｖ２）に応じて検出信号Ｓ２１を生成する第１検出部に相当する。検出信号Ｓ２１は、ＦＥＴ２０３の両端電圧Ｖ２１が閾値電圧を上回っているときにハイレベルとなり、閾値電圧を下回っているときにローレベルとなる。すなわち、検出信号Ｓ２１は、スイッチ電圧ＳＷ２２の印加端から負電圧Ｖ２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にハイレベルとなり、逆に、負電圧Ｖ２の印加端からスイッチ電圧ＳＷ２２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にローレベルとなる。なお、ＦＥＴ２０３またはボディダイオード２０３Ｄを介して流れる電流の向きを検出する手法は、ＦＥＴ２０３の両端電圧Ｖ２１を監視する構成に限定されるものではなく、他の構成（例えばセンス抵抗の両端電圧を監視する構成）を採用しても構わない。
【００７３】
コンパレータ２１０は、ＦＥＴ２０４の両端電圧Ｖ２２（＝ＯＵＴ−ＳＷ２２）に応じて検出信号Ｓ２２を生成する第２検出部に相当する。検出信号Ｓ２２は、ＦＥＴ２０４の両端電圧Ｖ２２が閾値電圧を上回っているときにハイレベルとなり、閾値電圧を下回っているときにローレベルとなる。すなわち、検出信号Ｓ２２は、出力電圧ＯＵＴの印加端からスイッチ電圧ＳＷ２２の印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にハイレベルとなり、逆に、スイッチ電圧ＳＷ２２の印加端から出力電圧ＯＵＴの印加端に向けて電流が流れているとき（または同方向に電流が流れ得る状態であるとき）にローレベルとなる。なお、ＦＥＴ２０４またはボディダイオード２０４Ｄを介して流れる電流の向きを検出する手法は、ＦＥＴ２０４の両端電圧Ｖ２２を監視する構成に限定されるものではなく、他の構成（例えばセンス抵抗の両端電圧を監視する構成）を採用しても構わない。
【００７４】
まず、チャージポンプ回路２Ｘの基本動作について概略的に説明する。ＦＥＴ２０２及び２０４がオフとなり、ＦＥＴ２０１及び２０３がオンとなる第１フェイズ（充電フェイズ）では、正電圧Ｖ１の印加端から、ＦＥＴ２０１、フライングキャパシタＣ１、及び、ＦＥＴ２０３を介して、負電圧Ｖ２の印加端に至る経路を流れる電流によって、フライングキャパシタＣ１の充電が行われる。このとき、スイッチ電圧ＳＷ２１は、ほぼ正電圧Ｖ１（より正確には、正電圧Ｖ１からＦＥＴ２０１の降下電圧を差し引いた電圧）となり、スイッチ電圧ＳＷ２２は、ほぼ負電圧Ｖ２（より正確には、負電圧Ｖ２にＦＥＴ２０３の降下電圧を足し合わせた電圧）となる。従って、フライングキャパシタＣ１には、スイッチ電圧ＳＷ２１とスイッチ電圧ＳＷ２２との差分電圧（ほぼＶ１−Ｖ２）に相当する電荷が蓄えられる。
【００７５】
その後、ＦＥＴ２０２及び２０４がオンとなり、ＦＥＴ２０１及び２０３がオフとなる第２フェイズ（放電フェイズ／電荷転送フェイズ）では、接地電圧ＧＮＤの印加端から、ＦＥＴ２０２、フライングキャパシタＣ１、及び、ＦＥＴ２０４を介して、出力電圧ＯＵＴの印加端に至る経路が導通されて、フライングキャパシタＣ１の放電（出力キャパシタＣ２への電荷転送）が行われる。このとき、スイッチ電圧ＳＷ２１は、ほぼ接地電圧ＧＮＤ（より正確には、接地電圧ＧＮＤにＦＥＴ２０２の降下電圧を足し合わせた電圧）となり、スイッチ電圧ＳＷ２２は、スイッチ電圧ＳＷ２１からフライングキャパシタＣ１の両端電圧を差し引いた電圧（ほぼＶ２−Ｖ１）となる。
【００７６】
従って、チャージポンプ回路２Ｘでは、ＦＥＴ２０１〜２０４をオン／オフさせてフライングキャパシタＣ１の充放電を繰り返すことにより、負電圧Ｖ２から正電圧Ｖ１を差し引いた負の出力電圧ＯＵＴ（＝Ｖ２−Ｖ１）を生成することができる。
【００７７】
次に、ＦＥＴ２０１〜２０４のオン／オフ制御について詳細に説明する。図８は、チャージポンプ回路２Ｘの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、駆動信号Ｇ２０、スイッチ電圧ＳＷ２１及びＳＷ２２、検出信号Ｓ２１及びＳ２２、並びに、駆動信号Ｇ２１及びＧ２２が描写されている。
【００７８】
図８の例では、時刻ｔ２１まで、ＦＥＴ２０２及び２０４がオンされており、ＦＥＴ２０１及び２０３がオフされている。この状態は先述の第２フェイズに相当し、出力電圧ＯＵＴの印加端からＦＥＴ２０４を介する経路でスイッチ電圧ＳＷ２２の印加端に向けた電流が流れている。このとき、スイッチ電圧ＳＷ２２は、出力電圧ＯＵＴからＦＥＴ２０４の降下電圧を差し引いた電圧となっている。
【００７９】
時刻ｔ２１において、クロック信号ＣＬＫがローレベルからハイレベルに立ち上がると駆動信号Ｇ２０がハイレベルからローレベルに立ち下がるので、ＦＥＴ２０１がオンし、ＦＥＴ２０２がオフする。その結果、フライングキャパシタＣ１の第１端がＦＥＴ２０１を介して正電圧Ｖ１の印加端に導通されるので、スイッチ電圧ＳＷ２１が上昇し始める。また、スイッチ電圧ＳＷ２２についても、フライングキャパシタＣ１の電荷保存則に従って、スイッチ電圧ＳＷ２１と同様の挙動で上昇し始める。
【００８０】
スイッチ電圧ＳＷ２２の上昇に伴い、時刻ｔ２２において、ＦＥＴ２０４の両端電圧Ｖ２２（＝ＯＵＴ−ＳＷ２２）がコンパレータ２１０の閾値電圧を下回ると、検出信号Ｓ２２がハイレベルからローレベルに切り替わる。すなわち、スイッチ電圧ＳＷ２２の印加端からＦＥＴ２０４を介する経路で出力電圧ＯＵＴの印加端に向けて電流が逆流し始めたとき（または電流が逆流し得る状態となったとき）に、検出信号Ｓ２２がハイレベルからローレベルに切り替わる。その結果、ＦＥＴ２０４の駆動信号Ｇ２２がハイレベルからローレベルに切り替わり、ＦＥＴ２０４がオフとなる。従って、ＦＥＴ２０４に流れる逆流電流を遅滞なく遮断することができる。
【００８１】
スイッチ電圧ＳＷ２２がさらに低下し、時刻ｔ２３において、ＦＥＴ２０３の両端電圧Ｖ２１（＝ＳＷ２２−Ｖ２）がコンパレータ２０９の閾値電圧を上回ると、検出信号Ｓ２１がローレベルからハイレベルに切り替わる。すなわち、スイッチ電圧ＳＷ２２の印加端からボディダイオード２０３Ｄを介する経路で負電圧Ｖ２の印加端に向けて電流が流れ始めたとき（または同方向に電流が流れ得る状態となったとき）に、検出信号Ｓ２１がローレベルからハイレベルに切り替わる。その結果、ＦＥＴ２０３の駆動信号Ｇ２１がローレベルからハイレベルに切り替わり、ＦＥＴ２０３がオンとなる。この状態は先述の第１フェイズに相当し、正電圧Ｖ１の印加端から、ＦＥＴ２０１、フライングキャパシタＣ１、及び、ＦＥＴ２０３を介して、負電圧Ｖ２の印加端に至る経路で電流が流れ始める。このとき、スイッチ電圧ＳＷ２２は、負電圧Ｖ２にＦＥＴ２０３の降下電圧を足し合わせた電圧となる。
【００８２】
なお、ＦＥＴ２０３が十分にオンするまでの間、ＦＥＴ２０３よりも順方向電圧の大きいボディダイオード２０３Ｄを介して電流が流れるので、スイッチ電圧ＳＷ２２（及びＳＷ２１）にはオーバーシュートが生じる。ただし、このような状態は短期間であるので、チャージポンプ回路２Ｘの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００８３】
その後、時刻ｔ２４において、クロック信号ＣＬＫがハイレベルからローレベルに立ち下がると駆動信号Ｇ２０がローレベルからハイレベルに立ち下がるので、ＦＥＴ２０１がオフし、ＦＥＴ２０２がオンする。その結果、フライングキャパシタＣ１の第１端がＦＥＴ２０２を介して接地電圧ＧＮＤの印加端に導通されるので、スイッチ電圧ＳＷ２１が低下し始める。また、スイッチ電圧ＳＷ２２についても、フライングキャパシタＣ１の電荷保存則に従い、スイッチ電圧ＳＷ２１と同様の挙動で低下し始める。
【００８４】
スイッチ電圧ＳＷ２２の低下に伴い、時刻ｔ２５において、ＦＥＴ２０３の両端電圧Ｖ２１（＝ＳＷ２２−Ｖ２）がコンパレータ２０９の閾値電圧を下回ると、検出信号Ｓ２１がハイレベルからローレベルに切り替わる。すなわち、負電圧Ｖ２の印加端からＦＥＴ２０３を介する経路でスイッチ電圧ＳＷ２２の印加端に向けて電流が逆流し始めたとき（または電流が逆流し得る状態となったとき）に、検出信号Ｓ２１がハイレベルからローレベルに切り替わる。その結果、ＦＥＴ２０３の駆動信号Ｇ２１がハイレベルからローレベルに切り替わり、ＦＥＴ２０３がオフとなる。従って、ＦＥＴ２０３に流れる逆流電流を遅滞なく遮断することができる。
【００８５】
スイッチ電圧ＳＷ２２がさらに低下し、時刻ｔ２６において、ＦＥＴ２０４の両端電圧Ｖ２２（＝ＯＵＴ−ＳＷ２２）がコンパレータ２１０の閾値電圧を上回ると、検出信号Ｓ２２がローレベルからハイレベルに切り替わる。すなわち、出力電圧ＯＵＴの印加端からボディダイオード２０４Ｄを介する経路でスイッチ電圧ＳＷ２２の印加端に向けて電流が流れ始めたとき（または同方向に電流が流れ得る状態となったとき）に、検出信号Ｓ２２がローレベルからハイレベルに切り替わる。その結果、ＦＥＴ２０４の駆動信号Ｇ２２がローレベルからハイレベルに切り替わり、ＦＥＴ２０４がオンとなる。この状態は先の第２フェイズに相当し、出力電圧ＯＵＴの印加端からＦＥＴ２０４を介する経路でスイッチ電圧ＳＷ２２の印加端に向けた電流が流れ始める。このとき、スイッチ電圧ＳＷ２２は、出力電圧ＯＵＴからＦＥＴ２０４の降下電圧を差し引いた電圧となる。
【００８６】
なお、ＦＥＴ２０４が十分にオンするまでの間、ＦＥＴ２０４よりも順方向電圧の大きいボディダイオード２０４Ｄを介して電流が流れるので、スイッチ電圧ＳＷ２２（及びＳＷ２１）にはアンダーシュートが生じる。ただし、このような状態は短期間であるので、チャージポンプ回路２Ｘの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００８７】
上記で説明したように、第４実施形態のチャージポンプ回路２Ｘでは、ＦＥＴ２０３及び２０４について、意図した方向に電流が流れる状態となった方がオンされて、意図とは逆方向に電流が流れる状態となった方がオフされる。従って、ＦＥＴ２０１及び２０２のスイッチング途中でＦＥＴ２０３及び２０４がオンされることはないので、ＦＥＴ２０１とＦＥＴ２０３の同時オンやＦＥＴ２０２とＦＥＴ２０４の同時オンを確実に防止することができる。また、第４実施形態のチャージポンプ回路２Ｘであれば、必ず、ＦＥＴ２０３及び２０４の一方がオフされてから他方がオンされるので、ＦＥＴ２０３とＦＥＴ２０４の同時オンも確実に防止することができる。
【００８８】
このように、第４実施形態のチャージポンプ回路２Ｘであれば、各ＦＥＴのオン／オフタイミングに予め一定の遅延を与えておく遅延生成方式や、一方のＦＥＴのゲート電圧がオフレベルに切り替えられたことを確認して他方のＦＥＴのゲート電圧をオンレベルに切り替えるゲート電圧モニタ方式と比べて、配線の寄生容量や駆動回路の遅延ばらつきに依ることなく、容易にかつ適切にＦＥＴのオン／オフ制御を行うことが可能となる。
【００８９】
特に、フライングキャパシタの容量値に応じてスイッチ電圧の挙動が大きく変動する負出力型チャージポンプ回路の誤動作や効率低下を解消するためには、遅延生成方式やゲート電圧モニタ方式ではなく、第４実施形態の構成を採用することが望ましい。
【００９０】
＜第５実施形態＞
図９は、チャージポンプ回路の第５実施形態（負出力型）を示す図である。第５実施形態のチャージポンプ回路２Ｙは、基本的に第４実施形態と同様の構成であり、ドライバ２０７及び２０８に代えて、ＡＮＤゲート２１１及び２１２を設けた点に特徴を有する。そこで、第４実施形態と同様の構成要素については、図７と同一の符号を付すことで重複した説明を割愛し、以下では、第５実施形態の特徴部分についてのみ重点的な説明を行うことにする。
【００９１】
ＡＮＤゲート２１１の第１入力端は、コンパレータ２０９の出力端（検出信号Ｓ２１の印加端）に接続されている。ＡＮＤゲート２１１の第２入力端は、オシレータ２０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。ＡＮＤゲート２１１の出力端（駆動信号Ｇ２１の印加端）は、ＦＥＴ２０３のゲートに接続されている。ＡＮＤゲート２１１は、コンパレータ２０９から入力される検出信号Ｓ２１とオシレータ２０５から入力されるクロック信号ＣＬＫの双方に応じてＦＥＴ２０３の駆動信号Ｇ２１を生成する第２駆動部に相当する。駆動信号Ｇ２１は、検出信号Ｓ２１とクロック信号ＣＬＫがいずれもハイレベルであるときにハイレベルとなり、その余の場合にローレベルとなる。
【００９２】
ＡＮＤゲート２１２の第１入力端は、コンパレータ２１０の出力端（検出信号Ｓ２２の印加端）に接続されている。ＡＮＤゲート２１２の第２反転入力端は、オシレータ２０５の出力端（クロック信号ＣＬＫの印加端）に接続されている。ＡＮＤゲート２１２の出力端（駆動信号Ｇ２２の印加端）は、ＦＥＴ２０４のゲートに接続されている。ＡＮＤゲート２１２は、コンパレータ２１０から入力される検出信号Ｓ２２とオシレータ２０５から入力されるクロック信号ＣＬＫの双方に応じてＦＥＴ２０４の駆動信号Ｇ２２を生成する第３駆動部に相当する。駆動信号Ｇ２２は、検出信号Ｓ２２がハイレベルでクロック信号ＣＬＫがローレベルであるときにハイレベルとなり、その余の場合にローレベルとなる。
【００９３】
図１０は、チャージポンプ回路２Ｙの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫ、駆動信号Ｇ２０、スイッチ電圧ＳＷ２１及びＳＷ２２、検出信号Ｓ２１及びＳ２２、並びに、駆動信号Ｇ２１及びＧ２２が描写されている。
【００９４】
チャージポンプ回路２Ｙの動作について、特に注目すべき点は、駆動信号Ｇ２１及びＧ２２の立下げタイミング、すなわち、ＦＥＴ２０３及び２０４のオフタイミングである。図１０で示すように、チャージポンプ回路２Ｙでは、クロック信号ＣＬＫの立上がりエッジ（時刻ｔ２１など）をトリガとして駆動信号Ｇ２２が立ち下がり、クロック信号ＣＬＫの立下がりエッジ（時刻ｔ２４など）をトリガとして駆動信号Ｇ２１が立ち下がる。
【００９５】
このように、第５実施形態のチャージポンプ回路２Ｙでは、ＦＥＴ２０３及び２０４に逆流電流が流れ始める前にＦＥＴ２０３及び２０４をオフさせる構成が採用されている。従って、ＦＥＴ２０３及び２０４に逆流電流が流れることはないので、チャージポンプ回路２Ｙの誤動作や効率低下をより確実に防止することが可能となる。
【００９６】
なお、チャージポンプ回路２Ｙでは、ＦＥＴ２０３の両端電圧Ｖ２１がコンパレータ２０９の閾値電圧を上回っている状態のまま、ＦＥＴ２０３がオフされるので、ボディダイオード２０３Ｄに電流が流れてスイッチ電圧ＳＷ２２（及びＳＷ２１）のオーバーシュートを生じる場合がある。同様に、チャージポンプ回路２Ｙでは、ＦＥＴ２０４の両端電圧Ｖ２２がコンパレータ２１０の閾値電圧を上回っている状態のまま、ＦＥＴ２０４がオフされるので、ボディダイオード２０４Ｄに電流が流れてスイッチ電圧ＳＷ２２（及びＳＷ２１）のアンダーシュートを生じる場合がある。ただし、このような状態はいずれも短期間であるので、チャージポンプ回路２Ｙの変換効率や出力電圧範囲に大きな影響を及ぼすものではない。
【００９７】
＜第６実施形態＞
図１１は、チャージポンプ回路の第６実施形態（負出力型）を示す図である。第６実施形態のチャージポンプ回路２Ｚは、基本的に第５実施形態と同様の構成であり、オフ検出部２１３及び２１４と遅延部２１５を追加した点に特徴を有する。そこで、第６実施形態と同様の構成要素については、図９と同一の符号を付すことで重複した説明を割愛し、以下では、第６実施形態の特徴部分についてのみ重点的な説明を行うことにする。
【００９８】
オフ検出部２１３は、ＦＥＴ２０３の駆動信号Ｇ２１に応じてオフ検出信号Ｄ２１を生成する。オフ検出信号Ｄ２１は、駆動信号Ｇ２１がオフ検出用の閾値電圧を下回っていればハイレベルとなり、上回っていればローレベルとなる。
【００９９】
オフ検出部２１４は、ＦＥＴ２０４の駆動信号Ｇ２２に応じてオフ検出信号Ｄ２２を生成する。オフ検出信号Ｄ２２は、駆動信号Ｇ２２がオフ検出用の閾値電圧を下回っていればハイレベルとなり、上回っていればローレベルとなる。
【０１００】
遅延部２１５は、オフ検出信号Ｄ２１及びＤ２２に応じてクロック信号ＣＬＫに遅延を与える。具体的に述べると、遅延部２１５は、オフ検出信号Ｄ２１がローレベルに切り替わるまでクロック信号ＣＬＫの立下がりを遅らせ、また、オフ検出信号Ｄ２２がローレベルに切り替わるまでクロック信号ＣＬＫの立上りを遅らせる。なお、遅延部２１５で遅延が与えられたクロック信号ＣＬＫは、インバータ２０６に送出される。
【０１０１】
図１２は、チャージポンプ回路２Ｚの一動作例を示すタイミングチャートであり、上から順に、クロック信号ＣＬＫと駆動信号Ｇ２０〜Ｇ２２が描写されている。第６実施形態のチャージポンプ回路２Ｚであれば、配線の寄生容量や駆動回路の遅延ばらつきに依ることなく、第１フェイズ（ＰＨＡＳＥ１）から第２フェイズ（ＰＨＡＳＥ２）へ移行する際には、まずＦＥＴ２０３をオフし、次いでＦＥＴ２０１をオフしてＦＥＴ２０２をオンしてから、最後にＦＥＴ２０４をオンするという一連のシーケンスを実現し、逆に、第２フェイズ（ＰＨＡＳＥ２）から第１フェイズ（ＰＨＡＳＥ１）へ移行する際には、まずＦＥＴ２０４をオフし、次いでＦＥＴ２０１をオンしてＦＥＴ２０２をオフしてから、最後にＦＥＴ２０３をオンするという一連のシーケンスを実現することが可能となる。
【０１０２】
特に、複数の半導体装置間でクロック信号のやり取りを行う負出力型のチャージポンプ回路では、上記した第６実施形態の構成を採用することが望ましい。
【０１０３】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１０４】
本発明に係る電源装置は、ＬＣＤ−ＴＶ、ＰＤＰ−ＴＶ、ＤＶＤレコーダ、ＢＤレコーダなど、様々なアプリケーションの電源として利用することが可能である。
【符号の説明】
【０１０５】
１Ｘ、１Ｙ、１Ｚ チャージポンプ回路（正出力型）
１００ 半導体装置
１０１、１０３、１０４ ＰＭＯＳＦＥＴ
１０２ ＮＭＯＳＦＥＴ
１０３Ｄ、１０４Ｄ ボディダイオード
１０５ オシレータ
１０６〜１０８ インバータ
１０９、１１０ コンパレータ
１１１ ＯＲゲート
１１２ ＮＡＮＤゲート
１１３、１１４ オフ検出部
１１５ 遅延部
２Ｘ、２Ｙ、２Ｚ チャージポンプ回路（負出力型）
２００Ａ、２００Ｂ 半導体装置
２０１ ＰＭＯＳＦＥＴ
２０２〜２０４ ＮＭＯＳＦＥＴ
２０３Ｄ、２０４Ｄ ボディダイオード
２０５ オシレータ
２０６ インバータ
２０７、２０８ ドライバ
２０９、２１０ コンパレータ
２１１、２１２ ＡＮＤゲート
２１３、２１４ オフ検出部
２１５ 遅延部
Ｃ１ フライングキャパシタ
Ｃ２ 出力キャパシタ
【特許請求の範囲】
【請求項１】
キャパシタの充放電用スイッチとして用いられるＦＥＴと、
前記ＦＥＴに流れる電流または前記ＦＥＴの両端電圧に応じて検出信号を生成する検出部と、
前記検出信号に応じて前記ＦＥＴの駆動信号を生成する駆動部と、
を有することを特徴とするチャージポンプ回路。
【請求項２】
前記キャパシタの第１端と第１電圧の印加端との間に接続された第１ＦＥＴと、
前記キャパシタの第１端と接地電圧の印加端との間に接続された第２ＦＥＴと、
前記キャパシタの第２端と第２電圧の印加端との間に接続された第３ＦＥＴと、
前記キャパシタの第２端と出力電圧の印加端との間に接続された第４ＦＥＴと、
クロック信号を生成するオシレータと、
前記クロック信号に応じて前記第１ＦＥＴと前記第２ＦＥＴの駆動信号を生成する第１駆動部と、
前記第３ＦＥＴに流れる電流または前記第３ＦＥＴの両端電圧に応じて第１検出信号を生成する第１検出部と、
前記第４ＦＥＴに流れる電流または前記第４ＦＥＴの両端電圧に応じて第２検出信号を生成する第２検出部と、
前記第１検出信号に応じて前記第３ＦＥＴの駆動信号を生成する第２駆動部と、
前記第２検出信号に応じて前記第４ＦＥＴの駆動信号を生成する第３駆動部と、
を有することを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
前記第２駆動部は、前記第１検出信号と前記クロック信号の双方に応じて前記第３ＦＥＴの駆動信号を生成し、
前記第３駆動部は、前記第２検出信号と前記クロック信号の双方に応じて前記第４ＦＥＴの駆動信号を生成する、
ことを特徴とする請求項２に記載のチャージポンプ回路。
【請求項４】
前記第３ＦＥＴの駆動信号に応じて第１オフ検出信号を生成する第１オフ検出部と、
前記第４ＦＥＴの駆動信号に応じて第２オフ検出信号を生成する第２オフ検出部と、
前記第１オフ検出信号と前記第２オフ検出信号に応じて前記クロック信号に遅延を与える遅延部と、
を有することを特徴とする請求項３に記載のチャージポンプ回路。
【請求項５】
前記第１電圧と前記第２電圧は、いずれも正電圧であることを特徴とする請求項２〜請求項４のいずれか一項に記載のチャージポンプ回路。
【請求項６】
前記第１ＦＥＴ、前記第３ＦＥＴ、及び、前記第４ＦＥＴはいずれもＰチャネル型であり、前記第２ＦＥＴはＮチャネル型であることを特徴とする請求項５に記載のチャージポンプ回路。
【請求項７】
前記第１電圧は正電圧であり、前記第２電圧は負電圧であることを特徴とする請求項２〜請求項４のいずれか一項に記載のチャージポンプ回路。
【請求項８】
前記第１ＦＥＴはＰチャネル型であり、前記第２ＦＥＴ、前記第３ＦＥＴ、及び、前記第４ＦＥＴはいずれもＮチャネル型であることを特徴とする請求項７に記載のチャージポンプ回路。
【請求項９】
前記第１ＦＥＴと、前記第２ＦＥＴと、前記第１駆動部と、前記オシレータは、いずれも基板に接地電圧が印加された第１半導体装置に集積化されており、
前記第３ＦＥＴと、前記第４ＦＥＴと、前記第１検出部と、前記第２検出部と、前記第２駆動部と、前記第３駆動部は、いずれも基板に負電圧が印加された第２半導体装置に集積化されている、
ことを特徴とする請求項８に記載のチャージポンプ回路。
【請求項１０】
請求項１〜請求項９のいずれか一項に記載のチャージポンプ回路を有することを特徴とする電源装置。
【請求項１】
キャパシタの充放電用スイッチとして用いられるＦＥＴと、
前記ＦＥＴに流れる電流または前記ＦＥＴの両端電圧に応じて検出信号を生成する検出部と、
前記検出信号に応じて前記ＦＥＴの駆動信号を生成する駆動部と、
を有することを特徴とするチャージポンプ回路。
【請求項２】
前記キャパシタの第１端と第１電圧の印加端との間に接続された第１ＦＥＴと、
前記キャパシタの第１端と接地電圧の印加端との間に接続された第２ＦＥＴと、
前記キャパシタの第２端と第２電圧の印加端との間に接続された第３ＦＥＴと、
前記キャパシタの第２端と出力電圧の印加端との間に接続された第４ＦＥＴと、
クロック信号を生成するオシレータと、
前記クロック信号に応じて前記第１ＦＥＴと前記第２ＦＥＴの駆動信号を生成する第１駆動部と、
前記第３ＦＥＴに流れる電流または前記第３ＦＥＴの両端電圧に応じて第１検出信号を生成する第１検出部と、
前記第４ＦＥＴに流れる電流または前記第４ＦＥＴの両端電圧に応じて第２検出信号を生成する第２検出部と、
前記第１検出信号に応じて前記第３ＦＥＴの駆動信号を生成する第２駆動部と、
前記第２検出信号に応じて前記第４ＦＥＴの駆動信号を生成する第３駆動部と、
を有することを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
前記第２駆動部は、前記第１検出信号と前記クロック信号の双方に応じて前記第３ＦＥＴの駆動信号を生成し、
前記第３駆動部は、前記第２検出信号と前記クロック信号の双方に応じて前記第４ＦＥＴの駆動信号を生成する、
ことを特徴とする請求項２に記載のチャージポンプ回路。
【請求項４】
前記第３ＦＥＴの駆動信号に応じて第１オフ検出信号を生成する第１オフ検出部と、
前記第４ＦＥＴの駆動信号に応じて第２オフ検出信号を生成する第２オフ検出部と、
前記第１オフ検出信号と前記第２オフ検出信号に応じて前記クロック信号に遅延を与える遅延部と、
を有することを特徴とする請求項３に記載のチャージポンプ回路。
【請求項５】
前記第１電圧と前記第２電圧は、いずれも正電圧であることを特徴とする請求項２〜請求項４のいずれか一項に記載のチャージポンプ回路。
【請求項６】
前記第１ＦＥＴ、前記第３ＦＥＴ、及び、前記第４ＦＥＴはいずれもＰチャネル型であり、前記第２ＦＥＴはＮチャネル型であることを特徴とする請求項５に記載のチャージポンプ回路。
【請求項７】
前記第１電圧は正電圧であり、前記第２電圧は負電圧であることを特徴とする請求項２〜請求項４のいずれか一項に記載のチャージポンプ回路。
【請求項８】
前記第１ＦＥＴはＰチャネル型であり、前記第２ＦＥＴ、前記第３ＦＥＴ、及び、前記第４ＦＥＴはいずれもＮチャネル型であることを特徴とする請求項７に記載のチャージポンプ回路。
【請求項９】
前記第１ＦＥＴと、前記第２ＦＥＴと、前記第１駆動部と、前記オシレータは、いずれも基板に接地電圧が印加された第１半導体装置に集積化されており、
前記第３ＦＥＴと、前記第４ＦＥＴと、前記第１検出部と、前記第２検出部と、前記第２駆動部と、前記第３駆動部は、いずれも基板に負電圧が印加された第２半導体装置に集積化されている、
ことを特徴とする請求項８に記載のチャージポンプ回路。
【請求項１０】
請求項１〜請求項９のいずれか一項に記載のチャージポンプ回路を有することを特徴とする電源装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−１１０９０８（Ｐ２０１３−１１０９０８Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５５８０９（Ｐ２０１１−２５５８０９）
【出願日】平成２３年１１月２４日（２０１１．１１．２４）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２４日（２０１１．１１．２４）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
[ Back to top ]