チャージポンプ回路

【課題】 昇圧コンデンサや出力コンデンサの充電が十分でない状態で充電電流を流した場合の突入電流を低減可能なチャージポンプ回路を提供する。
【解決手段】 昇圧コンデンサ1と、昇圧コンデンサ1の一端NC1と入力電圧ノードVDD1との間に介装され所定周期でオンオフするスイッチ回路2と、昇圧コンデンサ1の他端NC2を所定周期、所定の電圧振幅で駆動する駆動回路3,5と、スイッチ回路のオンオフを制御する制御回路7を備え、制御回路7が、活性化信号ENの入力から一定期間内を少なくとも含む第1期間は、スイッチ回路2のオン状態でのオン電流量を一定値に制限し、活性化信号ENの入力から一定期間経過後の第1期間以外の第2期間は、オン電流量の制限を解除して、スイッチ回路2のオンオフを制御する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直流電圧を所定の直流電圧に変換するDC/DCコンバータ回路に使用されるチャージポンプ回路に関する。
【背景技術】
【0002】
図10に、従来のチャージポンプ回路の基本的な回路構成を示す。図10に示す回路は、入力直流電圧Vddを2倍に昇圧するチャージポンプ回路である。図10に示すように、当該チャージポンプ回路は、昇圧コンデンサ1と、4つのスイッチ回路2〜5と、出力コンデンサ6と、第1及び第2のスイッチ回路2,3と第3及び第4のスイッチ回路4,5のオンオフの位相を反転させるインバータ回路60を備えて構成される。第1のスイッチ回路2は、入力直流電圧Vddの入力電圧ノードVDDと昇圧コンデンサ1の一方端NC1の間に介装され、第2のスイッチ回路3は、接地電圧GND(0V)が供給される接地ノードVSSと昇圧コンデンサ1の他方端NC2の間に介装され、第3のスイッチ回路4は、昇圧コンデンサ1の一方端NC1と出力ノードOUTの間に介装され、第4のスイッチ回路5は、入力電圧ノードVDDと昇圧コンデンサ1の他方端NC2の間に介装され、出力コンデンサは、出力ノードOUTと入力電圧ノードVDDの間に介装されている。第1及び第2のスイッチ回路2,3は、クロック入力端子NCLKから入力する矩形波のクロック信号CLKによって駆動され、第3及び第4のスイッチ回路4,5は、インバータ回路60から出力される反転クロック信号CLKBによって駆動される。
【0003】
図10に示すチャージポンプ回路における昇圧動作は以下のように実行される。即ち、第1及び第2のスイッチ回路2,3がオン状態で、第3及び第4のスイッチ回路4,5がオフ状態において、昇圧コンデンサ1の一方端NC1が入力直流電圧Vddに充電され、他方端NC2が接地電圧GNDとなり、昇圧コンデンサ1の両端には入力直流電圧Vddが保持される。次に、第1及び第2のスイッチ回路2,3がオフ状態で、第3及び第4のスイッチ回路4,5がオン状態に遷移すると、昇圧コンデンサ1の両端に入力直流電圧Vddが保持された状態で、昇圧コンデンサ1の他方端NC2が接地電圧GNDから入力直流電圧Vddに変化するため、昇圧コンデンサ1の一方端NC1に、入力直流電圧Vddのほぼ2倍の昇圧電圧2Vddが発生し、第4のスイッチ回路を介して出力コンデンサ6に充電され、出力ノードOUTから出力される。
【0004】
しかし、図10に示す従来のチャージポンプ回路では、起動直後等の昇圧コンデンサや出力コンデンサの充電が十分でない状態での昇圧動作時に、以下に説明する突入電流が発生する。図10において、起動直後から上記昇圧動作を繰り返すことにより、出力コンデンサ6の出力ノードOUT側が徐々に昇圧電圧2Vddに昇圧されるが、起動直後では、第1及び第2のスイッチ回路2,3がオフ状態からオン状態に遷移した直後は、昇圧コンデンサ1の一方端NC1の電圧は、入力直流電圧Vddと昇圧電圧2Vddの中間電圧で、他方端NC2の電圧が入力直流電圧Vddであるため、他方端NC2の電圧が第2のスイッチ回路3を介して接地電圧GNDまで放電すると、一方端NC1の電圧は、更に低下して、入力直流電圧Vddと接地電圧GNDの中間電圧まで低下する。この結果、入力電圧ノードVDDから第1のスイッチ回路2を経由して昇圧コンデンサ1の一方端NC1に向けて大きな充電電流が流れる。この大きな充電電流を突入電流と称する。特に、起動直後の最初に第1及び第2のスイッチ回路2,3がオン状態となる場合に、昇圧コンデンサや出力コンデンサが全く充電されていないと、非常に大きな突入電流となる。
【0005】
携帯型電子機器に使用されるチャージポンプ回路では、入力直流電圧Vddはバッテリ等のインピーダンスの高い電源から供給されるため、チャージポンプ回路で大きな突入電流が発生すると、当該電源から供給される入力直流電圧Vddの電圧降下を招き、チャージポンプ回路の動作が不安定となり、更には、同じ入力直流電圧Vddを使用する他の回路の動作も不安定となる虞がある。
【0006】
また、携帯型電子機器等における低消費電力化の要請から、チャージポンプ回路を必要時にのみ起動させて、不要時には停止させることで低消費電力化を図ることが一般的に行われており、斯かる起動停止が繰り返されるチャージポンプ回路の動作制御において、突入電流の抑制は極めて重要である。
【0007】
突入電流の抑制機構を備えた従来のチャージポンプ回路の一例として、図11に示す下記の特許文献1に開示されたチャージポンプ回路がある。以下、図11を参照して、特許文献1に開示された従来の突入電流の抑制手法について説明する。
【0008】
図11に示すチャージポンプ回路は、図10に示す従来のチャージポンプ回路に対して、昇圧コンデンサ1の両端NC1,NC2の各電圧を入力電圧とする差動増幅器61と、差動増幅器61の出力ノードと第1のスイッチ回路2の入力ノードを接続するNチャネルMOSFET62と、入力電圧ノードVDDと第1のスイッチ回路2の入力ノードを接続する抵抗63を備えて構成される。尚、図11に示すチャージポンプ回路では、第1のスイッチ回路2はPチャネルMOSFETで構成され、第2のスイッチ回路3はNチャネルMOSFETで構成されている。
【0009】
以下、図11に示すチャージポンプ回路における突入電流の抑制動作について説明する。差動増幅器61とNチャネルMOSFET62からなるゲート駆動電圧可変回路は、昇圧コンデンサ1の両端の充電電圧が高い状態では、第1のスイッチ回路2のPチャネルMOSFETのゲート・ソース間の電圧差(絶対値)を大きくして、第1のスイッチ回路2のオン抵抗値を低くし、昇圧コンデンサの両端の充電電圧が低い状態では、第1のスイッチ回路2のPチャネルMOSFETのゲート・ソース間の電圧差(絶対値)を小さくして、第1のスイッチ回路2のオン抵抗値を高くする。この結果、昇圧コンデンサの両端の充電電圧が低く突入電流が大きくなる条件下では、第1のスイッチ回路2のオン抵抗値が高くなって、突入電流が抑制される。逆に、昇圧コンデンサの両端の充電電圧が高く突入電流発生の虞がない場合には、第1のスイッチ回路2のオン抵抗値を低くして、昇圧コンデンサの充電電流の低下を防ぐことで、チャージポンプ回路の定常時における出力電流の供給能力を確保できる。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開平10−14218号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、図11に示す従来のチャージポンプ回路では、第1のスイッチ回路2のPチャネルMOSFETのオン抵抗値を制御するために、ゲート駆動電圧可変回路として、反転増幅を行う差動増幅器61とNチャネルMOSFET62が必要である。また、差動増幅器61には位相補償回路の追加が必要である。当該位相補償回路は容量(コンデンサ)と抵抗とを用いて構成されが、この容量を半導体チップ上に形成する場合に大きな面積が必要となり、回路規模が増大し、製造コスト高騰の要因となる。
【0012】
また、第1のスイッチ回路2のゲート電圧の制御に、NチャネルMOSFET62と抵抗63を使用するために、スイッチング時の消費電力が大きくなる。更に、起動時以外の定常時における昇圧動作において、第1のスイッチ回路2のゲート電圧が、接地電圧GNDまで完全に下がりきらないことにより、ゲート電圧が接地電圧GNDまで完全に下がりきる場合に比べて第1のスイッチ回路2のオン抵抗値が高くなり、昇圧効率の悪化を招く。
【0013】
本発明は、上記の従来のチャージポンプ回路の問題点に鑑みてなされたものであり、その目的は、従来の制御方法を保持したまま、昇圧コンデンサや出力コンデンサの充電が十分でない状態で充電電流を流した場合の突入電流を低減可能なチャージポンプ回路を提供することにある。
【課題を解決するための手段】
【0014】
上記目的を達成するため、本発明では、昇圧コンデンサと、前記昇圧コンデンサの一端と昇圧対象の直流電圧の入力電圧ノードとの間に介装され所定周期でオンオフするスイッチ回路と、前記昇圧コンデンサの他端を前記所定周期、所定の電圧振幅で駆動する駆動回路と、前記スイッチ回路のオンオフを制御する制御回路と、を備え、前記制御回路が、活性化信号の入力から一定期間内を少なくとも含む第1期間は、前記スイッチ回路のオン状態でのオン電流量を一定値に制限し、前記活性化信号の入力から前記一定期間経過後の前記第1期間以外の第2期間は、前記オン電流量の制限を解除して、前記スイッチ回路のオンオフを制御することを特徴とするチャージポンプ回路を提供する。
【0015】
更に、上記特徴のチャージポンプ回路は、前記制御回路が、前記スイッチ回路を構成する第1MOSFETのオフ時のゲート電圧を外部から入力するクロック信号に同期して駆動する第1駆動トランジスタと、前記第2期間において、前記クロック信号に同期して前記活性化信号の入力から前記一定期間経過後に発振を開始する遅延クロック信号に同期して、前記第1MOSFETのオン時のゲート電圧を駆動する第2駆動トランジスタと、前記第1期間において、前記第1MOSFETのオン電流量を一定値に制限して、前記クロック信号に同期して前記第1MOSFETのオン時のゲート電圧を駆動する電流制限駆動回路部と、を備え、前記電流制限駆動回路部が、前記第1MOSFETとゲート同士が接続して第1のカレントミラー回路を構成する第2MOSFETと、前記第2MOSFETに一定電流を供給する第3MOSFETと、前記第3MOSFETとゲート同士が接続して第2のカレントミラー回路を構成する第4MOSFETと、前記第4MOSFETに一定電流を供給する定電流源と、前記第1のカレントミラー回路と前記第2のカレントミラー回路のオンオフを制御するカレントミラー制御回路と、を備えて構成されるのが好ましい。
【0016】
上記特徴のチャージポンプ回路によれば、突入電流の発生する起動時に着目して、起動時を含む第1期間において、入力電圧ノードからスイッチ回路を経由して昇圧コンデンサを充電するための充電電流の電流量を抑制する回路構成となっているため、チャージポンプ回路の基本構成を変更することなく、且つ、定常時の昇圧動作における昇圧効率の悪化を招かずに、突入電流を抑制できる。しかも、従来のチャージポンプ回路のように差動増幅器を使用する必要がなく、第1期間と第2期間を区別するためのタイミング制御で十分であるため、半導体チップ上で大きな面積を占めるコンデンサと抵抗からなる位相補償回路が不要であり、その分の回路規模を小さくでき、製造コストも低く抑えることが可能となる。
【0017】
更に、上記特徴のチャージポンプ回路は、前記第1のカレントミラー回路がオン時における前記第1MOSFETのオン電流量を前記第2MOSFETのオン電流量で除した第1のカレントミラー比が1より大きいこと、または、前記第2のカレントミラー回路がオン時における前記第3MOSFETのオン電流量を前記第4MOSFETのオン電流量で除した第2のカレントミラー比が1より大きいことが好ましい。
【0018】
このように、第1または第2のカレントミラー回路のカレントミラー比を1より大きくすることで、第2のカレントミラー回路に接続する定電流源の電流量を小さく抑えて起動時の突入電流の電流量を制御することができ、電流制限駆動回路部の低消費電力化が図れる。
【0019】
更に、上記特徴のチャージポンプ回路は、前記カレントミラー制御回路が、前記第1期間と前記第2期間の間の遷移時に状態変化する第2活性化信号をゲート入力として、前記第1のカレントミラー回路のオンオフを制御する第5MOSFETを備え、前記第2MOSFETのドレインまたはソースと、前記第5MOSFETのドレインまたはソースが接続して直列回路を構成し、前記直列回路の一端が前記入力電圧ノードに、他端が前記第3MOSFETのドレインに夫々接続することが好ましい。これにより、第1期間において第1のカレントミラー回路をオン状態にして突入電流を抑制し、第2期間において第1のカレントミラー回路をオフ状態にして突入電流を抑制しない制御が簡単に実現できる。また、第2期間において第1のカレントミラー回路がオフすることで、第1のカレントミラー回路の影響を受けずに第1MOSFETのゲート電圧を制御できるため、従来のチャージポンプ回路の制御方法を維持できることから、昇圧効率の低下を回避できる。
【0020】
更に、上記特徴のチャージポンプ回路は、前記カレントミラー制御回路が、前記クロック信号に同期して前記第1MOSFETのオフ時に前記第3MOSFETに流れる電流を遮断して前記第2のカレントミラー回路をオフにする第6MOSFETを備えることが好ましい。これにより、第1MOSFETのオフ時において、第1MOSFETのゲートから第2のカレントミラー回路の第3MOSFETを経由する電流経路を遮断でき、電流制限駆動回路部の低消費電力化が図れる。尚、第1MOSFETのオフ時には、突入電流の発生がないため、第2のカレントミラー回路をオン状態にしておく必要がなく、第3MOSFETに電流が流れなければ、当然に第1のカレントミラー回路に電流が流れないため、第1のカレントミラー回路も含めて電流制限駆動回路部の低消費電力化が図れる。また、第1MOSFETのオフ時に第2のカレントミラー回路がオフすることで、第2のカレントミラー回路の影響を受けずに第1MOSFETのゲート電圧を制御できるため、従来のチャージポンプ回路の制御方法を維持できることから、昇圧効率の低下を回避できる。
【0021】
更に、上記特徴のチャージポンプ回路は、前記第1のカレントミラー回路は、複数の前記第2MOSFETを備え、前記複数の第2MOSFETの中から前記第3MOSFETから電流を供給される前記第2MOSFETを選択可能に構成されていることが好ましい。これにより、第1のカレントミラー回路のカレントミラー比を調整できるため、チャージポンプ回路に対して入力直流電圧を供給する電源インピーダンスに応じて、突入電流の制限値を調整できる。
【0022】
更に、上記特徴のチャージポンプ回路は、前記第2のカレントミラー回路は、複数の前記第3MOSFETを備え、前記複数の第3MOSFETの中から前記第2MOSFETに電流を供給する前記第3MOSFETを選択可能に構成されていることが好ましい。これにより、第2のカレントミラー回路のカレントミラー比を調整できるため、チャージポンプ回路に対して入力直流電圧を供給する電源インピーダンスに応じて、突入電流の制限値を調整できる。
【0023】
更に、上記特徴のチャージポンプ回路は、前記クロック信号と、前記クロック信号に同期して前記活性化信号の入力から前記一定期間経過後に発振を開始する遅延クロック信号と、前記第1期間と前記第2期間の間の遷移時に状態変化する第2活性化信号を発生する制御信号発生回路を備え、前記第1期間が、前記活性化信号の入力から前記一定期間が経過するまでの期間で、前記第2期間が、前記一定期間の経過後、前記活性化信号の入力が終了するまでの期間であり、前記遅延クロック信号の立ち上がり及び立下りタイミングが、前記クロック信号の立ち上がり及び立下りタイミングの一方及び他方と夫々一致することが好ましい。これにより、専ら起動時における突入電流を効果的に抑制できるチャージポンプ回路が、クロック信号と遅延クロック信号と第2活性化信号を用いて具体的に実現できる。
【0024】
更に、上記特徴のチャージポンプ回路は、前記クロック信号と、前記クロック信号に同期して前記活性化信号の入力から前記一定期間経過後に発振を開始する遅延クロック信号と、前記第1期間と前記第2期間の間の遷移時に状態変化する第2活性化信号を発生する制御信号発生回路を備え、前記第1期間が、前記活性化信号の入力から前記一定期間が経過するまでの期間と前記一定期間の経過後の前記クロック信号の状態遷移に伴う前記第1MOSFETのターンオン期間毎のターンオン直後の一部期間で、前記第2期間が、前記一定期間の経過後、前記活性化信号の入力が終了するまでの期間における、前記第1MOSFETのターンオン期間毎のターンオン直後の前記一部期間を除く期間であり、前記遅延クロック信号の立ち上がり及び立下りタイミングの一方が、前記第2期間の開始と一致し、前記遅延クロック信号の立ち上がり及び立下りタイミングの他方が、前記クロック信号の立ち上がり及び立下りタイミングの何れか一方と一致することが好ましい。これにより、起動時における突入電流に加えてクロック信号の遷移時に発生する突入電流も効果的に抑制できるチャージポンプ回路が、クロック信号と遅延クロック信号と第2活性化信号を用いて具体的に実現できる。
【図面の簡単な説明】
【0025】
【図1】本発明によるチャージポンプ回路の第1実施形態の概略回路構成を示す回路図
【図2】第1実施形態のチャージポンプ回路で使用する制御回路の回路構成の一例を示す回路図
【図3】本発明によるチャージポンプ回路で使用される制御信号のタイミング図
【図4】本発明によるチャージポンプ回路の第2実施形態の概略回路構成を示す回路図
【図5】第2実施形態のチャージポンプ回路で使用する制御回路の回路構成の一例を示す回路図
【図6】第3実施形態のチャージポンプ回路で使用する制御回路の回路構成の一例を示す回路図
【図7】第4実施形態のチャージポンプ回路で使用する制御回路の回路構成の一例を示す回路図
【図8】第5実施形態のチャージポンプ回路で使用する制御回路の回路構成の一例を示す回路図
【図9】第6実施形態のチャージポンプ回路で使用する制御回路の回路構成の一例を示す回路図
【図10】従来のチャージポンプ回路の基本的な回路構成を示す回路図
【図11】突入電流の抑制機構を備えた従来のチャージポンプ回路の一例を示す回路図
【発明を実施するための形態】
【0026】
本発明に係るチャージポンプ回路の実施形態につき、図面に基づいて説明する。尚、以下において、説明の理解の容易のため、図10に示す従来のチャージポンプ回路、及び、各実施形態間で共通する部位には同じ符号を付して説明する。
【0027】
〈第1実施形態〉
図1に、本発明によるチャージポンプ回路の第1実施形態の概略の回路構成を示す。図1に示すように、第1実施形態に係るチャージポンプ回路100は、昇圧コンデンサ1と、第1乃至第4のスイッチ回路2〜5と、出力コンデンサ6と、第1のスイッチ回路2オンオフを制御する制御回路7を備えて構成される。
【0028】
第1のスイッチ回路2は、PチャネルMOSFETで構成され、昇圧対象の第1の入力直流電圧Vdd1の第1入力電圧ノードVDD1と昇圧コンデンサ1の一方端NC1の間に介装され、ソースが第1入力電圧ノードVDD1に接続し、ドレインが昇圧コンデンサ1の一方端NC1に、ゲートが制御回路7の出力端に接続している。第2のスイッチ回路3は、NチャネルMOSFETで構成され、接地電圧GND(0V)が供給される接地ノードVSSと昇圧コンデンサ1の他方端NC2の間に介装され、ソースが接地ノードVSSに接続し、ドレインが昇圧コンデンサ1の他方端NC2に、ゲートがクロック信号CLKに接続している。第3のスイッチ回路4は、昇圧コンデンサ1の一方端NC1と出力ノードOUTの間に介装され、第4のスイッチ回路5は、第2の入力直流電圧Vdd2の第2入力電圧ノードVDD2と昇圧コンデンサ1の他方端NC2の間に介装されている。出力コンデンサは、出力ノードOUTと第2入力電圧ノードVDD2の間に介装されている。第1及び第2のスイッチ回路2,3は、後述する制御信号発生回路8から出力される矩形波のクロック信号CLKによって駆動され、第3及び第4のスイッチ回路4,5は、後述する制御信号発生回路8から出力される矩形波の反転クロック信号CLKBによって駆動される。第2のスイッチ回路3と第3のスイッチ回路4によって、クロック信号CLK及び反転クロック信号CLKBに同期して、昇圧コンデンサ1の他方端NC2を電圧振幅Vdd2で駆動する駆動回路が構成される。
【0029】
本実施形態では、第1の入力直流電圧Vdd1と第2の入力直流電圧Vdd2を区別しているが、これらの入力直流電圧Vdd1,Vdd2は電圧値が同じであっても異なっていても何れでも良い。入力直流電圧Vdd1,Vdd2が同電圧の場合には、駆動回路の電圧振幅が入力直流電圧Vdd1と等しくなるため、図10に示す従来のチャージポンプ回路と同様に、第1の入力直流電圧Vdd1を2倍に昇圧するチャージポンプ回路となる。
【0030】
制御回路7は、活性化信号ENの入力(活性化状態への遷移)から一定期間t0内(以下、適宜「第1期間」と称す)は、第1のスイッチ回路2のオン状態でのオン電流量Ionを一定値Ixに制限し、活性化信号ENの入力から一定期間t0の経過後の期間(以下、適宜「第2期間」と称す)は、オン電流量Ionの制限を解除して、第1のスイッチ回路2のオンオフを制御するように構成されており、入力信号として、クロック信号CLK、反転クロック信号CLKB、第2活性化信号DEN、遅延クロック信号DCLKを受け付ける。
【0031】
第2活性化信号DENは、活性化信号ENの入力から一定期間t0の経過後に非活性化する信号で、活性化信号ENから生成される。反転クロック信号CLKBは、クロック信号CLKに対して信号レベルを反転させた信号であり、図10に示すように、クロック信号CLKを入力とするインバータ回路60で生成することもできる。遅延クロック信号DCLKは、活性化信号ENの入力から一定期間t0の経過後に発振を開始し、立ち上がり及び立下りタイミングが、クロック信号CLKの立ち上がり及び立下りタイミングと夫々一致する。本実施形態では、クロック信号CLK、反転クロック信号CLKB、遅延クロック信号DCLK、第2活性化信号DENは、制御信号発生回路8で生成され、活性化信号ENは制御信号発生回路8に入力する。制御信号発生回路8は、チャージポンプ回路100の外部に設けられても、或いは、チャージポンプ回路100の一部として設けられても何れでも良い。活性化信号EN、第2活性化信号DEN、クロック信号CLK、反転クロック信号CLKB、遅延クロック信号DCLKは、何れも信号電圧は、接地電圧GND(低レベル)と第1入力直流電圧Vdd1(高レベル)の間を遷移し、活性化信号ENと第2活性化信号DENは何れも高レベル時を活性化状態と規定する。反転クロック信号CLKBも、高レベル時において活性化状態となり、第3及び第4のスイッチ回路4,5をオン状態とする。
【0032】
図2に、制御回路7の具体的な回路構成の一例を示す。制御回路7は、第1のスイッチ回路2を構成するPチャネルMOSFETからなる第1MOSFET11のオフ時のゲート電圧をクロック信号CLKに同期して駆動するPチャネルMOSFETからなる第1駆動トランジスタ18と、第2期間において、遅延クロック信号DCLKに同期して、第1MOSFET11のオン時のゲート電圧を駆動するNチャネルMOSFETからなる第2駆動トランジスタ19と、第1期間において、第1MOSFET11のオン電流量Ionを一定値Ixに制限して、クロック信号CLKに同期して第1MOSFET11のオン時のゲート電圧を駆動する電流制限駆動回路部10を備えて構成される。第1駆動トランジスタ18は、ソースが第1入力電圧ノードVDD1に、ドレインが第1MOSFET11のゲート及び第2駆動トランジスタ19のドレインに、ゲートがクロック信号CLKに夫々接続する。第2駆動トランジスタ19は、ソースが接地ノードVSSに、ドレインが第1MOSFET11のゲート及び第1駆動トランジスタ18のドレインに、ゲートが遅延クロック信号DCLKに夫々接続する。
【0033】
電流制限駆動回路部10は、PチャネルMOSFETからなる第2MOSFET12と、NチャネルMOSFETからなる第3MOSFET13、第4MOSFET14、第5MOSFET15、及び、第6MOSFET16と、第4MOSFET14に一定電流Iaを供給する定電流源17を備えて構成される。第2MOSFET12は、ゲート及びドレインが第1MOSFET11のゲートに、ソースが第1入力電圧ノードVDD1に夫々接続して、第1MOSFET11とともに第1のカレントミラー回路を構成する。第3MOSFET13は、ソースが接地ノードVSSに、ドレインが第1MOSFET11のゲートに、ゲートが第4MOSFET14のゲート及びドレインに夫々接続し、第5MOSFET15を介して第2MOSFET12に一定電流Ibを供給する。第4MOSFET14は、ソースが接地ノードVSSに、ゲート及びドレインが第1MOSFET11のゲートに夫々接続し、第3MOSFET13とともに第2のカレントミラー回路を構成する。
【0034】
第5MOSFET15は、ソースが第1MOSFET11のゲート及び第3MOSFET13のドレインに、ドレインが第2MOSFET12のドレインに、ゲートが第2活性化信号DENに夫々接続し、第1のカレントミラー回路のオンオフを制御する。第6MOSFET16は、ソースが接地ノードVSSに、ドレインが第3MOSFET13のゲートに、ゲートが反転クロック信号CLKBに夫々接続し、第1MOSFET11のオフ時に第3MOSFET13に流れる電流を遮断して第2のカレントミラー回路をオフにする。第5MOSFET15と第6MOSFET16により、第1のカレントミラー回路と第2のカレントミラー回路のオンオフを制御するカレントミラー制御回路が構成される。
【0035】
第2活性化信号DENが低レベル時には第5MOSFET15がオフ状態となるため、第3MOSFET13から第2MOSFET12への電流供給が遮断され、第1のカレントミラー回路がオフ状態となる。また、反転クロック信号CLKBが高レベル時には、第6MOSFET16がオン状態となり、第3MOSFET13のゲート電圧が接地電圧GNDとなって第3MOSFET13がオフ状態となり、第2のカレントミラー回路がオフ状態になるとともに、第3MOSFET13から第2MOSFET12への電流供給が遮断され、第1のカレントミラー回路もオフ状態となる。
【0036】
第2活性化信号DENが高レベル時で、且つ、反転クロック信号CLKBが低レベル時には、第1のカレントミラー回路と第2のカレントミラー回路がオン状態となり、定電流源17から第4MOSFET14に供給される一定電流Iaが、第2のカレントミラー回路のカレントミラー比によって第3MOSFET13から第2MOSFET12に供給される一定電流Ibに変換され、第2MOSFET12に供給される一定電流Ibは、第1のカレントミラー回路のカレントミラー比によって第1MOSFET11のオン電流量Ionを制限する一定値Ixに変換され、第1MOSFET11のオン電流量Ionは一定値Ixに制限される。従って、定電流源17の一定電流Ia、第1及び第2のカレントミラー回路の各カレントミラー比の何れかを調整することで、一定値Ixを適正値に調整できる。
【0037】
制御信号発生回路8は、クロック信号CLKと反転クロック信号CLKBを発生するための公知の発振回路と、活性化信号ENの低レベルから高レベルへの遷移時(立ち上がりタイミング)から一定期間t0経過時に第2活性化信号DENを高レベルから低レベルへ遷移させて非活性化させるための公知の遅延回路、及び、第2活性化信号DENが非活性化され第2期間が開始すると同時に、上記発振回路からクロック信号CLKに同期した遅延クロック信号DCLKを生成する回路を備えて構成される。何れの回路も公知の回路を用いて実現できるため、詳細な回路構成の説明は省略し、それに代えて、各制御信号のタイミング図を図3に示す。
【0038】
図3に示すように、クロック信号CLKと反転クロック信号CLKBは、信号レベルが互いに相補な関係にあり、活性化信号ENの入力(立ち上がり)とともに発振を開始する。遅延クロック信号DCLKは、活性化信号ENの入力から一定期間t0内(第1期間)では、低レベル状態で発振が停止しており、活性化信号ENの入力から一定期間t0の経過後に、クロック信号CLKと同相で発振を開始する。これら3つのクロック信号は全て同じ発振周期である。第2活性化信号DENは、活性化信号ENの入力から一定期間t0の経過後に高レベルから低レベルへ遷移して非活性化状態となる。一定期間t0は、クロック信号CLKと反転クロック信号CLKBに同期して昇圧動作を繰り返すことで、昇圧コンデンサ1及び出力コンデンサ6が十分な充電状態(電荷蓄積状態)となるまでの期間より定まるが、当該期間は、昇圧コンデンサ1、第1乃至第4のスイッチ回路2〜5、出力コンデンサ6等の電気的特性、クロック信号CLKと反転クロック信号CLKBの発振周期、及び、チャージポンプ回路100の出力ノードOUTに接続される負荷のインピーダンスに依存して決定される。尚、図3には、後述する第2実施形態で使用する第2活性化信号として、活性化信号ENの入力から一定期間t0の経過後に低レベルから高レベルへ遷移して非活性化状態となる別の第2活性化信号DENBも併せて表示している。
【0039】
次に、制御回路7を備えたチャージポンプ回路100の動作について説明する。先ず、活性化信号ENの入力から一定期間t0の経過後の昇圧コンデンサ1及び出力コンデンサ6が十分な充電状態となっている定常時(第2期間)の動作について説明する。第2期間では、第2活性化信号DENは低レベルで非活性化状態にあり、第1のカレントミラー回路がオフ状態で、遅延クロック信号DCLKは、クロック信号CLKと同相で発振している。
【0040】
定常時において、クロック信号CLKと遅延クロック信号DCLKが高レベル、反転クロック信号CLKBが低レベルの場合、PチャネルMOSFETからなる第1駆動トランジスタ18がオフ状態で、NチャネルMOSFETからなる第2駆動トランジスタ19がオン状態であり、第1のカレントミラー回路がオフ状態であるので、第1MOSFET11のゲート電圧は接地電圧GND(0V)まで低下し、第1MOSFET11はオン電流量Ionが一定値Ixに制限されずにオン状態となる。一方、クロック信号CLKが高レベルであるので、NチャネルMOSFETで構成される第2のスイッチ回路3はオン状態となり、反転クロック信号CLKBが低レベルであるので、第3及び第4のスイッチ回路4,5はオフ状態となる。この結果、昇圧コンデンサ1の一方端NC1は、第1MOSFET11を介して電圧降下せずに第1の入力直流電圧Vdd1付近まで充電され、昇圧コンデンサ1の他方端NC2は、第2のスイッチ回路3を介して接地電圧GNDまで放電されるため、昇圧コンデンサ1の両端には、第1の入力直流電圧Vdd1が保持される。
【0041】
引き続き、定常時において、クロック信号CLKと遅延クロック信号DCLKが低レベルに遷移し、反転クロック信号CLKBが高レベルに遷移すると、PチャネルMOSFETからなる第1駆動トランジスタ18がオン状態となり、NチャネルMOSFETからなる第2駆動トランジスタ19がオフ状態となり、また、第1及び第2のカレントミラー回路がオフ状態であるので、第1MOSFET11のゲート電圧は第1の入力直流電圧Vdd1となり、第1MOSFET11は完全にオフ状態となる。一方、クロック信号CLKが低レベルであるので、NチャネルMOSFETで構成される第2のスイッチ回路3はオフ状態となり、反転クロック信号CLKBが高レベルであるので、第3及び第4のスイッチ回路4,5はオン状態となる。この結果、昇圧コンデンサ1の他方端NC2の電圧が、接地電圧GNDから第2の入力直流電圧Vdd2まで変化するため、昇圧コンデンサ1の一方端NC1は、昇圧コンデンサ1の両端に第1の入力直流電圧Vdd1を保持した状態で、第1の入力直流電圧Vdd1から第2の入力直流電圧Vdd2だけ昇圧された電圧(Vdd1+Vdd2)まで変化する。尚、昇圧コンデンサ1の一方端NC1における昇圧後の電圧(Vdd1+Vdd2)は、昇圧コンデンサ1の一方端NC1に寄生する容量成分への電荷分配によりある程度電圧降下する。第3のスイッチ回路4がオン状態であるため、出力ノードOUTに接続する負荷への電流供給によって減少した出力コンデンサ6の蓄積電荷量が、昇圧コンデンサ1の一方端NC1側から第3のスイッチ回路4から補充され、昇圧コンデンサ1の一方端NC1の昇圧後の電圧(Vdd1+Vdd2)は更に低下する。ここで、出力コンデンサ6の蓄積電荷量が大きい場合には、昇圧コンデンサ1の一方端NC1の電圧低下は低く抑えられる。
【0042】
引き続き、定常時において、クロック信号CLKと遅延クロック信号DCLKの次の周期に遷移すると、第1及び第2のスイッチ回路2,3がオン状態、第3及び第4のスイッチ回路4,5がオフ状態となって、昇圧コンデンサ1の他方端NC2の電圧が、第2の入力直流電圧Vdd2から接地電圧GNDまで低下するため、昇圧コンデンサ1の一方端NC1の電圧は、昇圧コンデンサ1の低下した両端電圧を保持した状態で、第1の入力直流電圧Vdd1より低い電圧レベルまで引き下げられるが、第1MOSFET11を介して再度第1の入力直流電圧Vdd1まで充電され、上記した昇圧動作が繰り返される。このとき、昇圧コンデンサ1の両端電圧がある程度保持されていることで、昇圧コンデンサ1の再充電時における充電電流が抑制され、突入電流の発生とはならない。
【0043】
次に、活性化信号ENの入力から一定期間t0内の昇圧コンデンサ1及び出力コンデンサ6が十分な充電状態となっていない起動時(第1期間)の動作について説明する。第1期間では、第2活性化信号DENは高レベルで活性化状態にあり、第1のカレントミラー回路がオン状態で、遅延クロック信号DCLKは低レベル状態で発振が停止している。
【0044】
起動時において、クロック信号CLKが高レベル、反転クロック信号CLKBが低レベルの場合、PチャネルMOSFETからなる第1駆動トランジスタ18がオフ状態で、NチャネルMOSFETからなる第2駆動トランジスタ19もオフ状態であり、第1MOSFET11のゲート電圧は、第1及び第2駆動トランジスタ18,19によって駆動されない。
【0045】
しかし、反転クロック信号CLKBが低レベルで、第6MOSFET16がオフ状態であるので、第3MOSFET13はオフ状態とならず、第2のカレントミラー回路はオン状態となる。従って、第3MOSFET13には、定電流源17から第4MOSFET14に供給される一定電流Iaに、第2のカレントミラー回路のカレントミラー比M2を乗じた一定電流Ib(=Ia×M2)が流れる。また、第2活性化信号DENは高レベルで活性化状態にあるため、第5MOSFET15がオン状態で、第3MOSFET13から第2MOSFET12へ一定電流Ibの電流供給がなされ、第1のカレントミラー回路がオン状態となり、第1MOSFET11のゲート電圧は、第1の入力直流電圧Vdd1と接地電圧GND(0V)の間の一定電流Ibで定まる電圧値VG11となり、第1MOSFET11はオン状態となって、第1MOSFET11には、一定電流Ibに第1のカレントミラー回路のカレントミラー比M1を乗じた一定電流Ix(=Ib×M1)が流れる。第1MOSFET11のゲート電圧は、定常時には接地電圧GND(0V)であるが、起動時には電圧値VG11まで上昇して、オン電流量Ionが一定電流Ixに制限されるため、起動時における突入電流の発生が抑止される。
【0046】
一定電流Ixは、定電流源17の一定電流Iaに、2つのカレントミラー比の積(M1×M2)を乗じた値となる(Ix=Ia×M1×M2)。つまり、一定電流Ixに対して、定電流源17の一定電流Iaを小さく抑えることができ、定電流源17の一定電流Iaが昇圧効率に与える影響を小さく抑えることができる。尚、第1のカレントミラー回路のカレントミラー比M1は、第1MOSFET11のトランジスタサイズを第2MOSFET12のトランジスタサイズで除した値で与えられ、第2のカレントミラー回路のカレントミラー比M2は、第3MOSFET13のトランジスタサイズを第4MOSFET14のトランジスタサイズで除した値で与えられる。また、各トランジスタのトランジスタサイズは、各トランジスタの有効ゲート幅を有効ゲート長で除した比で与えられる。
【0047】
第1MOSFET11がオン電流量Ionが一定電流Ixに制限された状態でオン状態となっている一方において、クロック信号CLKが高レベルであるので、NチャネルMOSFETで構成される第2のスイッチ回路3はオン状態となり、反転クロック信号CLKBが低レベルであるので、第3及び第4のスイッチ回路4,5はオフ状態となる。この結果、定常時と同様に、昇圧コンデンサ1の一方端NC1は、第1MOSFET11を介して電圧降下せずに第1の入力直流電圧Vdd1付近まで充電され、昇圧コンデンサ1の他方端NC2は、第2のスイッチ回路3を介して接地電圧GNDまで放電されるため、昇圧コンデンサ1の両端には、第1の入力直流電圧Vdd1が保持される。
【0048】
引き続き、起動時において、クロック信号CLKが低レベルに遷移し、反転クロック信号CLKBが高レベルに遷移すると、PチャネルMOSFETからなる第1駆動トランジスタ18がオン状態となる。一方、第6MOSFET16がオン状態となり、第3MOSFET13のゲート電圧が接地電圧GNDまで低下するので、第3MOSFET13はオフ状態となる。これにより、第1MOSFET11のゲート電圧は第1の入力直流電圧Vdd1となり、第1MOSFET11は完全にオフ状態となる。一方、クロック信号CLKが低レベルであるので、NチャネルMOSFETで構成される第2のスイッチ回路3はオフ状態となり、反転クロック信号CLKBが高レベルであるので、第3及び第4のスイッチ回路4,5はオン状態となる。この結果、昇圧コンデンサ1の他方端NC2の電圧が、接地電圧GNDから第2の入力直流電圧Vdd2まで変化するため、昇圧コンデンサ1の一方端NC1は、昇圧コンデンサ1の両端に第1の入力直流電圧Vdd1を保持した状態で、第1の入力直流電圧Vdd1から第2の入力直流電圧Vdd2だけ昇圧された電圧(Vdd1+Vdd2)まで変化する。尚、昇圧コンデンサ1の一方端NC1における昇圧後の電圧(Vdd1+Vdd2)は、昇圧コンデンサ1の一方端NC1に寄生する容量成分への電荷分配によりある程度電圧降下する。第3のスイッチ回路4がオン状態であるため、不十分な充電状態の出力コンデンサ6に対して、昇圧コンデンサ1の一方端NC1側から第3のスイッチ回路4を介して充電電流が流れ、昇圧コンデンサ1の一方端NC1の昇圧後の電圧(Vdd1+Vdd2)は大幅に低下する。
【0049】
引き続き、起動時において、クロック信号CLKと遅延クロック信号DCLKの次の周期に遷移すると、第1及び第2のスイッチ回路2,3がオン状態、第3及び第4のスイッチ回路4,5がオフ状態となって、昇圧コンデンサ1の他方端NC2の電圧が、第2の入力直流電圧Vdd2から接地電圧GNDまで低下するため、昇圧コンデンサ1の一方端NC1の電圧は、昇圧コンデンサ1の大幅に低下した両端電圧を保持した状態で、第1の入力直流電圧Vdd1より大幅に低い電圧レベルまで引き下げられるが、第1MOSFET11を介して再度第1の入力直流電圧Vdd1まで充電される。このとき、昇圧コンデンサ1の両端電圧が定常時に比べて大幅に低下するため、昇圧コンデンサ1の再充電時における充電電流が大きくなって、突入電流が発生することになるが、上述の如く、第1MOSFET11のオン電流量Ionが一定電流Ixに制限されるため、突入電流の発生が抑止される。以上の起動時の昇圧動作が繰り返されることで、出力コンデンサ6の蓄積電荷量が徐々に増大して、出力ノードOUTの電圧レベルが上昇して定常時の状態に至る。
【0050】
〈第2実施形態〉
次に、本発明によるチャージポンプ回路の第2実施形態について説明する。図4に、本発明によるチャージポンプ回路の第2実施形態の概略の回路構成を示す。また、図5に、第2実施形態で使用する制御回路20の回路構成を示す。図4に示すように、第2実施形態に係るチャージポンプ回路200は、第1実施形態で使用した第2活性化信号DENに代えて、図3に示す信号レベルの反転した第2活性化信号DENBを使用する。このため、第2実施形態では、制御信号発生回路21は、第2活性化信号DENに代えて第2活性化信号DENBを制御回路20に対して出力する。制御回路20と制御信号発生回路21以外は第1実施形態と同じであるので、重複する説明は割愛する。
【0051】
制御回路20は、第1実施形態の制御回路7と基本的な回路構成は同じである。第1実施形態の制御回路7と相違する点は、NチャネルMOSFETからなる第5MOSFET15を使用せずに、PチャネルMOSFETからなる第5MOSFET25を使用する点と、第2MOSFET12と第5MOSFET25と第3MOSFET13の接続順である。具体的には、第5MOSFET25は、ソースが第1入力電圧ノードVDD1に、ドレインが第2MOSFET12のソースに、ゲートが第2活性化信号DENBに夫々接続し、第2MOSFET12は、ソースが第5MOSFET25のドレインに、ドレインとゲートが、第1MOSFET11のゲート及び第3MOSFET13のドレインに接続し、第3MOSFET13は、ソースが接地ノードVSSに、ドレインが第1MOSFET11のゲートに、ゲートが第4MOSFET14のゲート及びドレインに夫々接続している。第1MOSFET11と第2MOSFET12で第1のカレントミラー回路を構成し、第3MOSFET13と第4MOSFET14で第2のカレントミラー回路を構成する点、及び、第5MOSFET25と第6MOSFET16により、第1のカレントミラー回路と第2のカレントミラー回路のオンオフを制御するカレントミラー制御回路が構成される点も第1実施形態と全く同じであり、第2活性化信号DENBの信号レベルと第5MOSFET25の導電型がともに第1実施形態と反転しているので、制御回路20は、第1実施形態の制御回路7と同様の作用効果、つまり、起動時の第1MOSFET11における突入電流の抑止効果を奏する。よって、第2実施形態に係るチャージポンプ回路200の動作は、基本的に第1実施形態と同じであるので、重複する説明は省略する。
【0052】
〈第3実施形態〉
次に、本発明によるチャージポンプ回路の第3実施形態について説明する。図6に、第3実施形態で使用する制御回路30の回路構成を示す。図6に示すように、第3実施形態に係るチャージポンプ回路は、制御回路30以外は第1実施形態と同じであるので、第1実施形態と重複する説明は割愛し、専ら制御回路30の回路構成につき図6を参照して説明する。
【0053】
制御回路30は、第1実施形態の制御回路7と基本的な回路構成は同じである。第1実施形態の制御回路7と相違する点は、第2MOSFET12が単体のトランジスタではなく、複数のPチャネルMOSFET12a,12b,12cを直列に接続して構成されている点である。図6に示す例では、第2MOSFET12は3段のPチャネルMOSFET12a,12b,12cで構成されているが、接続段数は3に限定されるものではない。具体的には、MOSFET12a,12b,12cの各ゲートは第1MOSFET11のゲート及び第5MOSFET15のソース及び第3MOSFET13のドレインに接続し、MOSFET12aのソースと第1入力電圧ノードVDD1、MOSFET12aのドレインとMOSFET12bのソース、MOSFET12bのドレインとMOSFET12cのソース、MOSFET12cのドレインと第5MOSFET15のドレインが夫々接続している。
【0054】
第3実施形態では、第1実施形態と比べて、第1のカレントミラー回路が、第1MOSFET11と3段の第2MOSFET12a,12b,12cで構成される点で相違するのみで、制御回路30のその他の部分は、第1実施形態の制御回路7と全く同じである。従って、制御回路30は、第1実施形態の制御回路7と同様の作用効果、つまり、起動時の第1MOSFET11における突入電流の抑止効果を奏する。但し、第3実施形態では、第2MOSFETを3段直列構造とすることで、第1のカレントミラー回路のカレントミラー比を第1実施形態より大きくできるため、第1MOSFET11のオン電流量Ionの制限値Ixに対して、定電流源17の一定電流Iaを更に小さくでき、定電流源17の一定電流Iaが昇圧効率に与える影響を更に小さく抑えることができる。
【0055】
〈第4実施形態〉
次に、本発明によるチャージポンプ回路の第4実施形態について説明する。図7に、第4実施形態で使用する制御回路40の回路構成を示す。図7に示すように、第4実施形態に係るチャージポンプ回路は、制御回路40以外は第1実施形態と同じであるので、第1実施形態と重複する説明は割愛し、専ら制御回路40の回路構成につき図7を参照して説明する。
【0056】
制御回路40は、第1実施形態の制御回路7と基本的な回路構成は同じである。第1実施形態の制御回路7と相違する点は、第2MOSFET12と第5MOSFET15の直列回路を1組ではなく2組用意し、並列に配列して、第5MOSFET15のゲートに入力する信号を、第2活性化信号DENに代えて2種類の第3活性化信号DENa,DENbに分離し、当該2組の直列回路の何れか一方または両方を選択可能に構成している点である。制御回路40は、外部から入力される選択信号SELに基づいて、2種類の第3活性化信号DENa,DENbの何れか一方または両方を選択して、第2活性化信号DENを選択した第3活性化信号DENa,DENbに転送し、転送されなかった第3活性化信号DENa,DENbの信号レベルを低レベルに保持する選択回路41を備える。
【0057】
2組の直列回路の一方は、第2MOSFET12のドレインと第5MOSFET15のドレインを接続して構成され、他方の直列回路は、第2MOSFET12dのドレインと第5MOSFET15dのドレインを接続して構成される。第2MOSFET12,12dの各ソースは第1入力電圧ノードVDD1に接続し、第2MOSFET12,12dの各ゲートと第5MOSFET15,15dの各ソースは共通して第1MOSFET11のゲート及び第3MOSFET13のドレインと接続する。一方の第5MOSFET15のゲートには、一方の第3活性化信号DENaが接続し、他方の第5MOSFET15dのゲートには、他方の第3活性化信号DENbが接続する。
【0058】
図7に示す回路構成例では、選択回路41に入力する選択信号SELは1つであるので、第3活性化信号DENa,DENbの選択は2者択一の選択となる。つまり、第3活性化信号DENaと第3活性化信号DENを択一的に選択する場合と、第3活性化信号DENa,DENbの一方と第3活性化信号DENa,DENbの両方を択一的に選択する場合がある。前者の選択の場合には、2つの第2MOSFET12,12dの各トランジスタサイズは互いに異なっている必要がある。また、後者の場合には、2つの第2MOSFET12,12dの各トランジスタサイズは同じに設定しても良い。更に、後者の場合には、2つの第5MOSFET15,15dの一方のゲートに、第2活性化信号DENを直接入力するようにしても良い。
【0059】
第4実施形態では、第1実施形態と比べて、第1のカレントミラー回路の回路構成が、選択信号SELによって2通りに選択可能であるため、第1のカレントミラー回路のカレントミラー比を2段階に変更可能となる。この結果、定電流源17の一定電流Iaを固定した状態で、第1MOSFET11のオン電流量Ionの制限値Ixを2通りに切り替えることが可能となる。つまり、選択信号SELによって、突入電流の制限値Ixを、チャージポンプ回路に対して第1の入力直流電圧Vdd1を供給する電源のインピーダンスに応じて変更可能となる。尚、第1のカレントミラー回路のカレントミラー比が選択信号SELによって変更可能な点以外は、第1実施形態の制御回路7と全く同じである。従って、制御回路40は、第1実施形態の制御回路7と同様の作用効果、つまり、起動時の第1MOSFET11における突入電流の抑止効果を奏する。
【0060】
図7に示す例では、選択信号SELは1つであったが、2以上にすることで選択数が増加するので、選択信号SELの信号数が2の場合には、第3活性化信号DENaと第3活性化信号DENとその両方の3通りを択一的に選択することが可能となり、選択信号SELによって、チャージポンプ回路に対して第1の入力直流電圧Vdd1を供給する電源のインピーダンスに応じて、突入電流の制限値Ixを3段階に変更可能となる。更に、第2MOSFET12と第5MOSFET15の直列回路を3組以上並列に設けることで、突入電流の制限値Ixの設定数を4以上に拡張できる。
【0061】
〈第5実施形態〉
次に、本発明によるチャージポンプ回路の第5実施形態について説明する。図8に、第5実施形態で使用する制御回路50の回路構成を示す。図8に示すように、第5実施形態に係るチャージポンプ回路は、制御回路50以外は第1実施形態と同じであるので、第1実施形態と重複する説明は割愛し、専ら制御回路50の回路構成につき図8を参照して説明する。
【0062】
制御回路50は、第1実施形態の制御回路7と基本的な回路構成は同じである。第1実施形態の制御回路7と相違する点は、第3MOSFET13と第4MOSFET14によって構成される第2のカレントミラー回路の回路構成が、外部からの選択信号SELによって変更可能な点である。具体的には、2つの第3MOSFET13,13aを用い、2つの第3MOSFET13,13aの各ソースと接地ノードVSSの間に夫々、2つの第3MOSFET13,13aの一方または両方を切り替えて活性化するためのNチャネルMOSFETからなる選択用トランジスタ51,52を設け、更に、第4MOSFET14のソースと接地ノードVSSの間にも、第3MOSFET13,13aと同様に、NチャネルMOSFETからなるダミートランジスタ53を設けている。第3MOSFET13,13aはドレイン同士が接続し、第3MOSFET13のソースと選択用トランジスタ51のドレイン、第3MOSFET13aのソースと選択用トランジスタ52のドレイン、第4MOSFET14のソースとダミートランジスタ53のドレインが夫々接続し、選択用トランジスタ51,52及びダミートランジスタ53の各ソースが接地ノードVSSに接続し、選択用トランジスタ52のゲートに選択信号SELが入力し、選択用トランジスタ51とダミートランジスタ53は、常時オン状態となるように、各ゲートが第1入力電圧ノードVDD1と接続している。選択信号SELが高レベル時には、選択用トランジスタ51,52の両方がオン状態となって、2つの第3MOSFET13,13aが同時に選択され、選択信号SELが低レベル時には、選択用トランジスタ52がオフ状態となり、第3MOSFET13だけが選択される。従って、選択信号SELによって、第2のカレントミラー回路が、2つの第3MOSFET13,13aと第4MOSFET14で構成される場合と、1つの第3MOSFET13と第4MOSFET14で構成される場合の2通りが選択可能となる。この結果、第2のカレントミラー回路のカレントミラー比を2段階に変更可能となり、定電流源17の一定電流Iaを固定した状態で、第1MOSFET11のオン電流量Ionの制限値Ixを2通りに切り替えることが可能となる。つまり、選択信号SELによって、突入電流の制限値Ixを、チャージポンプ回路に対して第1の入力直流電圧Vdd1を供給する電源のインピーダンスに応じて変更可能となる。尚、第2のカレントミラー回路のカレントミラー比が選択信号SELによって変更可能な点以外は、第1実施形態の制御回路7と全く同じである。従って、制御回路50は、第1実施形態の制御回路7と同様の作用効果、つまり、起動時の第1MOSFET11における突入電流の抑止効果を奏する。
【0063】
図8に示す例では、第3MOSFET13,13aの並列数は2であったが、3以上にすることでカレントミラー比の選択数が増加するので、当該並列数に応じて選択信号SELの信号数も2以上に増加させることで、2以上の選択信号SELによって、チャージポンプ回路に対して第1の入力直流電圧Vdd1を供給する電源のインピーダンスに応じて、突入電流の制限値Ixを3段階以上に変更可能となる。
【0064】
〈第6実施形態〉
次に、本発明によるチャージポンプ回路の第6実施形態について説明する。上記第1乃至第5実施形態では、突入電流を抑制する期間(第1期間)を、活性化信号ENの入力(活性化状態への遷移)から一定期間t0内としたが、突入電流を抑制する期間(第1期間)として、クロック信号CLKの立ち上がり直後の一定期間t1(例えば、高レベル期間の最初の10〜20%程度)を第1期間に組み入れて、活性化信号ENの入力から一定期間t0の経過後であっても、第1実施形態で説明した第1期間(起動時)と同様に、第1及び第2のカレントミラー回路をオン状態として、第1MOSFET11のオン電流量Ionを一定値Ixに制限するのも好ましい実施の形態である。この場合、チャージポンプ回路の回路構成としては、制御信号発生回路8,21を除いて、上記第1乃至第5実施形態で説明した回路構成がそのまま使用できる。上記第1乃至第5実施形態とは、制御信号発生回路8,21から出力される第2活性化信号DEN,DENBと遅延クロック信号DCLKの信号レベルの遷移タイミングが相違することになるが、チャージポンプ回路及び制御回路の動作は上記第1乃至第5実施形態と同じであり、重複する説明は割愛する。
【0065】
第6実施形態では、活性化信号ENの入力から一定期間t0の経過後であっても、クロック信号CLKの立ち上がり直後の一定期間t1も第1期間とすることから、第2活性化信号DEN,DENBと遅延クロック信号DCLKの信号レベルの遷移タイミングは、図9に示すようになる。つまり、活性化信号ENの入力から一定期間t0の経過後において、第2活性化信号DEN,DENBと遅延クロック信号DCLKの信号レベルの遷移タイミングが、図3に示す第1乃至第5実施形態と異なる。
【0066】
活性化信号ENの入力から一定期間t0の経過後の第2活性化信号DENの信号レベルは、第1実施形態では低レベルであったが、第6実施形態では、第2活性化信号DENはクロック信号CLKの立ち上がりと同時に立ち上がり、一定期間t1経過後の低レベルに遷移し、これをクロック信号CLKに同期して繰り返す。第2活性化信号DENBについては、第2活性化信号DENと信号レベルが反転するだけである。第1実施形態では、遅延クロック信号DCLKはクロック信号CLKの立ち上がりと同時に立ち上がっていたが、第6実施形態では、遅延クロック信号DCLKはクロック信号CLKの立ち上がり直後の一定期間t1経過後に立ち上がり、クロック信号CLKの立下りと同時に立ち下がる。
【0067】
以上のように、活性化信号ENの入力から一定期間t0の経過後、クロック信号CLKの各立ち上がり直後の一定期間t1を第1期間に組み入れることで、クロック信号CLKの各立ち上がり直後において、昇圧コンデンサ1の一方端NC1を充電する第1MOSFET11のオン電流量Ionが最大となるピーク電流を抑制できる。これにより、クロック信号CLKの各立ち上がり時に発生するピーク電流に起因する出力リップルノイズを低減される。
【0068】
次に、本発明装置の別実施形態について説明する。
【0069】
〈1〉上記第3乃至第5実施形態では、図2に示す第1実施形態における制御回路7をベースにした回路構成の変形例を説明したが、図5に示す第2実施形態における制御回路20をベースにした回路構成の変形も可能である。
【0070】
〈2〉上記第5実施形態では、選択用トランジスタ52のゲートに選択信号SELを入力し、選択用トランジスタ51とダミートランジスタ53のゲートを第1入力電圧ノードVDD1と接続していたが、選択信号SELを第1期間中のみ機能させ、第2期間において信号レベルを低レベルとなる信号とし、更に、選択用トランジスタ51とダミートランジスタ53のゲートに第2活性化信号DENを入力するようにしても良い。これにより、第2のカレントミラー回路をオフ状態とすべき第2期間において、第2のカレントミラー回路での電流消費を完全に遮断できる。当該処置は、第3MOSFET13が1つだけの第1乃至第4実施形態においても、第5実施形態と同様に、第3MOSFET13及び第4MOSFET14の各ソースと接地ノードVSSの間にNチャネルMOSFETを設け、そのゲートに第2活性化信号DENを入力するようにしても良い。
【0071】
〈3〉上記各実施形態では、図1または図2に示すような第1のスイッチ回路2を介して第1の入力直流電圧Vdd1を昇圧コンデンサ1の一方端NC1に供給する場合に、第1のスイッチ回路2を構成するMOSFETのオン電流量を制限する制御回路を説明したが、第1の入力直流電圧Vdd1或いは第2の入力直流電圧Vdd2を、別のスイッチ回路を介して出力コンデンサに供給する別の回路構成では、当該スイッチ回路を構成するMOSFETのオン電流量を制限する制御回路を、上記各実施形態と同様に構成することで、出力コンデンサへの突入電流を抑制可能となる。
【産業上の利用可能性】
【0072】
本発明に係るチャージポンプ回路は、チャージポンプ回路を使用する直流電圧を所定の直流電圧に変換するDC/DCコンバータ回路に利用可能である。
【符号の説明】
【0073】
1: 昇圧コンデンサ
2: 第1のスイッチ回路
3: 第2のスイッチ回路
4: 第3のスイッチ回路
5: 第4のスイッチ回路
6: 出力コンデンサ
7,20,30,40,50: 制御回路
8,21: 制御信号発生回路
10: 電流制限駆動回路部
11: 第1MOSFET
12,12a,12b,12c,12d: 第2MOSFET
13,13a: 第3MOSFET
14: 第4MOSFET
15,15d,25: 第5MOSFET
16: 第6MOSFET
17: 定電流源
18: 第1駆動トランジスタ
19: 第2駆動トランジスタ
41: 選択回路
51,52: 選択用トランジスタ
53: ダミートランジスタ
60: インバータ回路
61: 差動増幅器
62: NチャネルMOSFET
63: 抵抗
100: 第1実施形態に係るチャージポンプ回路
200: 第2実施形態に係るチャージポンプ回路
CLK: クロック信号
CLKB: 反転クロック信号
DCLK: 遅延クロック信号
DEN,DENB: 第2活性化信号
DENa,DENb: 第3活性化信号
EN: 活性化信号
NC1: 昇圧コンデンサ1の一方端
NC2: 昇圧コンデンサ1の他方端
NCLK: クロック入力端子
OUT: 出力ノード
SEL: 選択信号
t0,t1: 一定期間
VDD: 入力電圧ノード
VDD1: 第1入力電圧ノード
VDD2: 第2入力電圧ノード
VSS: 接地ノード


【特許請求の範囲】
【請求項1】
昇圧コンデンサと、
前記昇圧コンデンサの一端と昇圧対象の直流電圧の入力電圧ノードとの間に介装され所定周期でオンオフするスイッチ回路と、
前記昇圧コンデンサの他端を前記所定周期、所定の電圧振幅で駆動する駆動回路と、
前記スイッチ回路のオンオフを制御する制御回路と、を備え、
前記制御回路が、活性化信号の入力から一定期間内を少なくとも含む第1期間は、前記スイッチ回路のオン状態でのオン電流量を一定値に制限し、前記活性化信号の入力から前記一定期間経過後の前記第1期間以外の第2期間は、前記オン電流量の制限を解除して、前記スイッチ回路のオンオフを制御することを特徴とするチャージポンプ回路。
【請求項2】
前記制御回路は、
前記スイッチ回路を構成する第1MOSFETのオフ時のゲート電圧を外部から入力するクロック信号に同期して駆動する第1駆動トランジスタと、
前記第2期間において、前記クロック信号に同期して前記活性化信号の入力から前記一定期間経過後に発振を開始する遅延クロック信号に同期して、前記第1MOSFETのオン時のゲート電圧を駆動する第2駆動トランジスタと、
前記第1期間において、前記第1MOSFETのオン電流量を一定値に制限して、前記クロック信号に同期して前記第1MOSFETのオン時のゲート電圧を駆動する電流制限駆動回路部と、を備え、
前記電流制限駆動回路部は、
前記第1MOSFETとゲート同士が接続して第1のカレントミラー回路を構成する第2MOSFETと、
前記第2MOSFETに一定電流を供給する第3MOSFETと、
前記第3MOSFETとゲート同士が接続して第2のカレントミラー回路を構成する第4MOSFETと、
前記第4MOSFETに一定電流を供給する定電流源と、
前記第1のカレントミラー回路と前記第2のカレントミラー回路のオンオフを制御するカレントミラー制御回路と、を備えて構成されることを特徴とする請求項1に記載のチャージポンプ回路。
【請求項3】
前記第1のカレントミラー回路がオン時における前記第1MOSFETのオン電流量を前記第2MOSFETのオン電流量で除した第1のカレントミラー比が1より大きいことを特徴とする請求項2に記載のチャージポンプ回路。
【請求項4】
前記第2のカレントミラー回路がオン時における前記第3MOSFETのオン電流量を前記第4MOSFETのオン電流量で除した第2のカレントミラー比が1より大きいことを特徴とする請求項2または3に記載のチャージポンプ回路。
【請求項5】
前記カレントミラー制御回路が、前記第1期間と前記第2期間の間の遷移時に状態変化する第2活性化信号をゲート入力として、前記第1のカレントミラー回路のオンオフを制御する第5MOSFETを備え、
前記第2MOSFETのドレインまたはソースと、前記第5MOSFETのドレインまたはソースが接続して直列回路を構成し、前記直列回路の一端が前記入力電圧ノードに、他端が前記第3MOSFETのドレインに夫々接続することを特徴とする請求項2〜4の何れか1項に記載のチャージポンプ回路。
【請求項6】
前記カレントミラー制御回路が、前記クロック信号に同期して前記第1MOSFETのオフ時に前記第3MOSFETに流れる電流を遮断して前記第2のカレントミラー回路をオフにする第6MOSFETを備えることを特徴とする請求項2〜5の何れか1項に記載のチャージポンプ回路。
【請求項7】
前記第1のカレントミラー回路は、複数の前記第2MOSFETを備え、前記複数の第2MOSFETの中から前記第3MOSFETから電流を供給される前記第2MOSFETを選択可能に構成されていることを特徴とする請求項2〜6の何れか1項に記載のチャージポンプ回路。
【請求項8】
前記第2のカレントミラー回路は、複数の前記第3MOSFETを備え、前記複数の第3MOSFETの中から前記第2MOSFETに電流を供給する前記第3MOSFETを選択可能に構成されていることを特徴とする請求項2〜7の何れか1項に記載のチャージポンプ回路。
【請求項9】
前記クロック信号と、前記クロック信号に同期して前記活性化信号の入力から前記一定期間経過後に発振を開始する遅延クロック信号と、前記第1期間と前記第2期間の間の遷移時に状態変化する第2活性化信号を発生する制御信号発生回路を備え、
前記第1期間が、前記活性化信号の入力から前記一定期間が経過するまでの期間で、
前記第2期間が、前記一定期間の経過後、前記活性化信号の入力が終了するまでの期間であり、
前記遅延クロック信号の立ち上がり及び立下りタイミングが、前記クロック信号の立ち上がり及び立下りタイミングの一方及び他方と夫々一致することを特徴とする請求項1〜8の何れか1項に記載のチャージポンプ回路。
【請求項10】
前記クロック信号と、前記クロック信号に同期して前記活性化信号の入力から前記一定期間経過後に発振を開始する遅延クロック信号と、前記第1期間と前記第2期間の間の遷移時に状態変化する第2活性化信号を発生する制御信号発生回路を備え、
前記第1期間が、前記活性化信号の入力から前記一定期間が経過するまでの期間と前記一定期間の経過後の前記クロック信号の状態遷移に伴う前記第1MOSFETのターンオン期間毎のターンオン直後の一部期間で、
前記第2期間が、前記一定期間の経過後、前記活性化信号の入力が終了するまでの期間における、前記第1MOSFETのターンオン期間毎のターンオン直後の前記一部期間を除く期間であり、
前記遅延クロック信号の立ち上がり及び立下りタイミングの一方が、前記第2期間の開始と一致し、前記遅延クロック信号の立ち上がり及び立下りタイミングの他方が、前記クロック信号の立ち上がり及び立下りタイミングの何れか一方と一致することを特徴とする請求項1〜8の何れか1項に記載のチャージポンプ回路。


【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【公開番号】特開2010−220353(P2010−220353A)
【公開日】平成22年9月30日(2010.9.30)
【国際特許分類】
【出願番号】特願2009−63117(P2009−63117)
【出願日】平成21年3月16日(2009.3.16)
【出願人】(000005049)シャープ株式会社 (33,496)
【Fターム(参考)】