説明

テストエレメントグループおよび半導体装置

【課題】保護ダイオードの有無に拘らず、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供する。
【解決手段】テストエレメントグループ10において、電界効果型トランジスタからなるn個の素子DUT1〜DUTnが規則的に配置されている。ドレイン線DLおよびソース線SLがそれぞれ、全ての素子DUT1〜DUTnに対して共通化されており、その一方で、ウェル線WLが素子DUT1〜DUTnごとに1つずつ設けられている。選択対象の素子(選択素子DUTx)の素子特性を測定する際には、基板バイアス効果を利用して、非選択対象の素子(非選択素子DUTy)に流れるオフリーク電流を小さくする。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、多数の素子が結線されたテストエレメントグループ(Test Element Group : TEG)およびそれを半導体基板上に備えた半導体装置に関する。
【背景技術】
【0002】
近年、素子の微細化に伴い、素子特性のレイアウト依存性が顕著化し、加えて、ウェハ内の素子特性のバラツキが増大しており、これらが回路製造時の課題となっている。例えば、MOSFETの閾値電圧や電流電圧特性等のレイアウト依存性およびウェハ面内バラツキが、半導体装置の信頼性、および製造時の歩留まりに大きく影響している。
【0003】
半導体装置の信頼性、製造時の歩留まりを向上させる方法として、例えば、製造ラインにおける素子特性のレイアウト依存性および素子特性のバラツキを予め把握し、それらを許容した回路設計が一般に行われている。また、半導体装置の製造ラインにおいて、素子特性のレイアウト依存性および特性バラつきをモニターするとともに、それらの数値を管理することは、半導体装置の歩留まりを安定化することに繋がる。
【0004】
従来、素子特性のレイアウト依存性や素子特性のバラツキを測定する方法として、ウェハ内に複数のTEGを設け、各TEGに含まれる単体素子の特性を評価する方法が知られている。TEGには、半導体装置で使用される実動作素子と同様の素子が搭載されているので、TEGを評価することで、半導体装置内の実動作素子の特性のレイアウト依存性や特性バラツキを推定することができる。ただし、世代が進むごとに、レイアウトが複雑化し、回路設計に必要な素子特性のデータが大量となっており、それに応じて、評価が必要な素子数も大量となってきている。
【0005】
そのため、1個または数個の素子が評価可能な複数のTEGを半導体チップ内に搭載する従来の評価方法では、必要とするTEGを半導体チップ内に搭載するための面積が非常に大きくなってしまう。そこで、近年では、例えば、図18に示したように、ドレイン線DL、ソース線SLおよびウェル線WLを、全ての素子DUT1〜DUTnに対して共通化して素子の搭載密度を向上させ、大量の素子の特性を小規模のTEG面積で取得する方法が提案されている(例えば、特許文献1)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−103946号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかし、上記の方法では、例えば、1つの素子DUT1を測定する際に、素子DUT1に流れる電流Idsと、その他の全ての素子DUT2〜DUTnに流れるオフリーク電流Ioff2〜Ioffnとの合成電流が、ドレイン線DLに検出されてしまう。なお、オフリーク電流とは、トランジスタが完全にオフできずにドレインソース間に流れる電流を指している。従って、オフリーク電流の合計(ΣIoff2〜Ioffn)が、測定対象の素子DUT1に流れる電流Idsとの関係で無視できない程大きい場合には、測定対象の素子DUT1の素子特性を正確に測定できないという問題があった。
【0008】
そこで、上記の方法に代わる方法として、例えば、測定対象外の素子DUT2〜DUTnのゲートに数ボルトの負バイアスを印加して、オフリーク電流の合計(ΣIoff2〜Ioffn)を低減させることが考えられる。しかし、各ゲート線GL1〜GLnに保護ダイオードが並列接続されている場合に、測定対象外の素子DUT2〜DUTnのゲートに数ボルトの負バイアスを印加すると、各ゲート線GL2〜GLnに接続された保護ダイオードがオンしてしまう。その結果、それらの保護ダイオードを通じてゲート線GL2〜GLnに大きな電流が流れてしまい、測定対象の素子DUT1の素子特性を正確に測定することができない。従って、この方法は、解決策としては適切ではない。
【0009】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、保護ダイオードの有無に拘らず、素子特性を精度良く測定することの可能なテストエレメントグループおよびそれを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【0010】
本発明の第1のテストエレメントグループは、それぞれのウェル領域が電気的に分離された複数の第1トランジスタと、各第1トランジスタのゲートに1つずつ電気的に接続された複数の第1ゲート線とを備えたものである。このテストエレメントグループは、さらに、全ての第1トランジスタのドレインまたはソースに電気的に接続された1つの第1信号線と、全ての第1トランジスタのドレインおよびソースのうち第1信号線に未接続の端子に電気的に接続された1つの第2信号線と、各第1トランジスタのウェル領域に1つずつ電気的に接続された複数のウェル線とを備えている。
【0011】
本発明の第1の半導体装置は、半導体基板上に第1のテストエレメントグループを備えたものである。
【0012】
本発明の第1のテストエレメントグループおよび第1の半導体装置では、第1信号線および第2信号線がそれぞれ、全ての第1トランジスタに対して共通化されており、その一方で、ウェル線が第1トランジスタごとに1つずつ設けられている。これにより、例えば、選択対象のトランジスタに対応するウェル線に選択電圧を印加するとともに、非選択対象のトランジスタに対応するウェル線に非選択電圧を印加することにより、基板バイアス効果を利用して、非選択対象のトランジスタに流れるオフリーク電流を十分に小さくすることができる。
【0013】
本発明の第2のテストエレメントグループは、それぞれのウェル領域が電気的に分離された複数のトランジスタと、2以上のトランジスタごとに1つずつ設けられ、かつ各トランジスタ群において全てのトランジスタのゲートに電気的に接続された複数のゲート線とを備えたものである。このテストエレメントグループは、さらに、各トランジスタ群内の1つのトランジスタのドレインまたはソースに電気的に接続された複数の第1信号線と、全てのトランジスタのドレインおよびソースのうち第1信号線に未接続の端子に電気的に接続された1つの第2信号線と、各トランジスタ群において全てのトランジスタのウェル領域に電気的に接続された複数のウェル線とを備えている。
【0014】
本発明の第2の半導体装置は、半導体基板上に第2のテストエレメントグループを備えたものである。
【0015】
本発明の第2のテストエレメントグループおよび第2の半導体装置では、各トランジスタ群において、ゲート線およびウェル線がそれぞれ、トランジスタ群内の全てのトランジスタに対して共通化されている。さらに、第2信号線がテストエレメントグループ内の全てのトランジスタに対して共通化されており、かつ、各第1信号線が、各トランジスタ群に含まれる1つのトランジスタの入力端子に接続されている。これにより、例えば、選択対象のトランジスタ群において、選択対象のトランジスタに対応する第1信号線に所定の信号電圧を印加するとともに、非選択対象のトランジスタに対応する第1信号線に0Vを印加する。さらに、選択対象のトランジスタ群に対応するウェル線に選択電圧を印加するとともに、非選択対象のトランジスタ群に対応するウェル線に非選択電圧を印加する。その結果、基板バイアス効果により、非選択対象のトランジスタ群に流れるオフリーク電流を十分に小さくすることができる。
【発明の効果】
【0016】
本発明の第1のテストエレメントグループおよび第1の半導体装置によれば、基板バイアス効果を利用して、非選択対象のトランジスタに流れるオフリーク電流を十分に小さくするようにしたので、仮に第1ゲート線に保護ダイオードが並列接続されていたとしても、保護ダイオードがオンする虞はない。従って、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。
【0017】
本発明の第2のテストエレメントグループおよび第2の半導体装置によれば、基板バイアス効果を利用して、非選択対象のトランジスタ群に流れるオフリーク電流を十分に小さくするようにしたので、仮にゲート線に保護ダイオードが並列接続されていたとしても、保護ダイオードがオンする虞はない。従って、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の第1の実施の形態に係る半導体装置の一例を表す回路図である。
【図2】図1のテストエレメントグループに搭載された素子の一具体例を表す回路図である。
【図3】図1のテストエレメントグループにおけるウェル領域のレイアウトの一例を表す平面図および断面図である。
【図4】図2の素子のVgs−Ids特性の一例を表す特性図である。
【図5】図2の素子のVgs−Ids特性の他の例を表す特性図である。
【図6】図1の選択回路の一例を表す回路図である。
【図7】本発明の第2の実施の形態に係る半導体装置の一例を表す回路図である。
【図8】図7の選択回路の一例を表す回路図である。
【図9】本発明の第3の実施の形態に係る半導体装置の一例を表す回路図である。
【図10】図9のテストエレメントグループにおけるウェル領域のレイアウトの一例を表す平面図である。
【図11】本発明の第4の実施の形態に係る半導体装置の一例を表す回路図である。
【図12】図1,図7,図9,図11のウェル線とパッドとの間に設けられた選択回路の一例を表す回路図である。
【図13】図1のテストエレメントグループにおいてウェル領域を共有化したときの回路構成の一例を表す回路図である。
【図14】図13の回路構成におけるウェル領域のレイアウトの一例を表す平面図および断面図である。
【図15】図1のテストエレメントグループにおいてウェル線を共有化したときの回路構成の一例を表す回路図である。
【図16】図1,図7,図9,図11のテストエレメントグループおよび選択回路がウェハ上のチップ領域またはスクライブ領域に配置されているときのレイアウトの一例を表す平面図である。
【図17】図1,図7,図9,図11のテストエレメントグループおよび選択回路と電気的に分離された集積回路がチップ上に設けられているときのレイアウトの一例を表す平面図である。
【図18】比較例に係る半導体装置の一例を表す回路図である。
【図19】オフリーク電流を説明するための図である。
【発明を実施するための形態】
【0019】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

1.第1の実施の形態(図1〜図6)
素子ごとにウェル線が設けられ、かつウェル線にパッドが接続されている例
2.第2の実施の形態(図7、図8)
素子ごとにウェル線が設けられ、かつウェル線に選択回路が接続されている例
3.第3の実施の形態(図9、図10)
行ごとにウェル線が設けられ、かつウェル線にパッドが接続されている例
4.第4の実施の形態(図11)
行ごとにウェル線が設けられ、かつウェル線に選択回路が接続されている例
5.変形例(図12〜図15)
ウェル線に別個の選択回路が接続されている例
ウェル領域が一部で共有化されている例
ウェル線が一部で共有化されている例
6.適用例(図16、図17)
TEGがウェハまたはチップ上に設けられている例
7.従来技術の説明(図18、図19)
【0020】
<1.第1の実施の形態>
[構成]
図1は、本発明の第1の実施の形態に係る半導体装置1の全体構成の一例を表したものである。半導体装置1は、半導体基板(図示せず)上に、テストエレメントグループ10と、選択回路20とを備えたものである。
【0021】
(テストエレメントグループ10)
テストエレメントグループ10は、実装評価用の多数の素子が規則的に配置されるとともに、結線されたものである。テストエレメントグループ10は、例えば、図1に示したように、n個の素子DUT1〜DUTnを備えている。nは2以上の正数である。以下では、テストエレメントグループ10に含まれる1つの素子の名称として、素子DUTi(iは1以上、n以下の正数)(図示せず)を用いるものとする。
【0022】
各素子DUTiは、例えば、一直線状、または行列状に配置されている。各素子DUTiは、図2に示したように、4端子のトランジスタTrを含んでいる。トランジスタTrは、具体的には、電界効果型トランジスタである。各素子DUTiは、1つの選択端子Sと、1つのウェル端子Wと、1つの入力端子INと、1つの出力端子OUTとを有している。選択端子SはトランジスタTrのゲートに接続されており、ウェル端子WはトランジスタTrのウェル領域に接続されている。なお、各トランジスタTrのウェル領域は、互いに電気的に分離されている。また、入力端子INはトランジスタTrのドレインまたはソースに接続されており、出力端子OUTはトランジスタTrのドレインおよびソースのうち入力端子INに未接続の端子に接続されている。
【0023】
テストエレメントグループ10は、n本のゲート線GL1〜GLnと、n本のウェル線WL1〜WLnとを有している。以下では、n本のゲート線GL1〜GLnのうちの1本のゲート線の名称として、ゲート線GLi(iは1以上、n以下の正数)(図示せず)を用い、n本のウェル線WL1〜WLnのうちの1本のウェル線の名称として、ウェル線WLi(iは1以上、n以下の正数)(図示せず)を用いるものとする。さらに、テストエレメントグループ10は、一端がn本に分枝された1つのドレイン線DLと、一端がn本に分枝された1つのソース線SLとを有している。
【0024】
ゲート線GLiでは、一端がトランジスタTrの選択端子Sに接続されており、他端が選択回路20に接続されている。ウェル線WLiでは、一端がトランジスタTrのウェル端子Wに接続されており、他端がパッドPwi(iは1以上、n以下の正数)(図示せず)に接続されている。なお、パッドPwiは、パッドPw1〜Pwnのうち1つのパッドの名称である。ドレイン線DLでは、各分枝が素子DUTiごとに1本ずつ出力端子OUTに接続されており、他端がパッドPDに接続されている。ソース線SLでは、各分枝が素子DUTiごとに1本ずつ入力端子INに接続されており、他端がパッドPsに接続されている。
【0025】
図3(A),(B)は、各トランジスタTrのウェル領域の導電型がp型となっている場合の、ウェル領域のレイアウトの一例を表したものである。具体的には、図3(A)は、テストエレメントグループ10において、各トランジスタTrのウェル領域PWLが面内で所定の間隔で行列状に配置されている様子を模式的に表したものである。また、図3(B)は、テストエレメントグループ10において、図3(A)のA−A矢視方向の断面構成を表したものである。
【0026】
テストエレメントグループ10は、例えば、図3(A),(B)に示したように、p型の半導体基板PSUB上にn型のディープウェル層DNWを有しており、このディープウェル層DNW上に、各トランジスタTrのp型のウェル領域PWLと、p型のウェル領域PWL同士を互いに電気的に分離するn型のウェル領域NWLとを有している。なお、テストエレメントグループ10内の導電型は上記に限定されるものではなく、上記と逆になっていてもよい。また、各トランジスタTrのウェル領域同士を互いに電気的に分離するために、上記以外の方法、例えば、STI(shallow trench isolation)や、DTI(deep trench isolation)などが適用されていてもよい。
【0027】
図4,図5は、トランジスタTrのゲートソース間電圧Vgsとドレインソース間電流Idsとの関係の一例を表したものである。図4には、トランジスタTrがnチャネル型である場合に、ウェル領域に印加するバイアス電圧Vbsを変化させたときのVgs−Ids曲線の変化の様子(基板バイアス効果)が示されている。一方、図5には、トランジスタTrがpチャネル型である場合に、ウェル領域に印加するバイアス電圧Vbsを変化させたときのVgs−Ids曲線の変化の様子(基板バイアス効果)が示されている。
【0028】
図4に示したように、トランジスタTrがnチャネル型である場合には、バイアス電圧Vbsを負(例えば−1V)にすることで、バイアス電圧Vbsを正にしたりゼロにしたりしたときと比べてオフリーク電流(Vgs=0のときのIds)が2桁〜3桁程度小さくなることがわかる。また、図5に示したように、トランジスタTrがpチャネル型である場合には、バイアス電圧Vbsを正(例えば+1V)にすることで、バイアス電圧Vbsを負にしたりゼロにしたりしたときと比べてオフリーク電流(Vgs=0のときのIds)が2桁〜3桁程度小さくなることがわかる。
【0029】
(選択回路20)
次に、選択回路20について説明する。選択回路20は、テストエレメントグループ10内の1つの素子DUTi(ゲート線GLi)を選択するものである。選択回路20は、例えば、図1に示したように、デコーダ回路21およびスイッチ回路22を有している。
【0030】
スイッチ回路22は、例えば、図6に示したように、ゲート線GLiごとにスイッチ素子22Aを備えている。スイッチ素子22Aは、デコーダ回路21によって制御されるものである。スイッチ素子22Aは、出力線OLi(iは1以上、n以下の正数)を介してデコーダ回路21から入力された制御信号に応じて、パッドPs1に入力されている選択ゲート電圧およびパッドPs2に入力されている非選択ゲート電圧のいずれかをゲート線GLiに出力するようになっている。なお、出力線OLiは、出力線OL1〜OLnのうちの1本の出力線の名称である。
【0031】
スイッチ素子22Aは、例えば、デコーダ回路21から選択信号が入力されると、選択ゲート電圧をゲート線GLiに出力し、デコーダ回路21から非選択信号が入力されると、非選択ゲート電圧をゲート線GLiに出力するようになっている。ここで、選択ゲート電圧は、トランジスタTrをオンさせる閾値電圧以上の電圧(オン電圧)である。一方、非選択ゲート電圧は、トランジスタTrをオンさせる閾値電圧未満の電圧(オフ電圧)である。
【0032】
スイッチ素子22Aは、例えば、図6に示したように、スイッチSW1およびトランジスタTr1を含んで構成されている。スイッチSW1は、例えば、CMOS(Complementary Metal Oxide Semiconductor)トランスファーゲートからなる。なお、スイッチSW1は、電気信号で開閉制御の可能なスイッチであれば、どのようなスイッチであってもかまわない。
【0033】
デコーダ回路21は、例えば、図6に示したように、スイッチ素子22Aごとにデコード素子21Aを備えている。デコード素子21Aは、例えば、パッドPd1〜Pdk(kは2以上の正数)に入力されたゲート選択信号に基づいて、制御信号として選択信号もしくは非選択信号をスイッチ素子22Aに出力するようになっている。なお、図6には、パッドPd1〜Pdkのうち4つのパッドPdk−3〜Pdkがデコード素子21Aの入力端に1本ずつ接続されている例が記載されているが、これは、4ビットを超えるビット数で全てのスイッチ素子22Aを選択する場合に限定されるものである。従って、例えば、スイッチ素子22Aの数が4ビット以下で十分な数となっている場合には、全てのスイッチ素子22Aを選択することができるだけのパッド数で十分である。
【0034】
[動作]
次に、本実施の形態の半導体装置1の動作の一例について説明する。
【0035】
まず、半導体装置1を評価する評価装置(図示せず)からデコーダ回路21に対してゲート選択信号が入力される。すると、素子DUT1〜DUTnのうちデコーダ回路21によって選択された1つの素子DUTi(以下、「選択素子DUTx」(図示せず)と称する。)に対応するスイッチ素子22Aから、選択素子DUTxの選択端子Sに対して選択ゲート電圧(オン電圧)が出力される。さらに、素子DUT1〜DUTnのうち選択素子DUTx以外の全ての素子DUTi(以下、「非選択素子DUTy」(図示せず)と称する。)に対応するスイッチ素子22Aから、非選択素子DUTyの選択端子Sに対して非選択ゲート電圧(オフ電圧)が出力される。
【0036】
このとき、評価装置(図示せず)からパッドPw1〜Pwn,PD,Psに対して、評価用の信号が入力される。具体的には、パッドPDに対して正のバイアス電圧が印加され、パッドPsに対して、パッドPDの電圧よりも低いバイアス電圧が印加される。例えば、パッドPsに対しては0Vが印加される。さらに、各トランジスタTrがn型である場合、選択素子DUTxのウェル端子Wが接続されたパッド(以下、「パッドPwx」(図示せず)と称する。)に対して選択電圧(例えば0V)が印加され、非選択素子DUTyのウェル端子Wが接続されたパッド(以下、「パッドPwy」(図示せず)と称する。)に対して非選択電圧(例えば−1V)が印加される。上記とは逆に、各トランジスタTrがp型である場合、パッドPwxに対して選択電圧(例えば0V)が印加され、パッドPwyに対して非選択電圧(例えば+1V)が印加される。
【0037】
ここで、選択電圧は、トランジスタTrのゲートにオン電圧が印加されている時に、この選択電圧がウェル領域に印加された場合にトランジスタTrをオフさせることのない電圧である。一方、非選択電圧は、トランジスタTrのゲートにオフ電圧が印加されている時に、この非選択電圧がウェル領域に印加された場合にトランジスタTrから漏れ出るオフリーク電流を十分に小さくすることの可能な電圧である。なお、複数のパッドPwi(パッドPwy)に対して非選択電圧を印加する場合に、各パッドPwyに印加する非選択電圧の値は、互いに等しくなっていてもよいし、素子DUTiごとに、素子DUTiの素子特性に応じた値に設定されていてもよい。同様に、複数のパッドPwi(パッドPwx)に対して選択電圧を印加する場合に、各パッドPwxに印加する選択電圧の値は、互いに等しくなっていてもよいし、素子DUTiごとに、素子DUTiの素子特性に応じた値に設定されていてもよい。
【0038】
これにより、選択ゲート電圧が入力された選択素子DUTxがアクティブとなり(トランジスタTrがオンし)、選択素子DUTxを介してパッドPsからパッドPDへ電流が流れる。このとき、アクティブとなっていない(トランジスタTrがオフしている)非選択素子DUTyでは、ウェル端子Wに印加された非選択電圧による基板バイアス効果により、オフリーク電流が十分に小さくなっている。そのため、パッドPDまたはパッドPsで検出される電流(検出電流)に含まれる、非選択素子DUTyからのオフリーク電流の割合は、ほとんど無視できる程度に小さくなっている。従って、評価装置は、パッドPDまたはパッドPsで検出される電流に基づいて、選択素子DUTxの素子特性を正確に測定することができる。
【0039】
[効果]
ところで、従来の半導体装置では、例えば、図18に示したように、ドレイン線DL、ソース線SLおよびウェル線WLが、全ての素子DUT1〜DUTnに対して共通化されている。このようにした場合には、素子の搭載密度が向上するので、大量の素子の特性を小規模のTEG面積で取得することが可能となる。しかし、図18に示した構成では、例えば、1つの素子DUT1を測定する際に、素子DUT1に流れる電流Idsと、その他の全ての素子DUT2〜DUTnのオフリーク電流Ioff2〜Ioffnとの合成電流が、ドレイン線DLに検出されてしまい、測定対象の素子DUT1の素子特性を正確に測定できない場合があった。特に、例えば、素子DUT2〜DUTnの中に、ゲート長が細く、ゲート幅が広いものや、閾値電圧の低いものが混在している場合には、オフリーク電流の合計(ΣIoff2〜Ioffn)が大きくなる。従って、オフリーク電流の合計(ΣIoff2〜Ioffn)が、測定対象の素子DUT1に流れる電流Idsとの関係で無視できない程大きくなった場合には、測定対象の素子DUT1の素子特性を正確に測定できないという問題があった。
【0040】
例えば、ゲートソース間電圧Vgsを0Vにしたときに素子DUT1に流れるIdsを測定しようとした場合に、図19に示したように、オフリーク電流の合計(ΣIoff2〜Ioffn)が、素子DUT1に流れるIdsよりも大幅に大きくなってしまうこともある。これでは、何の特性を測定しているのか全くわからない。
【0041】
上記の問題に対して、オフリーク電流を小さくするために、例えば、測定対象外の素子DUT2〜DUTnのゲートに数ボルトの負バイアスを印加して、オフリーク電流の合計(ΣIoff2〜Ioffn)を低減させることが考えられる。しかし、各ゲート線GL1〜GLnに保護ダイオードが並列接続されている場合に、測定対象外の素子DUT2,…,DUTnのゲートに数ボルトの負バイアスを印加すると、各ゲート線GL2〜GLnに接続された保護ダイオードがオンしてしまう。その結果、それらの保護ダイオードを通じてゲート線GL2〜GLnに大きな電流が流れてしまい、測定対象の素子DUT1の素子特性を正確に測定することができない。従って、この方法は、解決策としては適切ではない。
【0042】
一方、本実施の形態の半導体装置1では、ドレイン線DLおよびソース線SLがそれぞれ、全ての素子DUTiに対して共通化される一方で、ウェル線WLが素子DUTiごとに1つずつ設けられている。これにより、例えば、選択素子DUTxに対応するウェル線WLxに選択電圧を印加するとともに、非選択素子DUTyに対応するウェル線WLyに非選択電圧を印加することにより、基板バイアス効果を利用して、非選択素子DUTyに流れるオフリーク電流を十分に小さくすることができる。その結果、パッドPDまたはパッドPsで検出される電流に基づいて、素子特性を精度良く測定することができる。
【0043】
また、本実施の形態の半導体装置1では、ゲート線GL1〜GLnに負バイアスを印加する必要はないので、仮にゲート線GL1〜GLnに保護ダイオードが並列接続されていたとしても、保護ダイオードがオンする虞はない。従って、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。
【0044】
<2.第2の実施の形態>
[構成]
図7は、本発明の第2の実施の形態に係る半導体装置2の全体構成の一例を表したものである。半導体装置2は、半導体基板(図示せず)上に、テストエレメントグループ10と、選択回路30とを備えたものである。選択回路30には、デコーダ回路21およびスイッチ回路22の他に、さらにスイッチ回路23が設けられている。また、半導体装置2では、パッドPw1〜Pwnが省略されており、ウェル線WL1〜WLnがスイッチ回路23に接続されている。そこで、以下では、主に、上記実施の形態との相違点であるスイッチ回路23の構成およびウェル線WL1〜WLnの接続関係について説明し、上記実施の形態との共通点についての説明を適宜省略するものとする。
【0045】
(スイッチ回路23)
スイッチ回路23は、例えば、図8に示したように、ウェル線WLi(素子DUTi)ごとにスイッチ素子23Aを備えている。スイッチ素子23Aは、デコーダ回路21によって制御されるものである。つまり、デコーダ回路21は、スイッチ素子22A,23Aの双方を制御するようになっている。スイッチ素子23Aは、出力線OLiを介してデコーダ回路21から入力された制御信号に応じて、パッドPs3に入力されている選択電圧およびパッドPs4に入力されている非選択電圧のいずれかをウェル線WLiに出力するようになっている。スイッチ素子23Aは、例えば、デコーダ回路21から選択信号が入力されると、選択電圧をウェル線WLiに出力し、デコーダ回路21から非選択信号が入力されると、非選択電圧をウェル線WLiに出力するようになっている。
【0046】
ここで、選択電圧は、トランジスタTrのゲートにオン電圧が印加されている時に、この選択電圧がウェル領域に印加された場合にトランジスタTrをオフさせることのない電圧である。一方、非選択電圧は、トランジスタTrのゲートにオフ電圧が印加されている時に、この非選択電圧がウェル領域に印加された場合にトランジスタTrから漏れ出るオフリーク電流を十分に小さくすることの可能な電圧である。
【0047】
スイッチ素子23Aは、例えば、図8に示したように、スイッチSW2,SW3およびノット回路NOTを含んで構成されている。スイッチSW2,SW3は、例えば、CMOSトランスファーゲートからなる。なお、スイッチSW2,SW3は、電気信号で開閉制御の可能なスイッチであれば、どのようなスイッチであってもかまわない。ノット回路NOTは、入力を反転させる論理素子であり、具体的には、デコーダ回路21から選択信号が入力されると非選択信号をスイッチSW3に出力し、デコーダ回路21から非選択信号が入力されると選択信号をスイッチSW3に出力するようになっている。
【0048】
スイッチSW2は、例えば、デコーダ回路21から選択信号が入力されると、選択電圧をウェル線WLiに出力し、デコーダ回路21から非選択信号が入力されると、ウェル線WLiをパッドPs3から切り離す(スイッチオフする)ようになっている。スイッチSW3は、例えば、ノット回路NOTから選択信号が入力されると、選択電圧をウェル線WLiに出力しノット回路NOTから非選択信号が入力されると、ウェル線WLiをパッドPs4から切り離す(スイッチオフする)ようになっている。
【0049】
[動作]
次に、本実施の形態の半導体装置2の動作の一例について説明する。
【0050】
まず、半導体装置2を評価する評価装置(図示せず)からデコーダ回路21に対してゲート選択信号が入力される。すると、選択素子DUTxに対応するスイッチ素子22Aから、選択素子DUTxの選択端子Sに対して選択ゲート電圧(オン電圧)が出力される。さらに、非選択素子DUTyに対応するスイッチ素子22Aから、非選択素子DUTyの選択端子Sに対して非選択ゲート電圧(オフ電圧)が出力される。
【0051】
また、選択素子DUTxに対応するスイッチ素子23Aから、選択素子DUTxのウェル端子Wに対して選択電圧が出力される。さらに、非選択素子DUTyに対応するスイッチ素子23Aから、非選択素子DUTyのウェル端子Wに対して非選択電圧が出力される。このとき、各トランジスタTrがn型である場合、評価装置からパッドPs3に対して印加される選択電圧は例えば0Vであり、評価装置からパッドPs4に対して印加される非選択電圧は例えば−1Vである。上記とは逆に、各トランジスタTrがp型である場合、評価装置からパッドPs3に対して印加される選択電圧は例えば0Vであり、評価装置からパッドPs4に対して印加される非選択電圧は例えば+1Vである。
【0052】
これにより、選択ゲート電圧が入力された選択素子DUTxがアクティブとなり(トランジスタTrがオンし)、選択素子DUTxを介してパッドPsからパッドPDへ電流が流れる。このとき、アクティブとなっていない(トランジスタTrがオフしている)非選択素子DUTyでは、ウェル端子Wに印加された非選択電圧による基板バイアス効果によってオフリーク電流が十分に小さくなっている。そのため、パッドPDまたはパッドPsで検出される電流(検出電流)に含まれる、非選択素子DUTyからのオフリーク電流の割合は、ほとんど無視できる程度に小さくなっている。従って、評価装置は、パッドPDまたはパッドPsで検出される電流に基づいて、選択素子DUTxの素子特性を正確に測定することができる。
【0053】
[効果]
このように、本実施の形態の半導体装置2では、上記実施の形態の半導体装置1と同様、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。さらに、本実施の形態では、パッドPw1〜Pwnが省略され、各トランジスタTrのウェル領域の電圧を制御するスイッチ素子23Aが選択回路30内に設けられているので、半導体装置2に含まれるパッドの数を、上記実施の形態の半導体装置1よりも減らすことができる。これにより、半導体装置2の面積を上記実施の形態の半導体装置1よりも小さくすることができる。
【0054】
<3.第3の実施の形態>
[構成]
図9は、本発明の第3の実施の形態に係る半導体装置3の全体構成の一例を表したものである。半導体装置3は、半導体基板(図示せず)上に、テストエレメントグループ40と、選択回路20とを備えたものである。テストエレメントグループ40は、実装評価用の多数の素子が2次元配置されるとともに、結線されたものである。テストエレメントグループ40は、図9に示したように、m×n個の素子DUT(1,1)〜DUT(m,n)を備えている。なお、mは2以上の正数であり、m×n個は2×2個以上の正数である。mは、nと同一の数であってもよいし、nとは異なる数であってもよい。以下では、素子DUT(1,1)〜DUT(m,n)のうちの1つの素子の名称として、素子DUT(j,i)(jは1以上、m以下の正数)を用いるものとする。
【0055】
テストエレメントグループ40に含まれるm×n個の素子DUT(j,i)は、n個のグループ(G1 ,G2,…,Gn)のいずれかに分類されている。以下では、グループのうちの1つのグループの名称として、グループGi(iは1以上、n以下の正数)を用いるものとする。各グループGiは、2個以上、m個以下の素子DUT(j,i)を含んでいる。各グループGiは、ともに、同数の素子DUT(j,i)を含んでいてもよいし、そうでなくてもよい。なお、各グループGiが、本発明の「トランジスタ群」の一具体例に相当する。
【0056】
各素子DUT(j,i)は、行列状に配置されている。各素子DUT(j,i)は、図9に示したように、4端子のトランジスタTrを含んでいる。トランジスタTrは、具体的には、電界効果型トランジスタである。各素子DUT(j,i)は、1つの選択端子Sと、1つのウェル端子Wと、1つの入力端子INと、1つの出力端子OUTとを有している。選択端子SはトランジスタTrのゲートに接続されており、ウェル端子WはトランジスタTrのウェル領域に接続されている。なお、各トランジスタTrのウェル領域は、互いに電気的に分離されている。また、入力端子INはトランジスタTrのドレインまたはソースに接続されており、出力端子OUTはトランジスタTrのドレインおよびソースのうち入力端子INに未接続の端子に接続されている。
【0057】
テストエレメントグループ40は、n本のゲート線GL1〜GLnと、n本のウェル線WL1〜WLnとを有している。さらに、テストエレメントグループ40は、各グループGiに含まれる素子DUT(j,i)の数の最大値mと等しい数のドレイン線DL1〜DLmと、一端がn本に分枝された1つのソース線SLとを有している。
【0058】
各ゲート線GL1〜GLnは、グループGiごとに1本ずつ割り当てられている。ゲート線GLiの一端が、グループGiに含まれる全ての素子DUT(1,i)〜DUT(m,i)の選択端子Sに接続されており、ゲート線GLiの他端が選択回路20に接続されている。つまり、ゲート線GLiは、グループGiに含まれる全ての素子DUT(1,i)〜DUT(m,i)で共有化されている。ここで、グループGiが図9に示したように行方向に延在している場合、各ゲート線GL1〜GLnは、一行に含まれる全ての素子DUT(1,i)〜DUT(m,i)で共有化されている。また、図示しないが、グループGiが列方向に延在している場合、各ゲート線GL1〜GLnは、一列に含まれる全ての素子DUT(j,1)〜DUT(j,n)で共有化されている。
【0059】
各ウェル線WL1〜WLnは、グループGiごとに1本ずつ割り当てられている。ウェル線WLiの一端が、グループGiに含まれる全ての素子DUT(1,i)〜DUT(m,i)のウェル端子Wに接続されており、ウェル線WLiの他端がパッドPwiに接続されている。つまり、ウェル線WLiは、グループGiに含まれる全ての素子DUT(1,i)〜DUT(m,i)で共有化されている。ここで、グループGiが図9に示したように行方向に延在している場合、各ウェル線WL1〜WLnは、一行に含まれる全ての素子DUT(1,i)〜DUT(m,i)で共有化されている。また、図示しないが、グループGiが列方向に延在している場合、各ウェル線WL1〜WLnは、一列に含まれる全ての素子DUT(j,1)〜DUT(j,n)で共有化されている。なお、ウェル線WLiの一端を、グループGiに含まれる全ての素子DUT(1,i)〜DUT(m,i)のウェル端子Wに接続する代わりに、例えば、図10に示したように、グループGiに含まれる全ての素子DUT(1,i)〜DUT(m,i)のp型のウェル領域PWLを1つのp型のウェル領域PWLで共有化するようにしてもよい。なお、テストエレメントグループ40内の導電型は上記に限定されるものではなく、上記と逆になっていてもよい。
【0060】
ドレイン線DLj(jは1以上、m以下の正数)の一端は、各グループGi内の1つの素子DUT(j,i)(トランジスタTr)の出力端子OUTに電気的に接続されている。ドレイン線DLjは、ドレイン線DL1〜DLmのうちの1本のドレイン線の名称である。ドレイン線DLjの他端は、パッドPDj(jは1以上、m以下の正数)に接続されている。パッドPDjは、パッドPD1〜PDmのうちの1つのパッドの名称である。つまり、ドレイン線DLjは、各グループGi内の1つの素子DUT(j,i)同士で共有化されている。ここで、グループGiが図9に示したように行方向に延在している場合、各ドレイン線DL1〜DLmは、ゲート線GLiの共有方向(グループGiの延在方向)と直交する1つのラインに含まれる全ての素子DUT(j,i)で共有化されている。また、図示しないが、グループGiが列方向に延在している場合、各ウェル線WL1〜WLnは、一列に含まれる全ての素子DUT(j,i)で共有化されている。
【0061】
ソース線SLは、全てのDUT(j,i)(トランジスタTr)の入力端子INに接続されている。具体的には、ソース線SLの各分枝が、各グループGi内の全てのDUT(j,i)(トランジスタTr)の入力端子INに接続されており、ソース線SLの他端がパッドPsに接続されている。つまり、ソース線SLは、全てのDUT(j,i)(トランジスタTr)の間で共有されている。
【0062】
[動作]
次に、本実施の形態の半導体装置3の動作の一例について説明する。
【0063】
まず、半導体装置3を評価する評価装置(図示せず)からデコーダ回路21に対してゲート選択信号が入力される。すると、各グループGiのうち1つのグループGi(以下、「選択グループGx」(図示せず)と称する。)に対応するスイッチ素子22Aから、選択グループGxに含まれる全ての素子DUT(j,i)の選択端子Sに対して選択ゲート電圧(オン電圧)が出力される。さらに、各グループGiのうち選択グループGx以外の全てのグループGi(以下、「非選択グループGy」(図示せず)と称する。)に対応するスイッチ素子22Aから、非選択グループGyに含まれる全ての素子DUT(j,i)の選択端子Sに対して非選択ゲート電圧(オフ電圧)が出力される。
【0064】
このとき、評価装置(図示せず)からパッドPw1〜Pwn,PD1〜PDm,Psに対して、評価用の信号が入力される。具体的には、パッドPD1〜PDmのうち1つのパッドPZ(図示せず)に対して正のバイアス電圧が印加され、パッドPD1〜PDmのうちパッドPZ以外の全てのパッドに対して、例えば、0Vが印加される。なお、このときに、パッドPD1〜PDmのうちパッドPZ以外の全てのパッドが、電気的にフローティングとなっていてもよい。パッドPsに対しては、パッドPZの電圧よりも低いバイアス電圧が印加される。例えば、パッドPsに対しては0Vが印加される。さらに、各トランジスタTrがn型である場合、選択グループGxに含まれる全ての素子DUT(j,i)のウェル端子Wが接続されたパッド(以下、「パッドPwx」(図示せず)と称する。)に対して選択電圧(例えば0V)が印加され、非選択グループGyに含まれる全ての素子DUT(j,i)のウェル端子Wが接続されたパッド(以下、「パッドPwy」(図示せず)と称する。)に対して非選択電圧(例えば−1V)が印加される。上記とは逆に、各トランジスタTrがp型である場合、パッドPwxに対して選択電圧(例えば0V)が印加され、パッドPwyに対して非選択電圧(例えば+1V)が印加される。
【0065】
これにより、選択グループGx内でパッドPZに接続された素子DUT(j,i)がアクティブとなり(トランジスタTrがオンし)、アクティブとなった素子DUT(j,i)を介してパッドPsからパッドPZへ電流が流れる。このとき、非選択グループGy内の素子DUT(j,i)では、トランジスタTrがオフしており、かつ、ウェル端子Wに印加された非選択電圧による基板バイアス効果によってオフリーク電流が十分に小さくなっている。なお、選択グループGx内で、パッドPD1〜PDmのうちパッドPZ以外のパッドに接続された素子DUT(j,i)に流れる電流は、パッドPZを通過しないので、パッドPZで検出される電流(検出電流)には含まれない。
【0066】
以上のことから、パッドPZで検出される電流(検出電流)に含まれる、非選択素子DUTyからのオフリーク電流の割合は、ほとんど無視できる程度に小さくなっている。従って、評価装置は、パッドPZで検出される電流に基づいて、選択素子DUTxの素子特性を正確に測定することができる。
【0067】
[効果]
本実施の形態の半導体装置3では、各グループGiにおいて、ゲート線GLiおよびウェル線WLiがそれぞれ、グループGi内の全ての素子DUT(j,i)(トランジスタTr)に対して共通化されている。さらに、ソース線SLがテストエレメントグループ40内の全ての素子DUT(j,i)に対して共通化されており、かつ、各ドレイン線DL1〜DLmが、各グループGiに含まれる1つの素子DUT(j,i)の入力端子INに接続されている。
【0068】
これにより、例えば、選択対象の素子DUT(j,i)(トランジスタTr)に対応するドレイン線DLj(図示せず)に所定の信号電圧を印加するとともに、非選択対象の素子DUT(j,i)(トランジスタTr)に対応するドレイン線DLj(図示せず)に0Vを印加する。さらに、選択グループGxに対応するウェル線WLxに選択電圧を印加するとともに、非選択グループGyに対応するウェル線WLyに非選択電圧を印加する。その結果、基板バイアス効果等により、非選択対象の素子DUT(j,i)(トランジスタTr)に流れるオフリーク電流を十分に小さくすることができる。従って、パッドPZで検出される電流に基づいて、素子特性を精度良く測定することができる。
【0069】
また、本実施の形態の半導体装置3では、ゲート線GL1〜GLnに負バイアスを印加する必要はないので、仮にゲート線GL1〜GLnに保護ダイオードが並列接続されていたとしても、保護ダイオードがオンする虞はない。従って、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。
【0070】
<4.第4の実施の形態>
[構成]
図11は、本発明の第4の実施の形態に係る半導体装置4の全体構成の一例を表したものである。半導体装置4は、半導体基板(図示せず)上に、テストエレメントグループ40と、選択回路30とを備えたものである。半導体装置4では、パッドPw1〜Pwnが省略されており、ウェル線WL1〜WLnがスイッチ回路23に接続されている。
【0071】
[動作]
次に、本実施の形態の半導体装置4の動作の一例について説明する。
【0072】
まず、半導体装置4を評価する評価装置(図示せず)からデコーダ回路21に対してゲート選択信号が入力される。すると、各グループGiのうち1つのグループGi(以下、「選択グループGx」(図示せず)と称する。)に対応するスイッチ素子22Aから、選択グループGxに含まれる全ての素子DUT(j,i)の選択端子Sに対して選択ゲート電圧(オン電圧)が出力される。さらに、各グループGiのうち選択グループGx以外の全てのグループGi(以下、「非選択グループGy」(図示せず)と称する。)に対応するスイッチ素子22Aから、非選択グループGyに含まれる全ての素子DUT(j,i)の選択端子Sに対して非選択ゲート電圧(オフ電圧)が出力される。
【0073】
このとき、評価装置(図示せず)からパッドPD1〜PDm,Psに対して、評価用の信号が入力される。具体的には、パッドPD1〜PDmのうち1つのパッドPZ(図示せず)に対して正のバイアス電圧が印加され、パッドPD1〜PDmのうちパッドPZ以外の全てのパッドに対して、例えば、0Vが印加される。なお、このときに、パッドPD1〜PDmのうちパッドPZ以外の全てのパッドが、電気的にフローティングとなっていてもよい。パッドPsに対しては、パッドPZの電圧よりも低いバイアス電圧が印加される。例えば、パッドPsに対しては0Vが印加される。
【0074】
また、選択グループGxに対応するスイッチ素子23Aから、選択グループGxに含まれる全ての素子DUT(j,i)のウェル端子Wに対して選択電圧が出力される。さらに、非選択グループGyに対応するスイッチ素子23Aから、非選択グループGyに含まれる全ての素子DUT(j,i)のウェル端子Wに対して非選択電圧が出力される。このとき、各トランジスタTrがn型である場合、評価装置からパッドPs3に対して印加される選択電圧は例えば0Vであり、評価装置からパッドPs4に対して印加される非選択電圧は例えば−1Vである。上記とは逆に、各トランジスタTrがp型である場合、評価装置からパッドPs3に対して印加される選択電圧は例えば0Vであり、評価装置からパッドPs4に対して印加される非選択電圧は例えば+1Vである。
【0075】
これにより、選択グループGx内でパッドPZに接続された素子DUT(j,i)がアクティブとなり(トランジスタTrがオンし)、アクティブとなった素子DUT(j,i)を介してパッドPsからパッドPZへ電流が流れる。このとき、非選択グループGy内の素子DUT(j,i)では、トランジスタTrがオフしており、かつ、ウェル端子Wに印加された非選択電圧による基板バイアス効果によってオフリーク電流が十分に小さくなっている。なお、選択グループGx内で、パッドPD1〜PDmのうちパッドPZ以外のパッドに接続された素子DUT(j,i)に流れる電流は、パッドPZを通過しないので、パッドPZで検出される電流(検出電流)には含まれない。
【0076】
以上のことから、パッドPZで検出される電流(検出電流)に含まれる、選択対象外の素子DUT(j,i)からのオフリーク電流の割合は、ほとんど無視できる程度に小さくなっている。従って、評価装置は、パッドPZで検出される電流に基づいて、選択素子DUTxの素子特性を正確に測定することができる。
【0077】
[効果]
このように、本実施の形態の半導体装置4では、第3の実施の形態の半導体装置3と同様、保護ダイオードの有無に拘らず、素子特性を精度良く測定することができる。さらに、本実施の形態では、パッドPw1〜Pwnが省略され、各トランジスタTrのウェル領域の電圧を制御するスイッチ素子23が選択回路30内に設けられているので、半導体装置4に含まれるパッドの数を、第3の実施の形態の半導体装置3よりも減らすことができる。これにより、半導体装置4の面積を第3の実施の形態の半導体装置3よりも小さくすることができる。
【0078】
<5.変形例>
[第1の変形例]
上記の第1ないし第4の実施の形態において、ウェル線WL1〜WLnに選択回路が別個に設けられていてもよい。例えば、図12に示したように、ウェル線WL1〜WLnに選択回路50が設けられていてもよい。選択回路50は、ウェル線WL1〜WLnのうち1つのウェル線WLiに選択電圧を印加するとともに、ウェル線WL1〜WLnのうち残りのウェル線WLiに非選択電圧を印加するものである。選択回路50は、例えば、デコーダ回路51およびスイッチ回路52を備えている。
【0079】
デコーダ回路51は、例えば、パッドP1〜Px(xは2以上の正数)に入力されたゲート選択信号に基づいて、制御信号として選択信号もしくは非選択信号をスイッチ回路52に出力するようになっている。
【0080】
スイッチ回路52は、例えば、図12に示したように、n個のスイッチ素子SWA1〜SWAnと、n個のスイッチ素子SWB1〜SWBnとを有している。スイッチ素子SWAi(図示せず)と、スイッチ素子SWBi(図示せず)とが、ウェル線WLi(図示せず)に並列に接続されている。パッドPwAとウェル線WLiとを結ぶ配線間に、スイッチ素子SWAiが挿入されており、パッドPwBとウェル線WLiとを結ぶ配線間に、スイッチ素子SWBiが挿入されている。スイッチ素子SWA1〜SWAn,SWB1〜SWBnは、例えば、CMOSトランスファーゲートからなる。なお、スイッチ素子SWA1〜SWAn,SWB1〜SWBnは、電気信号で開閉制御の可能なスイッチであれば、どのようなスイッチであってもかまわない。
【0081】
スイッチ回路52は、デコーダ回路51から入力された制御信号に応じて、パッドPwAに入力されている選択電圧およびパッドPwBに入力されている非選択電圧のいずれかをウェル線WLiに出力するようになっている。スイッチ回路52は、例えば、デコーダ回路51から選択信号が入力されると、選択電圧をウェル線WLiに出力し、デコーダ回路51から非選択信号が入力されると、非選択電圧をウェル線WLiに出力するようになっている。
【0082】
本変形例では、ウェル線WLiへの電圧印加に使用するパッドの数が2つであり、上記の第1および第3の実施の形態と比べて、大幅に少ない。なお、本変形例では、デコーダ回路51にビット信号を入力するためにパッドP1〜Pxを使用するため、その分だけパッドの数が増えるが、本変形例で使用されるパッドの総数は、上記の第1および第3の実施の形態において使用されるパッドの総数と比べると、十分に少ない。従って、本変形例に係る半導体装置の面積を上記の第1および第3の実施の形態に係る半導体装置1,3の面積よりも小さくすることができる。
【0083】
[第2の変形例]
上記の第1の実施の形態において、素子DUTi同士の素子特性が同じ場合には、それらに必要とされる基板バイアス値が同じになる。そのような場合に、それらのウェル領域に電気的に接続されたパッドPwiに対して、同一の大きさの選択電圧、および同一の大きさの非選択電圧を印加するときには、それらのウェル領域の電位を1つのパッドPwiで制御することが可能である。
【0084】
例えば、素子特性が互いに等しい素子DUTiのウェル領域同士を互いに共有化すると共に、共有化したウェル領域に電気的に接続するウェル線WLiおよびパッドPwiをそれぞれ1つにまとめることが可能である。例えば、図13に示したように、2つの素子DUT1,DUT2に含まれるトランジスタTrのウェル領域同士を互いに共有化すると共に、共有化したウェル領域に対して、1本のウェル線WL1と、1つのパッドPw1を設けるようにしてもよい。ウェル領域の共有化は、例えば、図3(A),(B)に示した複数のウェル領域PWL同士を、図14(A),(B)に示したように1つのウェル領域PWLで構成することにより可能である。このように、2つ以上の素子DUTiに対するウェル線WLiおよびパッドPwiを1つにまとめた場合、パッドPwiの数を削減することができる。
【0085】
また、例えば、ウェル領域同士を共有化する代わりに、素子特性が互いに等しい素子DUTiのウェル領域に電気的に接続するウェル線WLi同士を互いに共有化すると共に、共有化したウェル線WLiに接続するパッドPwiを1つにまとめるようにしてもよい。例えば、図15に示したように、2つの素子DUT1,DUT2のウェル領域に電気的に接続するウェル線WLi同士を互いに共有化すると共に、共有化したウェル線WLi(WL1)に対して1つのパッドPw1を設けるようにしてもよい。ウェル線WLiの共有化は、例えば、図1に示したウェル線WL1,WL2のうちウェル線WL2をなくし、ウェル線WL1を素子DUTこのように、2つ以上の素子DUTiに対するウェル線WLiおよびパッドPwiを1つにまとめた場合、パッドPwiの数を削減することができる。
【0086】
<6.適用例>
次に、上記の第1ないし第4の実施の形態およびそれらの変形例に係る半導体装置1〜4の適用例について説明する。
【0087】
図16(A),(B)は、一適用例に係るウェハ100の概略構成の一例を表したものである。ウェハ100は、面内に行列状に配列された複数のチップ領域110と、チップ領域110同士の間に形成されたスクライブ領域120とを有している。チップ領域110は、例えば、図示しない集積回路が形成されている領域である。スクライブ領域120は、ウェハ100からチップ領域110を切り出す際のスクライブラインに相当する領域である。
【0088】
半導体装置1,2,3または4は、例えば図16(A)に示したようにチップ領域110に形成されているか、または、例えば図16(B)に示したようにスクライブ領域120に形成されている。ウェハ100からチップ領域110を切り出すことによりチップが得られる。このとき、半導体装置1,2,3または4がチップ領域110に形成されている場合には、上記のチップには、例えば、図17のチップ200に示したように、集積回路210の他に、集積回路210と電気的に分離された半導体装置1,2,3または4が形成されている。一方、半導体装置1,2,3または4がスクライブ領域120に形成されている場合には、半導体装置1,2,3または4はスクライブにより削られてなくなり、上記のチップには、例えば、図示しない集積回路だけが形成されている(図示せず)。
【符号の説明】
【0089】
1〜4…半導体装置、10,40…テストエレメントグループ、20,30,50…選択回路、21、31,51…デコーダ回路、21A…デコード素子、22,23,52…スイッチ回路、22A,23A…スイッチ素子、100…ウェハ、110…チップ領域、120…スクライブ領域、200…チップ、210…集積回路、DL,DL1〜DLm,DLj…ドレイン線、DNL…ディープウェル層、DUT1〜DUTn,DUTi,DUT(1,1)〜DUT(m,n),DUT(j,i)…素子、G1〜Gn,Gi…グループ、GL1〜GLn,GLi…ゲート線、Gx…選択グループ、Gy…非選択グループ、IN…入力端子、NOT…ノット回路、OUT…出力端子、OL1〜OLn,OLi…出力線、P1〜Px,Pd1〜Pdk,PD,PD1〜PDm,PDj,Ps,Ps1〜Ps4,Pw1〜Pwn,PZ,,PwA,PwB,Pwx,Pwy…パッド、PSUB…半導体基板、PWL,NWL…ウェル領域、S…選択端子、SL…ソース線、SW1〜SW3,SWA1〜SWAn,SWB1〜SWBn…スイッチ、Tr,Tr1…トランジスタ、W…ウェル端子、WL1〜WLn,WLi…ウェル線。

【特許請求の範囲】
【請求項1】
それぞれのウェル領域が電気的に分離された複数の第1トランジスタと、
各第1トランジスタのゲートに1つずつ電気的に接続された複数の第1ゲート線と、
全ての第1トランジスタのドレインまたはソースに電気的に接続された1つの第1信号線と、
全ての第1トランジスタのドレインおよびソースのうち前記第1信号線に未接続の端子に電気的に接続された1つの第2信号線と、
各第1トランジスタのウェル領域に1つずつ電気的に接続された複数のウェル線と
を備えた
テストエレメントグループ。
【請求項2】
前記第1トランジスタは、電界効果型トランジスタである
請求項1に記載のテストエレメントグループ。
【請求項3】
前記第1トランジスタのウェル領域と電気的に接続されたウェル領域を有する複数の第2トランジスタと、
各第2トランジスタのゲートに1つずつ電気的に接続された複数の第2ゲート線と
を備え、
前記第1信号線は、全ての第2トランジスタのドレインまたはソースに電気的に接続され、
前記第2信号線は、全ての第2トランジスタのドレインおよびソースのうち前記第1信号線に未接続の端子に電気的に接続されている
請求項1または請求項2に記載のテストエレメントグループ。
【請求項4】
それぞれのウェル領域が電気的に分離された複数のトランジスタと、
2以上のトランジスタごとに1つずつ設けられ、かつ各トランジスタ群において全てのトランジスタのゲートに電気的に接続された複数のゲート線と、
各トランジスタ群内の1つのトランジスタのドレインまたはソースに電気的に接続された複数の第1信号線と、
全てのトランジスタのドレインおよびソースのうち前記第1信号線に未接続の端子に電気的に接続された1つの第2信号線と、
各トランジスタ群において全てのトランジスタのウェル領域に電気的に接続された複数のウェル線と
を備えた
テストエレメントグループ。
【請求項5】
前記トランジスタは、電界効果型トランジスタである
請求項4に記載のテストエレメントグループ。
【請求項6】
前記複数のトランジスタは行列状に配列されており、
各ゲート線は、一行または一列に含まれる全てのトランジスタで共有化されており、
各第1信号線は、前記ゲート線の共有方向と直交するラインに含まれる全てのトランジスタで共有化されている
請求項4または請求項5に記載のテストエレメントグループ。
【請求項7】
半導体基板上に、
それぞれのウェル領域が電気的に分離された複数の第1トランジスタと、
各第1トランジスタのゲートに1つずつ電気的に接続された複数の第1ゲート線と、
全ての第1トランジスタのドレインまたはソースに電気的に接続された1つの第1信号線と、
全ての第1トランジスタのドレインおよびソースのうち前記第1信号線に未接続の端子に電気的に接続された1つの第2信号線と、
各第1トランジスタのウェル領域に1つずつ電気的に接続された複数のウェル線と
を備えた
半導体装置。
【請求項8】
前記第1トランジスタは、電界効果型トランジスタである
請求項7に記載の半導体装置。
【請求項9】
前記第1トランジスタのウェル領域と電気的に接続されたウェル領域を有する複数の第2トランジスタと、
各第2トランジスタのゲートに1つずつ電気的に接続された複数の第2ゲート線と
を備え、
前記第1信号線は、全ての第2トランジスタのドレインまたはソースに電気的に接続され、
前記第2信号線は、全ての第2トランジスタのドレインおよびソースのうち前記第1信号線に未接続の端子に電気的に接続されている
請求項7または請求項8に記載の半導体装置。
【請求項10】
前記第1トランジスタ、前記第1ゲート線、前記第1信号線、前記第2信号線および前記ウェル線は、チップ領域またはスクライブ領域に配置されている
請求項7または請求項8に記載の半導体装置。
【請求項11】
前記第1トランジスタ、前記第1ゲート線、前記第1信号線、前記第2信号線および前記ウェル線と電気的に分離された集積回路を備えた
請求項7または請求項8に記載の半導体装置。
【請求項12】
半導体基板上に、
それぞれのウェル領域が電気的に分離された複数のトランジスタと、
2以上のトランジスタごとに1つずつ設けられ、かつ各トランジスタ群において全てのトランジスタのゲートに電気的に接続された複数のゲート線と、
各トランジスタ群内の1つのトランジスタのドレインまたはソースに電気的に接続された複数の第1信号線と、
全てのトランジスタのドレインおよびソースのうち前記第1信号線に未接続の端子に電気的に接続された1つの第2信号線と、
各トランジスタ群において全てのトランジスタのウェル領域に電気的に接続された複数のウェル線と
を備えた
半導体装置。
【請求項13】
前記トランジスタは、電界効果型トランジスタである
請求項12に記載の半導体装置。
【請求項14】
前記複数のトランジスタは行列状に配列されており、
各ゲート線は、一行または一列に含まれる全てのトランジスタで共有化されており、
各第1信号線は、前記ゲート線の共有方向と直交するラインに含まれる全てのトランジスタで共有化されている
請求項12または請求項13に記載の半導体装置。
【請求項15】
前記複数のゲート線のうち1つのゲート線を選択する第1選択回路を備えた
請求項12または請求項13に記載の半導体装置。
【請求項16】
前記複数のウェル線のうち1つのウェル線に選択電圧を印加するとともに、前記複数のウェル線のうち残りのウェル線に非選択電圧を印加する第2選択回路を備えた
請求項15に記載の半導体装置。
【請求項17】
前記第1選択回路は、第1デコーダ回路と、前記第1デコーダ回路によって制御される第1スイッチ回路とを有し、
前記第2選択回路は、第2デコーダ回路と、前記第2デコーダ回路によって制御される第2スイッチ回路を有し、
前記第1デコーダ回路が、前記第2デコーダ回路を兼ねている
請求項16に記載の半導体装置。
【請求項18】
前記トランジスタ、前記ゲート線、前記第1信号線、前記第2信号線および前記ウェル線は、チップ領域またはスクライブ領域に配置されている
請求項12または請求項13に記載の半導体装置。
【請求項19】
前記トランジスタ、前記ゲート線、前記第1信号線、前記第2信号線および前記ウェル線と電気的に分離された集積回路を備えた
請求項12または請求項13に記載の半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【公開番号】特開2012−69601(P2012−69601A)
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願番号】特願2010−211263(P2010−211263)
【出願日】平成22年9月21日(2010.9.21)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】