ディジタル制御発振装置および高周波信号処理装置
【課題】ＤＮＬの低減を実現可能なディジタル制御発振装置を提供する。
【解決手段】例えば、発振出力ノードＯｓｃＰ，ＯｓｃＭ間に並列に結合されるアンプ回路ブロックＡＭＰＢＫ、コイル素子ＬＰ，ＬＭ、複数の単位容量ユニットＣＩＵ等を備え、各ＣＩＵは、容量素子ＣＩｐ，ＣＩｍと、当該ＣＩｐ，ＣＩｍを発振周波数の設定パラメータとして寄与させるか否かを選択するスイッチＳＷＩを備える。ここで、ＳＷＩは、デコーダ回路ＤＥＣからのオン・オフ制御線ＢＩＴ＿ＣＩによって駆動され、当該ＢＩＴ＿ＣＩは、シールド部ＧＳによってＯｓｃＰ，ＯｓｃＭとの間でシールドされる。
【解決手段】例えば、発振出力ノードＯｓｃＰ，ＯｓｃＭ間に並列に結合されるアンプ回路ブロックＡＭＰＢＫ、コイル素子ＬＰ，ＬＭ、複数の単位容量ユニットＣＩＵ等を備え、各ＣＩＵは、容量素子ＣＩｐ，ＣＩｍと、当該ＣＩｐ，ＣＩｍを発振周波数の設定パラメータとして寄与させるか否かを選択するスイッチＳＷＩを備える。ここで、ＳＷＩは、デコーダ回路ＤＥＣからのオン・オフ制御線ＢＩＴ＿ＣＩによって駆動され、当該ＢＩＴ＿ＣＩは、シールド部ＧＳによってＯｓｃＰ，ＯｓｃＭとの間でシールドされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル制御発振装置および高周波信号処理装置に関し、特に、無線通信システム用のＤＣＯ（Digitally controlled oscillator）回路、ＤＣＯ回路を含むＰＬＬ（Phase Locked Loop）回路、ならびにＰＬＬ回路を含む無線通信用高周波信号処理装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、非特許文献１には、ダイナミック・エレメント・マッチングと呼ばれる方式を適用したＤＣＯシステムが示されている。ダイナミック・エレメント・マッチングとは、発振ノードに接続する容量の選択方法を工夫することで、各容量間の容量値のばらつきを平均的に抑制するような技術である。これによって、ＤＮＬ（Differential Non Linearity）の向上が図れる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Chih-Ming Hung、他４名、“A Digtally Controlled Oscillator System for SAW-Less Transmitters in Cellular Handsets”、IEEE JOURNAL OF SOLID-STATE CIRCUITS、VOL.41、NO.5、p.1160-1170、２００６年５月
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、携帯電話機を代表とする無線通信システムには、主にベースバンド信号と高周波信号との間の周波数変換を担う高周波信号処理装置が備わっている。このような高周波信号処理装置は、例えば、ＰＬＬ回路やミキサ回路等を備え、ＰＬＬ回路によって生成した送信用／受信用のキャリア信号（ローカル信号、局部発振信号）をミキサ回路に入力することで周波数変換を行う。こうした中、従来において広く用いられていたアナログＰＬＬ回路を、ディジタル回路で構成されるディジタルＰＬＬ回路に置き換える技術が注目されている。ディジタルＰＬＬ回路は、ＡＤＰＬＬ（All Digital Phase Locked Loop）等とも呼ばれる。ディジタルＰＬＬ回路を用いると、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスによる微細化技術を享受できるため、その進歩に伴い小面積化、低電源電圧化、高性能化（高速化）等が図れる。
【０００５】
ディジタルＰＬＬ回路では、その発振回路部分にＤＣＯ回路が用いられる。例えば、無線通信システム用のＤＣＯ回路は、通常、ＬＣ共振型で構成され、このＣ（容量）の値（具体的には発振ノードに接続する容量の個数）をディジタルコードに応じて順次制御することで発振周波数の制御を行う。したがって、ＤＣＯ回路では、このディジタルコードとＣ（容量）の値との関係が線形であることが望まれる。この線形性が低下すると（すなわちＤＮＬ（又はＩＮＬ（Integral Non Linearity））が大きくなると）、例えば、送信回路では、送信信号における位相誤差の増大やスペクトラムの劣化といった問題が生じる恐れがある。また、受信回路では、例えば、ＤＣＯ回路における３ＭＨｚ離調の位相雑音特性が通信規格上の仕様を達成できず、周波数変換（ダウンコンバート）後の受信信号の品質が低下する等の問題が生じる恐れがある。
【０００６】
ＤＮＬを低減するためには、例えば、非特許文献１に記載されているようなダイナミック・エレメント・マッチング方式を用いることが考えられる。しかしながら、当該方式を用いた場合、例えば容量の選択方法を最適化するため、ＤＣＯ回路の起動時等にキャリブレーションが必要となる場合がある。また、当該方式によってある程度のＤＮＬの改善は図れるが、望ましくは、根本的に、発振ノードに接続される各容量間の容量値ばらつき自体を低減することがＤＮＬの低減の観点でより有益となる。
【０００７】
こうした中、本発明者等の検討によって、ＤＮＬの悪化は、発振ノードに付加される寄生容量が主要因となっていることが明らかとなった。そこで、本発明の目的の一つは、ＤＮＬの低減を実現可能なディジタル制御発振装置、ならびに、送信信号・受信信号の信号品質を向上可能な高周波信号処理装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【０００９】
本実施の形態によるディジタル制御発振装置は、相補の発振出力信号が出力される第１及び第２発振出力ノードと、コイル素子と、複数の容量ユニットと、負性抵抗生成回路と、制御回路とを備える。コイル素子（ＬＰ，ＬＭ）は、第１発振出力ノード（ＯｓｃＰ）と第２発振出力ノード（ＯｓｃＭ）との間に結合される。複数の容量ユニット（ＣＩＵ）は、第１発振出力ノードと第２発振出力ノードとの間に並列に結合される。負性抵抗生成回路（ＡＭＰＢＫ）は、第１発振出力ノードと第２発振出力ノードとの間に負性抵抗を生成する。また、複数の容量ユニットのそれぞれは、容量素子（ＣＩｐ，ＣＩｍ）と、容量素子を、発振周波数の設定パラメータとして第１及び第２発振ノードに結合するか否かを選択する制御ノード（ＢＩＴＮＤ）とを備え、制御回路（ＬＯＧ）は、複数の制御線（ＢＩＴ＿ＣＩ）を介して複数の容量ユニット内の各制御ノードを駆動する。ここで、複数の制御線と第１及び第２発振出力ノードとの間には、これらの間が実効的にシールドされるように第１シールド層（ＧＳ）が配置される。
【００１０】
これによって、制御回路による複数の制御線の駆動状態に応じて第１及び第２発振出力ノードのインピーダンスが不規則に変動する事態を抑制でき、ＤＮＬの低減が実現可能となる。また、本実施の形態による高周波信号処理は、前述したようなディジタル制御発振装置を用いてベースバンド信号のアップコンバート等を行う構成となっている。これによって、送信信号の信号品質の向上が実現可能となる。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、ディジタル制御発振装置においてＤＮＬの低減が実現可能となる。また、高周波信号処理装置において送信信号・受信信号の信号品質の向上が実現可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。
【図２】図１のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。
【図３】図２の単位容量ユニットにおいて、その寄生容量の一例を示す説明図である。
【図４】図１のディジタル制御発振回路において、その容量バンクのレイアウト概要の一例を表す模式図である。
【図５】本発明の前提として検討したディジタル制御発振回路において、そのＤＮＬが悪化する要因の一例を表す説明図である。
【図６】図４のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。
【図７】本発明の実施の形態１によるディジタル制御発振装置において、図１のディジタル制御発振回路を適用したディジタルＰＬＬ回路の概略構成例を示すブロック図である。
【図８】本発明の実施の形態２によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。
【図９】本発明の実施の形態２によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。
【図１０】図８および図９において、そのロジック回路と発振出力ノードとの配線層の関係例を表す説明図である。
【図１１】本発明の実施の形態３によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。
【図１２】図１１のレイアウト概要を用いた場合の効果の一例を表す原理図である。
【図１３】図１２の比較例を表す図である。
【図１４】図１１の構成例を適用した図１のＤＣＯ回路におけるＤＮＬの検証結果を示す図である。
【図１５】図１４の比較例として、本発明の前提として検討したＤＣＯ回路におけるＤＮＬの検証結果を示す図である。
【図１６】本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示すブロック図である。
【図１７】本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す他のブロック図である。
【図１８】本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。
【図１９】本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
《ディジタル制御発振回路の概略回路構成》
図１は、本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。図１に示すディジタル制御発振回路ＤＣＯは、アンプ回路ブロックＡＭＰＢＫと、コイル素子ＬＰ，ＬＭと、３系統の容量バンクＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣと、デコーダ回路ＤＥＣを備えている。ＡＭＰＢＫは、負性抵抗回路として機能し、正極側発振出力ノードＯｓｃＰを入力、負極側発振出力ノードＯｓｃＭを出力として反転動作を行うアンプ回路ＡＭＰＭと、その逆に、ＯｓｃＭを入力、ＯｓｃＰを出力として反転動作を行うアンプ回路ＡＭＰＰを備える。
【００１８】
ＡＭＰＰ，ＡＭＰＭのそれぞれは、特に限定はされないが、代表的にはＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路で構成される。ＡＭＰＰ，ＡＭＰＭは、高電位側の固定電圧（例えば電源電圧ＶＤＤ１）Ｖ１と低電位側の固定電圧（例えば接地電源電圧ＧＮＤ１）Ｖ２によって動作する。なお、ＡＭＰＰ，ＡＭＰＭのそれぞれは、場合によっては１個のＮＭＯＳトランジスタで構成する（すなわちＡＭＰＢＫをクロスカップル接続（一方のゲートが他方のドレインに接続）された２個のＮＭＯＳトランジスタで構成する）ことも可能である。ＬＰは、一端がＯｓｃＰに接続され、ＬＭは、一端がＯｓｃＭに接続され、ＬＰ，ＬＭの他端には固定電圧（例えばＶＤＤ１又はＧＮＤ１）Ｖ３が供給される。
【００１９】
ＣＡＢＳは、一端がＯｓｃＰに接続される容量素子ＣＡｐと、一端がＯｓｃＭに接続される容量素子ＣＡｍと、ＣＡｐの他端とＣＡｍの他端の間に接続されるスイッチＳＷＡを備える。ここでは、ＣＡｐ，ＳＷＡ，ＣＡｐからなる一組の回路が代表的に示されているが、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。同様に、ＣＩＮＴは、一端がＯｓｃＰに接続される容量素子ＣＩｐと、一端がＯｓｃＭに接続される容量素子ＣＩｍと、ＣＩｐの他端とＣＩｍの他端の間に接続されるスイッチＳＷＩを備え、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。ＣＦＲＡＣも、一端がＯｓｃＰに接続される容量素子ＣＦｐと、一端がＯｓｃＭに接続される容量素子ＣＦｍと、ＣＦｐの他端とＣＦｍの他端の間に接続されるスイッチＳＷＦを備え、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。
【００２０】
また、ＳＷＡは、自動バンド制御信号Ｗ＿ＡＢＳによってオン・オフが制御され、ＳＷＩ，ＳＷＦは、デコーダ回路ＤＥＣによってオン・オフが制御される。ＤＥＣは、高電位側の固定電圧（例えば電源電圧ＶＤＤ２）Ｖ４と低電位側の固定電圧（例えば接地電源電圧ＧＮＤ２）Ｖ５によって動作する。ＤＥＣは、整数容量値制御信号Ｗ＿ＩＮＴ、および分数容量値制御信号Ｗ＿ＦＲＡＣを入力とし、Ｗ＿ＩＮＴに応じてオン・オフ制御線（オン・オフ制御信号）ＢＩＴ＿ＣＩを介してＳＷＩのオン・オフを制御し、Ｗ＿ＦＲＡＣに応じてオン・オフ制御線（オン・オフ制御信号）ＢＩＴ＿ＣＦを介してＳＷＦのオン・オフを制御する。ここでは、ＣＩＮＴ内のＣＩｐ，ＳＷＩ，ＣＩｍからなる１組を単位容量ユニットＣＩＵと呼ぶ。ＢＩＴ＿ＣＩは、前述したように、ＣＩＮＴ内に複数組のＣＩＵが設けられるため、これに応じて複数本で構成され、ＢＩＴ＿ＣＦも同様に複数本で構成される。ＤＥＣは、例えば、Ｗ＿ＩＮＴの値が「１」変動する毎に、ＢＩＴ＿ＣＩを介してＳＷＩをオンに制御するＣＩＵの数を「１」ずつ変動させる。
【００２１】
このようなディジタル制御発振回路ＤＣＯは、コイル素子ＬＰ，ＬＭと容量バンクＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各容量素子によるＬＣ共振型の構成となっており、ＯｓｃＰ，ＯｓｃＭに相補の発振出力信号を出力する。この際に、ＡＭＰＢＫは、当該ＬＣ部分の寄生抵抗成分を打ち消す負性抵抗回路として機能する。当該発振回路の発振周波数は、ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各スイッチのオン・オフによって制御され、主として、スイッチがオンに制御された組に含まれる容量素子が発振周波数を定めるパラメータとして寄与する。ここで、ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各容量素子の実効的な容量値の関係は、ＣＡｐ（＝ＣＡｍ）＞ＣＩｐ（＝ＣＩｍ）≧ＣＦｐ（＝ＣＦｍ）となっている。
【００２２】
これにより、例えば、Ｗ＿ＡＢＳ（ＣＡＢＳ）によって２ＭＨｚ単位、Ｗ＿ＩＮＴ（ＣＩＮＴ）によって１０ｋＨｚ単位、Ｗ＿ＦＲＡＣ（ＣＦＲＡＣ）によって１．２５ｋＨｚ単位でそれぞれ発振周波数が調整される。特に限定はされないが、ＣＡＢＳでは、２ＭＨｚ単位で５１２ステップ（約１ＧＨｚレンジ）の調整が行われ、ＣＩＮＴでは、１０ｋＨｚ単位で、２０４８ステップ（約２０ＭＨｚレンジ）の調整が行われる。なお、例えばＣＩｐ（＝ＣＩｍ）とＣＦｐ（＝ＣＦｍ）は、同一の容量値を持つ単位容量素子によって構成されてもよい。この場合、例えば、ＣＦｐ（＝ＣＦｍ）をオンに駆動する時間を、ＣＩｐ（＝ＣＩｍ）をオンに駆動する時間の１／８とすることで、ＣＦｐ（＝ＣＦｍ）の実効的（平均的）な容量値（発振周波数の調整幅）は、ＣＩｐ（＝ＣＩｍ）の１／８となる。
【００２３】
このような構成例において、本実施の形態１のディジタル制御発振装置の主要な特徴の一つは、レイアウト上で、オン・オフ制御線ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦをシールド部ＧＳによって保護した点にある。また、主要な特徴の他の一つは、当該ＧＳに、アンプ回路ＡＭＰＰ，ＡＭＰＭではなく、デコーダ回路ＤＥＣと同一の固定電圧（例えば接地電源電圧ＧＮＤ２）Ｖ５が供給される点にある。本発明者等の検討によって、図１におけるオン・オフ制御線ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦと発振出力ノードＯｓｃＰ，ＯｓｃＭと間の寄生容量のばらつきを主要因として、ＤＣＯ回路におけるＤＮＬ（又はＩＮＬ）の悪化が生じ得ることが明らかとなった。そこで、詳細は後述するが、シールド部ＧＳを設けることによって、ＤＮＬ（又はＩＮＬ）の低減が実現可能となる。
【００２４】
《スイッチの詳細構成》
図２は、図１のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。図２には、図１における容量バンクＣＩＮＴ内の１個の単位容量ユニットＣＩＵを代表として、その構成例が示されている。図２の例では、スイッチＳＷＩが、容量素子ＣＩｐとＣＩｍの間に設けられた３個のスイッチＳＷＩ１〜ＳＷＩ３で構成される。ＳＷＩ１は、ＣＩｐの一端（ノードＳＷＩＤ）とＣＩｍの一端（ノードＳＷＩＳ）との間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成される。ＳＷＩ２は、ＳＷＩＤと接地電源電圧ＧＮＤの間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成され、ＳＷＩ３は、ＳＷＩＳとＧＮＤの間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成される。ＧＮＤは、例えば図１におけるＧＮＤ２が用いられる。ＳＷＩ１〜ＳＷＩ３を構成する各ＮＭＯＳトランジスタのゲートは、ＣＩＵが備えるオン・オフ制御ノードＢＩＴＮＤに接続され、このＢＩＴＮＤが前述したオン・オフ制御線ＢＩＴ（図１ではＢＩＴ＿ＣＩ）で駆動される。
【００２５】
ここで、ＢＩＴが‘Ｈ’レベルに駆動された場合、ＳＷＩＤとＳＷＩＳが電気的に接続されると共にＧＮＤに短絡される。この場合、ＣＩｐ，ＣＩｍは、発振出力ノードＯｓｃＰ，ＯｓｃＭにおいて発振周波数を設定する際のパラメータとして寄与する。一方、ＢＩＴが‘Ｌ’レベルに駆動された場合、ＳＷＩＤとＳＷＩＳは、電気的に分離され、共にハイインピーダンス状態となる。この場合、ＣＩｐ，ＣＩｍは、理想的には、発振周波数を設定する際のパラメータとして寄与しない。すなわち、オン・オフ制御ノードＢＩＴＮＤは、発振周波数を設定する際のパラメータとして容量素子ＣＩｐ，ＣＩｍを寄与させるか否かを選択する機能を持つ。
【００２６】
前述したように、ＢＩＴが‘Ｌ’レベルに駆動された場合、ＣＩｐ，ＣＩｍは、理想的には、発振周波数の設定パラメータとして寄与しないが、厳密には、寄生容量との組合せにより、発振周波数に影響を及ぼす場合がある。図３は、図２の単位容量ユニットにおいて、その寄生容量の一例を示す説明図である。図３に示すように、各単位容量ユニットＣＩＵでは、オン・オフ制御線ＢＩＴ（オン・オフ制御ノードＢＩＴＮＤ）と発振出力ノードＯｓｃＰ，ＯｓｃＭとの間にそれぞれ寄生容量ＣＰｐ１，ＣＰｍ１が存在し、ＢＩＴ（ＢＩＴＮＤ）とノードＳＷＩＤ，ＳＷＩＳとの間にそれぞれ寄生容量ＣＰｐ２，ＣＰｍ２が存在する。このうち、ＣＰｐ２，ＣＰｍ２は、ＢＩＴが‘Ｌ’レベル（すなわちＳＷＩＤ，ＳＷＩＳがハイインピーダンス状態）となった場合に、容量素子ＣＩｐ，ＣＩｍとの組み合わせで発振周波数に影響を及ぼす恐れがある。
【００２７】
ただし、ＣＰｐ２，ＣＰｍ２は、主として単位容量ユニットＣＩＵ内部で生じる寄生容量となる。このため、各ＣＩＵ間でのＣＰｐ２，ＣＰｍ２の容量値ばらつきは、同一のＣＩＵのレイアウト構成を用いることで比較的容易に低減することが可能であり、ＤＮＬの観点ではさほど大きな問題とはならない。一方、ＣＰｐ１，ＣＰｍ１は、主として単位容量ユニットＣＩＵ外部で生じる寄生容量となる。このため、各ＣＩＵ間でのＣＰｐ１，ＣＰｍ１の容量値ばらつきは、各ＣＩＵ毎にオン・オフ制御線ＢＩＴとＯｓｃＰ，ＯｓｃＭとの相対的なレイアウト関係が異なり得るため、低減することが容易でない。そこで、前述したように各ＢＩＴをシールド部ＧＳで保護することで、ＣＰｐ２，ＣＰｍ２のみならず、特に、ＣＰｐ１，ＣＰｍ１の各ＣＩＵ毎の容量値ばらつきを低減することが可能になる。
【００２８】
なお、スイッチＳＷＩの構成は、勿論、図２のような構成に限定されるものではなく、様々に変更することが可能である。例えば、図２において、原理的には、ＳＷＩ１をオンに駆動することでノードＳＷＩＤ，ＳＷＩＳは交流的に仮想接地とみなせるため、ＳＷＩ２，ＳＷＩ３は不要である。ただし、実際には、差動バランスのミスマッチや、ＳＷＩ１の時定数等に応じて仮想接地からの誤差が生じ得るため、ＳＷＩＤ，ＳＷＩＳを交流的に接地するスイッチ（図２の例ではＳＷＩ２，ＳＷＩ３）を設ける方が望ましい。
【００２９】
また、図２では、容量素子ＣＩｐ，ＣＩｍがＭＩＭ（Metal Insulator Metal）容量やＭＯＭ（Metal Oxide Metal）容量等の場合を前提としているが、ＭＯＳ容量等を用いる場合には、スイッチＳＷＩ１を省略することも可能である。すなわち、ＭＯＳのソースとドレインを接続し、この接続ノードとＭＯＳのゲートとの間で容量素子を構成する。この場合、当該容量素子の一端をオン・オフ制御ノードＢＩＴＮＤに直接接続し、ＢＩＴＮＤの電圧レベルをオン・オフ制御線ＢＩＴで制御することで、実質的にスイッチＳＷＩと同様の機能を実現できる。本実施の形態１によるオン・オフ制御線のシールド方式は、このようなＭＯＳ容量等を適用した場合でも同様の効果が得られるが、容量素子自体の特性ばらつきを低減する観点からはＭＩＭ容量やＭＯＭ容量等を用いた方が望ましい。
【００３０】
《容量バンクのレイアウト概要［１］》
図４は、図１のディジタル制御発振回路において、その容量バンクのレイアウト概要の一例を表す模式図である。図４には、図１における容量バンクＣＩＮＴのレイアウト概要が示されており、ここでは、簡略化して、８行×４列のマトリックス状に３２個の単位容量ユニットＣＩＵが配置されている。ただし、ＣＩＮＴは、実際には、例えば、３２行×６４列のマトリックスに伴う２０４８個のＣＩＵを備える。図４において、発振出力ノードＯｓｃＰは、行方向に沿って延伸する発振出力ノード（発振出力配線）ＯｓｃＰｒと、そこから等間隔で分岐し、列方向に沿って並んで延伸する４本の発振出力ノード（発振出力配線）ＯｓｃＰｃ［０］〜ＯｓｃＰｃ［３］を含む。同様に、発振出力ノードＯｓｃＭは、行方向に沿って延伸する発振出力ノード（発振出力配線）ＯｓｃＭｒと、そこから等間隔で分岐し、列方向に沿って並んで延伸する４本の発振出力ノード（発振出力配線）ＯｓｃＭｃ［０］〜ＯｓｃＭｃ［３］を含む。
【００３１】
ＯｓｃＰｃ［０］とＯｓｃＭｃ［０］は互いに近接して配置され、以降同様にして、ＯｓｃＰｃ［３］とＯｓｃＭｃ［３］も互いに近接して配置される。また、ＯｓｃＰｒとＯｓｃＭｒは、３２個のＣＩＵを列方向で挟んで両側に配置される。ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］の配線経路上には、１列目となる８個のＣＩＵが順次配置され、当該各ＣＩＵは、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］に対して接続される。以降同様にして、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］の配線経路上には、４列目となる８個のＣＩＵが順次配置され、当該各ＣＩＵは、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］に対して接続される。
【００３２】
また、１列目となる８個のＣＩＵの近傍には、列方向に沿って並んで延伸する複数本（ここでは４本）のオン・オフ制御線ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］が配置される。２列目、３列目および４列目に対しても同様に、各列を構成する８個のＣＩＵの近傍に、列方向に沿って並んで延伸する複数本（ここでは４本）のオン・オフ制御線が各列毎に配置される。１列目に対応するオン・オフ制御線は、ロジック回路ＬＯＧ［０］によって駆動され、以降同様にして、２列目、３列目、４列目の対応するオン・オフ制御線は、それぞれロジック回路ＬＯＧ［１］，ＬＯＧ［２］，ＬＯＧ［３］によって駆動される。ロジック回路ＬＯＧ［０］〜ＬＯＧ［３］は、ロジック制御回路ＩＯＬと共にデコーダ回路ＤＥＣを構成する。ＤＥＣは、ＣＩＵのマトリックス領域のいずれか一辺（ここではＯｓｃＭｒ側の一辺）に沿って配置される。
【００３３】
ＬＯＧ［０］は、１列目に含まれる８個のＣＩＵを対象に、ＢＩＴ＿ＣＩ［０］を用いて１個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［１］を用いて２個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［２］を用いて４個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［３］を用いて１個のＣＩＵを制御する。具体的には、例えばＢＩＴ＿ＣＩ［１］を用いて２個のＣＩＵ内に含まれる各スイッチ（図２のＳＷＩ１〜ＳＷＩ３）のオン・オフを共通に制御する。したがって、例えば、ＢＩＴ＿ＣＩ［０］のみをオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ１個の容量素子（図２のＣＩｐ，ＣＩｍ）が付加され、ＢＩＴ＿ＣＩ［１］のみをオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ２個の容量素子が付加される。更に、ＢＩＴ＿ＣＩ［０］，ＢＩＴ＿ＣＩ［１］をオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ３個の容量素子が付加される。以降、同様にしてＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルを適宜組み合わせることで、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］に対して４個〜８個の容量素子を付加することが可能になる。
【００３４】
ＬＯＧ［２］〜ＬＯＧ［３］に関しても同様であり、例えば、ＬＯＧ［３］は、ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルを適宜組み合わせることで、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］に対して０個〜８個の容量素子を適宜付加することが可能になる。また、ロジック制御回路ＩＯＬは、ＬＯＧ［０］〜ＬＯＧ［３］のいずれかを選択して、前述したＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルの指示を与えると共に、ＬＯＧ［０］〜ＬＯＧ［３］のそれぞれに対して、ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］全体をオンレベル又はオフレベルに駆動するための命令を与える。これによって、例えば、ＯｓｃＰ，ＯｓｃＭに対してそれぞれ９個の容量素子を付加する場合には、ＬＯＧ［０］においてＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］全体をオンレベルに駆動させた状態で、ＬＯＧ［１］を選択し、ＬＯＧ［１］においてＢＩＴ＿ＣＩ［０］のみを駆動させればよい。
【００３５】
ここで、図４から判るように、オン・オフ制御線ＢＩＴ＿ＣＩと発振出力ノードＯｓｃＰ，ＯｓｃＭの各配線は、複雑に入り組んでいる。このため、ＢＩＴ＿ＣＩとＯｓｃＰ，ＯｓｃＭとの間の直接的な寄生容量（図３のＣＰｐ１，ＣＰｍ１）は、ＢＩＴ＿ＣＩを構成する各制御線毎（各ロジック回路ＬＯＧ毎ならびに各ＬＯＧ内のＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］毎）に変わりえる。そこで、図４に示すように、ＢＩＴ＿ＣＩをシールド部ＧＳによって保護する。具体的には、図４に示すように、各ロジック回路ＬＯＧ［０］〜ＬＯＧ［３］のオン・オフ制御線ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］を各ロジック回路毎に異なるシールド部ＧＳによって保護する。これによって、ＢＩＴ＿ＣＩとＯｓｃＰ，ＯｓｃＭとの間の直接的な寄生容量（すなわち図３の寄生容量ＣＰｐ１，ＣＰｍ１に該当）の大きさ（又は大きさのばらつき）を低減できる。
【００３６】
《本実施の形態１の主要な特徴および効果の詳細》
図５は、本発明の前提として検討したディジタル制御発振回路において、そのＤＮＬが悪化する要因の一例を表す説明図である。例えば、図５において、仮に、各オン・オフ制御線ＢＩＴと発振出力ノードＯｓｃＰ，ＯｓｃＭとのレイアウト関係が、完全に対称となっていれば、ＢＩＴとＯｓｃＰ，ＯｓｃＭとの間の寄生容量ＣＰｐ，ＣＰｍの大きさは等しくなり（ＣＰｐ＝ＣＰｍ＝ＣＰ）、ＤＮＬの悪化を抑制できる可能性がある。より具体的には、ＣＰｐ，ＣＰｍがＯｓｃＰ，ＯｓｃＭに与える影響度合いは、実際にはＢＩＴの電圧レベル（インピーダンスＺＬＯＧ）に応じて変動し得るが、ＣＰｐ，ＣＰｍの大きさが同一であれば、その影響がＯｓｃＰ，ＯｓｃＭに対して均等に加わり、ＤＮＬの悪化を十分に抑制できる可能性がある。
【００３７】
しかしながら、実際には図４に示したように、図５のオン・オフ制御線ＢＩＴは、図４のＢＩＴ＿ＣＩのように複数本存在しており、また、ＢＩＴとＯｓｃＰ，ＯｓｃＭは、容量ブロックＣＩＮＴ（および図１のＣＦＲＡＣ）内で複雑に入り組んだレイアウトとなる。このため、全てのＢＩＴとＯｓｃＰ，ＯｓｃＭとを対称にレイアウトすることは容易でない。その結果、図５における寄生容量ＣＰｐとＣＰｍの大きさは不一致となり、この不一致の程度は、各オン・オフ制御線毎に不規則に異なり得る。更に、ＯｓｃＰとＯｓｃＭに出力される発振出力信号は、例えば、図１のアンプ回路ブロックＡＭＰＢＫの差動ミスマッチ等に応じて完全な相補信号とはならず、振幅や位相に若干のばらつきが生じる場合がある。そうすると、等価的に、ＣＰｐとＣＰｍの大きさに不一致が生じる場合がある。
【００３８】
このように、あるＢＩＴにおけるＣＰｐ，ＣＰｍの大きさと、別のＢＩＴにおけるＣＰｐ，ＣＰｍの大きさとが不規則に異なると、ＢＩＴの駆動状態に応じてＯｓｃＰ，ＯｓｃＭに影響を及ぼす寄生容量の値が不規則に変動し、ＤＮＬの悪化を招く恐れがある。また、各ＢＩＴにおいて、ＣＰｐの大きさとＣＰｍの大きさとが異なると、ＤＮＬの悪化度合いを更に増大させる場合がある。そこで、前述したように、オン・オフ制御線ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦをシールド部ＧＳで保護することが有益となる。言い換えれば、平面上または断面上において、オン・オフ制御線ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦと発振出力ノードＯｓｃＰ，ＯｓｃＭとの間にシールド層を配置することが有益となる。
【００３９】
このようなシールド部ＧＳを設けることで、所謂シールド効果により、オン・オフ制御線ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦと発振出力ノードＯｓｃＰ，ＯｓｃＭとの間の直接的な寄生容量（カップリング結合）の大きさが低減される。具体的には、ＤＮＬの観点で、図３における寄生容量ＣＰｐ１，ＣＰｍ１の影響が大きく低減される。その結果、ＯｓｃＰ，ＯｓｃＭにおいて、ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦの駆動状態に応じた寄生容量の変動量は図３における寄生容量ＣＰｐ２，ＣＰｍ２を主として定められ、これによる変動量は規則的となることから、ＤＮＬ（又はＩＮＬ）の低減が実現可能になる。
【００４０】
具体的に説明すると、図３における寄生容量ＣＰｐ２，ＣＰｍ２は、前述したようにオン・オフ制御線ＢＩＴの駆動状態に応じて、容量素子ＣＩｐ，ＣＩｍを介してＯｓｃＰ，ＯｓｃＭの発振周波数に影響を及ぼし得る。ただし、ＣＰｐ２，ＣＰｍ２の大きさは、各ＣＩＵ間でほぼ均一とすることができる。ここで、例えば、図４で述べたように、ＢＩＴ＿ＣＩの駆動によって単位容量ユニットＣＩＵの選択数を１個ずつ増加させながらＯｓｃＰ，ＯｓｃＭの発振周波数を順次変更する場合を想定する。この場合、ＯｓｃＰ，ＯｓｃＭにおいてＣＰｐ２，ＣＰｍ２の影響が順次現れるが、前述したようにＣＰｐ２，ＣＰｍ２の大きさは各ＣＩＵ間でほぼ均一であるため、その影響度合いは規則的となる。これによりＤＮＬの低減が図れる。
【００４１】
さらに、各ＣＩＵの範囲内では、ＣＰｐ２とＣＰｍ２を対称にレイアウトすることは容易であるため、オン・オフ制御線ＢＩＴの駆動状態に応じてＯｓｃＰ，ＯｓｃＭに対して均等に影響を与えることが可能になる。その結果、ＤＮＬの更なる低減が可能となる場合がある。また、別の観点では、シールド部ＧＳによる保護によって、前述したようなレイアウトの対称性の制約が緩和され、結果的にレイアウトの自由度の増大と共に回路面積の低減等が図れる場合がある。なお、図１において、自動バンド制御信号Ｗ＿ＡＢＳに対しては、発振周波数の調整幅が大きく、ＤＮＬは特に問題とならないため、回路面積の観点等からシールド部による保護は行っていない。
【００４２】
さらに、別の特徴として、図１で述べたように、シールド部ＧＳには、デコーダ回路ＤＥＣと同一の固定電圧（例えば接地電源電圧ＧＮＤ２）Ｖ５が供給されている。これは、仮にＧＳにアンプ回路ＡＭＰＰ，ＡＭＰＭの固定電圧Ｖ２（接地電源電圧ＧＮＤ１）を供給した場合、ＤＥＣからのノイズがＶ２を介して発振出力ノードＯｓｃＰ，ＯｓｃＭに周り込み易くなるためである。ＯｓｃＰ，ＯｓｃＭにノイズが重畳すると、位相雑音等の増大等に加えて、ＤＮＬが悪化する恐れがある。そこで、図１では、実際の発振部分（ＬＣ部分およびアンプ回路ブロックＡＭＰＢＫ）の電源（ここではＶＤＤ１，ＧＮＤ１）とロジック部分（デコーダ回路ＤＥＣ）の電源（ここではＶＤＤ２，ＧＮＤ２）を個々に設け、ＧＳに対してロジック部分の電源（ここではＧＮＤ２）を供給している。なお、ここでは、ＧＳに対してＧＮＤ２の供給を行ったが、交流的な接地電源電圧であればよく、場合によってはＶＤＤ２の供給を行ってもよい。
【００４３】
《単位容量ユニットの周りの詳細構成》
図６は、図４のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。図６において、単位容量ユニットＣＩＵ内の各符号は、前述した図２の各符号に対応している。図２に示されない各符号において、Ｍ１，Ｍ２，Ｍ３，Ｍ４は、それぞれ第１、第２、第３、第４メタル配線層であり、ＣＴは各メタル配線層間を適宜接続するコンタクト層であり、ＩＳＬは各メタル配線層を覆う絶縁膜である。また、図６に示す断面図（Ａ−Ａ’間断面およびＢ−Ｂ’間断面）では、メタル配線層の部分が抽出して示されているが、実際には、その下層（Ｚ軸方向）に半導体基板が存在する。
【００４４】
図６の平面図では、１個の単位容量ユニットＣＩＵをＸ軸方向（行方向）で挟んだ両側に、Ｙ軸方向（列方向）に沿って並んで延伸する複数本（ここでは簡易的に３本表示）のオン・オフ制御線ＢＩＴ＿ＣＩが配置される。ＢＩＴ＿ＣＩは、そのＸ側方向の片側（ここでは右側）に隣接して配置されたＣＩＵを制御する。ＣＩＵは、Ａ−Ａ’間断面図に示されるように、Ｘ軸方向でスイッチＳＷＩ（ここではＳＷＩの詳細構造例は省略）を挟んで一方側に容量素子ＣＩｐが形成され、他方側に容量素子ＣＩｍが形成される。ＣＩｐは、Ｍ３で形成されたノードＳＷＩＤを備え、ＳＷＩＤは、複数のＣＴおよびＭ１，Ｍ２を介してＳＷＩの一端（具体的には図示しない半導体基板内のドレイン拡散層）に接続される。
【００４５】
ＳＷＩＤのＺ軸方向における上層（Ｍ４）と下層（Ｍ２）には、それぞれ絶縁膜ＩＳＬを介して発振出力ノードＯｓｃＰが形成される。当該Ｍ４，Ｍ２のＯｓｃＰは、複数のＣＴおよびＭ３を介して接続される。これによって、図６の平面図に示すように、ＳＷＩＤとＯｓｃＰ（Ｍ４）の重複部分で容量素子ＣＩｐの一部が形成され、ＳＷＩＤとＯｓｃＰ（Ｍ２）の重複部分でＣＩｐの他の一部が形成される。すなわち、ここでは、２個の容量素子の並列接続によってＣＩｐを構成している。ただし、勿論、Ｍ４，Ｍ２のいずれか一方のみでＯｓｃＰを形成することも可能である。このような容量素子ＣＩｐは、ＭＩＭ容量における絶縁膜（Ｉ）の部分を通常のメタル配線層の層間絶縁膜（代表的にはシリコン酸化膜）を利用して形成する意味で、ＭＯＭ容量と呼ばれる場合がある。ＭＯＭ容量は配線プロセスで形成されるため、ＭＩＭ容量やＭＯＳ容量に比べてチップ内ばらつきを抑えられる。そのため素子の相対ばらつきが原因のＤＮＬを低くできる利点がある。
【００４６】
また、図６の平面図およびＡ−Ａ’間断面図おいて、ＣＩＵとＸ軸方向で隣接する箇所に（ここでは左側に）、Ｍ２によって形成された３本のオン・オフ制御線ＢＩＴ＿ＣＩが配置される。ここで、ＢＩＴ＿ＣＩは、Ａ−Ａ’間断面図から判るように、その周辺が前述したシールド部ＧＳによって覆われている。すなわち、ＢＩＴ＿ＣＩを基準に、Ｚ軸方向の下層および上層はＭ１およびＭ４の配線（ＧＳ）で覆われ、Ｘ軸方向の左右は当該Ｍ１とＭ４間を接続する複数のＣＴおよびＭ２，Ｍ３の配線（ＧＳ）で覆われている。当該Ｍ２，Ｍ３の配線は、図６の平面図に示すように、Ｙ軸方向においてある程度の長さを持ち、この長さは、ＯｓｃＰ（Ｍ４），ＯｓｃＰ（Ｍ２）のＹ軸方向の長さと同等となっている。これによって、ＣＩＵ外に配置されたＢＩＴ＿ＣＩとＯｓｃＰとの間がシールドされる。
【００４７】
また、図６の平面図に示すように、この３本のＢＩＴ＿ＣＩの内のいずれか１本（ここでは真ん中）は、ＣＴによってＭ３の配線に接続され、当該Ｍ３の配線がＸ軸方向において隣接するＣＩＵに向けて延伸している。当該Ｍ３の配線は、ＣＩＵ内で複数のＣＴおよびＭ２を介してＭ１の配線に接続され、当該Ｍ１の配線が、Ｘ軸方向に沿って延伸したのちスイッチＳＷＩ（ＮＭＯＳトランジスタ）のゲートに接続される。ここで、当該Ｍ１の配線（すなわちＢＩＴ＿ＣＩ）は、Ｂ−Ｂ’間断面図および平面図から判るように、Ｙ軸方向においてはＭ１からなるシールド部ＧＳ（Ｍ１）で保護され、Ｚ軸方向においてはＭ２からなるシールド部ＧＳ（Ｍ２）で保護されている。これによって、Ｂ−Ｂ’間断面図および平面図から判るように、ＣＩＵ内に配置されたＢＩＴ＿ＣＩとＯｓｃＰ，ＯｓｃＭとの間がシールドされる。
【００４８】
ここで、図６に示した単位容量ユニットＣＩＵの周りの構成は、前述したように、オン・オフ制御線ＢＩＴ＿ＣＩがＣＩＵの内外でシールドされている特徴に加えて、平面図やＡ−Ａ’間断面図から判るように、ＣＩＵ外のＢＩＴ＿ＣＩとＯｓｃＰ（Ｍ２）の下層において広い領域にＭ１の配線を備えた点が特徴となっている。当該Ｍ１の配線は、シールド部ＧＳとなるが、ＢＩＴ＿ＣＩとＯｓｃＰとの間のシールド機能に加えて、図示しない半導体基板からのノイズに対するシールド機能も兼ね備えている。これによって、発振出力信号における信号品質の向上が実現可能となり、結果的に、ＤＮＬの向上にも寄与し得る。
【００４９】
なお、図６のＡ−Ａ’間断面図および平面図に示す容量素子ＣＩｍの構造に関しては、前述した容量素子ＣＩｐの構造をＹ軸対称で折り返したような構造となるため、詳細な説明は省略する。また、図６においては、ＣＩＵ外のＢＩＴ＿ＣＩの上層をＭ４の配線によってシールドする構成としたが、その代わりにＭ３の配線によってシールドする構成とすることも可能である。さらに、ここでは１個のＣＩＵ周りの構成を示したが、実際には、図４に示したように、図６のＣＩＵがＹ軸方向において複数個（図４の例では８個）配置され、各ＣＩＵ内のＯｓｃＰ，ＯｓｃＭ同士が共通の配線（図４の例えばＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］等）で接続されるような構成となる。この場合、当該共通の配線は、図６においてＭ４の上層に位置する例えば第５メタル配線層（図示せず）で形成される。
【００５０】
《ディジタルＰＬＬ回路の概略構成》
図７は、本発明の実施の形態１によるディジタル制御発振装置において、図１のディジタル制御発振回路を適用したディジタルＰＬＬ回路の概略構成例を示すブロック図である。図７に示すディジタルＰＬＬ回路（ディジタル制御発振装置）ＤＰＬＬは、時間差検出回路（ディジタル位相比較部）ＴＤＣ、ディジタルロウパスフィルタ（ディジタルループフィルタ）ＤＬＰＦと、ディジタル制御発振回路ＤＣＯ、マルチモジュラス周波数分周回路（分周部）ＭＭＤ、シグマデルタ変調回路（又はデルタシグマ変調回路）ＳＤＭを備えている。このＤＣＯに図１の構成例が適用される。
【００５１】
時間差検出回路ＴＤＣは、水晶発振回路等によって生成された基準発振周波数（例えば２６ＭＨｚ）を持つ基準発振信号ＲＥＦと、マルチモジュラス周波数分周回路（分周部）ＭＭＤによって生成された分周発振信号ＦＤＩＶとの位相差（時間差）を検出する。ＴＤＣは、例えば、複数段の単位遅延回路（ＣＭＯＳインバータ回路）を含み、ＦＤＩＶを単位遅延回路で順次遅延させ、各単位遅延回路の出力をＲＥＦに同期してラッチし、このラッチ結果によって位相差（時間差）を検出する。ＣＭＯＳ製造プロセスの微細化に伴い当該単位遅延回路の遅延量が小さくなるほど、位相差（時間差）検出結果の高精度化が図れる。
【００５２】
ディジタルロウパスフィルタＤＬＰＦは、ＴＤＣからの位相比較結果となるディジタルコードＣＯＤＥ１を対象として、平均化処理を行う。ＤＬＰＦは、代表的には、ＩＩＲ（Infinite Impulse Response）フィルタや、ＦＩＲ（Finite Impulse Response）フィルタや、これらの組合せ等である。ＤＣＯは、このＤＬＰＦの処理結果となるディジタルコードＣＯＤＥ２を受けて、当該ＣＯＤＥ２の値に応じた発振周波数を持つ発振出力信号ＰＬＬＯＵＴを生成する。当該ＣＯＤＥ２は、図１における整数容量値制御信号Ｗ＿ＩＮＴや分数容量値制御信号Ｗ＿ＦＲＡＣに該当する。なお、図示は省略しているが、実際には、カウンタ回路等を備えた周波数差検出回路等がＴＤＣと共に備わっている。図１の自動バンド制御信号Ｗ＿ＡＢＳは、当該周波数差検出回路等によって生成される。
【００５３】
シグマデルタ変調部ＳＤＭは、分周比設定コードＤＡＴ−ＤＩＶＮに基づいてマルチモジュラス周波数分周回路ＭＭＤに分周比を設定すると共に当該分周比を可変制御する。例えば、ＤＡＴ−ＤＩＶＮは、小数部を含む分周比を表し、ＳＤＭは、ＭＭＤに対して、時系列的に異なる整数分周比を設定することで、平均的に小数点を含んだ分周比を設定する。ＭＭＤは、ＳＤＭによって設定された分周比で発振出力信号ＰＬＬＯＵＴを分周し、その結果を分周発振信号ＦＤＩＶとしてＴＤＣに帰還する。このようなＤＰＬＬに対して本実施の形態１によるディジタル制御発振回路ＤＣＯを適用することで、位相誤差等が小さい高精度なディジタル制御発振装置が実現可能になる。特に、小数点を含む分周比を設定可能なＰＬＬ回路では、より高精度な周波数設定が求められるため、本実施の形態１の方式によってＤＮＬの低減を図ることがより有益となる。
【００５４】
以上、本実施の形態１のディジタル制御発振装置を用いることで、代表的には、ＤＮＬ（又はＩＮＬ）の低減が実現可能となる。また、前述したダイナミック・エレメント・マッチング方式等を用いた場合に必要とされるキャリブレーション動作を行わずにＤＮＬ（又はＩＮＬ）の低減が可能となる。
【００５５】
なお、ここでは、例えば図６において、オン・オフ制御線ＢＩＴ＿ＣＩの周り（上下および左右）を全て覆うようにシールド層（シールド部）を設けたが、原理的には、発振出力ノードとの間にシールド層を設ければよく、必ずしも全てを覆う必要はない。言い換えれば、オン・オフ制御線と発振出力ノードとが実効的にシールドされるように、シールド層が備わればよい。ただし、現実的には、図４に示したように、ＢＩＴ＿ＣＩの左右および上部に発振出力ノードが存在するようにレイアウトされる場合が多いと考えられ、また、下部においても前述したように半導体基板からのノイズを抑制することが望まれる。したがって、実際には、シールド部の少なくとも一部は、断面構造で見た場合に、ＢＩＴ＿ＣＩの周りを全て取り囲むように構成されることが望ましい。
【００５６】
（実施の形態２）
《容量バンクのレイアウト概要［２］》
図８は、本発明の実施の形態２によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。図８に示す容量バンクＣＩＮＴａは、前述した図４の容量バンクＣＩＮＴの変形例となっており、図４のＣＩＮＴと比較すると、オン・オフ制御線ＢＩＴ＿ＣＩに加えてデコーダ回路ＤＥＣ内のロジック回路ＬＯＧ［０］〜ＬＯＧ［３］が、シールド部ＧＳによって保護された点が異なっている。これ以外の構成に関しては、図４の場合と同様であるため、詳細な説明は省略する。
【００５７】
ロジック回路ＬＯＧ［０］〜ＬＯＧ［３］は、発振出力ノードＯｓｃＰ，ＯｓｃＭの近辺に配置される場合がある。このような場合、ＬＯＧ［０］〜ＬＯＧ［３］は、ＢＩＴ＿ＣＩの発生元であるため、ＬＯＧ［０］〜ＬＯＧ［３］とＯｓｃＰ，ＯｓｃＭとの間の直接的な寄生容量（カップリング結合）に伴い、ＢＩＴ＿ＣＩの場合と同様の理由でＤＮＬが悪化する恐れがある。そして、図８のようにＬＯＧ［０］〜ＬＯＧ［３］をシールド部ＧＳによって保護することで、図４の場合と比較してＤＮＬの更なる向上が図れる場合がある。
【００５８】
《ディジタル制御発振回路の概略レイアウト構成》
図９は、本発明の実施の形態２によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。図９に示す各符号は、図１に示した各符号に対応している。図９に示すディジタル制御発振回路ＤＣＯは、略リング状に形成され、Ｙ軸対称に配置されたメタル配線（ＬＰ，ＬＭ）を備えている。当該メタル配線は、その中点（中点タップ）に固定電圧（交流的な接地電源電圧）Ｖ３が印加され、当該中点タップを基準として一方の側でコイル素子ＬＰを実現し、他方の側でコイル素子ＬＭを実現する。当該リングの内側には、Ｙ軸方向に向けて順に第１領域ＡＲ１、第２領域ＡＲ２、第３領域ＡＲ３が設けられる。
【００５９】
ＡＲ２には、容量バンクＣＩＮＴ，ＣＦＡＲＣが配置され、ＡＲ３には、ロジック回路ＬＯＧが配置される。ここでは、ＣＩＮＴ，ＣＦＲＡＣは、同じレイアウトを持つ複数の単位容量ユニットＣＩＵによって構成され、その一部でＣＩＮＴが構成され、他の一部でＣＦＲＡＣが構成されている。Ｙ軸方向において、ＣＩＮＴ，ＣＦＲＡＣの両側の一方にはＬＰから分岐してＸ軸方向に沿って延伸する配線が配置され、他方にはＬＭから分岐してＸ軸方向に沿って延伸する配線が配置される。前者の配線は発振出力ノードＯｓｃＰとなり、後者の配線は発振出力ノードＯｓｃＭとなる。
【００６０】
ここで、前述した図８は、図９におけるＣＩＮＴ，ＣＦＲＡＣ周りの詳細なレイアウト構成例を示している。図９および図８に示すように、ＬＯＧは、当該リング（ＬＰ，ＬＭ）の外側に配置されたロジック制御回路ＩＯＬからの制御を受けてＣＩＮＴ，ＣＦＲＡＣ内の各単位容量ユニットを制御する。また、ＬＯＧは、シールド部ＧＳによって保護されている。詳細は図１０に示すが、図９において、シールド部ＧＳは、例えばＬＯＧの上層（Ｚ軸方向）に配置され、更に、その上層に当該ＧＳを挟んでＬＰ，ＬＭ（ＯｓｃＰ，ＯｓｃＭ）が配置される。
【００６１】
第１領域ＡＲ１には、Ｘ軸方向においてアンプ回路ＡＭＰＰ，ＡＭＰＭを挟んで両側に容量バンクＣＡＢＳが分割して配置される。Ｚ軸方向において、ＡＭＰＰ，ＡＭＰＭおよびＣＡＢＳの上層には、ＬＰから分岐してＸ軸方向に沿って延伸する配線（すなわちＯｓｃＰ）と、ＬＭから分岐してＸ軸方向に沿って延伸する配線（すなわちＯｓｃＭ）が配置され、ＡＭＰＰ，ＡＭＰＭ，ＣＡＢＳは、当該ＯｓｃＰ，ＯｓｃＭに適宜接続される。ここで、ＡＲ１は、Ｙ軸方向において当該リング（ＬＰ，ＬＭ）の略中間部分に配置され、これに伴いＡＭＰＰ，ＡＭＰＭは、当該リングの略中心部分に配置される。このようなＡＭＰＰ，ＡＭＰＭの配置によって、ＬＣ回路における共振周波数を１個に設定することが可能となり、発振周波数の高精度化や発振出力信号の高品質化等が図れる。
【００６２】
すなわち、例えば、ＡＭＰＰ，ＡＭＰＭを当該リング（ＬＰ，ＬＭ）の端部（例えば図９においてＡＲ３を挟んでＡＲ２と対向する領域等）に配置した場合を想定する。この場合、ＡＭＰＰ，ＡＭＰＭからＬＣ回路側を見た場合に、ＣＡＢＳが最も大きな容量であるため、等価的に、ＬＰ，ＬＭの一部（ＡＭＰＰ，ＡＭＰＭからＣＡＢＳまでの配線）を介してＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣとＬＰ，ＬＭの他の部分に伴う第１のＬＣ回路が見える。そのため、上述したＬＰ，ＬＭの一部とＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣに伴う第２の直列ＬＣ回路がＡＭＰＰ，ＡＭＰＭから見え、これが不要な共振周波数を発生させる。この不要な共振周波数が必要な共振周波数よりも十分大きい場合は問題とならないが、不要な共振周波数は、ＡＭＰＰ，ＡＭＰＭからＣＡＢＳまでの距離が長いほど低くなる。したがってＡＭＰＰ，ＡＭＰＭとＣＡＢＳはできるだけ近づける必要がある。図９のようなレイアウト構成例を用いると、ＡＭＰＰ，ＡＭＰＭが当該リング（ＬＰ，ＬＭ）の略中心部分に配置されるため、このような遠近差の影響を緩和できる。
【００６３】
《ロジック回路周りの配線層の関係》
図１０は、図８および図９において、そのロジック回路と発振出力ノードとの配線層の関係例を表す説明図である。例えば図８および図９の例では、ロジック回路ＬＯＧは、特に発振出力ノードＯｓｃＭに近接して配置され、加えてＬＰ，ＬＭ（実質的にＯｓｃＰ，ＯｓｃＭ）にも近接して配置される。したがって、図８で述べたように、ＬＯＧとＯｓｃＰ，ＯｓｃＭとの間の寄生容量が問題となる恐れがある。そこで、図１０に示すようにＬＯＧとＯｓｃＰ，ＯｓｃＭとの間に位置する配線層にシールド部（シールド層）ＧＳを設けることが有益となる。
【００６４】
図１０は、配線層の上下関係を断面で模式的に表したものであり、必ずしもＬＯＧの真上（ＬＯＧをＸ軸ライン又はＹ軸ラインで切断した面）にＯｓｃＰ，ＯｓｃＭが存在することを示すものではなく、当該切断面の近傍にＯｓｃＰ，ＯｓｃＭが存在することを示すものである。図１０において、半導体基板（例えばシリコン基板）ＳＵＢ内にはＭＯＳトランジスタのソース・ドレインとなる拡散層ＤＦｓ，ＤＦｄが形成され、ＤＦｓ，ＤＦｄは、それぞれコンタクト層ＣＴを介して第１メタル配線層Ｍ１の各配線に接続される。また、ＳＵＢ上にはゲート絶縁膜ＣＯＸを介して当該ＭＯＳトランジスタのゲートとなるゲート層（例えばポリシリコン層）ＧＴが配置され、ＧＴもＣＴを介してＭ１の配線に接続される。
【００６５】
ロジック回路ＬＯＧは、このようなＭＯＳトランジスタを複数備え、各ＭＯＳトランジスタがＭ１、またはその上層となる第２メタル配線層Ｍ２以上の配線層を用いて適宜接続される。実際には、ＬＯＧは、さほど複雑な回路ではないため、Ｍ２の上層となる第３メタル配線層Ｍ３以下の配線層で形成される。この場合、例えばＭ３の上層となる第４メタル配線層Ｍ４でシールド部（シールド層）ＧＳが形成される。シールド部ＧＳに関しては、実際に、ＬＯＧの真上に配置されることになる。なお、ＬＯＧの回路構成によっては、勿論、Ｍ４に限らず、例えばＭ２，Ｍ３の配線を用いてＧＳを形成することも可能である。
【００６６】
また、発振出力ノードＯｓｃＰ（又はＯｓｃＭ）は、Ｍ４の上層となる第５メタル配線層Ｍ５又は第６配線層Ｍ６を用いて形成される。通常、半導体チップ上に形成されるコイル素子（図９のＬＰ，ＬＭ）は、最上層のメタル配線層で形成される場合が多く、また、このＬＰ，ＬＭから分岐する形で、それと同一層あるいはそれに隣接する下層を用いてＯｓｃＰ，ＯｓｃＭ用の各配線が形成される場合が多い。一方、ＬＯＧに関しては、半導体基板ＳＵＢから上層に向けて順次形成されるため、通常、ＬＯＧの最上層とＯｓｃＰ，ＯｓｃＭの最下層との間にメタル配線層を確保することができる。そこで、このメタル配線層（この例ではＭ４）を用いてシールド部（シールド層）ＧＳを形成することで、ＬＯＧとＯｓｃＰ，ＯｓｃＭとの間の直接的な寄生容量（カップリング結合）を低減することが可能になる。
【００６７】
以上、本実施の形態２のディジタル制御発振装置を用いることで、代表的には、実施の形態１と比べて更なるＤＮＬ（又はＩＮＬ）の低減が図れる場合がある。
【００６８】
（実施の形態３）
《容量バンクのレイアウト概要［３］》
図１１は、本発明の実施の形態３によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。図１１に示す容量バンクＣＩＮＴｂは、前述した図８の容量バンクＣＩＮＴａの変形例となっており、説明の便宜上、図８のＣＩＮＴａにおける単位容量ユニットＣＩＵの１列部分（ここでは８個のＣＩＵ）を代表的に抽出したものとなっている。ここで、図１１のＣＩＮＴｂは、図８のＣＩＮＴａと比較して、各オン・オフ制御線ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］を駆動するロジック回路ＬＯＧ内のバッファ回路ＢＦ０ｗ１，ＢＦ１ｗ２，ＢＦ２ｗ４，ＢＦ４ｗ１が示された点が異なっている。そして、この各バッファ回路の駆動能力に重み付けを行った点が特徴となっている。これ以外の構成に関しては、図８の場合と同様であるため、詳細な説明は省略する。
【００６９】
ＢＦ０ｗ１は、１個の単位容量ユニットＣＩＵを制御するＢＩＴ＿ＣＩ［０］を駆動する。ＢＦ１ｗ２は、２個の単位容量ユニットＣＩＵを制御するＢＩＴ＿ＣＩ［１］を駆動し、ＢＦ０ｗ１と比較して２倍の駆動能力を備える。ＢＦ２ｗ４は、４個の単位容量ユニットＣＩＵを制御するＢＩＴ＿ＣＩ［２］を駆動し、ＢＦ０ｗ１と比較して４倍の駆動能力を備える。ＢＦ３ｗ１は、１個の単位容量ユニットＣＩＵを制御するＢＩＴ＿ＣＩ［３］を駆動し、ＢＦ０ｗ１と等倍の駆動能力を備える。各バッファ回路は、特に限定はされないが、代表的にはＣＭＯＳインバータ回路で構成され、この場合、前述した重み付けに応じて各ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのサイズ（例えばゲート幅）が異なる。
【００７０】
図１２は、図１１のレイアウト概要を用いた場合の効果の一例を表す原理図であり、図１３は、図１２の比較例を表す図である。図１２には、図１１におけるバッファ回路ＢＦ０ｗ１，ＢＦ１ｗ２およびオン・オフ制御線ＢＩＴ＿ＣＩ［０］，ＢＩＴ＿ＣＩ［１］と、発振出力ノードＯｓｃＰとの関係が等価回路で示されている。ＢＩＴ＿ＣＩ［０］とＯｓｃＰとの間には寄生容量ＣＰが存在し、ＢＩＴ＿ＣＩ［１］とＯｓｃＰとの間には並列接続される２個の寄生容量ＣＰが存在する。ここで、実施の形態１で述べたように、図１２のＣＰは、図３におけるＣＰｐ１がシールドされる結果、実質的に、ＣＰｐ２によるＣＩｐを介した実効成分に該当する。また、このＣＰの大きさは、前述したように各単位容量ユニットＣＩＵ毎にほぼ均一となるため、１個のＣＩＵに接続されるＢＩＴ＿ＣＩ［０］には１個のＣＰが、２個のＣＩＵに接続されるＢＩＴ＿ＣＩ［１］には並列に２個のＣＰが接続されることになる。
【００７１】
ここで、当該ＣＰがＯｓｃＰに与える影響度合いは、より詳細には、図３等で述べたように、ＢＩＴ＿ＣＩ［０］，ＢＩＴ＿ＣＩ［１］のレベル（すなわちバッファ回路ＢＦ０ｗ１，ＢＦ１ｗ２の駆動状態）に依存して異なる。これは、等価的に、各バッファ回路のインピーダンスが駆動状態に応じて切り替わるものとみなすことができる。仮に、ＢＦ０ｗ１のインピーダンスをＺＬＯＧとすると、ＢＦ１ｗ２のインピーダンスは、駆動能力（トランジスタサイズ）がＢＦ０ｗ１の２倍であるため、（ＺＬＯＧ／２）となる。この場合、ＯｓｃＰからＢＦ０ｗ１側を見た場合のインピーダンスＺＲＥＳ０は、ＺＲＥＳ０＝（１／ＣＰ）＋ＺＬＯＧ（ただし周波数依存性は省略）で表され、ＯｓｃＰからＢＦ１ｗ２側を見た場合のインピーダンスＺＲＥＳ１は、ＺＲＥＳ１＝（ＺＲＥＳ０／２）で表される。
【００７２】
ここで、ＢＦ０ｗ１の入力信号をＣＯＮＴ［０］、ＢＦ０ｗ２の入力信号をＣＯＮＴ［１］として、（ＣＯＮＴ［１］，ＣＯＮＴ［０］）の値がシリアルに切り替わった場合のＯｓｃＰにおけるインピーダンスの変動量を考える。まず、（ＣＯＮＴ［１］，ＣＯＮＴ［０］）が（０，０）から（０，１）に切り替わった場合、ＣＯＮＴ［０］に伴うＺＲＥＳ０のインピーダンスの変動が生じる。ここでは、理解を容易にするため、このインピーダンス変動を容量変動に換算してΔＣとする。次いで、（ＣＯＮＴ［１］，ＣＯＮＴ［０］）が（０，１）から（１，０）に切り替わった場合、ＣＯＮＴ［０］に伴う−ＺＲＥＳ０（すなわち−ΔＣ）のインピーダンス変動とＣＯＮＴ［１］に伴うＺＲＥＳ１（＝ＺＲＥＳ０／２）のインピーダンス変動が生じる。（ＺＲＥＳ０／２）のインピーダンス変動は容量換算で２ΔＣである。したがって、この（０，１）から（１，０）への遷移の際には、（−ΔＣ＋２ΔＣ）によりΔＣの容量変動が生じる。最後に、（ＣＯＮＴ［１］，ＣＯＮＴ［０］）が（１，０）から（１，１）に切り替わった場合、ＣＯＮＴ［０］に伴うＺＲＥＳ０（すなわちΔＣ）のインピーダンス変動が生じる。
【００７３】
このように、（ＣＯＮＴ［１］，ＣＯＮＴ［０］）をシリアルに変動させた場合、ＢＦ１ｗ２が２倍の重み付けを持っているため、ＯｓｃＰにおけるインピーダンスの変動量を同じ値（ここでは容量換算でΔＣ）とすることが可能になる。この規則性により、ＤＮＬの低減が図れる。なお、例えば図１１のバッファ回路ＢＦ２ｗ４に関しても、ＢＦ２ｗ４のインピーダンスを（ＺＬＯＧ／４）とし、ＣＰが４個並列に接続されるものとして考えれば、同様の規則性が得られる。また、ここではＯｓｃＰ側を例に説明を行ったが、勿論ＯｓｃＭ側においても同様の規則性が得られる。一方、図１３に示す比較例では、図１２のＢＦ１ｗ２に対応するバッファ回路ＢＦ１ｗ１がＢＦ０ｗ１と同じ重み付けを持っている。この場合、ＯｓｃＰからＢＦ１ｗ１側を見た場合のインピーダンスＺＲＥＳ１は、ＺＲＥＳ１＝（１／（２・ＣＰ））＋ＺＬＯＧ（ただし周波数依存性は省略）で表され、前述したような規則性を実現することは困難となる。
【００７４】
以上のように、実施の形態２で述べたようなシールド方式に、本実施の形態３で述べたようなバッファ回路の重み付け方式を組み合わせることで、ＤＮＬの更なる低減が実現可能になる。すなわち、前述したシールド方式によって、図１２における容量ＣＰの均一化が図れ、この均一化されたＣＰを前提としてバッファ回路の重み付けを行うことで当該効果が得られる。なお、ここでは実施の形態２（図８）に対して重み付け方式を適用したが、勿論、実施の形態１（図４）に対して重み付け方式を適用しても有益な効果が得られる。
【００７５】
《容量バンクのレイアウト概要［３］の検証結果》
図１４は、図１１の構成例を適用した図１のＤＣＯ回路におけるＤＮＬの検証結果を示す図であり、図１５は、図１４の比較例として、本発明の前提として検討したＤＣＯ回路におけるＤＮＬの検証結果を示す図である。図１４および図１５において、横軸は、ディジタルコード（図１のＷ＿ＩＮＴ（ＢＩＴ＿ＣＩ）に該当）であり、縦軸はＤＮＬ［ＬＳＢ］である。まず、図１５に示すように、本発明の前提となるＤＣＯ回路（すなわち前述したシールド方式および重み付け方式を備えないＤＣＯ回路）では、ＤＮＬの値が大きくなっており、一般的に最低限必要とされる｜ＬＳＢ／２｜以内の条件を満たせなくなっている。一方、図１４では、ＤＮＬの値が大きく低減されており、｜ＬＳＢ／２｜に対しても十分にマージンが確保されている。
【００７６】
（実施の形態４）
《高周波信号処理装置の各種概略構成》
本実施の形態４では、実施の形態１〜実施の形態３で説明したようなディジタル制御発振装置を備えた各種無線通信システム（代表的には携帯電話機）用の高周波信号処理装置の各種構成例について説明する。
【００７７】
図１６は、本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示すブロック図である。図１６に示す高周波信号処理装置ＲＦＩＣ１は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ１は、時間差検出回路ＴＤＣ、ディジタルロウパスフィルタＤＬＰＦと、ディジタル制御発振回路ＤＣＯ、マルチモジュラス周波数分周回路ＭＭＤ、シグマデルタ変調回路ＳＤＭ、合成回路ＡＤＤ１，ＡＤＤ２、およびＤＣＯ用シグマデルタ変調回路ＳＤＤＣＯを備える。ここで、当該ＤＣＯに、実施の形態１〜実施の形態３で述べたような構成例が適用される。ＲＦＩＣ１内の各回路は、例えば、無線通信システムにおける送信回路の一部を構成する。
【００７８】
図１６のＲＦＩＣ１は、図７で述べたディジタルＰＬＬ回路ＤＰＬＬに対して、ＡＤＤ１，ＡＤＤ２およびＳＤＤＣＯが加わった構成となっている。以降、図７と重複する部分に関しては、詳細な説明は省略する。ＡＤＤ１は、ＤＬＰＦの出力と位相変調用コードＤＡＴ−ＰＭとを合成し、その合成結果の一部をＤＣＯに出力し、他の一部をＳＤＤＣＯを介してＤＣＯに出力する。ＳＤＤＣＯは、ＡＤＤ１の出力とＭＭＤの出力を受けて、分数容量（図１のＣＦｐ，ＣＦｍ）に伴う高分解能な周波数設定を実現するため、例えばＤＣＯ内の容量素子のオンレベルの時間幅や、オンレベルに制御するタイミング等を定める。すなわち、図１におけるオン・オフ制御信号ＢＩＴ＿ＣＦを生成する。ＡＤＤ２は、ＤＡＴ−ＰＭと分周比設定コードＤＡＴ−ＤＩＶＮとを合成し、ＳＤＭに入力する。その結果、ＤＣＯからは、所定の発振周波数を基準にＤＡＴ−ＰＭに応じた位相変調が加えられた発振出力信号ＰＬＬＯＵＴが生成される。ＰＬＬＯＵＴは、例えば図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。
【００７９】
このように、ＤＣＯに対してＡＤＤ１を介してＤＡＴ−ＰＭに伴う位相変調を直接行うと共に、ＭＭＤ（ＳＤＭ）に対してＡＤＤ２を介してＤＡＴ−ＰＭに伴う位相変調を行う方式は、２ポイント変調方式と呼ばれる。仮に、ＭＭＤ（ＳＤＭ）に対する変調パスのみの場合、当該パスはロウパスフィルタ特性となり、そのループ帯域は帯域外雑音やスプリアスの観点から例えば数百ｋＨｚ程度等に制限されるため、高域の送信データが欠落してしまう（すなわち送信データレートの高速化が困難となる）恐れがある。一方、ＤＣＯに対する変調パスのみの場合、当該パスはハイパスフィルタ特性となるため、低域の周波数成分が十分に得られず、また、ループ帯域外の制御となるためオープンループ制御に近い状態となり、変調精度が低下する恐れがある。そこで、２ポイント変調方式を用いると、このロウパスフィルタ特性とハイパスフィルタ特性が相互に補完され、広帯域での通信が実現可能となる。
【００８０】
図１６のＲＦＩＣ１を用いると、前述した２ポイント変調方式による効果に加えて、ＤＣＯにおけるＤＮＬの低減に伴い位相誤差が小さい高精度な発振出力信号ＰＬＬＯＵＴを生成できる。その結果、図示しないアンテナを介してスペクトラムの劣化が少なく、高精度な変調精度（高いＥＶＭ（Error Vector Magnitude）特性）を持つ高周波信号が送出可能になる。なお、特に限定はされないが、当該ＲＦＩＣ１は、例えばＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調が用いられるＧＳＭ（Global System for Mobile Communications）規格系の携帯電話システムや、ＯＱＰＳＫ（offset quadrature phase shift keying）変調が用いられるＺｉｇＢｅｅ（登録商標）システム等に適用できる。
【００８１】
図１７は、本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す他のブロック図である。図１７に示す高周波信号処理装置ＲＦＩＣ２は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ２は、送信回路として、ロウパスフィルタＬＰＦＴ−Ｉ，ＬＰＦＴ−Ｑ、可変増幅回路ＶＧＡ−Ｉ，ＶＧＡ−Ｑ、送信用ミキサ回路ＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑ、合成回路ＡＤＤ３、可変ドライバ回路ＶＤＲＶ、送信用ディジタルＰＬＬ回路ＤＰＬＬ＿ＴＸ、および分周回路ＤＩＶＮ−Ｔを備える。また、受信回路として、ロウノイズアンプ回路ＬＮＡ、受信用ミキサ回路ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑ、プログラマブルゲイン回路ＰＧＡ−Ｉ，ＰＧＡ−Ｑ、ロウパスフィルタＬＰＦＲ−Ｉ，ＬＰＦＲ−Ｑ、受信用ディジタルＰＬＬ回路ＤＰＬＬ＿ＲＸ、および分周回路ＤＩＶＮ−Ｒを備える。ここで、当該ＤＰＬＬ＿ＴＸ，ＤＰＬＬ＿ＲＸに、実施の形態１の図７で述べたような構成例が適用され、図７内のＤＣＯに、実施の形態１〜実施の形態３で述べたような構成例が適用される。
【００８２】
図１７において、送信動作時には、直交信号となる送信ベースバンド信号ＴＸＩＮ−Ｉ，ＴＸＩＮ−ＱがＬＰＦＴ−Ｉ，ＬＰＦＴ−Ｑを介して伝送され、ＶＧＡ−Ｉ，ＶＧＡ−Ｑで適宜増幅が行われたのちＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑに入力される。ＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑは、ＤＩＶＮ−Ｔから出力されるローカル信号（キャリア信号、局部発振信号）を用いて、ＶＧＡ−Ｉ，ＶＧＡ−Ｑを介して出力される送信ベースバンド信号を所定の高周波信号にアップコンバート（周波数変換）する。この際に、ＤＩＶＮ−Ｔは、ＤＰＬＬ＿ＴＸから出力される発振出力信号を適宜分周し、加えて、９０°位相が異なる２個のローカル信号を生成し、その一方をＭＩＸＴ−Ｉに、他方をＭＩＸＴ−Ｑに出力する。ＡＤＤ３は、ＭＩＸＴ−Ｉの出力とＭＩＸＴ−Ｑの出力をベクトル合成し、ＶＤＲＶは、このベクトル合成された高周波信号を所定のゲインで増幅して、送信高周波信号ＴＸＯＵＴを生成する。ＴＸＯＵＴは、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。
【００８３】
図１７において、受信動作時には、図示しないアンテナによって受信された受信高周波信号ＲＸＩＮがＬＮＡに入力され、ＬＮＡによって増幅された高周波信号がＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑに入力される。ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑは、ＤＩＶＮ−Ｒから出力されるローカル信号（キャリア信号、局部発振信号）を用いて、ＬＮＡから出力される高周波信号を所定のベースバンド信号にダウンコンバート（周波数変換）する。この際に、ＤＩＶＮ−Ｒは、ＤＰＬＬ＿ＲＸから出力される発振出力信号を適宜分周し、加えて、９０°位相が異なる２個のローカル信号を生成し、その一方をＭＩＸＲ−Ｉに、他方をＭＩＸＲ−Ｑに出力する。ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑの出力信号は、ＰＧＡ−Ｉ，ＰＧＡ−Ｑで適宜増幅が行われたのち、ＬＰＦＲ−Ｉ，ＬＰＦＲ−Ｑを介して出力される。当該出力信号は直交信号である受信ベースバンド信号ＲＸＯＵＴ−Ｉ，ＲＸＯＵＴ−Ｑとなる。
【００８４】
図１７のＲＦＩＣ２を用いると、例えば、送信動作時には、ＤＰＬＬ−ＴＸに伴い位相誤差が小さい高精度なローカル信号を生成できるため、送信高周波信号における位相誤差の低減やスペクトラムの改善等が図れる。また、受信動作時には、ＤＰＬＬ−ＲＸに伴い位相雑音が小さいローカル信号を生成できるため、ＢＥＲ（Bit Error Rate）の低減等が図れる。なお、当該ＲＦＩＣ２は、様々な位相変調または加えて振幅変調を実現できるため、所謂２Ｇ（例えばＧＳＭ規格）、３Ｇ（例えばＷ−ＣＤＭＡ（Wideband Code Division Multiple Access）規格）、３．９Ｇ（例えばＬＴＥ（Long Term Evolution）規格）といった様々な携帯電話システムに適用できる。また、勿論、携帯電話システムに限らず、無線ＬＡＮ（Local Area Network）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）システム等といった様々な無線通信システムに適用可能である。
【００８５】
図１８は、本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。図１８に示す高周波信号処理装置ＲＦＩＣ３は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ３は、ＰＬＬ制御回路ＰＬＬＣＴＬ、ディジタル制御発振回路ＤＣＯ、分周回路ＤＩＶ１，ＤＩＶ２、およびドライバ回路ＤＲＶ１，ＤＲＶ２を備える。ここで、当該ＤＣＯに、実施の形態１〜実施の形態３で述べたような構成例が適用される。ＲＦＩＣ３内の各回路は、例えば、無線通信システムにおける送信回路の一部を構成する。
【００８６】
ＰＬＬＣＴＬは、例えば、位相比較回路、ループフィルタ回路、分周回路等を含み、ＤＣＯからの発振出力信号に対して所定の分周比の分周信号を生成し、その分周信号の位相と基準発振信号ＲＥＦとの位相とが一致するようにＤＣＯの発振周波数を制御する。また、ＰＬＬＣＴＬは、位相変調用コードＤＡＴ−ＰＭが入力され、当該コードに基づいて変調を行う。具体的には、ＤＣＯに対して直接変調を行ったり、または図１６で述べたような２ポイント変調を行う。例えば、変調指数が０．５のＦＳＫ（frequency shift keying）を行うことで、ＭＳＫ（Minimum Shift Keying）変調が可能になることが知られており、これにガウスフィルタを組み合わせることで、ＧＳＭ規格等で用いられるＧＭＳＫ変調が可能となる。
【００８７】
ＤＩＶ１は、このようなＤＣＯの発振出力信号を例えば１／２分周し、ＤＲＶ１は、ＤＩＶ１の出力を受けて送信高周波信号ＴＸＯＵＴ１を出力する。ＴＸＯＵＴ１は、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。ＴＸＯＵＴ１は、例えば、１８５０ＭＨｚ〜１９１０ＭＨｚの送信周波数帯と１９３０ＭＨｚ〜１９９０ＭＨｚの受信周波数帯を持つＰＣＳ（Personal Communications Service）規格や、１７１０ＭＨｚ〜１７８５ＭＨｚの送信周波数帯と１８０５ＭＨｚ〜１８８０ＭＨｚの受信周波数帯を持つＤＣＳ（Digital Cellular System）規格の信号である。なお、ＰＣＳ規格やＤＣＳ規格は、ＧＳＭ規格のハイバンド等とも呼ばれる。
【００８８】
ＤＩＶ２は、ＤＩＶ１の出力信号を更に例えば１／２分周し、ＤＲＶ２は、ＤＩＶ２の出力を受けて送信高周波信号ＴＸＯＵＴ２を出力する。ＴＸＯＵＴ２は、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。ＴＸＯＵＴ２は、例えば、８２４ＭＨｚ〜８４９ＭＨｚの送信周波数帯と８６９ＭＨｚ〜８９４ＭＨｚの受信周波数帯を持つＧＳＭ８５０規格や、８８０ＭＨｚ〜９１５ＭＨｚの送信周波数帯と９２５ＭＨｚ〜９６０ＭＨｚの受信周波数帯を持つＧＳＭ９００規格の信号である。なお、ＤＲＶ１とＤＲＶ２は、通信モードの設定に応じていずれか一方が活性化される。図１８のＲＦＩＣ３を用いると、ＤＣＯにおけるＤＮＬの低減に伴い位相誤差が小さい高精度な発振出力信号を生成できる。その結果、図示しないアンテナを介してスペクトラムの劣化が少なく、高精度な変調精度（高いＥＶＭ特性）を持つ高周波信号が送出可能になる。
【００８９】
図１９は、本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。図１９に示す高周波信号処理装置ＲＦＩＣ４は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ４は、図１８のＲＦＩＣ３に対して２個の振幅変調用ミキサ回路ＭＩＸ−ＨＡ，ＭＩＸ−ＬＡが加わった構成となっている。これ以外の構成に関しては、図１８と同様であるため詳細な説明は省略する。ＭＩＸ−ＨＡは、ＤＲＶ１の入出力と並列に設けられ、ＤＩＶ１の出力を振幅変調用コードＤＡＴ−ＡＭで振幅変調し、ＴＸＯＵＴ１として出力する。同様に、ＭＩＸ−ＬＡは、ＤＲＶ２の入出力と並列に設けられ、ＤＩＶ２の出力をＤＡＴ−ＡＭで振幅変調し、ＴＸＯＵＴ２として出力する。
【００９０】
ＤＲＶ１，ＭＩＸ−ＨＡ，ＤＲＶ２，ＭＩＸ−ＬＡは、いずれか１個が活性化される。ＤＲＶ１が活性化された場合には、ＴＸＯＵＴ１として前述したようなＰＣＳ規格やＤＣＳ規格の信号が出力され、ＤＲＶ２が活性化された場合には、ＴＸＯＵＴ２として前述したようなＧＳＭ８５０規格やＧＳＭ９００規格の信号が出力される。一方、ＭＩＸ−ＨＡが活性化された場合には、ＴＸＯＵＴ１としてＰＣＳ規格やＤＣＳ規格のＥＤＧＥ（Enhanced Data rates for GSM Evolutions）モードの信号が出力され、ＭＩＸ−ＬＡが活性化された場合には、ＴＸＯＵＴ２としてＧＳＭ８５０規格やＧＳＭ９００規格のＥＤＧＥモードの信号が出力される。ＥＤＧＥモードでは、包括線変動が生じないＧＭＳＫ変調とは異なり包括線変動が生じる８ＰＳＫ（Phase Shift Keying）変調等が用いられるため、ＭＩＸ−ＨＡ，ＭＩＸ−ＬＡによる振幅制御が必要となる。
【００９１】
以上のように、本実施の形態４による高周波信号処理装置を用いることで、発振周波数の設定精度に加えて、変調精度や復調精度の向上が図れるため、代表的には、送信信号・受信信号の信号品質を向上させることが可能になる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、本実施の形態によるディジタル制御発振回路を無線通信システムに適用したが、場合によっては有線の通信システムに適用することも可能である。
【符号の説明】
【００９３】
ＡＤＤ 合成回路
ＡＭＰＢＫ アンプ回路ブロック
ＡＭＰＭ，ＡＭＰＰ アンプ回路
ＡＲ 領域
ＢＦ バッファ回路
ＢＩＴ オン・オフ制御線（オン・オフ制御信号）
ＢＩＴＮＤ オン・オフ制御ノード
ＣＡ，ＣＩ，ＣＦ 容量素子
ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ 容量バンク
ＣＩＵ 単位容量ユニット
ＣＯＤＥ ディジタルコード
ＣＯＸ ゲート絶縁膜
ＣＰ 寄生容量
ＣＴ コンタクト層
ＤＡＴ−ＡＭ 振幅変調用コード
ＤＡＴ−ＤＩＶＮ 分周比設定コード
ＤＡＴ−ＰＭ 位相変調用コード
ＤＣＯ ディジタル制御発振回路
ＤＥＣ デコーダ回路
ＤＦ 拡散層
ＤＩＶ，ＤＩＶＮ 分周回路
ＤＬＰＦ ディジタルロウパスフィルタ
ＤＰＬＬ ディジタルＰＬＬ回路
ＤＲＶ ドライバ回路
ＦＤＩＶ 分周発振信号
ＧＮＤ 接地電源電圧
ＧＳ シールド部
ＧＴ ゲート層
ＩＯＬ ロジック制御回路
ＩＳＬ 絶縁膜
ＬＮＡ ロウノイズアンプ回路
ＬＰ，ＬＭ コイル素子
ＬＰＦＴ，ＬＰＦＲ ロウパスフィルタ
Ｍ メタル配線層
ＭＩＸ 振幅変調用ミキサ回路
ＭＩＸＲ 受信用ミキサ回路
ＭＩＸＴ 送信用ミキサ回路
ＭＭＤ マルチモジュラス周波数分周回路
ＯｓｃＰ，ＯｓｃＭ 発振出力ノード
ＰＧＡ プログラマブルゲイン回路
ＰＬＬＣＴＬ ＰＬＬ制御回路
ＰＬＬＯＵＴ 発振出力信号
ＲＥＦ 基準発振信号
ＲＦＩＣ 高周波信号処理装置
ＲＸＩＮ 受信高周波信号
ＳＤＤＣＯ ＤＣＯ用シグマデルタ変調回路
ＳＤＭ シグマデルタ変調回路
ＳＵＢ 半導体基板
ＳＷＡ，ＳＷＩ，ＳＷＦ スイッチ
ＴＤＣ 時間差検出回路
ＴＸＩＮ 送信ベースバンド信号
ＴＸＯＵＴ 送信高周波信号
Ｖ 固定電圧
ＶＤＤ 電源電圧
ＶＤＲＶ 可変ドライバ回路
ＶＧＡ 可変増幅回路
Ｗ＿ＡＢＳ 自動バンド制御信号
Ｗ＿ＦＲＡＣ 分数容量値制御信号
Ｗ＿ＩＮＴ 整数容量値制御信号
【技術分野】
【０００１】
本発明は、ディジタル制御発振装置および高周波信号処理装置に関し、特に、無線通信システム用のＤＣＯ（Digitally controlled oscillator）回路、ＤＣＯ回路を含むＰＬＬ（Phase Locked Loop）回路、ならびにＰＬＬ回路を含む無線通信用高周波信号処理装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、非特許文献１には、ダイナミック・エレメント・マッチングと呼ばれる方式を適用したＤＣＯシステムが示されている。ダイナミック・エレメント・マッチングとは、発振ノードに接続する容量の選択方法を工夫することで、各容量間の容量値のばらつきを平均的に抑制するような技術である。これによって、ＤＮＬ（Differential Non Linearity）の向上が図れる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Chih-Ming Hung、他４名、“A Digtally Controlled Oscillator System for SAW-Less Transmitters in Cellular Handsets”、IEEE JOURNAL OF SOLID-STATE CIRCUITS、VOL.41、NO.5、p.1160-1170、２００６年５月
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、携帯電話機を代表とする無線通信システムには、主にベースバンド信号と高周波信号との間の周波数変換を担う高周波信号処理装置が備わっている。このような高周波信号処理装置は、例えば、ＰＬＬ回路やミキサ回路等を備え、ＰＬＬ回路によって生成した送信用／受信用のキャリア信号（ローカル信号、局部発振信号）をミキサ回路に入力することで周波数変換を行う。こうした中、従来において広く用いられていたアナログＰＬＬ回路を、ディジタル回路で構成されるディジタルＰＬＬ回路に置き換える技術が注目されている。ディジタルＰＬＬ回路は、ＡＤＰＬＬ（All Digital Phase Locked Loop）等とも呼ばれる。ディジタルＰＬＬ回路を用いると、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスによる微細化技術を享受できるため、その進歩に伴い小面積化、低電源電圧化、高性能化（高速化）等が図れる。
【０００５】
ディジタルＰＬＬ回路では、その発振回路部分にＤＣＯ回路が用いられる。例えば、無線通信システム用のＤＣＯ回路は、通常、ＬＣ共振型で構成され、このＣ（容量）の値（具体的には発振ノードに接続する容量の個数）をディジタルコードに応じて順次制御することで発振周波数の制御を行う。したがって、ＤＣＯ回路では、このディジタルコードとＣ（容量）の値との関係が線形であることが望まれる。この線形性が低下すると（すなわちＤＮＬ（又はＩＮＬ（Integral Non Linearity））が大きくなると）、例えば、送信回路では、送信信号における位相誤差の増大やスペクトラムの劣化といった問題が生じる恐れがある。また、受信回路では、例えば、ＤＣＯ回路における３ＭＨｚ離調の位相雑音特性が通信規格上の仕様を達成できず、周波数変換（ダウンコンバート）後の受信信号の品質が低下する等の問題が生じる恐れがある。
【０００６】
ＤＮＬを低減するためには、例えば、非特許文献１に記載されているようなダイナミック・エレメント・マッチング方式を用いることが考えられる。しかしながら、当該方式を用いた場合、例えば容量の選択方法を最適化するため、ＤＣＯ回路の起動時等にキャリブレーションが必要となる場合がある。また、当該方式によってある程度のＤＮＬの改善は図れるが、望ましくは、根本的に、発振ノードに接続される各容量間の容量値ばらつき自体を低減することがＤＮＬの低減の観点でより有益となる。
【０００７】
こうした中、本発明者等の検討によって、ＤＮＬの悪化は、発振ノードに付加される寄生容量が主要因となっていることが明らかとなった。そこで、本発明の目的の一つは、ＤＮＬの低減を実現可能なディジタル制御発振装置、ならびに、送信信号・受信信号の信号品質を向上可能な高周波信号処理装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【０００９】
本実施の形態によるディジタル制御発振装置は、相補の発振出力信号が出力される第１及び第２発振出力ノードと、コイル素子と、複数の容量ユニットと、負性抵抗生成回路と、制御回路とを備える。コイル素子（ＬＰ，ＬＭ）は、第１発振出力ノード（ＯｓｃＰ）と第２発振出力ノード（ＯｓｃＭ）との間に結合される。複数の容量ユニット（ＣＩＵ）は、第１発振出力ノードと第２発振出力ノードとの間に並列に結合される。負性抵抗生成回路（ＡＭＰＢＫ）は、第１発振出力ノードと第２発振出力ノードとの間に負性抵抗を生成する。また、複数の容量ユニットのそれぞれは、容量素子（ＣＩｐ，ＣＩｍ）と、容量素子を、発振周波数の設定パラメータとして第１及び第２発振ノードに結合するか否かを選択する制御ノード（ＢＩＴＮＤ）とを備え、制御回路（ＬＯＧ）は、複数の制御線（ＢＩＴ＿ＣＩ）を介して複数の容量ユニット内の各制御ノードを駆動する。ここで、複数の制御線と第１及び第２発振出力ノードとの間には、これらの間が実効的にシールドされるように第１シールド層（ＧＳ）が配置される。
【００１０】
これによって、制御回路による複数の制御線の駆動状態に応じて第１及び第２発振出力ノードのインピーダンスが不規則に変動する事態を抑制でき、ＤＮＬの低減が実現可能となる。また、本実施の形態による高周波信号処理は、前述したようなディジタル制御発振装置を用いてベースバンド信号のアップコンバート等を行う構成となっている。これによって、送信信号の信号品質の向上が実現可能となる。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、ディジタル制御発振装置においてＤＮＬの低減が実現可能となる。また、高周波信号処理装置において送信信号・受信信号の信号品質の向上が実現可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。
【図２】図１のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。
【図３】図２の単位容量ユニットにおいて、その寄生容量の一例を示す説明図である。
【図４】図１のディジタル制御発振回路において、その容量バンクのレイアウト概要の一例を表す模式図である。
【図５】本発明の前提として検討したディジタル制御発振回路において、そのＤＮＬが悪化する要因の一例を表す説明図である。
【図６】図４のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。
【図７】本発明の実施の形態１によるディジタル制御発振装置において、図１のディジタル制御発振回路を適用したディジタルＰＬＬ回路の概略構成例を示すブロック図である。
【図８】本発明の実施の形態２によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。
【図９】本発明の実施の形態２によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。
【図１０】図８および図９において、そのロジック回路と発振出力ノードとの配線層の関係例を表す説明図である。
【図１１】本発明の実施の形態３によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。
【図１２】図１１のレイアウト概要を用いた場合の効果の一例を表す原理図である。
【図１３】図１２の比較例を表す図である。
【図１４】図１１の構成例を適用した図１のＤＣＯ回路におけるＤＮＬの検証結果を示す図である。
【図１５】図１４の比較例として、本発明の前提として検討したＤＣＯ回路におけるＤＮＬの検証結果を示す図である。
【図１６】本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示すブロック図である。
【図１７】本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す他のブロック図である。
【図１８】本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。
【図１９】本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
《ディジタル制御発振回路の概略回路構成》
図１は、本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。図１に示すディジタル制御発振回路ＤＣＯは、アンプ回路ブロックＡＭＰＢＫと、コイル素子ＬＰ，ＬＭと、３系統の容量バンクＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣと、デコーダ回路ＤＥＣを備えている。ＡＭＰＢＫは、負性抵抗回路として機能し、正極側発振出力ノードＯｓｃＰを入力、負極側発振出力ノードＯｓｃＭを出力として反転動作を行うアンプ回路ＡＭＰＭと、その逆に、ＯｓｃＭを入力、ＯｓｃＰを出力として反転動作を行うアンプ回路ＡＭＰＰを備える。
【００１８】
ＡＭＰＰ，ＡＭＰＭのそれぞれは、特に限定はされないが、代表的にはＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路で構成される。ＡＭＰＰ，ＡＭＰＭは、高電位側の固定電圧（例えば電源電圧ＶＤＤ１）Ｖ１と低電位側の固定電圧（例えば接地電源電圧ＧＮＤ１）Ｖ２によって動作する。なお、ＡＭＰＰ，ＡＭＰＭのそれぞれは、場合によっては１個のＮＭＯＳトランジスタで構成する（すなわちＡＭＰＢＫをクロスカップル接続（一方のゲートが他方のドレインに接続）された２個のＮＭＯＳトランジスタで構成する）ことも可能である。ＬＰは、一端がＯｓｃＰに接続され、ＬＭは、一端がＯｓｃＭに接続され、ＬＰ，ＬＭの他端には固定電圧（例えばＶＤＤ１又はＧＮＤ１）Ｖ３が供給される。
【００１９】
ＣＡＢＳは、一端がＯｓｃＰに接続される容量素子ＣＡｐと、一端がＯｓｃＭに接続される容量素子ＣＡｍと、ＣＡｐの他端とＣＡｍの他端の間に接続されるスイッチＳＷＡを備える。ここでは、ＣＡｐ，ＳＷＡ，ＣＡｐからなる一組の回路が代表的に示されているが、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。同様に、ＣＩＮＴは、一端がＯｓｃＰに接続される容量素子ＣＩｐと、一端がＯｓｃＭに接続される容量素子ＣＩｍと、ＣＩｐの他端とＣＩｍの他端の間に接続されるスイッチＳＷＩを備え、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。ＣＦＲＡＣも、一端がＯｓｃＰに接続される容量素子ＣＦｐと、一端がＯｓｃＭに接続される容量素子ＣＦｍと、ＣＦｐの他端とＣＦｍの他端の間に接続されるスイッチＳＷＦを備え、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。
【００２０】
また、ＳＷＡは、自動バンド制御信号Ｗ＿ＡＢＳによってオン・オフが制御され、ＳＷＩ，ＳＷＦは、デコーダ回路ＤＥＣによってオン・オフが制御される。ＤＥＣは、高電位側の固定電圧（例えば電源電圧ＶＤＤ２）Ｖ４と低電位側の固定電圧（例えば接地電源電圧ＧＮＤ２）Ｖ５によって動作する。ＤＥＣは、整数容量値制御信号Ｗ＿ＩＮＴ、および分数容量値制御信号Ｗ＿ＦＲＡＣを入力とし、Ｗ＿ＩＮＴに応じてオン・オフ制御線（オン・オフ制御信号）ＢＩＴ＿ＣＩを介してＳＷＩのオン・オフを制御し、Ｗ＿ＦＲＡＣに応じてオン・オフ制御線（オン・オフ制御信号）ＢＩＴ＿ＣＦを介してＳＷＦのオン・オフを制御する。ここでは、ＣＩＮＴ内のＣＩｐ，ＳＷＩ，ＣＩｍからなる１組を単位容量ユニットＣＩＵと呼ぶ。ＢＩＴ＿ＣＩは、前述したように、ＣＩＮＴ内に複数組のＣＩＵが設けられるため、これに応じて複数本で構成され、ＢＩＴ＿ＣＦも同様に複数本で構成される。ＤＥＣは、例えば、Ｗ＿ＩＮＴの値が「１」変動する毎に、ＢＩＴ＿ＣＩを介してＳＷＩをオンに制御するＣＩＵの数を「１」ずつ変動させる。
【００２１】
このようなディジタル制御発振回路ＤＣＯは、コイル素子ＬＰ，ＬＭと容量バンクＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各容量素子によるＬＣ共振型の構成となっており、ＯｓｃＰ，ＯｓｃＭに相補の発振出力信号を出力する。この際に、ＡＭＰＢＫは、当該ＬＣ部分の寄生抵抗成分を打ち消す負性抵抗回路として機能する。当該発振回路の発振周波数は、ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各スイッチのオン・オフによって制御され、主として、スイッチがオンに制御された組に含まれる容量素子が発振周波数を定めるパラメータとして寄与する。ここで、ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各容量素子の実効的な容量値の関係は、ＣＡｐ（＝ＣＡｍ）＞ＣＩｐ（＝ＣＩｍ）≧ＣＦｐ（＝ＣＦｍ）となっている。
【００２２】
これにより、例えば、Ｗ＿ＡＢＳ（ＣＡＢＳ）によって２ＭＨｚ単位、Ｗ＿ＩＮＴ（ＣＩＮＴ）によって１０ｋＨｚ単位、Ｗ＿ＦＲＡＣ（ＣＦＲＡＣ）によって１．２５ｋＨｚ単位でそれぞれ発振周波数が調整される。特に限定はされないが、ＣＡＢＳでは、２ＭＨｚ単位で５１２ステップ（約１ＧＨｚレンジ）の調整が行われ、ＣＩＮＴでは、１０ｋＨｚ単位で、２０４８ステップ（約２０ＭＨｚレンジ）の調整が行われる。なお、例えばＣＩｐ（＝ＣＩｍ）とＣＦｐ（＝ＣＦｍ）は、同一の容量値を持つ単位容量素子によって構成されてもよい。この場合、例えば、ＣＦｐ（＝ＣＦｍ）をオンに駆動する時間を、ＣＩｐ（＝ＣＩｍ）をオンに駆動する時間の１／８とすることで、ＣＦｐ（＝ＣＦｍ）の実効的（平均的）な容量値（発振周波数の調整幅）は、ＣＩｐ（＝ＣＩｍ）の１／８となる。
【００２３】
このような構成例において、本実施の形態１のディジタル制御発振装置の主要な特徴の一つは、レイアウト上で、オン・オフ制御線ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦをシールド部ＧＳによって保護した点にある。また、主要な特徴の他の一つは、当該ＧＳに、アンプ回路ＡＭＰＰ，ＡＭＰＭではなく、デコーダ回路ＤＥＣと同一の固定電圧（例えば接地電源電圧ＧＮＤ２）Ｖ５が供給される点にある。本発明者等の検討によって、図１におけるオン・オフ制御線ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦと発振出力ノードＯｓｃＰ，ＯｓｃＭと間の寄生容量のばらつきを主要因として、ＤＣＯ回路におけるＤＮＬ（又はＩＮＬ）の悪化が生じ得ることが明らかとなった。そこで、詳細は後述するが、シールド部ＧＳを設けることによって、ＤＮＬ（又はＩＮＬ）の低減が実現可能となる。
【００２４】
《スイッチの詳細構成》
図２は、図１のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。図２には、図１における容量バンクＣＩＮＴ内の１個の単位容量ユニットＣＩＵを代表として、その構成例が示されている。図２の例では、スイッチＳＷＩが、容量素子ＣＩｐとＣＩｍの間に設けられた３個のスイッチＳＷＩ１〜ＳＷＩ３で構成される。ＳＷＩ１は、ＣＩｐの一端（ノードＳＷＩＤ）とＣＩｍの一端（ノードＳＷＩＳ）との間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成される。ＳＷＩ２は、ＳＷＩＤと接地電源電圧ＧＮＤの間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成され、ＳＷＩ３は、ＳＷＩＳとＧＮＤの間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成される。ＧＮＤは、例えば図１におけるＧＮＤ２が用いられる。ＳＷＩ１〜ＳＷＩ３を構成する各ＮＭＯＳトランジスタのゲートは、ＣＩＵが備えるオン・オフ制御ノードＢＩＴＮＤに接続され、このＢＩＴＮＤが前述したオン・オフ制御線ＢＩＴ（図１ではＢＩＴ＿ＣＩ）で駆動される。
【００２５】
ここで、ＢＩＴが‘Ｈ’レベルに駆動された場合、ＳＷＩＤとＳＷＩＳが電気的に接続されると共にＧＮＤに短絡される。この場合、ＣＩｐ，ＣＩｍは、発振出力ノードＯｓｃＰ，ＯｓｃＭにおいて発振周波数を設定する際のパラメータとして寄与する。一方、ＢＩＴが‘Ｌ’レベルに駆動された場合、ＳＷＩＤとＳＷＩＳは、電気的に分離され、共にハイインピーダンス状態となる。この場合、ＣＩｐ，ＣＩｍは、理想的には、発振周波数を設定する際のパラメータとして寄与しない。すなわち、オン・オフ制御ノードＢＩＴＮＤは、発振周波数を設定する際のパラメータとして容量素子ＣＩｐ，ＣＩｍを寄与させるか否かを選択する機能を持つ。
【００２６】
前述したように、ＢＩＴが‘Ｌ’レベルに駆動された場合、ＣＩｐ，ＣＩｍは、理想的には、発振周波数の設定パラメータとして寄与しないが、厳密には、寄生容量との組合せにより、発振周波数に影響を及ぼす場合がある。図３は、図２の単位容量ユニットにおいて、その寄生容量の一例を示す説明図である。図３に示すように、各単位容量ユニットＣＩＵでは、オン・オフ制御線ＢＩＴ（オン・オフ制御ノードＢＩＴＮＤ）と発振出力ノードＯｓｃＰ，ＯｓｃＭとの間にそれぞれ寄生容量ＣＰｐ１，ＣＰｍ１が存在し、ＢＩＴ（ＢＩＴＮＤ）とノードＳＷＩＤ，ＳＷＩＳとの間にそれぞれ寄生容量ＣＰｐ２，ＣＰｍ２が存在する。このうち、ＣＰｐ２，ＣＰｍ２は、ＢＩＴが‘Ｌ’レベル（すなわちＳＷＩＤ，ＳＷＩＳがハイインピーダンス状態）となった場合に、容量素子ＣＩｐ，ＣＩｍとの組み合わせで発振周波数に影響を及ぼす恐れがある。
【００２７】
ただし、ＣＰｐ２，ＣＰｍ２は、主として単位容量ユニットＣＩＵ内部で生じる寄生容量となる。このため、各ＣＩＵ間でのＣＰｐ２，ＣＰｍ２の容量値ばらつきは、同一のＣＩＵのレイアウト構成を用いることで比較的容易に低減することが可能であり、ＤＮＬの観点ではさほど大きな問題とはならない。一方、ＣＰｐ１，ＣＰｍ１は、主として単位容量ユニットＣＩＵ外部で生じる寄生容量となる。このため、各ＣＩＵ間でのＣＰｐ１，ＣＰｍ１の容量値ばらつきは、各ＣＩＵ毎にオン・オフ制御線ＢＩＴとＯｓｃＰ，ＯｓｃＭとの相対的なレイアウト関係が異なり得るため、低減することが容易でない。そこで、前述したように各ＢＩＴをシールド部ＧＳで保護することで、ＣＰｐ２，ＣＰｍ２のみならず、特に、ＣＰｐ１，ＣＰｍ１の各ＣＩＵ毎の容量値ばらつきを低減することが可能になる。
【００２８】
なお、スイッチＳＷＩの構成は、勿論、図２のような構成に限定されるものではなく、様々に変更することが可能である。例えば、図２において、原理的には、ＳＷＩ１をオンに駆動することでノードＳＷＩＤ，ＳＷＩＳは交流的に仮想接地とみなせるため、ＳＷＩ２，ＳＷＩ３は不要である。ただし、実際には、差動バランスのミスマッチや、ＳＷＩ１の時定数等に応じて仮想接地からの誤差が生じ得るため、ＳＷＩＤ，ＳＷＩＳを交流的に接地するスイッチ（図２の例ではＳＷＩ２，ＳＷＩ３）を設ける方が望ましい。
【００２９】
また、図２では、容量素子ＣＩｐ，ＣＩｍがＭＩＭ（Metal Insulator Metal）容量やＭＯＭ（Metal Oxide Metal）容量等の場合を前提としているが、ＭＯＳ容量等を用いる場合には、スイッチＳＷＩ１を省略することも可能である。すなわち、ＭＯＳのソースとドレインを接続し、この接続ノードとＭＯＳのゲートとの間で容量素子を構成する。この場合、当該容量素子の一端をオン・オフ制御ノードＢＩＴＮＤに直接接続し、ＢＩＴＮＤの電圧レベルをオン・オフ制御線ＢＩＴで制御することで、実質的にスイッチＳＷＩと同様の機能を実現できる。本実施の形態１によるオン・オフ制御線のシールド方式は、このようなＭＯＳ容量等を適用した場合でも同様の効果が得られるが、容量素子自体の特性ばらつきを低減する観点からはＭＩＭ容量やＭＯＭ容量等を用いた方が望ましい。
【００３０】
《容量バンクのレイアウト概要［１］》
図４は、図１のディジタル制御発振回路において、その容量バンクのレイアウト概要の一例を表す模式図である。図４には、図１における容量バンクＣＩＮＴのレイアウト概要が示されており、ここでは、簡略化して、８行×４列のマトリックス状に３２個の単位容量ユニットＣＩＵが配置されている。ただし、ＣＩＮＴは、実際には、例えば、３２行×６４列のマトリックスに伴う２０４８個のＣＩＵを備える。図４において、発振出力ノードＯｓｃＰは、行方向に沿って延伸する発振出力ノード（発振出力配線）ＯｓｃＰｒと、そこから等間隔で分岐し、列方向に沿って並んで延伸する４本の発振出力ノード（発振出力配線）ＯｓｃＰｃ［０］〜ＯｓｃＰｃ［３］を含む。同様に、発振出力ノードＯｓｃＭは、行方向に沿って延伸する発振出力ノード（発振出力配線）ＯｓｃＭｒと、そこから等間隔で分岐し、列方向に沿って並んで延伸する４本の発振出力ノード（発振出力配線）ＯｓｃＭｃ［０］〜ＯｓｃＭｃ［３］を含む。
【００３１】
ＯｓｃＰｃ［０］とＯｓｃＭｃ［０］は互いに近接して配置され、以降同様にして、ＯｓｃＰｃ［３］とＯｓｃＭｃ［３］も互いに近接して配置される。また、ＯｓｃＰｒとＯｓｃＭｒは、３２個のＣＩＵを列方向で挟んで両側に配置される。ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］の配線経路上には、１列目となる８個のＣＩＵが順次配置され、当該各ＣＩＵは、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］に対して接続される。以降同様にして、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］の配線経路上には、４列目となる８個のＣＩＵが順次配置され、当該各ＣＩＵは、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］に対して接続される。
【００３２】
また、１列目となる８個のＣＩＵの近傍には、列方向に沿って並んで延伸する複数本（ここでは４本）のオン・オフ制御線ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］が配置される。２列目、３列目および４列目に対しても同様に、各列を構成する８個のＣＩＵの近傍に、列方向に沿って並んで延伸する複数本（ここでは４本）のオン・オフ制御線が各列毎に配置される。１列目に対応するオン・オフ制御線は、ロジック回路ＬＯＧ［０］によって駆動され、以降同様にして、２列目、３列目、４列目の対応するオン・オフ制御線は、それぞれロジック回路ＬＯＧ［１］，ＬＯＧ［２］，ＬＯＧ［３］によって駆動される。ロジック回路ＬＯＧ［０］〜ＬＯＧ［３］は、ロジック制御回路ＩＯＬと共にデコーダ回路ＤＥＣを構成する。ＤＥＣは、ＣＩＵのマトリックス領域のいずれか一辺（ここではＯｓｃＭｒ側の一辺）に沿って配置される。
【００３３】
ＬＯＧ［０］は、１列目に含まれる８個のＣＩＵを対象に、ＢＩＴ＿ＣＩ［０］を用いて１個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［１］を用いて２個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［２］を用いて４個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［３］を用いて１個のＣＩＵを制御する。具体的には、例えばＢＩＴ＿ＣＩ［１］を用いて２個のＣＩＵ内に含まれる各スイッチ（図２のＳＷＩ１〜ＳＷＩ３）のオン・オフを共通に制御する。したがって、例えば、ＢＩＴ＿ＣＩ［０］のみをオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ１個の容量素子（図２のＣＩｐ，ＣＩｍ）が付加され、ＢＩＴ＿ＣＩ［１］のみをオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ２個の容量素子が付加される。更に、ＢＩＴ＿ＣＩ［０］，ＢＩＴ＿ＣＩ［１］をオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ３個の容量素子が付加される。以降、同様にしてＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルを適宜組み合わせることで、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］に対して４個〜８個の容量素子を付加することが可能になる。
【００３４】
ＬＯＧ［２］〜ＬＯＧ［３］に関しても同様であり、例えば、ＬＯＧ［３］は、ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルを適宜組み合わせることで、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］に対して０個〜８個の容量素子を適宜付加することが可能になる。また、ロジック制御回路ＩＯＬは、ＬＯＧ［０］〜ＬＯＧ［３］のいずれかを選択して、前述したＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルの指示を与えると共に、ＬＯＧ［０］〜ＬＯＧ［３］のそれぞれに対して、ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］全体をオンレベル又はオフレベルに駆動するための命令を与える。これによって、例えば、ＯｓｃＰ，ＯｓｃＭに対してそれぞれ９個の容量素子を付加する場合には、ＬＯＧ［０］においてＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］全体をオンレベルに駆動させた状態で、ＬＯＧ［１］を選択し、ＬＯＧ［１］においてＢＩＴ＿ＣＩ［０］のみを駆動させればよい。
【００３５】
ここで、図４から判るように、オン・オフ制御線ＢＩＴ＿ＣＩと発振出力ノードＯｓｃＰ，ＯｓｃＭの各配線は、複雑に入り組んでいる。このため、ＢＩＴ＿ＣＩとＯｓｃＰ，ＯｓｃＭとの間の直接的な寄生容量（図３のＣＰｐ１，ＣＰｍ１）は、ＢＩＴ＿ＣＩを構成する各制御線毎（各ロジック回路ＬＯＧ毎ならびに各ＬＯＧ内のＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］毎）に変わりえる。そこで、図４に示すように、ＢＩＴ＿ＣＩをシールド部ＧＳによって保護する。具体的には、図４に示すように、各ロジック回路ＬＯＧ［０］〜ＬＯＧ［３］のオン・オフ制御線ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］を各ロジック回路毎に異なるシールド部ＧＳによって保護する。これによって、ＢＩＴ＿ＣＩとＯｓｃＰ，ＯｓｃＭとの間の直接的な寄生容量（すなわち図３の寄生容量ＣＰｐ１，ＣＰｍ１に該当）の大きさ（又は大きさのばらつき）を低減できる。
【００３６】
《本実施の形態１の主要な特徴および効果の詳細》
図５は、本発明の前提として検討したディジタル制御発振回路において、そのＤＮＬが悪化する要因の一例を表す説明図である。例えば、図５において、仮に、各オン・オフ制御線ＢＩＴと発振出力ノードＯｓｃＰ，ＯｓｃＭとのレイアウト関係が、完全に対称となっていれば、ＢＩＴとＯｓｃＰ，ＯｓｃＭとの間の寄生容量ＣＰｐ，ＣＰｍの大きさは等しくなり（ＣＰｐ＝ＣＰｍ＝ＣＰ）、ＤＮＬの悪化を抑制できる可能性がある。より具体的には、ＣＰｐ，ＣＰｍがＯｓｃＰ，ＯｓｃＭに与える影響度合いは、実際にはＢＩＴの電圧レベル（インピーダンスＺＬＯＧ）に応じて変動し得るが、ＣＰｐ，ＣＰｍの大きさが同一であれば、その影響がＯｓｃＰ，ＯｓｃＭに対して均等に加わり、ＤＮＬの悪化を十分に抑制できる可能性がある。
【００３７】
しかしながら、実際には図４に示したように、図５のオン・オフ制御線ＢＩＴは、図４のＢＩＴ＿ＣＩのように複数本存在しており、また、ＢＩＴとＯｓｃＰ，ＯｓｃＭは、容量ブロックＣＩＮＴ（および図１のＣＦＲＡＣ）内で複雑に入り組んだレイアウトとなる。このため、全てのＢＩＴとＯｓｃＰ，ＯｓｃＭとを対称にレイアウトすることは容易でない。その結果、図５における寄生容量ＣＰｐとＣＰｍの大きさは不一致となり、この不一致の程度は、各オン・オフ制御線毎に不規則に異なり得る。更に、ＯｓｃＰとＯｓｃＭに出力される発振出力信号は、例えば、図１のアンプ回路ブロックＡＭＰＢＫの差動ミスマッチ等に応じて完全な相補信号とはならず、振幅や位相に若干のばらつきが生じる場合がある。そうすると、等価的に、ＣＰｐとＣＰｍの大きさに不一致が生じる場合がある。
【００３８】
このように、あるＢＩＴにおけるＣＰｐ，ＣＰｍの大きさと、別のＢＩＴにおけるＣＰｐ，ＣＰｍの大きさとが不規則に異なると、ＢＩＴの駆動状態に応じてＯｓｃＰ，ＯｓｃＭに影響を及ぼす寄生容量の値が不規則に変動し、ＤＮＬの悪化を招く恐れがある。また、各ＢＩＴにおいて、ＣＰｐの大きさとＣＰｍの大きさとが異なると、ＤＮＬの悪化度合いを更に増大させる場合がある。そこで、前述したように、オン・オフ制御線ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦをシールド部ＧＳで保護することが有益となる。言い換えれば、平面上または断面上において、オン・オフ制御線ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦと発振出力ノードＯｓｃＰ，ＯｓｃＭとの間にシールド層を配置することが有益となる。
【００３９】
このようなシールド部ＧＳを設けることで、所謂シールド効果により、オン・オフ制御線ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦと発振出力ノードＯｓｃＰ，ＯｓｃＭとの間の直接的な寄生容量（カップリング結合）の大きさが低減される。具体的には、ＤＮＬの観点で、図３における寄生容量ＣＰｐ１，ＣＰｍ１の影響が大きく低減される。その結果、ＯｓｃＰ，ＯｓｃＭにおいて、ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦの駆動状態に応じた寄生容量の変動量は図３における寄生容量ＣＰｐ２，ＣＰｍ２を主として定められ、これによる変動量は規則的となることから、ＤＮＬ（又はＩＮＬ）の低減が実現可能になる。
【００４０】
具体的に説明すると、図３における寄生容量ＣＰｐ２，ＣＰｍ２は、前述したようにオン・オフ制御線ＢＩＴの駆動状態に応じて、容量素子ＣＩｐ，ＣＩｍを介してＯｓｃＰ，ＯｓｃＭの発振周波数に影響を及ぼし得る。ただし、ＣＰｐ２，ＣＰｍ２の大きさは、各ＣＩＵ間でほぼ均一とすることができる。ここで、例えば、図４で述べたように、ＢＩＴ＿ＣＩの駆動によって単位容量ユニットＣＩＵの選択数を１個ずつ増加させながらＯｓｃＰ，ＯｓｃＭの発振周波数を順次変更する場合を想定する。この場合、ＯｓｃＰ，ＯｓｃＭにおいてＣＰｐ２，ＣＰｍ２の影響が順次現れるが、前述したようにＣＰｐ２，ＣＰｍ２の大きさは各ＣＩＵ間でほぼ均一であるため、その影響度合いは規則的となる。これによりＤＮＬの低減が図れる。
【００４１】
さらに、各ＣＩＵの範囲内では、ＣＰｐ２とＣＰｍ２を対称にレイアウトすることは容易であるため、オン・オフ制御線ＢＩＴの駆動状態に応じてＯｓｃＰ，ＯｓｃＭに対して均等に影響を与えることが可能になる。その結果、ＤＮＬの更なる低減が可能となる場合がある。また、別の観点では、シールド部ＧＳによる保護によって、前述したようなレイアウトの対称性の制約が緩和され、結果的にレイアウトの自由度の増大と共に回路面積の低減等が図れる場合がある。なお、図１において、自動バンド制御信号Ｗ＿ＡＢＳに対しては、発振周波数の調整幅が大きく、ＤＮＬは特に問題とならないため、回路面積の観点等からシールド部による保護は行っていない。
【００４２】
さらに、別の特徴として、図１で述べたように、シールド部ＧＳには、デコーダ回路ＤＥＣと同一の固定電圧（例えば接地電源電圧ＧＮＤ２）Ｖ５が供給されている。これは、仮にＧＳにアンプ回路ＡＭＰＰ，ＡＭＰＭの固定電圧Ｖ２（接地電源電圧ＧＮＤ１）を供給した場合、ＤＥＣからのノイズがＶ２を介して発振出力ノードＯｓｃＰ，ＯｓｃＭに周り込み易くなるためである。ＯｓｃＰ，ＯｓｃＭにノイズが重畳すると、位相雑音等の増大等に加えて、ＤＮＬが悪化する恐れがある。そこで、図１では、実際の発振部分（ＬＣ部分およびアンプ回路ブロックＡＭＰＢＫ）の電源（ここではＶＤＤ１，ＧＮＤ１）とロジック部分（デコーダ回路ＤＥＣ）の電源（ここではＶＤＤ２，ＧＮＤ２）を個々に設け、ＧＳに対してロジック部分の電源（ここではＧＮＤ２）を供給している。なお、ここでは、ＧＳに対してＧＮＤ２の供給を行ったが、交流的な接地電源電圧であればよく、場合によってはＶＤＤ２の供給を行ってもよい。
【００４３】
《単位容量ユニットの周りの詳細構成》
図６は、図４のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。図６において、単位容量ユニットＣＩＵ内の各符号は、前述した図２の各符号に対応している。図２に示されない各符号において、Ｍ１，Ｍ２，Ｍ３，Ｍ４は、それぞれ第１、第２、第３、第４メタル配線層であり、ＣＴは各メタル配線層間を適宜接続するコンタクト層であり、ＩＳＬは各メタル配線層を覆う絶縁膜である。また、図６に示す断面図（Ａ−Ａ’間断面およびＢ−Ｂ’間断面）では、メタル配線層の部分が抽出して示されているが、実際には、その下層（Ｚ軸方向）に半導体基板が存在する。
【００４４】
図６の平面図では、１個の単位容量ユニットＣＩＵをＸ軸方向（行方向）で挟んだ両側に、Ｙ軸方向（列方向）に沿って並んで延伸する複数本（ここでは簡易的に３本表示）のオン・オフ制御線ＢＩＴ＿ＣＩが配置される。ＢＩＴ＿ＣＩは、そのＸ側方向の片側（ここでは右側）に隣接して配置されたＣＩＵを制御する。ＣＩＵは、Ａ−Ａ’間断面図に示されるように、Ｘ軸方向でスイッチＳＷＩ（ここではＳＷＩの詳細構造例は省略）を挟んで一方側に容量素子ＣＩｐが形成され、他方側に容量素子ＣＩｍが形成される。ＣＩｐは、Ｍ３で形成されたノードＳＷＩＤを備え、ＳＷＩＤは、複数のＣＴおよびＭ１，Ｍ２を介してＳＷＩの一端（具体的には図示しない半導体基板内のドレイン拡散層）に接続される。
【００４５】
ＳＷＩＤのＺ軸方向における上層（Ｍ４）と下層（Ｍ２）には、それぞれ絶縁膜ＩＳＬを介して発振出力ノードＯｓｃＰが形成される。当該Ｍ４，Ｍ２のＯｓｃＰは、複数のＣＴおよびＭ３を介して接続される。これによって、図６の平面図に示すように、ＳＷＩＤとＯｓｃＰ（Ｍ４）の重複部分で容量素子ＣＩｐの一部が形成され、ＳＷＩＤとＯｓｃＰ（Ｍ２）の重複部分でＣＩｐの他の一部が形成される。すなわち、ここでは、２個の容量素子の並列接続によってＣＩｐを構成している。ただし、勿論、Ｍ４，Ｍ２のいずれか一方のみでＯｓｃＰを形成することも可能である。このような容量素子ＣＩｐは、ＭＩＭ容量における絶縁膜（Ｉ）の部分を通常のメタル配線層の層間絶縁膜（代表的にはシリコン酸化膜）を利用して形成する意味で、ＭＯＭ容量と呼ばれる場合がある。ＭＯＭ容量は配線プロセスで形成されるため、ＭＩＭ容量やＭＯＳ容量に比べてチップ内ばらつきを抑えられる。そのため素子の相対ばらつきが原因のＤＮＬを低くできる利点がある。
【００４６】
また、図６の平面図およびＡ−Ａ’間断面図おいて、ＣＩＵとＸ軸方向で隣接する箇所に（ここでは左側に）、Ｍ２によって形成された３本のオン・オフ制御線ＢＩＴ＿ＣＩが配置される。ここで、ＢＩＴ＿ＣＩは、Ａ−Ａ’間断面図から判るように、その周辺が前述したシールド部ＧＳによって覆われている。すなわち、ＢＩＴ＿ＣＩを基準に、Ｚ軸方向の下層および上層はＭ１およびＭ４の配線（ＧＳ）で覆われ、Ｘ軸方向の左右は当該Ｍ１とＭ４間を接続する複数のＣＴおよびＭ２，Ｍ３の配線（ＧＳ）で覆われている。当該Ｍ２，Ｍ３の配線は、図６の平面図に示すように、Ｙ軸方向においてある程度の長さを持ち、この長さは、ＯｓｃＰ（Ｍ４），ＯｓｃＰ（Ｍ２）のＹ軸方向の長さと同等となっている。これによって、ＣＩＵ外に配置されたＢＩＴ＿ＣＩとＯｓｃＰとの間がシールドされる。
【００４７】
また、図６の平面図に示すように、この３本のＢＩＴ＿ＣＩの内のいずれか１本（ここでは真ん中）は、ＣＴによってＭ３の配線に接続され、当該Ｍ３の配線がＸ軸方向において隣接するＣＩＵに向けて延伸している。当該Ｍ３の配線は、ＣＩＵ内で複数のＣＴおよびＭ２を介してＭ１の配線に接続され、当該Ｍ１の配線が、Ｘ軸方向に沿って延伸したのちスイッチＳＷＩ（ＮＭＯＳトランジスタ）のゲートに接続される。ここで、当該Ｍ１の配線（すなわちＢＩＴ＿ＣＩ）は、Ｂ−Ｂ’間断面図および平面図から判るように、Ｙ軸方向においてはＭ１からなるシールド部ＧＳ（Ｍ１）で保護され、Ｚ軸方向においてはＭ２からなるシールド部ＧＳ（Ｍ２）で保護されている。これによって、Ｂ−Ｂ’間断面図および平面図から判るように、ＣＩＵ内に配置されたＢＩＴ＿ＣＩとＯｓｃＰ，ＯｓｃＭとの間がシールドされる。
【００４８】
ここで、図６に示した単位容量ユニットＣＩＵの周りの構成は、前述したように、オン・オフ制御線ＢＩＴ＿ＣＩがＣＩＵの内外でシールドされている特徴に加えて、平面図やＡ−Ａ’間断面図から判るように、ＣＩＵ外のＢＩＴ＿ＣＩとＯｓｃＰ（Ｍ２）の下層において広い領域にＭ１の配線を備えた点が特徴となっている。当該Ｍ１の配線は、シールド部ＧＳとなるが、ＢＩＴ＿ＣＩとＯｓｃＰとの間のシールド機能に加えて、図示しない半導体基板からのノイズに対するシールド機能も兼ね備えている。これによって、発振出力信号における信号品質の向上が実現可能となり、結果的に、ＤＮＬの向上にも寄与し得る。
【００４９】
なお、図６のＡ−Ａ’間断面図および平面図に示す容量素子ＣＩｍの構造に関しては、前述した容量素子ＣＩｐの構造をＹ軸対称で折り返したような構造となるため、詳細な説明は省略する。また、図６においては、ＣＩＵ外のＢＩＴ＿ＣＩの上層をＭ４の配線によってシールドする構成としたが、その代わりにＭ３の配線によってシールドする構成とすることも可能である。さらに、ここでは１個のＣＩＵ周りの構成を示したが、実際には、図４に示したように、図６のＣＩＵがＹ軸方向において複数個（図４の例では８個）配置され、各ＣＩＵ内のＯｓｃＰ，ＯｓｃＭ同士が共通の配線（図４の例えばＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］等）で接続されるような構成となる。この場合、当該共通の配線は、図６においてＭ４の上層に位置する例えば第５メタル配線層（図示せず）で形成される。
【００５０】
《ディジタルＰＬＬ回路の概略構成》
図７は、本発明の実施の形態１によるディジタル制御発振装置において、図１のディジタル制御発振回路を適用したディジタルＰＬＬ回路の概略構成例を示すブロック図である。図７に示すディジタルＰＬＬ回路（ディジタル制御発振装置）ＤＰＬＬは、時間差検出回路（ディジタル位相比較部）ＴＤＣ、ディジタルロウパスフィルタ（ディジタルループフィルタ）ＤＬＰＦと、ディジタル制御発振回路ＤＣＯ、マルチモジュラス周波数分周回路（分周部）ＭＭＤ、シグマデルタ変調回路（又はデルタシグマ変調回路）ＳＤＭを備えている。このＤＣＯに図１の構成例が適用される。
【００５１】
時間差検出回路ＴＤＣは、水晶発振回路等によって生成された基準発振周波数（例えば２６ＭＨｚ）を持つ基準発振信号ＲＥＦと、マルチモジュラス周波数分周回路（分周部）ＭＭＤによって生成された分周発振信号ＦＤＩＶとの位相差（時間差）を検出する。ＴＤＣは、例えば、複数段の単位遅延回路（ＣＭＯＳインバータ回路）を含み、ＦＤＩＶを単位遅延回路で順次遅延させ、各単位遅延回路の出力をＲＥＦに同期してラッチし、このラッチ結果によって位相差（時間差）を検出する。ＣＭＯＳ製造プロセスの微細化に伴い当該単位遅延回路の遅延量が小さくなるほど、位相差（時間差）検出結果の高精度化が図れる。
【００５２】
ディジタルロウパスフィルタＤＬＰＦは、ＴＤＣからの位相比較結果となるディジタルコードＣＯＤＥ１を対象として、平均化処理を行う。ＤＬＰＦは、代表的には、ＩＩＲ（Infinite Impulse Response）フィルタや、ＦＩＲ（Finite Impulse Response）フィルタや、これらの組合せ等である。ＤＣＯは、このＤＬＰＦの処理結果となるディジタルコードＣＯＤＥ２を受けて、当該ＣＯＤＥ２の値に応じた発振周波数を持つ発振出力信号ＰＬＬＯＵＴを生成する。当該ＣＯＤＥ２は、図１における整数容量値制御信号Ｗ＿ＩＮＴや分数容量値制御信号Ｗ＿ＦＲＡＣに該当する。なお、図示は省略しているが、実際には、カウンタ回路等を備えた周波数差検出回路等がＴＤＣと共に備わっている。図１の自動バンド制御信号Ｗ＿ＡＢＳは、当該周波数差検出回路等によって生成される。
【００５３】
シグマデルタ変調部ＳＤＭは、分周比設定コードＤＡＴ−ＤＩＶＮに基づいてマルチモジュラス周波数分周回路ＭＭＤに分周比を設定すると共に当該分周比を可変制御する。例えば、ＤＡＴ−ＤＩＶＮは、小数部を含む分周比を表し、ＳＤＭは、ＭＭＤに対して、時系列的に異なる整数分周比を設定することで、平均的に小数点を含んだ分周比を設定する。ＭＭＤは、ＳＤＭによって設定された分周比で発振出力信号ＰＬＬＯＵＴを分周し、その結果を分周発振信号ＦＤＩＶとしてＴＤＣに帰還する。このようなＤＰＬＬに対して本実施の形態１によるディジタル制御発振回路ＤＣＯを適用することで、位相誤差等が小さい高精度なディジタル制御発振装置が実現可能になる。特に、小数点を含む分周比を設定可能なＰＬＬ回路では、より高精度な周波数設定が求められるため、本実施の形態１の方式によってＤＮＬの低減を図ることがより有益となる。
【００５４】
以上、本実施の形態１のディジタル制御発振装置を用いることで、代表的には、ＤＮＬ（又はＩＮＬ）の低減が実現可能となる。また、前述したダイナミック・エレメント・マッチング方式等を用いた場合に必要とされるキャリブレーション動作を行わずにＤＮＬ（又はＩＮＬ）の低減が可能となる。
【００５５】
なお、ここでは、例えば図６において、オン・オフ制御線ＢＩＴ＿ＣＩの周り（上下および左右）を全て覆うようにシールド層（シールド部）を設けたが、原理的には、発振出力ノードとの間にシールド層を設ければよく、必ずしも全てを覆う必要はない。言い換えれば、オン・オフ制御線と発振出力ノードとが実効的にシールドされるように、シールド層が備わればよい。ただし、現実的には、図４に示したように、ＢＩＴ＿ＣＩの左右および上部に発振出力ノードが存在するようにレイアウトされる場合が多いと考えられ、また、下部においても前述したように半導体基板からのノイズを抑制することが望まれる。したがって、実際には、シールド部の少なくとも一部は、断面構造で見た場合に、ＢＩＴ＿ＣＩの周りを全て取り囲むように構成されることが望ましい。
【００５６】
（実施の形態２）
《容量バンクのレイアウト概要［２］》
図８は、本発明の実施の形態２によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。図８に示す容量バンクＣＩＮＴａは、前述した図４の容量バンクＣＩＮＴの変形例となっており、図４のＣＩＮＴと比較すると、オン・オフ制御線ＢＩＴ＿ＣＩに加えてデコーダ回路ＤＥＣ内のロジック回路ＬＯＧ［０］〜ＬＯＧ［３］が、シールド部ＧＳによって保護された点が異なっている。これ以外の構成に関しては、図４の場合と同様であるため、詳細な説明は省略する。
【００５７】
ロジック回路ＬＯＧ［０］〜ＬＯＧ［３］は、発振出力ノードＯｓｃＰ，ＯｓｃＭの近辺に配置される場合がある。このような場合、ＬＯＧ［０］〜ＬＯＧ［３］は、ＢＩＴ＿ＣＩの発生元であるため、ＬＯＧ［０］〜ＬＯＧ［３］とＯｓｃＰ，ＯｓｃＭとの間の直接的な寄生容量（カップリング結合）に伴い、ＢＩＴ＿ＣＩの場合と同様の理由でＤＮＬが悪化する恐れがある。そして、図８のようにＬＯＧ［０］〜ＬＯＧ［３］をシールド部ＧＳによって保護することで、図４の場合と比較してＤＮＬの更なる向上が図れる場合がある。
【００５８】
《ディジタル制御発振回路の概略レイアウト構成》
図９は、本発明の実施の形態２によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。図９に示す各符号は、図１に示した各符号に対応している。図９に示すディジタル制御発振回路ＤＣＯは、略リング状に形成され、Ｙ軸対称に配置されたメタル配線（ＬＰ，ＬＭ）を備えている。当該メタル配線は、その中点（中点タップ）に固定電圧（交流的な接地電源電圧）Ｖ３が印加され、当該中点タップを基準として一方の側でコイル素子ＬＰを実現し、他方の側でコイル素子ＬＭを実現する。当該リングの内側には、Ｙ軸方向に向けて順に第１領域ＡＲ１、第２領域ＡＲ２、第３領域ＡＲ３が設けられる。
【００５９】
ＡＲ２には、容量バンクＣＩＮＴ，ＣＦＡＲＣが配置され、ＡＲ３には、ロジック回路ＬＯＧが配置される。ここでは、ＣＩＮＴ，ＣＦＲＡＣは、同じレイアウトを持つ複数の単位容量ユニットＣＩＵによって構成され、その一部でＣＩＮＴが構成され、他の一部でＣＦＲＡＣが構成されている。Ｙ軸方向において、ＣＩＮＴ，ＣＦＲＡＣの両側の一方にはＬＰから分岐してＸ軸方向に沿って延伸する配線が配置され、他方にはＬＭから分岐してＸ軸方向に沿って延伸する配線が配置される。前者の配線は発振出力ノードＯｓｃＰとなり、後者の配線は発振出力ノードＯｓｃＭとなる。
【００６０】
ここで、前述した図８は、図９におけるＣＩＮＴ，ＣＦＲＡＣ周りの詳細なレイアウト構成例を示している。図９および図８に示すように、ＬＯＧは、当該リング（ＬＰ，ＬＭ）の外側に配置されたロジック制御回路ＩＯＬからの制御を受けてＣＩＮＴ，ＣＦＲＡＣ内の各単位容量ユニットを制御する。また、ＬＯＧは、シールド部ＧＳによって保護されている。詳細は図１０に示すが、図９において、シールド部ＧＳは、例えばＬＯＧの上層（Ｚ軸方向）に配置され、更に、その上層に当該ＧＳを挟んでＬＰ，ＬＭ（ＯｓｃＰ，ＯｓｃＭ）が配置される。
【００６１】
第１領域ＡＲ１には、Ｘ軸方向においてアンプ回路ＡＭＰＰ，ＡＭＰＭを挟んで両側に容量バンクＣＡＢＳが分割して配置される。Ｚ軸方向において、ＡＭＰＰ，ＡＭＰＭおよびＣＡＢＳの上層には、ＬＰから分岐してＸ軸方向に沿って延伸する配線（すなわちＯｓｃＰ）と、ＬＭから分岐してＸ軸方向に沿って延伸する配線（すなわちＯｓｃＭ）が配置され、ＡＭＰＰ，ＡＭＰＭ，ＣＡＢＳは、当該ＯｓｃＰ，ＯｓｃＭに適宜接続される。ここで、ＡＲ１は、Ｙ軸方向において当該リング（ＬＰ，ＬＭ）の略中間部分に配置され、これに伴いＡＭＰＰ，ＡＭＰＭは、当該リングの略中心部分に配置される。このようなＡＭＰＰ，ＡＭＰＭの配置によって、ＬＣ回路における共振周波数を１個に設定することが可能となり、発振周波数の高精度化や発振出力信号の高品質化等が図れる。
【００６２】
すなわち、例えば、ＡＭＰＰ，ＡＭＰＭを当該リング（ＬＰ，ＬＭ）の端部（例えば図９においてＡＲ３を挟んでＡＲ２と対向する領域等）に配置した場合を想定する。この場合、ＡＭＰＰ，ＡＭＰＭからＬＣ回路側を見た場合に、ＣＡＢＳが最も大きな容量であるため、等価的に、ＬＰ，ＬＭの一部（ＡＭＰＰ，ＡＭＰＭからＣＡＢＳまでの配線）を介してＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣとＬＰ，ＬＭの他の部分に伴う第１のＬＣ回路が見える。そのため、上述したＬＰ，ＬＭの一部とＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣに伴う第２の直列ＬＣ回路がＡＭＰＰ，ＡＭＰＭから見え、これが不要な共振周波数を発生させる。この不要な共振周波数が必要な共振周波数よりも十分大きい場合は問題とならないが、不要な共振周波数は、ＡＭＰＰ，ＡＭＰＭからＣＡＢＳまでの距離が長いほど低くなる。したがってＡＭＰＰ，ＡＭＰＭとＣＡＢＳはできるだけ近づける必要がある。図９のようなレイアウト構成例を用いると、ＡＭＰＰ，ＡＭＰＭが当該リング（ＬＰ，ＬＭ）の略中心部分に配置されるため、このような遠近差の影響を緩和できる。
【００６３】
《ロジック回路周りの配線層の関係》
図１０は、図８および図９において、そのロジック回路と発振出力ノードとの配線層の関係例を表す説明図である。例えば図８および図９の例では、ロジック回路ＬＯＧは、特に発振出力ノードＯｓｃＭに近接して配置され、加えてＬＰ，ＬＭ（実質的にＯｓｃＰ，ＯｓｃＭ）にも近接して配置される。したがって、図８で述べたように、ＬＯＧとＯｓｃＰ，ＯｓｃＭとの間の寄生容量が問題となる恐れがある。そこで、図１０に示すようにＬＯＧとＯｓｃＰ，ＯｓｃＭとの間に位置する配線層にシールド部（シールド層）ＧＳを設けることが有益となる。
【００６４】
図１０は、配線層の上下関係を断面で模式的に表したものであり、必ずしもＬＯＧの真上（ＬＯＧをＸ軸ライン又はＹ軸ラインで切断した面）にＯｓｃＰ，ＯｓｃＭが存在することを示すものではなく、当該切断面の近傍にＯｓｃＰ，ＯｓｃＭが存在することを示すものである。図１０において、半導体基板（例えばシリコン基板）ＳＵＢ内にはＭＯＳトランジスタのソース・ドレインとなる拡散層ＤＦｓ，ＤＦｄが形成され、ＤＦｓ，ＤＦｄは、それぞれコンタクト層ＣＴを介して第１メタル配線層Ｍ１の各配線に接続される。また、ＳＵＢ上にはゲート絶縁膜ＣＯＸを介して当該ＭＯＳトランジスタのゲートとなるゲート層（例えばポリシリコン層）ＧＴが配置され、ＧＴもＣＴを介してＭ１の配線に接続される。
【００６５】
ロジック回路ＬＯＧは、このようなＭＯＳトランジスタを複数備え、各ＭＯＳトランジスタがＭ１、またはその上層となる第２メタル配線層Ｍ２以上の配線層を用いて適宜接続される。実際には、ＬＯＧは、さほど複雑な回路ではないため、Ｍ２の上層となる第３メタル配線層Ｍ３以下の配線層で形成される。この場合、例えばＭ３の上層となる第４メタル配線層Ｍ４でシールド部（シールド層）ＧＳが形成される。シールド部ＧＳに関しては、実際に、ＬＯＧの真上に配置されることになる。なお、ＬＯＧの回路構成によっては、勿論、Ｍ４に限らず、例えばＭ２，Ｍ３の配線を用いてＧＳを形成することも可能である。
【００６６】
また、発振出力ノードＯｓｃＰ（又はＯｓｃＭ）は、Ｍ４の上層となる第５メタル配線層Ｍ５又は第６配線層Ｍ６を用いて形成される。通常、半導体チップ上に形成されるコイル素子（図９のＬＰ，ＬＭ）は、最上層のメタル配線層で形成される場合が多く、また、このＬＰ，ＬＭから分岐する形で、それと同一層あるいはそれに隣接する下層を用いてＯｓｃＰ，ＯｓｃＭ用の各配線が形成される場合が多い。一方、ＬＯＧに関しては、半導体基板ＳＵＢから上層に向けて順次形成されるため、通常、ＬＯＧの最上層とＯｓｃＰ，ＯｓｃＭの最下層との間にメタル配線層を確保することができる。そこで、このメタル配線層（この例ではＭ４）を用いてシールド部（シールド層）ＧＳを形成することで、ＬＯＧとＯｓｃＰ，ＯｓｃＭとの間の直接的な寄生容量（カップリング結合）を低減することが可能になる。
【００６７】
以上、本実施の形態２のディジタル制御発振装置を用いることで、代表的には、実施の形態１と比べて更なるＤＮＬ（又はＩＮＬ）の低減が図れる場合がある。
【００６８】
（実施の形態３）
《容量バンクのレイアウト概要［３］》
図１１は、本発明の実施の形態３によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路内の容量バンクのレイアウト概要の一例を表す模式図である。図１１に示す容量バンクＣＩＮＴｂは、前述した図８の容量バンクＣＩＮＴａの変形例となっており、説明の便宜上、図８のＣＩＮＴａにおける単位容量ユニットＣＩＵの１列部分（ここでは８個のＣＩＵ）を代表的に抽出したものとなっている。ここで、図１１のＣＩＮＴｂは、図８のＣＩＮＴａと比較して、各オン・オフ制御線ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］を駆動するロジック回路ＬＯＧ内のバッファ回路ＢＦ０ｗ１，ＢＦ１ｗ２，ＢＦ２ｗ４，ＢＦ４ｗ１が示された点が異なっている。そして、この各バッファ回路の駆動能力に重み付けを行った点が特徴となっている。これ以外の構成に関しては、図８の場合と同様であるため、詳細な説明は省略する。
【００６９】
ＢＦ０ｗ１は、１個の単位容量ユニットＣＩＵを制御するＢＩＴ＿ＣＩ［０］を駆動する。ＢＦ１ｗ２は、２個の単位容量ユニットＣＩＵを制御するＢＩＴ＿ＣＩ［１］を駆動し、ＢＦ０ｗ１と比較して２倍の駆動能力を備える。ＢＦ２ｗ４は、４個の単位容量ユニットＣＩＵを制御するＢＩＴ＿ＣＩ［２］を駆動し、ＢＦ０ｗ１と比較して４倍の駆動能力を備える。ＢＦ３ｗ１は、１個の単位容量ユニットＣＩＵを制御するＢＩＴ＿ＣＩ［３］を駆動し、ＢＦ０ｗ１と等倍の駆動能力を備える。各バッファ回路は、特に限定はされないが、代表的にはＣＭＯＳインバータ回路で構成され、この場合、前述した重み付けに応じて各ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのサイズ（例えばゲート幅）が異なる。
【００７０】
図１２は、図１１のレイアウト概要を用いた場合の効果の一例を表す原理図であり、図１３は、図１２の比較例を表す図である。図１２には、図１１におけるバッファ回路ＢＦ０ｗ１，ＢＦ１ｗ２およびオン・オフ制御線ＢＩＴ＿ＣＩ［０］，ＢＩＴ＿ＣＩ［１］と、発振出力ノードＯｓｃＰとの関係が等価回路で示されている。ＢＩＴ＿ＣＩ［０］とＯｓｃＰとの間には寄生容量ＣＰが存在し、ＢＩＴ＿ＣＩ［１］とＯｓｃＰとの間には並列接続される２個の寄生容量ＣＰが存在する。ここで、実施の形態１で述べたように、図１２のＣＰは、図３におけるＣＰｐ１がシールドされる結果、実質的に、ＣＰｐ２によるＣＩｐを介した実効成分に該当する。また、このＣＰの大きさは、前述したように各単位容量ユニットＣＩＵ毎にほぼ均一となるため、１個のＣＩＵに接続されるＢＩＴ＿ＣＩ［０］には１個のＣＰが、２個のＣＩＵに接続されるＢＩＴ＿ＣＩ［１］には並列に２個のＣＰが接続されることになる。
【００７１】
ここで、当該ＣＰがＯｓｃＰに与える影響度合いは、より詳細には、図３等で述べたように、ＢＩＴ＿ＣＩ［０］，ＢＩＴ＿ＣＩ［１］のレベル（すなわちバッファ回路ＢＦ０ｗ１，ＢＦ１ｗ２の駆動状態）に依存して異なる。これは、等価的に、各バッファ回路のインピーダンスが駆動状態に応じて切り替わるものとみなすことができる。仮に、ＢＦ０ｗ１のインピーダンスをＺＬＯＧとすると、ＢＦ１ｗ２のインピーダンスは、駆動能力（トランジスタサイズ）がＢＦ０ｗ１の２倍であるため、（ＺＬＯＧ／２）となる。この場合、ＯｓｃＰからＢＦ０ｗ１側を見た場合のインピーダンスＺＲＥＳ０は、ＺＲＥＳ０＝（１／ＣＰ）＋ＺＬＯＧ（ただし周波数依存性は省略）で表され、ＯｓｃＰからＢＦ１ｗ２側を見た場合のインピーダンスＺＲＥＳ１は、ＺＲＥＳ１＝（ＺＲＥＳ０／２）で表される。
【００７２】
ここで、ＢＦ０ｗ１の入力信号をＣＯＮＴ［０］、ＢＦ０ｗ２の入力信号をＣＯＮＴ［１］として、（ＣＯＮＴ［１］，ＣＯＮＴ［０］）の値がシリアルに切り替わった場合のＯｓｃＰにおけるインピーダンスの変動量を考える。まず、（ＣＯＮＴ［１］，ＣＯＮＴ［０］）が（０，０）から（０，１）に切り替わった場合、ＣＯＮＴ［０］に伴うＺＲＥＳ０のインピーダンスの変動が生じる。ここでは、理解を容易にするため、このインピーダンス変動を容量変動に換算してΔＣとする。次いで、（ＣＯＮＴ［１］，ＣＯＮＴ［０］）が（０，１）から（１，０）に切り替わった場合、ＣＯＮＴ［０］に伴う−ＺＲＥＳ０（すなわち−ΔＣ）のインピーダンス変動とＣＯＮＴ［１］に伴うＺＲＥＳ１（＝ＺＲＥＳ０／２）のインピーダンス変動が生じる。（ＺＲＥＳ０／２）のインピーダンス変動は容量換算で２ΔＣである。したがって、この（０，１）から（１，０）への遷移の際には、（−ΔＣ＋２ΔＣ）によりΔＣの容量変動が生じる。最後に、（ＣＯＮＴ［１］，ＣＯＮＴ［０］）が（１，０）から（１，１）に切り替わった場合、ＣＯＮＴ［０］に伴うＺＲＥＳ０（すなわちΔＣ）のインピーダンス変動が生じる。
【００７３】
このように、（ＣＯＮＴ［１］，ＣＯＮＴ［０］）をシリアルに変動させた場合、ＢＦ１ｗ２が２倍の重み付けを持っているため、ＯｓｃＰにおけるインピーダンスの変動量を同じ値（ここでは容量換算でΔＣ）とすることが可能になる。この規則性により、ＤＮＬの低減が図れる。なお、例えば図１１のバッファ回路ＢＦ２ｗ４に関しても、ＢＦ２ｗ４のインピーダンスを（ＺＬＯＧ／４）とし、ＣＰが４個並列に接続されるものとして考えれば、同様の規則性が得られる。また、ここではＯｓｃＰ側を例に説明を行ったが、勿論ＯｓｃＭ側においても同様の規則性が得られる。一方、図１３に示す比較例では、図１２のＢＦ１ｗ２に対応するバッファ回路ＢＦ１ｗ１がＢＦ０ｗ１と同じ重み付けを持っている。この場合、ＯｓｃＰからＢＦ１ｗ１側を見た場合のインピーダンスＺＲＥＳ１は、ＺＲＥＳ１＝（１／（２・ＣＰ））＋ＺＬＯＧ（ただし周波数依存性は省略）で表され、前述したような規則性を実現することは困難となる。
【００７４】
以上のように、実施の形態２で述べたようなシールド方式に、本実施の形態３で述べたようなバッファ回路の重み付け方式を組み合わせることで、ＤＮＬの更なる低減が実現可能になる。すなわち、前述したシールド方式によって、図１２における容量ＣＰの均一化が図れ、この均一化されたＣＰを前提としてバッファ回路の重み付けを行うことで当該効果が得られる。なお、ここでは実施の形態２（図８）に対して重み付け方式を適用したが、勿論、実施の形態１（図４）に対して重み付け方式を適用しても有益な効果が得られる。
【００７５】
《容量バンクのレイアウト概要［３］の検証結果》
図１４は、図１１の構成例を適用した図１のＤＣＯ回路におけるＤＮＬの検証結果を示す図であり、図１５は、図１４の比較例として、本発明の前提として検討したＤＣＯ回路におけるＤＮＬの検証結果を示す図である。図１４および図１５において、横軸は、ディジタルコード（図１のＷ＿ＩＮＴ（ＢＩＴ＿ＣＩ）に該当）であり、縦軸はＤＮＬ［ＬＳＢ］である。まず、図１５に示すように、本発明の前提となるＤＣＯ回路（すなわち前述したシールド方式および重み付け方式を備えないＤＣＯ回路）では、ＤＮＬの値が大きくなっており、一般的に最低限必要とされる｜ＬＳＢ／２｜以内の条件を満たせなくなっている。一方、図１４では、ＤＮＬの値が大きく低減されており、｜ＬＳＢ／２｜に対しても十分にマージンが確保されている。
【００７６】
（実施の形態４）
《高周波信号処理装置の各種概略構成》
本実施の形態４では、実施の形態１〜実施の形態３で説明したようなディジタル制御発振装置を備えた各種無線通信システム（代表的には携帯電話機）用の高周波信号処理装置の各種構成例について説明する。
【００７７】
図１６は、本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示すブロック図である。図１６に示す高周波信号処理装置ＲＦＩＣ１は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ１は、時間差検出回路ＴＤＣ、ディジタルロウパスフィルタＤＬＰＦと、ディジタル制御発振回路ＤＣＯ、マルチモジュラス周波数分周回路ＭＭＤ、シグマデルタ変調回路ＳＤＭ、合成回路ＡＤＤ１，ＡＤＤ２、およびＤＣＯ用シグマデルタ変調回路ＳＤＤＣＯを備える。ここで、当該ＤＣＯに、実施の形態１〜実施の形態３で述べたような構成例が適用される。ＲＦＩＣ１内の各回路は、例えば、無線通信システムにおける送信回路の一部を構成する。
【００７８】
図１６のＲＦＩＣ１は、図７で述べたディジタルＰＬＬ回路ＤＰＬＬに対して、ＡＤＤ１，ＡＤＤ２およびＳＤＤＣＯが加わった構成となっている。以降、図７と重複する部分に関しては、詳細な説明は省略する。ＡＤＤ１は、ＤＬＰＦの出力と位相変調用コードＤＡＴ−ＰＭとを合成し、その合成結果の一部をＤＣＯに出力し、他の一部をＳＤＤＣＯを介してＤＣＯに出力する。ＳＤＤＣＯは、ＡＤＤ１の出力とＭＭＤの出力を受けて、分数容量（図１のＣＦｐ，ＣＦｍ）に伴う高分解能な周波数設定を実現するため、例えばＤＣＯ内の容量素子のオンレベルの時間幅や、オンレベルに制御するタイミング等を定める。すなわち、図１におけるオン・オフ制御信号ＢＩＴ＿ＣＦを生成する。ＡＤＤ２は、ＤＡＴ−ＰＭと分周比設定コードＤＡＴ−ＤＩＶＮとを合成し、ＳＤＭに入力する。その結果、ＤＣＯからは、所定の発振周波数を基準にＤＡＴ−ＰＭに応じた位相変調が加えられた発振出力信号ＰＬＬＯＵＴが生成される。ＰＬＬＯＵＴは、例えば図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。
【００７９】
このように、ＤＣＯに対してＡＤＤ１を介してＤＡＴ−ＰＭに伴う位相変調を直接行うと共に、ＭＭＤ（ＳＤＭ）に対してＡＤＤ２を介してＤＡＴ−ＰＭに伴う位相変調を行う方式は、２ポイント変調方式と呼ばれる。仮に、ＭＭＤ（ＳＤＭ）に対する変調パスのみの場合、当該パスはロウパスフィルタ特性となり、そのループ帯域は帯域外雑音やスプリアスの観点から例えば数百ｋＨｚ程度等に制限されるため、高域の送信データが欠落してしまう（すなわち送信データレートの高速化が困難となる）恐れがある。一方、ＤＣＯに対する変調パスのみの場合、当該パスはハイパスフィルタ特性となるため、低域の周波数成分が十分に得られず、また、ループ帯域外の制御となるためオープンループ制御に近い状態となり、変調精度が低下する恐れがある。そこで、２ポイント変調方式を用いると、このロウパスフィルタ特性とハイパスフィルタ特性が相互に補完され、広帯域での通信が実現可能となる。
【００８０】
図１６のＲＦＩＣ１を用いると、前述した２ポイント変調方式による効果に加えて、ＤＣＯにおけるＤＮＬの低減に伴い位相誤差が小さい高精度な発振出力信号ＰＬＬＯＵＴを生成できる。その結果、図示しないアンテナを介してスペクトラムの劣化が少なく、高精度な変調精度（高いＥＶＭ（Error Vector Magnitude）特性）を持つ高周波信号が送出可能になる。なお、特に限定はされないが、当該ＲＦＩＣ１は、例えばＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調が用いられるＧＳＭ（Global System for Mobile Communications）規格系の携帯電話システムや、ＯＱＰＳＫ（offset quadrature phase shift keying）変調が用いられるＺｉｇＢｅｅ（登録商標）システム等に適用できる。
【００８１】
図１７は、本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す他のブロック図である。図１７に示す高周波信号処理装置ＲＦＩＣ２は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ２は、送信回路として、ロウパスフィルタＬＰＦＴ−Ｉ，ＬＰＦＴ−Ｑ、可変増幅回路ＶＧＡ−Ｉ，ＶＧＡ−Ｑ、送信用ミキサ回路ＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑ、合成回路ＡＤＤ３、可変ドライバ回路ＶＤＲＶ、送信用ディジタルＰＬＬ回路ＤＰＬＬ＿ＴＸ、および分周回路ＤＩＶＮ−Ｔを備える。また、受信回路として、ロウノイズアンプ回路ＬＮＡ、受信用ミキサ回路ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑ、プログラマブルゲイン回路ＰＧＡ−Ｉ，ＰＧＡ−Ｑ、ロウパスフィルタＬＰＦＲ−Ｉ，ＬＰＦＲ−Ｑ、受信用ディジタルＰＬＬ回路ＤＰＬＬ＿ＲＸ、および分周回路ＤＩＶＮ−Ｒを備える。ここで、当該ＤＰＬＬ＿ＴＸ，ＤＰＬＬ＿ＲＸに、実施の形態１の図７で述べたような構成例が適用され、図７内のＤＣＯに、実施の形態１〜実施の形態３で述べたような構成例が適用される。
【００８２】
図１７において、送信動作時には、直交信号となる送信ベースバンド信号ＴＸＩＮ−Ｉ，ＴＸＩＮ−ＱがＬＰＦＴ−Ｉ，ＬＰＦＴ−Ｑを介して伝送され、ＶＧＡ−Ｉ，ＶＧＡ−Ｑで適宜増幅が行われたのちＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑに入力される。ＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑは、ＤＩＶＮ−Ｔから出力されるローカル信号（キャリア信号、局部発振信号）を用いて、ＶＧＡ−Ｉ，ＶＧＡ−Ｑを介して出力される送信ベースバンド信号を所定の高周波信号にアップコンバート（周波数変換）する。この際に、ＤＩＶＮ−Ｔは、ＤＰＬＬ＿ＴＸから出力される発振出力信号を適宜分周し、加えて、９０°位相が異なる２個のローカル信号を生成し、その一方をＭＩＸＴ−Ｉに、他方をＭＩＸＴ−Ｑに出力する。ＡＤＤ３は、ＭＩＸＴ−Ｉの出力とＭＩＸＴ−Ｑの出力をベクトル合成し、ＶＤＲＶは、このベクトル合成された高周波信号を所定のゲインで増幅して、送信高周波信号ＴＸＯＵＴを生成する。ＴＸＯＵＴは、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。
【００８３】
図１７において、受信動作時には、図示しないアンテナによって受信された受信高周波信号ＲＸＩＮがＬＮＡに入力され、ＬＮＡによって増幅された高周波信号がＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑに入力される。ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑは、ＤＩＶＮ−Ｒから出力されるローカル信号（キャリア信号、局部発振信号）を用いて、ＬＮＡから出力される高周波信号を所定のベースバンド信号にダウンコンバート（周波数変換）する。この際に、ＤＩＶＮ−Ｒは、ＤＰＬＬ＿ＲＸから出力される発振出力信号を適宜分周し、加えて、９０°位相が異なる２個のローカル信号を生成し、その一方をＭＩＸＲ−Ｉに、他方をＭＩＸＲ−Ｑに出力する。ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑの出力信号は、ＰＧＡ−Ｉ，ＰＧＡ−Ｑで適宜増幅が行われたのち、ＬＰＦＲ−Ｉ，ＬＰＦＲ−Ｑを介して出力される。当該出力信号は直交信号である受信ベースバンド信号ＲＸＯＵＴ−Ｉ，ＲＸＯＵＴ−Ｑとなる。
【００８４】
図１７のＲＦＩＣ２を用いると、例えば、送信動作時には、ＤＰＬＬ−ＴＸに伴い位相誤差が小さい高精度なローカル信号を生成できるため、送信高周波信号における位相誤差の低減やスペクトラムの改善等が図れる。また、受信動作時には、ＤＰＬＬ−ＲＸに伴い位相雑音が小さいローカル信号を生成できるため、ＢＥＲ（Bit Error Rate）の低減等が図れる。なお、当該ＲＦＩＣ２は、様々な位相変調または加えて振幅変調を実現できるため、所謂２Ｇ（例えばＧＳＭ規格）、３Ｇ（例えばＷ−ＣＤＭＡ（Wideband Code Division Multiple Access）規格）、３．９Ｇ（例えばＬＴＥ（Long Term Evolution）規格）といった様々な携帯電話システムに適用できる。また、勿論、携帯電話システムに限らず、無線ＬＡＮ（Local Area Network）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）システム等といった様々な無線通信システムに適用可能である。
【００８５】
図１８は、本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。図１８に示す高周波信号処理装置ＲＦＩＣ３は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ３は、ＰＬＬ制御回路ＰＬＬＣＴＬ、ディジタル制御発振回路ＤＣＯ、分周回路ＤＩＶ１，ＤＩＶ２、およびドライバ回路ＤＲＶ１，ＤＲＶ２を備える。ここで、当該ＤＣＯに、実施の形態１〜実施の形態３で述べたような構成例が適用される。ＲＦＩＣ３内の各回路は、例えば、無線通信システムにおける送信回路の一部を構成する。
【００８６】
ＰＬＬＣＴＬは、例えば、位相比較回路、ループフィルタ回路、分周回路等を含み、ＤＣＯからの発振出力信号に対して所定の分周比の分周信号を生成し、その分周信号の位相と基準発振信号ＲＥＦとの位相とが一致するようにＤＣＯの発振周波数を制御する。また、ＰＬＬＣＴＬは、位相変調用コードＤＡＴ−ＰＭが入力され、当該コードに基づいて変調を行う。具体的には、ＤＣＯに対して直接変調を行ったり、または図１６で述べたような２ポイント変調を行う。例えば、変調指数が０．５のＦＳＫ（frequency shift keying）を行うことで、ＭＳＫ（Minimum Shift Keying）変調が可能になることが知られており、これにガウスフィルタを組み合わせることで、ＧＳＭ規格等で用いられるＧＭＳＫ変調が可能となる。
【００８７】
ＤＩＶ１は、このようなＤＣＯの発振出力信号を例えば１／２分周し、ＤＲＶ１は、ＤＩＶ１の出力を受けて送信高周波信号ＴＸＯＵＴ１を出力する。ＴＸＯＵＴ１は、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。ＴＸＯＵＴ１は、例えば、１８５０ＭＨｚ〜１９１０ＭＨｚの送信周波数帯と１９３０ＭＨｚ〜１９９０ＭＨｚの受信周波数帯を持つＰＣＳ（Personal Communications Service）規格や、１７１０ＭＨｚ〜１７８５ＭＨｚの送信周波数帯と１８０５ＭＨｚ〜１８８０ＭＨｚの受信周波数帯を持つＤＣＳ（Digital Cellular System）規格の信号である。なお、ＰＣＳ規格やＤＣＳ規格は、ＧＳＭ規格のハイバンド等とも呼ばれる。
【００８８】
ＤＩＶ２は、ＤＩＶ１の出力信号を更に例えば１／２分周し、ＤＲＶ２は、ＤＩＶ２の出力を受けて送信高周波信号ＴＸＯＵＴ２を出力する。ＴＸＯＵＴ２は、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。ＴＸＯＵＴ２は、例えば、８２４ＭＨｚ〜８４９ＭＨｚの送信周波数帯と８６９ＭＨｚ〜８９４ＭＨｚの受信周波数帯を持つＧＳＭ８５０規格や、８８０ＭＨｚ〜９１５ＭＨｚの送信周波数帯と９２５ＭＨｚ〜９６０ＭＨｚの受信周波数帯を持つＧＳＭ９００規格の信号である。なお、ＤＲＶ１とＤＲＶ２は、通信モードの設定に応じていずれか一方が活性化される。図１８のＲＦＩＣ３を用いると、ＤＣＯにおけるＤＮＬの低減に伴い位相誤差が小さい高精度な発振出力信号を生成できる。その結果、図示しないアンテナを介してスペクトラムの劣化が少なく、高精度な変調精度（高いＥＶＭ特性）を持つ高周波信号が送出可能になる。
【００８９】
図１９は、本発明の実施の形態４による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。図１９に示す高周波信号処理装置ＲＦＩＣ４は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ４は、図１８のＲＦＩＣ３に対して２個の振幅変調用ミキサ回路ＭＩＸ−ＨＡ，ＭＩＸ−ＬＡが加わった構成となっている。これ以外の構成に関しては、図１８と同様であるため詳細な説明は省略する。ＭＩＸ−ＨＡは、ＤＲＶ１の入出力と並列に設けられ、ＤＩＶ１の出力を振幅変調用コードＤＡＴ−ＡＭで振幅変調し、ＴＸＯＵＴ１として出力する。同様に、ＭＩＸ−ＬＡは、ＤＲＶ２の入出力と並列に設けられ、ＤＩＶ２の出力をＤＡＴ−ＡＭで振幅変調し、ＴＸＯＵＴ２として出力する。
【００９０】
ＤＲＶ１，ＭＩＸ−ＨＡ，ＤＲＶ２，ＭＩＸ−ＬＡは、いずれか１個が活性化される。ＤＲＶ１が活性化された場合には、ＴＸＯＵＴ１として前述したようなＰＣＳ規格やＤＣＳ規格の信号が出力され、ＤＲＶ２が活性化された場合には、ＴＸＯＵＴ２として前述したようなＧＳＭ８５０規格やＧＳＭ９００規格の信号が出力される。一方、ＭＩＸ−ＨＡが活性化された場合には、ＴＸＯＵＴ１としてＰＣＳ規格やＤＣＳ規格のＥＤＧＥ（Enhanced Data rates for GSM Evolutions）モードの信号が出力され、ＭＩＸ−ＬＡが活性化された場合には、ＴＸＯＵＴ２としてＧＳＭ８５０規格やＧＳＭ９００規格のＥＤＧＥモードの信号が出力される。ＥＤＧＥモードでは、包括線変動が生じないＧＭＳＫ変調とは異なり包括線変動が生じる８ＰＳＫ（Phase Shift Keying）変調等が用いられるため、ＭＩＸ−ＨＡ，ＭＩＸ−ＬＡによる振幅制御が必要となる。
【００９１】
以上のように、本実施の形態４による高周波信号処理装置を用いることで、発振周波数の設定精度に加えて、変調精度や復調精度の向上が図れるため、代表的には、送信信号・受信信号の信号品質を向上させることが可能になる。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、本実施の形態によるディジタル制御発振回路を無線通信システムに適用したが、場合によっては有線の通信システムに適用することも可能である。
【符号の説明】
【００９３】
ＡＤＤ 合成回路
ＡＭＰＢＫ アンプ回路ブロック
ＡＭＰＭ，ＡＭＰＰ アンプ回路
ＡＲ 領域
ＢＦ バッファ回路
ＢＩＴ オン・オフ制御線（オン・オフ制御信号）
ＢＩＴＮＤ オン・オフ制御ノード
ＣＡ，ＣＩ，ＣＦ 容量素子
ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ 容量バンク
ＣＩＵ 単位容量ユニット
ＣＯＤＥ ディジタルコード
ＣＯＸ ゲート絶縁膜
ＣＰ 寄生容量
ＣＴ コンタクト層
ＤＡＴ−ＡＭ 振幅変調用コード
ＤＡＴ−ＤＩＶＮ 分周比設定コード
ＤＡＴ−ＰＭ 位相変調用コード
ＤＣＯ ディジタル制御発振回路
ＤＥＣ デコーダ回路
ＤＦ 拡散層
ＤＩＶ，ＤＩＶＮ 分周回路
ＤＬＰＦ ディジタルロウパスフィルタ
ＤＰＬＬ ディジタルＰＬＬ回路
ＤＲＶ ドライバ回路
ＦＤＩＶ 分周発振信号
ＧＮＤ 接地電源電圧
ＧＳ シールド部
ＧＴ ゲート層
ＩＯＬ ロジック制御回路
ＩＳＬ 絶縁膜
ＬＮＡ ロウノイズアンプ回路
ＬＰ，ＬＭ コイル素子
ＬＰＦＴ，ＬＰＦＲ ロウパスフィルタ
Ｍ メタル配線層
ＭＩＸ 振幅変調用ミキサ回路
ＭＩＸＲ 受信用ミキサ回路
ＭＩＸＴ 送信用ミキサ回路
ＭＭＤ マルチモジュラス周波数分周回路
ＯｓｃＰ，ＯｓｃＭ 発振出力ノード
ＰＧＡ プログラマブルゲイン回路
ＰＬＬＣＴＬ ＰＬＬ制御回路
ＰＬＬＯＵＴ 発振出力信号
ＲＥＦ 基準発振信号
ＲＦＩＣ 高周波信号処理装置
ＲＸＩＮ 受信高周波信号
ＳＤＤＣＯ ＤＣＯ用シグマデルタ変調回路
ＳＤＭ シグマデルタ変調回路
ＳＵＢ 半導体基板
ＳＷＡ，ＳＷＩ，ＳＷＦ スイッチ
ＴＤＣ 時間差検出回路
ＴＸＩＮ 送信ベースバンド信号
ＴＸＯＵＴ 送信高周波信号
Ｖ 固定電圧
ＶＤＤ 電源電圧
ＶＤＲＶ 可変ドライバ回路
ＶＧＡ 可変増幅回路
Ｗ＿ＡＢＳ 自動バンド制御信号
Ｗ＿ＦＲＡＣ 分数容量値制御信号
Ｗ＿ＩＮＴ 整数容量値制御信号
【特許請求の範囲】
【請求項１】
相補の発振出力信号が出力される第１及び第２発振出力ノードと、
前記第１発振出力ノードと前記第２発振出力ノードとの間に結合されるコイル素子と、
前記第１発振出力ノードと前記第２発振出力ノードとの間に並列に結合される複数の容量ユニットと、
前記第１発振出力ノードと前記第２発振出力ノードとの間に負性抵抗を生成する負性抵抗生成回路と、
前記複数の容量ユニットを制御する制御回路とを備え、
前記複数の容量ユニットのそれぞれは、
容量素子と、
前記容量素子を、発振周波数の設定パラメータとして前記第１及び第２発振出力ノードに結合するか否かを選択する制御ノードとを備え、
前記制御回路は、複数の制御線を介して前記複数の容量ユニット内の各制御ノードを駆動し、
前記複数の制御線と前記第１及び第２発振出力ノードとの間には、前記複数の制御線と前記第１及び第２発振出力ノードとの間が実効的にシールドされるように第１シールド層が配置されることを特徴とするディジタル制御発振装置。
【請求項２】
請求項１記載のディジタル制御発振装置において、
前記第１シールド層の一部は、断面上で、前記複数の制御線の周りを全て囲むように配置されることを特徴とするディジタル制御発振装置。
【請求項３】
請求項２記載のディジタル制御発振装置において、
前記複数の制御線は、第１制御線と第２制御線を含み、
前記第１制御線は、前記複数の容量ユニットのうちの２のＮ（Ｎは０以上の整数）乗個の容量ユニットの前記制御ノードに結合され、
前記第２制御線は、前記複数の容量ユニットのうちの２のＭ（Ｍは０以上の整数）乗個の容量ユニットの前記制御ノードに結合され、
前記制御回路は、
前記第１制御線を駆動する第１バッファ回路と、
前記第２制御線を駆動する第２バッファ回路とを備え、
前記第２バッファ回路の駆動能力は、前記第１バッファ回路の駆動能力を基準として、２の(Ｍ−Ｎ)乗倍となっていることを特徴とするディジタル制御発振装置。
【請求項４】
請求項３記載のディジタル制御発振装置において、さらに、
前記相補の発振出力信号を分周し、分周発振信号を出力する分周回路と、
予め入力された基準発振信号の位相と前記分周発振信号の位相を比較し、当該比較結果を第１ディジタルコードとして出力する位相差検出回路と、
前記第１ディジタルコードを対象に平均化処理を行い、第２ディジタルコードを出力するディジタルフィルタと、
前記分周回路に分周比を設定すると共に、当該分周比を時系列的に変化させるシグマデルタ変調回路とを備え、
前記制御回路は、前記第２ディジタルコードの大きさに応じて前記複数の容量ユニット内の各制御ノードを駆動することを特徴とするディジタル制御発振装置。
【請求項５】
請求項１記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、第１電源で動作し、
前記制御回路は、前記第１電源と異なる第２電源で動作し、
前記第１シールド層には、前記第２電源が供給されることを特徴とするディジタル制御発振装置。
【請求項６】
請求項１記載のディジタル制御発振装置において、さらに、
前記制御回路と前記第１及び第２発振出力ノードとの間には、前記制御回路と前記第１及び第２発振出力ノードとの間が実効的にシールドされるように第２シールド層が配置されることを特徴とするディジタル制御発振装置。
【請求項７】
請求項１記載のディジタル制御発振装置において、
前記複数の容量ユニットのそれぞれは、
一端が前記第１発振出力ノードに結合される第１容量素子と、
一端が前記第２発振出力ノードに結合される第２容量素子と、
前記第１容量素子の他端と前記第２容量素子の他端に結合され、前記制御ノードによってオン・オフが制御される第１スイッチと、
前記第１容量素子の他端と電源ノードの間に結合され、前記制御ノードによってオン・オフが制御される第２スイッチと、
前記第２容量素子の他端と前記電源ノードの間に結合され、前記制御ノードによってオン・オフが制御される第３スイッチとを備えることを特徴とするディジタル制御発振装置。
【請求項８】
略リング状に形成され、第１軸を基準に対称に配置され、中点が交流的に接地されることで中点を基準として一方の側に第１コイル素子を、他方の側に第２コイル素子をそれぞれ実現するコイル用メタル配線と、
前記コイル用メタル配線の前記第１コイル素子側から分岐し、前記第１軸と直交する第２軸に沿って延伸するＫ（Ｋは１以上の整数）本の第１発振出力ノード用メタル配線と、
前記コイル用メタル配線の前記第２コイル素子側から分岐し、前記第２軸に沿って延伸するＫ本の第２発振出力ノード用メタル配線と、
前記略リング状の形状を持つ前記コイル用メタル配線のリング内に形成され、マトリックス状に配置される複数の第１容量ユニットを含む第１容量バンクと、
前記コイル用メタル配線の前記リング内に形成され、前記複数の第１容量ユニットを制御する第１制御回路と、
前記コイル用メタル配線の前記リング内に形成され、前記Ｋ本の第１発振出力ノード用メタル配線と前記Ｋ本の第２発振出力ノード用メタル配線との間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の第１容量ユニットのそれぞれは、
第１容量素子と、
前記第１容量素子を、発振周波数の設定パラメータとして前記Ｋ本の第１発振出力ノード用メタル配線と前記Ｋ本の第２発振出力ノード用メタル配線に結合するか否かを選択する制御ノードとを備え、
前記第１制御回路は、複数の制御用メタル配線を介して前記複数の第１容量ユニット内の各制御ノードを駆動し、
前記複数の制御用メタル配線と、前記Ｋ本の第１発振出力ノード用メタル配線、前記Ｋ本の第２発振出力ノード用メタル配線、および前記コイル用メタル配線との間には、前記複数の制御用メタル配線と、前記Ｋ本の第１発振出力ノード用メタル配線、前記Ｋ本の第２発振出力ノード用メタル配線、および前記コイル用メタル配線との間が実効的にシールドされるように第１シールド層が配置されることを特徴とするディジタル制御発振装置。
【請求項９】
請求項８記載のディジタル制御発振装置において、
前記複数の制御用メタル配線は、前記マトリックス状に配置される前記複数の第１容量ユニットの合間の領域に配置され、
前記第１シールド層は、前記合間の領域を断面で見た場合に、
前記複数の制御用メタル配線の上層に配置される第１シールド用メタル配線と、
前記複数の制御用メタル配線の下層に配置される第２シールド用メタル配線と、
前記複数の制御用メタル配線の左右に配置され、前記第１シールド用メタル配線と前記第２シールド用メタル配線とを接続する複数のコンタクト層ならびに単数又は複数の第３シールド用メタル配線とを有することを特徴とするディジタル制御発振装置。
【請求項１０】
請求項９記載のディジタル制御発振装置において、
前記複数の制御用メタル配線は、第１制御用メタル配線と第２制御用メタル配線を含み、
前記第１制御用メタル配線は、前記複数の第１容量ユニットのうちの２のＮ（Ｎは０以上の整数）乗個の第１容量ユニットにおける前記制御ノードに結合され、
前記第２制御用メタル配線は、前記複数の第１容量ユニットのうちの２のＭ（Ｍは０以上の整数）乗個の第１容量ユニットにおける前記制御ノードに結合され、
前記第１制御回路は、
前記第１制御用メタル配線を駆動する第１バッファ回路と、
前記第２制御用メタル配線を駆動する第２バッファ回路とを備え、
前記第２バッファ回路の駆動能力は、前記第１バッファ回路の駆動能力を基準として、２の(Ｍ−Ｎ)乗倍となっていることを特徴とするディジタル制御発振装置。
【請求項１１】
請求項８記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、第１電源で動作し、
前記第１制御回路は、前記第１電源と異なる第２電源で動作し、
前記第１シールド層には、前記第２電源が供給されることを特徴とするディジタル制御発振装置。
【請求項１２】
請求項８記載のディジタル制御発振装置において、さらに、
前記第１制御回路と、前記Ｋ本の第１発振出力ノード用メタル配線、前記Ｋ本の第２発振出力ノード用メタル配線、および前記コイル用メタル配線との間には、前記第１制御回路と、前記Ｋ本の第１発振出力ノード用メタル配線、前記Ｋ本の第２発振出力ノード用メタル配線、および前記コイル用メタル配線との間が実効的にシールドされるように第２シールド層が配置されることを特徴とするディジタル制御発振装置。
【請求項１３】
請求項１２記載のディジタル制御発振装置において、
前記第１制御回路は、断面上で第Ｉ（Ｉは１以上の整数）メタル配線層以下によって形成され、
前記コイル用メタル配線、前記Ｋ本の第１発振出力ノード用メタル配線および前記Ｋ本の第２発振出力ノード用メタル配線は、断面上で第Ｊメタル配線層以上によって形成され、
前記第Ｊメタル配線層は、前記第Ｉメタル配線層よりも２層以上、上層であり、
前記第２シールド層は、平面上で前記第１制御回路の形成領域を包含する領域で、かつ断面上で前記第Ｉメタル配線層よりも上層に位置し、前記第Ｊメタル配線層よりも下層に位置するメタル配線層によって形成されることを特徴とするディジタル制御発振装置。
【請求項１４】
請求項８記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、前記コイル用メタル配線の前記リング内で略中心部分に配置されることを特徴とするディジタル制御発振装置。
【請求項１５】
第１ディジタル制御発振回路と、
前記第１ディジタル制御発振回路を用いてベースバンド信号のアップコンバートを行う周波数変換回路とを備え、
前記第１ディジタル制御発振回路は、
相補の発振出力信号が出力される第１及び第２発振出力ノードと、
前記第１発振出力ノードと前記第２発振出力ノードとの間に結合されるコイル素子と、
前記第１発振出力ノードと前記第２発振出力ノードとの間に並列に結合される複数の容量ユニットと、
前記第１発振出力ノードと前記第２発振出力ノードとの間に負性抵抗を生成する負性抵抗生成回路と、
前記複数の容量ユニットを制御する制御回路とを備え、
前記複数の容量ユニットのそれぞれは、
容量素子と、
前記容量素子を、発振周波数の設定パラメータとして前記第１及び第２発振出力ノードに結合するか否かを選択する制御ノードとを備え、
前記制御回路は、複数の制御線を介して前記複数の容量ユニット内の各制御ノードを駆動し、
前記複数の制御線と前記第１及び第２発振出力ノードとの間には、前記複数の制御線と前記第１及び第２発振出力ノードとの間が実効的にシールドされるように第１シールド層が配置されることを特徴とする高周波信号処理装置。
【請求項１６】
請求項１５記載の高周波信号処理装置において、
前記第１シールド層の一部は、断面上で、前記複数の制御線の周りを全て囲むように配置されることを特徴とする高周波信号処理装置。
【請求項１７】
請求項１６記載の高周波信号処理装置において、
前記複数の制御線は、第１制御線と第２制御線を含み、
前記第１制御線は、前記複数の容量ユニットのうちの２のＮ（Ｎは０以上の整数）乗個の容量ユニットの前記制御ノードに結合され、
前記第２制御線は、前記複数の容量ユニットのうちの２のＭ（Ｍは０以上の整数）乗個の容量ユニットの前記制御ノードに結合され、
前記制御回路は、
前記第１制御線を駆動する第１バッファ回路と、
前記第２制御線を駆動する第２バッファ回路とを備え、
前記第２バッファ回路の駆動能力は、前記第１バッファ回路の駆動能力を基準として、２の(Ｍ−Ｎ)乗倍となっていることを特徴とする高周波信号処理装置。
【請求項１】
相補の発振出力信号が出力される第１及び第２発振出力ノードと、
前記第１発振出力ノードと前記第２発振出力ノードとの間に結合されるコイル素子と、
前記第１発振出力ノードと前記第２発振出力ノードとの間に並列に結合される複数の容量ユニットと、
前記第１発振出力ノードと前記第２発振出力ノードとの間に負性抵抗を生成する負性抵抗生成回路と、
前記複数の容量ユニットを制御する制御回路とを備え、
前記複数の容量ユニットのそれぞれは、
容量素子と、
前記容量素子を、発振周波数の設定パラメータとして前記第１及び第２発振出力ノードに結合するか否かを選択する制御ノードとを備え、
前記制御回路は、複数の制御線を介して前記複数の容量ユニット内の各制御ノードを駆動し、
前記複数の制御線と前記第１及び第２発振出力ノードとの間には、前記複数の制御線と前記第１及び第２発振出力ノードとの間が実効的にシールドされるように第１シールド層が配置されることを特徴とするディジタル制御発振装置。
【請求項２】
請求項１記載のディジタル制御発振装置において、
前記第１シールド層の一部は、断面上で、前記複数の制御線の周りを全て囲むように配置されることを特徴とするディジタル制御発振装置。
【請求項３】
請求項２記載のディジタル制御発振装置において、
前記複数の制御線は、第１制御線と第２制御線を含み、
前記第１制御線は、前記複数の容量ユニットのうちの２のＮ（Ｎは０以上の整数）乗個の容量ユニットの前記制御ノードに結合され、
前記第２制御線は、前記複数の容量ユニットのうちの２のＭ（Ｍは０以上の整数）乗個の容量ユニットの前記制御ノードに結合され、
前記制御回路は、
前記第１制御線を駆動する第１バッファ回路と、
前記第２制御線を駆動する第２バッファ回路とを備え、
前記第２バッファ回路の駆動能力は、前記第１バッファ回路の駆動能力を基準として、２の(Ｍ−Ｎ)乗倍となっていることを特徴とするディジタル制御発振装置。
【請求項４】
請求項３記載のディジタル制御発振装置において、さらに、
前記相補の発振出力信号を分周し、分周発振信号を出力する分周回路と、
予め入力された基準発振信号の位相と前記分周発振信号の位相を比較し、当該比較結果を第１ディジタルコードとして出力する位相差検出回路と、
前記第１ディジタルコードを対象に平均化処理を行い、第２ディジタルコードを出力するディジタルフィルタと、
前記分周回路に分周比を設定すると共に、当該分周比を時系列的に変化させるシグマデルタ変調回路とを備え、
前記制御回路は、前記第２ディジタルコードの大きさに応じて前記複数の容量ユニット内の各制御ノードを駆動することを特徴とするディジタル制御発振装置。
【請求項５】
請求項１記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、第１電源で動作し、
前記制御回路は、前記第１電源と異なる第２電源で動作し、
前記第１シールド層には、前記第２電源が供給されることを特徴とするディジタル制御発振装置。
【請求項６】
請求項１記載のディジタル制御発振装置において、さらに、
前記制御回路と前記第１及び第２発振出力ノードとの間には、前記制御回路と前記第１及び第２発振出力ノードとの間が実効的にシールドされるように第２シールド層が配置されることを特徴とするディジタル制御発振装置。
【請求項７】
請求項１記載のディジタル制御発振装置において、
前記複数の容量ユニットのそれぞれは、
一端が前記第１発振出力ノードに結合される第１容量素子と、
一端が前記第２発振出力ノードに結合される第２容量素子と、
前記第１容量素子の他端と前記第２容量素子の他端に結合され、前記制御ノードによってオン・オフが制御される第１スイッチと、
前記第１容量素子の他端と電源ノードの間に結合され、前記制御ノードによってオン・オフが制御される第２スイッチと、
前記第２容量素子の他端と前記電源ノードの間に結合され、前記制御ノードによってオン・オフが制御される第３スイッチとを備えることを特徴とするディジタル制御発振装置。
【請求項８】
略リング状に形成され、第１軸を基準に対称に配置され、中点が交流的に接地されることで中点を基準として一方の側に第１コイル素子を、他方の側に第２コイル素子をそれぞれ実現するコイル用メタル配線と、
前記コイル用メタル配線の前記第１コイル素子側から分岐し、前記第１軸と直交する第２軸に沿って延伸するＫ（Ｋは１以上の整数）本の第１発振出力ノード用メタル配線と、
前記コイル用メタル配線の前記第２コイル素子側から分岐し、前記第２軸に沿って延伸するＫ本の第２発振出力ノード用メタル配線と、
前記略リング状の形状を持つ前記コイル用メタル配線のリング内に形成され、マトリックス状に配置される複数の第１容量ユニットを含む第１容量バンクと、
前記コイル用メタル配線の前記リング内に形成され、前記複数の第１容量ユニットを制御する第１制御回路と、
前記コイル用メタル配線の前記リング内に形成され、前記Ｋ本の第１発振出力ノード用メタル配線と前記Ｋ本の第２発振出力ノード用メタル配線との間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の第１容量ユニットのそれぞれは、
第１容量素子と、
前記第１容量素子を、発振周波数の設定パラメータとして前記Ｋ本の第１発振出力ノード用メタル配線と前記Ｋ本の第２発振出力ノード用メタル配線に結合するか否かを選択する制御ノードとを備え、
前記第１制御回路は、複数の制御用メタル配線を介して前記複数の第１容量ユニット内の各制御ノードを駆動し、
前記複数の制御用メタル配線と、前記Ｋ本の第１発振出力ノード用メタル配線、前記Ｋ本の第２発振出力ノード用メタル配線、および前記コイル用メタル配線との間には、前記複数の制御用メタル配線と、前記Ｋ本の第１発振出力ノード用メタル配線、前記Ｋ本の第２発振出力ノード用メタル配線、および前記コイル用メタル配線との間が実効的にシールドされるように第１シールド層が配置されることを特徴とするディジタル制御発振装置。
【請求項９】
請求項８記載のディジタル制御発振装置において、
前記複数の制御用メタル配線は、前記マトリックス状に配置される前記複数の第１容量ユニットの合間の領域に配置され、
前記第１シールド層は、前記合間の領域を断面で見た場合に、
前記複数の制御用メタル配線の上層に配置される第１シールド用メタル配線と、
前記複数の制御用メタル配線の下層に配置される第２シールド用メタル配線と、
前記複数の制御用メタル配線の左右に配置され、前記第１シールド用メタル配線と前記第２シールド用メタル配線とを接続する複数のコンタクト層ならびに単数又は複数の第３シールド用メタル配線とを有することを特徴とするディジタル制御発振装置。
【請求項１０】
請求項９記載のディジタル制御発振装置において、
前記複数の制御用メタル配線は、第１制御用メタル配線と第２制御用メタル配線を含み、
前記第１制御用メタル配線は、前記複数の第１容量ユニットのうちの２のＮ（Ｎは０以上の整数）乗個の第１容量ユニットにおける前記制御ノードに結合され、
前記第２制御用メタル配線は、前記複数の第１容量ユニットのうちの２のＭ（Ｍは０以上の整数）乗個の第１容量ユニットにおける前記制御ノードに結合され、
前記第１制御回路は、
前記第１制御用メタル配線を駆動する第１バッファ回路と、
前記第２制御用メタル配線を駆動する第２バッファ回路とを備え、
前記第２バッファ回路の駆動能力は、前記第１バッファ回路の駆動能力を基準として、２の(Ｍ−Ｎ)乗倍となっていることを特徴とするディジタル制御発振装置。
【請求項１１】
請求項８記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、第１電源で動作し、
前記第１制御回路は、前記第１電源と異なる第２電源で動作し、
前記第１シールド層には、前記第２電源が供給されることを特徴とするディジタル制御発振装置。
【請求項１２】
請求項８記載のディジタル制御発振装置において、さらに、
前記第１制御回路と、前記Ｋ本の第１発振出力ノード用メタル配線、前記Ｋ本の第２発振出力ノード用メタル配線、および前記コイル用メタル配線との間には、前記第１制御回路と、前記Ｋ本の第１発振出力ノード用メタル配線、前記Ｋ本の第２発振出力ノード用メタル配線、および前記コイル用メタル配線との間が実効的にシールドされるように第２シールド層が配置されることを特徴とするディジタル制御発振装置。
【請求項１３】
請求項１２記載のディジタル制御発振装置において、
前記第１制御回路は、断面上で第Ｉ（Ｉは１以上の整数）メタル配線層以下によって形成され、
前記コイル用メタル配線、前記Ｋ本の第１発振出力ノード用メタル配線および前記Ｋ本の第２発振出力ノード用メタル配線は、断面上で第Ｊメタル配線層以上によって形成され、
前記第Ｊメタル配線層は、前記第Ｉメタル配線層よりも２層以上、上層であり、
前記第２シールド層は、平面上で前記第１制御回路の形成領域を包含する領域で、かつ断面上で前記第Ｉメタル配線層よりも上層に位置し、前記第Ｊメタル配線層よりも下層に位置するメタル配線層によって形成されることを特徴とするディジタル制御発振装置。
【請求項１４】
請求項８記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、前記コイル用メタル配線の前記リング内で略中心部分に配置されることを特徴とするディジタル制御発振装置。
【請求項１５】
第１ディジタル制御発振回路と、
前記第１ディジタル制御発振回路を用いてベースバンド信号のアップコンバートを行う周波数変換回路とを備え、
前記第１ディジタル制御発振回路は、
相補の発振出力信号が出力される第１及び第２発振出力ノードと、
前記第１発振出力ノードと前記第２発振出力ノードとの間に結合されるコイル素子と、
前記第１発振出力ノードと前記第２発振出力ノードとの間に並列に結合される複数の容量ユニットと、
前記第１発振出力ノードと前記第２発振出力ノードとの間に負性抵抗を生成する負性抵抗生成回路と、
前記複数の容量ユニットを制御する制御回路とを備え、
前記複数の容量ユニットのそれぞれは、
容量素子と、
前記容量素子を、発振周波数の設定パラメータとして前記第１及び第２発振出力ノードに結合するか否かを選択する制御ノードとを備え、
前記制御回路は、複数の制御線を介して前記複数の容量ユニット内の各制御ノードを駆動し、
前記複数の制御線と前記第１及び第２発振出力ノードとの間には、前記複数の制御線と前記第１及び第２発振出力ノードとの間が実効的にシールドされるように第１シールド層が配置されることを特徴とする高周波信号処理装置。
【請求項１６】
請求項１５記載の高周波信号処理装置において、
前記第１シールド層の一部は、断面上で、前記複数の制御線の周りを全て囲むように配置されることを特徴とする高周波信号処理装置。
【請求項１７】
請求項１６記載の高周波信号処理装置において、
前記複数の制御線は、第１制御線と第２制御線を含み、
前記第１制御線は、前記複数の容量ユニットのうちの２のＮ（Ｎは０以上の整数）乗個の容量ユニットの前記制御ノードに結合され、
前記第２制御線は、前記複数の容量ユニットのうちの２のＭ（Ｍは０以上の整数）乗個の容量ユニットの前記制御ノードに結合され、
前記制御回路は、
前記第１制御線を駆動する第１バッファ回路と、
前記第２制御線を駆動する第２バッファ回路とを備え、
前記第２バッファ回路の駆動能力は、前記第１バッファ回路の駆動能力を基準として、２の(Ｍ−Ｎ)乗倍となっていることを特徴とする高周波信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−８９９８６（Ｐ２０１３−８９９８６Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２５５９８（Ｐ２０１１−２２５５９８）
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３１１００５８８４）ルネサスモバイル株式会社 (11)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３１１００５８８４）ルネサスモバイル株式会社 (11)
【Ｆターム（参考）】
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