ディジタル制御発振装置および高周波信号処理装置
【課題】発振周波数遠方の雑音を低減することが可能なディジタル制御発振装置、ならびに高周波信号処理装置を提供する。
【解決手段】例えば、複数の単位容量ユニットＣＩＵ［１］〜ＣＩＵ［ｋ］を用いて分数容量を実現する。ＣＩＵ［１］では、容量素子ＣＦＸｐ［１］，ＣＦＸｍ［１］の一端がそれぞれ発振出力ノードＯｓｃＰ，ＯｓｃＭに接続される。一方、ＣＩＵ［２］〜ＣＩＵ［ｋ］では、容量素子ＣＦＸｐ（［２］〜［ｋ］），ＣＦＸｍ（［２］〜［ｋ］）の一端が固定電圧Ｖ６に接続される。ＣＩＵ［１］〜ＣＩＵ［ｋ］の一方の容量素子の他端は共通接続され（ＳＷＦＤ）、他方の容量素子の他端も共通接続される（ＳＷＦＳ）。そして、ＣＩＵ［１］〜ＣＩＵ［ｋ］内の各スイッチ（ＳＷＦ１〜ＳＷＦ３）のオン・オフは共通に制御される。
【解決手段】例えば、複数の単位容量ユニットＣＩＵ［１］〜ＣＩＵ［ｋ］を用いて分数容量を実現する。ＣＩＵ［１］では、容量素子ＣＦＸｐ［１］，ＣＦＸｍ［１］の一端がそれぞれ発振出力ノードＯｓｃＰ，ＯｓｃＭに接続される。一方、ＣＩＵ［２］〜ＣＩＵ［ｋ］では、容量素子ＣＦＸｐ（［２］〜［ｋ］），ＣＦＸｍ（［２］〜［ｋ］）の一端が固定電圧Ｖ６に接続される。ＣＩＵ［１］〜ＣＩＵ［ｋ］の一方の容量素子の他端は共通接続され（ＳＷＦＤ）、他方の容量素子の他端も共通接続される（ＳＷＦＳ）。そして、ＣＩＵ［１］〜ＣＩＵ［ｋ］内の各スイッチ（ＳＷＦ１〜ＳＷＦ３）のオン・オフは共通に制御される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル制御発振装置および高周波信号処理装置に関し、特に、無線通信システム用のＤＣＯ（Digitally controlled oscillator）回路、ＤＣＯ回路を含むＰＬＬ（Phase Locked Loop）回路、ならびにＰＬＬ回路を含む無線通信用高周波信号処理装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、非特許文献１には、シグマデルタ変調回路を用いて分数容量を実現する方式が示されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Robert Bogdan Staszewski、他３名、“Digitally controlled oscillator (DCO)-based architecture for RF frequency synthesis in a deep-submicrometer CMOS process”、IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing、VOL.50、NO.11、p.815-828、２００３年１１月
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、携帯電話機を代表とする無線通信システムには、主にベースバンド信号と高周波信号との間の周波数変換を担う高周波信号処理装置が備わっている。このような高周波信号処理装置は、例えば、ＰＬＬ回路やミキサ回路等を備え、ＰＬＬ回路によって生成した送信用／受信用のキャリア信号（ローカル信号、局部発振信号）をミキサ回路に入力することで周波数変換を行う。こうした中、従来において広く用いられていたアナログＰＬＬ回路を、ディジタル回路で構成されるディジタルＰＬＬ回路に置き換える技術が注目されている。ディジタルＰＬＬ回路は、ＡＤＰＬＬ（All Digital Phase Locked Loop）等とも呼ばれる。ディジタルＰＬＬ回路を用いると、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスによる微細化技術を享受できるため、その進歩に伴い小面積化、低電源電圧化、高性能化（高速化）等が図れる。
【０００５】
図２０は、本発明の前提として検討したディジタル制御発振装置において、その概略構成例を示すブロック図である。図２０に示すディジタル制御発振装置ＤＰＬＬｃは、時間差検出回路ＴＤＣ、ディジタルロウパスフィルタＤＬＰＦ、ディジタル制御発振回路ＤＣＯｃ、マルチモジュラス周波数分周回路ＭＭＤ、シグマデルタ変調回路ＳＤＭ、ならびにＤＣＯ用シグマデルタ変調回路ＳＤＤＣＯを備えている。ＤＣＯｃから出力された発振出力信号ＰＬＬＯＵＴは、ＭＭＤによって分周され、ＴＤＣは、当該分周発振信号ＦＤＩＶと基準発振信号ＲＥＦとの時間差（位相差）を検出する。ＤＬＰＦは、ＴＤＣの検出結果を平滑化し、その結果に基づく整数容量値制御信号Ｗ＿ＩＮＴをＤＣＯｃに出力する。また、ＤＬＰＦの出力は、ＳＤＤＣＯを介して、分数容量値制御信号Ｗ＿ＦＲＡＣとしてＤＣＯｃに入力される。
【０００６】
ＳＤＭは、分周比設定コードＤＡＴ−ＤＩＶＮに基づいて、ＭＭＤに分周比を設定すると共に、当該分周比を時系列的に可変制御することで小数部分を含んだ分周比を設定する。この分周比の変化は、ＴＤＣ、ＤＬＰＦを介して整数容量値制御信号Ｗ＿ＩＮＴに反映される。ＤＣＯｃは、例えば無線通信システム用等の場合、図示は省略するが、通常、ＬＣ共振型で構成され、このＣ（容量）の値（具体的には発振ノードに接続する容量の個数）を順次制御することで発振周波数の制御を行う。この際の容量の個数は、Ｗ＿ＩＮＴによって定められ、この場合の発振周波数の設定分解能は、容量１個分の変化量に依存して定められる。
【０００７】
しかしながら、容量１個分の変化量では、所望の発振周波数の設定分解能が得られない場合がある。すなわち、ＳＤＭがＭＭＤに対して設定した小数部分を含んだ分周比を高精度に実現できない場合がある。そこで、ＳＤＤＣＯは、ＭＭＤの出力ならびにＤＬＰＦの出力を受けて、等価的に容量１個分よりも小さい容量の変化量を実現できるように、Ｗ＿ＦＲＡＣを用いてＤＣＯｃを制御する。具体的には、例えば、Ｗ＿ＩＮＴに応じて１個の容量を発振ノードに接続する（便宜上オンと呼ぶ）期間をＴｏｎとすると、Ｗ＿ＦＲＡＣによって、当該１個の容量を例えば（Ｔｏｎ／８）の期間でオンに駆動する。その結果、等価的に、１／８個の容量が実現できることになる。なお、ＳＤＤＣＯは、実際には、この容量をオンに制御するタイミングを適宜可変制御する。
【０００８】
このように、ＤＣＯ用シグマデルタ変調回路ＳＤＤＣＯを用いると、発振周波数の設定分解能を向上（ＤＣＯ利得を低減）させることが可能になる。シグマデルタ変調回路は、広く知られているようにオーバーサンプリングやノイズシェービングによって発振周波数近傍の雑音特性を抑制している。ただし、その代わりに遠方の雑音特性が劣化する（発振周波数を基準にオフセット周波数の高い方の雑音が増加する）ことになる。したがって、例えば、図２０のようなＤＰＬＬｃをＦＤＤ（Frequency Division Duplex）方式の無線通信システムの送信部に適用した場合、前述した発振周波数遠方の雑音が、送信帯域から所定の周波数離れた受信帯域に影響を及ぼす恐れがある。
【０００９】
これを回避するためには、例えば、シグマデルタ変調回路のサンプリング周波数を高くすることが考えられる。この場合、消費電力や面積が増大する恐れがある。また、送信部にＳＡＷ（Surface Acoustic Wave）フィルタを設け、これによって発振周波数遠方の雑音を抑制することが考えられる。ただし、ＳＡＷフィルタは、通常、単体の外部部品となるため、無線通信システムにおけるコストの低減や小型化が困難となる恐れがある。
【００１０】
そこで、本発明の目的の一つは、発振周波数遠方の雑音を低減することが可能なディジタル制御発振装置、ならびに高周波信号処理装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１２】
本実施の形態によるディジタル制御発振装置は、相補の発振出力信号が出力される第１及び第２発振出力ノードと、コイル素子と、複数の容量ユニットと、負性抵抗生成回路とを備える。コイル素子（ＬＰ，ＬＭ）は、第１発振出力ノード（ＯｓｃＰ）と前記第２発振出力ノード（ＯｓｃＭ）の間に結合される。複数の容量ユニット（ＣＩＵ）は、それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第１ノードと第２ノードとの間で順に直列に結合される第１容量素子、第１スイッチ、第２容量素子を備える。負性抵抗生成回路（ＡＭＰＢＫ）は、第１発振出力ノードと第２発振出力ノードの間に負性抵抗を生成する。ここで、複数の容量ユニットの一部は複数の第１容量ユニットとして第１容量バンク（ＣＩＮＴ）を構成し、複数の容量ユニットの他の一部は第２容量バンク（ＣＦＲＡＣ）を構成する。複数の第１容量ユニットの第１ノードは第１発振出力ノードに、第２ノードは第２発振出力ノードにそれぞれ結合される。第２容量バンクは、Ｎ個（Ｎは２以上の整数）の容量ユニットで構成される容量ブロック（ＣＦＢＫ）を含む。容量ブロックは、Ｎ個の容量ユニットの１個となる第２容量ユニット（ＣＩＵ［１］）と、第２容量ユニット以外となる（Ｎ−１）個の第３容量ユニット（ＣＩＵ［２］〜ＣＩＵ［ｋ］）とを備える。第２容量ユニットの第１ノードは第１発振出力ノードに、第２ノードは第２発振出力ノードにそれぞれ結合される。（Ｎ−１）個の第３容量ユニットにおける第１及び第２ノードは、交流的な接地電源電圧（Ｖ６）に結合される。第２容量ユニットにおける第１容量素子の第１スイッチ側のノード（ＳＷＦＤ）は、（Ｎ−１）個の第３容量ユニットにおける第１容量素子の第１スイッチ側のノードと共通に結合される。第２容量ユニットにおける第２容量素子の第１スイッチ側のノード（ＳＷＦＳ）は、（Ｎ−１）個の第３容量ユニットにおける第２容量素子の第１スイッチ側のノードと共通に結合される。第２容量ユニット及び（Ｎ−１）個の第３容量ユニットにおける第１スイッチ（ＳＷＦ１）は、オン・オフが共通に制御される。
【００１３】
このような構成を用いると、ＤＣＯ用シグマデルタ変調回路を用いずに分数容量を実現することが可能になり、発振周波数遠方の雑音を低減することが可能になる。また、高精度な分数容量を実現可能になる。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、発振周波数遠方の雑音を低減することが可能なディジタル制御発振装置、ならびに高周波信号処理装置が実現可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。
【図２】図１のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。
【図３】図１のディジタル制御発振回路において、その容量バンク（分数値用）内の分数値用容量ブロックの詳細な構成例を示す回路図である。
【図４】図３の分数値用容量ブロックの動作原理の一例を表す説明図である。
【図５】（ａ）、（ｂ）は、図３の分数値用容量ブロックの動作原理の一例を表す説明図である。
【図６】図１のディジタル制御発振回路において、その容量バンク（分数値用）の概略構成例を示すブロック図である。
【図７】本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。
【図８】図７のディジタル制御発振回路において、その容量バンク（整数値用）周りのレイアウト概要の一例を表す模式図である。
【図９】図７のディジタル制御発振回路において、その容量バンク（分数値用）のレイアウト概要の一例を表す模式図である。
【図１０】図９における分数値用容量ブロック（１／８用）周りのレイアウト概要の一例を示す模式図である。
【図１１】図８のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。
【図１２】図１０のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例を示す平面図である。
【図１３】本発明の実施の形態１によるディジタル制御発振装置において、図１のディジタル制御発振回路を適用したディジタルＰＬＬ回路の概略構成例を示すブロック図である。
【図１４】図６および図１３の動作例を表す概念図である。
【図１５】図１３のディジタルＰＬＬ回路を対象に行ったノイズ特性の検証結果の一例を示す図である。
【図１６】本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示すブロック図である。
【図１７】本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す他のブロック図である。
【図１８】本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。
【図１９】本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。
【図２０】本発明の前提として検討したディジタル制御発振装置において、その概略構成例を示すブロック図である。
【図２１】図３の分数値用容量ブロックの比較例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は、（ａ）において各スイッチをオンに制御した場合の等価回路図、（ｃ）は、（ａ）において各スイッチをオフに制御した場合の等価回路図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
《ディジタル制御発振回路の概略回路構成》
図１は、本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。図１に示すディジタル制御発振回路ＤＣＯは、アンプ回路ブロックＡＭＰＢＫと、コイル素子ＬＰ，ＬＭと、３系統の容量バンクＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣと、デコーダ回路ＤＥＣを備えている。ＡＭＰＢＫは、負性抵抗回路として機能し、正極側発振出力ノードＯｓｃＰを入力、負極側発振出力ノードＯｓｃＭを出力として反転動作を行うアンプ回路ＡＭＰＭと、その逆に、ＯｓｃＭを入力、ＯｓｃＰを出力として反転動作を行うアンプ回路ＡＭＰＰを備える。
【００２１】
ＡＭＰＰ，ＡＭＰＭのそれぞれは、特に限定はされないが、代表的にはＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路で構成される。ＡＭＰＰ，ＡＭＰＭは、高電位側の固定電圧（例えば電源電圧ＶＤＤ１）Ｖ１と低電位側の固定電圧（例えば接地電源電圧ＧＮＤ１）Ｖ２によって動作する。なお、ＡＭＰＰ，ＡＭＰＭのそれぞれは、場合によっては１個のＮＭＯＳトランジスタで構成する（すなわちＡＭＰＢＫをクロスカップル接続（一方のゲートが他方のドレインに接続）された２個のＮＭＯＳトランジスタで構成する）ことも可能である。ＬＰは、一端がＯｓｃＰに接続され、ＬＭは、一端がＯｓｃＭに接続され、ＬＰ，ＬＭの他端には固定電圧（例えばＶＤＤ１又はＧＮＤ１）Ｖ３が供給される。
【００２２】
ＣＡＢＳは、周波数帯（バンド）調整用であり、一端がＯｓｃＰに接続される容量素子ＣＡｐと、一端がＯｓｃＭに接続される容量素子ＣＡｍと、ＣＡｐの他端とＣＡｍの他端の間に接続されるスイッチＳＷＡを備える。ここでは、ＣＡｐ，ＳＷＡ，ＣＡｍからなる一組の回路が代表的に示されているが、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。ＣＩＮＴは、整数値調整用であり、一端がＯｓｃＰに接続される容量素子ＣＩｐと、一端がＯｓｃＭに接続される容量素子ＣＩｍと、ＣＩｐの他端とＣＩｍの他端の間に接続されるスイッチＳＷＩを備え、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。ＣＦＲＡＣは、分数値調整用であり、一端がＯｓｃＰに接続される容量素子ＣＦｐと、一端がＯｓｃＭに接続される容量素子ＣＦｍと、ＣＦｐの他端とＣＦｍの他端の間に接続されるスイッチＳＷＦを備え、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。
【００２３】
ＳＷＡは、自動バンド制御信号Ｗ＿ＡＢＳによってオン・オフが制御され、ＳＷＩ，ＳＷＦは、デコーダ回路ＤＥＣによってオン・オフが制御される。ＤＥＣは、高電位側の固定電圧（例えば電源電圧ＶＤＤ２）Ｖ４と低電位側の固定電圧（例えば接地電源電圧ＧＮＤ２）Ｖ５によって動作する。ＤＥＣは、整数容量値制御信号Ｗ＿ＩＮＴ、および分数容量値制御信号Ｗ＿ＦＲＡＣを入力とし、Ｗ＿ＩＮＴに応じてオン・オフ制御線（オン・オフ制御信号）ＢＩＴ＿ＣＩを介してＳＷＩのオン・オフを制御し、Ｗ＿ＦＲＡＣに応じてオン・オフ制御線（オン・オフ制御信号）ＢＩＴ＿ＣＦを介してＳＷＦのオン・オフを制御する。
【００２４】
ここでは、ＣＩＮＴ内のＣＩｐ，ＳＷＩ，ＣＩｍからなる１組を単位容量ユニットＣＩＵと呼ぶ。また、ＣＦＲＡＣ内のＣＦｐ，ＳＷＦ，ＣＦｍからなる１組を分数値用容量ブロックＣＦＢＫと呼ぶ。ＢＩＴ＿ＣＩは、前述したように、ＣＩＮＴ内に複数組のＣＩＵが設けられるため、これに応じて複数本で構成され、ＢＩＴ＿ＣＦも同様に複数本で構成される。ＤＥＣは、例えば、Ｗ＿ＩＮＴの値が「１」変動する毎に、ＢＩＴ＿ＣＩを介してＳＷＩをオンに制御するＣＩＵの数を「１」ずつ変動させる。
【００２５】
このようなディジタル制御発振回路ＤＣＯは、コイル素子ＬＰ，ＬＭと容量バンクＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各容量素子によるＬＣ共振型の構成となっており、ＯｓｃＰ，ＯｓｃＭに相補の発振出力信号を出力する。この際に、ＡＭＰＢＫは、当該ＬＣ部分の寄生抵抗成分を打ち消す負性抵抗回路として機能する。当該発振回路の発振周波数は、ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各スイッチのオン・オフによって制御され、主として、スイッチがオンに制御された組に含まれる容量素子が発振周波数を定めるパラメータとして寄与する。
【００２６】
ここで、ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各容量素子の実効的な容量値の関係は、ＣＡｐ（＝ＣＡｍ）＞ＣＩｐ（＝ＣＩｍ）＞ＣＦｐ（＝ＣＦｍ）となっている。これにより、例えば、Ｗ＿ＡＢＳ（ＣＡＢＳ）によって２ＭＨｚ単位、Ｗ＿ＩＮＴ（ＣＩＮＴ）によって１０ｋＨｚ単位、Ｗ＿ＦＲＡＣ（ＣＦＲＡＣ）によって０．６２５ｋＨｚ単位でそれぞれ発振周波数が調整される。特に限定はされないが、ＣＡＢＳでは、２ＭＨｚ単位で５１２ステップ（約１ＧＨｚレンジ）の調整が行われ、ＣＩＮＴでは、１０ｋＨｚ単位で、２０４８ステップ（約２０ＭＨｚレンジ）の調整が行われる。
【００２７】
このような構成において、本実施の形態１のディジタル制御発振装置の主要な特徴の一つは、詳細は後述するが、ＣＦＲＡＣ内のＣＦＢＫが、ＣＩＮＴ内のＣＩＵと同一の回路構成および略同一のレイアウト構成を持つ容量ユニットを複数組み合わせて構成され、これによって、ＣＩＮＴよりも小さい周波数分解能を実現する点にある。このようなＣＦＢＫを設けることで、シグマデルタ変調回路（すなわち図２０のＳＤＤＣＯ）等を使用することなく、所定の周波数分解能を実現できるため、代表的には発振周波数遠方の雑音を低減することが可能になる。その結果、前述したようにシグマデルタ変調回路のサンプリング周波数を上げることによる消費電力の増大や面積の増大を抑制でき、また、送信部においてＳＡＷフィルタ等が不要となることから、無線通信システムにおけるコストの低減や小型化等が図れる。
【００２８】
《スイッチの詳細構成》
図２は、図１のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。図２には、図１における容量バンクＣＩＮＴ内の１個の単位容量ユニットＣＩＵを代表として、その構成例が示されている。図２の例では、スイッチＳＷＩが、容量素子ＣＩｐとＣＩｍの間に設けられた３個のスイッチＳＷＩ１〜ＳＷＩ３で構成される。ＳＷＩ１は、ＣＩｐの一端（ノードＳＷＩＤ）とＣＩｍの一端（ノードＳＷＩＳ）との間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成される。ＳＷＩ２は、ＳＷＩＤと接地電源電圧ＧＮＤの間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成され、ＳＷＩ３は、ＳＷＩＳとＧＮＤの間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成される。ＧＮＤは、例えば図１におけるＧＮＤ２が用いられる。ＳＷＩ１〜ＳＷＩ３を構成する各ＮＭＯＳトランジスタのゲートは、ＣＩＵが備えるオン・オフ制御ノードＢＩＴＮＤに接続され、このＢＩＴＮＤが前述した複数のオン・オフ制御線ＢＩＴ＿ＣＩのいずれか１本（ＢＩＴ＿ＣＩ［ｎ］）で駆動される。
【００２９】
ここで、ＢＩＴ＿ＣＩ［ｎ］が‘Ｈ’レベルに駆動された場合、ＳＷＩＤとＳＷＩＳが電気的に接続されると共にＧＮＤに短絡される。この場合、ＣＩｐ，ＣＩｍは、発振出力ノードＯｓｃＰ，ＯｓｃＭにおいて発振周波数を設定する際のパラメータとして寄与する。一方、ＢＩＴ＿ＣＩ［ｎ］が‘Ｌ’レベルに駆動された場合、ＳＷＩＤとＳＷＩＳは、電気的に分離され、共にハイインピーダンス状態となる。この場合、ＣＩｐ，ＣＩｍは、理想的には、発振周波数を設定する際のパラメータとして寄与しない。すなわち、オン・オフ制御ノードＢＩＴＮＤは、発振周波数を設定する際のパラメータとして容量素子ＣＩｐ，ＣＩｍを寄与させるか否かを選択する機能を持つ。
【００３０】
なお、スイッチＳＷＩの構成は、勿論、図２のような構成に限定されるものではなく、様々に変更することが可能である。例えば、図２において、原理的には、ＳＷＩ１をオンに駆動することでノードＳＷＩＤ，ＳＷＩＳは交流的に仮想接地とみなせるため、ＳＷＩ２，ＳＷＩ３は不要である。ただし、実際には、差動バランスのミスマッチや、ＳＷＩ１の時定数等に応じて仮想接地からの誤差が生じ得るため、ＳＷＩＤ，ＳＷＩＳを交流的に接地するスイッチ（図２の例ではＳＷＩ２，ＳＷＩ３）を設ける方が望ましい。また、容量素子ＣＩｐ，ＣＩｍは、特に限定はされないが、特性ばらつきを低減する観点等から例えばＭＩＭ（Metal Insulator Metal）容量やＭＯＭ（Metal Oxide Metal）容量等を用いるとよい。
【００３１】
《容量バンク（分数値用）の構成（本実施の形態１の主要な特徴）》
図３は、図１のディジタル制御発振回路において、その容量バンク（分数値用）内の分数値用容量ブロックの詳細な構成例を示す回路図である。図３に示す分数値用容量ブロックＣＦＢＫは、前述した整数値用容量バンクＣＩＮＴ内の単位容量ユニットと同一の回路構成を持つｋ（ｋは２以上の整数）個の単位容量ユニットＣＩＵ［１］〜ＣＩＵ［ｋ］を備えている。ＣＩＵ［１］は、図２の構成例と同様に、図２のＣＩｐ，ＣＩｍに対応する容量素子ＣＦＸｐ［１］，ＣＦＸｍ［１］と、図２のＳＷＩ１，ＳＷＩ２，ＳＷＩ３に対応するスイッチＳＷＦ１［１］，ＳＷＦ２［１］，ＳＷＦ３［１］を備える。同様に、ＣＩＵ［ｋ］は、図２のＣＩｐ，ＣＩｍに対応する容量素子ＣＦＸｐ［ｋ］，ＣＦＸｍ［ｋ］と、図２のＳＷＩ１，ＳＷＩ２，ＳＷＩ３に対応するスイッチＳＷＦ１［ｋ］，ＳＷＦ２［ｋ］，ＳＷＦ３［ｋ］を備える。
【００３２】
ＣＩＵ［１］〜ＣＩＵ［ｋ］において、発振出力ノードＯｓｃＰ側の容量素子ＣＦＸｐ［１］〜ＣＦＸｐ［ｋ］は、スイッチ側のノードＳＷＦＤが共通に接続され、同様に、発振出力ノードＯｓｃＭ側の容量素子ＣＦＸｍ［１］〜ＣＦＸｍ［ｋ］も、スイッチ側のノードＳＷＦＳが共通に接続される。一方、ＯｓｃＰ側のＣＦＸｐ［１］〜ＣＦＸｐ［ｋ］において、スイッチ側のノードＳＷＦＤと対向する側のノードは、ＣＦＸｐ［１］のみがＯｓｃＰに接続され、残りのＣＦＸｐ［２］〜ＣＦＸｐ［ｋ］は共通に固定電圧Ｖ６に接続される。同様に、ＯｓｃＭ側のＣＦＸｍ［１］〜ＣＦＸｍ［ｋ］において、スイッチ側のノードＳＷＦＳと対向する側のノードは、ＣＦＸｍ［１］のみがＯｓｃＭに接続され、残りのＣＦＸｍ［２］〜ＣＦＸｍ［ｋ］は共通にＶ６に接続される。Ｖ６は、交流的な接地電源電圧であり、特に限定はされないが、例えば、図１におけるＧＮＤ２やＧＮＤ１等を用いればよい。また、各スイッチ（ＳＷＦ１［１］，ＳＷＦ２［１］，ＳＷＦ３［１］）〜（ＳＷＦ１［ｋ］，ＳＷＦ２［ｋ］，ＳＷＦ３［ｋ］）のオン・オフは、図１における複数のオン・オフ制御線ＢＩＴ＿ＣＦのいずれか１本（ＢＩＴ＿ＣＦ［ｊ］）によって共通に制御される。
【００３３】
図４および図５（ａ）、（ｂ）は、図３の分数値用容量ブロックの動作原理の一例を表す説明図である。図４には、図３の分数値用容量ブロックＣＦＢＫに含まれる単位容量ユニットＣＩＵ［１］〜ＣＩＵ［ｋ］の内のＣＩＵ［１］が示されている。ここでは、当該ＣＩＵ［１］を、ＣＩＵ［２］〜ＣＩＵ［ｋ］と区別して基準単位容量ユニットと呼ぶ。基準単位容量ユニットＣＩＵ［１］は、図４に示すように、前述した容量素子ＣＦＸｐ，ＣＦＸｍおよびスイッチＳＷＦ１〜ＳＷＦ３に加えて、実際には、寄生容量ＣＰｐ，ＣＰｍを含んでいる。ＣＰｐは、ノードＳＷＦＤと接地電源電圧ＧＮＤの間に存在し、ＣＰｍは、ノードＳＷＦＳとＧＮＤの間に存在する。ここで、ＣＦＸｐ，ＣＦＸｍの容量値を共にＣ１とし、ＣＰｐ，ＣＰｍの容量値を共にＣＰとする。
【００３４】
図５（ａ）には、図４におけるスイッチＳＷＦ１〜ＳＷＦ３が共にオンに駆動された場合の等価回路が示されている。この場合、ＯｓｃＰから当該基準単位容量ユニットＣＩＵ［１］側を見た場合の容量値Ｃｏｎは、図４のノードＳＷＦＤがＧＮＤに接続されるためＣｏｎ＝Ｃ１となる。一方、図５（ｂ）には、図４におけるＳＷＦ１〜ＳＷＦ３が共にオフに駆動された場合の等価回路が示されている。この場合、ＯｓｃＰから当該基準単位容量ユニットＣＩＵ［１］側を見た場合の容量値Ｃｏｆｆは、図４のノードＳＷＦＤがハイインピーダンスとなるため、ＣＦＸｐとＣＰｐとの直列接続に伴い式（１）となる。その結果、ＳＷＦ１〜ＳＷＦ３のオン・オフに伴う容量値の変化量ΔＣｉｎｔは、式（２）となる。
【００３５】
Ｃｏｆｆ＝（Ｃ１・ＣＰ）／（Ｃ１＋ＣＰ） （１）
ΔＣｉｎｔ＝Ｃｏｎ−Ｃｏｆｆ＝Ｃ１２／（Ｃ１＋ＣＰ） （２）
ここで、図５のＣＰをＣＰ’に置き換えることで、ΔＣｉｎｔの容量値を１／Ｋにすることを考える。すなわち、基準単位容量ユニットＣＩＵ［１］における容量値の変化量（図１のＣＩＮＴ内のＣＩＵにおける変化量に等しい）を１／Ｋとし、発振周波数の分解能をＣＩＮＴ内のＣＩＵのＫ倍（ＤＣＯ利得を１／Ｋ）に向上させることを考える。この場合、目的とする変化量ΔＣｆは、式（２）を用いて式（３）で与えられる。そして、式（３）より、式（４）の関係が導かれる。
【００３６】
ΔＣｆ＝Ｃ１２／（Ｃ１＋ＣＰ’）＝ΔＣｉｎｔ／Ｋ＝Ｃ１２／（Ｋ・（Ｃ１＋ＣＰ）） （３）
Ｃｐ’＝（Ｋ−１）・Ｃ１＋Ｋ・ＣＰ （４）
式（４）から判るように、ΔＣｉｎｔの容量値を１／Ｋにするためには、図５（ａ）、（ｂ）におけるＣＰｐ（容量値ＣＰ）の代わりに、（Ｋ−１）個のＣ１とＫ個のＣＰとを並列に接続すればよい。これを実現したものが前述した図３の回路構成である。すなわち、図３において、ノードＳＷＦＤとＶ６（＝ＧＮＤ）の間には、ＣＦＸｐ［２］〜ＣＦＸｐ［ｋ］に伴う（Ｋ−１）個のＣ１が並列接続され、更に、ＳＷＦＤには、ＣＩＵ［１］〜ＣＩＵ［ｋ］に伴うＫ個のＣＰが並列接続される。なお、ここでは、ＯｓｃＰ側を例として説明を行ったが、勿論、ＯｓｃＭ側に関しても同様である。
【００３７】
これにより、例えば、ΔＣｉｎｔの１／２の容量変化量を実現する分数値用容量ブロックＣＦＢＫは、図３においてＣＩＵ［１］とＣＩＵ［２］を備えた構成となり、また、ΔＣｉｎｔの１／４の容量変化量を実現するＣＦＢＫは、図３においてＣＩＵ［１］〜ＣＩＵ［４］を備えた構成となる。この際に、各ＣＩＵ［１］〜ＣＩＵ［４］は、同一の回路構成（実質的に同一のレイアウト構成）を備えているため、それぞれの各容量素子ＣＦＸｐ，ＣＦＸｍの容量値を高精度に同一値（Ｃ１）に設定できることに加えて、各寄生容量ＣＰｐ，ＣＰｍの容量値も高精度に同一値（ＣＰ）に設定できる。その結果、ＣＩＮＴ内のＣＩＵを基準として、そのＫ倍の発振周波数の分解能を高精度に実現可能となり、図１で述べた各種効果に加えて、例えばＤＮＬ（Differential Non linearity）の向上等が図れる。
【００３８】
図６は、図１のディジタル制御発振回路において、その容量バンク（分数値用）の概略構成例を示すブロック図である。図６に示す容量バンクＣＦＲＡＣは、発振出力ノードＯｓｃＰとＯｓｃＭとの間に、複数（ここでは４個）の分数値用容量ブロックＣＦＢＫ＿Ｎ２，ＣＦＢＫ＿Ｎ４，ＣＦＢＫ＿Ｎ８，ＣＦＢＫ＿Ｎ１６を備えている。ＣＦＢＫ＿Ｎ２は、容量バンク（整数値用）ＣＩＮＴ内の各単位容量ユニットＣＩＵにおける容量変化量の１／２の変化量を実現する。具体的には、図３におけるＣＩＵ［１］，ＣＩＵ［２］を備え、その各スイッチＳＷＦ１（［１］［２］）〜ＳＷＦ３（［１］［２］）がオン・オフ制御線ＢＩＴ＿ＣＦ［２］で制御される。
【００３９】
また、ＣＦＢＫ＿Ｎ４は、ＣＩＮＴ内のＣＩＵにおける容量変化量の１／４の変化量を実現し、図３におけるＣＩＵ［１］〜ＣＩＵ［４］を備える。同様に、ＣＦＢＫ＿Ｎ８は、ＣＩＮＴ内のＣＩＵにおける容量変化量の１／８の変化量を実現するため図３におけるＣＩＵ［１］〜ＣＩＵ［８］を備え、ＣＦＢＫ＿Ｎ１６は、ＣＩＮＴ内のＣＩＵにおける容量変化量の１／１６の変化量を実現するため図３におけるＣＩＵ［１］〜ＣＩＵ［１６］を備える。ＣＦＢＫ＿Ｎ４，ＣＦＢＫ＿Ｎ８，ＣＦＢＫ＿Ｎ１６内の各スイッチは、それぞれオン・オフ制御線ＢＩＴ＿ＣＦ［４］，ＢＩＴ＿ＣＦ［８］，ＢＩＴ＿ＣＦ［１６］で制御される。
【００４０】
これによって、例えば、ＣＩＮＴ内のＣＩＵにおける発振周波数の調整幅を１０ｋＨｚとして、ＢＩＴ＿ＣＦ［１６］によるオン・オフ制御によって０．６２５（＝１０／１６）ｋＨｚの調整幅が実現でき、ＢＩＴ＿ＣＦ［８］によるオン・オフ制御によって１．２５（＝１０／８）ｋＨｚの調整幅が実現できる。また、例えば、ＢＩＴ＿ＣＦ［１６］によるオン・オフ制御とＢＩＴ＿ＣＦ［８］によるオン・オフ制御を組み合わせることで、１．８７５（０．６２５＋１．２５）ｋＨｚの調整幅が実現できる。以降、同様にして、各ＢＩＴ＿ＣＦ（［２］，［４］，［８］，［１６］）を適宜組み合わせることで、１０ｋＨｚの間を０．６２５ｋＨｚ単位（１６階調）で任意に調整することが可能になる。なお、ここでは、（１／２４）を実現するＣＦＢＫ＿Ｎ１６までの分数値用容量ブロックを設けたが、勿論、同様にして（１／２Ｎ）（Ｎは５以上の整数）対応の分数値用容量ブロックを設けることで、順次、分解能の向上が図れる。
【００４１】
《容量バンク（分数値用）の構成（比較例）》
図２１は、図３の分数値用容量ブロックの比較例を示すものであり、図２１（ａ）はその構成例を示す回路図、図２１（ｂ）は、図２１（ａ）において各スイッチをオンに制御した場合の等価回路図、図２１（ｃ）は、図２１（ａ）において各スイッチをオフに制御した場合の等価回路図である。図２１（ａ）に示すように、例えば、ＣＩＮＴ内のＣＩＵにおける容量変化量の分数を、単純に複数の容量素子の直列接続によって実現する方式が考えられる。図２１（ａ）の例では、１／２の分数を実現するため、例えばＯｓｃＰとスイッチ側のノードＳＷＦＤとの間に、ＯｓｃＰ側から順に容量素子ＣＦｐ２とＣＦｐ１が接続されている。
【００４２】
当該方式において、図３の場合と同様にして、各スイッチがオンに駆動された際（図２１（ｂ）の際）の容量値Ｃｏｎと、各スイッチがオフに駆動された際（図２１（ｃ）の際）の容量値Ｃｏｆｆとの変化量ΔＣｆ２（＝Ｃｏｎ−Ｃｏｆｆ）を求めると、式（５）が得られる。式（５）において、ＣＰ１は、ＣＦｐ１のスイッチ側のノードＳＷＦＤに存在する寄生容量ＣＰｐ１の容量値であり、ＣＰ２は、ＣＦｐ１とＣＦｐ２との間のノードに存在する寄生容量ＣＰｐ２の容量値である。
【００４３】
【数１】
【００４４】
一方、ＣＩＮＴ内のＣＩＵにおける容量変化量は、前述した式（２）のΔＣｉｎｔで与えられる。そこで、ΔＣｆ２＝（１／２）・ΔＣｉｎｔとしてその解を求めると、式（６）が得られる。
【００４５】
（４・ＣＰ１＋３・ＣＰ２）Ｃ１２＋ＣＰ１・ＣＰ２２＝２・ＣＰ・Ｃ１２ （６）
式（６）を満たす一つの解は、「ＣＰ１＝ＣＰ／２」かつ「ＣＰ２＝０」である。ただし、寄生容量をゼロにする後者の解は事実上不可能であり、前者は、配線とスイッチの寄生容量を含めてＣＰ１を高精度にＣＰ（すなわちＣＩＮＴ内のＣＩＵの寄生容量）の１／２に設計することを意味し、非常に困難と言える。仮にスイッチのサイズにより調整できたとしてもデバイスばらつきや温度変動で変動してしまうため、高い歩留まりが求められる高周波信号処理等に適用することは困難である。上記以外にも解はあるものの、いずれもＣＰ１およびＣＰ２をＣＰ以下に設計する必要があり、結局、当該容量ユニットとＣＩＮＴ内のＣＩＵとの間の相対ばらつきの問題に帰結する。一方、図３の方式を用いると、ＣＩＮＴ内のＣＩＵと同じ構成のＣＩＵを用いて分数容量が形成されるため、ＣＩＮＴ内のＣＩＵとの間で相対ばらつきが少なく、さらに各半導体チップ毎のデバイスばらつきもＣＩＮＴ内のＣＩＵとほぼ均一に生じるため、高精度な分周容量が実現可能になる。
【００４６】
《ディジタル制御発振回路の概略レイアウト構成》
図７は、本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。図７に示す各符号は、図１に示した各符号に対応している。図７に示すディジタル制御発振回路ＤＣＯは、略リング状に形成され、Ｙ軸対称に配置されたメタル配線（ＬＰ，ＬＭ）を備えている。当該メタル配線は、その中点（中点タップ）に固定電圧（交流的な接地電源電圧）Ｖ３が印加され、当該中点タップを基準として一方の側でコイル素子ＬＰを実現し、他方の側でコイル素子ＬＭを実現する。当該リングの内側には、Ｙ軸方向に向けて順に第１領域ＡＲ１、第２領域ＡＲ２、第３領域ＡＲ３が設けられる。
【００４７】
ＡＲ２には、容量バンクＣＩＮＴ，ＣＦＡＲＣが配置され、ＡＲ３には、ロジック回路ＬＯＧが配置される。ＬＯＧは、当該リング（ＬＰ，ＬＭ）の外側に配置されたロジック制御回路ＩＯＬを含めて図１のデコーダ回路ＤＥＣを構成し、ＩＯＬからの制御に応じてＣＩＮＴ，ＣＦＲＡＣ内の各単位容量ユニットを制御する。ここで、ＣＩＮＴ，ＣＦＲＡＣは、前述したように実質的に同一のレイアウトを持つ複数の単位容量ユニットＣＩＵによって構成され、詳細は後述するが、その一部でＣＩＮＴが構成され、他の一部でＣＦＲＡＣが構成される。Ｙ軸方向において、ＣＩＮＴ，ＣＦＲＡＣの両側の一方にはＬＰから分岐してＸ軸方向に沿って延伸する配線が配置され、他方にはＬＭから分岐してＸ軸方向に沿って延伸する配線が配置される。前者の配線は発振出力ノードＯｓｃＰとなり、後者の配線は発振出力ノードＯｓｃＭとなる。
【００４８】
ＡＲ１には、Ｘ軸方向においてアンプ回路ＡＭＰＰ，ＡＭＰＭを挟んで両側に容量バンクＣＡＢＳが分割して配置される。Ｚ軸方向において、ＡＭＰＰ，ＡＭＰＭおよびＣＡＢＳの上層には、ＬＰから分岐してＸ軸方向に沿って延伸する配線（すなわちＯｓｃＰ）と、ＬＭから分岐してＸ軸方向に沿って延伸する配線（すなわちＯｓｃＭ）が配置され、ＡＭＰＰ，ＡＭＰＭ，ＣＡＢＳは、当該ＯｓｃＰ，ＯｓｃＭに適宜接続される。ここで、ＡＲ１は、Ｙ軸方向において当該リング（ＬＰ，ＬＭ）の略中間部分に配置され、これに伴いＡＭＰＰ，ＡＭＰＭは、当該リングの略中心部分に配置される。このようなＡＭＰＰ，ＡＭＰＭの配置によって、ＬＣ回路における共振周波数を１個に設定することが可能となり、発振周波数の高精度化や発振出力信号の高品質化等が図れる。
【００４９】
すなわち、例えば、ＡＭＰＰ，ＡＭＰＮを当該リング（ＬＰ，ＬＭ）の端部（例えば図７においてＡＲ３を挟んでＡＲ２と対向する領域等）に配置した場合を想定する。この場合、ＡＭＰＰ，ＡＭＰＮＭからＬＣ回路側を見た場合に、ＣＡＢＳが最も大きな容量であるため、等価的に、ＬＰ，ＬＭの一部（ＡＭＰＰ，ＡＭＰＭからＣＡＢＳまでの配線）を介してＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣとＬＰ，ＬＭの他の部分に伴う第１のＬＣ回路が見える。そのため、上述したＬＰ，ＬＭの一部とＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣに伴う第２の直列ＬＣ回路がＡＭＰＰ，ＡＭＰＭから見え、これが不要な共振周波数を発生させる。この不要な共振周波数が必要な共振周波数よりも十分大きい場合は問題とならないが、不要な共振周波数は、ＡＭＰＰ，ＡＭＰＭからＣＡＢＳまでの距離が長いほど低くなる。したがってＡＭＰＰ，ＡＭＰＭとＣＡＢＳはできるだけ近づける必要がある。図７のようなレイアウト構成例を用いると、ＡＭＰＰ，ＡＭＰＭが当該リング（ＬＰ，ＬＭ）の略中心部分に配置されるため、このような遠近差の影響を緩和できる。
【００５０】
《容量バンク（整数値用）のレイアウト概要》
図８は、図７のディジタル制御発振回路において、その容量バンク（整数値用）周りのレイアウト概要の一例を表す模式図である。図８に示す容量バンクＣＩＮＴでは、簡略化して、８行×４列のマトリックス状に３２個の単位容量ユニットＣＩＵが配置されている。ただし、ＣＩＮＴは、実際には、例えば、３２行×６４列のマトリックスに伴う２０４８個のＣＩＵを備える。図８において、発振出力ノードＯｓｃＰは、行方向に沿って延伸する発振出力ノード（発振出力配線）ＯｓｃＰｒと、そこから等間隔で分岐し、列方向に沿って並んで延伸する４本の発振出力ノード（発振出力配線）ＯｓｃＰｃ［０］〜ＯｓｃＰｃ［３］を含む。同様に、発振出力ノードＯｓｃＭは、行方向に沿って延伸する発振出力ノード（発振出力配線）ＯｓｃＭｒと、そこから等間隔で分岐し、列方向に沿って並んで延伸する４本の発振出力ノード（発振出力配線）ＯｓｃＭｃ［０］〜ＯｓｃＭｃ［３］を含む。
【００５１】
ＯｓｃＰｃ［０］とＯｓｃＭｃ［０］は互いに近接して配置され、以降同様にして、ＯｓｃＰｃ［３］とＯｓｃＭｃ［３］も互いに近接して配置される。また、ＯｓｃＰｒとＯｓｃＭｒは、３２個のＣＩＵを列方向で挟んで両側に配置される。ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］の配線経路上には、１列目となる８個のＣＩＵが順次配置され、当該各ＣＩＵは、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］に対して接続される。以降同様にして、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］の配線経路上には、４列目となる８個のＣＩＵが順次配置され、当該各ＣＩＵは、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］に対して接続される。
【００５２】
また、１列目となる８個のＣＩＵの近傍には、列方向に沿って並んで延伸する複数本（ここでは４本）のオン・オフ制御線ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］が配置される。２列目、３列目および４列目に対しても同様に、各列を構成する８個のＣＩＵの近傍に、列方向に沿って並んで延伸する複数本（ここでは４本）のオン・オフ制御線が各列毎に配置される。１列目に対応するオン・オフ制御線は、ロジック回路ＬＯＧ［０］によって駆動され、以降同様にして、２列目、３列目、４列目の対応するオン・オフ制御線は、それぞれロジック回路ＬＯＧ［１］，ＬＯＧ［２］，ＬＯＧ［３］によって駆動される。ロジック回路ＬＯＧ［０］〜ＬＯＧ［３］は、ロジック制御回路ＩＯＬと共にデコーダ回路ＤＥＣを構成する。ＤＥＣは、ＣＩＵのマトリックス領域のいずれか一辺（ここではＯｓｃＭｒ側の一辺）に沿って配置される。
【００５３】
ＬＯＧ［０］は、１列目に含まれる８個のＣＩＵを対象に、ＢＩＴ＿ＣＩ［０］を用いて１個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［１］を用いて２個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［２］を用いて４個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［３］を用いて１個のＣＩＵを制御する。具体的には、例えばＢＩＴ＿ＣＩ［１］を用いて２個のＣＩＵ内に含まれる各スイッチ（図２のＳＷＩ１〜ＳＷＩ３）のオン・オフを共通に制御する。したがって、例えば、ＢＩＴ＿ＣＩ［０］のみをオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ１個の容量素子（図２のＣＩｐ，ＣＩｍ）が付加され、ＢＩＴ＿ＣＩ［１］のみをオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ２個の容量素子が付加される。更に、ＢＩＴ＿ＣＩ［０］，ＢＩＴ＿ＣＩ［１］をオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ３個の容量素子が付加される。以降、同様にしてＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルを適宜組み合わせることで、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］に対して４個〜８個の容量素子を付加することが可能になる。
【００５４】
ＬＯＧ［２］〜ＬＯＧ［３］に関しても同様であり、例えば、ＬＯＧ［３］は、ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルを適宜組み合わせることで、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］に対して０個〜８個の容量素子を適宜付加することが可能になる。また、ロジック制御回路ＩＯＬは、ＬＯＧ［０］〜ＬＯＧ［３］のいずれかを選択して、前述したＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルの指示を与えると共に、ＬＯＧ［０］〜ＬＯＧ［３］のそれぞれに対して、ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］全体をオンレベル又はオフレベルに駆動するための命令を与える。これによって、例えば、ＯｓｃＰ，ＯｓｃＭに対してそれぞれ９個の容量素子を付加する場合には、ＬＯＧ［０］においてＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］全体をオンレベルに駆動させた状態で、ＬＯＧ［１］を選択し、ＬＯＧ［１］においてＢＩＴ＿ＣＩ［０］のみを駆動させればよい。
【００５５】
《容量バンク（分数値用）のレイアウト概要》
図９は、図７のディジタル制御発振回路において、その容量バンク（分数値用）のレイアウト概要の一例を表す模式図である。図９の例では、分数値用の容量バンクＣＦＲＡＣは、整数値用の容量バンクＣＩＮＴと隣接して配置される。言い換えれば、図８に示したように、複数の単位容量ユニットがマトリックス状に配置され、その一部の領域によってＣＩＮＴが構成され、他の一部の領域によってＣＦＲＡＣが構成される。これによって、図２１等でも述べたように、ＣＩＮＴ内のＣＩＵとＣＦＲＡＣ内のＣＩＵとの間で相対的なプロセスばらつきを低減でき、また、各半導体チップ毎のデバイスばらつきの影響を抑制できる。この観点で、ＣＦＲＡＣは、必ずしも図９の例のようにＣＩＮＴの端部に配置される必要はなく、適宜変更することが可能である。
【００５６】
ＣＦＲＡＣは、ここでは、３４行×３列に配置されたＣＩＵを用いて実現されている。ただし、１列目はダミーとして用いられ、また１行目と３４行目もダミーとして用いられるため、実質的には、３２行×２列となる。ダミーは、例えば、各ＣＩＵに対してその周辺のレイアウトパターン（パターン密度）を均一にするために設けられ、周辺パターンに依存して製造ばらつきが生じる事態を抑制するために設けられる。なお、前述したＣＩＮＴに関しても同様であり、実際には端の行と端の列にダミーが設けられる。
【００５７】
ＣＦＲＡＣにおいて、２列目のＣＩＵには、２行目〜９行目の８個のＣＩＵを用いて図６の分数値用容量ブロックＣＦＢＫ＿Ｎ８が形成され、１８行目〜３３行目の１６個のＣＩＵを用いて図６の分数値用容量ブロックＣＦＢＫ＿Ｎ１６が形成される。また、３列目のＣＩＵには、２行目〜３行目の２個のＣＩＵを用いて図６の分数値用容量ブロックＣＦＢＫ＿Ｎ２が形成され、３０行目〜３３行目の４個のＣＩＵを用いて図６の分数値用容量ブロックＣＦＢＫ＿Ｎ４が形成される。なお、２列目および３列目において、残りの行に対応するＣＩＵはダミーとなる。
【００５８】
図１０は、図９における分数値用容量ブロック（１／８用）周りのレイアウト概要の一例を示す模式図である。図１０に示すように、例えば分数値用容量ブロックＣＦＢＫ＿Ｎ８は、同一列上に順次並んで配置された８個のＣＩＵによって構成される。ここで、図１０での１行目のＣＩＵは、図３で述べた基準単位容量ユニット（図３のＣＩＵ［１］）となり、２個の容量素子（図３のＣＦＸｐ，ＣＦＸｍに該当）の一端がそれぞれ発振出力ノードＯｓｃＰ，ＯｓｃＭに接続される。一方、図１０での２行目〜８行目のＣＩＵでは、２個の容量素子の一方の一端が列方向に沿って延伸する配線ＧＬＮｐに接続され、２個の容量素子の他方の一端が列方向に沿って延伸する配線ＧＬＮｍに接続される。当該２本の配線ＧＬＮｐ，ＧＬＮｍは、固定電圧（交流的な接地電源電圧）Ｖ６用の配線となる。
【００５９】
また、図１０での１行目〜８行目のＣＩＵにおいて、２個の容量素子の一方（ＣＦＸｐ側）の他端は、列方向に沿って延伸する配線（ノードＳＷＦＤ）に共通に接続され、２個の容量素子の他方（ＣＦＸｍ側）の他端も、列方向に沿って延伸する配線（ノードＳＷＦＳ）に共通に接続される。１行目〜８行目のＣＩＵに含まれるスイッチ（図３のＳＷＦ１〜ＳＷＦ３に該当）は、列方向に沿って延伸するオン・オフ制御線ＢＩＴ＿ＣＦ［８］によって共通に制御される。当該ＢＩＴ＿ＣＦ［８］は、分数値用ロジック回路ＬＯＧ＿Ｆによって駆動される。ＬＯＧ＿Ｆは、例えば図７に示したロジック回路ＬＯＧ内に配置され、ＢＩＴ＿ＣＦ［８］に加えて他のオン・オフ制御線ＢＩＴ＿ＣＦ（［１６］，［２］，［４］）も駆動する。
【００６０】
ここで、図１０での１行目のＣＩＵ（図３の基準単位容量ユニットＣＩＵ［１］）は、図９における２行目２列目のＣＩＵに該当する。同様に、図９におけるＣＦＢＫ＿Ｎ２の基準単位容量ユニットも、２行目のＣＩＵに該当する。また、図９におけるＣＦＢＫ＿Ｎ１６の基準単位容量ユニットは、図９における３３行目のＣＩＵに該当し、同様に、図９におけるＣＦＢＫ＿Ｎ４の基準単位容量ユニットも３３行目のＣＩＵに該当する。このように各分数値用容量ブロックＣＦＢＫの基準単位容量ユニットをダミーを除いた端の行に配置することで、中間の行のダミー（例えば図９におけるＣＦＢＫ＿Ｎ８とＣＦＢＫ＿Ｎ１６の間に位置する各ダミー）のノードをＯｓｃＰ，ＯｓｃＭでなく例えば図３のＶ６に接続することができるため、ダミーによる余分な寄生容量を低減できる。
【００６１】
《単位容量ユニットの周りの詳細構成》
図１１は、図８のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。図１２は、図１０のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例を示す平面図である。図１１には、整数値用の容量バンクＣＩＮＴに含まれる単位容量ユニットＣＩＵが示され、図１２には、分数値用の容量バンクＣＦＲＡＣに含まれる単位容量ユニットＣＩＵが示されている。
【００６２】
まず、図１１において、単位容量ユニットＣＩＵ内の各符号は、前述した図２の各符号に対応している。図２に示されない各符号において、Ｍ１，Ｍ２，Ｍ３，Ｍ４は、それぞれ第１、第２、第３、第４メタル配線層であり、ＣＴは各メタル配線層間を適宜接続するコンタクト層であり、ＩＳＬは各メタル配線層を覆う絶縁膜である。また、図１１に示す断面図（Ａ−Ａ’間断面およびＢ−Ｂ’間断面）では、メタル配線層の部分が抽出して示されているが、実際には、その下層（Ｚ軸方向）に半導体基板が存在する。
【００６３】
図１１の平面図では、１個の単位容量ユニットＣＩＵをＸ軸方向（行方向）で挟んだ両側に、Ｙ軸方向（列方向）に沿って並んで延伸する複数本（ここでは簡易的に３本表示）のオン・オフ制御線ＢＩＴ＿ＣＩが配置される。ＢＩＴ＿ＣＩは、そのＸ側方向の片側（ここでは右側）に隣接して配置されたＣＩＵを制御する。ＣＩＵは、Ａ−Ａ’間断面図に示されるように、Ｘ軸方向でスイッチＳＷＩ（ここではＳＷＩの詳細構造例は省略）を挟んで一方側に容量素子ＣＩｐが形成され、他方側に容量素子ＣＩｍが形成される。ＣＩｐは、Ｍ３で形成されたノードＳＷＩＤを備え、ＳＷＩＤは、複数のＣＴおよびＭ１，Ｍ２を介してＳＷＩの一端（具体的には図示しない半導体基板内のドレイン拡散層）に接続される。
【００６４】
ＳＷＩＤのＺ軸方向における上層（Ｍ４）と下層（Ｍ２）には、それぞれ絶縁膜ＩＳＬを介して発振出力ノードＯｓｃＰが形成される。当該Ｍ４，Ｍ２のＯｓｃＰは、複数のＣＴおよびＭ３を介して接続される。これによって、図１１の平面図に示すように、ＳＷＩＤとＯｓｃＰ（Ｍ４）の重複部分で容量素子ＣＩｐの一部が形成され、ＳＷＩＤとＯｓｃＰ（Ｍ２）の重複部分でＣＩｐの他の一部が形成される。すなわち、ここでは、２個の容量素子の並列接続によってＣＩｐを構成している。ただし、勿論、Ｍ４，Ｍ２のいずれか一方のみでＯｓｃＰを形成することも可能である。このような容量素子ＣＩｐは、ＭＩＭ容量における絶縁膜（Ｉ）の部分を通常のメタル配線層の層間絶縁膜（代表的にはシリコン酸化膜）を利用して形成する意味で、ＭＯＭ容量と呼ばれる場合がある。
【００６５】
また、図１１の平面図およびＡ−Ａ’間断面図おいて、ＣＩＵとＸ軸方向で隣接する箇所に（ここでは左側に）、Ｍ２によって形成された３本のオン・オフ制御線ＢＩＴ＿ＣＩが配置される。ここで、ＢＩＴ＿ＣＩは、Ａ−Ａ’間断面図から判るように、その周辺が前述したシールド部ＧＳによって覆われている。すなわち、ＢＩＴ＿ＣＩを基準に、Ｚ軸方向の下層および上層はＭ１およびＭ４の配線（ＧＳ）で覆われ、Ｘ軸方向の左右は当該Ｍ１とＭ４間を接続する複数のＣＴおよびＭ２，Ｍ３の配線（ＧＳ）で覆われている。当該Ｍ２，Ｍ３の配線は、図１１の平面図に示すように、Ｙ軸方向においてある程度の長さを持ち、この長さは、ＯｓｃＰ（Ｍ４），ＯｓｃＰ（Ｍ２）のＹ軸方向の長さと同等となっている。これによって、ＣＩＵ外に配置されたＢＩＴ＿ＣＩとＯｓｃＰとの間がシールドされる。その結果、ＢＩＴ＿ＣＩとＯｓｃＰとの間の直接的なカップリング結合が低減され、例えばＢＩＴ＿ＣＩの駆動状態に応じてＯｓｃＰのインピーダンスが不規則に変動するような事態を抑制でき、ＤＮＬの向上等が図れる。
【００６６】
また、図１１の平面図に示すように、この３本のＢＩＴ＿ＣＩの内のいずれか１本（ここでは真ん中）は、ＣＴによってＭ３の配線に接続され、当該Ｍ３の配線がＸ軸方向において隣接するＣＩＵに向けて延伸している。当該Ｍ３の配線は、ＣＩＵ内で複数のＣＴおよびＭ２を介してＭ１の配線に接続され、当該Ｍ１の配線が、Ｘ軸方向に沿って延伸したのちスイッチＳＷＩ（ＮＭＯＳトランジスタ）のゲートに接続される。ここで、当該Ｍ１の配線（すなわちＢＩＴ＿ＣＩ）は、Ｂ−Ｂ’間断面図および平面図から判るように、Ｙ軸方向においてはＭ１からなるシールド部ＧＳ（Ｍ１）で保護され、Ｚ軸方向においてはＭ２からなるシールド部ＧＳ（Ｍ２）で保護されている。これによって、Ｂ−Ｂ’間断面図および平面図から判るように、ＣＩＵ内に配置されたＢＩＴ＿ＣＩとＯｓｃＰ，ＯｓｃＭとの間がシールドされる。
【００６７】
一方、図１２において、単位容量ユニットＣＩＵ［１］，ＣＩＵ［２］内の各符号は、前述した図３の各符号に対応している。図３に示されない各符号は、前述した図１１の場合と同様である。図１２に示すレイアウトは、図１１に示したＣＩＵの構成例（平面図）をＹ軸方向に２個繋げ、一方をＣＩＵ［１］、他方をＣＩＵ［２］としたような構成例となっている。ただし、ＣＩＮＴとＣＦＲＡＣの違いに伴い、ノードＳＷＩＤ，ＳＷＩＳがＳＷＦＤ，ＳＷＦＳに変更され、スイッチＳＷＩがＳＷＦに変更され、オン・オフ制御線ＢＩＴ＿ＣＩがＢＩＴ＿ＣＦに変更されている。なお、ＢＩＴ＿ＣＦは、ＣＩＵを挟んだ一方側に３本配置されているが、図９の例の場合には２本でよく、例えば、残りの１本はダミー等とすればよい。
【００６８】
ここで、ＣＦＲＡＣでは、図１２に示すように、ＣＩＵ［１］，ＣＩＵ［２］のノードＳＷＦＤが、Ｙ軸方向に沿って延伸する第３メタル配線層Ｍ３のメタル配線ＳＷＦＭＬで共通に接続され、同様にＣＩＵ［１］，ＣＩＵ［２］のノードＳＷＦＳも、Ｍ３のメタル配線で共通に接続される。一方、ＣＩＮＴにおいては、本来、このようなメタル配線ＳＷＦＭＬは不要である。ただし、ＳＷＦＭＬの存在によって、ＣＩＮＴ内のＣＩＵとＣＦＲＡＣ内のＣＩＵとで、容量素子（図２のＣＩｐと図４のＣＦＸｐ）の容量値や寄生容量（図４のＣＰｐ）の容量値が異なり得る。そこで、本実施の形態１では、図１１に示すように、ＣＩＮＴ内のＣＩＵにおいても、図１２のＳＷＦＭＬを反映したＭ３のダミーメタル配線ＤＭが備わっている。これによって、ＣＩＮＴ内のＣＩＵとＣＦＲＡＣ内のＣＩＵとは実質的に同一（略同一）のレイアウト構成を備えることになり、分数容量の使用に際し、高精度化が図れる。
【００６９】
また、図１１および図１２に示した単位容量ユニットＣＩＵの周りの構成は、前述したダミーメタル配線ＤＭやオン・オフ制御線のシールド部ＧＳの特徴に加えて、図１１の平面図やＡ−Ａ’間断面図から判るように、ＣＩＵ外のＢＩＴ＿ＣＩとＯｓｃＰ（Ｍ２）の下層において広い領域にＭ１の配線が備わった点も特徴となっている。当該Ｍ１の配線は、シールド部ＧＳとなるが、ＢＩＴ＿ＣＩとＯｓｃＰとの間のシールド機能に加えて、図示しない半導体基板からのノイズに対するシールド機能も兼ね備えている。これによって、発振出力信号における信号品質の向上が実現可能となり、結果的に、ＤＮＬの向上にも寄与し得る。
【００７０】
なお、例えば図１１のＡ−Ａ’間断面図および平面図に示す容量素子ＣＩｍの構造に関しては、前述した容量素子ＣＩｐの構造をＹ軸対称で折り返したような構造となるため、詳細な説明は省略する。また、例えば、図１１では１個のＣＩＵ周りの構成を示したが、実際には、図８に示したように、図１１のＣＩＵがＹ軸方向において複数個（図８の例では８個）配置され、各ＣＩＵ内のＯｓｃＰ，ＯｓｃＭ同士が共通の配線（図８の例えばＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］等）で接続される構成となる。この場合、当該共通の配線は、特に限定はされないが、図１１においてＭ４の上層に位置する例えば第５メタル配線層（図示せず）で形成される。また、図８のＯｓｃＰｒ，ＯｓｃＭｒおよびこれに対応する図７のＯｓｃＰ，ＯｓｃＭは、特に限定はされないが、例えば第５メタル配線層の上層に位置する第６メタル配線層（図示せず）で図７のＬＰ，ＬＭと共に形成される。
【００７１】
《ディジタルＰＬＬ回路の概略構成》
図１３は、本発明の実施の形態１によるディジタル制御発振装置において、図１のディジタル制御発振回路を適用したディジタルＰＬＬ回路の概略構成例を示すブロック図である。図１３に示すディジタルＰＬＬ回路（ディジタル制御発振装置）ＤＰＬＬは、時間差検出回路（ディジタル位相比較部）ＴＤＣ、ディジタルロウパスフィルタ（ディジタルループフィルタ）ＤＬＰＦと、ディジタル制御発振回路ＤＣＯ、マルチモジュラス周波数分周回路（分周部）ＭＭＤ、シグマデルタ変調回路（又はデルタシグマ変調回路）ＳＤＭを備えている。このＤＣＯに図１等の構成例が適用される。
【００７２】
時間差検出回路ＴＤＣは、水晶発振回路等によって生成された基準発振周波数（例えば２６ＭＨｚ）を持つ基準発振信号ＲＥＦと、マルチモジュラス周波数分周回路（分周部）ＭＭＤによって生成された分周発振信号ＦＤＩＶとの位相差（時間差）を検出する。ＴＤＣは、例えば、複数段の単位遅延回路（ＣＭＯＳインバータ回路）を含み、ＦＤＩＶを単位遅延回路で順次遅延させ、各単位遅延回路の出力をＲＥＦに同期してラッチし、このラッチ結果によって位相差（時間差）を検出する。ＣＭＯＳ製造プロセスの微細化に伴い当該単位遅延回路の遅延量が小さくなるほど、位相差（時間差）検出結果の高精度化が図れる。
【００７３】
ディジタルロウパスフィルタＤＬＰＦは、ＴＤＣからの位相比較結果となるディジタルコードＣＯＤＥ１を対象として、平均化処理を行う。ＤＬＰＦは、代表的には、ＩＩＲ（Infinite Impulse Response）フィルタや、ＦＩＲ（Finite Impulse Response）フィルタや、これらの組合せ等である。ＤＣＯは、このＤＬＰＦの処理結果となるディジタルコードを受けて、当該ディジタルコードの値に応じた発振周波数を持つ発振出力信号ＰＬＬＯＵＴを生成する。当該ディジタルコードは、図１における整数容量値制御信号Ｗ＿ＩＮＴや分数容量値制御信号Ｗ＿ＦＲＡＣに該当する。なお、図示は省略しているが、実際には、カウンタ回路等を備えた周波数差検出回路等がＴＤＣと共に備わっている。図１の自動バンド制御信号Ｗ＿ＡＢＳは、当該周波数差検出回路等によって生成される。
【００７４】
シグマデルタ変調部ＳＤＭは、分周比設定コードＤＡＴ−ＤＩＶＮに基づいてマルチモジュラス周波数分周回路ＭＭＤに分周比を設定すると共に当該分周比を可変制御する。例えば、ＤＡＴ−ＤＩＶＮは、小数部分を含む分周比を表し、ＳＤＭは、ＭＭＤに対して、時系列的に異なる整数分周比を設定することで、平均的に小数部分を含んだ分周比を設定する。ＭＭＤは、ＳＤＭによって設定された分周比で発振出力信号ＰＬＬＯＵＴを分周し、その結果を分周発振信号ＦＤＩＶとしてＴＤＣに帰還する。
【００７５】
このような構成および動作において、ＤＣＯは、前述した分数値用の容量バンクＣＦＲＡＣを用いることで、ＴＤＣによって検出された位相差（時間差）をＷ＿ＦＲＡＣを介して高精度にＰＬＬＯＵＴの発振周波数に反映させることができる。その結果、位相誤差が小さい高精度な発振出力信号が得られる。また、この際には分数容量を実現するためのシグマデルタ変調回路を用いないため（すなわち、図２０のＤＰＬＬｃにおけるＳＤＤＣＯが不要となるため）、発振周波数遠方の雑音を低減することが可能になる。
【００７６】
図１４は、図６および図１３の動作例を表す概念図である。図１４において、横軸には整数コードが示され、縦軸には発振周波数が示されている。整数コードにおける「１」の変化量は、図１３における整数容量値制御信号Ｗ＿ＩＮＴの１ビット分に対応する。図１４に示すように、図１３のＤＰＬＬにおけるＤＣＯに図６のような分数値用の容量バンクＣＦＲＡＣを適用することで、整数コードの「１」の変化量に対応する発振周波数の変動量ΔＦＩＮＴの間を更に１６分割（ΔＦＩＮＴ／１６）した状態で発振周波数の制御を行うことが可能になる。この際には、前述したように、ＣＦＲＡＣによる分周容量を高精度に実現できることから、ＤＮＬ（すなわち図１４における傾き特性の線形性の程度）の向上等も図れる。
【００７７】
《ディジタルＰＬＬ回路の検証結果》
図１５は、図１３のディジタルＰＬＬ回路を対象に行ったノイズ特性の検証結果の一例を示す図である。図１５では、横軸は所定の発振出力周波数を基準としたオフセット周波数（Ｈｚ）を示し、縦軸はノイズ（ｄＢｍ／Ｈｚ）を示している。また、ここでは、図１３のディジタルＰＬＬ回路を用いた場合（本方式）と併せて、ディジタルＰＬＬ回路を開ループとした場合と、本方式を用いずにＤＣＯ用シグマデルタ変調回路を用いない場合（ΣΔ無）と、図２０のようにＤＣＯ用シグマデルタ変調回路を用いた場合（ΣΔ有）とが示されている。
【００７８】
図１５に示すように、ＤＣＯ用シグマデルタ変調回路を用いない場合（ΣΔ無）では、開ループ時に比べて量子化雑音により発振周波数近傍の雑音が悪化する。一方、ＤＣＯ用シグマデルタ変調回路を用いた場合（ΣΔ有）には、近傍雑音は改善するものの発振周波数遠方の雑音が悪化してしまう。一方、本方式を用いることで、分数容量の高精度化（すなわち量子化雑音の低減）により発振周波数近傍の雑音が改善され、シグマデルタ変調回路を用いないことにより、発振周波数遠方の雑音も改善する。
【００７９】
以上、本実施の形態１のディジタル制御発振装置を用いることで、代表的には、発振周波数遠方の雑音を低減することが可能になる。また、加えて、発振周波数近傍の雑音を低減することが可能になる。
【００８０】
（実施の形態２）
《高周波信号処理装置の各種概略構成》
本実施の形態２では、実施の形態１で説明したようなディジタル制御発振装置を備えた各種無線通信システム（代表的には携帯電話機）用の高周波信号処理装置の各種構成例について説明する。
【００８１】
図１６は、本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示すブロック図である。図１６に示す高周波信号処理装置ＲＦＩＣ１は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ１は、時間差検出回路ＴＤＣ、ディジタルロウパスフィルタＤＬＰＦと、ディジタル制御発振回路ＤＣＯ、マルチモジュラス周波数分周回路ＭＭＤ、シグマデルタ変調回路ＳＤＭ、および合成回路ＡＤＤ１，ＡＤＤ２を備える。ここで、当該ＤＣＯに、実施の形態１で述べたような構成例が適用される。ＲＦＩＣ１内の各回路は、例えば、無線通信システムにおける送信回路の一部を構成する。
【００８２】
図１６のＲＦＩＣ１は、図１３で述べたディジタルＰＬＬ回路ＤＰＬＬに対して、ＡＤＤ１，ＡＤＤ２が加わった構成となっている。以降、図７と重複する部分に関しては、詳細な説明は省略する。ＡＤＤ１は、ＤＬＰＦの出力と位相変調用コードＤＡＴ−ＰＭとを合成し、その合成結果をディジタルコードとしてＤＣＯに出力する。当該ディジタルコードは、整数容量値制御信号Ｗ＿ＩＮＴおよび分数容量値制御信号Ｗ＿ＦＲＡＣに該当する。ＡＤＤ２は、ＤＡＴ−ＰＭと分周比設定コードＤＡＴ−ＤＩＶＮとを合成し、ＳＤＭに入力する。その結果、ＤＣＯからは、所定の発振周波数を基準にＤＡＴ−ＰＭに応じた位相変調が加えられた発振出力信号ＰＬＬＯＵＴが生成される。ＰＬＬＯＵＴは、例えば図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。
【００８３】
このように、ＤＣＯに対してＡＤＤ１を介してＤＡＴ−ＰＭに伴う位相変調を直接行うと共に、ＭＭＤ（ＳＤＭ）に対してＡＤＤ２を介してＤＡＴ−ＰＭに伴う位相変調を行う方式は、２ポイント変調方式と呼ばれる。仮に、ＭＭＤ（ＳＤＭ）に対する変調パスのみの場合、当該パスはロウパスフィルタ特性となり、そのループ帯域は帯域外雑音やスプリアスの観点から例えば数百ｋＨｚ程度等に制限されるため、高域の送信データが欠落してしまう（すなわち送信データレートの高速化が困難となる）恐れがある。一方、ＤＣＯに対する変調パスのみの場合、当該パスはハイパスフィルタ特性となるため、低域の周波数成分が十分に得られず、また、ループ帯域外の制御となるためオープンループ制御に近い状態となり、変調精度が低下する恐れがある。そこで、２ポイント変調方式を用いると、このロウパスフィルタ特性とハイパスフィルタ特性が相互に補完され、広帯域での通信が実現可能となる。
【００８４】
図１６のＲＦＩＣ１を用いると、前述した２ポイント変調方式による効果に加えて、本実施の形態のＤＣＯによって発振周波数遠方および近傍の雑音を低減できるため、高精度又は高品質な発振出力信号ＰＬＬＯＵＴを生成できる。その結果、図示しないアンテナを介してスペクトラムの劣化が少なく、高精度な変調精度（高いＥＶＭ（Error Vector Magnitude）特性）を持つ高周波信号が送出可能になる。また、ＤＣＯ用のシグマデルタ変調回路が不要となるため、消費電力の低減等が図れる。なお、特に限定はされないが、当該ＲＦＩＣ１は、例えばＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調が用いられるＧＳＭ（Global System for Mobile Communications）規格系の携帯電話システムや、ＯＱＰＳＫ（offset quadrature phase shift keying）変調が用いられるＺｉｇＢｅｅ（登録商標）システム等に適用できる。
【００８５】
図１７は、本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す他のブロック図である。図１７に示す高周波信号処理装置ＲＦＩＣ２は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ２は、送信回路として、ロウパスフィルタＬＰＦＴ−Ｉ，ＬＰＦＴ−Ｑ、可変増幅回路ＶＧＡ−Ｉ，ＶＧＡ−Ｑ、送信用ミキサ回路ＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑ、合成回路ＡＤＤ３、可変ドライバ回路ＶＤＲＶ、送信用ディジタルＰＬＬ回路ＤＰＬＬ＿ＴＸ、および分周回路ＤＩＶＮ−Ｔを備える。また、受信回路として、ロウノイズアンプ回路ＬＮＡ、受信用ミキサ回路ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑ、プログラマブルゲイン回路ＰＧＡ−Ｉ，ＰＧＡ−Ｑ、ロウパスフィルタＬＰＦＲ−Ｉ，ＬＰＦＲ−Ｑ、受信用ディジタルＰＬＬ回路ＤＰＬＬ＿ＲＸ、および分周回路ＤＩＶＮ−Ｒを備える。ここで、当該ＤＰＬＬ＿ＴＸ，ＤＰＬＬ＿ＲＸに、実施の形態１の図１３で述べたような構成例が適用され、図１３内のＤＣＯに、実施の形態１で述べたような構成例が適用される。
【００８６】
図１７において、送信動作時には、直交信号となる送信ベースバンド信号ＴＸＩＮ−Ｉ，ＴＸＩＮ−ＱがＬＰＦＴ−Ｉ，ＬＰＦＴ−Ｑを介して伝送され、ＶＧＡ−Ｉ，ＶＧＡ−Ｑで適宜増幅が行われたのちＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑに入力される。ＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑは、ＤＩＶＮ−Ｔから出力されるローカル信号（キャリア信号、局部発振信号）を用いて、ＶＧＡ−Ｉ，ＶＧＡ−Ｑを介して出力される送信ベースバンド信号を所定の高周波信号にアップコンバート（周波数変換）する。この際に、ＤＩＶＮ−Ｔは、ＤＰＬＬ＿ＴＸから出力される発振出力信号を適宜分周し、加えて、９０°位相が異なる２個のローカル信号を生成し、その一方をＭＩＸＴ−Ｉに、他方をＭＩＸＴ−Ｑに出力する。ＡＤＤ３は、ＭＩＸＴ−Ｉの出力とＭＩＸＴ−Ｑの出力をベクトル合成し、ＶＤＲＶは、このベクトル合成された高周波信号を所定のゲインで増幅して、送信高周波信号ＴＸＯＵＴを生成する。ＴＸＯＵＴは、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。
【００８７】
図１７において、受信動作時には、図示しないアンテナによって受信された受信高周波信号ＲＸＩＮがＬＮＡに入力され、ＬＮＡによって増幅された高周波信号がＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑに入力される。ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑは、ＤＩＶＮ−Ｒから出力されるローカル信号（キャリア信号、局部発振信号）を用いて、ＬＮＡから出力される高周波信号を所定のベースバンド信号にダウンコンバート（周波数変換）する。この際に、ＤＩＶＮ−Ｒは、ＤＰＬＬ＿ＲＸから出力される発振出力信号を適宜分周し、加えて、９０°位相が異なる２個のローカル信号を生成し、その一方をＭＩＸＲ−Ｉに、他方をＭＩＸＲ−Ｑに出力する。ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑの出力信号は、ＰＧＡ−Ｉ，ＰＧＡ−Ｑで適宜増幅が行われたのち、ＬＰＦＲ−Ｉ，ＬＰＦＲ−Ｑを介して出力される。当該出力信号は直交信号である受信ベースバンド信号ＲＸＯＵＴ−Ｉ，ＲＸＯＵＴ−Ｑとなる。
【００８８】
図１７のＲＦＩＣ２を用いると、例えば、送信動作時には、ＤＰＬＬ−ＴＸに伴い高精度又は高品質なローカル信号を生成できるため、送信高周波信号における位相誤差の低減やスペクトラムの改善等が図れる。また、受信動作時には、ＤＰＬＬ−ＲＸに伴い位相雑音が小さいローカル信号を生成できるため、ＢＥＲ（Bit Error Rate）の低減等が図れる。当該ＲＦＩＣ２は、様々な位相変調または加えて振幅変調を実現できるため、所謂２Ｇ（例えばＧＳＭ規格）、３Ｇ（例えばＷ−ＣＤＭＡ（Wideband Code Division Multiple Access規格）、３．９Ｇ（例えばＬＴＥ（Long Term Evolution）規格）といった様々な携帯電話システムに適用できる。
【００８９】
例えば、３Ｇや３．９Ｇ等では、ＦＤＤ方式が用いられるため、所定の送信周波数帯を持つＴＸＯＵＴが所定の受信周波数帯を持つＲＸＩＮに影響を及ぼさないようにする必要がある。前述したように、仮にＤＰＬＬ＿ＴＸにＤＣＯ用シグマデルタ変調回路を適用した場合、ＴＸＯＵＴに発振周波数遠方の雑音が生じ、これが受信周波数帯に影響を及ぼす（例えば重畳する）恐れがあるため、これを抑制するためのＳＡＷフィルタ等がＴＸＯＵＴの先に必要とされる場合がある。一方、本実施の形態のＤＰＬＬ＿ＴＸを用いると、このような遠方雑音が低減されるため、ＳＡＷフィルタ等が不要となり、無線通信システムの小型化や低コスト化等が図れる。なお、当該ＲＦＩＣ２は、勿論、携帯電話システムに限らず、無線ＬＡＮ（Local Area Network）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）システム等といった様々な無線通信システムに適用可能である。
【００９０】
図１８は、本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。図１８に示す高周波信号処理装置ＲＦＩＣ３は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ３は、ＰＬＬ制御回路ＰＬＬＣＴＬ、ディジタル制御発振回路ＤＣＯ、分周回路ＤＩＶ１，ＤＩＶ２、およびドライバ回路ＤＲＶ１，ＤＲＶ２を備える。ここで、当該ＤＣＯに、実施の形態１で述べたような構成例が適用される。ＲＦＩＣ３内の各回路は、例えば、無線通信システムにおける送信回路の一部を構成する。
【００９１】
ＰＬＬＣＴＬは、例えば、位相比較回路、ループフィルタ回路、分周回路等を含み、ＤＣＯからの発振出力信号に対して所定の分周比の分周信号を生成し、その分周信号の位相と基準発振信号ＲＥＦとの位相とが一致するようにＤＣＯの発振周波数を制御する。また、ＰＬＬＣＴＬは、位相変調用コードＤＡＴ−ＰＭが入力され、当該コードに基づいて変調を行う。具体的には、ＤＣＯに対して直接変調を行ったり、または図１６で述べたような２ポイント変調を行う。例えば、変調指数が０．５のＦＳＫ（frequency shift keying）を行うことで、ＭＳＫ（Minimum Shift Keying）変調が可能になることが知られており、これにガウスフィルタを組み合わせることで、ＧＳＭ規格等で用いられるＧＭＳＫ変調が可能となる。
【００９２】
ＤＩＶ１は、このようなＤＣＯの発振出力信号を例えば１／２分周し、ＤＲＶ１は、ＤＩＶ１の出力を受けて送信高周波信号ＴＸＯＵＴ１を出力する。ＴＸＯＵＴ１は、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。ＴＸＯＵＴ１は、例えば、１８５０ＭＨｚ〜１９１０ＭＨｚの送信周波数帯と１９３０ＭＨｚ〜１９９０ＭＨｚの受信周波数帯を持つＰＣＳ（Personal Communications Service）規格や、１７１０ＭＨｚ〜１７８５ＭＨｚの送信周波数帯と１８０５ＭＨｚ〜１８８０ＭＨｚの受信周波数帯を持つＤＣＳ（Digital Cellular System）規格の信号である。なお、ＰＣＳ規格やＤＣＳ規格は、ＧＳＭ規格のハイバンド等とも呼ばれる。
【００９３】
ＤＩＶ２は、ＤＩＶ１の出力信号を更に例えば１／２分周し、ＤＲＶ２は、ＤＩＶ２の出力を受けて送信高周波信号ＴＸＯＵＴ２を出力する。ＴＸＯＵＴ２は、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。ＴＸＯＵＴ２は、例えば、８２４ＭＨｚ〜８４９ＭＨｚの送信周波数帯と８６９ＭＨｚ〜８９４ＭＨｚの受信周波数帯を持つＧＳＭ８５０規格や、８８０ＭＨｚ〜９１５ＭＨｚの送信周波数帯と９２５ＭＨｚ〜９６０ＭＨｚの受信周波数帯を持つＧＳＭ９００規格の信号である。なお、ＤＲＶ１とＤＲＶ２は、通信モードの設定に応じていずれか一方が活性化される。図１８のＲＦＩＣ３を用いると、本実施の形態のＤＣＯに伴い高精度又は高品質な発振出力信号を生成できる。その結果、図示しないアンテナを介してスペクトラムの劣化が少なく、高精度な変調精度（高いＥＶＭ特性）を持つ高周波信号が送出可能になる。
【００９４】
図１９は、本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。図１９に示す高周波信号処理装置ＲＦＩＣ４は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ４は、図１８のＲＦＩＣ３に対して２個の振幅変調用ミキサ回路ＭＩＸ−ＨＡ，ＭＩＸ−ＬＡが加わった構成となっている。これ以外の構成に関しては、図１８と同様であるため詳細な説明は省略する。ＭＩＸ−ＨＡは、ＤＲＶ１の入出力と並列に設けられ、ＤＩＶ１の出力を振幅変調用コードＤＡＴ−ＡＭで振幅変調し、ＴＸＯＵＴ１として出力する。同様に、ＭＩＸ−ＬＡは、ＤＲＶ２の入出力と並列に設けられ、ＤＩＶ２の出力をＤＡＴ−ＡＭで振幅変調し、ＴＸＯＵＴ２として出力する。
【００９５】
ＤＲＶ１，ＭＩＸ−ＨＡ，ＤＲＶ２，ＭＩＸ−ＬＡは、いずれか１個が活性化される。ＤＲＶ１が活性化された場合には、ＴＸＯＵＴ１として前述したようなＰＣＳ規格やＤＣＳ規格の信号が出力され、ＤＲＶ２が活性化された場合には、ＴＸＯＵＴ２として前述したようなＧＳＭ８５０規格やＧＳＭ９００規格の信号が出力される。一方、ＭＩＸ−ＨＡが活性化された場合には、ＴＸＯＵＴ１としてＰＣＳ規格やＤＣＳ規格のＥＤＧＥ（Enhanced Data rates for GSM Evolutions）モードの信号が出力され、ＭＩＸ−ＬＡが活性化された場合には、ＴＸＯＵＴ２としてＧＳＭ８５０規格やＧＳＭ９００規格のＥＤＧＥモードの信号が出力される。ＥＤＧＥモードでは、包括線変動が生じないＧＭＳＫ変調とは異なり包括線変動が生じる８ＰＳＫ（Phase Shift Keying）変調等が用いられるため、ＭＩＸ−ＨＡ，ＭＩＸ−ＬＡによる振幅制御が必要となる。
【００９６】
以上のように、本実施の形態２による高周波信号処理装置を用いることで、発振周波数の設定精度に加えて、変調精度や復調精度の向上が図れるため、代表的には、送信信号・受信信号の信号品質を向上させることが可能になる。更に、発振周波数遠方の雑音を低減できることから、例えばＦＤＤ方式では、送信信号と受信信号の干渉等を抑制でき、ＴＤＤ方式においても、例えば、ある送信チャネルが他の送信チャネルに影響を及ぼすような事態を抑制できる。その結果、送信回路におけるＳＡＷフィルタ等が不要となり、無線通信システムの小型化や低コスト化が図れる。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、本実施の形態によるディジタル制御発振回路を無線通信システムに適用したが、場合によっては有線の通信システムに適用することも可能である。
【符号の説明】
【００９８】
ＡＤＤ 合成回路
ＡＭＰＢＫ アンプ回路ブロック
ＡＭＰＭ，ＡＭＰＰ アンプ回路
ＡＲ 領域
ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦ オン・オフ制御線（オン・オフ制御信号）
ＢＩＴＮＤ オン・オフ制御ノード
ＣＡ，ＣＩ，ＣＦ，ＣＦＸ 容量素子
ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ 容量バンク
ＣＦＢＫ 容量ブロック
ＣＩＵ 単位容量ユニット
ＣＯＤＥ ディジタルコード
ＣＯＸ ゲート絶縁膜
ＣＰ 寄生容量
ＣＴ コンタクト層
ＤＡＴ−ＡＭ 振幅変調用コード
ＤＡＴ−ＤＩＶＮ 分周比設定コード
ＤＡＴ−ＰＭ 位相変調用コード
ＤＣＯ ディジタル制御発振回路
ＤＥＣ デコーダ回路
ＤＦ 拡散層
ＤＩＶ，ＤＩＶＮ 分周回路
ＤＬＰＦ ディジタルロウパスフィルタ
ＤＰＬＬ ディジタルＰＬＬ回路
ＤＲＶ ドライバ回路
ＦＤＩＶ 分周発振信号
ＧＬＮ 配線
ＧＮＤ 接地電源電圧
ＧＳ シールド部
ＧＴ ゲート層
ＩＯＬ ロジック制御回路
ＩＳＬ 絶縁膜
ＬＮＡ ロウノイズアンプ回路
ＬＰ，ＬＭ コイル素子
ＬＰＦＴ，ＬＰＦＲ ロウパスフィルタ
Ｍ メタル配線層
ＭＩＸ 振幅変調用ミキサ回路
ＭＩＸＲ 受信用ミキサ回路
ＭＩＸＴ 送信用ミキサ回路
ＭＭＤ マルチモジュラス周波数分周回路
ＯｓｃＰ，ＯｓｃＭ 発振出力ノード
ＰＧＡ プログラマブルゲイン回路
ＰＬＬＣＴＬ ＰＬＬ制御回路
ＰＬＬＯＵＴ 発振出力信号
ＲＥＦ 基準発振信号
ＲＦＩＣ 高周波信号処理装置
ＲＸＩＮ 受信高周波信号
ＳＤＤＣＯ ＤＣＯ用シグマデルタ変調回路
ＳＤＭ シグマデルタ変調回路
ＳＵＢ 半導体基板
ＳＷＡ，ＳＷＩ，ＳＷＦ スイッチ
ＴＤＣ 時間差検出回路
ＴＸＩＮ 送信ベースバンド信号
ＴＸＯＵＴ 送信高周波信号
Ｖ 固定電圧
ＶＤＤ 電源電圧
ＶＤＲＶ 可変ドライバ回路
ＶＧＡ 可変増幅回路
Ｗ＿ＡＢＳ 自動バンド制御信号
Ｗ＿ＦＲＡＣ 分数容量値制御信号
Ｗ＿ＩＮＴ 整数容量値制御信号
【技術分野】
【０００１】
本発明は、ディジタル制御発振装置および高周波信号処理装置に関し、特に、無線通信システム用のＤＣＯ（Digitally controlled oscillator）回路、ＤＣＯ回路を含むＰＬＬ（Phase Locked Loop）回路、ならびにＰＬＬ回路を含む無線通信用高周波信号処理装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、非特許文献１には、シグマデルタ変調回路を用いて分数容量を実現する方式が示されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Robert Bogdan Staszewski、他３名、“Digitally controlled oscillator (DCO)-based architecture for RF frequency synthesis in a deep-submicrometer CMOS process”、IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing、VOL.50、NO.11、p.815-828、２００３年１１月
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、携帯電話機を代表とする無線通信システムには、主にベースバンド信号と高周波信号との間の周波数変換を担う高周波信号処理装置が備わっている。このような高周波信号処理装置は、例えば、ＰＬＬ回路やミキサ回路等を備え、ＰＬＬ回路によって生成した送信用／受信用のキャリア信号（ローカル信号、局部発振信号）をミキサ回路に入力することで周波数変換を行う。こうした中、従来において広く用いられていたアナログＰＬＬ回路を、ディジタル回路で構成されるディジタルＰＬＬ回路に置き換える技術が注目されている。ディジタルＰＬＬ回路は、ＡＤＰＬＬ（All Digital Phase Locked Loop）等とも呼ばれる。ディジタルＰＬＬ回路を用いると、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスによる微細化技術を享受できるため、その進歩に伴い小面積化、低電源電圧化、高性能化（高速化）等が図れる。
【０００５】
図２０は、本発明の前提として検討したディジタル制御発振装置において、その概略構成例を示すブロック図である。図２０に示すディジタル制御発振装置ＤＰＬＬｃは、時間差検出回路ＴＤＣ、ディジタルロウパスフィルタＤＬＰＦ、ディジタル制御発振回路ＤＣＯｃ、マルチモジュラス周波数分周回路ＭＭＤ、シグマデルタ変調回路ＳＤＭ、ならびにＤＣＯ用シグマデルタ変調回路ＳＤＤＣＯを備えている。ＤＣＯｃから出力された発振出力信号ＰＬＬＯＵＴは、ＭＭＤによって分周され、ＴＤＣは、当該分周発振信号ＦＤＩＶと基準発振信号ＲＥＦとの時間差（位相差）を検出する。ＤＬＰＦは、ＴＤＣの検出結果を平滑化し、その結果に基づく整数容量値制御信号Ｗ＿ＩＮＴをＤＣＯｃに出力する。また、ＤＬＰＦの出力は、ＳＤＤＣＯを介して、分数容量値制御信号Ｗ＿ＦＲＡＣとしてＤＣＯｃに入力される。
【０００６】
ＳＤＭは、分周比設定コードＤＡＴ−ＤＩＶＮに基づいて、ＭＭＤに分周比を設定すると共に、当該分周比を時系列的に可変制御することで小数部分を含んだ分周比を設定する。この分周比の変化は、ＴＤＣ、ＤＬＰＦを介して整数容量値制御信号Ｗ＿ＩＮＴに反映される。ＤＣＯｃは、例えば無線通信システム用等の場合、図示は省略するが、通常、ＬＣ共振型で構成され、このＣ（容量）の値（具体的には発振ノードに接続する容量の個数）を順次制御することで発振周波数の制御を行う。この際の容量の個数は、Ｗ＿ＩＮＴによって定められ、この場合の発振周波数の設定分解能は、容量１個分の変化量に依存して定められる。
【０００７】
しかしながら、容量１個分の変化量では、所望の発振周波数の設定分解能が得られない場合がある。すなわち、ＳＤＭがＭＭＤに対して設定した小数部分を含んだ分周比を高精度に実現できない場合がある。そこで、ＳＤＤＣＯは、ＭＭＤの出力ならびにＤＬＰＦの出力を受けて、等価的に容量１個分よりも小さい容量の変化量を実現できるように、Ｗ＿ＦＲＡＣを用いてＤＣＯｃを制御する。具体的には、例えば、Ｗ＿ＩＮＴに応じて１個の容量を発振ノードに接続する（便宜上オンと呼ぶ）期間をＴｏｎとすると、Ｗ＿ＦＲＡＣによって、当該１個の容量を例えば（Ｔｏｎ／８）の期間でオンに駆動する。その結果、等価的に、１／８個の容量が実現できることになる。なお、ＳＤＤＣＯは、実際には、この容量をオンに制御するタイミングを適宜可変制御する。
【０００８】
このように、ＤＣＯ用シグマデルタ変調回路ＳＤＤＣＯを用いると、発振周波数の設定分解能を向上（ＤＣＯ利得を低減）させることが可能になる。シグマデルタ変調回路は、広く知られているようにオーバーサンプリングやノイズシェービングによって発振周波数近傍の雑音特性を抑制している。ただし、その代わりに遠方の雑音特性が劣化する（発振周波数を基準にオフセット周波数の高い方の雑音が増加する）ことになる。したがって、例えば、図２０のようなＤＰＬＬｃをＦＤＤ（Frequency Division Duplex）方式の無線通信システムの送信部に適用した場合、前述した発振周波数遠方の雑音が、送信帯域から所定の周波数離れた受信帯域に影響を及ぼす恐れがある。
【０００９】
これを回避するためには、例えば、シグマデルタ変調回路のサンプリング周波数を高くすることが考えられる。この場合、消費電力や面積が増大する恐れがある。また、送信部にＳＡＷ（Surface Acoustic Wave）フィルタを設け、これによって発振周波数遠方の雑音を抑制することが考えられる。ただし、ＳＡＷフィルタは、通常、単体の外部部品となるため、無線通信システムにおけるコストの低減や小型化が困難となる恐れがある。
【００１０】
そこで、本発明の目的の一つは、発振周波数遠方の雑音を低減することが可能なディジタル制御発振装置、ならびに高周波信号処理装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１２】
本実施の形態によるディジタル制御発振装置は、相補の発振出力信号が出力される第１及び第２発振出力ノードと、コイル素子と、複数の容量ユニットと、負性抵抗生成回路とを備える。コイル素子（ＬＰ，ＬＭ）は、第１発振出力ノード（ＯｓｃＰ）と前記第２発振出力ノード（ＯｓｃＭ）の間に結合される。複数の容量ユニット（ＣＩＵ）は、それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第１ノードと第２ノードとの間で順に直列に結合される第１容量素子、第１スイッチ、第２容量素子を備える。負性抵抗生成回路（ＡＭＰＢＫ）は、第１発振出力ノードと第２発振出力ノードの間に負性抵抗を生成する。ここで、複数の容量ユニットの一部は複数の第１容量ユニットとして第１容量バンク（ＣＩＮＴ）を構成し、複数の容量ユニットの他の一部は第２容量バンク（ＣＦＲＡＣ）を構成する。複数の第１容量ユニットの第１ノードは第１発振出力ノードに、第２ノードは第２発振出力ノードにそれぞれ結合される。第２容量バンクは、Ｎ個（Ｎは２以上の整数）の容量ユニットで構成される容量ブロック（ＣＦＢＫ）を含む。容量ブロックは、Ｎ個の容量ユニットの１個となる第２容量ユニット（ＣＩＵ［１］）と、第２容量ユニット以外となる（Ｎ−１）個の第３容量ユニット（ＣＩＵ［２］〜ＣＩＵ［ｋ］）とを備える。第２容量ユニットの第１ノードは第１発振出力ノードに、第２ノードは第２発振出力ノードにそれぞれ結合される。（Ｎ−１）個の第３容量ユニットにおける第１及び第２ノードは、交流的な接地電源電圧（Ｖ６）に結合される。第２容量ユニットにおける第１容量素子の第１スイッチ側のノード（ＳＷＦＤ）は、（Ｎ−１）個の第３容量ユニットにおける第１容量素子の第１スイッチ側のノードと共通に結合される。第２容量ユニットにおける第２容量素子の第１スイッチ側のノード（ＳＷＦＳ）は、（Ｎ−１）個の第３容量ユニットにおける第２容量素子の第１スイッチ側のノードと共通に結合される。第２容量ユニット及び（Ｎ−１）個の第３容量ユニットにおける第１スイッチ（ＳＷＦ１）は、オン・オフが共通に制御される。
【００１３】
このような構成を用いると、ＤＣＯ用シグマデルタ変調回路を用いずに分数容量を実現することが可能になり、発振周波数遠方の雑音を低減することが可能になる。また、高精度な分数容量を実現可能になる。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、発振周波数遠方の雑音を低減することが可能なディジタル制御発振装置、ならびに高周波信号処理装置が実現可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。
【図２】図１のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。
【図３】図１のディジタル制御発振回路において、その容量バンク（分数値用）内の分数値用容量ブロックの詳細な構成例を示す回路図である。
【図４】図３の分数値用容量ブロックの動作原理の一例を表す説明図である。
【図５】（ａ）、（ｂ）は、図３の分数値用容量ブロックの動作原理の一例を表す説明図である。
【図６】図１のディジタル制御発振回路において、その容量バンク（分数値用）の概略構成例を示すブロック図である。
【図７】本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。
【図８】図７のディジタル制御発振回路において、その容量バンク（整数値用）周りのレイアウト概要の一例を表す模式図である。
【図９】図７のディジタル制御発振回路において、その容量バンク（分数値用）のレイアウト概要の一例を表す模式図である。
【図１０】図９における分数値用容量ブロック（１／８用）周りのレイアウト概要の一例を示す模式図である。
【図１１】図８のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。
【図１２】図１０のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例を示す平面図である。
【図１３】本発明の実施の形態１によるディジタル制御発振装置において、図１のディジタル制御発振回路を適用したディジタルＰＬＬ回路の概略構成例を示すブロック図である。
【図１４】図６および図１３の動作例を表す概念図である。
【図１５】図１３のディジタルＰＬＬ回路を対象に行ったノイズ特性の検証結果の一例を示す図である。
【図１６】本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示すブロック図である。
【図１７】本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す他のブロック図である。
【図１８】本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。
【図１９】本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。
【図２０】本発明の前提として検討したディジタル制御発振装置において、その概略構成例を示すブロック図である。
【図２１】図３の分数値用容量ブロックの比較例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は、（ａ）において各スイッチをオンに制御した場合の等価回路図、（ｃ）は、（ａ）において各スイッチをオフに制御した場合の等価回路図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
《ディジタル制御発振回路の概略回路構成》
図１は、本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的な構成例を示す回路図である。図１に示すディジタル制御発振回路ＤＣＯは、アンプ回路ブロックＡＭＰＢＫと、コイル素子ＬＰ，ＬＭと、３系統の容量バンクＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣと、デコーダ回路ＤＥＣを備えている。ＡＭＰＢＫは、負性抵抗回路として機能し、正極側発振出力ノードＯｓｃＰを入力、負極側発振出力ノードＯｓｃＭを出力として反転動作を行うアンプ回路ＡＭＰＭと、その逆に、ＯｓｃＭを入力、ＯｓｃＰを出力として反転動作を行うアンプ回路ＡＭＰＰを備える。
【００２１】
ＡＭＰＰ，ＡＭＰＭのそれぞれは、特に限定はされないが、代表的にはＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路で構成される。ＡＭＰＰ，ＡＭＰＭは、高電位側の固定電圧（例えば電源電圧ＶＤＤ１）Ｖ１と低電位側の固定電圧（例えば接地電源電圧ＧＮＤ１）Ｖ２によって動作する。なお、ＡＭＰＰ，ＡＭＰＭのそれぞれは、場合によっては１個のＮＭＯＳトランジスタで構成する（すなわちＡＭＰＢＫをクロスカップル接続（一方のゲートが他方のドレインに接続）された２個のＮＭＯＳトランジスタで構成する）ことも可能である。ＬＰは、一端がＯｓｃＰに接続され、ＬＭは、一端がＯｓｃＭに接続され、ＬＰ，ＬＭの他端には固定電圧（例えばＶＤＤ１又はＧＮＤ１）Ｖ３が供給される。
【００２２】
ＣＡＢＳは、周波数帯（バンド）調整用であり、一端がＯｓｃＰに接続される容量素子ＣＡｐと、一端がＯｓｃＭに接続される容量素子ＣＡｍと、ＣＡｐの他端とＣＡｍの他端の間に接続されるスイッチＳＷＡを備える。ここでは、ＣＡｐ，ＳＷＡ，ＣＡｍからなる一組の回路が代表的に示されているが、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。ＣＩＮＴは、整数値調整用であり、一端がＯｓｃＰに接続される容量素子ＣＩｐと、一端がＯｓｃＭに接続される容量素子ＣＩｍと、ＣＩｐの他端とＣＩｍの他端の間に接続されるスイッチＳＷＩを備え、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。ＣＦＲＡＣは、分数値調整用であり、一端がＯｓｃＰに接続される容量素子ＣＦｐと、一端がＯｓｃＭに接続される容量素子ＣＦｍと、ＣＦｐの他端とＣＦｍの他端の間に接続されるスイッチＳＷＦを備え、実際には、このような回路がＯｓｃＰとＯｓｃＭの間に複数組設けられる。
【００２３】
ＳＷＡは、自動バンド制御信号Ｗ＿ＡＢＳによってオン・オフが制御され、ＳＷＩ，ＳＷＦは、デコーダ回路ＤＥＣによってオン・オフが制御される。ＤＥＣは、高電位側の固定電圧（例えば電源電圧ＶＤＤ２）Ｖ４と低電位側の固定電圧（例えば接地電源電圧ＧＮＤ２）Ｖ５によって動作する。ＤＥＣは、整数容量値制御信号Ｗ＿ＩＮＴ、および分数容量値制御信号Ｗ＿ＦＲＡＣを入力とし、Ｗ＿ＩＮＴに応じてオン・オフ制御線（オン・オフ制御信号）ＢＩＴ＿ＣＩを介してＳＷＩのオン・オフを制御し、Ｗ＿ＦＲＡＣに応じてオン・オフ制御線（オン・オフ制御信号）ＢＩＴ＿ＣＦを介してＳＷＦのオン・オフを制御する。
【００２４】
ここでは、ＣＩＮＴ内のＣＩｐ，ＳＷＩ，ＣＩｍからなる１組を単位容量ユニットＣＩＵと呼ぶ。また、ＣＦＲＡＣ内のＣＦｐ，ＳＷＦ，ＣＦｍからなる１組を分数値用容量ブロックＣＦＢＫと呼ぶ。ＢＩＴ＿ＣＩは、前述したように、ＣＩＮＴ内に複数組のＣＩＵが設けられるため、これに応じて複数本で構成され、ＢＩＴ＿ＣＦも同様に複数本で構成される。ＤＥＣは、例えば、Ｗ＿ＩＮＴの値が「１」変動する毎に、ＢＩＴ＿ＣＩを介してＳＷＩをオンに制御するＣＩＵの数を「１」ずつ変動させる。
【００２５】
このようなディジタル制御発振回路ＤＣＯは、コイル素子ＬＰ，ＬＭと容量バンクＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各容量素子によるＬＣ共振型の構成となっており、ＯｓｃＰ，ＯｓｃＭに相補の発振出力信号を出力する。この際に、ＡＭＰＢＫは、当該ＬＣ部分の寄生抵抗成分を打ち消す負性抵抗回路として機能する。当該発振回路の発振周波数は、ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各スイッチのオン・オフによって制御され、主として、スイッチがオンに制御された組に含まれる容量素子が発振周波数を定めるパラメータとして寄与する。
【００２６】
ここで、ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ内の各容量素子の実効的な容量値の関係は、ＣＡｐ（＝ＣＡｍ）＞ＣＩｐ（＝ＣＩｍ）＞ＣＦｐ（＝ＣＦｍ）となっている。これにより、例えば、Ｗ＿ＡＢＳ（ＣＡＢＳ）によって２ＭＨｚ単位、Ｗ＿ＩＮＴ（ＣＩＮＴ）によって１０ｋＨｚ単位、Ｗ＿ＦＲＡＣ（ＣＦＲＡＣ）によって０．６２５ｋＨｚ単位でそれぞれ発振周波数が調整される。特に限定はされないが、ＣＡＢＳでは、２ＭＨｚ単位で５１２ステップ（約１ＧＨｚレンジ）の調整が行われ、ＣＩＮＴでは、１０ｋＨｚ単位で、２０４８ステップ（約２０ＭＨｚレンジ）の調整が行われる。
【００２７】
このような構成において、本実施の形態１のディジタル制御発振装置の主要な特徴の一つは、詳細は後述するが、ＣＦＲＡＣ内のＣＦＢＫが、ＣＩＮＴ内のＣＩＵと同一の回路構成および略同一のレイアウト構成を持つ容量ユニットを複数組み合わせて構成され、これによって、ＣＩＮＴよりも小さい周波数分解能を実現する点にある。このようなＣＦＢＫを設けることで、シグマデルタ変調回路（すなわち図２０のＳＤＤＣＯ）等を使用することなく、所定の周波数分解能を実現できるため、代表的には発振周波数遠方の雑音を低減することが可能になる。その結果、前述したようにシグマデルタ変調回路のサンプリング周波数を上げることによる消費電力の増大や面積の増大を抑制でき、また、送信部においてＳＡＷフィルタ等が不要となることから、無線通信システムにおけるコストの低減や小型化等が図れる。
【００２８】
《スイッチの詳細構成》
図２は、図１のディジタル制御発振回路において、その各単位容量ユニット内のスイッチ周りの詳細な構成例を示す回路図である。図２には、図１における容量バンクＣＩＮＴ内の１個の単位容量ユニットＣＩＵを代表として、その構成例が示されている。図２の例では、スイッチＳＷＩが、容量素子ＣＩｐとＣＩｍの間に設けられた３個のスイッチＳＷＩ１〜ＳＷＩ３で構成される。ＳＷＩ１は、ＣＩｐの一端（ノードＳＷＩＤ）とＣＩｍの一端（ノードＳＷＩＳ）との間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成される。ＳＷＩ２は、ＳＷＩＤと接地電源電圧ＧＮＤの間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成され、ＳＷＩ３は、ＳＷＩＳとＧＮＤの間にソース・ドレイン経路が形成されたＮＭＯＳトランジスタで構成される。ＧＮＤは、例えば図１におけるＧＮＤ２が用いられる。ＳＷＩ１〜ＳＷＩ３を構成する各ＮＭＯＳトランジスタのゲートは、ＣＩＵが備えるオン・オフ制御ノードＢＩＴＮＤに接続され、このＢＩＴＮＤが前述した複数のオン・オフ制御線ＢＩＴ＿ＣＩのいずれか１本（ＢＩＴ＿ＣＩ［ｎ］）で駆動される。
【００２９】
ここで、ＢＩＴ＿ＣＩ［ｎ］が‘Ｈ’レベルに駆動された場合、ＳＷＩＤとＳＷＩＳが電気的に接続されると共にＧＮＤに短絡される。この場合、ＣＩｐ，ＣＩｍは、発振出力ノードＯｓｃＰ，ＯｓｃＭにおいて発振周波数を設定する際のパラメータとして寄与する。一方、ＢＩＴ＿ＣＩ［ｎ］が‘Ｌ’レベルに駆動された場合、ＳＷＩＤとＳＷＩＳは、電気的に分離され、共にハイインピーダンス状態となる。この場合、ＣＩｐ，ＣＩｍは、理想的には、発振周波数を設定する際のパラメータとして寄与しない。すなわち、オン・オフ制御ノードＢＩＴＮＤは、発振周波数を設定する際のパラメータとして容量素子ＣＩｐ，ＣＩｍを寄与させるか否かを選択する機能を持つ。
【００３０】
なお、スイッチＳＷＩの構成は、勿論、図２のような構成に限定されるものではなく、様々に変更することが可能である。例えば、図２において、原理的には、ＳＷＩ１をオンに駆動することでノードＳＷＩＤ，ＳＷＩＳは交流的に仮想接地とみなせるため、ＳＷＩ２，ＳＷＩ３は不要である。ただし、実際には、差動バランスのミスマッチや、ＳＷＩ１の時定数等に応じて仮想接地からの誤差が生じ得るため、ＳＷＩＤ，ＳＷＩＳを交流的に接地するスイッチ（図２の例ではＳＷＩ２，ＳＷＩ３）を設ける方が望ましい。また、容量素子ＣＩｐ，ＣＩｍは、特に限定はされないが、特性ばらつきを低減する観点等から例えばＭＩＭ（Metal Insulator Metal）容量やＭＯＭ（Metal Oxide Metal）容量等を用いるとよい。
【００３１】
《容量バンク（分数値用）の構成（本実施の形態１の主要な特徴）》
図３は、図１のディジタル制御発振回路において、その容量バンク（分数値用）内の分数値用容量ブロックの詳細な構成例を示す回路図である。図３に示す分数値用容量ブロックＣＦＢＫは、前述した整数値用容量バンクＣＩＮＴ内の単位容量ユニットと同一の回路構成を持つｋ（ｋは２以上の整数）個の単位容量ユニットＣＩＵ［１］〜ＣＩＵ［ｋ］を備えている。ＣＩＵ［１］は、図２の構成例と同様に、図２のＣＩｐ，ＣＩｍに対応する容量素子ＣＦＸｐ［１］，ＣＦＸｍ［１］と、図２のＳＷＩ１，ＳＷＩ２，ＳＷＩ３に対応するスイッチＳＷＦ１［１］，ＳＷＦ２［１］，ＳＷＦ３［１］を備える。同様に、ＣＩＵ［ｋ］は、図２のＣＩｐ，ＣＩｍに対応する容量素子ＣＦＸｐ［ｋ］，ＣＦＸｍ［ｋ］と、図２のＳＷＩ１，ＳＷＩ２，ＳＷＩ３に対応するスイッチＳＷＦ１［ｋ］，ＳＷＦ２［ｋ］，ＳＷＦ３［ｋ］を備える。
【００３２】
ＣＩＵ［１］〜ＣＩＵ［ｋ］において、発振出力ノードＯｓｃＰ側の容量素子ＣＦＸｐ［１］〜ＣＦＸｐ［ｋ］は、スイッチ側のノードＳＷＦＤが共通に接続され、同様に、発振出力ノードＯｓｃＭ側の容量素子ＣＦＸｍ［１］〜ＣＦＸｍ［ｋ］も、スイッチ側のノードＳＷＦＳが共通に接続される。一方、ＯｓｃＰ側のＣＦＸｐ［１］〜ＣＦＸｐ［ｋ］において、スイッチ側のノードＳＷＦＤと対向する側のノードは、ＣＦＸｐ［１］のみがＯｓｃＰに接続され、残りのＣＦＸｐ［２］〜ＣＦＸｐ［ｋ］は共通に固定電圧Ｖ６に接続される。同様に、ＯｓｃＭ側のＣＦＸｍ［１］〜ＣＦＸｍ［ｋ］において、スイッチ側のノードＳＷＦＳと対向する側のノードは、ＣＦＸｍ［１］のみがＯｓｃＭに接続され、残りのＣＦＸｍ［２］〜ＣＦＸｍ［ｋ］は共通にＶ６に接続される。Ｖ６は、交流的な接地電源電圧であり、特に限定はされないが、例えば、図１におけるＧＮＤ２やＧＮＤ１等を用いればよい。また、各スイッチ（ＳＷＦ１［１］，ＳＷＦ２［１］，ＳＷＦ３［１］）〜（ＳＷＦ１［ｋ］，ＳＷＦ２［ｋ］，ＳＷＦ３［ｋ］）のオン・オフは、図１における複数のオン・オフ制御線ＢＩＴ＿ＣＦのいずれか１本（ＢＩＴ＿ＣＦ［ｊ］）によって共通に制御される。
【００３３】
図４および図５（ａ）、（ｂ）は、図３の分数値用容量ブロックの動作原理の一例を表す説明図である。図４には、図３の分数値用容量ブロックＣＦＢＫに含まれる単位容量ユニットＣＩＵ［１］〜ＣＩＵ［ｋ］の内のＣＩＵ［１］が示されている。ここでは、当該ＣＩＵ［１］を、ＣＩＵ［２］〜ＣＩＵ［ｋ］と区別して基準単位容量ユニットと呼ぶ。基準単位容量ユニットＣＩＵ［１］は、図４に示すように、前述した容量素子ＣＦＸｐ，ＣＦＸｍおよびスイッチＳＷＦ１〜ＳＷＦ３に加えて、実際には、寄生容量ＣＰｐ，ＣＰｍを含んでいる。ＣＰｐは、ノードＳＷＦＤと接地電源電圧ＧＮＤの間に存在し、ＣＰｍは、ノードＳＷＦＳとＧＮＤの間に存在する。ここで、ＣＦＸｐ，ＣＦＸｍの容量値を共にＣ１とし、ＣＰｐ，ＣＰｍの容量値を共にＣＰとする。
【００３４】
図５（ａ）には、図４におけるスイッチＳＷＦ１〜ＳＷＦ３が共にオンに駆動された場合の等価回路が示されている。この場合、ＯｓｃＰから当該基準単位容量ユニットＣＩＵ［１］側を見た場合の容量値Ｃｏｎは、図４のノードＳＷＦＤがＧＮＤに接続されるためＣｏｎ＝Ｃ１となる。一方、図５（ｂ）には、図４におけるＳＷＦ１〜ＳＷＦ３が共にオフに駆動された場合の等価回路が示されている。この場合、ＯｓｃＰから当該基準単位容量ユニットＣＩＵ［１］側を見た場合の容量値Ｃｏｆｆは、図４のノードＳＷＦＤがハイインピーダンスとなるため、ＣＦＸｐとＣＰｐとの直列接続に伴い式（１）となる。その結果、ＳＷＦ１〜ＳＷＦ３のオン・オフに伴う容量値の変化量ΔＣｉｎｔは、式（２）となる。
【００３５】
Ｃｏｆｆ＝（Ｃ１・ＣＰ）／（Ｃ１＋ＣＰ） （１）
ΔＣｉｎｔ＝Ｃｏｎ−Ｃｏｆｆ＝Ｃ１２／（Ｃ１＋ＣＰ） （２）
ここで、図５のＣＰをＣＰ’に置き換えることで、ΔＣｉｎｔの容量値を１／Ｋにすることを考える。すなわち、基準単位容量ユニットＣＩＵ［１］における容量値の変化量（図１のＣＩＮＴ内のＣＩＵにおける変化量に等しい）を１／Ｋとし、発振周波数の分解能をＣＩＮＴ内のＣＩＵのＫ倍（ＤＣＯ利得を１／Ｋ）に向上させることを考える。この場合、目的とする変化量ΔＣｆは、式（２）を用いて式（３）で与えられる。そして、式（３）より、式（４）の関係が導かれる。
【００３６】
ΔＣｆ＝Ｃ１２／（Ｃ１＋ＣＰ’）＝ΔＣｉｎｔ／Ｋ＝Ｃ１２／（Ｋ・（Ｃ１＋ＣＰ）） （３）
Ｃｐ’＝（Ｋ−１）・Ｃ１＋Ｋ・ＣＰ （４）
式（４）から判るように、ΔＣｉｎｔの容量値を１／Ｋにするためには、図５（ａ）、（ｂ）におけるＣＰｐ（容量値ＣＰ）の代わりに、（Ｋ−１）個のＣ１とＫ個のＣＰとを並列に接続すればよい。これを実現したものが前述した図３の回路構成である。すなわち、図３において、ノードＳＷＦＤとＶ６（＝ＧＮＤ）の間には、ＣＦＸｐ［２］〜ＣＦＸｐ［ｋ］に伴う（Ｋ−１）個のＣ１が並列接続され、更に、ＳＷＦＤには、ＣＩＵ［１］〜ＣＩＵ［ｋ］に伴うＫ個のＣＰが並列接続される。なお、ここでは、ＯｓｃＰ側を例として説明を行ったが、勿論、ＯｓｃＭ側に関しても同様である。
【００３７】
これにより、例えば、ΔＣｉｎｔの１／２の容量変化量を実現する分数値用容量ブロックＣＦＢＫは、図３においてＣＩＵ［１］とＣＩＵ［２］を備えた構成となり、また、ΔＣｉｎｔの１／４の容量変化量を実現するＣＦＢＫは、図３においてＣＩＵ［１］〜ＣＩＵ［４］を備えた構成となる。この際に、各ＣＩＵ［１］〜ＣＩＵ［４］は、同一の回路構成（実質的に同一のレイアウト構成）を備えているため、それぞれの各容量素子ＣＦＸｐ，ＣＦＸｍの容量値を高精度に同一値（Ｃ１）に設定できることに加えて、各寄生容量ＣＰｐ，ＣＰｍの容量値も高精度に同一値（ＣＰ）に設定できる。その結果、ＣＩＮＴ内のＣＩＵを基準として、そのＫ倍の発振周波数の分解能を高精度に実現可能となり、図１で述べた各種効果に加えて、例えばＤＮＬ（Differential Non linearity）の向上等が図れる。
【００３８】
図６は、図１のディジタル制御発振回路において、その容量バンク（分数値用）の概略構成例を示すブロック図である。図６に示す容量バンクＣＦＲＡＣは、発振出力ノードＯｓｃＰとＯｓｃＭとの間に、複数（ここでは４個）の分数値用容量ブロックＣＦＢＫ＿Ｎ２，ＣＦＢＫ＿Ｎ４，ＣＦＢＫ＿Ｎ８，ＣＦＢＫ＿Ｎ１６を備えている。ＣＦＢＫ＿Ｎ２は、容量バンク（整数値用）ＣＩＮＴ内の各単位容量ユニットＣＩＵにおける容量変化量の１／２の変化量を実現する。具体的には、図３におけるＣＩＵ［１］，ＣＩＵ［２］を備え、その各スイッチＳＷＦ１（［１］［２］）〜ＳＷＦ３（［１］［２］）がオン・オフ制御線ＢＩＴ＿ＣＦ［２］で制御される。
【００３９】
また、ＣＦＢＫ＿Ｎ４は、ＣＩＮＴ内のＣＩＵにおける容量変化量の１／４の変化量を実現し、図３におけるＣＩＵ［１］〜ＣＩＵ［４］を備える。同様に、ＣＦＢＫ＿Ｎ８は、ＣＩＮＴ内のＣＩＵにおける容量変化量の１／８の変化量を実現するため図３におけるＣＩＵ［１］〜ＣＩＵ［８］を備え、ＣＦＢＫ＿Ｎ１６は、ＣＩＮＴ内のＣＩＵにおける容量変化量の１／１６の変化量を実現するため図３におけるＣＩＵ［１］〜ＣＩＵ［１６］を備える。ＣＦＢＫ＿Ｎ４，ＣＦＢＫ＿Ｎ８，ＣＦＢＫ＿Ｎ１６内の各スイッチは、それぞれオン・オフ制御線ＢＩＴ＿ＣＦ［４］，ＢＩＴ＿ＣＦ［８］，ＢＩＴ＿ＣＦ［１６］で制御される。
【００４０】
これによって、例えば、ＣＩＮＴ内のＣＩＵにおける発振周波数の調整幅を１０ｋＨｚとして、ＢＩＴ＿ＣＦ［１６］によるオン・オフ制御によって０．６２５（＝１０／１６）ｋＨｚの調整幅が実現でき、ＢＩＴ＿ＣＦ［８］によるオン・オフ制御によって１．２５（＝１０／８）ｋＨｚの調整幅が実現できる。また、例えば、ＢＩＴ＿ＣＦ［１６］によるオン・オフ制御とＢＩＴ＿ＣＦ［８］によるオン・オフ制御を組み合わせることで、１．８７５（０．６２５＋１．２５）ｋＨｚの調整幅が実現できる。以降、同様にして、各ＢＩＴ＿ＣＦ（［２］，［４］，［８］，［１６］）を適宜組み合わせることで、１０ｋＨｚの間を０．６２５ｋＨｚ単位（１６階調）で任意に調整することが可能になる。なお、ここでは、（１／２４）を実現するＣＦＢＫ＿Ｎ１６までの分数値用容量ブロックを設けたが、勿論、同様にして（１／２Ｎ）（Ｎは５以上の整数）対応の分数値用容量ブロックを設けることで、順次、分解能の向上が図れる。
【００４１】
《容量バンク（分数値用）の構成（比較例）》
図２１は、図３の分数値用容量ブロックの比較例を示すものであり、図２１（ａ）はその構成例を示す回路図、図２１（ｂ）は、図２１（ａ）において各スイッチをオンに制御した場合の等価回路図、図２１（ｃ）は、図２１（ａ）において各スイッチをオフに制御した場合の等価回路図である。図２１（ａ）に示すように、例えば、ＣＩＮＴ内のＣＩＵにおける容量変化量の分数を、単純に複数の容量素子の直列接続によって実現する方式が考えられる。図２１（ａ）の例では、１／２の分数を実現するため、例えばＯｓｃＰとスイッチ側のノードＳＷＦＤとの間に、ＯｓｃＰ側から順に容量素子ＣＦｐ２とＣＦｐ１が接続されている。
【００４２】
当該方式において、図３の場合と同様にして、各スイッチがオンに駆動された際（図２１（ｂ）の際）の容量値Ｃｏｎと、各スイッチがオフに駆動された際（図２１（ｃ）の際）の容量値Ｃｏｆｆとの変化量ΔＣｆ２（＝Ｃｏｎ−Ｃｏｆｆ）を求めると、式（５）が得られる。式（５）において、ＣＰ１は、ＣＦｐ１のスイッチ側のノードＳＷＦＤに存在する寄生容量ＣＰｐ１の容量値であり、ＣＰ２は、ＣＦｐ１とＣＦｐ２との間のノードに存在する寄生容量ＣＰｐ２の容量値である。
【００４３】
【数１】
【００４４】
一方、ＣＩＮＴ内のＣＩＵにおける容量変化量は、前述した式（２）のΔＣｉｎｔで与えられる。そこで、ΔＣｆ２＝（１／２）・ΔＣｉｎｔとしてその解を求めると、式（６）が得られる。
【００４５】
（４・ＣＰ１＋３・ＣＰ２）Ｃ１２＋ＣＰ１・ＣＰ２２＝２・ＣＰ・Ｃ１２ （６）
式（６）を満たす一つの解は、「ＣＰ１＝ＣＰ／２」かつ「ＣＰ２＝０」である。ただし、寄生容量をゼロにする後者の解は事実上不可能であり、前者は、配線とスイッチの寄生容量を含めてＣＰ１を高精度にＣＰ（すなわちＣＩＮＴ内のＣＩＵの寄生容量）の１／２に設計することを意味し、非常に困難と言える。仮にスイッチのサイズにより調整できたとしてもデバイスばらつきや温度変動で変動してしまうため、高い歩留まりが求められる高周波信号処理等に適用することは困難である。上記以外にも解はあるものの、いずれもＣＰ１およびＣＰ２をＣＰ以下に設計する必要があり、結局、当該容量ユニットとＣＩＮＴ内のＣＩＵとの間の相対ばらつきの問題に帰結する。一方、図３の方式を用いると、ＣＩＮＴ内のＣＩＵと同じ構成のＣＩＵを用いて分数容量が形成されるため、ＣＩＮＴ内のＣＩＵとの間で相対ばらつきが少なく、さらに各半導体チップ毎のデバイスばらつきもＣＩＮＴ内のＣＩＵとほぼ均一に生じるため、高精度な分周容量が実現可能になる。
【００４６】
《ディジタル制御発振回路の概略レイアウト構成》
図７は、本発明の実施の形態１によるディジタル制御発振装置において、それに含まれるディジタル制御発振回路の概略的なレイアウト構成例を示す平面図である。図７に示す各符号は、図１に示した各符号に対応している。図７に示すディジタル制御発振回路ＤＣＯは、略リング状に形成され、Ｙ軸対称に配置されたメタル配線（ＬＰ，ＬＭ）を備えている。当該メタル配線は、その中点（中点タップ）に固定電圧（交流的な接地電源電圧）Ｖ３が印加され、当該中点タップを基準として一方の側でコイル素子ＬＰを実現し、他方の側でコイル素子ＬＭを実現する。当該リングの内側には、Ｙ軸方向に向けて順に第１領域ＡＲ１、第２領域ＡＲ２、第３領域ＡＲ３が設けられる。
【００４７】
ＡＲ２には、容量バンクＣＩＮＴ，ＣＦＡＲＣが配置され、ＡＲ３には、ロジック回路ＬＯＧが配置される。ＬＯＧは、当該リング（ＬＰ，ＬＭ）の外側に配置されたロジック制御回路ＩＯＬを含めて図１のデコーダ回路ＤＥＣを構成し、ＩＯＬからの制御に応じてＣＩＮＴ，ＣＦＲＡＣ内の各単位容量ユニットを制御する。ここで、ＣＩＮＴ，ＣＦＲＡＣは、前述したように実質的に同一のレイアウトを持つ複数の単位容量ユニットＣＩＵによって構成され、詳細は後述するが、その一部でＣＩＮＴが構成され、他の一部でＣＦＲＡＣが構成される。Ｙ軸方向において、ＣＩＮＴ，ＣＦＲＡＣの両側の一方にはＬＰから分岐してＸ軸方向に沿って延伸する配線が配置され、他方にはＬＭから分岐してＸ軸方向に沿って延伸する配線が配置される。前者の配線は発振出力ノードＯｓｃＰとなり、後者の配線は発振出力ノードＯｓｃＭとなる。
【００４８】
ＡＲ１には、Ｘ軸方向においてアンプ回路ＡＭＰＰ，ＡＭＰＭを挟んで両側に容量バンクＣＡＢＳが分割して配置される。Ｚ軸方向において、ＡＭＰＰ，ＡＭＰＭおよびＣＡＢＳの上層には、ＬＰから分岐してＸ軸方向に沿って延伸する配線（すなわちＯｓｃＰ）と、ＬＭから分岐してＸ軸方向に沿って延伸する配線（すなわちＯｓｃＭ）が配置され、ＡＭＰＰ，ＡＭＰＭ，ＣＡＢＳは、当該ＯｓｃＰ，ＯｓｃＭに適宜接続される。ここで、ＡＲ１は、Ｙ軸方向において当該リング（ＬＰ，ＬＭ）の略中間部分に配置され、これに伴いＡＭＰＰ，ＡＭＰＭは、当該リングの略中心部分に配置される。このようなＡＭＰＰ，ＡＭＰＭの配置によって、ＬＣ回路における共振周波数を１個に設定することが可能となり、発振周波数の高精度化や発振出力信号の高品質化等が図れる。
【００４９】
すなわち、例えば、ＡＭＰＰ，ＡＭＰＮを当該リング（ＬＰ，ＬＭ）の端部（例えば図７においてＡＲ３を挟んでＡＲ２と対向する領域等）に配置した場合を想定する。この場合、ＡＭＰＰ，ＡＭＰＮＭからＬＣ回路側を見た場合に、ＣＡＢＳが最も大きな容量であるため、等価的に、ＬＰ，ＬＭの一部（ＡＭＰＰ，ＡＭＰＭからＣＡＢＳまでの配線）を介してＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣとＬＰ，ＬＭの他の部分に伴う第１のＬＣ回路が見える。そのため、上述したＬＰ，ＬＭの一部とＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣに伴う第２の直列ＬＣ回路がＡＭＰＰ，ＡＭＰＭから見え、これが不要な共振周波数を発生させる。この不要な共振周波数が必要な共振周波数よりも十分大きい場合は問題とならないが、不要な共振周波数は、ＡＭＰＰ，ＡＭＰＭからＣＡＢＳまでの距離が長いほど低くなる。したがってＡＭＰＰ，ＡＭＰＭとＣＡＢＳはできるだけ近づける必要がある。図７のようなレイアウト構成例を用いると、ＡＭＰＰ，ＡＭＰＭが当該リング（ＬＰ，ＬＭ）の略中心部分に配置されるため、このような遠近差の影響を緩和できる。
【００５０】
《容量バンク（整数値用）のレイアウト概要》
図８は、図７のディジタル制御発振回路において、その容量バンク（整数値用）周りのレイアウト概要の一例を表す模式図である。図８に示す容量バンクＣＩＮＴでは、簡略化して、８行×４列のマトリックス状に３２個の単位容量ユニットＣＩＵが配置されている。ただし、ＣＩＮＴは、実際には、例えば、３２行×６４列のマトリックスに伴う２０４８個のＣＩＵを備える。図８において、発振出力ノードＯｓｃＰは、行方向に沿って延伸する発振出力ノード（発振出力配線）ＯｓｃＰｒと、そこから等間隔で分岐し、列方向に沿って並んで延伸する４本の発振出力ノード（発振出力配線）ＯｓｃＰｃ［０］〜ＯｓｃＰｃ［３］を含む。同様に、発振出力ノードＯｓｃＭは、行方向に沿って延伸する発振出力ノード（発振出力配線）ＯｓｃＭｒと、そこから等間隔で分岐し、列方向に沿って並んで延伸する４本の発振出力ノード（発振出力配線）ＯｓｃＭｃ［０］〜ＯｓｃＭｃ［３］を含む。
【００５１】
ＯｓｃＰｃ［０］とＯｓｃＭｃ［０］は互いに近接して配置され、以降同様にして、ＯｓｃＰｃ［３］とＯｓｃＭｃ［３］も互いに近接して配置される。また、ＯｓｃＰｒとＯｓｃＭｒは、３２個のＣＩＵを列方向で挟んで両側に配置される。ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］の配線経路上には、１列目となる８個のＣＩＵが順次配置され、当該各ＣＩＵは、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］に対して接続される。以降同様にして、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］の配線経路上には、４列目となる８個のＣＩＵが順次配置され、当該各ＣＩＵは、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］に対して接続される。
【００５２】
また、１列目となる８個のＣＩＵの近傍には、列方向に沿って並んで延伸する複数本（ここでは４本）のオン・オフ制御線ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］が配置される。２列目、３列目および４列目に対しても同様に、各列を構成する８個のＣＩＵの近傍に、列方向に沿って並んで延伸する複数本（ここでは４本）のオン・オフ制御線が各列毎に配置される。１列目に対応するオン・オフ制御線は、ロジック回路ＬＯＧ［０］によって駆動され、以降同様にして、２列目、３列目、４列目の対応するオン・オフ制御線は、それぞれロジック回路ＬＯＧ［１］，ＬＯＧ［２］，ＬＯＧ［３］によって駆動される。ロジック回路ＬＯＧ［０］〜ＬＯＧ［３］は、ロジック制御回路ＩＯＬと共にデコーダ回路ＤＥＣを構成する。ＤＥＣは、ＣＩＵのマトリックス領域のいずれか一辺（ここではＯｓｃＭｒ側の一辺）に沿って配置される。
【００５３】
ＬＯＧ［０］は、１列目に含まれる８個のＣＩＵを対象に、ＢＩＴ＿ＣＩ［０］を用いて１個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［１］を用いて２個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［２］を用いて４個のＣＩＵを制御し、ＢＩＴ＿ＣＩ［３］を用いて１個のＣＩＵを制御する。具体的には、例えばＢＩＴ＿ＣＩ［１］を用いて２個のＣＩＵ内に含まれる各スイッチ（図２のＳＷＩ１〜ＳＷＩ３）のオン・オフを共通に制御する。したがって、例えば、ＢＩＴ＿ＣＩ［０］のみをオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ１個の容量素子（図２のＣＩｐ，ＣＩｍ）が付加され、ＢＩＴ＿ＣＩ［１］のみをオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ２個の容量素子が付加される。更に、ＢＩＴ＿ＣＩ［０］，ＢＩＴ＿ＣＩ［１］をオンレベルに駆動すれば、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］にそれぞれ３個の容量素子が付加される。以降、同様にしてＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルを適宜組み合わせることで、ＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］に対して４個〜８個の容量素子を付加することが可能になる。
【００５４】
ＬＯＧ［２］〜ＬＯＧ［３］に関しても同様であり、例えば、ＬＯＧ［３］は、ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルを適宜組み合わせることで、ＯｓｃＰｃ［３］，ＯｓｃＭｃ［３］に対して０個〜８個の容量素子を適宜付加することが可能になる。また、ロジック制御回路ＩＯＬは、ＬＯＧ［０］〜ＬＯＧ［３］のいずれかを選択して、前述したＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］のオンレベル・オフレベルの指示を与えると共に、ＬＯＧ［０］〜ＬＯＧ［３］のそれぞれに対して、ＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］全体をオンレベル又はオフレベルに駆動するための命令を与える。これによって、例えば、ＯｓｃＰ，ＯｓｃＭに対してそれぞれ９個の容量素子を付加する場合には、ＬＯＧ［０］においてＢＩＴ＿ＣＩ［０］〜ＢＩＴ＿ＣＩ［３］全体をオンレベルに駆動させた状態で、ＬＯＧ［１］を選択し、ＬＯＧ［１］においてＢＩＴ＿ＣＩ［０］のみを駆動させればよい。
【００５５】
《容量バンク（分数値用）のレイアウト概要》
図９は、図７のディジタル制御発振回路において、その容量バンク（分数値用）のレイアウト概要の一例を表す模式図である。図９の例では、分数値用の容量バンクＣＦＲＡＣは、整数値用の容量バンクＣＩＮＴと隣接して配置される。言い換えれば、図８に示したように、複数の単位容量ユニットがマトリックス状に配置され、その一部の領域によってＣＩＮＴが構成され、他の一部の領域によってＣＦＲＡＣが構成される。これによって、図２１等でも述べたように、ＣＩＮＴ内のＣＩＵとＣＦＲＡＣ内のＣＩＵとの間で相対的なプロセスばらつきを低減でき、また、各半導体チップ毎のデバイスばらつきの影響を抑制できる。この観点で、ＣＦＲＡＣは、必ずしも図９の例のようにＣＩＮＴの端部に配置される必要はなく、適宜変更することが可能である。
【００５６】
ＣＦＲＡＣは、ここでは、３４行×３列に配置されたＣＩＵを用いて実現されている。ただし、１列目はダミーとして用いられ、また１行目と３４行目もダミーとして用いられるため、実質的には、３２行×２列となる。ダミーは、例えば、各ＣＩＵに対してその周辺のレイアウトパターン（パターン密度）を均一にするために設けられ、周辺パターンに依存して製造ばらつきが生じる事態を抑制するために設けられる。なお、前述したＣＩＮＴに関しても同様であり、実際には端の行と端の列にダミーが設けられる。
【００５７】
ＣＦＲＡＣにおいて、２列目のＣＩＵには、２行目〜９行目の８個のＣＩＵを用いて図６の分数値用容量ブロックＣＦＢＫ＿Ｎ８が形成され、１８行目〜３３行目の１６個のＣＩＵを用いて図６の分数値用容量ブロックＣＦＢＫ＿Ｎ１６が形成される。また、３列目のＣＩＵには、２行目〜３行目の２個のＣＩＵを用いて図６の分数値用容量ブロックＣＦＢＫ＿Ｎ２が形成され、３０行目〜３３行目の４個のＣＩＵを用いて図６の分数値用容量ブロックＣＦＢＫ＿Ｎ４が形成される。なお、２列目および３列目において、残りの行に対応するＣＩＵはダミーとなる。
【００５８】
図１０は、図９における分数値用容量ブロック（１／８用）周りのレイアウト概要の一例を示す模式図である。図１０に示すように、例えば分数値用容量ブロックＣＦＢＫ＿Ｎ８は、同一列上に順次並んで配置された８個のＣＩＵによって構成される。ここで、図１０での１行目のＣＩＵは、図３で述べた基準単位容量ユニット（図３のＣＩＵ［１］）となり、２個の容量素子（図３のＣＦＸｐ，ＣＦＸｍに該当）の一端がそれぞれ発振出力ノードＯｓｃＰ，ＯｓｃＭに接続される。一方、図１０での２行目〜８行目のＣＩＵでは、２個の容量素子の一方の一端が列方向に沿って延伸する配線ＧＬＮｐに接続され、２個の容量素子の他方の一端が列方向に沿って延伸する配線ＧＬＮｍに接続される。当該２本の配線ＧＬＮｐ，ＧＬＮｍは、固定電圧（交流的な接地電源電圧）Ｖ６用の配線となる。
【００５９】
また、図１０での１行目〜８行目のＣＩＵにおいて、２個の容量素子の一方（ＣＦＸｐ側）の他端は、列方向に沿って延伸する配線（ノードＳＷＦＤ）に共通に接続され、２個の容量素子の他方（ＣＦＸｍ側）の他端も、列方向に沿って延伸する配線（ノードＳＷＦＳ）に共通に接続される。１行目〜８行目のＣＩＵに含まれるスイッチ（図３のＳＷＦ１〜ＳＷＦ３に該当）は、列方向に沿って延伸するオン・オフ制御線ＢＩＴ＿ＣＦ［８］によって共通に制御される。当該ＢＩＴ＿ＣＦ［８］は、分数値用ロジック回路ＬＯＧ＿Ｆによって駆動される。ＬＯＧ＿Ｆは、例えば図７に示したロジック回路ＬＯＧ内に配置され、ＢＩＴ＿ＣＦ［８］に加えて他のオン・オフ制御線ＢＩＴ＿ＣＦ（［１６］，［２］，［４］）も駆動する。
【００６０】
ここで、図１０での１行目のＣＩＵ（図３の基準単位容量ユニットＣＩＵ［１］）は、図９における２行目２列目のＣＩＵに該当する。同様に、図９におけるＣＦＢＫ＿Ｎ２の基準単位容量ユニットも、２行目のＣＩＵに該当する。また、図９におけるＣＦＢＫ＿Ｎ１６の基準単位容量ユニットは、図９における３３行目のＣＩＵに該当し、同様に、図９におけるＣＦＢＫ＿Ｎ４の基準単位容量ユニットも３３行目のＣＩＵに該当する。このように各分数値用容量ブロックＣＦＢＫの基準単位容量ユニットをダミーを除いた端の行に配置することで、中間の行のダミー（例えば図９におけるＣＦＢＫ＿Ｎ８とＣＦＢＫ＿Ｎ１６の間に位置する各ダミー）のノードをＯｓｃＰ，ＯｓｃＭでなく例えば図３のＶ６に接続することができるため、ダミーによる余分な寄生容量を低減できる。
【００６１】
《単位容量ユニットの周りの詳細構成》
図１１は、図８のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例ならびにデバイス断面構造例を示す平面図および断面図である。図１２は、図１０のレイアウト概要において、その各単位容量ユニット周りの詳細なレイアウト構成例を示す平面図である。図１１には、整数値用の容量バンクＣＩＮＴに含まれる単位容量ユニットＣＩＵが示され、図１２には、分数値用の容量バンクＣＦＲＡＣに含まれる単位容量ユニットＣＩＵが示されている。
【００６２】
まず、図１１において、単位容量ユニットＣＩＵ内の各符号は、前述した図２の各符号に対応している。図２に示されない各符号において、Ｍ１，Ｍ２，Ｍ３，Ｍ４は、それぞれ第１、第２、第３、第４メタル配線層であり、ＣＴは各メタル配線層間を適宜接続するコンタクト層であり、ＩＳＬは各メタル配線層を覆う絶縁膜である。また、図１１に示す断面図（Ａ−Ａ’間断面およびＢ−Ｂ’間断面）では、メタル配線層の部分が抽出して示されているが、実際には、その下層（Ｚ軸方向）に半導体基板が存在する。
【００６３】
図１１の平面図では、１個の単位容量ユニットＣＩＵをＸ軸方向（行方向）で挟んだ両側に、Ｙ軸方向（列方向）に沿って並んで延伸する複数本（ここでは簡易的に３本表示）のオン・オフ制御線ＢＩＴ＿ＣＩが配置される。ＢＩＴ＿ＣＩは、そのＸ側方向の片側（ここでは右側）に隣接して配置されたＣＩＵを制御する。ＣＩＵは、Ａ−Ａ’間断面図に示されるように、Ｘ軸方向でスイッチＳＷＩ（ここではＳＷＩの詳細構造例は省略）を挟んで一方側に容量素子ＣＩｐが形成され、他方側に容量素子ＣＩｍが形成される。ＣＩｐは、Ｍ３で形成されたノードＳＷＩＤを備え、ＳＷＩＤは、複数のＣＴおよびＭ１，Ｍ２を介してＳＷＩの一端（具体的には図示しない半導体基板内のドレイン拡散層）に接続される。
【００６４】
ＳＷＩＤのＺ軸方向における上層（Ｍ４）と下層（Ｍ２）には、それぞれ絶縁膜ＩＳＬを介して発振出力ノードＯｓｃＰが形成される。当該Ｍ４，Ｍ２のＯｓｃＰは、複数のＣＴおよびＭ３を介して接続される。これによって、図１１の平面図に示すように、ＳＷＩＤとＯｓｃＰ（Ｍ４）の重複部分で容量素子ＣＩｐの一部が形成され、ＳＷＩＤとＯｓｃＰ（Ｍ２）の重複部分でＣＩｐの他の一部が形成される。すなわち、ここでは、２個の容量素子の並列接続によってＣＩｐを構成している。ただし、勿論、Ｍ４，Ｍ２のいずれか一方のみでＯｓｃＰを形成することも可能である。このような容量素子ＣＩｐは、ＭＩＭ容量における絶縁膜（Ｉ）の部分を通常のメタル配線層の層間絶縁膜（代表的にはシリコン酸化膜）を利用して形成する意味で、ＭＯＭ容量と呼ばれる場合がある。
【００６５】
また、図１１の平面図およびＡ−Ａ’間断面図おいて、ＣＩＵとＸ軸方向で隣接する箇所に（ここでは左側に）、Ｍ２によって形成された３本のオン・オフ制御線ＢＩＴ＿ＣＩが配置される。ここで、ＢＩＴ＿ＣＩは、Ａ−Ａ’間断面図から判るように、その周辺が前述したシールド部ＧＳによって覆われている。すなわち、ＢＩＴ＿ＣＩを基準に、Ｚ軸方向の下層および上層はＭ１およびＭ４の配線（ＧＳ）で覆われ、Ｘ軸方向の左右は当該Ｍ１とＭ４間を接続する複数のＣＴおよびＭ２，Ｍ３の配線（ＧＳ）で覆われている。当該Ｍ２，Ｍ３の配線は、図１１の平面図に示すように、Ｙ軸方向においてある程度の長さを持ち、この長さは、ＯｓｃＰ（Ｍ４），ＯｓｃＰ（Ｍ２）のＹ軸方向の長さと同等となっている。これによって、ＣＩＵ外に配置されたＢＩＴ＿ＣＩとＯｓｃＰとの間がシールドされる。その結果、ＢＩＴ＿ＣＩとＯｓｃＰとの間の直接的なカップリング結合が低減され、例えばＢＩＴ＿ＣＩの駆動状態に応じてＯｓｃＰのインピーダンスが不規則に変動するような事態を抑制でき、ＤＮＬの向上等が図れる。
【００６６】
また、図１１の平面図に示すように、この３本のＢＩＴ＿ＣＩの内のいずれか１本（ここでは真ん中）は、ＣＴによってＭ３の配線に接続され、当該Ｍ３の配線がＸ軸方向において隣接するＣＩＵに向けて延伸している。当該Ｍ３の配線は、ＣＩＵ内で複数のＣＴおよびＭ２を介してＭ１の配線に接続され、当該Ｍ１の配線が、Ｘ軸方向に沿って延伸したのちスイッチＳＷＩ（ＮＭＯＳトランジスタ）のゲートに接続される。ここで、当該Ｍ１の配線（すなわちＢＩＴ＿ＣＩ）は、Ｂ−Ｂ’間断面図および平面図から判るように、Ｙ軸方向においてはＭ１からなるシールド部ＧＳ（Ｍ１）で保護され、Ｚ軸方向においてはＭ２からなるシールド部ＧＳ（Ｍ２）で保護されている。これによって、Ｂ−Ｂ’間断面図および平面図から判るように、ＣＩＵ内に配置されたＢＩＴ＿ＣＩとＯｓｃＰ，ＯｓｃＭとの間がシールドされる。
【００６７】
一方、図１２において、単位容量ユニットＣＩＵ［１］，ＣＩＵ［２］内の各符号は、前述した図３の各符号に対応している。図３に示されない各符号は、前述した図１１の場合と同様である。図１２に示すレイアウトは、図１１に示したＣＩＵの構成例（平面図）をＹ軸方向に２個繋げ、一方をＣＩＵ［１］、他方をＣＩＵ［２］としたような構成例となっている。ただし、ＣＩＮＴとＣＦＲＡＣの違いに伴い、ノードＳＷＩＤ，ＳＷＩＳがＳＷＦＤ，ＳＷＦＳに変更され、スイッチＳＷＩがＳＷＦに変更され、オン・オフ制御線ＢＩＴ＿ＣＩがＢＩＴ＿ＣＦに変更されている。なお、ＢＩＴ＿ＣＦは、ＣＩＵを挟んだ一方側に３本配置されているが、図９の例の場合には２本でよく、例えば、残りの１本はダミー等とすればよい。
【００６８】
ここで、ＣＦＲＡＣでは、図１２に示すように、ＣＩＵ［１］，ＣＩＵ［２］のノードＳＷＦＤが、Ｙ軸方向に沿って延伸する第３メタル配線層Ｍ３のメタル配線ＳＷＦＭＬで共通に接続され、同様にＣＩＵ［１］，ＣＩＵ［２］のノードＳＷＦＳも、Ｍ３のメタル配線で共通に接続される。一方、ＣＩＮＴにおいては、本来、このようなメタル配線ＳＷＦＭＬは不要である。ただし、ＳＷＦＭＬの存在によって、ＣＩＮＴ内のＣＩＵとＣＦＲＡＣ内のＣＩＵとで、容量素子（図２のＣＩｐと図４のＣＦＸｐ）の容量値や寄生容量（図４のＣＰｐ）の容量値が異なり得る。そこで、本実施の形態１では、図１１に示すように、ＣＩＮＴ内のＣＩＵにおいても、図１２のＳＷＦＭＬを反映したＭ３のダミーメタル配線ＤＭが備わっている。これによって、ＣＩＮＴ内のＣＩＵとＣＦＲＡＣ内のＣＩＵとは実質的に同一（略同一）のレイアウト構成を備えることになり、分数容量の使用に際し、高精度化が図れる。
【００６９】
また、図１１および図１２に示した単位容量ユニットＣＩＵの周りの構成は、前述したダミーメタル配線ＤＭやオン・オフ制御線のシールド部ＧＳの特徴に加えて、図１１の平面図やＡ−Ａ’間断面図から判るように、ＣＩＵ外のＢＩＴ＿ＣＩとＯｓｃＰ（Ｍ２）の下層において広い領域にＭ１の配線が備わった点も特徴となっている。当該Ｍ１の配線は、シールド部ＧＳとなるが、ＢＩＴ＿ＣＩとＯｓｃＰとの間のシールド機能に加えて、図示しない半導体基板からのノイズに対するシールド機能も兼ね備えている。これによって、発振出力信号における信号品質の向上が実現可能となり、結果的に、ＤＮＬの向上にも寄与し得る。
【００７０】
なお、例えば図１１のＡ−Ａ’間断面図および平面図に示す容量素子ＣＩｍの構造に関しては、前述した容量素子ＣＩｐの構造をＹ軸対称で折り返したような構造となるため、詳細な説明は省略する。また、例えば、図１１では１個のＣＩＵ周りの構成を示したが、実際には、図８に示したように、図１１のＣＩＵがＹ軸方向において複数個（図８の例では８個）配置され、各ＣＩＵ内のＯｓｃＰ，ＯｓｃＭ同士が共通の配線（図８の例えばＯｓｃＰｃ［０］，ＯｓｃＭｃ［０］等）で接続される構成となる。この場合、当該共通の配線は、特に限定はされないが、図１１においてＭ４の上層に位置する例えば第５メタル配線層（図示せず）で形成される。また、図８のＯｓｃＰｒ，ＯｓｃＭｒおよびこれに対応する図７のＯｓｃＰ，ＯｓｃＭは、特に限定はされないが、例えば第５メタル配線層の上層に位置する第６メタル配線層（図示せず）で図７のＬＰ，ＬＭと共に形成される。
【００７１】
《ディジタルＰＬＬ回路の概略構成》
図１３は、本発明の実施の形態１によるディジタル制御発振装置において、図１のディジタル制御発振回路を適用したディジタルＰＬＬ回路の概略構成例を示すブロック図である。図１３に示すディジタルＰＬＬ回路（ディジタル制御発振装置）ＤＰＬＬは、時間差検出回路（ディジタル位相比較部）ＴＤＣ、ディジタルロウパスフィルタ（ディジタルループフィルタ）ＤＬＰＦと、ディジタル制御発振回路ＤＣＯ、マルチモジュラス周波数分周回路（分周部）ＭＭＤ、シグマデルタ変調回路（又はデルタシグマ変調回路）ＳＤＭを備えている。このＤＣＯに図１等の構成例が適用される。
【００７２】
時間差検出回路ＴＤＣは、水晶発振回路等によって生成された基準発振周波数（例えば２６ＭＨｚ）を持つ基準発振信号ＲＥＦと、マルチモジュラス周波数分周回路（分周部）ＭＭＤによって生成された分周発振信号ＦＤＩＶとの位相差（時間差）を検出する。ＴＤＣは、例えば、複数段の単位遅延回路（ＣＭＯＳインバータ回路）を含み、ＦＤＩＶを単位遅延回路で順次遅延させ、各単位遅延回路の出力をＲＥＦに同期してラッチし、このラッチ結果によって位相差（時間差）を検出する。ＣＭＯＳ製造プロセスの微細化に伴い当該単位遅延回路の遅延量が小さくなるほど、位相差（時間差）検出結果の高精度化が図れる。
【００７３】
ディジタルロウパスフィルタＤＬＰＦは、ＴＤＣからの位相比較結果となるディジタルコードＣＯＤＥ１を対象として、平均化処理を行う。ＤＬＰＦは、代表的には、ＩＩＲ（Infinite Impulse Response）フィルタや、ＦＩＲ（Finite Impulse Response）フィルタや、これらの組合せ等である。ＤＣＯは、このＤＬＰＦの処理結果となるディジタルコードを受けて、当該ディジタルコードの値に応じた発振周波数を持つ発振出力信号ＰＬＬＯＵＴを生成する。当該ディジタルコードは、図１における整数容量値制御信号Ｗ＿ＩＮＴや分数容量値制御信号Ｗ＿ＦＲＡＣに該当する。なお、図示は省略しているが、実際には、カウンタ回路等を備えた周波数差検出回路等がＴＤＣと共に備わっている。図１の自動バンド制御信号Ｗ＿ＡＢＳは、当該周波数差検出回路等によって生成される。
【００７４】
シグマデルタ変調部ＳＤＭは、分周比設定コードＤＡＴ−ＤＩＶＮに基づいてマルチモジュラス周波数分周回路ＭＭＤに分周比を設定すると共に当該分周比を可変制御する。例えば、ＤＡＴ−ＤＩＶＮは、小数部分を含む分周比を表し、ＳＤＭは、ＭＭＤに対して、時系列的に異なる整数分周比を設定することで、平均的に小数部分を含んだ分周比を設定する。ＭＭＤは、ＳＤＭによって設定された分周比で発振出力信号ＰＬＬＯＵＴを分周し、その結果を分周発振信号ＦＤＩＶとしてＴＤＣに帰還する。
【００７５】
このような構成および動作において、ＤＣＯは、前述した分数値用の容量バンクＣＦＲＡＣを用いることで、ＴＤＣによって検出された位相差（時間差）をＷ＿ＦＲＡＣを介して高精度にＰＬＬＯＵＴの発振周波数に反映させることができる。その結果、位相誤差が小さい高精度な発振出力信号が得られる。また、この際には分数容量を実現するためのシグマデルタ変調回路を用いないため（すなわち、図２０のＤＰＬＬｃにおけるＳＤＤＣＯが不要となるため）、発振周波数遠方の雑音を低減することが可能になる。
【００７６】
図１４は、図６および図１３の動作例を表す概念図である。図１４において、横軸には整数コードが示され、縦軸には発振周波数が示されている。整数コードにおける「１」の変化量は、図１３における整数容量値制御信号Ｗ＿ＩＮＴの１ビット分に対応する。図１４に示すように、図１３のＤＰＬＬにおけるＤＣＯに図６のような分数値用の容量バンクＣＦＲＡＣを適用することで、整数コードの「１」の変化量に対応する発振周波数の変動量ΔＦＩＮＴの間を更に１６分割（ΔＦＩＮＴ／１６）した状態で発振周波数の制御を行うことが可能になる。この際には、前述したように、ＣＦＲＡＣによる分周容量を高精度に実現できることから、ＤＮＬ（すなわち図１４における傾き特性の線形性の程度）の向上等も図れる。
【００７７】
《ディジタルＰＬＬ回路の検証結果》
図１５は、図１３のディジタルＰＬＬ回路を対象に行ったノイズ特性の検証結果の一例を示す図である。図１５では、横軸は所定の発振出力周波数を基準としたオフセット周波数（Ｈｚ）を示し、縦軸はノイズ（ｄＢｍ／Ｈｚ）を示している。また、ここでは、図１３のディジタルＰＬＬ回路を用いた場合（本方式）と併せて、ディジタルＰＬＬ回路を開ループとした場合と、本方式を用いずにＤＣＯ用シグマデルタ変調回路を用いない場合（ΣΔ無）と、図２０のようにＤＣＯ用シグマデルタ変調回路を用いた場合（ΣΔ有）とが示されている。
【００７８】
図１５に示すように、ＤＣＯ用シグマデルタ変調回路を用いない場合（ΣΔ無）では、開ループ時に比べて量子化雑音により発振周波数近傍の雑音が悪化する。一方、ＤＣＯ用シグマデルタ変調回路を用いた場合（ΣΔ有）には、近傍雑音は改善するものの発振周波数遠方の雑音が悪化してしまう。一方、本方式を用いることで、分数容量の高精度化（すなわち量子化雑音の低減）により発振周波数近傍の雑音が改善され、シグマデルタ変調回路を用いないことにより、発振周波数遠方の雑音も改善する。
【００７９】
以上、本実施の形態１のディジタル制御発振装置を用いることで、代表的には、発振周波数遠方の雑音を低減することが可能になる。また、加えて、発振周波数近傍の雑音を低減することが可能になる。
【００８０】
（実施の形態２）
《高周波信号処理装置の各種概略構成》
本実施の形態２では、実施の形態１で説明したようなディジタル制御発振装置を備えた各種無線通信システム（代表的には携帯電話機）用の高周波信号処理装置の各種構成例について説明する。
【００８１】
図１６は、本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示すブロック図である。図１６に示す高周波信号処理装置ＲＦＩＣ１は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ１は、時間差検出回路ＴＤＣ、ディジタルロウパスフィルタＤＬＰＦと、ディジタル制御発振回路ＤＣＯ、マルチモジュラス周波数分周回路ＭＭＤ、シグマデルタ変調回路ＳＤＭ、および合成回路ＡＤＤ１，ＡＤＤ２を備える。ここで、当該ＤＣＯに、実施の形態１で述べたような構成例が適用される。ＲＦＩＣ１内の各回路は、例えば、無線通信システムにおける送信回路の一部を構成する。
【００８２】
図１６のＲＦＩＣ１は、図１３で述べたディジタルＰＬＬ回路ＤＰＬＬに対して、ＡＤＤ１，ＡＤＤ２が加わった構成となっている。以降、図７と重複する部分に関しては、詳細な説明は省略する。ＡＤＤ１は、ＤＬＰＦの出力と位相変調用コードＤＡＴ−ＰＭとを合成し、その合成結果をディジタルコードとしてＤＣＯに出力する。当該ディジタルコードは、整数容量値制御信号Ｗ＿ＩＮＴおよび分数容量値制御信号Ｗ＿ＦＲＡＣに該当する。ＡＤＤ２は、ＤＡＴ−ＰＭと分周比設定コードＤＡＴ−ＤＩＶＮとを合成し、ＳＤＭに入力する。その結果、ＤＣＯからは、所定の発振周波数を基準にＤＡＴ−ＰＭに応じた位相変調が加えられた発振出力信号ＰＬＬＯＵＴが生成される。ＰＬＬＯＵＴは、例えば図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。
【００８３】
このように、ＤＣＯに対してＡＤＤ１を介してＤＡＴ−ＰＭに伴う位相変調を直接行うと共に、ＭＭＤ（ＳＤＭ）に対してＡＤＤ２を介してＤＡＴ−ＰＭに伴う位相変調を行う方式は、２ポイント変調方式と呼ばれる。仮に、ＭＭＤ（ＳＤＭ）に対する変調パスのみの場合、当該パスはロウパスフィルタ特性となり、そのループ帯域は帯域外雑音やスプリアスの観点から例えば数百ｋＨｚ程度等に制限されるため、高域の送信データが欠落してしまう（すなわち送信データレートの高速化が困難となる）恐れがある。一方、ＤＣＯに対する変調パスのみの場合、当該パスはハイパスフィルタ特性となるため、低域の周波数成分が十分に得られず、また、ループ帯域外の制御となるためオープンループ制御に近い状態となり、変調精度が低下する恐れがある。そこで、２ポイント変調方式を用いると、このロウパスフィルタ特性とハイパスフィルタ特性が相互に補完され、広帯域での通信が実現可能となる。
【００８４】
図１６のＲＦＩＣ１を用いると、前述した２ポイント変調方式による効果に加えて、本実施の形態のＤＣＯによって発振周波数遠方および近傍の雑音を低減できるため、高精度又は高品質な発振出力信号ＰＬＬＯＵＴを生成できる。その結果、図示しないアンテナを介してスペクトラムの劣化が少なく、高精度な変調精度（高いＥＶＭ（Error Vector Magnitude）特性）を持つ高周波信号が送出可能になる。また、ＤＣＯ用のシグマデルタ変調回路が不要となるため、消費電力の低減等が図れる。なお、特に限定はされないが、当該ＲＦＩＣ１は、例えばＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調が用いられるＧＳＭ（Global System for Mobile Communications）規格系の携帯電話システムや、ＯＱＰＳＫ（offset quadrature phase shift keying）変調が用いられるＺｉｇＢｅｅ（登録商標）システム等に適用できる。
【００８５】
図１７は、本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す他のブロック図である。図１７に示す高周波信号処理装置ＲＦＩＣ２は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ２は、送信回路として、ロウパスフィルタＬＰＦＴ−Ｉ，ＬＰＦＴ−Ｑ、可変増幅回路ＶＧＡ−Ｉ，ＶＧＡ−Ｑ、送信用ミキサ回路ＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑ、合成回路ＡＤＤ３、可変ドライバ回路ＶＤＲＶ、送信用ディジタルＰＬＬ回路ＤＰＬＬ＿ＴＸ、および分周回路ＤＩＶＮ−Ｔを備える。また、受信回路として、ロウノイズアンプ回路ＬＮＡ、受信用ミキサ回路ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑ、プログラマブルゲイン回路ＰＧＡ−Ｉ，ＰＧＡ−Ｑ、ロウパスフィルタＬＰＦＲ−Ｉ，ＬＰＦＲ−Ｑ、受信用ディジタルＰＬＬ回路ＤＰＬＬ＿ＲＸ、および分周回路ＤＩＶＮ−Ｒを備える。ここで、当該ＤＰＬＬ＿ＴＸ，ＤＰＬＬ＿ＲＸに、実施の形態１の図１３で述べたような構成例が適用され、図１３内のＤＣＯに、実施の形態１で述べたような構成例が適用される。
【００８６】
図１７において、送信動作時には、直交信号となる送信ベースバンド信号ＴＸＩＮ−Ｉ，ＴＸＩＮ−ＱがＬＰＦＴ−Ｉ，ＬＰＦＴ−Ｑを介して伝送され、ＶＧＡ−Ｉ，ＶＧＡ−Ｑで適宜増幅が行われたのちＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑに入力される。ＭＩＸＴ−Ｉ，ＭＩＸＴ−Ｑは、ＤＩＶＮ−Ｔから出力されるローカル信号（キャリア信号、局部発振信号）を用いて、ＶＧＡ−Ｉ，ＶＧＡ−Ｑを介して出力される送信ベースバンド信号を所定の高周波信号にアップコンバート（周波数変換）する。この際に、ＤＩＶＮ−Ｔは、ＤＰＬＬ＿ＴＸから出力される発振出力信号を適宜分周し、加えて、９０°位相が異なる２個のローカル信号を生成し、その一方をＭＩＸＴ−Ｉに、他方をＭＩＸＴ−Ｑに出力する。ＡＤＤ３は、ＭＩＸＴ−Ｉの出力とＭＩＸＴ−Ｑの出力をベクトル合成し、ＶＤＲＶは、このベクトル合成された高周波信号を所定のゲインで増幅して、送信高周波信号ＴＸＯＵＴを生成する。ＴＸＯＵＴは、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。
【００８７】
図１７において、受信動作時には、図示しないアンテナによって受信された受信高周波信号ＲＸＩＮがＬＮＡに入力され、ＬＮＡによって増幅された高周波信号がＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑに入力される。ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑは、ＤＩＶＮ−Ｒから出力されるローカル信号（キャリア信号、局部発振信号）を用いて、ＬＮＡから出力される高周波信号を所定のベースバンド信号にダウンコンバート（周波数変換）する。この際に、ＤＩＶＮ−Ｒは、ＤＰＬＬ＿ＲＸから出力される発振出力信号を適宜分周し、加えて、９０°位相が異なる２個のローカル信号を生成し、その一方をＭＩＸＲ−Ｉに、他方をＭＩＸＲ−Ｑに出力する。ＭＩＸＲ−Ｉ，ＭＩＸＲ−Ｑの出力信号は、ＰＧＡ−Ｉ，ＰＧＡ−Ｑで適宜増幅が行われたのち、ＬＰＦＲ−Ｉ，ＬＰＦＲ−Ｑを介して出力される。当該出力信号は直交信号である受信ベースバンド信号ＲＸＯＵＴ−Ｉ，ＲＸＯＵＴ−Ｑとなる。
【００８８】
図１７のＲＦＩＣ２を用いると、例えば、送信動作時には、ＤＰＬＬ−ＴＸに伴い高精度又は高品質なローカル信号を生成できるため、送信高周波信号における位相誤差の低減やスペクトラムの改善等が図れる。また、受信動作時には、ＤＰＬＬ−ＲＸに伴い位相雑音が小さいローカル信号を生成できるため、ＢＥＲ（Bit Error Rate）の低減等が図れる。当該ＲＦＩＣ２は、様々な位相変調または加えて振幅変調を実現できるため、所謂２Ｇ（例えばＧＳＭ規格）、３Ｇ（例えばＷ−ＣＤＭＡ（Wideband Code Division Multiple Access規格）、３．９Ｇ（例えばＬＴＥ（Long Term Evolution）規格）といった様々な携帯電話システムに適用できる。
【００８９】
例えば、３Ｇや３．９Ｇ等では、ＦＤＤ方式が用いられるため、所定の送信周波数帯を持つＴＸＯＵＴが所定の受信周波数帯を持つＲＸＩＮに影響を及ぼさないようにする必要がある。前述したように、仮にＤＰＬＬ＿ＴＸにＤＣＯ用シグマデルタ変調回路を適用した場合、ＴＸＯＵＴに発振周波数遠方の雑音が生じ、これが受信周波数帯に影響を及ぼす（例えば重畳する）恐れがあるため、これを抑制するためのＳＡＷフィルタ等がＴＸＯＵＴの先に必要とされる場合がある。一方、本実施の形態のＤＰＬＬ＿ＴＸを用いると、このような遠方雑音が低減されるため、ＳＡＷフィルタ等が不要となり、無線通信システムの小型化や低コスト化等が図れる。なお、当該ＲＦＩＣ２は、勿論、携帯電話システムに限らず、無線ＬＡＮ（Local Area Network）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）システム等といった様々な無線通信システムに適用可能である。
【００９０】
図１８は、本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。図１８に示す高周波信号処理装置ＲＦＩＣ３は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ３は、ＰＬＬ制御回路ＰＬＬＣＴＬ、ディジタル制御発振回路ＤＣＯ、分周回路ＤＩＶ１，ＤＩＶ２、およびドライバ回路ＤＲＶ１，ＤＲＶ２を備える。ここで、当該ＤＣＯに、実施の形態１で述べたような構成例が適用される。ＲＦＩＣ３内の各回路は、例えば、無線通信システムにおける送信回路の一部を構成する。
【００９１】
ＰＬＬＣＴＬは、例えば、位相比較回路、ループフィルタ回路、分周回路等を含み、ＤＣＯからの発振出力信号に対して所定の分周比の分周信号を生成し、その分周信号の位相と基準発振信号ＲＥＦとの位相とが一致するようにＤＣＯの発振周波数を制御する。また、ＰＬＬＣＴＬは、位相変調用コードＤＡＴ−ＰＭが入力され、当該コードに基づいて変調を行う。具体的には、ＤＣＯに対して直接変調を行ったり、または図１６で述べたような２ポイント変調を行う。例えば、変調指数が０．５のＦＳＫ（frequency shift keying）を行うことで、ＭＳＫ（Minimum Shift Keying）変調が可能になることが知られており、これにガウスフィルタを組み合わせることで、ＧＳＭ規格等で用いられるＧＭＳＫ変調が可能となる。
【００９２】
ＤＩＶ１は、このようなＤＣＯの発振出力信号を例えば１／２分周し、ＤＲＶ１は、ＤＩＶ１の出力を受けて送信高周波信号ＴＸＯＵＴ１を出力する。ＴＸＯＵＴ１は、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。ＴＸＯＵＴ１は、例えば、１８５０ＭＨｚ〜１９１０ＭＨｚの送信周波数帯と１９３０ＭＨｚ〜１９９０ＭＨｚの受信周波数帯を持つＰＣＳ（Personal Communications Service）規格や、１７１０ＭＨｚ〜１７８５ＭＨｚの送信周波数帯と１８０５ＭＨｚ〜１８８０ＭＨｚの受信周波数帯を持つＤＣＳ（Digital Cellular System）規格の信号である。なお、ＰＣＳ規格やＤＣＳ規格は、ＧＳＭ規格のハイバンド等とも呼ばれる。
【００９３】
ＤＩＶ２は、ＤＩＶ１の出力信号を更に例えば１／２分周し、ＤＲＶ２は、ＤＩＶ２の出力を受けて送信高周波信号ＴＸＯＵＴ２を出力する。ＴＸＯＵＴ２は、図示しない電力増幅装置等によって増幅されたのちアンテナを介して送信される。ＴＸＯＵＴ２は、例えば、８２４ＭＨｚ〜８４９ＭＨｚの送信周波数帯と８６９ＭＨｚ〜８９４ＭＨｚの受信周波数帯を持つＧＳＭ８５０規格や、８８０ＭＨｚ〜９１５ＭＨｚの送信周波数帯と９２５ＭＨｚ〜９６０ＭＨｚの受信周波数帯を持つＧＳＭ９００規格の信号である。なお、ＤＲＶ１とＤＲＶ２は、通信モードの設定に応じていずれか一方が活性化される。図１８のＲＦＩＣ３を用いると、本実施の形態のＤＣＯに伴い高精度又は高品質な発振出力信号を生成できる。その結果、図示しないアンテナを介してスペクトラムの劣化が少なく、高精度な変調精度（高いＥＶＭ特性）を持つ高周波信号が送出可能になる。
【００９４】
図１９は、本発明の実施の形態２による高周波信号処理装置において、その概略的な構成例を示す更に他のブロック図である。図１９に示す高周波信号処理装置ＲＦＩＣ４は、例えば、一つの半導体チップによって構成される。当該ＲＦＩＣ４は、図１８のＲＦＩＣ３に対して２個の振幅変調用ミキサ回路ＭＩＸ−ＨＡ，ＭＩＸ−ＬＡが加わった構成となっている。これ以外の構成に関しては、図１８と同様であるため詳細な説明は省略する。ＭＩＸ−ＨＡは、ＤＲＶ１の入出力と並列に設けられ、ＤＩＶ１の出力を振幅変調用コードＤＡＴ−ＡＭで振幅変調し、ＴＸＯＵＴ１として出力する。同様に、ＭＩＸ−ＬＡは、ＤＲＶ２の入出力と並列に設けられ、ＤＩＶ２の出力をＤＡＴ−ＡＭで振幅変調し、ＴＸＯＵＴ２として出力する。
【００９５】
ＤＲＶ１，ＭＩＸ−ＨＡ，ＤＲＶ２，ＭＩＸ−ＬＡは、いずれか１個が活性化される。ＤＲＶ１が活性化された場合には、ＴＸＯＵＴ１として前述したようなＰＣＳ規格やＤＣＳ規格の信号が出力され、ＤＲＶ２が活性化された場合には、ＴＸＯＵＴ２として前述したようなＧＳＭ８５０規格やＧＳＭ９００規格の信号が出力される。一方、ＭＩＸ−ＨＡが活性化された場合には、ＴＸＯＵＴ１としてＰＣＳ規格やＤＣＳ規格のＥＤＧＥ（Enhanced Data rates for GSM Evolutions）モードの信号が出力され、ＭＩＸ−ＬＡが活性化された場合には、ＴＸＯＵＴ２としてＧＳＭ８５０規格やＧＳＭ９００規格のＥＤＧＥモードの信号が出力される。ＥＤＧＥモードでは、包括線変動が生じないＧＭＳＫ変調とは異なり包括線変動が生じる８ＰＳＫ（Phase Shift Keying）変調等が用いられるため、ＭＩＸ−ＨＡ，ＭＩＸ−ＬＡによる振幅制御が必要となる。
【００９６】
以上のように、本実施の形態２による高周波信号処理装置を用いることで、発振周波数の設定精度に加えて、変調精度や復調精度の向上が図れるため、代表的には、送信信号・受信信号の信号品質を向上させることが可能になる。更に、発振周波数遠方の雑音を低減できることから、例えばＦＤＤ方式では、送信信号と受信信号の干渉等を抑制でき、ＴＤＤ方式においても、例えば、ある送信チャネルが他の送信チャネルに影響を及ぼすような事態を抑制できる。その結果、送信回路におけるＳＡＷフィルタ等が不要となり、無線通信システムの小型化や低コスト化が図れる。
【００９７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、本実施の形態によるディジタル制御発振回路を無線通信システムに適用したが、場合によっては有線の通信システムに適用することも可能である。
【符号の説明】
【００９８】
ＡＤＤ 合成回路
ＡＭＰＢＫ アンプ回路ブロック
ＡＭＰＭ，ＡＭＰＰ アンプ回路
ＡＲ 領域
ＢＩＴ＿ＣＩ，ＢＩＴ＿ＣＦ オン・オフ制御線（オン・オフ制御信号）
ＢＩＴＮＤ オン・オフ制御ノード
ＣＡ，ＣＩ，ＣＦ，ＣＦＸ 容量素子
ＣＡＢＳ，ＣＩＮＴ，ＣＦＲＡＣ 容量バンク
ＣＦＢＫ 容量ブロック
ＣＩＵ 単位容量ユニット
ＣＯＤＥ ディジタルコード
ＣＯＸ ゲート絶縁膜
ＣＰ 寄生容量
ＣＴ コンタクト層
ＤＡＴ−ＡＭ 振幅変調用コード
ＤＡＴ−ＤＩＶＮ 分周比設定コード
ＤＡＴ−ＰＭ 位相変調用コード
ＤＣＯ ディジタル制御発振回路
ＤＥＣ デコーダ回路
ＤＦ 拡散層
ＤＩＶ，ＤＩＶＮ 分周回路
ＤＬＰＦ ディジタルロウパスフィルタ
ＤＰＬＬ ディジタルＰＬＬ回路
ＤＲＶ ドライバ回路
ＦＤＩＶ 分周発振信号
ＧＬＮ 配線
ＧＮＤ 接地電源電圧
ＧＳ シールド部
ＧＴ ゲート層
ＩＯＬ ロジック制御回路
ＩＳＬ 絶縁膜
ＬＮＡ ロウノイズアンプ回路
ＬＰ，ＬＭ コイル素子
ＬＰＦＴ，ＬＰＦＲ ロウパスフィルタ
Ｍ メタル配線層
ＭＩＸ 振幅変調用ミキサ回路
ＭＩＸＲ 受信用ミキサ回路
ＭＩＸＴ 送信用ミキサ回路
ＭＭＤ マルチモジュラス周波数分周回路
ＯｓｃＰ，ＯｓｃＭ 発振出力ノード
ＰＧＡ プログラマブルゲイン回路
ＰＬＬＣＴＬ ＰＬＬ制御回路
ＰＬＬＯＵＴ 発振出力信号
ＲＥＦ 基準発振信号
ＲＦＩＣ 高周波信号処理装置
ＲＸＩＮ 受信高周波信号
ＳＤＤＣＯ ＤＣＯ用シグマデルタ変調回路
ＳＤＭ シグマデルタ変調回路
ＳＵＢ 半導体基板
ＳＷＡ，ＳＷＩ，ＳＷＦ スイッチ
ＴＤＣ 時間差検出回路
ＴＸＩＮ 送信ベースバンド信号
ＴＸＯＵＴ 送信高周波信号
Ｖ 固定電圧
ＶＤＤ 電源電圧
ＶＤＲＶ 可変ドライバ回路
ＶＧＡ 可変増幅回路
Ｗ＿ＡＢＳ 自動バンド制御信号
Ｗ＿ＦＲＡＣ 分数容量値制御信号
Ｗ＿ＩＮＴ 整数容量値制御信号
【特許請求の範囲】
【請求項１】
相補の発振出力信号が出力される第１及び第２発振出力ノードと、
前記第１発振出力ノードと前記第２発振出力ノードの間に結合されるコイル素子と、
それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第１ノードと第２ノードとの間で順に直列に結合される第１容量素子、第１スイッチ、第２容量素子を備える複数の容量ユニットと、
前記第１発振出力ノードと前記第２発振出力ノードの間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の容量ユニットの一部は複数の第１容量ユニットとして第１容量バンクを構成し、
前記複数の容量ユニットの他の一部は第２容量バンクを構成し、
前記複数の第１容量ユニットの前記第１ノードは前記第１発振出力ノードに、前記第２ノードは前記第２発振出力ノードにそれぞれ結合され、
前記第２容量バンクは、Ｎ個（Ｎは２以上の整数）の容量ユニットで構成される容量ブロックを含み、
前記容量ブロックは、
前記Ｎ個の容量ユニットの１個となる第２容量ユニットと、
前記第２容量ユニット以外となる（Ｎ−１）個の第３容量ユニットとを備え、
前記第２容量ユニットの前記第１ノードは前記第１発振出力ノードに、前記第２ノードは前記第２発振出力ノードにそれぞれ結合され、
前記（Ｎ−１）個の第３容量ユニットにおける前記第１及び第２ノードは、交流的な接地電源電圧に結合され、
前記第２容量ユニットにおける前記第１容量素子の前記第１スイッチ側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第１容量素子の前記第１スイッチ側のノードと共通に結合され、
前記第２容量ユニットにおける前記第２容量素子の前記第１スイッチ側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第２容量素子の前記第１スイッチ側のノードと共通に結合され、
前記第２容量ユニット及び前記（Ｎ−１）個の第３容量ユニットにおける前記第１スイッチは、オン・オフが共通に制御されることを特徴とするディジタル制御発振装置。
【請求項２】
請求項１記載のディジタル制御発振装置において、
前記複数の容量ユニットのそれぞれは、さらに、
前記第１容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第２スイッチと、
前記第２容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第３スイッチとを備えることを特徴とするディジタル制御発振装置。
【請求項３】
請求項２記載のディジタル制御発振装置において、
前記第２容量バンクは、更に、前記容量ブロックを複数備え、
前記複数の容量ブロックのいずれか１個となる第１容量ブロックは、前記「Ｎ」の値が２のＭ乗（Ｍは１以上の整数）の構成を備え、
前記複数の容量ブロックの他のいずれか１個となる第２容量ブロックは、前記「Ｎ」の値が２のＪ乗（Ｊは１以上の整数であり、Ｍとは異なる値）の構成を備えることを特徴とするディジタル制御発振装置。
【請求項４】
請求項３記載のディジタル制御発振装置において、さらに、
前記相補の発振出力信号を分周し、分周発振信号を出力する分周回路と、
予め入力された基準発振信号の位相と前記分周発振信号の位相を比較し、当該比較結果を第１ディジタルコードとして出力する位相差検出回路と、
前記第１ディジタルコードを対象に平均化処理を行い、第２ディジタルコードを出力するディジタルフィルタと、
前記分周回路に分周比を設定すると共に、当該分周比を時系列的に変化させるシグマデルタ変調回路とを備え、
前記複数の第１容量ユニット内の前記第１スイッチのそれぞれは、前記第２ディジタルコードに基づいて制御され、
前記第１容量ブロックにおける前記第２容量ユニットおよび前記（Ｎ−１）個の第３容量ユニット内の前記第１スイッチは、前記第２ディジタルコードに基づいて共通に制御され、
前記第２容量ブロックにおける前記第２容量ユニットおよび前記（Ｎ−１）個の第３容量ユニット内の前記第１スイッチは、前記第２ディジタルコードに基づいて共通に制御されることを特徴とするディジタル制御発振装置。
【請求項５】
略リング状に形成され、第１軸を基準に対称に配置され、中点が交流的に接地されることで中点を基準として一方の側に第１コイル素子を、他方の側に第２コイル素子をそれぞれ実現するコイル用メタル配線と、
前記コイル用メタル配線の前記第１コイル素子側から分岐し、前記第１軸と直交する第２軸に沿って延伸する第１発振出力ノード用メタル配線と、
前記コイル用メタル配線の前記第２コイル素子側から分岐し、前記第２軸に沿って延伸する第２発振出力ノード用メタル配線と、
前記略リング状の形状を持つ前記コイル用メタル配線のリング内に形成され、マトリックス状に配置される複数の容量ユニットを含む容量バンクと、
前記コイル用メタル配線の前記リング内に形成され、前記第１発振出力ノード用メタル配線と前記第２発振出力ノード用メタル配線との間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の容量ユニットは、それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第１ノードと第２ノードとの間で順に直列に結合される第１容量素子、第１スイッチ、第２容量素子を備え、
前記容量バンクは、
前記複数の容量ユニットの一部となる複数の第１容量ユニットで構成され、前記複数の第１容量ユニットの前記第１ノードは前記第１発振出力ノード用メタル配線に、前記第２ノードは前記第２発振出力ノード用メタル配線にそれぞれ結合される第１容量バンクと、
前記複数の容量ユニットの他の一部で構成され、Ｎ個（Ｎは２以上の整数）の容量ユニットで構成される容量ブロックを含む第２容量バンクとを備え、
前記容量ブロックは、
前記Ｎ個の容量ユニットの１個となる第２容量ユニットと、
前記第２容量ユニット以外となる（Ｎ−１）個の第３容量ユニットとを備え、
前記第２容量ユニットの前記第１ノードは前記第１発振出力ノード用メタル配線に、前記第２ノードは前記第２発振出力ノード用メタル配線にそれぞれ結合され、
前記（Ｎ−１）個の第３容量ユニットにおける前記第１及び第２ノードは、交流的な接地電源電圧に結合され、
前記第２容量ユニットにおける前記第１容量素子の前記第１スイッチ側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第１容量素子の前記第１スイッチ側のノードと第１メタル配線を用いて共通に結合され、
前記第２容量ユニットにおける前記第２容量素子の前記第１スイッチ側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第２容量素子の前記第１スイッチ側のノードと第２メタル配線を用いて共通に結合され、
前記第２容量ユニット及び前記（Ｎ−１）個の第３容量ユニットにおける前記第１スイッチは、オン・オフが共通に制御されることを特徴とするディジタル制御発振装置。
【請求項６】
請求項５記載のディジタル制御発振装置において、
前記容量ブロックは、前記マトリックス状に配置される前記複数の容量ユニットの中から、列方向又は行方向に連続するＮ個の容量ユニットによって構成されることを特徴とするディジタル制御発振装置。
【請求項７】
請求項６記載のディジタル制御発振装置において、
前記第１容量ユニット内の前記第１容量素子における前記第１スイッチ側の電極は、前記第１メタル配線の形状を反映した形状を備え、
前記第１容量ユニット内の前記第２容量素子における前記第１スイッチ側の電極は、前記第２メタル配線の形状を反映した形状を備えることを特徴とするディジタル制御発振装置。
【請求項８】
請求項７記載のディジタル制御発振装置において、
前記複数の容量ユニットのそれぞれは、さらに、
前記第１容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第２スイッチと、
前記第２容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第３スイッチとを備えることを特徴とするディジタル制御発振装置。
【請求項９】
請求項５記載のディジタル制御発振装置において、
前記第２容量バンクは、更に、前記容量ブロックを複数備え、
前記複数の容量ブロックのいずれか１個となる第１容量ブロックは、前記「Ｎ」の値が２のＭ乗（Ｍは１以上の整数）の構成を備え、
前記複数の容量ブロックの他のいずれか１個となる第２容量ブロックは、前記「Ｎ」の値が２のＪ乗（Ｊは１以上の整数であり、Ｍとは異なる値）の構成を備えることを特徴とするディジタル制御発振装置。
【請求項１０】
請求項５記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、前記コイル用メタル配線の前記リング内で略中心部分に配置されることを特徴とするディジタル制御発振装置。
【請求項１１】
第１ディジタル制御発振回路と、
前記第１ディジタル制御発振回路を用いてベースバンド信号のアップコンバートを行う周波数変換回路とを備え、
前記第１ディジタル制御発振回路は、
相補の発振出力信号が出力される第１及び第２発振出力ノードと、
前記第１発振出力ノードと前記第２発振出力ノードの間に結合されるコイル素子と、
それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第１ノードと第２ノードとの間で順に直列に結合される第１容量素子、第１スイッチ、第２容量素子を備える複数の容量ユニットと、
前記第１発振出力ノードと前記第２発振出力ノードの間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の容量ユニットの一部は複数の第１容量ユニットとして第１容量バンクを構成し、
前記複数の容量ユニットの他の一部は第２容量バンクを構成し、
前記複数の第１容量ユニットの前記第１ノードは前記第１発振出力ノードに、前記第２ノードは前記第２発振出力ノードにそれぞれ結合され、
前記第２容量バンクは、Ｎ個（Ｎは２以上の整数）の容量ユニットで構成される容量ブロックを含み、
前記容量ブロックは、
前記Ｎ個の容量ユニットの１個となる第２容量ユニットと、
前記第２容量ユニット以外となる（Ｎ−１）個の第３容量ユニットとを備え、
前記第２容量ユニットの前記第１ノードは前記第１発振出力ノードに、前記第２ノードは前記第２発振出力ノードにそれぞれ結合され、
前記（Ｎ−１）個の第３容量ユニットにおける前記第１及び第２ノードは、交流的な接地電源電圧に接続され、
前記第２容量ユニットにおける前記第１スイッチの前記第１ノード側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第１スイッチの前記第１ノード側のノードと共通に結合され、
前記第２容量ユニットにおける前記第１スイッチの前記第２ノード側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第１スイッチの前記第２ノード側のノードと共通に結合され、
前記第２容量ユニット及び前記（Ｎ−１）個の第３容量ユニットにおける前記第１スイッチは、オン・オフが共通に制御されることを特徴とする高周波信号処理装置。
【請求項１２】
請求項１１記載の高周波信号処理装置において、
前記複数の容量ユニットのそれぞれは、さらに、
前記第１容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第２スイッチと、
前記第２容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第３スイッチとを備えることを特徴とする高周波信号処理装置。
【請求項１３】
請求項１２記載の高周波信号処理装置において、
前記第２容量バンクは、更に、前記容量ブロックを複数備え、
前記複数の容量ブロックのいずれか１個となる第１容量ブロックは、前記「Ｎ」の値が２のＭ乗（Ｍは１以上の整数）の構成を備え、
前記複数の容量ブロックの他のいずれか１個となる第２容量ブロックは、前記「Ｎ」の値が２のＪ乗（Ｊは１以上の整数であり、Ｍとは異なる値）の構成を備えることを特徴とする高周波信号処理装置。
【請求項１】
相補の発振出力信号が出力される第１及び第２発振出力ノードと、
前記第１発振出力ノードと前記第２発振出力ノードの間に結合されるコイル素子と、
それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第１ノードと第２ノードとの間で順に直列に結合される第１容量素子、第１スイッチ、第２容量素子を備える複数の容量ユニットと、
前記第１発振出力ノードと前記第２発振出力ノードの間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の容量ユニットの一部は複数の第１容量ユニットとして第１容量バンクを構成し、
前記複数の容量ユニットの他の一部は第２容量バンクを構成し、
前記複数の第１容量ユニットの前記第１ノードは前記第１発振出力ノードに、前記第２ノードは前記第２発振出力ノードにそれぞれ結合され、
前記第２容量バンクは、Ｎ個（Ｎは２以上の整数）の容量ユニットで構成される容量ブロックを含み、
前記容量ブロックは、
前記Ｎ個の容量ユニットの１個となる第２容量ユニットと、
前記第２容量ユニット以外となる（Ｎ−１）個の第３容量ユニットとを備え、
前記第２容量ユニットの前記第１ノードは前記第１発振出力ノードに、前記第２ノードは前記第２発振出力ノードにそれぞれ結合され、
前記（Ｎ−１）個の第３容量ユニットにおける前記第１及び第２ノードは、交流的な接地電源電圧に結合され、
前記第２容量ユニットにおける前記第１容量素子の前記第１スイッチ側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第１容量素子の前記第１スイッチ側のノードと共通に結合され、
前記第２容量ユニットにおける前記第２容量素子の前記第１スイッチ側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第２容量素子の前記第１スイッチ側のノードと共通に結合され、
前記第２容量ユニット及び前記（Ｎ−１）個の第３容量ユニットにおける前記第１スイッチは、オン・オフが共通に制御されることを特徴とするディジタル制御発振装置。
【請求項２】
請求項１記載のディジタル制御発振装置において、
前記複数の容量ユニットのそれぞれは、さらに、
前記第１容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第２スイッチと、
前記第２容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第３スイッチとを備えることを特徴とするディジタル制御発振装置。
【請求項３】
請求項２記載のディジタル制御発振装置において、
前記第２容量バンクは、更に、前記容量ブロックを複数備え、
前記複数の容量ブロックのいずれか１個となる第１容量ブロックは、前記「Ｎ」の値が２のＭ乗（Ｍは１以上の整数）の構成を備え、
前記複数の容量ブロックの他のいずれか１個となる第２容量ブロックは、前記「Ｎ」の値が２のＪ乗（Ｊは１以上の整数であり、Ｍとは異なる値）の構成を備えることを特徴とするディジタル制御発振装置。
【請求項４】
請求項３記載のディジタル制御発振装置において、さらに、
前記相補の発振出力信号を分周し、分周発振信号を出力する分周回路と、
予め入力された基準発振信号の位相と前記分周発振信号の位相を比較し、当該比較結果を第１ディジタルコードとして出力する位相差検出回路と、
前記第１ディジタルコードを対象に平均化処理を行い、第２ディジタルコードを出力するディジタルフィルタと、
前記分周回路に分周比を設定すると共に、当該分周比を時系列的に変化させるシグマデルタ変調回路とを備え、
前記複数の第１容量ユニット内の前記第１スイッチのそれぞれは、前記第２ディジタルコードに基づいて制御され、
前記第１容量ブロックにおける前記第２容量ユニットおよび前記（Ｎ−１）個の第３容量ユニット内の前記第１スイッチは、前記第２ディジタルコードに基づいて共通に制御され、
前記第２容量ブロックにおける前記第２容量ユニットおよび前記（Ｎ−１）個の第３容量ユニット内の前記第１スイッチは、前記第２ディジタルコードに基づいて共通に制御されることを特徴とするディジタル制御発振装置。
【請求項５】
略リング状に形成され、第１軸を基準に対称に配置され、中点が交流的に接地されることで中点を基準として一方の側に第１コイル素子を、他方の側に第２コイル素子をそれぞれ実現するコイル用メタル配線と、
前記コイル用メタル配線の前記第１コイル素子側から分岐し、前記第１軸と直交する第２軸に沿って延伸する第１発振出力ノード用メタル配線と、
前記コイル用メタル配線の前記第２コイル素子側から分岐し、前記第２軸に沿って延伸する第２発振出力ノード用メタル配線と、
前記略リング状の形状を持つ前記コイル用メタル配線のリング内に形成され、マトリックス状に配置される複数の容量ユニットを含む容量バンクと、
前記コイル用メタル配線の前記リング内に形成され、前記第１発振出力ノード用メタル配線と前記第２発振出力ノード用メタル配線との間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の容量ユニットは、それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第１ノードと第２ノードとの間で順に直列に結合される第１容量素子、第１スイッチ、第２容量素子を備え、
前記容量バンクは、
前記複数の容量ユニットの一部となる複数の第１容量ユニットで構成され、前記複数の第１容量ユニットの前記第１ノードは前記第１発振出力ノード用メタル配線に、前記第２ノードは前記第２発振出力ノード用メタル配線にそれぞれ結合される第１容量バンクと、
前記複数の容量ユニットの他の一部で構成され、Ｎ個（Ｎは２以上の整数）の容量ユニットで構成される容量ブロックを含む第２容量バンクとを備え、
前記容量ブロックは、
前記Ｎ個の容量ユニットの１個となる第２容量ユニットと、
前記第２容量ユニット以外となる（Ｎ−１）個の第３容量ユニットとを備え、
前記第２容量ユニットの前記第１ノードは前記第１発振出力ノード用メタル配線に、前記第２ノードは前記第２発振出力ノード用メタル配線にそれぞれ結合され、
前記（Ｎ−１）個の第３容量ユニットにおける前記第１及び第２ノードは、交流的な接地電源電圧に結合され、
前記第２容量ユニットにおける前記第１容量素子の前記第１スイッチ側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第１容量素子の前記第１スイッチ側のノードと第１メタル配線を用いて共通に結合され、
前記第２容量ユニットにおける前記第２容量素子の前記第１スイッチ側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第２容量素子の前記第１スイッチ側のノードと第２メタル配線を用いて共通に結合され、
前記第２容量ユニット及び前記（Ｎ−１）個の第３容量ユニットにおける前記第１スイッチは、オン・オフが共通に制御されることを特徴とするディジタル制御発振装置。
【請求項６】
請求項５記載のディジタル制御発振装置において、
前記容量ブロックは、前記マトリックス状に配置される前記複数の容量ユニットの中から、列方向又は行方向に連続するＮ個の容量ユニットによって構成されることを特徴とするディジタル制御発振装置。
【請求項７】
請求項６記載のディジタル制御発振装置において、
前記第１容量ユニット内の前記第１容量素子における前記第１スイッチ側の電極は、前記第１メタル配線の形状を反映した形状を備え、
前記第１容量ユニット内の前記第２容量素子における前記第１スイッチ側の電極は、前記第２メタル配線の形状を反映した形状を備えることを特徴とするディジタル制御発振装置。
【請求項８】
請求項７記載のディジタル制御発振装置において、
前記複数の容量ユニットのそれぞれは、さらに、
前記第１容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第２スイッチと、
前記第２容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第３スイッチとを備えることを特徴とするディジタル制御発振装置。
【請求項９】
請求項５記載のディジタル制御発振装置において、
前記第２容量バンクは、更に、前記容量ブロックを複数備え、
前記複数の容量ブロックのいずれか１個となる第１容量ブロックは、前記「Ｎ」の値が２のＭ乗（Ｍは１以上の整数）の構成を備え、
前記複数の容量ブロックの他のいずれか１個となる第２容量ブロックは、前記「Ｎ」の値が２のＪ乗（Ｊは１以上の整数であり、Ｍとは異なる値）の構成を備えることを特徴とするディジタル制御発振装置。
【請求項１０】
請求項５記載のディジタル制御発振装置において、
前記負性抵抗生成回路は、前記コイル用メタル配線の前記リング内で略中心部分に配置されることを特徴とするディジタル制御発振装置。
【請求項１１】
第１ディジタル制御発振回路と、
前記第１ディジタル制御発振回路を用いてベースバンド信号のアップコンバートを行う周波数変換回路とを備え、
前記第１ディジタル制御発振回路は、
相補の発振出力信号が出力される第１及び第２発振出力ノードと、
前記第１発振出力ノードと前記第２発振出力ノードの間に結合されるコイル素子と、
それぞれ、同一の回路構成および略同一のレイアウト構成を持ち、第１ノードと第２ノードとの間で順に直列に結合される第１容量素子、第１スイッチ、第２容量素子を備える複数の容量ユニットと、
前記第１発振出力ノードと前記第２発振出力ノードの間に負性抵抗を生成する負性抵抗生成回路とを備え、
前記複数の容量ユニットの一部は複数の第１容量ユニットとして第１容量バンクを構成し、
前記複数の容量ユニットの他の一部は第２容量バンクを構成し、
前記複数の第１容量ユニットの前記第１ノードは前記第１発振出力ノードに、前記第２ノードは前記第２発振出力ノードにそれぞれ結合され、
前記第２容量バンクは、Ｎ個（Ｎは２以上の整数）の容量ユニットで構成される容量ブロックを含み、
前記容量ブロックは、
前記Ｎ個の容量ユニットの１個となる第２容量ユニットと、
前記第２容量ユニット以外となる（Ｎ−１）個の第３容量ユニットとを備え、
前記第２容量ユニットの前記第１ノードは前記第１発振出力ノードに、前記第２ノードは前記第２発振出力ノードにそれぞれ結合され、
前記（Ｎ−１）個の第３容量ユニットにおける前記第１及び第２ノードは、交流的な接地電源電圧に接続され、
前記第２容量ユニットにおける前記第１スイッチの前記第１ノード側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第１スイッチの前記第１ノード側のノードと共通に結合され、
前記第２容量ユニットにおける前記第１スイッチの前記第２ノード側のノードは、前記（Ｎ−１）個の第３容量ユニットにおける前記第１スイッチの前記第２ノード側のノードと共通に結合され、
前記第２容量ユニット及び前記（Ｎ−１）個の第３容量ユニットにおける前記第１スイッチは、オン・オフが共通に制御されることを特徴とする高周波信号処理装置。
【請求項１２】
請求項１１記載の高周波信号処理装置において、
前記複数の容量ユニットのそれぞれは、さらに、
前記第１容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第２スイッチと、
前記第２容量素子の前記第１スイッチ側のノードと交流的な接地電源電圧との間に結合され、オン・オフが当該第１スイッチと共通に制御される第３スイッチとを備えることを特徴とする高周波信号処理装置。
【請求項１３】
請求項１２記載の高周波信号処理装置において、
前記第２容量バンクは、更に、前記容量ブロックを複数備え、
前記複数の容量ブロックのいずれか１個となる第１容量ブロックは、前記「Ｎ」の値が２のＭ乗（Ｍは１以上の整数）の構成を備え、
前記複数の容量ブロックの他のいずれか１個となる第２容量ブロックは、前記「Ｎ」の値が２のＪ乗（Ｊは１以上の整数であり、Ｍとは異なる値）の構成を備えることを特徴とする高周波信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−８９９９７（Ｐ２０１３−８９９９７Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２５８０６（Ｐ２０１１−２２５８０６）
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３１１００５８８４）ルネサスモバイル株式会社 (11)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（３１１００５８８４）ルネサスモバイル株式会社 (11)
【Ｆターム（参考）】
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