デジタル位相同期ループ回路
【課題】ＴＤＣ（Ｔｉｍｅ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）の回路規模を拡張することなく、デスキュー用途に用いることが可能であるＡＤＰＬＬの構成の提供。
【解決手段】ＤＣＯ１９と、ＦＲＥＦを分周するＭＤＩＶ１１と、ＤＣＯの出力ＦＯを分周するＰＤＩＶ２０と、ＰＤＩＶの出力ＦＯＵＴを分周するＮＤＩＶ１２と、ＭＤＩＶの出力信号ＦＲとＤＣＯの出力ＦＯの位相差を測定するＴＤＣ１３と、ＮＤＩＶの出力ＦＤとＦＯの位相差を測定するＴＤＣ１４と、ＦＲでＦＯをサンプルするＦＦ１５と、ＦＲとＦＤのうち位相が先行するパルスと次のパルスのエッジの期間、ＦＯをカウントするＣＯＮＴ１７と、ＴＤＣ１３、１４、ＦＦ１５の出力を入力し、カウンタの出力を受け、ＦＲとＦＤの位相差を演算するＰＥＲＲ１６と、ＰＥＲＲの出力を入力し、フィルタ処理した信号をＤＣＯに供給するＤＦＩＬ１８を備える。
【解決手段】ＤＣＯ１９と、ＦＲＥＦを分周するＭＤＩＶ１１と、ＤＣＯの出力ＦＯを分周するＰＤＩＶ２０と、ＰＤＩＶの出力ＦＯＵＴを分周するＮＤＩＶ１２と、ＭＤＩＶの出力信号ＦＲとＤＣＯの出力ＦＯの位相差を測定するＴＤＣ１３と、ＮＤＩＶの出力ＦＤとＦＯの位相差を測定するＴＤＣ１４と、ＦＲでＦＯをサンプルするＦＦ１５と、ＦＲとＦＤのうち位相が先行するパルスと次のパルスのエッジの期間、ＦＯをカウントするＣＯＮＴ１７と、ＴＤＣ１３、１４、ＦＦ１５の出力を入力し、カウンタの出力を受け、ＦＲとＦＤの位相差を演算するＰＥＲＲ１６と、ＰＥＲＲの出力を入力し、フィルタ処理した信号をＤＣＯに供給するＤＦＩＬ１８を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ回路に関し、特に、デスキュー（Ｄｅ−Ｓｋｅｗ）用のＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）等に適用して好適なデジタル位相同期ループ回路に関する。
【背景技術】
【０００２】
近年、特定用途向けＩＣ（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）等の半導体集積回路装置においてクロック生成回路として組み込まれるアナログＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）（ＰＬＬマクロ）は、内部フィルタを抵抗や容量といったアナログ素子を用いて構成することによる面積の増加や、電源電圧の低下（低電圧化）による特性の劣化など、様々な問題に直面している。そこで、アナログＰＬＬの素子をすべてデジタル構成に置き換えた全デジタルＰＬＬ（ＡＤＰＬＬ）の開発が盛んに進められている。
【０００３】
図１４に、逓倍用のアナログＰＬＬ（ＡＰＬＬ）の典型的な構成の一例を示す。図１４に示すように、このＰＬＬは、ＦＲＥＦ端子に入力されるリファレンスクロック（基準クロック）信号ＦＲＥＦをＭ分周する前段分周器（ＭＤＩＶ）３１と、前段分周器（ＭＤＩＶ）３１の出力信号ＦＲと帰還分周器（ＮＤＩＶ）３２の出力信号ＦＤを入力し位相・周波数を比較する位相周波数比較器（ＰＦＤ）３３と、位相周波数比較器（ＰＦＤ）３３での位相比較結果ＵＰ／ＤＮに応じて容量を充電・放電する電流を制御し位相差に対応した電圧を蓄積するチャージポンプ（ＣＰ）３４と、チャージポンプ（ＣＰ）３４の電圧を平滑化させる低域通過フィルタよりなるアナログフィルタ（ＦＩＬ）３５と、アナログフィルタ（ＦＩＬ）３５の出力電圧を制御電圧として入力し該制御電圧に対応した周波数の発振クロックを出力する電圧制御発振器（ＶＣＯ）３６と、電圧制御発振器（ＶＣＯ）３６の出力クロック信号ＦＯをＰ分周した信号ＦＯＵＴを出力する後段分周器（ＰＤＩＶ）３７と、電圧制御発振器（ＶＣＯ）３６の出力クロック信号ＦＯをＮ分周した信号ＦＤを出力する帰還分周器（ＮＤＩＶ）３２と、を備え、リファレンスクロック信号ＦＲＥＦをＭ分周した信号ＦＲ（周波数：ＦＲＥＦ／Ｍ）と、電圧制御発振器（ＶＣＯ）３６の出力クロック信号ＦＯ（周波数：ＦＯＵＴ×Ｐ）をＮ分周した信号ＦＤ（周波数：（ＦＯＵＴ×Ｐ）／Ｎ）の位相、周波数が一致するように制御される。
【０００４】
ＦＲＥＦ／Ｍ＝（ＦＯＵＴ×Ｐ）／Ｎ ・・・（１）
【０００５】
なお、ＦＲＥＦ、ＦＲ、ＦＤ、ＦＯ、ＦＯＵＴ等は、リファレンスクロック信号、Ｍ分周したリファレンスクロック信号、ＦＯＵＴをＮ分周したフィードバッククロック信号、発振クロック信号、ＤＯをＰ分周した出力クロック信号の各信号を表しているが、各信号の周波数を表すものとする。
【０００６】
上式（１）より、逓倍用アナログＰＬＬは次式（２）の周波数ＦＯＵＴを出力する。
ＦＯＵＴ＝ＦＲＥＦ×Ｎ／（Ｍ×Ｐ） ・・・（２）
【０００７】
したがって、トータルの逓倍値はＦＯＵＴ／ＦＲＥＦより、次式（３）で与えられる。
【０００８】
Ｎ／（Ｍ×Ｐ） ・・・（３）
【０００９】
逓倍用アナログＰＬＬは、ＰＬＬ回路内に帰還経路（フィードバックパス）を有し、逓倍されたクロック（周波数ＦＯＵＴ）を出力する。
【００１０】
一方、Ｄｅ−ｓｋｅｗ用アナログＰＬＬでは、ＰＬＬ回路外部に帰還経路（フィードバックパス）を備え、リファレンスクロック信号と、帰還クロック信号（フィードバッククロック）の位相を合わせる。
【００１１】
図１５に、Ｄｅ−ｓｋｅｗ用アナログＰＬＬの典型的な構成の一例を示す。このＤｅ−ｓｋｅｗ用アナログＰＬＬはチップ間やマクロ間の入出信号の位相合わせに使われるマクロである。このため、ＰＬＬ３０の外部の帰還経路（フィードバックパス）にＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）４１が配置される。ＣＴＳ４１には、クロック分配システムにおいて末端間でのスキューを解消するようにバッファ（ＣＴＳバッファ）が挿入される。リファレンスクロック信号ＦＲＥＦをＭ分周した信号ＦＲと、ＣＴＳ４１の末端から出力される信号ＦＢＡＫをＮ分周した信号ＦＤの位相、周波数が一致するように帰還制御される。
【００１２】
ＦＲＥＦ／Ｍ＝ＦＯＵＴ／Ｎ ・・・（４）
【００１３】
Ｄｅ−Ｓｋｅｗ用アナログＰＬＬは、次式（５）で表される周波数ＦＯＵＴを出力する。
【００１４】
ＦＯＵＴ＝ＦＲＥＦ×Ｎ／Ｍ ・・・（５）
【００１５】
したがって、トータルの逓倍値は、
Ｎ／Ｍ
である。
【００１６】
図１６は、図１５に示したＤｅ−Ｓｋｅｗ用アナログＰＬＬ３０の適用例の一例を模式的に示す図である（図１６は本願発明者が作図したものである）。図１６に示すように、Ｄｅ−Ｓｋｅｗ用ＰＬＬ３０（図１６のＤｅ−Ｓｋｅｗ用アナログＰＬＬ３０と等しい）は、例えば、異なるクロックドメイン間やチップ間でのデータのやり取りを行なう際に用いられる。ＣＴＳ４１、４２の末端同士の位相を調整し、同期をとることで、データのやり取りが可能となる。図１６に示した例では、Ｄｅ−Ｓｋｅｗ用ＰＬＬ３０のＦＲＥＦ端子に入力されるクロックが２００ＭＨＺで動作するユーザロジック４３に入力され、Ｄｅ−Ｓｋｅｗ用ＰＬＬ３０のＦＯＵＴ端子からの出力クロックがＣＴＳ４１を介して４００ＭＨＺで動作するユーザロジック４４に入力されるとともに、端子ＦＢＡＫに入力され、Ｄｅ−Ｓｋｅｗ用ＰＬＬ３０において、ＦＲＥＦとＦＢＡＫの２つの信号の立ち上がりエッジの位相が揃うように制御される。
【００１７】
上記したＤｅ−Ｓｋｅｗ用ＰＬＬ３０に、ＡＤＰＬＬの構成を適用する場合、以下に説明するように、問題があることが明らかとなった（本願発明者等の分析による）。以下では、この問題を説明するための前提として、はじめにＡＤＰＬＬを説明する。
【００１８】
図１７は、特許文献１に開示されたＡＤＰＬＬの構成を示す図である。図１８は、図１７を簡略化して示した図である（非特許文献１のFig.1参照）。図１８に示すように、リファレンスクロック信号ＦＲＥＦは、ＴＤＣ（ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）１に入力されるとともに、ＤＣＯ（Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ−Ｏｓｃｉｌｌａｔｏｒ）の出力ＣＫＶをクロック端子に入力するフリップフロップ（ＦＦ）２のデータ端子に入力される。ＦＦ２は、ＣＫＶの立ち上がりエッジに応答して、ＦＲＥＦをサンプルし、タイミング調整されたＦＲＥＦ（Ｒｅｔｉｍｅｄ ＦＲＥＦ）をＣＫＲ（Ｒｅｔｉｍｅｄ ＦＲＥＦ）として出力する。ＣＫＲは、ＴＤＣ１の測定結果をラッチするラッチ回路（Ｌａｔｃｈ）とアキュムレータ（Ｒｅｆｅｒｅｎｃｅ Ｐｈａｓｅ Ａｃｃｕｍｕｌａｔｏｒ）３に入力される。アキュムレータ３では、ＣＫＲのエッジが入力されるごとに、逓倍設定値をアキュムレート（累算）する。
【００１９】
図１８において、ＴＤＣ１（図１７の２０１に対応）は、リファレンスクロック信号ＦＲＥＦのタイミングでのＦＲＥＦの位相と出力クロックＣＫＶの位相の差分をデジタルデータにて出力する。この位相差分は、ＴＤＣ１内の遅延素子の個数に対応する。
【００２０】
図２４に、図１７に示したＴＤＣ２０１の構成例を示す。このＴＤＣは、ＤＣＯの出力ＣＫＶとリファレンスクロックＦＲＥＦを入力し、ＣＫＶの立ち上がりエッジとＦＲＥＦの立ち上がりエッジの位相差ＴＤＣ＿ＲＩＳＥと、ＣＫＶの立ち下りエッジとＦＲＥＦの立ち上がりエッジの位相差ＴＤＣ＿ＦＡＬＬを出力する。図２４に示すように、ＴＣＤ１は、Ｌ個の遅延素子と、Ｌ個のＦＦと、エッジ検出器を備えている。
【００２１】
図２５は、図２４のＴＤＣのタイミング動作を示す図であり、Ｌ＝１０としている。ＴＤＣにおいて、ＤＣＯの出力ＣＫＶをＬ個の遅延素子で徐々に遅延させた信号Ｄ（０）〜Ｄ（Ｌ−１）を、時刻Ｔ１にリファレンスクロック信号ＦＲＥＦの立ち上がりエッジで一斉にサンプリングし、１０ビットのサンプリングデータＱ［０：９］として例えば“００１１１１００００”を得る。サンプリングデータＱ［０：９］の０から１に値が変化する箇所と１から０に値が変化する箇所を検出することで、遅延した出力クロックＣＫＶの立ち上がりエッジと立ち下りエッジとの間隔を、遅延素子の段数で表すことができる。この場合、１から０へ変化する箇所Ｑ［６］が立ち上がりエッジの情報となり（Ｑ［２−５］が１であり、Ｑ［６］で０となる）、１から０に変化する箇所Ｑ［２］が立ち下りエッジの情報となり（Ｑ［６−９］、Ｑ［０−１］が１であり、Ｑ［２］で１となる）、それぞれ、デジタルデータＴＤＣ＿ＲＩＳＥ、ＴＤＣ＿ＦＡＬＬとして出力される。すなわち、ＴＤＣによって出力クロックＣＫＶの立ち上がりエッジはＦＲＥＦの立ち上がりエッジに対してＴＤＣ内の遅延素子６段分進んでおり、出力クロックＣＫＶの立ち下がりエッジはＦＲＥＦの立ち上がりエッジに対してＴＤＣ内の遅延素子２段分進んでいることが測定される。
【００２２】
図１８、図１７のＡＤＰＬＬにおいて、ＴＤＣ１（ＴＤＣ２０１）は、最大ＣＫＶ信号１周期分の時間が測定できればよい。ＴＤＣ１（ＴＤＣ２０１）の出力は、ＤＣＯ周期正規化回路（ＤＣＯ Ｐｅｒｉｏｄ Ｎｏｒｍａｌｉｚａｔｉｏｎ）５に入力され、ＴＤＣ１で測定れた遅延素子の個数に対応した位相差を、ＣＫＶの１周期に対する割合（小数部分）に正規化される。
【００２３】
アキュムレータ（Ｏｓｃｉｌｌａｔｏｒ Ｐｈａｓｅ Ａｃｃｕｍｕｌａｔｏｒ）４では、ＣＫＶのエッジ回数（例えば立ち上がりエッジ）をアキュムレート（累算）し、サンプラ８でＣＫＲのタイミング（例えば立ち上がりエッジのタイミング）ごとにアキュムレート値を出力する。上記動作によって、ＣＫＲのタイミングごとに、アキュムレータ３によるＦＲＥＦのアキュムレート値、アキュムレータ４によるＣＫＶのアキュムレート値、及び、ＦＲＥＦとＣＫＶの間の位相差（ＴＤＣ１によって測定される）のデータが得られる。
【００２４】
アキュムレータ３、４のアキュムレート値の差分（ＲＲ［ｋ］−Ｒｖ［ｋ］）は、ＤＣＯの出力クロック信号ＣＫＶの１サイクル以上の位相差を、整数で表した成分（何クロックサイクル分に対応するかを示す）である。一方、ＴＤＣ１で得られる位相差ε［ｋ］は、ＤＣＯの出力クロック信号ＣＫＶの１サイクル以内の位相差であり、小数の扱いとなる。なお、ＲＲ［ｋ］、Ｒｖ［ｋ］、ε［ｋ］（ｋ＝１、２、・・・・）は、時間離散信号（サンプリングクロックＣＫＲでサンプリングされた信号）であることを表しており、振幅も離散値（デジタル信号）である。
【００２５】
得られたデータは、位相誤差検出回路（Ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）６にて、次式（６）により、デジタル演算処理にて位相誤差データφＥ［ｋ］が出力される。
【００２６】
φＥ［ｋ］＝ＲＲ［ｋ］−Ｒｖ［ｋ］＋ε［ｋ］ ・・・（６）
【００２７】
ただし、φＥ［ｋ］は、位相差（位相誤差データ）、
ＲＲ［ｋ］は、ＦＲＥＦのアキュムレート値、
Ｒｖ［ｋ］は、サンプラ８の出力（ＣＫＶのアキュムレート値）、
ε［ｋ］は、ＣＫＶ１クロック以内の位相差データ
である。
【００２８】
この位相誤差データφＥ［ｋ］を、デジタルフィルタ（Ｌｏｏｐ Ｆｉｌｔｅｒ）へ入力して平滑化し、ＤＣＯのゲインの正規化（ＤＣＯ ｇａｉｎ ｎｏｒｍａｌｉｚａｔｉｏｎ）を行った複数ビットのデジタル信号ｄ［ｋ］がＣＫＲのタイミングでＤＣＯに入力される。ＤＣＯは、ＬＣ共振回路からなり、並列接続されたバリキャップダイオードをデジタル信号ｄ［ｋ］の各ビットの論理１、０の電圧で制御することで容量を可変させ、ＬＣ共振周波数を可変させる。最終的には、位相誤差データφＥ［ｋ］が０になるようにＤＣＯの発振周波数が調整される（ロック状態となる）。
【００２９】
図１９（Ａ）は、図１８における、アキュムレータ４の出力Ｒｖ［ｉ］と出力クロックＣＫＶの対応を示す図である（非特許文献１のＦｉｇ．５参照）。図１９（Ｂ）は、アキュムレータ３の出力ＲＲ［ｋ］とクロックＣＫＲの対応を示す図である。いずれもｍｏｄｕｌｏ １６であり、累算結果は０〜１５の値をとる。非特許文献１のＦｉｇ．５では、φＥ＝３が例示されているが、図１９では、φＥ＝０（位相誤差＝０）としている。
【００３０】
図１９（Ａ）に示すように、アキュムレータ４の出力Ｒｖ［ｉ］は、出力クロックＣＶＫの１パルスにつき１つずつｍｏｄｕｌｏ １６で増加する。なお、Ｒｖ［ｉ］（ｉ＝１、２、・・・）も時間離散信号を表しているが、ＣＫＶのタイミングで更新されるサンプル値データである。サンプラ８ではアキュムレータ４の出力Ｒｖ［ｉ］をＣＫＲのタイミングでサンプリングし、サンプリングした信号Ｒｖ［ｋ］が位相誤差検出回路（Ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）６に入力される。ＣＫＶの１周期内に収まるＦＲＥＦとＣＫＶの位相差ε［ｋ］（ＣＫＲのタイミングでサンプリングされる）も、位相誤差検出回路（Ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）６での位相比較に使用される。
【００３１】
図１９（Ｂ）に示すように、周波数設定コマンドによりアキュムレータ３に対してＦＣＷ（Ｆｅｑｕｅｎｃｙ Ｃｏｍｍａｎｄ Ｗｏｒｄ）＝１０とセットされた場合、アキュムレータ３の出力ＲＲ［ｋ］は、ＣＫＲ１パルスにつき、１０ずつ、ｍｏｄｕｌｏ １６で増加する。
【００３２】
図１８に示したＡＤＰＬＬにおいて、ＣＫＲのタイミングで比較演算（φＥ［ｋ］＝ＲＲ［ｋ］−Ｒｖ［ｋ］＋ε［ｋ］）が行われ、差分φＥ［ｋ］が０となるように動作する。最終的な位相比較特性（入力位相差（ＣＫＶ数）と出力デジタルコード）は、図２０に示すようなものとなる（本願発明者等による）。位相差のＣＫＶ１クロックサイクル以内の小数部は、ＴＤＣ１内の遅延素子の時間分解能によって設定される。
【００３３】
ＡＤＰＬＬにおいて、アキュムレータではなく、カウンタによって整数差分を測定する構成も知られている（例えば特許文献２参照）。図２１に、特許文献２に開示されたＡＤＰＬＬの構成を示す（特許文献２の図４）。図２１に示すように、ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）＋ＴＤＣは、遅延線４０１、制御ロジック回路４０２、サンプラ４０３、カウンタ４０４、加算器４０５、オフセットコントロール回路４０６を備えている。分周器ＤＩＶは、プリスケーラ４０７、プログラムカウンタ４０８、スワローカウンタ４０９を備えている。ＤＬＦはデジタルフィルタ（ループフィルタ）、ＤＣＯ（Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ−Ｏｓｃｉｌｌａｔｏｒ）は、図１８と同様の構成とされる。
【００３４】
図２１の回路においては、図１８のように、信号ＦＲＥＦ、ＣＫＶの位相差の整数部分を、２つのアキュムレータ３、４の値の差分としてではなく、カウンタ４０４のカウント値で求めている。カウンタ４０４は、リファレンス信号ＶＲＥＦを、分周器ＤＩＶのプリスケーラ４０７の出力ＶＰＲＥ（１ＧＨｚ）でサンプルするサンプラ４０３の出力を受けて、ＶＰＲＥのカウントをスタートさせ、分周器ＤＩＶのプログラムカウンタ４０８の出力ＶＤＩＶ（２６ＭＨｚ）を受けてプリスケーラ４０７の出力ＶＰＲＥのカウント動作をストップする。この構成は、カウンタ４０４を用いることとＴＤＣの特性改善から、ＶＲＥＦとＶＤＩＶが位相差を持った状態でロックする。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開２００２−０７６８８６号公報
【特許文献２】特開２００９−２６８０４７号公報
【非特許文献】
【００３６】
【非特許文献１】Robert Bogdan Staszewski and Poras T. Balsara, "Phase-Domain All-Digital Phase-Locked Loop", IEEE TRANSACTION ON CIRCUITS AND SYSTEMS-II: EXPRESS BRIEFS, PP.159-163, VOL.52, NO.3, MARCH 2005
【発明の概要】
【発明が解決しようとする課題】
【００３７】
以下に関連技術の分析を与える。
【００３８】
上記したＡＤＰＬＬを、Ｄｅ−Ｓｋｅｗ用ＰＬＬに適用する場合、以下のような問題がある。
【００３９】
図２２は、図１８の構成を用いたＤｅ−Ｓｋｅｗ用ＰＬＬの構成を示す図である。なお、図２２は、課題の説明のために、本発明者等によって作成されたものである。
【００４０】
一般的にＤｅ−Ｓｋｅｗ用ＰＬＬの後段分周器（ＰＤＩＶ）は１〜１６分周程度の分周が可能となっている。ＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）の末端（Ｌｅａｆ）の出力であるＦＢＡＫは、ＤＣＯの出力クロック信号ＣＫＶの１〜１６分周の信号が入力されることになる。図２２において、後段分周器（ＰＤＩＶ）の分周値が１であれば、図１８の回路と変わらない動作となるので問題はないが、後段分周器（ＰＤＩＶ）の分周値が１よりも大の場合、問題が発生する。
【００４１】
図２２において、アキュムレータ（Ｏｓｃｉｌｌａｔｏｒ Ｐｈａｓｅ Ａｃｃｕｍｕｌａｔｏｒ）４には、ＤＣＯの出力クロック信号ＣＫＶではなく、ＤＣＯの出力クロック信号ＣＫＶを後段分周器（ＰＤＩＶ）でＰ分周した信号ＦＯＵＴを、帰還路のＣＴＳに入力し、ＣＴＳの末端の出力信号が、ＰＬＬのＦＢＡＫ端子に入力される。
【００４２】
図１８の構成では、アキュムレータ４は、ＤＣＯの出力クロックＣＫＶ（２．４ＧＨＺ）のエッジごとに、累算（アキュムレート）していたが、図２２において、ＦＢＡＫ端子に入力される信号（帰還路のＣＴＳの末端から出力される信号は、後段分周器（ＰＤＩＶ）にてＤＣＯの出力ＣＫＶをＰ分周したタイミングでしか、そのエッジ（立ち上がりエッジ）は発生しない。したがって、図２２において、図１８と同じ処理を行うのであれば、アキュムレータ４は、ＦＢＡＫのエッジの入力に応答して、１の代わりに、Ｐ値（分周値）を累算する必要ある。このため、アキュムレータ４の回路構成が大規模化することになる。
【００４３】
さらに、問題となるのがＴＤＣ１である。図１８の構成では、ＴＤＣ１は、出力クロックＣＫＶの１周期以内で位相差を測定するため、ＣＫＶの１周期を測定できる長さに対応した個数の遅延素子、ラッチ回路（フリップフロップ）を備えるだけで十分である。これに対して、図２２の構成においては、ＤＣＯの出力クロック信号ＣＫＶのＰ（Ｐは例えば１〜１６の整数）周期の期間内での位相差を測定するために、ＴＤＣ１の遅延素子数、ラッチ回路（フリップフロップ）は、分周値が１のときの最大１６倍必要とされ、ＴＤＣの回路面積が増大し、大きなデメリットになる。
【００４４】
図２３は、図２２の構成における入力位相（ＦＲＥＦとＦＢＡＫの位相差）と出力デジタルコード（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ５の出力）の位相比較特性を示す図である。図２３と、図２０を比較すると、図２０では、ＴＤＣは、ＣＫＶ１周期分の長さを所定の遅延分解能で測定しているが、図２３では、ＴＤＣは、ＣＫＶＰ周期分を、所定分解能で測定することが必要とされ、図２２のＴＤＣにおける遅延素子列の長さ、ラッチ回路（フリップフロップ）の数はＰ倍となる。
【００４５】
より詳細には、図２２において、後段分周器（ＰＤＩＶ）を４分周（Ｐ＝４）に設定した場合、ＦＢＡＫを累算するアキュムレータ４では、ＣＫＶの４倍の周期（４分周）でしかアキュムレートすることができないため、ＣＫＶ４クロック分以内の位相差は、全てＴＤＣ１で測定しなければならない。同様に、後段分周器ＰＤＩＶの分周数が１６分周（Ｐ＝１６）に設定されていると、ＴＤＣ１においてＣＫＶ１６クロック分を測定する必要がある。それ以上の分周設定が可能であれば、ＴＤＣ１においてその分を測定するだけの長さの遅延素子列、ラッチ回路群が必要となる。
【００４６】
よって、このＡＤＰＬＬの構成では、Ｄｅ−Ｓｋｅｗ用のＰＬＬの構成を採ることは困難であり、実質的に不可能である。
【００４７】
また、図２１に示した構成も、Ｄｅ−Ｓｋｅｗ用ＰＬＬとしては使用することはできない。図２１に示すように、オフセットを与えるオフセットコントロール回路４０６で、位相誤差データに一定のオフセット値を与えるため、ロック時は、その位相データ分、差分をもってＶＲＥＦとＶＤＩＶがロック状態となる。このオフセットの機能がないとしても、前述したＡＤＰＬＬと同じく、カウンタ４０４により計数される位相差の整数部は、分周後のクロックでしか動作しない。したがって、分周クロックの１周期分の時間を補間するために、ＴＤＣの測定時間を延ばす必要がある。このため、前述と同じ理由で、図２１の構成も、Ｄｅ−Ｓｋｅｗ用ＰＬＬとしての使用には不適である。
【００４８】
上記した通り、関連技術の構成は、Ｄｅ−Ｓｋｅｗ用ＰＬＬを構成する場合、アキュムレータ、カウンタ及びＴＤＣに、後段分周器（ＰＤＩＶ）の信号が入力されるため、ＴＤＣでの位相差の測定範囲を、ＤＣＯの出力ＣＫＶをＰ分周する後段分周器（ＰＤＩＶ）の分周値に合わせて拡張することが必要とされ、回路規模の増大等を招く。
【００４９】
そこで本発明の目的は、ＴＤＣの回路規模を拡張することなく、デスキュー用途に用いることが可能であるデジタル位相同期ループ回路を提供することにある。
【課題を解決するための手段】
【００５０】
本発明の概要を以下に説明する。なお、各要素に付した括弧内の符号は本発明の理解を容易化するためのものであり、本発明を制限するために解釈すべきものでないことは勿論である。
【００５１】
本発明によれば、入力された第１のクロック信号（ＦＲ）と第２のクロック信号（ＦＤ）のうち位相が進んでいる方のクロック信号の有効エッジ（立ち上がりエッジ）と、位相が遅れている方のクロック信号の有効エッジ（立ち上がりエッジ）の間（時間期間）に、第３のクロック信号（ＦＯ）の有効エッジ（立ち上がりエッジ）がいくつあるかを計数するカウンタ（１７）と、前記第１のクロック信号（ＦＲ）と前記第３のクロック信号（ＦＯ）の有効エッジの位相差を前記第３のクロック信号（ＦＯ）の１サイクルよりも短時間の時間分解能で測定する第１の位相差検出回路（１３）と、前記第２のクロック信号（ＦＤ）と前記第３のクロック信号（ＦＯ）の有効エッジの位相差を前記第３のクロック信号（ＦＯ）の１サイクルよりも短時間の時間分解能で測定する第２の位相差検出回路（１４）と、前記第１のクロック信号と前記第２のクロック信号のうちどちらが位相が進んでいるかを判定する判定器（１５）と、前記カウンタ（１７）の出力、前記第１、第２の位相差検出回路（１３、１４）の出力、及び、前記判定器（１５）の出力を元に、前記第１のクロック信号と前記第２のクロック信号の位相誤差を演算する位相誤差演算器（１６）と、前記位相誤差に対応したデジタル信号に基づき発振周波数を可変させ前記第３のクロック信号を出力するデジタル制御発振器（１９）と、を備え、前記第２のクロック信号（ＦＤ）は前記第３のクロック信号（ＦＯ）を分周した信号（ＦＢＡＫ）から生成される構成としたデジタル位相同期ループ回路が提供される。
【００５２】
本発明に係るデジタル位相同期ループにおいては、リファレンスクロック信号を入力して分周する第１の分周器（１１）と、
入力されたデジタル信号に応じて発振周波数を可変させるデジタル制御発振器（１９）と、
前記デジタル制御発振器（１９）の出力信号（ＦＯ）を入力して分周し出力クロック信号（ＦＯＵＴ）を出力する第２の分周器（２０）と、
前記第２の分周器（２０）の出力クロック信号（ＦＯＵＴ）を帰還させた信号（ＦＢＡＫ）を入力して分周する第３の分周器（１２）と、
前記第１の分周器（１１）の出力信号（ＦＲ）と前記デジタル制御発振器（１９）の出力信号（ＦＯ）を入力し、前記第１の分周器（１１）の出力信号（ＦＲ）に対する前記デジタル制御発振器（１９）の出力信号（ＦＯ）の位相差を、前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期以下の範囲で、且つ、前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期よりも短い時間分解能で、測定する第１の位相差検出回路（１３）と、
前記第３の分周器（１２）の出力信号（ＦＤ）と前記デジタル制御発振器（１９）の出力信号（ＦＯ）を入力し、前記第３の分周器（１２）の出力信号（ＦＤ）に対する前記デジタル制御発振器（ＦＯ）の出力信号の位相差を、前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期以下の範囲で、且つ、前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期よりも短い時間分解能で、測定する第２の位相差検出回路（１４）と、
前記第１の分周器（１１）及び第３の分周器（１２）の出力信号（ＦＲ、ＦＤ）を入力し、前記第１の分周器（１１）の出力信号（ＦＲ）に対して前記第３の分周器（１２）の出力信号（ＦＤ）の位相が進んでいるか遅れているかを判別し判別結果（ＳＥＬ）を出力する判定器（１５６）と、
前記第１の分周器の出力信号（ＲＦ）と前記第３の分周器の出力信号（ＦＤ）のうち位相が進んでいる一方の出力信号のエッジと、位相が遅れている他方の出力信号のエッジで規定される時間期間における、前記デジタル制御発振器（１９）の出力信号（ＦＯ）をカウント値を提供するカウンタ（１７）と、
前記カウンタ（１７）のカウント値と、前記第１及び第２の位相差検出回路（１３、１４）の出力と、前記判定器（１５）での判定結果を入力し、前記第１の分周器（１１）の出力信号（ＦＲ）と前記第３の分周器（１２）の出力信号（ＦＤ）の位相誤差（ＰＥＲＲ）を演算する位相誤差演算器（１６）と、
前記位相誤差演算器（１６）で演算された位相誤差（ＰＥＲＲ）を入力しフィルタ処理したデジタル信号を前記デジタル制御発振器（１９）に出力するデジタルフィルタ（１８）と、を備えた構成としてもよい。
【００５３】
本発明においては、前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期を測定する第３の位相差検出回路（２１）を備え、前記位相誤差演算器（１６）は、前記第３の位相差検出回路（２１）の出力信号（ＴＲＯ）を入力し、前記第１及び第２の位相差検出回路（１３、１４）における位相差の測定結果を、前記第３の位相差検出回路（２１）で測定した前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期で正規化する構成としてもよい。
【発明の効果】
【００５４】
本発明によれば、ＴＤＣでの位相差の測定範囲を拡張することなく、ＤＣＯの出力を分周する後段分周器の分周値を設定可能としている。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態における位相演算を説明する図である。
【図３】本発明の別の実施形態の構成を示す図である。
【図４】本発明の一実施例におけるカウンタを説明する図である。
【図５】サンプリング時のエラーを説明する図である。
【図６】本発明の一実施例におけるサンプリング例を説明する図である。
【図７】本発明の一実施例におけるサンプリング例を説明する図である。
【図８】図４のカウンタが理想カウンタの場合を説明する図である。
【図９】図４のカウンタが有限なカウンタの場合を説明する図である。
【図１０】理想カウンタの場合の位相誤差検出特性を示す図である。
【図１１】有限なカウンタの場合の位相誤差検出特性を示す図である。
【図１２】有限なカウンタの場合の巻き戻りによる位相誤差検出特性を示す図である。
【図１３】本発明の一実施例による位相誤差検出特性を示す図である。
【図１４】逓倍用アナログＰＬＬの典型的な構成の一例を示す図である。
【図１５】Ｄｅｓｋｅｗ用アナログＰＬＬの典型的な構成の一例を示す図である。
【図１６】Ｄｅｓｋｅｗ用アナログＰＬＬの使用例を示す図である。
【図１７】特許文献１（特開２００２−０７６８８６号公報）のＡＤＰＬＬの構成を示す図である。
【図１８】図１７の構成を模式的に示す図である。
【図１９】（Ａ）、（Ｂ）は図１８の動作を説明する図である。
【図２０】特許文献１（特開２００２−０７６８８６号公報）のＡＤＰＬＬの位相比較特性を示す図である。
【図２１】特許文献２のＡＤＰＬＬの構成を示す図である。
【図２２】特許文献１（特開２００２−０７６８８６号公報）のＡＤＰＬＬをＤｅ−ｓｋｅｗ化した構成を示す図である。
【図２３】図２１の構成における位相比較特性を示す図である。
【図２４】図１７のＴＤＣの構成を示す図である。
【図２５】図２４のＴＤＣのタイミング動作を示す図である。
【図２６】図１のＴＤＣ１３、１４の構成を示す図である。
【図２７】図３のＴＤＣ２１の構成を示す図である。
【図２８】図２７のＴＤＣのタイミング動作を示す図である。
【発明を実施するための形態】
【００５６】
本発明の好ましい態様について説明する。図１は、本発明の好ましい態様の一つをなす実施形態を示す図である。図１を参照すると、このデジタルＰＬＬ１０は、端子ＦＲＥＦからリファレンスクロック信号ＦＲＥＦを入力してＭ分周する前段分周器（ＭＤＩＶ）１１と、端子ＦＢＡＫからフィードバッククロック信号ＦＢＡＫを入力してＮ分周する帰還分周器（ＮＤＩＶ）１２と、第１のＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ−Ｃｏｎｖｅｒｔｅｒ）１３と、第２のＴＤＣ１４と、フリップフロップ（ＦＦ）１５と、位相誤差演算器（ＰＥＲＲ）１６と、カウンタ（ＣＯＮＴ）１７と、デジタルフィルタ（ＤＦＩＬ）１８と、デジタル制御発振器（ＤＣＯ）１９と、ＤＣＯ１９の出力クロック信号ＦＯをＰ分周する後段分周器（ＰＤＩＶ）２０を備えている。ＤＣＯ１９の出力クロック信号ＦＯはカウンタ１７及び第１、第２のＴＤＣ１３、１４に入力される。なお、特に制限されないが、以下では、信号が入力又は出力される端子を、信号名と同一の端子名で指示するものとする。
【００５７】
図１のデジタルＰＬＬ１０においては、前段分周器（ＭＤＩＶ）１１の出力信号ＦＲと、ＤＣＯ１９の出力クロック信号ＦＯの位相が一致するように動作するが、第２のＴＤＣ１４をさらに備え、帰還分周器（ＮＤＩＶ）１２の出力信号ＦＤと、ＤＣＯ１９の出力クロック信号ＦＯの位相差も測定する。
【００５８】
本発明の一実施形態において、図１６に示したようなＤｅ−ｓｋｅｗ用ＰＬＬ３０として用いる場合、後段分周器（ＰＤＩＶ）２０の出力信号ＦＯＵＴは、ＰＬＬ外部のＣＴＳ４１（図１６参照）を介して、端子ＦＢＡＫに帰還入力される。すなわち、図１において、後段分周器（ＰＤＩＶ）２０の出力端子ＦＯＵＴと、帰還分周器（ＮＤＩＶ）１２の入力端子ＦＢＡＫ間に、図１５に示すように、ＣＴＳ（不図示）が挿入される。なお、特に制限されないが、以下では、ＴＤＣ、カウンタ等において、信号の立ち上がりエッジを、有効エッジとする。第１、第２のＴＤＣ１３、１４において、入力される信号の立ち上がりエッジの位相差を測定し、フリップフロップ（ＦＦ）１５はクロック端子に入力される信号の立ち上がりでデータ端子の信号をサンプルし、カウンタ１７は、カウントイネーブル状態のとき、ＦＯの立ち上がりでカウントアップ動作するものとする。
【００５９】
第１のＴＤＣ１３は、ＤＣＯ１９の出力クロック信号ＦＯと、リファレンスクロック信号ＦＲＥＦを前段分周器（ＭＤＩＶ）１１でＭ分周した信号ＦＲとを端子Ａ、Ｂにそれぞれ入力し、ＦＯの立ち上がりエッジとＦＲの立ち上がりエッジの位相差（遅延）を、第１のＴＤＣ１３内の遅延素子単位に換算した位相差情報ＴＲＯを出力する。すなわち、ＦＯの立ち上がりエッジがＦＲの立ち上がりエッジよりも第１のＴＤＣ１３の遅延素子何段分の遅延に相等するか、又は、遅延素子段数をＦＯ１周期単位に換算した値をＴＲＯとして出力する。
【００６０】
第２のＴＤＣ１４は、ＤＣＯ１９の出力クロック信号ＦＯと、フィードバッククロック信号ＦＢＡＫを帰還分周器（ＮＤＩＶ）１２でＮ分周した信号ＦＤを端子Ａ、Ｂに入力し、ＦＯの立ち上がりエッジとＦＤの立ち上がりエッジの位相差を、第２のＴＤＣ１４内の遅延素子単位に換算した値を位相差情報ＴＤＯを出力する。すなわち、ＦＤの立ち上がりエッジがＦＲの立ち上がりエッジよりも第２のＴＤＣ１４の遅延素子何段分の遅延に相等するか、又は遅延素子段数をＦＯ１周期単位に換算した値を、ＴＲＯとして出力する。第１、第２のＴＤＣ１３、１４は、遅延測定範囲（遅延素子段数）、精度（遅延素子１個の遅延時間）等に関して同一構成としてもよい。
【００６１】
ＦＦ１５は、帰還分周器（ＮＤＩＶ）１２の分周信号ＦＤをデータ端子（Ｄ）に入力し、前段分周器（ＭＤＩＶ）１１の出力信号ＦＲをクロック端子に入力しＦＲの立ち上がりエッジでＦＤをサンプルした値を出力端子Ｑから出力信号ＳＥＬとして出力する。ＳＥＬは、ＦＲの立ち上がりエッジに対してＦＤの立ち上がりエッジの位相が遅れていれば、Ｌｏｗ、ＦＲの立ち上がりエッジに対してＦＤの立ち上がりエッジの位相が進んでいれば、Ｈｉｇｈとなる。なお、ＦＦ１５のデータ端子とクロック端子に入力されるＦＤとＦＲを入れ替えてもよい。この場合、ＦＲとＦＤの位相の進み、遅れに対するＦＦ１５の出力信号ＳＥＬの論理は反転するが、カウンタ１７、位相誤差演算器１６で反転した論理を考慮することで対応可能である。
【００６２】
カウンタ１７は、ＦＦ１５の出力信号ＳＥＬに応じて、ＦＲとＦＤの一方をスタート信号、他方をエンド信号とし、その間、ＤＣＯ１９の出力クロックＦＯのカウントを行う。例えばＦＦ１５の出力信号ＳＥＬがＬｏｗ（論理０）の場合、ＦＲの立ち上がりエッジに対してＦＤの立ち上がりエッジの位相が遅れているため、カウンタ１７は、信号ＦＲ（の立ち上がりエッジ）をスタート信号とし、信号ＦＤ（の立ち上がりエッジ）をエンド信号として用い、スタート信号とエンド信号の間の時間期間におけるＦＯの立ち上がりエッジの数をカウントする。
【００６３】
ＦＦ１５の出力信号ＳＥＬがＨｉｇｈ（論理１）の場合、ＦＤの立ち上がりエッジに対してＦＲの立ち上がりエッジの位相が遅れているため、カウンタ１７は、ＦＤ（の立ち上がりエッジ）をスタート信号とし、ＦＲ（の立ち上がりエッジ）をエンド信号として用い、スタート信号とエンド信号の間の時間期間におけるＦＯの立ち上がりエッジ数をカウントする。
【００６４】
カウンタ１７でＦＲとＦＤの位相差の整数部分（ＦＯの立ち上がりエッジの数）を求め、第１、第２のＴＤＣ１３、１４では、ＦＯを仲介にして、それぞれ（ＦＯ−ＦＲ）、（ＦＯ−ＦＤ）の小数部分の位相差を、ＦＯの１周期以下の小数の精度（ＴＤＣの遅延素子単位）で測定する。
【００６５】
第１、第２のＴＤＣ１３、１４でそれぞれ測定された（ＦＯ−ＦＲ）（＝ＴＲＯ）と、（ＦＯ−ＦＤ）（＝ＴＤＯ）から、例えば
ＴＲＯ−ＴＤＯ＝（ＦＯ−ＦＲ）−（ＦＯ−ＦＤ）＝ＦＤ−ＦＲ ・・・（７）
より、ＦＲとＦＤの位相差の小数部分（ＦＯ１周期未満の遅延値）がＴＤＣの遅延素子段数として求められる。
【００６６】
第１、第２のＴＤＣ１３、１４の出力信号ＴＲＯ、ＴＤＯ（小数値）、ＦＦ１５の出力信号ＳＥＬ、カウンタ１７のカウント値（整数値）は、位相誤差演算器１６に入力される。
【００６７】
位相誤差演算器１６では、ＦＲとＦＤの位相誤差ＰＥＲＲを、カウンタ１７のカウント値（整数値）と、ＴＲＯ、ＴＤＯの差分から位相誤差を求める。ＦＲの立ち上がりエッジがＦＤの立ち上がりエッジよりも時間的に進んでいる場合（ＳＥＬ＝Ｌｏｗ）、位相誤差ＰＥＲＲは、例えば次式（８）によって求めることができる。
【００６８】
ＰＥＲＲ＝カウント値−ＴＲＯ＋ＴＤＯ ・・・（８）
【００６９】
ＦＤの立ち上がりエッジがＦＲの立ち上がりエッジよりも進んでいる場合（ＳＥＬ＝Ｈｉｇｈ）、位相誤差ＰＥＲＲは、例えば次式（９）によって求めることができる。
【００７０】
ＰＥＲＲ＝カウント値−ＴＤＯ＋ＴＲＯ ・・・（９）
【００７１】
デジタルフィルタ１８は、位相差ＰＥＲＲを平滑化する低域通過フィルタ（ＦＩＲ（有限インパルスレスポンスフィルタ））として構成され、フィルタ演算結果のデジタル信号ＤＣＯＤＥを出力する。
【００７２】
ＤＣＯ１９は、デジタル信号ＤＣＯＤＥに基づき、論理１、０の信号に基づき複数のバラクタダイオードの容量が可変させＬＣ共振周波数を可変させる。
【００７３】
図１の第１、第２のＴＤＣ１３、１４は、図２６に示すような、基本的なＴＤＣを用いることができる。なお、図２６に示した構成は、図２４に示したＴＤＣの構成と基本的に同一である。
【００７４】
図２６において、ＴＤＣは、端子ＡとＢにそれぞれ入力される信号の立ち上がりエッジの位相差を測定する。端子Ａに入力された信号は、複数段の単位遅延素子（バッファ）２１１からなる遅延素子列で遅延される。遅延素子列の各段の信号を、各段に対応して設けられたＦＦ２１２のデータ端子に入力し、端子Ｂに入力される信号を複数のＦＦ２１２のクロック端子に共通に入力する。各ＦＦ２１２では、データ端子の信号をクロック端子に共通に入力される信号の立ち上がりエッジでサンプルする。各ＦＦ２１２の出力と隣（後段）のＦＦ２１２の出力をインバータ２１４で反転した信号を入力するＡＮＤ回路２１３を備えている。ＡＮＤ回路２１３はＦＦ２１２の出力が“１”、隣（後段）のＦＦ２１２の出力が“０”、したがってインバータ２１４の出力が“１”のとき、“１”を出力し、それ以外は“０”を出力する検出回路として機能する（ＡＮＤ回路２１３は図２４のエッジ検出回路を構成し、複数のＦＦ２１２のサンプルのうち１つ前のＦＦの出力が１、当該ＦＦの出力が０となるＦＦを検出する）。複数のＡＮＤ回路２１３の出力をパラレルビットにバス化し、バイナリ化デコーダ２１５でデコードする。バイナリ化デコーダ２１５の出力ＯＵＴには、端子ＡとＢにそれぞれ入力される信号の立ち上がりエッジの位相差に応じたバッファ２１１の段数がデジタルデータとして出力される。
【００７５】
図２６の動作の一例として、例えば端子Ｂに入力される信号が、端子Ａに入力された信号の立ち上がりエッジからバッファ１段分相等の遅延時間、遅延して立ち上がる場合、端子Ｂから各ＦＦ２１２のクロック端子に共通入力される信号の立ち上がり時点で、端子Ａに入力された信号（Ｈｉｇｈレベル）はすでにバッファ１段分伝播しており、１段目のバッファ２１１の出力は“１”であるが、２段目以降のバッファ２１１の出力は全て“０”である。したがって、１段目のＦＦ２１２に出力１と２段目のＦＦ２１２の出力０の反転を受けるＡＮＤ回路２１３の出力は“１”となり、残りの全てのＡＮＤ回路２１３の出力は“０”となり、端子ＡとＢの信号の位相差が、バッファ１段分の遅延に相当していることがわかる。なお、図２６のＴＤＣでは、端子Ａに入力される信号を遅延素子列で遅延させることで、端子Ａに入力される信号の立ち上がりエッジが端子Ｂに入力される信号の立ち上がりエッジよりも位相が進んでいる場合の２つの信号の位相差を検出しているが、端子Ａに入力される信号の立ち上がりエッジが端子Ｂに入力される信号の立ち上がりエッジよりも時間的に遅れている場合には、端子Ａに入力される信号の１周期（サイクル）前の立ち上がりエッジと端子Ｂに入力される信号の立ち上がりエッジの位相差が検出され、端子Ａに入力される信号の１周期から当該位相差を差し引いた値が、端子Ａに入力される信号の位相の遅れとなる。
【００７６】
なお、第１、第２のＴＤＣ１３、１４は、図２４に示したＴＤＣにおいて、出力信号としてＴＤＣ＿ＲＩＳＥを用いるようにしてもよいことは勿論である。
【００７７】
次に図２を参照して、図１に示した実施形態の動作原理を説明する。図２に示すように、本実施形態においては、ＦＯとＦＲの立ち上がりエッジの位相差、ＦＯとＦＤの立ち上がりエッジの位相差を、それぞれ、第１、第２のＴＤＣ１３、１４で測定することで、ＦＲとＦＤの位相差を測定する。
【００７８】
図２に示す例では、ＦＲの立ち上がりエッジに対して、ＦＤの立ち上がりエッジの位相が遅れているため、カウンタ１７は、ＦＲのＨｉｇｈパルスの立ち上がりエッジを、カウント・スタート信号（例えばカウントイネーブル（許可）にセット）、ＦＤのＨｉｇｈパルスの立ち上がりエッジをカウント・エンド信号（カウントディスエーブル（不許可）にセット）として用い、その間のＦＯの立ち上がりエッジの数をカウントする。図２の場合、カウンタ１７でカウントされるＦＯの立ち上がりエッジの数は「３」となる。
【００７９】
第１のＴＤＣ１３において、端子Ａに入力されるＦＯの立ち上がりエッジの方が端子Ｂに入力されるＦＲの立ち上がりエッジよりも位相が進んでおり、第１のＴＤＣ１３においてＦＯとＦＲの位相差として
ＴＲＯ＝ＦＯ−ＦＲ＝０．２
が測定される。なお、ＴＲＯ＝０．２は、第１のＴＤＣ１３内の単位遅延素子段数をＦＯの１周期分に換算した結果である。例えばＦＯの１周期が第１のＴＤＣ１３内の単位遅延素子段数で１０段である場合、ＦＯはＦＲよりも、単位遅延素子で２段分相等、位相が進んでいることに対応する。
【００８０】
また、第２のＴＤＣ１４では、端子Ａに入力されるＦＯの立ち上がりエッジが端子Ｂに入力されるＦＤの立ち上がりエッジよりも位相が進んでおり、第２のＴＤＣ１４において、ＦＯとＦＤの位相差として、
ＴＤＯ＝ＦＯ−ＦＤ＝０．４
が測定される（なお、ＴＤＯ＝０．４は第２のＴＤＣ１４内の遅延素子段数をＦＯの１周期分に換算した結果である）。
【００８１】
図２の例では、ＦＲの立ち上がりエッジが、ＦＤの立ち上がりエッジよりも位相が進んでおり（時間的に先にＨｉｇｈに立ち上がる）、ＦＦ１５の出力ＳＥＬ＝０となり、位相誤差演算器１６では、上式（８）より、ＦＲとＦＤの位相差ＰＥＲＲを以下で求める。
【００８２】
ＰＥＲＲ＝カウント値−ＴＲＯ＋ＴＤＯ
＝３−０．２＋０．４
＝３．２
【００８３】
本発明の一実施形態において、第１、第２のＴＤＣ１３、１４は、ＦＯの１周期分の測定時間に対応していればよい。すなわち、後段分周器（ＰＤＩＶ）２０のＰ分周の設定がいくつであっても、第１、第２のＴＤＣ１３、１４おける測定時間を拡張することは不要とされ、ＦＲとＦＤの立ち上がりエッジの位相差が０（立ち上がりエッジのタイミングが一致する）となるように、ＰＬＬをロックさせることが可能となる。ただし、前段分周器（ＭＤＩＶ）１１と、帰還分周器（ＮＤＩＶ）１２での遅延の合わせこみは必要である。なお、この遅延の調整は、図１４のアナログＰＬＬにおける前段分周器（ＭＤＩＶ）３１と帰還分周器（ＮＤＩＶ）３２においても必要である。
【００８４】
本発明の一実施形態において、ＦＲの立ち上がりエッジを基準に、ＦＯとＦＲの位相差を測定する第１のＴＤＣ１３と、ＦＤの立ち上がりエッジを基準にＦＯとＦＤの位相差を測定する第２のＴＤＣ１４を備えており、第１、第２のＴＤＣ１３、１４における位相差の測定範囲は、いずれもＦＯ１周期分でよい。
【００８５】
本発明の一実施形態においては、前述した関連技術のように、ＴＤＣにおいて、ＦＯのＰ周期分（分周値Ｐは例えば１６）の長さに及ぶ測定は不要とされ、遅延素子段数、ラッチ回路の個数の増大を抑止し、省面積のＤｅ−Ｓｋｅｗ用ＡＤＰＬＬの構成を可能としている。
【００８６】
また、本発明の一実施形態においては、ＦＯの１周期内は、ＴＤＣで測定された位相差（小数部分）を用い、整数部分は、ＦＯの１周期でカウントされるため、入力位相差（ＦＲとＦＤの位相差）と、位相誤差演算器１６の出力デジタルコードの対応（位相比較特性）は図２０と等しいものとなる。ただし、図１の構成を実回路として実現する場合、改善すべき点が幾つか存在する。以下に、いくかの改善点を実施例として説明する。
【００８７】
＜ＴＤＣレプリカ＞
はじめに図１の構成にＴＤＣレプリカを追加した実施例を説明する。ＴＤＣでの測定結果の正規化処理、すなわち遅延素子の段数情報の位相差をＤＣＯの出力信号ＦＯ１周期に対する割合に変換する処理を行う際に、ＦＯ１周期に相等するＴＤＣ内の遅延素子の段数を測定する必要がある。本発明の一実施例では、ＦＯの１周期を測定するＴＤＣを別途用意している。
【００８８】
図３は、本実施例の構成を示す図である。図３において、図１に示した前記実施形態の構成と同一又は同等の要素には同一の参照符号が付されている。以下では、同一又は同等の要素の説明は省略する。
【００８９】
図３において、図１の前記実施形態に追加されたＴＤＣレプリカ２１は、ＤＣＯ１９の出力クロック信号ＦＯを入力し、ＦＯ１周期の測定結果ＴＲＥＰ（ＦＯ１周期をＴＤＣの遅延素子段数に換算した値）を出力する。位相誤差演算器１６では、例えば、第１、第２のＴＤＣ１３、１４の出力（遅延素子の段数で表される）を、ＴＤＣレプリカ２１からのＴＲＥＰ（ＦＯの１周期相等の遅延段数）を用いて正規化し、０と１の間の小数とする。
【００９０】
図３のＴＤＣレプリカ２１は、図１のＴＤＣ１３、１４の構成例として説明した図２６のＴＤＣにおいて、Ａ端子とＢ端子にＦＯを共通に入力することで、ＦＯ１周期に相等する遅延素子段数を測定することができる。あるいは、ＦＯのデューティが５０％の場合、図２４のＴＤＣの出力ＴＤＣ＿ＦＡＬＬとＴＤＣ＿ＲＩＳＥからＨｉｇｈパルスのパルス幅を求め、これを２倍することで１周期を求めてもよい。
【００９１】
図２７にＴＤＣレプリカ２１の構成の別の例を示す。図２７の基本構成は図２６と同一であるが、ＦＯの一周期の測定結果を移動平均（平滑化）する移動平均回路を備え、移動平均した結果をＦＯ周期信号ＴＲＥＰとして出力する。図２７を参照すると、図２６と同様に、ｍ＋１個のフリップフロップ（ＦＦ１〜ＦＦｍ＋１）と、ｍ＋１個の遅延素子（ＢＯ１、ＢＯ２、・・・ＢＯｍ＋１）と、各フリップフロップ（ＦＦ１〜ＦＦｍ）と、その右隣のフリップフロップ（ＦＦ２〜ＦＦｍ＋１）の反転信号のＡＮＤをとるＡＮＤ回路（ＡＮＤ１〜ＡＮＤｍ）と、ＡＮＤ回路（ＡＮＤ１〜ＡＮＤｍ）の出力ＦＯＷ［ｍ−１］〜ＦＯＷ［０］をバス化したｍビット信号ＦＯＷ［ｍ−１：０］を入力するバイナリ化エンコーダ３０１と、バイナリ化エンコーダ３０１の出力ＦＯＷ＿ＢＩＮの移動平均をとり、ＴＲＥＰとして出力する移動平均回路３０２を備えている。
【００９２】
図２８は、図２７のＴＤＣレプリカ２１の動作の一例を示すタイミング図である。ＦＯの１周期を遅延素子の段数として検出し、その値を元に、ＦＯ周期信号ＴＲＥＰを生成する。ＦＯの立ち上がりエッジから次のサイクルの立ち上がりエッジの遅延を測定している。時刻ｔ１でＦＯがＨｉｇｈに立ち上がり、時刻ｔ２で、ＦＯから遅延してＦＯ１がＨｉｇｈに立ち上がり、同様にしてＦＯ２〜ＦＯｍがそれぞれ前段の出力から所定の遅延をもってＨｉｇｈに立ち上がり、時刻ｔ３でＦＯｍ＋１がＨｉｇｈに立ち上がる。ＦＯの立ち上がりエッジに対してＨｉｇｈレベルの遅延クロックＦＯｋ〜ＦＯｍ−１（０＜ｋ＜ｍ−１）がフリップフロップＦＦｋ〜ＦＦｍ−１のデータ端子に入力され、フリップフロップＦＦｋ〜ＦＦｍ−１の出力であるサンプリング信号ＦＯＰｋ〜ＦＯＰｍ−１が時刻ｔ１でＨｉｇｈに立ち上がる。サンプリング信号ＦＯＰｍはＬｏｗであるため、ＡＮＤ回路ＡＮＤｍ−１の出力が「１」となり、エッジ抽出信号ＦＯＷ［１］だけが時刻ｔ１でＨｉｇｈとなる。その他のＡＮＤ回路はいずれか一方の入力端子が０であるため出力はＬｏｗである。バイナリ化エンコーダ３０１は、エッジ検出信号ＦＯＷ［ｍ−１：０］に応じてデジタルデータＦＯＷ＿ＢＩＮを出力する。図２８の例の場合、ＦＯＷ＿ＢＩＮは、遅延素子の（ｍ−ＦＯＷ＿ＢＩＮ）段分が、ＤＣＯ１９の出力クロックＦＯの１周期にあたるとして、「ｍ−１」がデジタルデータＦＯＷ＿ＢＩＮとして出力される。ＦＯをクロックとして入力する移動平均回路３０２によって、所定数のＦＯＷ＿ＢＩＮが平均化され（平滑化され）、平均化した値がＦＯ周期信号ＴＲＥＰとして出力される。かかる構成によれば、ＤＣＯ１９の出力信号ＦＯのジッタ、ノイズ等によって、ＦＯＷ＿ＢＩＮの値がずれることがあってもそのずれを平均化することで吸収し、より正確なクロックＦＯの１周期の測定が可能である。
【００９３】
＜カウンタ構成＞
次に、本発明の別の実施例として、カウンタの変更と同期非同期の処理について説明する。実際の回路（実回路）において、ＰＬＬのロック時は、ＦＲの立ち上がりエッジとＦＤの立ち上がりエッジは近傍にあることがほとんどである。
【００９４】
図１の実施形態においては、ＦＦ１５でＦＲとＦＤの遅れ進みを判断し、カウンタ１７のスタート／エンドをＦＲ／ＦＤで制御している。ＦＲ／ＦＤのいずれの信号でカウンタ１７におけるＦＯのカウント動作のスタート／ストップを行うかは、ＦＦ１５の出力ＳＥＬで選択され、ＦＲの立ち上がりエッジがＦＤの立ち上がりエッジよりも位相が進んでいれば、ＦＲをカウンタ１７のスタート、ＦＤをエンドとする制御を行う。この制御は、ＦＲとＦＤのエッジ（立ち上がりエッジ）が近傍にある場合、実現は困難となる。また、カウンタ１７自身も、ロック近傍では、０や１しか値を取らない（ロック状態では、ＦＤとＦＲの位相差の整数部分に対応するカウント値は０又は１の近辺で揺動する）。このため、リセットの解除や、カウント動作の高速動作が必要とされる。しかしながら、その実現はかなり困難と思料されることから、ＦＲ／ＦＤをカウンタ１７のスタート／エンドを制御する制御信号として用いる構成ではなく、図４に示すように、常にカウント動作しているカウンタ（ＣＯＮＴ）１７のカウンタ値を、ＦＲとＦＤでサンプリングする構成としてもよい。
【００９５】
すなわち、図４において、カウンタ１７は、ＦＯを常時カウントしており、ＦＲとＦＤのそれぞれのパルスの立ち上がりエッジで、カウント値をサンプリング（ラッチ）し、時間的に前後２点でサンプルしたカウント値の差分から、ＦＲとＦＤの位相差（整数部分、ＦＯのエッジが何個あるか）を求める。カウンタ１７ではＦＯの例えば立ち上がりエッジのタイミングでカウント値を変化させ、ＦＯと非同期のＦＲやＦＤの立ち上がりエッジでカウンタ１７のカウント値をサンプリング（ラッチ）する。したがって、ＦＯとＦＲ、ＦＤは非同期（エッジは近い位置にあるが、同期関係ではない）であるため、ＦＲ、ＦＤのサンプリングのタイミングが、ＦＯのカウント値が遷移するタイミングと重なる可能性がある。
【００９６】
例えば図５に例示したように、カウント値の変化時（図５のＴｄｘ）と、ＦＲ／ＦＤによるカウント値のサンプリングのタイミングが重なる場合（図５のＸで示す位置のタイミング）、正しいデータを取り込むことはできない。Ｔｄａｔａはカウンタ１７における１データ期間であり、ＦＯの１周期に対応する。
【００９７】
この不具合を回避するために、ＦＲやＦＤを、
Ｔｄｘ＜Ｔｄｓａ＜２×Ｔｄｓａ＜Ｔｄａｔａ ・・・（１０）
を満たす遅延時間Ｔｄｓａ、２×Ｔｄｓａだけ、遅延させた信号を生成し、これらの遅延信号で、カウンタ１７のカウント値をサンプルし、サンプルした値から、正しい値を判定する。
【００９８】
図６に示す例では、ＦＲをそれぞれＴｄｓａ、２×Ｔｄｓａ遅延させた遅延信号ＦＲ１、ＦＲ２を作成し、ＦＲ、ＦＲ１、ＦＲ３の三つの信号の各立ち上がりエッジでカウンタ１７のカウント値をサンプリングする。ＦＲによるサンプル値はＸ（ＮＧ）であるが、ＦＲ１、ＦＲ２ではＢを取り込み、ＴＤＣでの状態（位相差）と併せて判定する。この場合、ＦＲによりサンプルしたカウント値としてＢが用いられる。
【００９９】
図６の例は、図４のカウンタ１７のカウント値がバイナリデータ（バイナリカウンタ）である。バイナリデータの場合、桁上がりが発生すると、遷移時間は長く、エラーデータをサンプリングする可能性も高くなる。この懸念は、バイナリカウンタをグレイコード・カウンタに変更することで解消される。
【０１００】
グレイコード（Ｇｒａｙ ｃｏｄｅ）では、ある値から隣接する値に変更する際に常に１ビット移しか変化しない。図６において、カウント値のＸの箇所をサンプリングしても、その前又は後のカウント値を捕獲（キャプチュア）することができる。このため、サンプリングポイントは２点で済む。
【０１０１】
図７において、ＦＲではＡ、ＦＲからＴｄｓａ遅延したＦＲ１では、Ｂをサンプリングした場合、ＴＤＣ１３の状態（ＦＯとＦＲの位相の進み遅れ）を併せて判断する（位相誤差演算回路１６で判断される）。この場合、Ｂが用いられる。
【０１０２】
ＦＯをカウントするカウンタ１７として、グレイコード・カウンタを用い、図４に示すように、常時動作するカウンタ１７のカウント値を、ＦＲとＦＤでＦＯとサンプリングする構成において、カウンタ１７は常に動き続けるために、カウンタのフルビットまでカウントすると、オートクリアして０から、再度、カウントアップを開始する。ＦＲとＦＤのサンプリングのタイミングが、オートクリアを間に挟む場合、カウンタ１７により測定される整数部（ｉｎｔｅｇｅｒ ｐａｒｔ）の位相誤差が間違った値となる可能性がある。
【０１０３】
すなわち、図８に示すように、カウンタ値が無限の理想カウンタの場合、ＦＲとＦＤによるカウンタ１７のカウント値をサンプリングした値の差分によって、ＦＲとＦＤの位相差の整数部分を検出することが可能である。
【０１０４】
位相誤差の整数部分＝ＦＤのカウンタ値−ＦＲのカウンタ値 ・・・（１１）
（ただし、位相誤差が正の場合、遅れ、負の場合、進みに対応する。）
【０１０５】
図８の（１）の場合、
ＦＤのカウンタ値（＝２５８）−ＦＲのカウンタ値（＝６）
＝２５８−６
＝２５２（遅れ）
【０１０６】
図８の（２）の場合、
ＦＤのカウンタ値（＝２５０）−ＦＲのカウンタ値（＝５７８）
＝２５０−５７８
＝−３２８（進み）
【０１０７】
しかしながら、カウンタ値が有限の場合（例えば８ビット：０〜２５５）、図１０に示すように、
（１）の場合、
ＦＤのカウンタ値＝２５８は、
２５８ ｍｏｄｕｌｏ ２５６＝２（２５８−２５６＝２）
となり、
ＦＤのカウンタ値（＝２）−ＦＲのカウンタ値（＝６）
＝２−６
＝−４（進み）
となる。
【０１０８】
（２）の場合、５７８は、
５７８ ｍｏｄｕｌｏ ２５６＝６６
となり、
ＦＤのカウンタ値（＝２５０）−ＦＲのカウンタ値（＝５７８）
＝２５０−６６
＝１８４（遅れ）
となる。
【０１０９】
図１０は、カウンタ１７として、理想カウンタ（無限カウンタ）を用いた場合の位相誤差検出特性を示す。横軸は位相差（ＦＲとＦＤの位相差）、縦軸は位相誤差カウンタ値（カウンタ１７のカウント値）である。位相差が大、あるいは小（負に大）となるにしたがって位相誤差カウンタ値も大あるいは小（負に大）となり、一定の勾配を有する。
【０１１０】
図１１に、図４のカウンタ１７として有限カウンタを用いた場合の位相誤差検出特性を示す。有限カウンタの場合、測定できる位相差は、理論上、カウンタの最大値±Ｍａｘまでとなる。それ以上、以下では再度、０に巻き戻る。
【０１１１】
図１２の実線は、図１１の特性と同一であるが、状態によっては、破線で示す特性を辿る場合がある。これは、ＦＲとＦＤの位相差分を算出する際に、ＦＲとＦＤのエッジの比較を行うべきエッジのカウント値間で、カウンタ１７に０への巻き戻りが発生する場合である。
【０１１２】
ＦＤのカウンタ値−ＦＲのカウンタ値
＝２５８−６
＝２５２
となるべきところ、ＦＲとＦＤのエッジの間にカウンタが０となり、
ＦＤのカウンタ値−ＦＲのカウンタ値
＝２−６
＝−４
に写像される。
【０１１３】
この場合、本来の位相差、遅れ／進み情報のいずれも誤った情報をとり得ることになる。そこで、本実施例では、ＦＲとＦＤの位相差±の判定だけでなく、図１のＦＦ１５の出力信号ＳＥＬを用いて、ＦＲとＦＤの位相の遅れ／進みの判定を行い、位相誤差カウンタ値が正値であるべきところ、負値である状態や、負値であるべきところ、正値であるという状態を、再度、写像し直す。ＳＥＬ信号（ＦＤの立ち上がりエッジがＦＲの立ち上がりエッジよりも位相が進んでいるとき（位相差が＋のとき）、論理１、遅れているとき、論理０）によるＦＲ／ＦＤの位相の遅れ／進みの情報をもとに、図１３に示すように、位相誤差カウンタ値の極性が異なる場合、ＳＥＬ信号の値を、位相誤差カウンタ値に反映させる。位相誤差（位相誤差カウンタ値）の符号がＳＥＬ信号と等しい場合、位相誤差（位相誤差カウンタ値）をそのまま出力し、位相誤差（位相誤差カウンタ値）の符号ビットがＳＥＬ信号と異なる場合、ＳＥＬ信号に符号ビットを合わせる。
【０１１４】
あるいは、位相誤差カウンタ値の符号がＢａｎｇ―Ｂａｎｇ特性（位相差が＋の領域で正値、位相差が−の領域で負値をとる特性）の極性と異なる場合、さらに写像して元に戻す。
【０１１５】
ＦＤのカウンタ値−ＦＲのカウンタ値
＝２−６
＝−４
の場合、
Ｂａｎｇ―Ｂａｎｇ特性の極性が正であるため、
−４＋２５６＝２５２
に写像して元に戻す。
【０１１６】
この結果、図１３の破線で示す特性は実線で示す本来の特性となる。なお、図１３に示す例では、カウンタは−２５５（バイナリ表現：０００００００１）から−１（バイナリ表現：１１１１１１１１）、０〜＋２５５（バイナリ表現：１１１１１１１１）の値をとる。
【０１１７】
以上の改善を行なった実施例が最終的にインプリメント（実装）可能な回路構成となり、Ｄｅ−Ｓｋｅｗ用ＡＤＰＬＬとして実現可能な構成となる。
【０１１８】
本実施例により、逓倍ＰＬＬ（ＳＳＣＧ（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ））は勿論のこと、Ｄｅ−Ｓｋｅｗ用ＡＤＰＬＬを構成することができる。
【０１１９】
上記したように、本実施形態によれば、また、ＴＤＣ１３、１４を備えたことで（すなわち、ＴＤＣ１４を１つ追加することで）、ＦＯを仲介してそれぞれの位相差を測定し、その後、演算にて最終的に求めたいＦＲ−ＦＤの位相差を求める構成としたことで、ＴＤＣの位相差の測定時間を増加させることなく、Ｄｅ−Ｓｋｅｗ用ＡＤＰＬＬを構成することができる。
【０１２０】
なお、上記実施形態では、ＴＤＣ１３、１４においてＦＯとＦＲ、ＦＯとＦＤの立ち上がりエッジの位相差を例を説明したが、信号のエッジとしては立ち上がりエッジで限定されるものでなく、立ち下りエッジを用いる構成としてもよい。
【０１２１】
なお、上記の特許文献１、２、非特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１２２】
１ ＴＤＣ
２ ＦＦ
３ アキュムレータ
４ アキュムレータ
５ 正規化回路（ＤＣＯ ｐｅｒｉｏｄ ｎｏｒｍａｌｉｚａｔｉｏｎ）
６ 位相検出器
８ サンプラ
１０、３０ ＡＤＰＬＬ
１１、３１ 前段分周器
１２、３２ 帰還分周器
１３ ＴＤＣ
１４ ＴＤＣ
１５ ＦＦ
１６ 位相誤差演算器
１７ カウンタ
１８ デジタルフィルタ
１９ デジタル制御発振器
２０、３７ 後段分周器
２１ ＴＤＣレプリカ
３３ 位相周波数比較器
３４ チャージポンプ
３５ アナログフィルタ
３６ 電圧制御発振器
４１、４２ ＣＴＳ
４３、４４ ユーザロジック
１０２ アキュムレータ
１０６ 波形成型器
１１０ ＦＲＥＦ
１１２ ＣＫＲ
１１８ インクリメンタ
１２０ ラッチ
１１６ ＦＣＷ
２０１ ＴＤＣ
２１１ バッファ（遅延素子）
２１２ フリップフロップ
２１３ ＡＮＤ回路
２１４ インバータ
２１５ バイナリ化デコーダ
３０１ バイナリ化エンコーダ
３０２ 移動平均回路
４０１ Ｄｅｌａｙ Ｌｉｎｅ
４０２ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ
４０３ Ｓａｍｐｌｅｒ
４０５ 加算器
４０４ Ｃｏｕｎｔｅｒ
４０６ Ｏｆｆｓｅｔ Ｃｏｎｔｒｏｌ
４０７ Ｐｒｅｓｃａｌｅｒ
４０８ Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ
４０９ Ｓｗａｌｌｏｗ Ｃｏｕｎｔｅｒ
【技術分野】
【０００１】
本発明は、位相同期ループ回路に関し、特に、デスキュー（Ｄｅ−Ｓｋｅｗ）用のＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）等に適用して好適なデジタル位相同期ループ回路に関する。
【背景技術】
【０００２】
近年、特定用途向けＩＣ（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）等の半導体集積回路装置においてクロック生成回路として組み込まれるアナログＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）（ＰＬＬマクロ）は、内部フィルタを抵抗や容量といったアナログ素子を用いて構成することによる面積の増加や、電源電圧の低下（低電圧化）による特性の劣化など、様々な問題に直面している。そこで、アナログＰＬＬの素子をすべてデジタル構成に置き換えた全デジタルＰＬＬ（ＡＤＰＬＬ）の開発が盛んに進められている。
【０００３】
図１４に、逓倍用のアナログＰＬＬ（ＡＰＬＬ）の典型的な構成の一例を示す。図１４に示すように、このＰＬＬは、ＦＲＥＦ端子に入力されるリファレンスクロック（基準クロック）信号ＦＲＥＦをＭ分周する前段分周器（ＭＤＩＶ）３１と、前段分周器（ＭＤＩＶ）３１の出力信号ＦＲと帰還分周器（ＮＤＩＶ）３２の出力信号ＦＤを入力し位相・周波数を比較する位相周波数比較器（ＰＦＤ）３３と、位相周波数比較器（ＰＦＤ）３３での位相比較結果ＵＰ／ＤＮに応じて容量を充電・放電する電流を制御し位相差に対応した電圧を蓄積するチャージポンプ（ＣＰ）３４と、チャージポンプ（ＣＰ）３４の電圧を平滑化させる低域通過フィルタよりなるアナログフィルタ（ＦＩＬ）３５と、アナログフィルタ（ＦＩＬ）３５の出力電圧を制御電圧として入力し該制御電圧に対応した周波数の発振クロックを出力する電圧制御発振器（ＶＣＯ）３６と、電圧制御発振器（ＶＣＯ）３６の出力クロック信号ＦＯをＰ分周した信号ＦＯＵＴを出力する後段分周器（ＰＤＩＶ）３７と、電圧制御発振器（ＶＣＯ）３６の出力クロック信号ＦＯをＮ分周した信号ＦＤを出力する帰還分周器（ＮＤＩＶ）３２と、を備え、リファレンスクロック信号ＦＲＥＦをＭ分周した信号ＦＲ（周波数：ＦＲＥＦ／Ｍ）と、電圧制御発振器（ＶＣＯ）３６の出力クロック信号ＦＯ（周波数：ＦＯＵＴ×Ｐ）をＮ分周した信号ＦＤ（周波数：（ＦＯＵＴ×Ｐ）／Ｎ）の位相、周波数が一致するように制御される。
【０００４】
ＦＲＥＦ／Ｍ＝（ＦＯＵＴ×Ｐ）／Ｎ ・・・（１）
【０００５】
なお、ＦＲＥＦ、ＦＲ、ＦＤ、ＦＯ、ＦＯＵＴ等は、リファレンスクロック信号、Ｍ分周したリファレンスクロック信号、ＦＯＵＴをＮ分周したフィードバッククロック信号、発振クロック信号、ＤＯをＰ分周した出力クロック信号の各信号を表しているが、各信号の周波数を表すものとする。
【０００６】
上式（１）より、逓倍用アナログＰＬＬは次式（２）の周波数ＦＯＵＴを出力する。
ＦＯＵＴ＝ＦＲＥＦ×Ｎ／（Ｍ×Ｐ） ・・・（２）
【０００７】
したがって、トータルの逓倍値はＦＯＵＴ／ＦＲＥＦより、次式（３）で与えられる。
【０００８】
Ｎ／（Ｍ×Ｐ） ・・・（３）
【０００９】
逓倍用アナログＰＬＬは、ＰＬＬ回路内に帰還経路（フィードバックパス）を有し、逓倍されたクロック（周波数ＦＯＵＴ）を出力する。
【００１０】
一方、Ｄｅ−ｓｋｅｗ用アナログＰＬＬでは、ＰＬＬ回路外部に帰還経路（フィードバックパス）を備え、リファレンスクロック信号と、帰還クロック信号（フィードバッククロック）の位相を合わせる。
【００１１】
図１５に、Ｄｅ−ｓｋｅｗ用アナログＰＬＬの典型的な構成の一例を示す。このＤｅ−ｓｋｅｗ用アナログＰＬＬはチップ間やマクロ間の入出信号の位相合わせに使われるマクロである。このため、ＰＬＬ３０の外部の帰還経路（フィードバックパス）にＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）４１が配置される。ＣＴＳ４１には、クロック分配システムにおいて末端間でのスキューを解消するようにバッファ（ＣＴＳバッファ）が挿入される。リファレンスクロック信号ＦＲＥＦをＭ分周した信号ＦＲと、ＣＴＳ４１の末端から出力される信号ＦＢＡＫをＮ分周した信号ＦＤの位相、周波数が一致するように帰還制御される。
【００１２】
ＦＲＥＦ／Ｍ＝ＦＯＵＴ／Ｎ ・・・（４）
【００１３】
Ｄｅ−Ｓｋｅｗ用アナログＰＬＬは、次式（５）で表される周波数ＦＯＵＴを出力する。
【００１４】
ＦＯＵＴ＝ＦＲＥＦ×Ｎ／Ｍ ・・・（５）
【００１５】
したがって、トータルの逓倍値は、
Ｎ／Ｍ
である。
【００１６】
図１６は、図１５に示したＤｅ−Ｓｋｅｗ用アナログＰＬＬ３０の適用例の一例を模式的に示す図である（図１６は本願発明者が作図したものである）。図１６に示すように、Ｄｅ−Ｓｋｅｗ用ＰＬＬ３０（図１６のＤｅ−Ｓｋｅｗ用アナログＰＬＬ３０と等しい）は、例えば、異なるクロックドメイン間やチップ間でのデータのやり取りを行なう際に用いられる。ＣＴＳ４１、４２の末端同士の位相を調整し、同期をとることで、データのやり取りが可能となる。図１６に示した例では、Ｄｅ−Ｓｋｅｗ用ＰＬＬ３０のＦＲＥＦ端子に入力されるクロックが２００ＭＨＺで動作するユーザロジック４３に入力され、Ｄｅ−Ｓｋｅｗ用ＰＬＬ３０のＦＯＵＴ端子からの出力クロックがＣＴＳ４１を介して４００ＭＨＺで動作するユーザロジック４４に入力されるとともに、端子ＦＢＡＫに入力され、Ｄｅ−Ｓｋｅｗ用ＰＬＬ３０において、ＦＲＥＦとＦＢＡＫの２つの信号の立ち上がりエッジの位相が揃うように制御される。
【００１７】
上記したＤｅ−Ｓｋｅｗ用ＰＬＬ３０に、ＡＤＰＬＬの構成を適用する場合、以下に説明するように、問題があることが明らかとなった（本願発明者等の分析による）。以下では、この問題を説明するための前提として、はじめにＡＤＰＬＬを説明する。
【００１８】
図１７は、特許文献１に開示されたＡＤＰＬＬの構成を示す図である。図１８は、図１７を簡略化して示した図である（非特許文献１のFig.1参照）。図１８に示すように、リファレンスクロック信号ＦＲＥＦは、ＴＤＣ（ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）１に入力されるとともに、ＤＣＯ（Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ−Ｏｓｃｉｌｌａｔｏｒ）の出力ＣＫＶをクロック端子に入力するフリップフロップ（ＦＦ）２のデータ端子に入力される。ＦＦ２は、ＣＫＶの立ち上がりエッジに応答して、ＦＲＥＦをサンプルし、タイミング調整されたＦＲＥＦ（Ｒｅｔｉｍｅｄ ＦＲＥＦ）をＣＫＲ（Ｒｅｔｉｍｅｄ ＦＲＥＦ）として出力する。ＣＫＲは、ＴＤＣ１の測定結果をラッチするラッチ回路（Ｌａｔｃｈ）とアキュムレータ（Ｒｅｆｅｒｅｎｃｅ Ｐｈａｓｅ Ａｃｃｕｍｕｌａｔｏｒ）３に入力される。アキュムレータ３では、ＣＫＲのエッジが入力されるごとに、逓倍設定値をアキュムレート（累算）する。
【００１９】
図１８において、ＴＤＣ１（図１７の２０１に対応）は、リファレンスクロック信号ＦＲＥＦのタイミングでのＦＲＥＦの位相と出力クロックＣＫＶの位相の差分をデジタルデータにて出力する。この位相差分は、ＴＤＣ１内の遅延素子の個数に対応する。
【００２０】
図２４に、図１７に示したＴＤＣ２０１の構成例を示す。このＴＤＣは、ＤＣＯの出力ＣＫＶとリファレンスクロックＦＲＥＦを入力し、ＣＫＶの立ち上がりエッジとＦＲＥＦの立ち上がりエッジの位相差ＴＤＣ＿ＲＩＳＥと、ＣＫＶの立ち下りエッジとＦＲＥＦの立ち上がりエッジの位相差ＴＤＣ＿ＦＡＬＬを出力する。図２４に示すように、ＴＣＤ１は、Ｌ個の遅延素子と、Ｌ個のＦＦと、エッジ検出器を備えている。
【００２１】
図２５は、図２４のＴＤＣのタイミング動作を示す図であり、Ｌ＝１０としている。ＴＤＣにおいて、ＤＣＯの出力ＣＫＶをＬ個の遅延素子で徐々に遅延させた信号Ｄ（０）〜Ｄ（Ｌ−１）を、時刻Ｔ１にリファレンスクロック信号ＦＲＥＦの立ち上がりエッジで一斉にサンプリングし、１０ビットのサンプリングデータＱ［０：９］として例えば“００１１１１００００”を得る。サンプリングデータＱ［０：９］の０から１に値が変化する箇所と１から０に値が変化する箇所を検出することで、遅延した出力クロックＣＫＶの立ち上がりエッジと立ち下りエッジとの間隔を、遅延素子の段数で表すことができる。この場合、１から０へ変化する箇所Ｑ［６］が立ち上がりエッジの情報となり（Ｑ［２−５］が１であり、Ｑ［６］で０となる）、１から０に変化する箇所Ｑ［２］が立ち下りエッジの情報となり（Ｑ［６−９］、Ｑ［０−１］が１であり、Ｑ［２］で１となる）、それぞれ、デジタルデータＴＤＣ＿ＲＩＳＥ、ＴＤＣ＿ＦＡＬＬとして出力される。すなわち、ＴＤＣによって出力クロックＣＫＶの立ち上がりエッジはＦＲＥＦの立ち上がりエッジに対してＴＤＣ内の遅延素子６段分進んでおり、出力クロックＣＫＶの立ち下がりエッジはＦＲＥＦの立ち上がりエッジに対してＴＤＣ内の遅延素子２段分進んでいることが測定される。
【００２２】
図１８、図１７のＡＤＰＬＬにおいて、ＴＤＣ１（ＴＤＣ２０１）は、最大ＣＫＶ信号１周期分の時間が測定できればよい。ＴＤＣ１（ＴＤＣ２０１）の出力は、ＤＣＯ周期正規化回路（ＤＣＯ Ｐｅｒｉｏｄ Ｎｏｒｍａｌｉｚａｔｉｏｎ）５に入力され、ＴＤＣ１で測定れた遅延素子の個数に対応した位相差を、ＣＫＶの１周期に対する割合（小数部分）に正規化される。
【００２３】
アキュムレータ（Ｏｓｃｉｌｌａｔｏｒ Ｐｈａｓｅ Ａｃｃｕｍｕｌａｔｏｒ）４では、ＣＫＶのエッジ回数（例えば立ち上がりエッジ）をアキュムレート（累算）し、サンプラ８でＣＫＲのタイミング（例えば立ち上がりエッジのタイミング）ごとにアキュムレート値を出力する。上記動作によって、ＣＫＲのタイミングごとに、アキュムレータ３によるＦＲＥＦのアキュムレート値、アキュムレータ４によるＣＫＶのアキュムレート値、及び、ＦＲＥＦとＣＫＶの間の位相差（ＴＤＣ１によって測定される）のデータが得られる。
【００２４】
アキュムレータ３、４のアキュムレート値の差分（ＲＲ［ｋ］−Ｒｖ［ｋ］）は、ＤＣＯの出力クロック信号ＣＫＶの１サイクル以上の位相差を、整数で表した成分（何クロックサイクル分に対応するかを示す）である。一方、ＴＤＣ１で得られる位相差ε［ｋ］は、ＤＣＯの出力クロック信号ＣＫＶの１サイクル以内の位相差であり、小数の扱いとなる。なお、ＲＲ［ｋ］、Ｒｖ［ｋ］、ε［ｋ］（ｋ＝１、２、・・・・）は、時間離散信号（サンプリングクロックＣＫＲでサンプリングされた信号）であることを表しており、振幅も離散値（デジタル信号）である。
【００２５】
得られたデータは、位相誤差検出回路（Ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）６にて、次式（６）により、デジタル演算処理にて位相誤差データφＥ［ｋ］が出力される。
【００２６】
φＥ［ｋ］＝ＲＲ［ｋ］−Ｒｖ［ｋ］＋ε［ｋ］ ・・・（６）
【００２７】
ただし、φＥ［ｋ］は、位相差（位相誤差データ）、
ＲＲ［ｋ］は、ＦＲＥＦのアキュムレート値、
Ｒｖ［ｋ］は、サンプラ８の出力（ＣＫＶのアキュムレート値）、
ε［ｋ］は、ＣＫＶ１クロック以内の位相差データ
である。
【００２８】
この位相誤差データφＥ［ｋ］を、デジタルフィルタ（Ｌｏｏｐ Ｆｉｌｔｅｒ）へ入力して平滑化し、ＤＣＯのゲインの正規化（ＤＣＯ ｇａｉｎ ｎｏｒｍａｌｉｚａｔｉｏｎ）を行った複数ビットのデジタル信号ｄ［ｋ］がＣＫＲのタイミングでＤＣＯに入力される。ＤＣＯは、ＬＣ共振回路からなり、並列接続されたバリキャップダイオードをデジタル信号ｄ［ｋ］の各ビットの論理１、０の電圧で制御することで容量を可変させ、ＬＣ共振周波数を可変させる。最終的には、位相誤差データφＥ［ｋ］が０になるようにＤＣＯの発振周波数が調整される（ロック状態となる）。
【００２９】
図１９（Ａ）は、図１８における、アキュムレータ４の出力Ｒｖ［ｉ］と出力クロックＣＫＶの対応を示す図である（非特許文献１のＦｉｇ．５参照）。図１９（Ｂ）は、アキュムレータ３の出力ＲＲ［ｋ］とクロックＣＫＲの対応を示す図である。いずれもｍｏｄｕｌｏ １６であり、累算結果は０〜１５の値をとる。非特許文献１のＦｉｇ．５では、φＥ＝３が例示されているが、図１９では、φＥ＝０（位相誤差＝０）としている。
【００３０】
図１９（Ａ）に示すように、アキュムレータ４の出力Ｒｖ［ｉ］は、出力クロックＣＶＫの１パルスにつき１つずつｍｏｄｕｌｏ １６で増加する。なお、Ｒｖ［ｉ］（ｉ＝１、２、・・・）も時間離散信号を表しているが、ＣＫＶのタイミングで更新されるサンプル値データである。サンプラ８ではアキュムレータ４の出力Ｒｖ［ｉ］をＣＫＲのタイミングでサンプリングし、サンプリングした信号Ｒｖ［ｋ］が位相誤差検出回路（Ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）６に入力される。ＣＫＶの１周期内に収まるＦＲＥＦとＣＫＶの位相差ε［ｋ］（ＣＫＲのタイミングでサンプリングされる）も、位相誤差検出回路（Ｐｈａｓｅ ｄｅｔｅｃｔｏｒ）６での位相比較に使用される。
【００３１】
図１９（Ｂ）に示すように、周波数設定コマンドによりアキュムレータ３に対してＦＣＷ（Ｆｅｑｕｅｎｃｙ Ｃｏｍｍａｎｄ Ｗｏｒｄ）＝１０とセットされた場合、アキュムレータ３の出力ＲＲ［ｋ］は、ＣＫＲ１パルスにつき、１０ずつ、ｍｏｄｕｌｏ １６で増加する。
【００３２】
図１８に示したＡＤＰＬＬにおいて、ＣＫＲのタイミングで比較演算（φＥ［ｋ］＝ＲＲ［ｋ］−Ｒｖ［ｋ］＋ε［ｋ］）が行われ、差分φＥ［ｋ］が０となるように動作する。最終的な位相比較特性（入力位相差（ＣＫＶ数）と出力デジタルコード）は、図２０に示すようなものとなる（本願発明者等による）。位相差のＣＫＶ１クロックサイクル以内の小数部は、ＴＤＣ１内の遅延素子の時間分解能によって設定される。
【００３３】
ＡＤＰＬＬにおいて、アキュムレータではなく、カウンタによって整数差分を測定する構成も知られている（例えば特許文献２参照）。図２１に、特許文献２に開示されたＡＤＰＬＬの構成を示す（特許文献２の図４）。図２１に示すように、ＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）＋ＴＤＣは、遅延線４０１、制御ロジック回路４０２、サンプラ４０３、カウンタ４０４、加算器４０５、オフセットコントロール回路４０６を備えている。分周器ＤＩＶは、プリスケーラ４０７、プログラムカウンタ４０８、スワローカウンタ４０９を備えている。ＤＬＦはデジタルフィルタ（ループフィルタ）、ＤＣＯ（Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ−Ｏｓｃｉｌｌａｔｏｒ）は、図１８と同様の構成とされる。
【００３４】
図２１の回路においては、図１８のように、信号ＦＲＥＦ、ＣＫＶの位相差の整数部分を、２つのアキュムレータ３、４の値の差分としてではなく、カウンタ４０４のカウント値で求めている。カウンタ４０４は、リファレンス信号ＶＲＥＦを、分周器ＤＩＶのプリスケーラ４０７の出力ＶＰＲＥ（１ＧＨｚ）でサンプルするサンプラ４０３の出力を受けて、ＶＰＲＥのカウントをスタートさせ、分周器ＤＩＶのプログラムカウンタ４０８の出力ＶＤＩＶ（２６ＭＨｚ）を受けてプリスケーラ４０７の出力ＶＰＲＥのカウント動作をストップする。この構成は、カウンタ４０４を用いることとＴＤＣの特性改善から、ＶＲＥＦとＶＤＩＶが位相差を持った状態でロックする。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開２００２−０７６８８６号公報
【特許文献２】特開２００９−２６８０４７号公報
【非特許文献】
【００３６】
【非特許文献１】Robert Bogdan Staszewski and Poras T. Balsara, "Phase-Domain All-Digital Phase-Locked Loop", IEEE TRANSACTION ON CIRCUITS AND SYSTEMS-II: EXPRESS BRIEFS, PP.159-163, VOL.52, NO.3, MARCH 2005
【発明の概要】
【発明が解決しようとする課題】
【００３７】
以下に関連技術の分析を与える。
【００３８】
上記したＡＤＰＬＬを、Ｄｅ−Ｓｋｅｗ用ＰＬＬに適用する場合、以下のような問題がある。
【００３９】
図２２は、図１８の構成を用いたＤｅ−Ｓｋｅｗ用ＰＬＬの構成を示す図である。なお、図２２は、課題の説明のために、本発明者等によって作成されたものである。
【００４０】
一般的にＤｅ−Ｓｋｅｗ用ＰＬＬの後段分周器（ＰＤＩＶ）は１〜１６分周程度の分周が可能となっている。ＣＴＳ（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）の末端（Ｌｅａｆ）の出力であるＦＢＡＫは、ＤＣＯの出力クロック信号ＣＫＶの１〜１６分周の信号が入力されることになる。図２２において、後段分周器（ＰＤＩＶ）の分周値が１であれば、図１８の回路と変わらない動作となるので問題はないが、後段分周器（ＰＤＩＶ）の分周値が１よりも大の場合、問題が発生する。
【００４１】
図２２において、アキュムレータ（Ｏｓｃｉｌｌａｔｏｒ Ｐｈａｓｅ Ａｃｃｕｍｕｌａｔｏｒ）４には、ＤＣＯの出力クロック信号ＣＫＶではなく、ＤＣＯの出力クロック信号ＣＫＶを後段分周器（ＰＤＩＶ）でＰ分周した信号ＦＯＵＴを、帰還路のＣＴＳに入力し、ＣＴＳの末端の出力信号が、ＰＬＬのＦＢＡＫ端子に入力される。
【００４２】
図１８の構成では、アキュムレータ４は、ＤＣＯの出力クロックＣＫＶ（２．４ＧＨＺ）のエッジごとに、累算（アキュムレート）していたが、図２２において、ＦＢＡＫ端子に入力される信号（帰還路のＣＴＳの末端から出力される信号は、後段分周器（ＰＤＩＶ）にてＤＣＯの出力ＣＫＶをＰ分周したタイミングでしか、そのエッジ（立ち上がりエッジ）は発生しない。したがって、図２２において、図１８と同じ処理を行うのであれば、アキュムレータ４は、ＦＢＡＫのエッジの入力に応答して、１の代わりに、Ｐ値（分周値）を累算する必要ある。このため、アキュムレータ４の回路構成が大規模化することになる。
【００４３】
さらに、問題となるのがＴＤＣ１である。図１８の構成では、ＴＤＣ１は、出力クロックＣＫＶの１周期以内で位相差を測定するため、ＣＫＶの１周期を測定できる長さに対応した個数の遅延素子、ラッチ回路（フリップフロップ）を備えるだけで十分である。これに対して、図２２の構成においては、ＤＣＯの出力クロック信号ＣＫＶのＰ（Ｐは例えば１〜１６の整数）周期の期間内での位相差を測定するために、ＴＤＣ１の遅延素子数、ラッチ回路（フリップフロップ）は、分周値が１のときの最大１６倍必要とされ、ＴＤＣの回路面積が増大し、大きなデメリットになる。
【００４４】
図２３は、図２２の構成における入力位相（ＦＲＥＦとＦＢＡＫの位相差）と出力デジタルコード（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ５の出力）の位相比較特性を示す図である。図２３と、図２０を比較すると、図２０では、ＴＤＣは、ＣＫＶ１周期分の長さを所定の遅延分解能で測定しているが、図２３では、ＴＤＣは、ＣＫＶＰ周期分を、所定分解能で測定することが必要とされ、図２２のＴＤＣにおける遅延素子列の長さ、ラッチ回路（フリップフロップ）の数はＰ倍となる。
【００４５】
より詳細には、図２２において、後段分周器（ＰＤＩＶ）を４分周（Ｐ＝４）に設定した場合、ＦＢＡＫを累算するアキュムレータ４では、ＣＫＶの４倍の周期（４分周）でしかアキュムレートすることができないため、ＣＫＶ４クロック分以内の位相差は、全てＴＤＣ１で測定しなければならない。同様に、後段分周器ＰＤＩＶの分周数が１６分周（Ｐ＝１６）に設定されていると、ＴＤＣ１においてＣＫＶ１６クロック分を測定する必要がある。それ以上の分周設定が可能であれば、ＴＤＣ１においてその分を測定するだけの長さの遅延素子列、ラッチ回路群が必要となる。
【００４６】
よって、このＡＤＰＬＬの構成では、Ｄｅ−Ｓｋｅｗ用のＰＬＬの構成を採ることは困難であり、実質的に不可能である。
【００４７】
また、図２１に示した構成も、Ｄｅ−Ｓｋｅｗ用ＰＬＬとしては使用することはできない。図２１に示すように、オフセットを与えるオフセットコントロール回路４０６で、位相誤差データに一定のオフセット値を与えるため、ロック時は、その位相データ分、差分をもってＶＲＥＦとＶＤＩＶがロック状態となる。このオフセットの機能がないとしても、前述したＡＤＰＬＬと同じく、カウンタ４０４により計数される位相差の整数部は、分周後のクロックでしか動作しない。したがって、分周クロックの１周期分の時間を補間するために、ＴＤＣの測定時間を延ばす必要がある。このため、前述と同じ理由で、図２１の構成も、Ｄｅ−Ｓｋｅｗ用ＰＬＬとしての使用には不適である。
【００４８】
上記した通り、関連技術の構成は、Ｄｅ−Ｓｋｅｗ用ＰＬＬを構成する場合、アキュムレータ、カウンタ及びＴＤＣに、後段分周器（ＰＤＩＶ）の信号が入力されるため、ＴＤＣでの位相差の測定範囲を、ＤＣＯの出力ＣＫＶをＰ分周する後段分周器（ＰＤＩＶ）の分周値に合わせて拡張することが必要とされ、回路規模の増大等を招く。
【００４９】
そこで本発明の目的は、ＴＤＣの回路規模を拡張することなく、デスキュー用途に用いることが可能であるデジタル位相同期ループ回路を提供することにある。
【課題を解決するための手段】
【００５０】
本発明の概要を以下に説明する。なお、各要素に付した括弧内の符号は本発明の理解を容易化するためのものであり、本発明を制限するために解釈すべきものでないことは勿論である。
【００５１】
本発明によれば、入力された第１のクロック信号（ＦＲ）と第２のクロック信号（ＦＤ）のうち位相が進んでいる方のクロック信号の有効エッジ（立ち上がりエッジ）と、位相が遅れている方のクロック信号の有効エッジ（立ち上がりエッジ）の間（時間期間）に、第３のクロック信号（ＦＯ）の有効エッジ（立ち上がりエッジ）がいくつあるかを計数するカウンタ（１７）と、前記第１のクロック信号（ＦＲ）と前記第３のクロック信号（ＦＯ）の有効エッジの位相差を前記第３のクロック信号（ＦＯ）の１サイクルよりも短時間の時間分解能で測定する第１の位相差検出回路（１３）と、前記第２のクロック信号（ＦＤ）と前記第３のクロック信号（ＦＯ）の有効エッジの位相差を前記第３のクロック信号（ＦＯ）の１サイクルよりも短時間の時間分解能で測定する第２の位相差検出回路（１４）と、前記第１のクロック信号と前記第２のクロック信号のうちどちらが位相が進んでいるかを判定する判定器（１５）と、前記カウンタ（１７）の出力、前記第１、第２の位相差検出回路（１３、１４）の出力、及び、前記判定器（１５）の出力を元に、前記第１のクロック信号と前記第２のクロック信号の位相誤差を演算する位相誤差演算器（１６）と、前記位相誤差に対応したデジタル信号に基づき発振周波数を可変させ前記第３のクロック信号を出力するデジタル制御発振器（１９）と、を備え、前記第２のクロック信号（ＦＤ）は前記第３のクロック信号（ＦＯ）を分周した信号（ＦＢＡＫ）から生成される構成としたデジタル位相同期ループ回路が提供される。
【００５２】
本発明に係るデジタル位相同期ループにおいては、リファレンスクロック信号を入力して分周する第１の分周器（１１）と、
入力されたデジタル信号に応じて発振周波数を可変させるデジタル制御発振器（１９）と、
前記デジタル制御発振器（１９）の出力信号（ＦＯ）を入力して分周し出力クロック信号（ＦＯＵＴ）を出力する第２の分周器（２０）と、
前記第２の分周器（２０）の出力クロック信号（ＦＯＵＴ）を帰還させた信号（ＦＢＡＫ）を入力して分周する第３の分周器（１２）と、
前記第１の分周器（１１）の出力信号（ＦＲ）と前記デジタル制御発振器（１９）の出力信号（ＦＯ）を入力し、前記第１の分周器（１１）の出力信号（ＦＲ）に対する前記デジタル制御発振器（１９）の出力信号（ＦＯ）の位相差を、前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期以下の範囲で、且つ、前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期よりも短い時間分解能で、測定する第１の位相差検出回路（１３）と、
前記第３の分周器（１２）の出力信号（ＦＤ）と前記デジタル制御発振器（１９）の出力信号（ＦＯ）を入力し、前記第３の分周器（１２）の出力信号（ＦＤ）に対する前記デジタル制御発振器（ＦＯ）の出力信号の位相差を、前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期以下の範囲で、且つ、前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期よりも短い時間分解能で、測定する第２の位相差検出回路（１４）と、
前記第１の分周器（１１）及び第３の分周器（１２）の出力信号（ＦＲ、ＦＤ）を入力し、前記第１の分周器（１１）の出力信号（ＦＲ）に対して前記第３の分周器（１２）の出力信号（ＦＤ）の位相が進んでいるか遅れているかを判別し判別結果（ＳＥＬ）を出力する判定器（１５６）と、
前記第１の分周器の出力信号（ＲＦ）と前記第３の分周器の出力信号（ＦＤ）のうち位相が進んでいる一方の出力信号のエッジと、位相が遅れている他方の出力信号のエッジで規定される時間期間における、前記デジタル制御発振器（１９）の出力信号（ＦＯ）をカウント値を提供するカウンタ（１７）と、
前記カウンタ（１７）のカウント値と、前記第１及び第２の位相差検出回路（１３、１４）の出力と、前記判定器（１５）での判定結果を入力し、前記第１の分周器（１１）の出力信号（ＦＲ）と前記第３の分周器（１２）の出力信号（ＦＤ）の位相誤差（ＰＥＲＲ）を演算する位相誤差演算器（１６）と、
前記位相誤差演算器（１６）で演算された位相誤差（ＰＥＲＲ）を入力しフィルタ処理したデジタル信号を前記デジタル制御発振器（１９）に出力するデジタルフィルタ（１８）と、を備えた構成としてもよい。
【００５３】
本発明においては、前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期を測定する第３の位相差検出回路（２１）を備え、前記位相誤差演算器（１６）は、前記第３の位相差検出回路（２１）の出力信号（ＴＲＯ）を入力し、前記第１及び第２の位相差検出回路（１３、１４）における位相差の測定結果を、前記第３の位相差検出回路（２１）で測定した前記デジタル制御発振器（１９）の出力信号（ＦＯ）の１周期で正規化する構成としてもよい。
【発明の効果】
【００５４】
本発明によれば、ＴＤＣでの位相差の測定範囲を拡張することなく、ＤＣＯの出力を分周する後段分周器の分周値を設定可能としている。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態における位相演算を説明する図である。
【図３】本発明の別の実施形態の構成を示す図である。
【図４】本発明の一実施例におけるカウンタを説明する図である。
【図５】サンプリング時のエラーを説明する図である。
【図６】本発明の一実施例におけるサンプリング例を説明する図である。
【図７】本発明の一実施例におけるサンプリング例を説明する図である。
【図８】図４のカウンタが理想カウンタの場合を説明する図である。
【図９】図４のカウンタが有限なカウンタの場合を説明する図である。
【図１０】理想カウンタの場合の位相誤差検出特性を示す図である。
【図１１】有限なカウンタの場合の位相誤差検出特性を示す図である。
【図１２】有限なカウンタの場合の巻き戻りによる位相誤差検出特性を示す図である。
【図１３】本発明の一実施例による位相誤差検出特性を示す図である。
【図１４】逓倍用アナログＰＬＬの典型的な構成の一例を示す図である。
【図１５】Ｄｅｓｋｅｗ用アナログＰＬＬの典型的な構成の一例を示す図である。
【図１６】Ｄｅｓｋｅｗ用アナログＰＬＬの使用例を示す図である。
【図１７】特許文献１（特開２００２−０７６８８６号公報）のＡＤＰＬＬの構成を示す図である。
【図１８】図１７の構成を模式的に示す図である。
【図１９】（Ａ）、（Ｂ）は図１８の動作を説明する図である。
【図２０】特許文献１（特開２００２−０７６８８６号公報）のＡＤＰＬＬの位相比較特性を示す図である。
【図２１】特許文献２のＡＤＰＬＬの構成を示す図である。
【図２２】特許文献１（特開２００２−０７６８８６号公報）のＡＤＰＬＬをＤｅ−ｓｋｅｗ化した構成を示す図である。
【図２３】図２１の構成における位相比較特性を示す図である。
【図２４】図１７のＴＤＣの構成を示す図である。
【図２５】図２４のＴＤＣのタイミング動作を示す図である。
【図２６】図１のＴＤＣ１３、１４の構成を示す図である。
【図２７】図３のＴＤＣ２１の構成を示す図である。
【図２８】図２７のＴＤＣのタイミング動作を示す図である。
【発明を実施するための形態】
【００５６】
本発明の好ましい態様について説明する。図１は、本発明の好ましい態様の一つをなす実施形態を示す図である。図１を参照すると、このデジタルＰＬＬ１０は、端子ＦＲＥＦからリファレンスクロック信号ＦＲＥＦを入力してＭ分周する前段分周器（ＭＤＩＶ）１１と、端子ＦＢＡＫからフィードバッククロック信号ＦＢＡＫを入力してＮ分周する帰還分周器（ＮＤＩＶ）１２と、第１のＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ−Ｃｏｎｖｅｒｔｅｒ）１３と、第２のＴＤＣ１４と、フリップフロップ（ＦＦ）１５と、位相誤差演算器（ＰＥＲＲ）１６と、カウンタ（ＣＯＮＴ）１７と、デジタルフィルタ（ＤＦＩＬ）１８と、デジタル制御発振器（ＤＣＯ）１９と、ＤＣＯ１９の出力クロック信号ＦＯをＰ分周する後段分周器（ＰＤＩＶ）２０を備えている。ＤＣＯ１９の出力クロック信号ＦＯはカウンタ１７及び第１、第２のＴＤＣ１３、１４に入力される。なお、特に制限されないが、以下では、信号が入力又は出力される端子を、信号名と同一の端子名で指示するものとする。
【００５７】
図１のデジタルＰＬＬ１０においては、前段分周器（ＭＤＩＶ）１１の出力信号ＦＲと、ＤＣＯ１９の出力クロック信号ＦＯの位相が一致するように動作するが、第２のＴＤＣ１４をさらに備え、帰還分周器（ＮＤＩＶ）１２の出力信号ＦＤと、ＤＣＯ１９の出力クロック信号ＦＯの位相差も測定する。
【００５８】
本発明の一実施形態において、図１６に示したようなＤｅ−ｓｋｅｗ用ＰＬＬ３０として用いる場合、後段分周器（ＰＤＩＶ）２０の出力信号ＦＯＵＴは、ＰＬＬ外部のＣＴＳ４１（図１６参照）を介して、端子ＦＢＡＫに帰還入力される。すなわち、図１において、後段分周器（ＰＤＩＶ）２０の出力端子ＦＯＵＴと、帰還分周器（ＮＤＩＶ）１２の入力端子ＦＢＡＫ間に、図１５に示すように、ＣＴＳ（不図示）が挿入される。なお、特に制限されないが、以下では、ＴＤＣ、カウンタ等において、信号の立ち上がりエッジを、有効エッジとする。第１、第２のＴＤＣ１３、１４において、入力される信号の立ち上がりエッジの位相差を測定し、フリップフロップ（ＦＦ）１５はクロック端子に入力される信号の立ち上がりでデータ端子の信号をサンプルし、カウンタ１７は、カウントイネーブル状態のとき、ＦＯの立ち上がりでカウントアップ動作するものとする。
【００５９】
第１のＴＤＣ１３は、ＤＣＯ１９の出力クロック信号ＦＯと、リファレンスクロック信号ＦＲＥＦを前段分周器（ＭＤＩＶ）１１でＭ分周した信号ＦＲとを端子Ａ、Ｂにそれぞれ入力し、ＦＯの立ち上がりエッジとＦＲの立ち上がりエッジの位相差（遅延）を、第１のＴＤＣ１３内の遅延素子単位に換算した位相差情報ＴＲＯを出力する。すなわち、ＦＯの立ち上がりエッジがＦＲの立ち上がりエッジよりも第１のＴＤＣ１３の遅延素子何段分の遅延に相等するか、又は、遅延素子段数をＦＯ１周期単位に換算した値をＴＲＯとして出力する。
【００６０】
第２のＴＤＣ１４は、ＤＣＯ１９の出力クロック信号ＦＯと、フィードバッククロック信号ＦＢＡＫを帰還分周器（ＮＤＩＶ）１２でＮ分周した信号ＦＤを端子Ａ、Ｂに入力し、ＦＯの立ち上がりエッジとＦＤの立ち上がりエッジの位相差を、第２のＴＤＣ１４内の遅延素子単位に換算した値を位相差情報ＴＤＯを出力する。すなわち、ＦＤの立ち上がりエッジがＦＲの立ち上がりエッジよりも第２のＴＤＣ１４の遅延素子何段分の遅延に相等するか、又は遅延素子段数をＦＯ１周期単位に換算した値を、ＴＲＯとして出力する。第１、第２のＴＤＣ１３、１４は、遅延測定範囲（遅延素子段数）、精度（遅延素子１個の遅延時間）等に関して同一構成としてもよい。
【００６１】
ＦＦ１５は、帰還分周器（ＮＤＩＶ）１２の分周信号ＦＤをデータ端子（Ｄ）に入力し、前段分周器（ＭＤＩＶ）１１の出力信号ＦＲをクロック端子に入力しＦＲの立ち上がりエッジでＦＤをサンプルした値を出力端子Ｑから出力信号ＳＥＬとして出力する。ＳＥＬは、ＦＲの立ち上がりエッジに対してＦＤの立ち上がりエッジの位相が遅れていれば、Ｌｏｗ、ＦＲの立ち上がりエッジに対してＦＤの立ち上がりエッジの位相が進んでいれば、Ｈｉｇｈとなる。なお、ＦＦ１５のデータ端子とクロック端子に入力されるＦＤとＦＲを入れ替えてもよい。この場合、ＦＲとＦＤの位相の進み、遅れに対するＦＦ１５の出力信号ＳＥＬの論理は反転するが、カウンタ１７、位相誤差演算器１６で反転した論理を考慮することで対応可能である。
【００６２】
カウンタ１７は、ＦＦ１５の出力信号ＳＥＬに応じて、ＦＲとＦＤの一方をスタート信号、他方をエンド信号とし、その間、ＤＣＯ１９の出力クロックＦＯのカウントを行う。例えばＦＦ１５の出力信号ＳＥＬがＬｏｗ（論理０）の場合、ＦＲの立ち上がりエッジに対してＦＤの立ち上がりエッジの位相が遅れているため、カウンタ１７は、信号ＦＲ（の立ち上がりエッジ）をスタート信号とし、信号ＦＤ（の立ち上がりエッジ）をエンド信号として用い、スタート信号とエンド信号の間の時間期間におけるＦＯの立ち上がりエッジの数をカウントする。
【００６３】
ＦＦ１５の出力信号ＳＥＬがＨｉｇｈ（論理１）の場合、ＦＤの立ち上がりエッジに対してＦＲの立ち上がりエッジの位相が遅れているため、カウンタ１７は、ＦＤ（の立ち上がりエッジ）をスタート信号とし、ＦＲ（の立ち上がりエッジ）をエンド信号として用い、スタート信号とエンド信号の間の時間期間におけるＦＯの立ち上がりエッジ数をカウントする。
【００６４】
カウンタ１７でＦＲとＦＤの位相差の整数部分（ＦＯの立ち上がりエッジの数）を求め、第１、第２のＴＤＣ１３、１４では、ＦＯを仲介にして、それぞれ（ＦＯ−ＦＲ）、（ＦＯ−ＦＤ）の小数部分の位相差を、ＦＯの１周期以下の小数の精度（ＴＤＣの遅延素子単位）で測定する。
【００６５】
第１、第２のＴＤＣ１３、１４でそれぞれ測定された（ＦＯ−ＦＲ）（＝ＴＲＯ）と、（ＦＯ−ＦＤ）（＝ＴＤＯ）から、例えば
ＴＲＯ−ＴＤＯ＝（ＦＯ−ＦＲ）−（ＦＯ−ＦＤ）＝ＦＤ−ＦＲ ・・・（７）
より、ＦＲとＦＤの位相差の小数部分（ＦＯ１周期未満の遅延値）がＴＤＣの遅延素子段数として求められる。
【００６６】
第１、第２のＴＤＣ１３、１４の出力信号ＴＲＯ、ＴＤＯ（小数値）、ＦＦ１５の出力信号ＳＥＬ、カウンタ１７のカウント値（整数値）は、位相誤差演算器１６に入力される。
【００６７】
位相誤差演算器１６では、ＦＲとＦＤの位相誤差ＰＥＲＲを、カウンタ１７のカウント値（整数値）と、ＴＲＯ、ＴＤＯの差分から位相誤差を求める。ＦＲの立ち上がりエッジがＦＤの立ち上がりエッジよりも時間的に進んでいる場合（ＳＥＬ＝Ｌｏｗ）、位相誤差ＰＥＲＲは、例えば次式（８）によって求めることができる。
【００６８】
ＰＥＲＲ＝カウント値−ＴＲＯ＋ＴＤＯ ・・・（８）
【００６９】
ＦＤの立ち上がりエッジがＦＲの立ち上がりエッジよりも進んでいる場合（ＳＥＬ＝Ｈｉｇｈ）、位相誤差ＰＥＲＲは、例えば次式（９）によって求めることができる。
【００７０】
ＰＥＲＲ＝カウント値−ＴＤＯ＋ＴＲＯ ・・・（９）
【００７１】
デジタルフィルタ１８は、位相差ＰＥＲＲを平滑化する低域通過フィルタ（ＦＩＲ（有限インパルスレスポンスフィルタ））として構成され、フィルタ演算結果のデジタル信号ＤＣＯＤＥを出力する。
【００７２】
ＤＣＯ１９は、デジタル信号ＤＣＯＤＥに基づき、論理１、０の信号に基づき複数のバラクタダイオードの容量が可変させＬＣ共振周波数を可変させる。
【００７３】
図１の第１、第２のＴＤＣ１３、１４は、図２６に示すような、基本的なＴＤＣを用いることができる。なお、図２６に示した構成は、図２４に示したＴＤＣの構成と基本的に同一である。
【００７４】
図２６において、ＴＤＣは、端子ＡとＢにそれぞれ入力される信号の立ち上がりエッジの位相差を測定する。端子Ａに入力された信号は、複数段の単位遅延素子（バッファ）２１１からなる遅延素子列で遅延される。遅延素子列の各段の信号を、各段に対応して設けられたＦＦ２１２のデータ端子に入力し、端子Ｂに入力される信号を複数のＦＦ２１２のクロック端子に共通に入力する。各ＦＦ２１２では、データ端子の信号をクロック端子に共通に入力される信号の立ち上がりエッジでサンプルする。各ＦＦ２１２の出力と隣（後段）のＦＦ２１２の出力をインバータ２１４で反転した信号を入力するＡＮＤ回路２１３を備えている。ＡＮＤ回路２１３はＦＦ２１２の出力が“１”、隣（後段）のＦＦ２１２の出力が“０”、したがってインバータ２１４の出力が“１”のとき、“１”を出力し、それ以外は“０”を出力する検出回路として機能する（ＡＮＤ回路２１３は図２４のエッジ検出回路を構成し、複数のＦＦ２１２のサンプルのうち１つ前のＦＦの出力が１、当該ＦＦの出力が０となるＦＦを検出する）。複数のＡＮＤ回路２１３の出力をパラレルビットにバス化し、バイナリ化デコーダ２１５でデコードする。バイナリ化デコーダ２１５の出力ＯＵＴには、端子ＡとＢにそれぞれ入力される信号の立ち上がりエッジの位相差に応じたバッファ２１１の段数がデジタルデータとして出力される。
【００７５】
図２６の動作の一例として、例えば端子Ｂに入力される信号が、端子Ａに入力された信号の立ち上がりエッジからバッファ１段分相等の遅延時間、遅延して立ち上がる場合、端子Ｂから各ＦＦ２１２のクロック端子に共通入力される信号の立ち上がり時点で、端子Ａに入力された信号（Ｈｉｇｈレベル）はすでにバッファ１段分伝播しており、１段目のバッファ２１１の出力は“１”であるが、２段目以降のバッファ２１１の出力は全て“０”である。したがって、１段目のＦＦ２１２に出力１と２段目のＦＦ２１２の出力０の反転を受けるＡＮＤ回路２１３の出力は“１”となり、残りの全てのＡＮＤ回路２１３の出力は“０”となり、端子ＡとＢの信号の位相差が、バッファ１段分の遅延に相当していることがわかる。なお、図２６のＴＤＣでは、端子Ａに入力される信号を遅延素子列で遅延させることで、端子Ａに入力される信号の立ち上がりエッジが端子Ｂに入力される信号の立ち上がりエッジよりも位相が進んでいる場合の２つの信号の位相差を検出しているが、端子Ａに入力される信号の立ち上がりエッジが端子Ｂに入力される信号の立ち上がりエッジよりも時間的に遅れている場合には、端子Ａに入力される信号の１周期（サイクル）前の立ち上がりエッジと端子Ｂに入力される信号の立ち上がりエッジの位相差が検出され、端子Ａに入力される信号の１周期から当該位相差を差し引いた値が、端子Ａに入力される信号の位相の遅れとなる。
【００７６】
なお、第１、第２のＴＤＣ１３、１４は、図２４に示したＴＤＣにおいて、出力信号としてＴＤＣ＿ＲＩＳＥを用いるようにしてもよいことは勿論である。
【００７７】
次に図２を参照して、図１に示した実施形態の動作原理を説明する。図２に示すように、本実施形態においては、ＦＯとＦＲの立ち上がりエッジの位相差、ＦＯとＦＤの立ち上がりエッジの位相差を、それぞれ、第１、第２のＴＤＣ１３、１４で測定することで、ＦＲとＦＤの位相差を測定する。
【００７８】
図２に示す例では、ＦＲの立ち上がりエッジに対して、ＦＤの立ち上がりエッジの位相が遅れているため、カウンタ１７は、ＦＲのＨｉｇｈパルスの立ち上がりエッジを、カウント・スタート信号（例えばカウントイネーブル（許可）にセット）、ＦＤのＨｉｇｈパルスの立ち上がりエッジをカウント・エンド信号（カウントディスエーブル（不許可）にセット）として用い、その間のＦＯの立ち上がりエッジの数をカウントする。図２の場合、カウンタ１７でカウントされるＦＯの立ち上がりエッジの数は「３」となる。
【００７９】
第１のＴＤＣ１３において、端子Ａに入力されるＦＯの立ち上がりエッジの方が端子Ｂに入力されるＦＲの立ち上がりエッジよりも位相が進んでおり、第１のＴＤＣ１３においてＦＯとＦＲの位相差として
ＴＲＯ＝ＦＯ−ＦＲ＝０．２
が測定される。なお、ＴＲＯ＝０．２は、第１のＴＤＣ１３内の単位遅延素子段数をＦＯの１周期分に換算した結果である。例えばＦＯの１周期が第１のＴＤＣ１３内の単位遅延素子段数で１０段である場合、ＦＯはＦＲよりも、単位遅延素子で２段分相等、位相が進んでいることに対応する。
【００８０】
また、第２のＴＤＣ１４では、端子Ａに入力されるＦＯの立ち上がりエッジが端子Ｂに入力されるＦＤの立ち上がりエッジよりも位相が進んでおり、第２のＴＤＣ１４において、ＦＯとＦＤの位相差として、
ＴＤＯ＝ＦＯ−ＦＤ＝０．４
が測定される（なお、ＴＤＯ＝０．４は第２のＴＤＣ１４内の遅延素子段数をＦＯの１周期分に換算した結果である）。
【００８１】
図２の例では、ＦＲの立ち上がりエッジが、ＦＤの立ち上がりエッジよりも位相が進んでおり（時間的に先にＨｉｇｈに立ち上がる）、ＦＦ１５の出力ＳＥＬ＝０となり、位相誤差演算器１６では、上式（８）より、ＦＲとＦＤの位相差ＰＥＲＲを以下で求める。
【００８２】
ＰＥＲＲ＝カウント値−ＴＲＯ＋ＴＤＯ
＝３−０．２＋０．４
＝３．２
【００８３】
本発明の一実施形態において、第１、第２のＴＤＣ１３、１４は、ＦＯの１周期分の測定時間に対応していればよい。すなわち、後段分周器（ＰＤＩＶ）２０のＰ分周の設定がいくつであっても、第１、第２のＴＤＣ１３、１４おける測定時間を拡張することは不要とされ、ＦＲとＦＤの立ち上がりエッジの位相差が０（立ち上がりエッジのタイミングが一致する）となるように、ＰＬＬをロックさせることが可能となる。ただし、前段分周器（ＭＤＩＶ）１１と、帰還分周器（ＮＤＩＶ）１２での遅延の合わせこみは必要である。なお、この遅延の調整は、図１４のアナログＰＬＬにおける前段分周器（ＭＤＩＶ）３１と帰還分周器（ＮＤＩＶ）３２においても必要である。
【００８４】
本発明の一実施形態において、ＦＲの立ち上がりエッジを基準に、ＦＯとＦＲの位相差を測定する第１のＴＤＣ１３と、ＦＤの立ち上がりエッジを基準にＦＯとＦＤの位相差を測定する第２のＴＤＣ１４を備えており、第１、第２のＴＤＣ１３、１４における位相差の測定範囲は、いずれもＦＯ１周期分でよい。
【００８５】
本発明の一実施形態においては、前述した関連技術のように、ＴＤＣにおいて、ＦＯのＰ周期分（分周値Ｐは例えば１６）の長さに及ぶ測定は不要とされ、遅延素子段数、ラッチ回路の個数の増大を抑止し、省面積のＤｅ−Ｓｋｅｗ用ＡＤＰＬＬの構成を可能としている。
【００８６】
また、本発明の一実施形態においては、ＦＯの１周期内は、ＴＤＣで測定された位相差（小数部分）を用い、整数部分は、ＦＯの１周期でカウントされるため、入力位相差（ＦＲとＦＤの位相差）と、位相誤差演算器１６の出力デジタルコードの対応（位相比較特性）は図２０と等しいものとなる。ただし、図１の構成を実回路として実現する場合、改善すべき点が幾つか存在する。以下に、いくかの改善点を実施例として説明する。
【００８７】
＜ＴＤＣレプリカ＞
はじめに図１の構成にＴＤＣレプリカを追加した実施例を説明する。ＴＤＣでの測定結果の正規化処理、すなわち遅延素子の段数情報の位相差をＤＣＯの出力信号ＦＯ１周期に対する割合に変換する処理を行う際に、ＦＯ１周期に相等するＴＤＣ内の遅延素子の段数を測定する必要がある。本発明の一実施例では、ＦＯの１周期を測定するＴＤＣを別途用意している。
【００８８】
図３は、本実施例の構成を示す図である。図３において、図１に示した前記実施形態の構成と同一又は同等の要素には同一の参照符号が付されている。以下では、同一又は同等の要素の説明は省略する。
【００８９】
図３において、図１の前記実施形態に追加されたＴＤＣレプリカ２１は、ＤＣＯ１９の出力クロック信号ＦＯを入力し、ＦＯ１周期の測定結果ＴＲＥＰ（ＦＯ１周期をＴＤＣの遅延素子段数に換算した値）を出力する。位相誤差演算器１６では、例えば、第１、第２のＴＤＣ１３、１４の出力（遅延素子の段数で表される）を、ＴＤＣレプリカ２１からのＴＲＥＰ（ＦＯの１周期相等の遅延段数）を用いて正規化し、０と１の間の小数とする。
【００９０】
図３のＴＤＣレプリカ２１は、図１のＴＤＣ１３、１４の構成例として説明した図２６のＴＤＣにおいて、Ａ端子とＢ端子にＦＯを共通に入力することで、ＦＯ１周期に相等する遅延素子段数を測定することができる。あるいは、ＦＯのデューティが５０％の場合、図２４のＴＤＣの出力ＴＤＣ＿ＦＡＬＬとＴＤＣ＿ＲＩＳＥからＨｉｇｈパルスのパルス幅を求め、これを２倍することで１周期を求めてもよい。
【００９１】
図２７にＴＤＣレプリカ２１の構成の別の例を示す。図２７の基本構成は図２６と同一であるが、ＦＯの一周期の測定結果を移動平均（平滑化）する移動平均回路を備え、移動平均した結果をＦＯ周期信号ＴＲＥＰとして出力する。図２７を参照すると、図２６と同様に、ｍ＋１個のフリップフロップ（ＦＦ１〜ＦＦｍ＋１）と、ｍ＋１個の遅延素子（ＢＯ１、ＢＯ２、・・・ＢＯｍ＋１）と、各フリップフロップ（ＦＦ１〜ＦＦｍ）と、その右隣のフリップフロップ（ＦＦ２〜ＦＦｍ＋１）の反転信号のＡＮＤをとるＡＮＤ回路（ＡＮＤ１〜ＡＮＤｍ）と、ＡＮＤ回路（ＡＮＤ１〜ＡＮＤｍ）の出力ＦＯＷ［ｍ−１］〜ＦＯＷ［０］をバス化したｍビット信号ＦＯＷ［ｍ−１：０］を入力するバイナリ化エンコーダ３０１と、バイナリ化エンコーダ３０１の出力ＦＯＷ＿ＢＩＮの移動平均をとり、ＴＲＥＰとして出力する移動平均回路３０２を備えている。
【００９２】
図２８は、図２７のＴＤＣレプリカ２１の動作の一例を示すタイミング図である。ＦＯの１周期を遅延素子の段数として検出し、その値を元に、ＦＯ周期信号ＴＲＥＰを生成する。ＦＯの立ち上がりエッジから次のサイクルの立ち上がりエッジの遅延を測定している。時刻ｔ１でＦＯがＨｉｇｈに立ち上がり、時刻ｔ２で、ＦＯから遅延してＦＯ１がＨｉｇｈに立ち上がり、同様にしてＦＯ２〜ＦＯｍがそれぞれ前段の出力から所定の遅延をもってＨｉｇｈに立ち上がり、時刻ｔ３でＦＯｍ＋１がＨｉｇｈに立ち上がる。ＦＯの立ち上がりエッジに対してＨｉｇｈレベルの遅延クロックＦＯｋ〜ＦＯｍ−１（０＜ｋ＜ｍ−１）がフリップフロップＦＦｋ〜ＦＦｍ−１のデータ端子に入力され、フリップフロップＦＦｋ〜ＦＦｍ−１の出力であるサンプリング信号ＦＯＰｋ〜ＦＯＰｍ−１が時刻ｔ１でＨｉｇｈに立ち上がる。サンプリング信号ＦＯＰｍはＬｏｗであるため、ＡＮＤ回路ＡＮＤｍ−１の出力が「１」となり、エッジ抽出信号ＦＯＷ［１］だけが時刻ｔ１でＨｉｇｈとなる。その他のＡＮＤ回路はいずれか一方の入力端子が０であるため出力はＬｏｗである。バイナリ化エンコーダ３０１は、エッジ検出信号ＦＯＷ［ｍ−１：０］に応じてデジタルデータＦＯＷ＿ＢＩＮを出力する。図２８の例の場合、ＦＯＷ＿ＢＩＮは、遅延素子の（ｍ−ＦＯＷ＿ＢＩＮ）段分が、ＤＣＯ１９の出力クロックＦＯの１周期にあたるとして、「ｍ−１」がデジタルデータＦＯＷ＿ＢＩＮとして出力される。ＦＯをクロックとして入力する移動平均回路３０２によって、所定数のＦＯＷ＿ＢＩＮが平均化され（平滑化され）、平均化した値がＦＯ周期信号ＴＲＥＰとして出力される。かかる構成によれば、ＤＣＯ１９の出力信号ＦＯのジッタ、ノイズ等によって、ＦＯＷ＿ＢＩＮの値がずれることがあってもそのずれを平均化することで吸収し、より正確なクロックＦＯの１周期の測定が可能である。
【００９３】
＜カウンタ構成＞
次に、本発明の別の実施例として、カウンタの変更と同期非同期の処理について説明する。実際の回路（実回路）において、ＰＬＬのロック時は、ＦＲの立ち上がりエッジとＦＤの立ち上がりエッジは近傍にあることがほとんどである。
【００９４】
図１の実施形態においては、ＦＦ１５でＦＲとＦＤの遅れ進みを判断し、カウンタ１７のスタート／エンドをＦＲ／ＦＤで制御している。ＦＲ／ＦＤのいずれの信号でカウンタ１７におけるＦＯのカウント動作のスタート／ストップを行うかは、ＦＦ１５の出力ＳＥＬで選択され、ＦＲの立ち上がりエッジがＦＤの立ち上がりエッジよりも位相が進んでいれば、ＦＲをカウンタ１７のスタート、ＦＤをエンドとする制御を行う。この制御は、ＦＲとＦＤのエッジ（立ち上がりエッジ）が近傍にある場合、実現は困難となる。また、カウンタ１７自身も、ロック近傍では、０や１しか値を取らない（ロック状態では、ＦＤとＦＲの位相差の整数部分に対応するカウント値は０又は１の近辺で揺動する）。このため、リセットの解除や、カウント動作の高速動作が必要とされる。しかしながら、その実現はかなり困難と思料されることから、ＦＲ／ＦＤをカウンタ１７のスタート／エンドを制御する制御信号として用いる構成ではなく、図４に示すように、常にカウント動作しているカウンタ（ＣＯＮＴ）１７のカウンタ値を、ＦＲとＦＤでサンプリングする構成としてもよい。
【００９５】
すなわち、図４において、カウンタ１７は、ＦＯを常時カウントしており、ＦＲとＦＤのそれぞれのパルスの立ち上がりエッジで、カウント値をサンプリング（ラッチ）し、時間的に前後２点でサンプルしたカウント値の差分から、ＦＲとＦＤの位相差（整数部分、ＦＯのエッジが何個あるか）を求める。カウンタ１７ではＦＯの例えば立ち上がりエッジのタイミングでカウント値を変化させ、ＦＯと非同期のＦＲやＦＤの立ち上がりエッジでカウンタ１７のカウント値をサンプリング（ラッチ）する。したがって、ＦＯとＦＲ、ＦＤは非同期（エッジは近い位置にあるが、同期関係ではない）であるため、ＦＲ、ＦＤのサンプリングのタイミングが、ＦＯのカウント値が遷移するタイミングと重なる可能性がある。
【００９６】
例えば図５に例示したように、カウント値の変化時（図５のＴｄｘ）と、ＦＲ／ＦＤによるカウント値のサンプリングのタイミングが重なる場合（図５のＸで示す位置のタイミング）、正しいデータを取り込むことはできない。Ｔｄａｔａはカウンタ１７における１データ期間であり、ＦＯの１周期に対応する。
【００９７】
この不具合を回避するために、ＦＲやＦＤを、
Ｔｄｘ＜Ｔｄｓａ＜２×Ｔｄｓａ＜Ｔｄａｔａ ・・・（１０）
を満たす遅延時間Ｔｄｓａ、２×Ｔｄｓａだけ、遅延させた信号を生成し、これらの遅延信号で、カウンタ１７のカウント値をサンプルし、サンプルした値から、正しい値を判定する。
【００９８】
図６に示す例では、ＦＲをそれぞれＴｄｓａ、２×Ｔｄｓａ遅延させた遅延信号ＦＲ１、ＦＲ２を作成し、ＦＲ、ＦＲ１、ＦＲ３の三つの信号の各立ち上がりエッジでカウンタ１７のカウント値をサンプリングする。ＦＲによるサンプル値はＸ（ＮＧ）であるが、ＦＲ１、ＦＲ２ではＢを取り込み、ＴＤＣでの状態（位相差）と併せて判定する。この場合、ＦＲによりサンプルしたカウント値としてＢが用いられる。
【００９９】
図６の例は、図４のカウンタ１７のカウント値がバイナリデータ（バイナリカウンタ）である。バイナリデータの場合、桁上がりが発生すると、遷移時間は長く、エラーデータをサンプリングする可能性も高くなる。この懸念は、バイナリカウンタをグレイコード・カウンタに変更することで解消される。
【０１００】
グレイコード（Ｇｒａｙ ｃｏｄｅ）では、ある値から隣接する値に変更する際に常に１ビット移しか変化しない。図６において、カウント値のＸの箇所をサンプリングしても、その前又は後のカウント値を捕獲（キャプチュア）することができる。このため、サンプリングポイントは２点で済む。
【０１０１】
図７において、ＦＲではＡ、ＦＲからＴｄｓａ遅延したＦＲ１では、Ｂをサンプリングした場合、ＴＤＣ１３の状態（ＦＯとＦＲの位相の進み遅れ）を併せて判断する（位相誤差演算回路１６で判断される）。この場合、Ｂが用いられる。
【０１０２】
ＦＯをカウントするカウンタ１７として、グレイコード・カウンタを用い、図４に示すように、常時動作するカウンタ１７のカウント値を、ＦＲとＦＤでＦＯとサンプリングする構成において、カウンタ１７は常に動き続けるために、カウンタのフルビットまでカウントすると、オートクリアして０から、再度、カウントアップを開始する。ＦＲとＦＤのサンプリングのタイミングが、オートクリアを間に挟む場合、カウンタ１７により測定される整数部（ｉｎｔｅｇｅｒ ｐａｒｔ）の位相誤差が間違った値となる可能性がある。
【０１０３】
すなわち、図８に示すように、カウンタ値が無限の理想カウンタの場合、ＦＲとＦＤによるカウンタ１７のカウント値をサンプリングした値の差分によって、ＦＲとＦＤの位相差の整数部分を検出することが可能である。
【０１０４】
位相誤差の整数部分＝ＦＤのカウンタ値−ＦＲのカウンタ値 ・・・（１１）
（ただし、位相誤差が正の場合、遅れ、負の場合、進みに対応する。）
【０１０５】
図８の（１）の場合、
ＦＤのカウンタ値（＝２５８）−ＦＲのカウンタ値（＝６）
＝２５８−６
＝２５２（遅れ）
【０１０６】
図８の（２）の場合、
ＦＤのカウンタ値（＝２５０）−ＦＲのカウンタ値（＝５７８）
＝２５０−５７８
＝−３２８（進み）
【０１０７】
しかしながら、カウンタ値が有限の場合（例えば８ビット：０〜２５５）、図１０に示すように、
（１）の場合、
ＦＤのカウンタ値＝２５８は、
２５８ ｍｏｄｕｌｏ ２５６＝２（２５８−２５６＝２）
となり、
ＦＤのカウンタ値（＝２）−ＦＲのカウンタ値（＝６）
＝２−６
＝−４（進み）
となる。
【０１０８】
（２）の場合、５７８は、
５７８ ｍｏｄｕｌｏ ２５６＝６６
となり、
ＦＤのカウンタ値（＝２５０）−ＦＲのカウンタ値（＝５７８）
＝２５０−６６
＝１８４（遅れ）
となる。
【０１０９】
図１０は、カウンタ１７として、理想カウンタ（無限カウンタ）を用いた場合の位相誤差検出特性を示す。横軸は位相差（ＦＲとＦＤの位相差）、縦軸は位相誤差カウンタ値（カウンタ１７のカウント値）である。位相差が大、あるいは小（負に大）となるにしたがって位相誤差カウンタ値も大あるいは小（負に大）となり、一定の勾配を有する。
【０１１０】
図１１に、図４のカウンタ１７として有限カウンタを用いた場合の位相誤差検出特性を示す。有限カウンタの場合、測定できる位相差は、理論上、カウンタの最大値±Ｍａｘまでとなる。それ以上、以下では再度、０に巻き戻る。
【０１１１】
図１２の実線は、図１１の特性と同一であるが、状態によっては、破線で示す特性を辿る場合がある。これは、ＦＲとＦＤの位相差分を算出する際に、ＦＲとＦＤのエッジの比較を行うべきエッジのカウント値間で、カウンタ１７に０への巻き戻りが発生する場合である。
【０１１２】
ＦＤのカウンタ値−ＦＲのカウンタ値
＝２５８−６
＝２５２
となるべきところ、ＦＲとＦＤのエッジの間にカウンタが０となり、
ＦＤのカウンタ値−ＦＲのカウンタ値
＝２−６
＝−４
に写像される。
【０１１３】
この場合、本来の位相差、遅れ／進み情報のいずれも誤った情報をとり得ることになる。そこで、本実施例では、ＦＲとＦＤの位相差±の判定だけでなく、図１のＦＦ１５の出力信号ＳＥＬを用いて、ＦＲとＦＤの位相の遅れ／進みの判定を行い、位相誤差カウンタ値が正値であるべきところ、負値である状態や、負値であるべきところ、正値であるという状態を、再度、写像し直す。ＳＥＬ信号（ＦＤの立ち上がりエッジがＦＲの立ち上がりエッジよりも位相が進んでいるとき（位相差が＋のとき）、論理１、遅れているとき、論理０）によるＦＲ／ＦＤの位相の遅れ／進みの情報をもとに、図１３に示すように、位相誤差カウンタ値の極性が異なる場合、ＳＥＬ信号の値を、位相誤差カウンタ値に反映させる。位相誤差（位相誤差カウンタ値）の符号がＳＥＬ信号と等しい場合、位相誤差（位相誤差カウンタ値）をそのまま出力し、位相誤差（位相誤差カウンタ値）の符号ビットがＳＥＬ信号と異なる場合、ＳＥＬ信号に符号ビットを合わせる。
【０１１４】
あるいは、位相誤差カウンタ値の符号がＢａｎｇ―Ｂａｎｇ特性（位相差が＋の領域で正値、位相差が−の領域で負値をとる特性）の極性と異なる場合、さらに写像して元に戻す。
【０１１５】
ＦＤのカウンタ値−ＦＲのカウンタ値
＝２−６
＝−４
の場合、
Ｂａｎｇ―Ｂａｎｇ特性の極性が正であるため、
−４＋２５６＝２５２
に写像して元に戻す。
【０１１６】
この結果、図１３の破線で示す特性は実線で示す本来の特性となる。なお、図１３に示す例では、カウンタは−２５５（バイナリ表現：０００００００１）から−１（バイナリ表現：１１１１１１１１）、０〜＋２５５（バイナリ表現：１１１１１１１１）の値をとる。
【０１１７】
以上の改善を行なった実施例が最終的にインプリメント（実装）可能な回路構成となり、Ｄｅ−Ｓｋｅｗ用ＡＤＰＬＬとして実現可能な構成となる。
【０１１８】
本実施例により、逓倍ＰＬＬ（ＳＳＣＧ（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ））は勿論のこと、Ｄｅ−Ｓｋｅｗ用ＡＤＰＬＬを構成することができる。
【０１１９】
上記したように、本実施形態によれば、また、ＴＤＣ１３、１４を備えたことで（すなわち、ＴＤＣ１４を１つ追加することで）、ＦＯを仲介してそれぞれの位相差を測定し、その後、演算にて最終的に求めたいＦＲ−ＦＤの位相差を求める構成としたことで、ＴＤＣの位相差の測定時間を増加させることなく、Ｄｅ−Ｓｋｅｗ用ＡＤＰＬＬを構成することができる。
【０１２０】
なお、上記実施形態では、ＴＤＣ１３、１４においてＦＯとＦＲ、ＦＯとＦＤの立ち上がりエッジの位相差を例を説明したが、信号のエッジとしては立ち上がりエッジで限定されるものでなく、立ち下りエッジを用いる構成としてもよい。
【０１２１】
なお、上記の特許文献１、２、非特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１２２】
１ ＴＤＣ
２ ＦＦ
３ アキュムレータ
４ アキュムレータ
５ 正規化回路（ＤＣＯ ｐｅｒｉｏｄ ｎｏｒｍａｌｉｚａｔｉｏｎ）
６ 位相検出器
８ サンプラ
１０、３０ ＡＤＰＬＬ
１１、３１ 前段分周器
１２、３２ 帰還分周器
１３ ＴＤＣ
１４ ＴＤＣ
１５ ＦＦ
１６ 位相誤差演算器
１７ カウンタ
１８ デジタルフィルタ
１９ デジタル制御発振器
２０、３７ 後段分周器
２１ ＴＤＣレプリカ
３３ 位相周波数比較器
３４ チャージポンプ
３５ アナログフィルタ
３６ 電圧制御発振器
４１、４２ ＣＴＳ
４３、４４ ユーザロジック
１０２ アキュムレータ
１０６ 波形成型器
１１０ ＦＲＥＦ
１１２ ＣＫＲ
１１８ インクリメンタ
１２０ ラッチ
１１６ ＦＣＷ
２０１ ＴＤＣ
２１１ バッファ（遅延素子）
２１２ フリップフロップ
２１３ ＡＮＤ回路
２１４ インバータ
２１５ バイナリ化デコーダ
３０１ バイナリ化エンコーダ
３０２ 移動平均回路
４０１ Ｄｅｌａｙ Ｌｉｎｅ
４０２ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ
４０３ Ｓａｍｐｌｅｒ
４０５ 加算器
４０４ Ｃｏｕｎｔｅｒ
４０６ Ｏｆｆｓｅｔ Ｃｏｎｔｒｏｌ
４０７ Ｐｒｅｓｃａｌｅｒ
４０８ Ｐｒｏｇｒａｍ Ｃｏｕｎｔｅｒ
４０９ Ｓｗａｌｌｏｗ Ｃｏｕｎｔｅｒ
【特許請求の範囲】
【請求項１】
入力された第１のクロック信号と第２のクロック信号のうち位相が進んでいる方のクロック信号と、位相が遅れている方のクロック信号の間の時間期間に、第３のクロック信号の有効エッジがいくつあるかを計数するカウンタと、
前記第１のクロック信号と前記第３のクロック信号の位相差を、前記第３のクロック信号の１サイクルよりも短時間の時間分解能で測定する第１の位相差検出回路と、
前記第２のクロック信号と前記第３のクロック信号の位相差を、前記第３のクロック信号の１サイクルよりも短時間の時間分解能で測定する第２の位相差検出回路と、
前記第１のクロック信号と前記第２のクロック信号のうちどちらが位相が進んでいるかを判定する判定器と、
前記カウンタの出力、前記第１、第２の位相差検出回路の出力、及び、前記判定器の出力を元に、前記第１のクロック信号と前記第２のクロック信号の位相誤差を演算する位相誤差演算器と、
前記位相誤差を平滑化するデジタルフィルタと、
前記デジタルフィルタで平滑化された位相誤差に基づき発振周波数を可変させ前記第３のクロック信号を出力するデジタル制御発振器と、
を備え、
前記第２のクロック信号は、前記第３のクロック信号を分周した信号から生成される、ことを特徴とするデジタル位相同期ループ回路。
【請求項２】
リファレンスクロック信号を入力して分周し前記第１のクロック信号を出力する第１の分周器と、
前記第３のクロック信号を入力して分周し出力クロック信号を出力する第２の分周器と、
前記第２の分周器の出力クロック信号を帰還させた信号を入力して分周し前記第２のクロック信号を出力する第３の分周器と、
を備え、
前記第１の位相差検出回路は、
前記第１の分周器から出力される前記第１のクロック信号と、前記第３のクロック信号とを入力し、前記第１のクロック信号と前記第３のクロック信号の有効エッジの間の位相差を、前記第３のクロック信号の１周期よりも短い時間分解能で、且つ、前記第３のクロック信号の１周期以下の測定範囲で測定し、
前記第２の位相差検出回路は、
前記第３の分周器から出力される前記第２のクロック信号と、前記第３のクロック信号とを入力し、前記第２のクロック信号と前記第３のクロック信号の有効エッジの間の位相差を、前記第３のクロック信号の１周期よりも短い時間分解能で、且つ、前記第３のクロック信号の１周期以下の測定範囲で測定し、
前記判定器は、
前記第１分周器からの前記第１のクロック信号と前記第３の分周器からの前記第２のクロック信号のうちの一方をクロック端子、他方をデータ端子に入力し、前記第１のクロック信号の有効エッジに対して前記第２のクロックの有効エッジの位相が進んでいるか遅れているかを判別して出力するフリップフロップを備え、
前記カウンタは、
前記第１のクロック信号と前記第２のクロック信号のうち位相が進んでいる一方のクロック信号の有効エッジと、位相が遅れている他方のクロック信号の有効エッジで規定される時間範囲内での、前記第３のクロック信号の有効エッジのカウント値を提供する、ことを特徴とする請求項１記載のデジタル位相同期ループ回路。
【請求項３】
リファレンスクロック信号を入力して分周し第１のクロック信号を出力する第１の分周器と、
入力されたデジタル信号に応じて発振周波数が可変させ第３のクロック信号を出力するデジタル制御発振器と、
前記デジタル制御発振器からの前記第３のクロック信号を入力して分周し出力クロック信号を出力する第２の分周器と、
前記第２の分周器から出力される出力クロック信号を帰還させた信号を入力して分周し第２のクロック信号を出力する第３の分周器と、
前記第１の分周器からの前記第１のクロック信号と、前記デジタル制御発振器からの前記第３のクロック信号とを入力し、前記第１のクロック信号の有効エッジと前記第３のクロック信号の有効エッジ間の位相差を、前記第３のクロック信号の１周期よりも短い時間分解能で、且つ、前記第３のクロック信号の１周期以下の測定範囲で測定する第１の位相差検出回路と、
前記第３の分周器からの前記第２のクロック信号と、前記デジタル制御発振器からの前記第３のクロック信号とを入力し、前記第２のクロック信号の有効エッジと前記第３のクロック信号の有効エッジ間の位相差を、前記第３のクロック信号の１周期よりも短い時間分解能で、且つ、前記第３のクロック信号の１周期以下の測定範囲で測定する第２の位相差検出回路と、
前記第１分周器からの前記第１のクロック信号と前記第３の分周器からの前記第２のクロック信号のうちの一方をクロック端子、他方をデータ端子に入力し、前記第１のクロック信号の有効エッジに対して前記第２のクロックの有効エッジの位相が進んでいるか遅れているかを判別して出力するフリップフロップからなる判定器と、
前記第１分周器からの前記第１のクロック信号と、前記第３分周器からの前記第２のクロック信号と、前記デジタル制御発振器からの前記第３のクロック信号とを入力し、前記第１のクロック信号と前記第２のクロック信号のうち位相が進んでいる一方のクロック信号の有効エッジと、位相が遅れている他方のクロック信号の有効エッジで規定される時間期間内での、前記第３のクロック信号の有効エッジのカウント値を提供するカウンタと、
前記カウンタでのカウント値と、前記第１及び第２の位相差検出回路の出力と、前記判定器での判定結果とを入力し、前記第１のクロック信号と前記第２のクロック信号の有効エッジ間の位相差を演算する位相誤差演算器と、
前記位相誤差演算器で演算された位相差を入力しフィルタ処理したデジタル信号を前記デジタル制御発振器に出力するデジタルフィルタと、
を備えている、ことを特徴とするデジタル位相同期ループ回路。
【請求項４】
前記カウンタは、前記判定器の判定結果に基づき、前記第１のクロック信号と前記第２のクロック信号のうち位相が先行する一方のクロック信号により、前記第３のクロック信号のカウント動作を開始し、
前記第１のクロック信号と前記第２のクロック信号のうち位相が遅れた他方のクロック信号により、前記デジタル制御発振器からの前記第３のクロック信号のカウント動作を停止する、ことを特徴とする請求項３記載のデジタル位相同期ループ回路。
【請求項５】
前記カウンタは、前記第３のクロック信号をカウントし、
前記第１のクロック信号と前記第２のクロック信号のうち位相が進んでいる一方のクロック信号の有効エッジで、前記カウンタのカウント値をラッチし、
前記第１のクロック信号と前記第２のクロック信号のうち位相が遅れた他方のクロック信号の有効エッジで、前記カウンタのカウント値をラッチし、
前記位相が進んでいる一方のクロック信号のエッジでサンプリングしたカウント値と、前記位相が遅れている他方のクロック信号のエッジでサンプリングしたカウント値との差分をとり、前記差分を、前記位相が進んでいる一方のクロック信号のエッジと、前記位相が遅れている他方のクロック信号のエッジで規定される時間期間内での、前記第３のクロック信号の有効エッジのカウント値とする、ことを特徴とする請求項３記載のデジタル位相同期ループ回路。
【請求項６】
前記第１のクロック信号と前記第２のクロック信号の少なくとも１つについて前記クロック信号を予め定められた時間遅延させた少なくとも１つの遅延信号を生成し、
前記カウンタにおいて、前記第１のクロック信号と前記第２のクロック信号の少なくとも１つについて前記遅延信号で前記カウンタのカウント値をサンプリングする、ことを特徴とする請求項５記載のデジタル位相同期ループ回路。
【請求項７】
前記位相誤差演算器は、前記クロック信号と前記遅延信号によって前記カウンタのカウント値をサンプリングした複数のカウント値と、前記第１位相差検出回路又は前記第２の位相差検出回路の位相差から１つのカウント値を選択する、ことを特徴とする請求項５又は６記載のデジタル位相同期ループ回路。
【請求項８】
前記カウンタが、カウント値をグレイコードで出力するカウンタである、ことを特徴とする請求項５乃至７のいずれか１項に記載のデジタル位相同期ループ回路。
【請求項９】
前記カウンタは、前記デジタル制御発振器からの前記第３のクロック信号を常時カウントし、カウント値が最大値に達すると再びカウント値０からカウントを行い、
前記第１のクロック信号に対して前記第２のクロック信号の位相が進んでいるか遅れているかの判別結果に基づき、前記位相が進んでいる一方のクロック信号の有効エッジでラッチしたカウント値と、前記位相が遅れている他方のクロック信号の有効エッジでラッチしたカウント値との間に、前記カウンタのカウント値の０への巻き戻りが存在する場合に対応して、前記差分を補正する、ことを特徴とする請求項５乃至８のいずれか１項に記載のデジタル位相同期ループ回路。
【請求項１０】
前記デジタル制御発振器からの前記第３のクロック信号の１周期を測定する第３の位相差検出回路を備え、
前記位相誤差演算器は、前記第３の位相差検出回路の出力信号を入力し、前記第１及び第２の位相差検出回路における位相差の測定結果を、前記第３の位相差検出回路で測定した前記デジタル制御発振器からの前記第３のクロック信号の１周期で正規化する、ことを特徴とする請求項２乃至９のいずれか１項に記載のデジタル位相同期ループ回路。
【請求項１１】
前記第１、第２の位相差検出回路は、各々、
第１、第２の端子を有し、
前記第１の端子に入力された第１の信号を遅延させる、カスケード接続された複数段の第１の遅延素子と、
前記第１の信号を、前記第２の端子に入力された第２の信号の有効エッジでサンプルする第１のフリップフロップと、
前記複数の第１の遅延素子の出力を、前記第１のフリップフロップと共通に前記第２の信号のエッジでサンプルする複数段の第２のフリップフロップと、
前記第１のフリップフロップの出力と、初段の前記第２のフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する第１の検出回路と、
２段目以降の前記複数の第２のフリップフロップの隣接する二つのフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する複数の第２の検出回路と、
前記第１の検出回路と、前記複数の第２の検出回路と検出結果を受け、前記位相差を２進符号にエンコードする回路と、
を備えていることを特徴とする請求項１記載のデジタル位相同期ループ回路。
【請求項１２】
前記第３の位相差検出回路は、前記デジタル制御発振器からの前記第３のクロック信号を共通に入力する第１、第２の端子を有し、
前記第１の端子に入力された第１の信号を遅延させる、カスケード接続された複数の第１の遅延素子と、
前記第１の信号を、前記第２の端子に入力された第２の信号の有効エッジでサンプルする第１のフリップフロップと、
前記複数の第１の遅延素子の出力を、前記第１のフリップフロップと共通に前記第２の信号のエッジでサンプルする複数段の第２のフリップフロップと、
前記第１のフリップフロップの出力と、初段の前記第２のフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する第１の検出回路と、
２段目以降の前記複数の第２のフリップフロップの隣接する二つのフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する複数の第２の検出回路と、
前記第１の検出回路と、前記複数の第２の検出回路と検出結果を受け、前記位相差を２進符号にエンコードする回路と、
前記エンコード結果を予め定められた個数移動平均をとった結果を１周期として出力する回路と、
を備えている、ことを特徴とする請求項１０記載のデジタル位相同期ループ回路。
【請求項１３】
前記第２の分周器からの出力クロック信号が、帰還路のクロックツリーシンセシスバッファに入力され、前記クロックツリーシンセシスバッファの出力が前記第３の分周器に入力される、ことを特徴とする請求項１乃至１３のいずれか１項に記載のデジタル位相同期ループ回路。
【請求項１４】
請求項１乃至１３のいずれか１項記載の前記デジタル位相同期ループ回路を備えた半導体装置。
【請求項１】
入力された第１のクロック信号と第２のクロック信号のうち位相が進んでいる方のクロック信号と、位相が遅れている方のクロック信号の間の時間期間に、第３のクロック信号の有効エッジがいくつあるかを計数するカウンタと、
前記第１のクロック信号と前記第３のクロック信号の位相差を、前記第３のクロック信号の１サイクルよりも短時間の時間分解能で測定する第１の位相差検出回路と、
前記第２のクロック信号と前記第３のクロック信号の位相差を、前記第３のクロック信号の１サイクルよりも短時間の時間分解能で測定する第２の位相差検出回路と、
前記第１のクロック信号と前記第２のクロック信号のうちどちらが位相が進んでいるかを判定する判定器と、
前記カウンタの出力、前記第１、第２の位相差検出回路の出力、及び、前記判定器の出力を元に、前記第１のクロック信号と前記第２のクロック信号の位相誤差を演算する位相誤差演算器と、
前記位相誤差を平滑化するデジタルフィルタと、
前記デジタルフィルタで平滑化された位相誤差に基づき発振周波数を可変させ前記第３のクロック信号を出力するデジタル制御発振器と、
を備え、
前記第２のクロック信号は、前記第３のクロック信号を分周した信号から生成される、ことを特徴とするデジタル位相同期ループ回路。
【請求項２】
リファレンスクロック信号を入力して分周し前記第１のクロック信号を出力する第１の分周器と、
前記第３のクロック信号を入力して分周し出力クロック信号を出力する第２の分周器と、
前記第２の分周器の出力クロック信号を帰還させた信号を入力して分周し前記第２のクロック信号を出力する第３の分周器と、
を備え、
前記第１の位相差検出回路は、
前記第１の分周器から出力される前記第１のクロック信号と、前記第３のクロック信号とを入力し、前記第１のクロック信号と前記第３のクロック信号の有効エッジの間の位相差を、前記第３のクロック信号の１周期よりも短い時間分解能で、且つ、前記第３のクロック信号の１周期以下の測定範囲で測定し、
前記第２の位相差検出回路は、
前記第３の分周器から出力される前記第２のクロック信号と、前記第３のクロック信号とを入力し、前記第２のクロック信号と前記第３のクロック信号の有効エッジの間の位相差を、前記第３のクロック信号の１周期よりも短い時間分解能で、且つ、前記第３のクロック信号の１周期以下の測定範囲で測定し、
前記判定器は、
前記第１分周器からの前記第１のクロック信号と前記第３の分周器からの前記第２のクロック信号のうちの一方をクロック端子、他方をデータ端子に入力し、前記第１のクロック信号の有効エッジに対して前記第２のクロックの有効エッジの位相が進んでいるか遅れているかを判別して出力するフリップフロップを備え、
前記カウンタは、
前記第１のクロック信号と前記第２のクロック信号のうち位相が進んでいる一方のクロック信号の有効エッジと、位相が遅れている他方のクロック信号の有効エッジで規定される時間範囲内での、前記第３のクロック信号の有効エッジのカウント値を提供する、ことを特徴とする請求項１記載のデジタル位相同期ループ回路。
【請求項３】
リファレンスクロック信号を入力して分周し第１のクロック信号を出力する第１の分周器と、
入力されたデジタル信号に応じて発振周波数が可変させ第３のクロック信号を出力するデジタル制御発振器と、
前記デジタル制御発振器からの前記第３のクロック信号を入力して分周し出力クロック信号を出力する第２の分周器と、
前記第２の分周器から出力される出力クロック信号を帰還させた信号を入力して分周し第２のクロック信号を出力する第３の分周器と、
前記第１の分周器からの前記第１のクロック信号と、前記デジタル制御発振器からの前記第３のクロック信号とを入力し、前記第１のクロック信号の有効エッジと前記第３のクロック信号の有効エッジ間の位相差を、前記第３のクロック信号の１周期よりも短い時間分解能で、且つ、前記第３のクロック信号の１周期以下の測定範囲で測定する第１の位相差検出回路と、
前記第３の分周器からの前記第２のクロック信号と、前記デジタル制御発振器からの前記第３のクロック信号とを入力し、前記第２のクロック信号の有効エッジと前記第３のクロック信号の有効エッジ間の位相差を、前記第３のクロック信号の１周期よりも短い時間分解能で、且つ、前記第３のクロック信号の１周期以下の測定範囲で測定する第２の位相差検出回路と、
前記第１分周器からの前記第１のクロック信号と前記第３の分周器からの前記第２のクロック信号のうちの一方をクロック端子、他方をデータ端子に入力し、前記第１のクロック信号の有効エッジに対して前記第２のクロックの有効エッジの位相が進んでいるか遅れているかを判別して出力するフリップフロップからなる判定器と、
前記第１分周器からの前記第１のクロック信号と、前記第３分周器からの前記第２のクロック信号と、前記デジタル制御発振器からの前記第３のクロック信号とを入力し、前記第１のクロック信号と前記第２のクロック信号のうち位相が進んでいる一方のクロック信号の有効エッジと、位相が遅れている他方のクロック信号の有効エッジで規定される時間期間内での、前記第３のクロック信号の有効エッジのカウント値を提供するカウンタと、
前記カウンタでのカウント値と、前記第１及び第２の位相差検出回路の出力と、前記判定器での判定結果とを入力し、前記第１のクロック信号と前記第２のクロック信号の有効エッジ間の位相差を演算する位相誤差演算器と、
前記位相誤差演算器で演算された位相差を入力しフィルタ処理したデジタル信号を前記デジタル制御発振器に出力するデジタルフィルタと、
を備えている、ことを特徴とするデジタル位相同期ループ回路。
【請求項４】
前記カウンタは、前記判定器の判定結果に基づき、前記第１のクロック信号と前記第２のクロック信号のうち位相が先行する一方のクロック信号により、前記第３のクロック信号のカウント動作を開始し、
前記第１のクロック信号と前記第２のクロック信号のうち位相が遅れた他方のクロック信号により、前記デジタル制御発振器からの前記第３のクロック信号のカウント動作を停止する、ことを特徴とする請求項３記載のデジタル位相同期ループ回路。
【請求項５】
前記カウンタは、前記第３のクロック信号をカウントし、
前記第１のクロック信号と前記第２のクロック信号のうち位相が進んでいる一方のクロック信号の有効エッジで、前記カウンタのカウント値をラッチし、
前記第１のクロック信号と前記第２のクロック信号のうち位相が遅れた他方のクロック信号の有効エッジで、前記カウンタのカウント値をラッチし、
前記位相が進んでいる一方のクロック信号のエッジでサンプリングしたカウント値と、前記位相が遅れている他方のクロック信号のエッジでサンプリングしたカウント値との差分をとり、前記差分を、前記位相が進んでいる一方のクロック信号のエッジと、前記位相が遅れている他方のクロック信号のエッジで規定される時間期間内での、前記第３のクロック信号の有効エッジのカウント値とする、ことを特徴とする請求項３記載のデジタル位相同期ループ回路。
【請求項６】
前記第１のクロック信号と前記第２のクロック信号の少なくとも１つについて前記クロック信号を予め定められた時間遅延させた少なくとも１つの遅延信号を生成し、
前記カウンタにおいて、前記第１のクロック信号と前記第２のクロック信号の少なくとも１つについて前記遅延信号で前記カウンタのカウント値をサンプリングする、ことを特徴とする請求項５記載のデジタル位相同期ループ回路。
【請求項７】
前記位相誤差演算器は、前記クロック信号と前記遅延信号によって前記カウンタのカウント値をサンプリングした複数のカウント値と、前記第１位相差検出回路又は前記第２の位相差検出回路の位相差から１つのカウント値を選択する、ことを特徴とする請求項５又は６記載のデジタル位相同期ループ回路。
【請求項８】
前記カウンタが、カウント値をグレイコードで出力するカウンタである、ことを特徴とする請求項５乃至７のいずれか１項に記載のデジタル位相同期ループ回路。
【請求項９】
前記カウンタは、前記デジタル制御発振器からの前記第３のクロック信号を常時カウントし、カウント値が最大値に達すると再びカウント値０からカウントを行い、
前記第１のクロック信号に対して前記第２のクロック信号の位相が進んでいるか遅れているかの判別結果に基づき、前記位相が進んでいる一方のクロック信号の有効エッジでラッチしたカウント値と、前記位相が遅れている他方のクロック信号の有効エッジでラッチしたカウント値との間に、前記カウンタのカウント値の０への巻き戻りが存在する場合に対応して、前記差分を補正する、ことを特徴とする請求項５乃至８のいずれか１項に記載のデジタル位相同期ループ回路。
【請求項１０】
前記デジタル制御発振器からの前記第３のクロック信号の１周期を測定する第３の位相差検出回路を備え、
前記位相誤差演算器は、前記第３の位相差検出回路の出力信号を入力し、前記第１及び第２の位相差検出回路における位相差の測定結果を、前記第３の位相差検出回路で測定した前記デジタル制御発振器からの前記第３のクロック信号の１周期で正規化する、ことを特徴とする請求項２乃至９のいずれか１項に記載のデジタル位相同期ループ回路。
【請求項１１】
前記第１、第２の位相差検出回路は、各々、
第１、第２の端子を有し、
前記第１の端子に入力された第１の信号を遅延させる、カスケード接続された複数段の第１の遅延素子と、
前記第１の信号を、前記第２の端子に入力された第２の信号の有効エッジでサンプルする第１のフリップフロップと、
前記複数の第１の遅延素子の出力を、前記第１のフリップフロップと共通に前記第２の信号のエッジでサンプルする複数段の第２のフリップフロップと、
前記第１のフリップフロップの出力と、初段の前記第２のフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する第１の検出回路と、
２段目以降の前記複数の第２のフリップフロップの隣接する二つのフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する複数の第２の検出回路と、
前記第１の検出回路と、前記複数の第２の検出回路と検出結果を受け、前記位相差を２進符号にエンコードする回路と、
を備えていることを特徴とする請求項１記載のデジタル位相同期ループ回路。
【請求項１２】
前記第３の位相差検出回路は、前記デジタル制御発振器からの前記第３のクロック信号を共通に入力する第１、第２の端子を有し、
前記第１の端子に入力された第１の信号を遅延させる、カスケード接続された複数の第１の遅延素子と、
前記第１の信号を、前記第２の端子に入力された第２の信号の有効エッジでサンプルする第１のフリップフロップと、
前記複数の第１の遅延素子の出力を、前記第１のフリップフロップと共通に前記第２の信号のエッジでサンプルする複数段の第２のフリップフロップと、
前記第１のフリップフロップの出力と、初段の前記第２のフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する第１の検出回路と、
２段目以降の前記複数の第２のフリップフロップの隣接する二つのフリップフロップの出力が予め定められた値の組み合わせであるか否かを検出する複数の第２の検出回路と、
前記第１の検出回路と、前記複数の第２の検出回路と検出結果を受け、前記位相差を２進符号にエンコードする回路と、
前記エンコード結果を予め定められた個数移動平均をとった結果を１周期として出力する回路と、
を備えている、ことを特徴とする請求項１０記載のデジタル位相同期ループ回路。
【請求項１３】
前記第２の分周器からの出力クロック信号が、帰還路のクロックツリーシンセシスバッファに入力され、前記クロックツリーシンセシスバッファの出力が前記第３の分周器に入力される、ことを特徴とする請求項１乃至１３のいずれか１項に記載のデジタル位相同期ループ回路。
【請求項１４】
請求項１乃至１３のいずれか１項記載の前記デジタル位相同期ループ回路を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
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【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−４９６５９（Ｐ２０１２−４９６５９Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１８７９２９（Ｐ２０１０−１８７９２９）
【出願日】平成２２年８月２５日（２０１０．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２５日（２０１０．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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