デジタル位相同期回路および物理量検出センサ
【課題】簡単な構成で位相同期を行うことができるデジタル位相同期回路および物理量検出センサを提供する。
【解決手段】位相比較部は、サンプリング値の符号情報を示す符号クロックＣＬＫ１と分周器の分周クロックＣＬＫ２との位相差を算出する。このとき、位相比較部は、符号クロックＣＬＫ１による立上りタイミングからダウンカウントし、分周器の分周クロックＣＬＫ２による立下りタイミングにてアップカウントし、符号クロックＣＬＫ１による立上りタイミングにて得られたカウント値を位相比較カウント値として出力する。そして、加算器が、位相比較カウント値に位相補正部の位相補正値を加算してループフィルタに出力する。
【解決手段】位相比較部は、サンプリング値の符号情報を示す符号クロックＣＬＫ１と分周器の分周クロックＣＬＫ２との位相差を算出する。このとき、位相比較部は、符号クロックＣＬＫ１による立上りタイミングからダウンカウントし、分周器の分周クロックＣＬＫ２による立下りタイミングにてアップカウントし、符号クロックＣＬＫ１による立上りタイミングにて得られたカウント値を位相比較カウント値として出力する。そして、加算器が、位相比較カウント値に位相補正部の位相補正値を加算してループフィルタに出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期して所定の周波数信号を出力するデジタル位相同期回路および物理量検出センサに関する。
【背景技術】
【０００２】
一般に、物理量検出センサの処理回路は、アナログ回路をデジタル回路に置き換えると、微細な半導体製造プロセスを用いて製造できるためＩＣチップを小型化できコストを削減できる。また、入力したアナログ信号を早い段階でデジタル信号処理系に変換できればその効果はより大きい。
【０００３】
特許文献１はアナログＰＬＬを採用した技術の一例を示しており、図１８は、この特許文献１の技術を適用したＰＬＬ回路のブロック構成を示している。ＰＬＬ回路１は、波形整形回路２を通じて入力される入力信号に基づいて出力信号を出力するもので、電圧制御発振器（ＶＣＯ）３および発振制御回路４を備えている。
【０００４】
ここで、発振制御回路４は、制御電圧を生成するローパスフィルタ（ＬＰＦ）５と、電圧制御発振器３の発振信号を分周して分周信号を生成する分周器（ＤＩＶ）６と、入力信号と分周信号の位相差に基づいて充電信号または放電信号を出力する位相検出回路（ＰＦＤ）７と、充電信号または放電信号に応じてローパスフィルタ５の制御電圧を増加または減少させるチャージポンプ（ＣＰ）８とを含んで構成されている。このようなブロック構成のアナログ回路の入力信号をＡＤ変換し、アナログ回路をデジタル化すると、位相検出回路の位相比較結果にデジタル離散化による位相誤差が発生するため、正確な位相同期ができないという問題を生じる。この構成で位相誤差をなくすため高精度化しようとすると、サンプリング数を増やして高速サンプリングする必要がある。
【０００５】
また、本願に関連したデジタル位相同期回路は特許文献２〜４にも開示されている。特許文献２記載の技術思想では、入力信号が非周期的な信号であり、非周期的に生じるゼロクロスの度に位相比較、周波数比較を行わなければならず、周波数比較器、ローパスフィルタに加えて、周波数比較器をスイッチによってオンオフ制御を行う回路を備える必要があるため、処理が複雑で回路サイズが大きい。
【０００６】
また、特許文献３記載の技術思想では、デジタル位相同期回路において、時間軸離散的な時間点にのみ振幅値を有する入力信号におけるゼロクロス点を挟む２時間点の入力信号の振幅比を求めてゼロクロスを推定し、時間差に応じた位相量信号を出力している。
【０００７】
しかしながら、この技術思想においても、入力信号はゼロクロス推定で位相を算出するも、比較信号はカウントのみによって位相を算出するため、高精度化のためにはカウントするクロックを高速にする必要があるとともに、ゼロクロス点を推定しカウンタのリセット信号などでち密なタイミングに反映する必要があるためタイミング設計が難しい。また、特許文献４記載の技術思想では、位相同期回路において、ゼロクロス点前後の離散入力信号を用いた数値演算処理により、サンプル点に対するゼロクロス点の位相を算出し、クロックの位相を制御している。しかしながら、簡単な構成で正確な位相同期を行うことができる構成が望まれている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２８１８８８号公報
【特許文献２】特開平１０−１０７６２３号公報
【特許文献３】特開昭５５−１１５７３７号公報
【特許文献４】特開平０６−１１９７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情に鑑みてなされたもので、その目的は、簡単な構成で正確な位相同期を行うことができるデジタル位相同期回路および物理量検出センサを提供することにある。
【課題を解決するための手段】
【００１０】
請求項１記載の発明によれば、次のように作用する。位相補正部はＡＤ変換器のサンプリング値のゼロクロス前後の値を線形近似しゼロクロスタイミングの位相補正値を算出する。他方、クロック生成部はＡＤ変換器のサンプリング値の符号情報に応じて符号クロックを生成し、位相比較部がクロック生成部の符号クロックと分周部の分周クロックとの位相差を算出する。すると、ＡＤ変換器のサンプリング値の符号が切替わるタイミングと分周部の分周クロックのタイミングの位相差を検出できる。
【００１１】
調整出力部には、この位相比較部の位相差を位相補正部の位相補正値で補正した値が与えられるため、調整出力部はこの値に応じた調整量を制御発振部の入力調整値として出力し、制御発振部はこの調整量に応じてＮ逓倍周波数信号を発振出力できる。
【００１２】
したがって、位相比較部、加減算部、調整出力部、制御発振部および分周部によるフィードバックループは、クロック生成部が生成した符号クロックの位相を位相補正部の位相補正値により補正しているため、位相を正確に同期することができ、制御発振部は位相同期した安定的なＮ逓倍周波数信号を発振出力できる。主に位相補正部、位相比較部により位相同期を図っているため、正確な位相同期処理を実現できる。
【００１３】
また、アップダウンカウンタがクロック生成部の符号クロックによるカウント開始タイミングから一方向にカウントを開始し、分周部の分周クロックによるカウント転換タイミングにて逆方向にカウントを逆転し、クロック生成部の符号クロックによるカウント終了タイミングにて得られたカウント値を出力し、このカウント値を位相算出値とする。これにより、符号クロックと分周クロックの位相差を簡単な構成で算出できる。
【００１４】
請求項２記載の発明によれば、アップダウンカウンタが、クロック生成部の符号クロックの立上りタイミングから所定の基準クロックに応じてダウンカウントし、当該ダウンカウントされてから分周部の分周クロックによる立下りタイミングを受け付けると当該立下りタイミングから基準クロックに応じてアップカウントする。そして、位相比較部は、クロック生成部の符号クロックの立上りタイミングにてアップダウンカウンタによるアップカウントを終了し、得られたカウント値を位相算出値として出力する。これにより、符号クロックと分周クロックの位相差を簡単な構成で算出できる。
【００１５】
請求項３記載の発明に示すように、アップダウンカウンタが２つの同じカウンタを組み合わせてダウンカウントおよびアップカウントすると良い。
請求項４記載の発明によれば、位相補正部の第１減算器が遅延サンプリング値ｘ（ｎ−１）（立上りゼロクロス時は負数）を、ＡＤ変換器の現サンプリング値ｘ（ｎ）（立上りゼロクロス時は正数）から減算すると、減算値ｘ（ｎ）−ｘ（ｎ−１）を算出できる。そして、第１除算器がＡＤ変換部の現サンプリング値ｘ（ｎ）を第１減算器の減算値（ｘ（ｎ）−ｘ（ｎ−１））によって除算すると、ｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））を算出できる。この値は、ＡＤ変換部のゼロクロス前後のサンプリング値の振幅比分に相当する値となり、現サンプリングタイミングおよび遅延サンプリングタイミング間の時間に対する現サンプリングタイミングからゼロクロスタイミングの時間の比に対応する。
【００１６】
位相比較部のアップダウンカウンタのダウンカウント増加分はアップカウント減少分となり、逆にダウンカウント減少分はアップカウント増加分となるため、位相比較部で得られた位相差に相当するカウント値はカウントクロックの２倍のカウント値となる。
【００１７】
したがって、第１乗算器が、サンプリング周期に相当するカウントクロックのカウント値を−２倍した値を第１除算器の除算値ｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））と乗算すれば、位相比較部と位相補正部のカウント値増減度をマッチさせた位相値を算出できる。したがって、加減算部が位相比較部によって算出した位相算出値に位相補正部によって算出した位相補正値を加減算して出力することでゼロクロスタイミングに応じた位相値を正確に出力できる。
【００１８】
請求項５記載の発明によれば、位相補正部の第１減算器、第１除算器、第１乗算器は、その少なくとも何れか一つが演算許可／停止の切換機能を有しているため、第１減算器、第１除算器、第１乗算器の少なくとも一つを演算停止でき、演算停止中の消費電力を低減できる。
【００１９】
請求項６記載の発明によれば、固定値設定器は、演算停止対象となる演算器の入力を固定値に設定するため、例えば演算器を構成するトランジスタがオンオフしたときに生じるスイッチング損失を低減でき、演算停止中における消費電力を低減できる。
【００２０】
請求項７記載の発明によれば、第１減算器、第１除算器および第１乗算器がクロックに同期してデータを保持する構成であるとき、第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止すると良い。この場合、例えばクロックによって動作するトランジスタのオンオフ時のスイッチング損失を低減でき、演算停止中における消費電力を低減できる。
【００２１】
請求項８記載の発明によれば、ゼロクロス検出部はＡＤ変換器のサンプリング値がゼロクロスしたタイミングを検出するが、ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて、位相補正部の第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止する期間を設定する。
【００２２】
請求項９記載の発明によれば、クロック生成部の符号クロックを用いて位相補正部の第
１減算器、第１除算器および第１乗算器の何れか少なくとも何れか一つの演算を停止する期間を設定する。
【００２３】
請求項１０記載の発明によれば、位相補正部の第２加算器が、第２遅延器の遅延サンプリング値｜ｘ（ｎ−１）｜（ｘ（ｎ−１）は立上りゼロクロス時に負数）と絶対値演算器の演算値｜ｘ（ｎ）｜（ｘ（ｎ）は立上りゼロクロス時に正数）とを加算し、第２除算器が絶対値演算器の演算値｜ｘ（ｎ）｜を第２加算器の加算値（｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜）によって除算すると｜ｘ（ｎ）｜／（｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜）を算出できる。したがって、請求項４記載の発明と同様に、第２乗算器が、サンプリング周期に相当するカウントクロックのカウント値を−２倍した値を第２除算器の除算値｜ｘ（ｎ）｜／（｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜）と乗算すれば、位相比較部と位相補正部のカウント値増減度をマッチさせた位相値を算出でき、同様にゼロクロスタイミングに応じた位相値を正確に出力できる。
【００２４】
請求項１１記載の発明によれば、位相補正部の第２減算器、第２除算器、第２乗算器は、その少なくとも何れか一つが演算許可／演算停止の切換機能を有しているため、第２減算器、第２除算器、第２乗算器は演算停止することができ、演算停止中の消費電力を低減できる。
【００２５】
請求項１２記載の発明によれば、固定値設定器は、演算停止対象となる演算器の入力を固定値に設定するため、例えば演算器を構成するトランジスタがオンオフしたときに生じるスイッチング損失を低減でき、演算停止中の消費電力を低減できる。
【００２６】
請求項１３記載の発明によれば、第２減算器、第２除算器および第２乗算器がクロックに同期してデータを保持する構成であるとき、第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止すると良い。この場合、例えばクロックによって動作するトランジスタのオンオフ時のスイッチング損失を低減でき、演算停止中の消費電力を低減できる。
【００２７】
請求項１４記載の発明によれば、ゼロクロス検出部はＡＤ変換器のサンプリング値がゼロクロスしたタイミングを検出するが、ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて、位相補正部の第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止する期間を設定する。
【００２８】
請求項１５記載の発明によれば、クロック生成部の符号クロックを用いて位相補正部の第２減算器、第２除算器および第２乗算器の何れか少なくとも何れか一つの演算を停止する期間を設定する。
【００２９】
請求項１６記載の発明のように、ＡＧＣ、信号検出部、請求項１ないし１５の何れかに記載のデジタル位相同期回路を備えた物理量検出センサに適用すると良い。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態における振動型角速度センサの電気的構成を示すブロック図
【図２】位相同期回路のハードウェア構成図
【図３】位相補正部のハードウェア構成図
【図４】位相補正値の説明図
【図５】符号情報と符号クロックとの対応関係を示す図
【図６】位相比較部のハードウェア構成図
【図７】位相比較部の位相比較カウント値の説明図（（ａ）は基準出力、（ｂ）は位相遅れ、（ｃ）は位相進み）
【図８】位相比較部の位相比較カウント値の説明図（（ａ）は基準出力、（ｂ）は周波数高、（ｃ）は周波数低）
【図９】本発明の第２実施形態を示す図３相当図
【図１０】本発明の第３実施形態を示す図６相当図
【図１１】本発明の第４実施形態を示す図６相当図
【図１２】本発明の第５実施形態を示す図６相当図
【図１３】本発明の第６実施形態を示す説明図（（ａ）は図３相当図、（ｂ）（ｃ）はデータマスク回路の構成例）
【図１４】動作を概略的に示すタイミングチャート
【図１５】本発明の第７実施形態を示す図３相当図
【図１６】動作を概略的に示すタイミングチャート
【図１７】本発明の第８実施形態を示す図９相当図
【図１８】従来例を示す図２相当図
【発明を実施するための形態】
【００３１】
（第１実施形態）
以下、本発明の物理量検出センサを振動型角速度センサに適用した第１実施形態について図面を参照しながら説明する。車両内では、舵角、車輪速、加速度の各センサの情報から、各車輪の駆動トルク、ブレーキ力を適切に制御することにより車両のスピンやドリフトを抑制する。したがって、振動型角速度センサ１０は、車両性能を向上させる上で重要なセンサとなる。
【００３２】
図１は、振動型角速度センサの電気的なブロック構成を示している。振動型角速度センサ１０は、特に車両用のヨーレートセンサとして用いられるもので、振動子１１、信号検出回路１２、位相同期回路１３、タイミング生成部１３ａ、ＡＧＣ１４、角速度検出部１５を接続して構成される。振動子１１は、ＡＧＣ１４から駆動信号が与えられることにより基準方向に振動する。この振動した振動子１１に角速度Ωが加わると、基準方向と直交する検出方向にコリオリ力が働く。例えば、質量ｍの物体が角速度ベクトルΩで回転する平面上を速度ベクトルｖで移動すると、その物体に発生するコリオリ力Ｆｃは、
Ｆｃ ＝ ２ｍｖ×Ω（×は外積を示す） …（１）
で表される。信号検出回路１２は、基準方向の振動信号を波形整形する回路を示している。振動子１１には電極が構成されており、信号検出回路１２は、基準方向に振動した振動子１１の電極の容量変化をＣＶ変換回路により電圧値として検出することで基準方向の振動信号（以下モニタ信号）を検出し、フィルタ、アンプなどを通じて出力する。
【００３３】
デジタル位相同期回路（以下、位相同期回路と称す）１３は、所謂デジタルＰＬＬ（Phase Locked Loop）回路であり、入力信号と出力信号との位相差を検出し同期した周波数信号を発振出力する。この位相同期回路１３の詳細構成は後述する。タイミング生成部１３ａは、駆動タイミング信号、サンプリングクロック、カウントクロック等のセンサ回路の動作に要するタイミング信号を生成する。ＡＧＣ(Auto Gain Control)１４は、信号検出回路１２の出力信号振幅を基に、振動子１１の基準方向の振動が所望の振動状態で一定となるように、タイミング生成部１３ａの駆動タイミング信号の振幅を制御した駆動信号を振動子１１に印加する。
【００３４】
角速度検出部１５は、振動子１１に生じたコリオリ力に応じた角速度振動信号について、信号検出回路１２と同等の処理で電圧値として検出し、同期検波回路、ＬＰＦ(Low Pass Filter)を用いて角速度振動成分のみを抽出し、角速度情報（センサ信号）として出力する。
【００３５】
振動子１１には固有振動数が存在し、角速度振動信号を効率良く検出するためには、振動子１１に適切な周波数の駆動信号を印加すると良く、位相同期回路１３を用いて駆動信号を適切な周波数および位相に制御すると良い。
【００３６】
図２は、位相同期回路の電気的構成の概略的なブロック図を示している。本実施形態では、全ての構成要素をデジタルブロックで構成した実施形態を示す。
位相同期回路１３は、ＡＤ変換器１６、位相補正部１７、クロック生成部１８、位相比較部１９、加減算部としての加算器２０、調整出力部としてのループフィルタ２１、制御発振部としてのＤＣＯ（Digital Controlled Oscillator）２２、分周部としての分周器２３を接続して構成されている。この位相同期回路１３は、ＡＤ変換器１６によりモニタ信号をサンプリングしたサンプリング値に応じてＰＬＬ出力クロックをＡＧＣ１４に出力する。
【００３７】
ＡＤ変換器１６は、与えられたサンプリングクロックに応じてモニタ信号をサンプルホールドし、位相補正部１７およびクロック生成部１８の入力デジタル値とする。位相補正部１７は、サンプリング値がゼロクロスする前後のサンプリング値に応じて、ゼロクロスタイミングの位相を補正する位相補正値を出力する。この位相補正部１７の具体構成例を図３に示している。
【００３８】
図３に示すように、位相補正部１７は、遅延器（第１遅延器に相当）２４、減算器（第１減算器に相当）２５、除算器（第１除算器に相当）２６、乗算器（第１乗算器に相当）２７、サンプルホールド回路２８、および立上りゼロクロス検出回路２９を組み合わせたハードウェアにより構成されている。位相補正部１７は、ゼロクロス前後のＡＤ変換器１６のサンプリング値を線形近似することでゼロクロスタイミングの位相値を算出する。
【００３９】
遅延器２４は、ＡＤ変換器１６のサンプリング値ｘ（ｎ）を１サンプリングクロック分遅延し、減算器２５に出力する。減算器２５は、ＡＤ変換器１６の現サンプリング値ｘ（ｎ）から１サンプリングクロック分遅延した遅延サンプリング値ｘ（ｎ−１）を減算（すなわち、ｘ（ｎ）−（−｜ｘ（ｎ−１）｜））し、除算器２６に出力する。
【００４０】
除算器２６は、現サンプリング値ｘ（ｎ）を減算器２５で減算した結果ｘ（ｎ）−ｘ（ｎ−１）で除算し、乗算器２７に出力する。乗算器２７は、定数（サンプリング周期に相当するカウントクロックのカウント値を−２倍した値）に除算器２６の除算値ｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））を乗算し、サンプルホールド回路２８に与える。サンプルホールド回路２８は、乗算器２７の乗算値を立上りゼロクロス検出回路２９で検出されたタイミングでサンプルホールドする。
【００４１】
図４は、位相補正部１７の動作説明図を示している。図４には、例えばモニタ信号のアナログ値の最大周波数（最小周期）を８サンプリング（１桁数サンプリング）する例を示している。なお、サンプリングクロックはカウントクロックに同期するもので、サンプリングクロック周期は、カウントクロック周期の数十〜数百倍の時間に設定されている。
【００４２】
ゼロクロスタイミング前後のサンプリング値を、それぞれｘ（ｎ−１），ｘ（ｎ）とすると、これらのｘ（ｎ−１）とｘ（ｎ）の振幅比は、ｘ（ｎ−１）のＡＤ変換タイミングからゼロクロスするまでの時間Ｔ１と、ゼロクロスタイミングからｘ（ｎ）のＡＤ変換タイミングまでの時間Ｔ２との比とほぼ同一となる。したがって、ＡＤ変換器１６のサンプリング間隔にｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））を乗算することで時間Ｔ２に相当する時間を算出できる。
【００４３】
立上りゼロクロス検出回路２９は、現サンプリング値ｘ（ｎ）が正数で且つ遅延サンプリング値ｘ（ｎ−１）が負数となるタイミングにおいてサンプルホールド回路２８にサンプリングパルスを出力し、サンプルホールド回路２８は、このタイミングでｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））×定数（サンプリング周期に相当するカウントクロックのカウント数×（−２））を取得する。
【００４４】
ここで、（−２）のうち「−１」は図４のサンプリングポイントＡより時間を遡ることを示しており、「２」とはシステムに依存した係数値を示している。この定数は、クロック生成部１８および位相比較部１９のカウントクロックの位相比較カウント値のカウント方式（後述参照）に合わせて設定されている。
【００４５】
さて、位相補正部１７による補正方法を適用すると、サンプリングポイント間を線形近似した場合のゼロクロスタイミングを算出でき、例えば正弦波のゼロクロス付近を線形近似可能な場合に近似して求めることができる。本実施形態では、クロック生成部１８、位相比較部１９、および加算器２０を設けることで、ＡＤ変換器１６のサンプリング数が少なくても正確なゼロクロスタイミングを簡単に導出できるようにしている。以下、図２を参照しながら説明を行う。
【００４６】
クロック生成部１８は、モニタ信号のＡＤ変換器１６のサンプリング値の符号情報を２値化して位相比較部１９に出力するもので、例えば、ＡＤ変換器１６のサンプリング値が０以上の「＋」のときには「Ｈ」レベル、０未満の「−」のときには「Ｌ」レベルを出力する。これにより符号クロックＣＬＫ１が生成される。図５は、ＡＤ変換器１６のサンプリング値の符号情報と符号クロックＣＬＫ１の信号波形の関係を示している。この符号クロックＣＬＫ１の立上りタイミングは離散化に応じた誤差が生じている。
【００４７】
正確な位相比較を行うためには、ＡＤ変換器１６のサンプリング周波数をより高速にする必要がある。高速サンプリングを防ぎながら正確な位相比較を行うため、前述した位相補正部１７が設けられると共に、さらに、後述の位相比較部１９、加算器２０が構成されている。
【００４８】
図２に示すように、位相比較部１９には、符号クロックＣＬＫ１と、ＤＣＯ２２のＰＬＬ出力クロックを分周器２３にて分周した分周クロックＣＬＫ２とが与えられている。ＤＣＯ２２は、符号クロックＣＬＫ１をＮ逓倍したＰＬＬ出力クロックをＮ逓倍周波数信号として発振出力し、分周器２３は、ＰＬＬ出力クロックをＮ分周し分周クロックＣＬＫ２として位相比較部１９に出力する。
【００４９】
図６は、位相比較部１９のハードウェア構成を示している。位相比較部１９は、アップ／ダウン選択回路３０、セレクタ３１、加算器３２、サンプルホールド回路３３、立上りエッジ検出回路３４、および、サンプルホールド回路３５を備える。カウントクロックは、アップ／ダウン選択回路３０、セレクタ３１、サンプルホールド回路３３、および、立上りエッジ検出回路３４に与えられている。
【００５０】
アップ／ダウン選択回路３０は、符号クロックＣＬＫ１および分周クロックＣＬＫ２を入力し、カウントクロックの入力タイミングにおいて選択信号を切替出力する。このアップ／ダウン選択回路３０は、カウントクロックの立上りタイミングにおいて符号クロックＣＬＫ１が立ち上がったか否かを判定し、符号クロックＣＬＫ１の立上りエッジを検出すると、セレクタ３１に「−１」を選択するための選択信号を出力する。
【００５１】
また、アップ／ダウン選択回路３０は、カウントクロックの立上りタイミングにおいて分周クロックＣＬＫ２が立ち下がったか否かを判定し、分周クロックＣＬＫ２の立下りを検出すると、セレクタ３１に「＋１」を選択するための選択信号を出力する。
【００５２】
セレクタ３１は、選択信号に応じて「−１」または「＋１」を出力し、加算器３２はサンプルホールド回路３３にてホールドされた出力値にセレクタ３１の出力値（「−１」または「＋１」）を加算して出力し、サンプルホールド回路３３は、この出力値を次回のカウントクロックの立上りタイミングでサンプリングホールドする。
【００５３】
したがって、アップ／ダウン選択回路３０は、符号クロックＣＬＫ１の変化に応じて所定の一方向（本実施形態の場合、減少方向）にカウントする方向を変化させ、分周クロックＣＬＫ２の変化（カウント転換タイミング）にて一方向とは逆方向（本実施形態の場合、増加方向）にカウントする方向を転換させている。
【００５４】
そして、加算器３２およびサンプルホールド回路３３は、セレクタ３１の増加値（「１」）または減少値（「−１」）をカウントクロックの立上りタイミングにて加算する。すなわち、セレクタ３１、加算器３２およびサンプルホールド回路３３は、アップダウンカウンタ３６として動作するものであり、そのカウント値を位相比較カウント値としてサンプルホールド回路３５に出力する。
【００５５】
立上りエッジ検出回路３４は、符号クロックＣＬＫ１の立上りエッジをカウントクロックの立上りタイミングにて検出し、サンプルホールド回路３５のサンプルタイミングとして出力する。サンプルホールド回路３５は、立上りエッジ検出回路３４が検出した符号クロックＣＬＫ１の立上りエッジのタイミングにて位相比較カウント値をサンプルホールドし位相値として出力する。
【００５６】
図７（ａ）〜図７（ｃ）は、それぞれ、周波数および位相が同期した場合、位相遅れを生じた場合、位相進みが生じた場合の各クロックと位相比較カウント値の関係を示している。また、図８（ａ）〜図８（ｃ）は、それぞれ、周波数および位相が同期した場合、分周クロックＣＬＫ２の周波数が高い場合、分周クロックＣＬＫ２の周波数が低い場合、についての各クロックと位相比較カウント値の関係を示している。
【００５７】
これらの図７（ａ）〜図７（ｃ）、図８（ａ）〜図８（ｃ）に示すように、符号クロックＣＬＫ１が立ち上がると、アップダウンカウンタ３６は、ダウンカウントを開始し、カウントクロックを受け付ける度にダウンカウントする。そして、分周クロックＣＬＫ２の立下りエッジを検出するとカウントを停止し、その後、カウントクロックを受け付ける度にアップカウントし、符号クロックＣＬＫ１が再度立ち上がると、サンプルホールド回路３５が位相比較カウント値を位相値としてサンプルホールド出力し、出力がカウントクリアされる。
【００５８】
したがって、図７（ａ）または図８（ａ）に示すように、符号クロックＣＬＫ１と分周クロックＣＬＫ２とが同一周波数、同一位相となるときには、位相比較カウント値が例えば０を基準出力した時点でサンプルホールド回路３５がサンプルホールドし位相値として出力する。
【００５９】
また、図７（ｂ）に示すように、分周クロックＣＬＫ２の位相が符号クロックＣＬＫ１に比較して遅れた場合には、ダウンカウント数が基準出力よりも多くなり、逆にアップカウント数が基準出力より少なくなり、基準出力より少ない値（例えば負の値）を位相比較カウント値として出力した時点でサンプルホールド回路３５がサンプルホールドし位相値として出力する。
【００６０】
このとき、最終的に得られる位相値は、ダウンカウントの増加数にアップカウントの減少数を加えたカウント数となるため、実際の位相遅れに相当するカウントクロック数の２倍カウントされることになる。図７（ｂ）に示す模式的な例では、分周クロックＣＬＫ２は符号クロックＣＬＫ１に「３」カウント遅れており位相値は「−６」となる。
【００６１】
逆に、図７（ｃ）に示すように、分周クロックＣＬＫ２の位相が符号クロックＣＬＫ１に比較して進む場合には、ダウンカウント数が基準出力よりも少なくなり、逆にアップカウント数が基準出力より多くなるため、位相比較カウント値として基準出力より多い値（例えば正の値）を出力した時点でサンプルホールド回路３５がサンプルホールドし位相値として出力する。
【００６２】
前述と同様に、最終的に得られる位相値は、ダウンカウントの減少数にアップカウントの増加数を加えたカウント数となるため、実際の位相進みに相当するカウントクロック数の２倍カウントされることになる。図７（ｃ）に示す模式的な例では、分周クロックＣＬＫ２は符号クロックＣＬＫ１に「３」カウント進んでおり位相値は「＋６」となる。
【００６３】
同様に、図８（ｂ）に示すように、分周クロックＣＬＫ２の周波数が符号クロックＣＬＫ１に比較して高い場合には、ダウンカウント数が基準出力より少なくなり、逆にアップカウント数が基準出力より多くなるため、位相値として基準出力より多い値（例えば正の値）を出力する。
【００６４】
このとき、出力される位相値は、ダウンカウントの減少数にアップカウントの増加数を加えたカウント数となるため、実際の周波数偏差に相当するカウントクロック数の２倍カウントされることになる。図８（ｂ）に示す模式的な例では、分周クロックＣＬＫ２は符号クロックＣＬＫ１の２倍の周波数となっており、カウントクロック数は「３」カウント進んでおり位相値は「＋６」となる。
【００６５】
さらに、図８（ｃ）に示すように、分周クロックＣＬＫ２の周波数が符号クロックＣＬＫ１に比較して低い場合には、ダウンカウント数が基準出力より多くなり、逆にアップカウント数が基準出力より少なくなるため、位相値として負の値を出力する。
【００６６】
このとき出力される位相値は、ダウンカウントの増加数にアップカウントの減少数を加えたカウント数となるため、実際の周波数偏差に相当するカウントクロック数の２倍カウントされることになる。図８（ｃ）の例では、分周クロックＣＬＫ２は符号クロックＣＬＫ１の１／２の周波数となっており、カウントクロック数は「３」カウント遅れており位相値は「−６」となる。
【００６７】
位相比較部１９の位相比較カウント値がカウントクロックの２倍のカウントをしており、前述した時間Ｔ２に対応した位相補正部１７による位相補正値をカウントクロックに対応づけて２倍のカウントを行っている。したがって、前述では「２」というアップダウンカウントシステムに依存した係数値を採用して構成している。
【００６８】
＜第１実施形態のまとめ＞
位相補正部１７は、ＡＤ変換器１６のサンプリング値のゼロクロス前後の値を線形近似しゼロクロスタイミングの位相補正値を算出し、他方では、クロック生成部１８がＡＤ変換器１６のサンプリング値の符号情報に応じて符号クロックを生成し、位相比較部１９がクロック生成部１８の符号クロックＣＬＫ１と分周器２３の分周クロックＣＬＫ２の位相差を算出する。これにより、ＡＤ変換器１６の入力サンプリング値の符号が切替わるタイミングと分周器２３の分周クロックのタイミングとの位相差を検出できる。
【００６９】
ループフィルタ２１には、この位相比較部１９の位相差を位相補正部１７の位相補正値で補正した値が与えられるため、ループフィルタ２１はこの出力値に応じた調整量をＤＣＯ２２に出力し、ＤＣＯ２２はこの調整量に応じてＮ逓倍周波数信号を発振出力できる。
【００７０】
したがって、位相比較部１９、加算器２０、ループフィルタ２１、ＤＣＯ２２および分周器２３によるフィードバックループは、クロック生成部１８が生成した符号クロックＣＬＫ１の位相を位相補正部１７の位相補正値により補正しているため、位相同期することができ、ＤＣＯ２２は位相同期した安定的なＮ逓倍周波数信号を発振出力できる。したがって、主に位相補正部１７、位相比較部１９を構成して位相同期を図っているため正確な位相同期を実現できる。
【００７１】
アップダウンカウンタ３６は、クロック生成部１８の符号クロックＣＬＫ１によるカウント開始タイミングから一方向にカウントを開始し、分周器２３の分周クロックＣＬＫ２によるカウント転換タイミングにて逆方向にカウントを逆転し、クロック生成部１８の符号クロックＣＬＫ１によるカウント終了タイミングにて得られたカウント値を位相算出値として出力する。これにより、符号クロックＣＬＫ１と分周クロックＣＬＫ２の位相差を簡単な構成で算出できる。
【００７２】
具体的には、アップダウンカウンタ３６が、クロック生成部１８の符号クロックＣＬＫ１の立上りタイミングからカウントクロックに応じてダウンカウントし、アップダウンカウンタ３６は、ダウンカウントされてから分周器２３の分周クロックＣＬＫ２による立下りタイミングを受け付けると当該立下りタイミングからカウントクロックに応じてアップカウントする。そして、位相比較部１９は、クロック生成部１８の符号クロックＣＬＫ１の立上りタイミングにてアップカウンタによるカウントを終了し得られたカウント値を位相算出値として出力する。これにより、符号クロックＣＬＫ１と分周クロックＣＬＫ２の位相差を簡単な構成で算出できる。
【００７３】
位相補正部１７の減算器（加減算器）２５が遅延サンプリング値とＡＤ変換器１６の現サンプリング値とを減算すると、ｘ（ｎ）−ｘ（ｎ−１）を算出できる。そして、除算器２６がＡＤ変換器１６の現サンプリング値を減算器（加減算器）２５の加減算値により除算すると、ｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））を算出できる。
【００７４】
位相比較部１９のアップダウンカウンタ３６のダウンカウント増加分はアップカウント減少分となり、逆にダウンカウント減少分はアップカウント増加分となるため、位相比較部１９で得られた位相差に相当するカウント値はカウントクロックの２倍のカウント値となる。
【００７５】
したがって、乗算器２７が、サンプリング周期に相当するカウンタクロックのカウント値を−２倍した値を除算器２６の除算値と乗算すれば、位相比較部１９と位相補正部１７のカウント値のカウント値増減度をマッチさせて算出でき、位相比較部１９により算出した位相算出値に位相補正部１７により算出した位相補正値を加算して出力することでゼロクロスタイミングに応じた位相値を正確に出力できる。
【００７６】
以上の作用により、低速サンプリングで離散化による位相誤差が発生しても正確な位相同期が可能となる。また、位相補正精度は、ＡＤ変換器１６の分解能により決定されるため、適切なＡＤ分解能に設定することでカウントクロックの高速化を最低限に抑えることができる。
【００７７】
特許文献２記載の技術思想では、周波数比較器、ローパスフィルタに加えて、周波数比較器をスイッチによってオンオフ制御を行う回路を具備するため、処理が複雑となり回路サイズが大きくなってしまう。本実施形態では、周波数比較器をスイッチでオンオフする回路を設ける必要がなくなり、より簡単で小型化できる。また、高速なクロックが不要となるため、位相補正部１７、位相比較部１９を小型化、低消費電力化することができる。
【００７８】
また、位相補正部１７で算出した位相補正値をち密なタイミング操作（例えば回路のセット、リセット等）ではなく、デジタル値の加算のみで行うことができるため、回路設計が簡単になる。
【００７９】
（第２実施形態）
図９は、本発明の第２実施形態を示すもので、前述実施形態と異なるところは、位相補正部の構成を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００８０】
図９は、位相補正部の変形例を示している。位相補正部３７は、絶対値演算器３８、遅延器（第２遅延器に相当）３９、加算器（第２加算器に相当）４０、除算器（第２除算器に相当）４１、乗算器（第２乗算器に相当）４２などを組み合わせて構成され、図示しないサンプリングホールド回路を介して位相補正値を出力する。ＡＤ変換器１６によるモニタ信号のサンプリング値は、絶対値演算器３８に入力される。
【００８１】
絶対値演算器３８はサンプリング値の絶対値を演算し、遅延器３９、加算器４０、除算器４１に演算値を出力する。遅延器３９は、絶対値演算器３８の演算値を１サンプリングクロック分遅延して加算器４０に出力する。加算器４０は、遅延サンプリング値の絶対値｜ｘ（ｎ−１）｜と現サンプリング値の絶対値｜ｘ（ｎ）｜とを加算し除算器４１に出力する。除算器４１は、現サンプリング値の絶対値｜ｘ（ｎ）｜を加算器４０の加算値｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜で除算し、乗算器４２に出力する。乗算器４２は、除算器４１の除算値｜ｘ（ｎ）｜／（｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜）と定数（サンプリング周期に相当するカウントクロックのカウント値を−２倍した値）を乗算した値を位相補正値として出力する。すると、｜ｘ（ｎ）｜／（｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜）×定数（サンプリング周期に相当するカウントクロックのカウント数×（−２））を演算できる。
【００８２】
この場合、クロック生成部１８が出力したゼロクロスタイミング直後の符号クロックＣＬＫ１の立上りタイミング（「Ｌ」→「Ｈ」）でサンプリングして位相補正値として出力すれば、前述実施形態と同様に位相補正部１７の位相補正値を適切に取得できる。
【００８３】
（第３実施形態）
図１０は、本発明の第３実施形態を示すもので、前述実施形態と異なるところは、位相比較部のアップダウンカウンタの構成を変更したところにある。
【００８４】
図１０は、第１実施形態の位相比較部１９に代わる位相比較部４３の電気的構成を示している。図１０に示すアップダウンカウンタ４４は第１実施形態のアップダウンカウンタ３６に代えて構成されている。アップダウンカウンタ４４は、アップ／ダウン選択回路３０からアップカウント、ダウンカウントの選択信号を入力すると、アップカウンタ、ダウンカウンタの機能を切替え、入力するカウントクロックのパルスに応じてアップカウントまたはダウンカウントし、位相比較カウント値としてサンプルホールド回路３５に出力する。
【００８５】
このアップダウンカウンタ４４は、例えばＪＫフリップフロップなどのフリップフロップを連結して構成されている。このように位相比較部４３が構成されていたとしても前述実施形態と同様の作用効果が得られる。
【００８６】
（第４実施形態）
図１１は、本発明の第４実施形態を示すもので、前述実施形態と異なるところは、位相比較部のアップダウンカウンタについて、２つのアップカウンタを組み合わせて構成したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００８７】
図１１は位相比較部４５の電気的構成を示している。位相比較部４５は、前述実施形態のアップ／ダウン選択回路３０に代わるカウンタ選択回路４６を備える。また、アップダウンカウンタ３６または４４に代わるアップダウンカウンタ４７を備える。
【００８８】
カウンタ選択回路４６は、符号クロックＣＬＫ１の立上りエッジを受け付けると有効／無効切替信号（イネーブル信号）として「Ｈ」レベルを出力し、分周クロックＣＬＫ２の立下りエッジを受け付けると有効／無効切替信号（イネーブル信号）として「Ｌ」レベルをアップダウンカウンタ４７に出力するように構成されている。
【００８９】
アップダウンカウンタ４７は、２つのアップカウンタ４８ａおよび４８ｂを備える。アップカウンタ４８ａは、加算器５０ａによりサンプルホールド回路５１ａの出力に「＋１」を加算し、再度サンプルホールド回路５１ａに入力する。このアップカウンタ４８ａは、カウントクロックをクロック端子に入力し、当該カウントクロックのパルスに応じてアップカウントする。
【００９０】
一方のアップカウンタ４８ａのサンプルホールド回路５１ａにはイネーブル端子ＥＮが設けられており、このイネーブル端子ＥＮにはカウンタ選択回路４６が出力する有効／無効切替信号（イネーブル信号）が入力されている。
【００９１】
他方、アップカウンタ４８ｂは、加算器５０ｂによりサンプルホールド回路５１ｂの出力に「＋１」を加算し、再度サンプルホールド回路５１ｂに入力するように構成される。このアップカウンタ４８ｂは、カウントクロックをクロック端子に入力し、当該カウントクロックのパルスに応じてアップカウントする。
【００９２】
他方のアップカウンタ４８ｂのサンプルホールド回路５１ｂにもイネーブル端子ＥＮが設けられており、このイネーブル端子ＥＮにはカウンタ選択回路４６が出力する有効／無効切替信号（イネーブル信号）が反転ゲート４９を介して入力されている。
【００９３】
すなわち、２つのアップカウンタ４８ａおよび４８ｂは、カウンタ選択回路４６が出力する有効／無効切替信号（イネーブル信号）に応じて何れか一方が動作する。これらのアップカウンタ４８ａおよび４８ｂの出力は減算器５２に与えられている。この減算器５２はアップカウンタ４８ｂの出力値からアップカウンタ４８ａの出力値を減算し、位相比較カウント値としてサンプルホールド回路３５に出力する。サンプルホールド回路３５は、立上りエッジ検出回路３４の出力パルスに応じてサンプルホールドし位相値として出力する。
【００９４】
したがって、２つのアップカウンタ４８ａ、４８ｂを切替え、それぞれアップカウンタ、ダウンカウンタとして機能させることで前述実施形態と同様の動作を実現できる。本実施形態のように、位相比較部４５のアップダウンカウンタ４７が２つのアップカウンタ４８ａおよび４８ｂを備えて構成されていたとしても前述実施形態と同様の作用効果が得られる。
【００９５】
（第５実施形態）
図１２は、本発明の第５実施形態を示すもので、前述の第４実施形態と異なるところは、２つのアップカウンタを別構成したところにある。
図１２は、第４実施形態の位相比較部４５に代わる位相比較部５３の電気的構成を示している。図１２に示すアップダウンカウンタ５４は第４実施形態のアップダウンカウンタ４７に代えて構成されている。アップダウンカウンタ５４は、反転ゲート４９および減算器５２と共に、２つのアップカウンタ５５ａおよび５５ｂを備える。すなわち、第４実施形態のアップカウンタ４８ａおよびアップカウンタ４８ｂに代えて、本実施形態では、アップカウンタ５５ａおよび５５ｂを具備する。
【００９６】
アップカウンタ５５ａおよび５５ｂは、それぞれ例えばＪＫフリップフロップなどのフリップフロップを連結して構成されている。位相比較部５３がこのように構成されていても前述実施形態と同様の作用効果が得られる。
【００９７】
（第６実施形態）
図１３（ａ）〜図１３（ｃ）および図１４は、本発明の第６実施形態を示すもので、第１実施形態と異なるところは、位相補正部の減算器２５（第１減算器に相当）および除算器２６（第１除算器に相当）が演算許可／演算停止の切換可能に構成されているところにある。特に、減算器２５および除算器２６が、立上りゼロクロス検出回路２９が検出する立上りゼロクロス検出信号の無効期間（ロウ期間）にて演算停止するところを特徴としている。前述実施形態と同一または類似部分については同一符号または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。
【００９８】
図１３（ａ）は、図３に代わる位相補正部のブロック構成を概略的に示している。この図１３（ａ）に示すように、位相補正部１７に代わる位相補正部１７ａは、遅延器２４、減算器２５、除算器２６、乗算器２７、サンプルホールド回路２８、立上りゼロクロス検出回路２９と共に、固定値設定器としてデータマスク回路５６〜５８を追加して組み合わせたハードウェアにより構成されている。
【００９９】
前述実施形態で説明したように、位相補正部１７ａは、ゼロクロス前後のＡＤ変換器１６のサンプリング値を線形近似することでゼロクロスタイミングの位相値を算出するが、このゼロクロス前後のＡＤ変換器１６のサンプリング値を取得し位相値を算出する間以外の期間は演算機能が不要となるため、データマスク回路５６〜５８を設けることで減算器２５および除算器２６の演算機能を停止させている。
【０１００】
データマスク回路５６〜５８のそれぞれの構成例を図１３（ｂ）または図１３（ｃ）に示している。データマスク回路５６〜５８は、図１３（ｂ）に示すようにＡＮＤゲート５９によって構成しても良いし、図１３（ｃ）に示すようにＮＯＴゲート６０およびＯＲゲート６１を組み合わせて構成しても良い。
【０１０１】
図１３（ｂ）に示す回路例を適用したとき、立上りゼロクロス検出回路２９の出力がハイのときには入力データをそのまま出力するが、立上りゼロクロス検出回路２９の出力がロウであるときには、データマスク回路５６〜５８の出力を「ロウ」に固定（マスク）できる。
【０１０２】
図１３（ｃ）に示す回路例を適用したとき、立上りゼロクロス検出回路２９の出力がハイのときには入力データをそのまま出力するが、立上りゼロクロス検出回路２９の出力がロウであるときには、データマスク回路５６〜５８の出力を「ハイ」に固定（マスク）できる。
【０１０３】
したがって、図１４のタイミングチャートに示すように、モニタ信号のサンプリング値が負から正になったときには、符号情報が負から正に切換わり、立上りゼロクロス検出回路２９の出力が「ハイ」となるため、データマスク回路５６〜５８は、入力データをマスクすることなく、減算器２５および除算器２６にそれぞれ入力データを与える。
【０１０４】
しかし、それ以外の期間（立上りゼロクロス検出回路２９の出力のロウ期間）では、データマスク回路５６〜５８は入力データをマスクすることになるため、データマスク回路５６〜５８は減算器２５および除算器２６にそれぞれ固定値を与える。
【０１０５】
減算器２５および除算器２６は、それぞれ複数のスイッチング素子を組み合わせて構成され、これらの演算器は多数のスイッチング素子をオンオフ切換えすることで演算処理しているが、演算処理するとスイッチング損失が増加する。
【０１０６】
したがって、減算器２５、除算器２６に固定値が与えられている間は、スイッチング素子をオンオフ切換えすることがなくなるためスイッチング損失も発生しない（図１４の低消費電力期間参照）。これにより、低消費電力期間において、減算器２５および除算器２６が演算処理することがなくなり消費電力を低減できる。
【０１０７】
図１４に示すように、減算器２５および除算器２６は、モニタ信号の一周期に一回演算処理するのみであるため消費電力を低減できる。
（第７実施形態）
図１５および図１６は、本発明の第７実施形態を示すもので、第１実施形態と異なるところは、位相補正部の減算器２５（第１減算器に相当）および除算器２６（第１除算器に相当）が演算停止対象とされており、演算許可／演算停止の切換可能に構成されているところにある。特に、減算器２５および除算器２６が、クロック生成部１８が生成する符号クロックＣＬＫ１のロウ期間（符号情報の負期間）にて演算停止するところを特徴としている。前述実施形態と同一または類似部分については同一符号または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。
【０１０８】
図１５は、図３に代わる位相補正部のブロック構成を概略的に示している。前述実施形態と同様に、位相補正部１７ａにはデータマスク回路５６〜５８が設けられており、これらのデータマスク回路５６〜５８には、クロック生成部１８が生成した符号クロックＣＬＫ１がマスク信号として与えられている。
【０１０９】
図１６のタイミングチャートに示すように、クロック生成部１８が符号クロックＣＬＫ１をハイ出力している間、各データマスク回路５６〜５８は入力データをそのまま減算器２５および除算器２６に与える。しかし、クロック生成部１８が符号クロックＣＬＫ１をロウ出力している間は、各データマスク回路５６〜５８は入力データをマスクして固定値を減算器２５および除算器２６に与える。したがって、減算器２５および除算器２６に固定値が与えられている間、前述実施形態と同様に消費電力を低減できる。
【０１１０】
（第８実施形態）
図１７は、本発明の第８実施形態を示すもので、前述実施形態と異なるところは、第２実施形態で説明した加算器４０（第２加算器に相当）および除算器４１（第２除算器に相当）を演算停止対象とし、第６実施形態または第７実施形態の特徴を適用したところにある。前述実施形態と同一または類似部分については同一または類似の符号を付して説明を省略し、以下、異なる部分について説明を行う。
【０１１１】
図１７は、図９に代わる位相補正部のブロック構成を概略的に示している。この図１７に示すように、位相補正部３７に代わる位相補正部３７ａは、絶対値演算器３８、遅延器３９、加算器４０、除算器４１、乗算器４２と共に、固定値設定器としてデータマスク回路６２〜６４を追加して組み合わせたハードウェアにより構成され、図示しないサンプリングホールド回路を介して位相補正値を出力する。
【０１１２】
データマスク回路６２〜６４は、それぞれ、前述実施形態で説明したデータマスク回路５６〜５８と同様の回路で構成されており、これらのデータマスク回路６２〜６４は、低消費電力制御信号に応じた入力データをマスクし、加算器４０および除算器４１に出力する。
【０１１３】
この「低消費電力制御信号」は、第６実施形態に示したように、立上りゼロクロス検出回路２９の出力であっても良いし、第７実施形態に示したように、クロック生成部１８の符号クロックＣＬＫ１の出力であっても良い。
【０１１４】
すなわち、第６実施形態で説明したように、立上りゼロクロス検出回路２９の立上りゼロクロス検出信号がハイ期間のとき、データマスク回路６２〜６４が入力データをそのまま加算器４０および除算器４１に出力し、ゼロクロス検出信号がロウ期間のとき、データマスク回路６２〜６４が入力データをマスクして固定値を加算器４０および除算器４１に出力する。この場合、前述説明と同様に低消費電力化を図ることができる。
【０１１５】
また、第７実施形態で説明したように、クロック生成部１８の符号クロックＣＬＫ１の出力がハイ期間のとき、データマスク回路６２〜６４が入力データをそのまま加算器４０および除算器４１に出力し、符号クロックＣＬＫ１の出力がロウ期間のとき、データマスク回路６２〜６４が入力データをマスクして固定値を加算器４０および除算器４１に出力する。この場合も同様に低消費電力化を図ることができる。
【０１１６】
（他の実施形態）
本発明は、前記した実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
振動型角速度センサ１０としては、セラミック音叉型、シリコン音叉型、容量式等の何れに適用しても良い。
アップダウンカウンタ３６、４４、４７、５４は、それぞれダウンカウントしてからカウント転換タイミングにてアップカウントを開始する形態を示したが、アップカウントしてからカウント転換タイミングにてダウンカウントを開始する形態に適用しても良い。
【０１１７】
前述実施形態では、位相同期回路１３は全ての構成要素をデジタルブロックにより構成した実施形態を示したが、一部アナログブロックで構成しても良い。例えば、ループフィルタ２１をアナログローパスフィルタにしても良く、ＤＣＯ２２をＶＣＯ(Voltage Controlled Oscillator)としても良い。このような場合、Ｄ／Ａ変換器、Ａ／Ｄ変換器などを別途挿入して構成しても良い。
【０１１８】
第６実施形態、第７実施形態では、減算器２５および除算器２６が演算停止対象として構成され演算許可／演算停止の切換可能に構成された実施形態を示したが、何れか一方のみが切換えできるように構成されていても良く、また、その他の演算器（例えば乗算器２７など）が演算停止機能を備えていても良い。同様に、第８実施形態では、加算器４０および除算器４１が演算許可／演算停止の切換可能に構成されている実施形態を示したが、何れか一方のみで切換えできるように構成されていても良く、また、その他の演算器（例えば乗算器４２など）が演算停止機能を備えていても良い。
【０１１９】
また、特に第１実施形態において、減算器２５、除算器２６、乗算器２７がクロックに同期してデータを保持する構成であるとき、減算器２５、除算器２６、乗算器２７の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止するようにしても良い。
【０１２０】
前述実施形態の特に第２実施形態でも同様に、加算器４０、除算器４１、乗算器４２がクロックに同期してデータを保持する構成であるとき、加算器４０、除算器４１、乗算器４２の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止するようにしても良い。このような場合、演算器の動作クロックによって動作するトランジスタのオンオフ時スイッチング損失を低減でき、演算停止中における消費電力を低減できる。
【符号の説明】
【０１２１】
図面中、１０は振動型角速度センサ（物理量検出センサ）、１１は振動子、１２は信号検出回路（信号検出部）、１３は位相同期回路、１３ａはタイミング生成部、１４はＡＧＣ、１５は角速度検出部、１６はＡＤ変換器、１７、３７は位相補正部、１８はクロック生成部、１９、４３、４５、５３は位相比較部、２０は加算器（加減算部）、２１はループフィルタ（調整出力部）、２２はＤＣＯ（制御発振部）、２３は分周器（分周部）、２４は遅延器（第１遅延器）、２５は減算器（第１減算器）、２６は除算器（第１除算器）、２７は乗算器（第１乗算器）、３６、４４、４７、５４はアップダウンカウンタ、３８は絶対値演算器、３９は遅延器（第２遅延器）、４０は加算器（第２加算器）、４１は除算器（第２除算器）、４２は乗算器（第２乗算器）、４８ａ、４８ｂ、５５ａ、５５ｂはアップカウンタ、５６〜５８、６２〜６４はデータマスク回路（固定値設定器）を示す。
【技術分野】
【０００１】
本発明は、位相同期して所定の周波数信号を出力するデジタル位相同期回路および物理量検出センサに関する。
【背景技術】
【０００２】
一般に、物理量検出センサの処理回路は、アナログ回路をデジタル回路に置き換えると、微細な半導体製造プロセスを用いて製造できるためＩＣチップを小型化できコストを削減できる。また、入力したアナログ信号を早い段階でデジタル信号処理系に変換できればその効果はより大きい。
【０００３】
特許文献１はアナログＰＬＬを採用した技術の一例を示しており、図１８は、この特許文献１の技術を適用したＰＬＬ回路のブロック構成を示している。ＰＬＬ回路１は、波形整形回路２を通じて入力される入力信号に基づいて出力信号を出力するもので、電圧制御発振器（ＶＣＯ）３および発振制御回路４を備えている。
【０００４】
ここで、発振制御回路４は、制御電圧を生成するローパスフィルタ（ＬＰＦ）５と、電圧制御発振器３の発振信号を分周して分周信号を生成する分周器（ＤＩＶ）６と、入力信号と分周信号の位相差に基づいて充電信号または放電信号を出力する位相検出回路（ＰＦＤ）７と、充電信号または放電信号に応じてローパスフィルタ５の制御電圧を増加または減少させるチャージポンプ（ＣＰ）８とを含んで構成されている。このようなブロック構成のアナログ回路の入力信号をＡＤ変換し、アナログ回路をデジタル化すると、位相検出回路の位相比較結果にデジタル離散化による位相誤差が発生するため、正確な位相同期ができないという問題を生じる。この構成で位相誤差をなくすため高精度化しようとすると、サンプリング数を増やして高速サンプリングする必要がある。
【０００５】
また、本願に関連したデジタル位相同期回路は特許文献２〜４にも開示されている。特許文献２記載の技術思想では、入力信号が非周期的な信号であり、非周期的に生じるゼロクロスの度に位相比較、周波数比較を行わなければならず、周波数比較器、ローパスフィルタに加えて、周波数比較器をスイッチによってオンオフ制御を行う回路を備える必要があるため、処理が複雑で回路サイズが大きい。
【０００６】
また、特許文献３記載の技術思想では、デジタル位相同期回路において、時間軸離散的な時間点にのみ振幅値を有する入力信号におけるゼロクロス点を挟む２時間点の入力信号の振幅比を求めてゼロクロスを推定し、時間差に応じた位相量信号を出力している。
【０００７】
しかしながら、この技術思想においても、入力信号はゼロクロス推定で位相を算出するも、比較信号はカウントのみによって位相を算出するため、高精度化のためにはカウントするクロックを高速にする必要があるとともに、ゼロクロス点を推定しカウンタのリセット信号などでち密なタイミングに反映する必要があるためタイミング設計が難しい。また、特許文献４記載の技術思想では、位相同期回路において、ゼロクロス点前後の離散入力信号を用いた数値演算処理により、サンプル点に対するゼロクロス点の位相を算出し、クロックの位相を制御している。しかしながら、簡単な構成で正確な位相同期を行うことができる構成が望まれている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２８１８８８号公報
【特許文献２】特開平１０−１０７６２３号公報
【特許文献３】特開昭５５−１１５７３７号公報
【特許文献４】特開平０６−１１９７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情に鑑みてなされたもので、その目的は、簡単な構成で正確な位相同期を行うことができるデジタル位相同期回路および物理量検出センサを提供することにある。
【課題を解決するための手段】
【００１０】
請求項１記載の発明によれば、次のように作用する。位相補正部はＡＤ変換器のサンプリング値のゼロクロス前後の値を線形近似しゼロクロスタイミングの位相補正値を算出する。他方、クロック生成部はＡＤ変換器のサンプリング値の符号情報に応じて符号クロックを生成し、位相比較部がクロック生成部の符号クロックと分周部の分周クロックとの位相差を算出する。すると、ＡＤ変換器のサンプリング値の符号が切替わるタイミングと分周部の分周クロックのタイミングの位相差を検出できる。
【００１１】
調整出力部には、この位相比較部の位相差を位相補正部の位相補正値で補正した値が与えられるため、調整出力部はこの値に応じた調整量を制御発振部の入力調整値として出力し、制御発振部はこの調整量に応じてＮ逓倍周波数信号を発振出力できる。
【００１２】
したがって、位相比較部、加減算部、調整出力部、制御発振部および分周部によるフィードバックループは、クロック生成部が生成した符号クロックの位相を位相補正部の位相補正値により補正しているため、位相を正確に同期することができ、制御発振部は位相同期した安定的なＮ逓倍周波数信号を発振出力できる。主に位相補正部、位相比較部により位相同期を図っているため、正確な位相同期処理を実現できる。
【００１３】
また、アップダウンカウンタがクロック生成部の符号クロックによるカウント開始タイミングから一方向にカウントを開始し、分周部の分周クロックによるカウント転換タイミングにて逆方向にカウントを逆転し、クロック生成部の符号クロックによるカウント終了タイミングにて得られたカウント値を出力し、このカウント値を位相算出値とする。これにより、符号クロックと分周クロックの位相差を簡単な構成で算出できる。
【００１４】
請求項２記載の発明によれば、アップダウンカウンタが、クロック生成部の符号クロックの立上りタイミングから所定の基準クロックに応じてダウンカウントし、当該ダウンカウントされてから分周部の分周クロックによる立下りタイミングを受け付けると当該立下りタイミングから基準クロックに応じてアップカウントする。そして、位相比較部は、クロック生成部の符号クロックの立上りタイミングにてアップダウンカウンタによるアップカウントを終了し、得られたカウント値を位相算出値として出力する。これにより、符号クロックと分周クロックの位相差を簡単な構成で算出できる。
【００１５】
請求項３記載の発明に示すように、アップダウンカウンタが２つの同じカウンタを組み合わせてダウンカウントおよびアップカウントすると良い。
請求項４記載の発明によれば、位相補正部の第１減算器が遅延サンプリング値ｘ（ｎ−１）（立上りゼロクロス時は負数）を、ＡＤ変換器の現サンプリング値ｘ（ｎ）（立上りゼロクロス時は正数）から減算すると、減算値ｘ（ｎ）−ｘ（ｎ−１）を算出できる。そして、第１除算器がＡＤ変換部の現サンプリング値ｘ（ｎ）を第１減算器の減算値（ｘ（ｎ）−ｘ（ｎ−１））によって除算すると、ｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））を算出できる。この値は、ＡＤ変換部のゼロクロス前後のサンプリング値の振幅比分に相当する値となり、現サンプリングタイミングおよび遅延サンプリングタイミング間の時間に対する現サンプリングタイミングからゼロクロスタイミングの時間の比に対応する。
【００１６】
位相比較部のアップダウンカウンタのダウンカウント増加分はアップカウント減少分となり、逆にダウンカウント減少分はアップカウント増加分となるため、位相比較部で得られた位相差に相当するカウント値はカウントクロックの２倍のカウント値となる。
【００１７】
したがって、第１乗算器が、サンプリング周期に相当するカウントクロックのカウント値を−２倍した値を第１除算器の除算値ｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））と乗算すれば、位相比較部と位相補正部のカウント値増減度をマッチさせた位相値を算出できる。したがって、加減算部が位相比較部によって算出した位相算出値に位相補正部によって算出した位相補正値を加減算して出力することでゼロクロスタイミングに応じた位相値を正確に出力できる。
【００１８】
請求項５記載の発明によれば、位相補正部の第１減算器、第１除算器、第１乗算器は、その少なくとも何れか一つが演算許可／停止の切換機能を有しているため、第１減算器、第１除算器、第１乗算器の少なくとも一つを演算停止でき、演算停止中の消費電力を低減できる。
【００１９】
請求項６記載の発明によれば、固定値設定器は、演算停止対象となる演算器の入力を固定値に設定するため、例えば演算器を構成するトランジスタがオンオフしたときに生じるスイッチング損失を低減でき、演算停止中における消費電力を低減できる。
【００２０】
請求項７記載の発明によれば、第１減算器、第１除算器および第１乗算器がクロックに同期してデータを保持する構成であるとき、第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止すると良い。この場合、例えばクロックによって動作するトランジスタのオンオフ時のスイッチング損失を低減でき、演算停止中における消費電力を低減できる。
【００２１】
請求項８記載の発明によれば、ゼロクロス検出部はＡＤ変換器のサンプリング値がゼロクロスしたタイミングを検出するが、ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて、位相補正部の第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止する期間を設定する。
【００２２】
請求項９記載の発明によれば、クロック生成部の符号クロックを用いて位相補正部の第
１減算器、第１除算器および第１乗算器の何れか少なくとも何れか一つの演算を停止する期間を設定する。
【００２３】
請求項１０記載の発明によれば、位相補正部の第２加算器が、第２遅延器の遅延サンプリング値｜ｘ（ｎ−１）｜（ｘ（ｎ−１）は立上りゼロクロス時に負数）と絶対値演算器の演算値｜ｘ（ｎ）｜（ｘ（ｎ）は立上りゼロクロス時に正数）とを加算し、第２除算器が絶対値演算器の演算値｜ｘ（ｎ）｜を第２加算器の加算値（｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜）によって除算すると｜ｘ（ｎ）｜／（｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜）を算出できる。したがって、請求項４記載の発明と同様に、第２乗算器が、サンプリング周期に相当するカウントクロックのカウント値を−２倍した値を第２除算器の除算値｜ｘ（ｎ）｜／（｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜）と乗算すれば、位相比較部と位相補正部のカウント値増減度をマッチさせた位相値を算出でき、同様にゼロクロスタイミングに応じた位相値を正確に出力できる。
【００２４】
請求項１１記載の発明によれば、位相補正部の第２減算器、第２除算器、第２乗算器は、その少なくとも何れか一つが演算許可／演算停止の切換機能を有しているため、第２減算器、第２除算器、第２乗算器は演算停止することができ、演算停止中の消費電力を低減できる。
【００２５】
請求項１２記載の発明によれば、固定値設定器は、演算停止対象となる演算器の入力を固定値に設定するため、例えば演算器を構成するトランジスタがオンオフしたときに生じるスイッチング損失を低減でき、演算停止中の消費電力を低減できる。
【００２６】
請求項１３記載の発明によれば、第２減算器、第２除算器および第２乗算器がクロックに同期してデータを保持する構成であるとき、第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止すると良い。この場合、例えばクロックによって動作するトランジスタのオンオフ時のスイッチング損失を低減でき、演算停止中の消費電力を低減できる。
【００２７】
請求項１４記載の発明によれば、ゼロクロス検出部はＡＤ変換器のサンプリング値がゼロクロスしたタイミングを検出するが、ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて、位相補正部の第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止する期間を設定する。
【００２８】
請求項１５記載の発明によれば、クロック生成部の符号クロックを用いて位相補正部の第２減算器、第２除算器および第２乗算器の何れか少なくとも何れか一つの演算を停止する期間を設定する。
【００２９】
請求項１６記載の発明のように、ＡＧＣ、信号検出部、請求項１ないし１５の何れかに記載のデジタル位相同期回路を備えた物理量検出センサに適用すると良い。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態における振動型角速度センサの電気的構成を示すブロック図
【図２】位相同期回路のハードウェア構成図
【図３】位相補正部のハードウェア構成図
【図４】位相補正値の説明図
【図５】符号情報と符号クロックとの対応関係を示す図
【図６】位相比較部のハードウェア構成図
【図７】位相比較部の位相比較カウント値の説明図（（ａ）は基準出力、（ｂ）は位相遅れ、（ｃ）は位相進み）
【図８】位相比較部の位相比較カウント値の説明図（（ａ）は基準出力、（ｂ）は周波数高、（ｃ）は周波数低）
【図９】本発明の第２実施形態を示す図３相当図
【図１０】本発明の第３実施形態を示す図６相当図
【図１１】本発明の第４実施形態を示す図６相当図
【図１２】本発明の第５実施形態を示す図６相当図
【図１３】本発明の第６実施形態を示す説明図（（ａ）は図３相当図、（ｂ）（ｃ）はデータマスク回路の構成例）
【図１４】動作を概略的に示すタイミングチャート
【図１５】本発明の第７実施形態を示す図３相当図
【図１６】動作を概略的に示すタイミングチャート
【図１７】本発明の第８実施形態を示す図９相当図
【図１８】従来例を示す図２相当図
【発明を実施するための形態】
【００３１】
（第１実施形態）
以下、本発明の物理量検出センサを振動型角速度センサに適用した第１実施形態について図面を参照しながら説明する。車両内では、舵角、車輪速、加速度の各センサの情報から、各車輪の駆動トルク、ブレーキ力を適切に制御することにより車両のスピンやドリフトを抑制する。したがって、振動型角速度センサ１０は、車両性能を向上させる上で重要なセンサとなる。
【００３２】
図１は、振動型角速度センサの電気的なブロック構成を示している。振動型角速度センサ１０は、特に車両用のヨーレートセンサとして用いられるもので、振動子１１、信号検出回路１２、位相同期回路１３、タイミング生成部１３ａ、ＡＧＣ１４、角速度検出部１５を接続して構成される。振動子１１は、ＡＧＣ１４から駆動信号が与えられることにより基準方向に振動する。この振動した振動子１１に角速度Ωが加わると、基準方向と直交する検出方向にコリオリ力が働く。例えば、質量ｍの物体が角速度ベクトルΩで回転する平面上を速度ベクトルｖで移動すると、その物体に発生するコリオリ力Ｆｃは、
Ｆｃ ＝ ２ｍｖ×Ω（×は外積を示す） …（１）
で表される。信号検出回路１２は、基準方向の振動信号を波形整形する回路を示している。振動子１１には電極が構成されており、信号検出回路１２は、基準方向に振動した振動子１１の電極の容量変化をＣＶ変換回路により電圧値として検出することで基準方向の振動信号（以下モニタ信号）を検出し、フィルタ、アンプなどを通じて出力する。
【００３３】
デジタル位相同期回路（以下、位相同期回路と称す）１３は、所謂デジタルＰＬＬ（Phase Locked Loop）回路であり、入力信号と出力信号との位相差を検出し同期した周波数信号を発振出力する。この位相同期回路１３の詳細構成は後述する。タイミング生成部１３ａは、駆動タイミング信号、サンプリングクロック、カウントクロック等のセンサ回路の動作に要するタイミング信号を生成する。ＡＧＣ(Auto Gain Control)１４は、信号検出回路１２の出力信号振幅を基に、振動子１１の基準方向の振動が所望の振動状態で一定となるように、タイミング生成部１３ａの駆動タイミング信号の振幅を制御した駆動信号を振動子１１に印加する。
【００３４】
角速度検出部１５は、振動子１１に生じたコリオリ力に応じた角速度振動信号について、信号検出回路１２と同等の処理で電圧値として検出し、同期検波回路、ＬＰＦ(Low Pass Filter)を用いて角速度振動成分のみを抽出し、角速度情報（センサ信号）として出力する。
【００３５】
振動子１１には固有振動数が存在し、角速度振動信号を効率良く検出するためには、振動子１１に適切な周波数の駆動信号を印加すると良く、位相同期回路１３を用いて駆動信号を適切な周波数および位相に制御すると良い。
【００３６】
図２は、位相同期回路の電気的構成の概略的なブロック図を示している。本実施形態では、全ての構成要素をデジタルブロックで構成した実施形態を示す。
位相同期回路１３は、ＡＤ変換器１６、位相補正部１７、クロック生成部１８、位相比較部１９、加減算部としての加算器２０、調整出力部としてのループフィルタ２１、制御発振部としてのＤＣＯ（Digital Controlled Oscillator）２２、分周部としての分周器２３を接続して構成されている。この位相同期回路１３は、ＡＤ変換器１６によりモニタ信号をサンプリングしたサンプリング値に応じてＰＬＬ出力クロックをＡＧＣ１４に出力する。
【００３７】
ＡＤ変換器１６は、与えられたサンプリングクロックに応じてモニタ信号をサンプルホールドし、位相補正部１７およびクロック生成部１８の入力デジタル値とする。位相補正部１７は、サンプリング値がゼロクロスする前後のサンプリング値に応じて、ゼロクロスタイミングの位相を補正する位相補正値を出力する。この位相補正部１７の具体構成例を図３に示している。
【００３８】
図３に示すように、位相補正部１７は、遅延器（第１遅延器に相当）２４、減算器（第１減算器に相当）２５、除算器（第１除算器に相当）２６、乗算器（第１乗算器に相当）２７、サンプルホールド回路２８、および立上りゼロクロス検出回路２９を組み合わせたハードウェアにより構成されている。位相補正部１７は、ゼロクロス前後のＡＤ変換器１６のサンプリング値を線形近似することでゼロクロスタイミングの位相値を算出する。
【００３９】
遅延器２４は、ＡＤ変換器１６のサンプリング値ｘ（ｎ）を１サンプリングクロック分遅延し、減算器２５に出力する。減算器２５は、ＡＤ変換器１６の現サンプリング値ｘ（ｎ）から１サンプリングクロック分遅延した遅延サンプリング値ｘ（ｎ−１）を減算（すなわち、ｘ（ｎ）−（−｜ｘ（ｎ−１）｜））し、除算器２６に出力する。
【００４０】
除算器２６は、現サンプリング値ｘ（ｎ）を減算器２５で減算した結果ｘ（ｎ）−ｘ（ｎ−１）で除算し、乗算器２７に出力する。乗算器２７は、定数（サンプリング周期に相当するカウントクロックのカウント値を−２倍した値）に除算器２６の除算値ｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））を乗算し、サンプルホールド回路２８に与える。サンプルホールド回路２８は、乗算器２７の乗算値を立上りゼロクロス検出回路２９で検出されたタイミングでサンプルホールドする。
【００４１】
図４は、位相補正部１７の動作説明図を示している。図４には、例えばモニタ信号のアナログ値の最大周波数（最小周期）を８サンプリング（１桁数サンプリング）する例を示している。なお、サンプリングクロックはカウントクロックに同期するもので、サンプリングクロック周期は、カウントクロック周期の数十〜数百倍の時間に設定されている。
【００４２】
ゼロクロスタイミング前後のサンプリング値を、それぞれｘ（ｎ−１），ｘ（ｎ）とすると、これらのｘ（ｎ−１）とｘ（ｎ）の振幅比は、ｘ（ｎ−１）のＡＤ変換タイミングからゼロクロスするまでの時間Ｔ１と、ゼロクロスタイミングからｘ（ｎ）のＡＤ変換タイミングまでの時間Ｔ２との比とほぼ同一となる。したがって、ＡＤ変換器１６のサンプリング間隔にｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））を乗算することで時間Ｔ２に相当する時間を算出できる。
【００４３】
立上りゼロクロス検出回路２９は、現サンプリング値ｘ（ｎ）が正数で且つ遅延サンプリング値ｘ（ｎ−１）が負数となるタイミングにおいてサンプルホールド回路２８にサンプリングパルスを出力し、サンプルホールド回路２８は、このタイミングでｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））×定数（サンプリング周期に相当するカウントクロックのカウント数×（−２））を取得する。
【００４４】
ここで、（−２）のうち「−１」は図４のサンプリングポイントＡより時間を遡ることを示しており、「２」とはシステムに依存した係数値を示している。この定数は、クロック生成部１８および位相比較部１９のカウントクロックの位相比較カウント値のカウント方式（後述参照）に合わせて設定されている。
【００４５】
さて、位相補正部１７による補正方法を適用すると、サンプリングポイント間を線形近似した場合のゼロクロスタイミングを算出でき、例えば正弦波のゼロクロス付近を線形近似可能な場合に近似して求めることができる。本実施形態では、クロック生成部１８、位相比較部１９、および加算器２０を設けることで、ＡＤ変換器１６のサンプリング数が少なくても正確なゼロクロスタイミングを簡単に導出できるようにしている。以下、図２を参照しながら説明を行う。
【００４６】
クロック生成部１８は、モニタ信号のＡＤ変換器１６のサンプリング値の符号情報を２値化して位相比較部１９に出力するもので、例えば、ＡＤ変換器１６のサンプリング値が０以上の「＋」のときには「Ｈ」レベル、０未満の「−」のときには「Ｌ」レベルを出力する。これにより符号クロックＣＬＫ１が生成される。図５は、ＡＤ変換器１６のサンプリング値の符号情報と符号クロックＣＬＫ１の信号波形の関係を示している。この符号クロックＣＬＫ１の立上りタイミングは離散化に応じた誤差が生じている。
【００４７】
正確な位相比較を行うためには、ＡＤ変換器１６のサンプリング周波数をより高速にする必要がある。高速サンプリングを防ぎながら正確な位相比較を行うため、前述した位相補正部１７が設けられると共に、さらに、後述の位相比較部１９、加算器２０が構成されている。
【００４８】
図２に示すように、位相比較部１９には、符号クロックＣＬＫ１と、ＤＣＯ２２のＰＬＬ出力クロックを分周器２３にて分周した分周クロックＣＬＫ２とが与えられている。ＤＣＯ２２は、符号クロックＣＬＫ１をＮ逓倍したＰＬＬ出力クロックをＮ逓倍周波数信号として発振出力し、分周器２３は、ＰＬＬ出力クロックをＮ分周し分周クロックＣＬＫ２として位相比較部１９に出力する。
【００４９】
図６は、位相比較部１９のハードウェア構成を示している。位相比較部１９は、アップ／ダウン選択回路３０、セレクタ３１、加算器３２、サンプルホールド回路３３、立上りエッジ検出回路３４、および、サンプルホールド回路３５を備える。カウントクロックは、アップ／ダウン選択回路３０、セレクタ３１、サンプルホールド回路３３、および、立上りエッジ検出回路３４に与えられている。
【００５０】
アップ／ダウン選択回路３０は、符号クロックＣＬＫ１および分周クロックＣＬＫ２を入力し、カウントクロックの入力タイミングにおいて選択信号を切替出力する。このアップ／ダウン選択回路３０は、カウントクロックの立上りタイミングにおいて符号クロックＣＬＫ１が立ち上がったか否かを判定し、符号クロックＣＬＫ１の立上りエッジを検出すると、セレクタ３１に「−１」を選択するための選択信号を出力する。
【００５１】
また、アップ／ダウン選択回路３０は、カウントクロックの立上りタイミングにおいて分周クロックＣＬＫ２が立ち下がったか否かを判定し、分周クロックＣＬＫ２の立下りを検出すると、セレクタ３１に「＋１」を選択するための選択信号を出力する。
【００５２】
セレクタ３１は、選択信号に応じて「−１」または「＋１」を出力し、加算器３２はサンプルホールド回路３３にてホールドされた出力値にセレクタ３１の出力値（「−１」または「＋１」）を加算して出力し、サンプルホールド回路３３は、この出力値を次回のカウントクロックの立上りタイミングでサンプリングホールドする。
【００５３】
したがって、アップ／ダウン選択回路３０は、符号クロックＣＬＫ１の変化に応じて所定の一方向（本実施形態の場合、減少方向）にカウントする方向を変化させ、分周クロックＣＬＫ２の変化（カウント転換タイミング）にて一方向とは逆方向（本実施形態の場合、増加方向）にカウントする方向を転換させている。
【００５４】
そして、加算器３２およびサンプルホールド回路３３は、セレクタ３１の増加値（「１」）または減少値（「−１」）をカウントクロックの立上りタイミングにて加算する。すなわち、セレクタ３１、加算器３２およびサンプルホールド回路３３は、アップダウンカウンタ３６として動作するものであり、そのカウント値を位相比較カウント値としてサンプルホールド回路３５に出力する。
【００５５】
立上りエッジ検出回路３４は、符号クロックＣＬＫ１の立上りエッジをカウントクロックの立上りタイミングにて検出し、サンプルホールド回路３５のサンプルタイミングとして出力する。サンプルホールド回路３５は、立上りエッジ検出回路３４が検出した符号クロックＣＬＫ１の立上りエッジのタイミングにて位相比較カウント値をサンプルホールドし位相値として出力する。
【００５６】
図７（ａ）〜図７（ｃ）は、それぞれ、周波数および位相が同期した場合、位相遅れを生じた場合、位相進みが生じた場合の各クロックと位相比較カウント値の関係を示している。また、図８（ａ）〜図８（ｃ）は、それぞれ、周波数および位相が同期した場合、分周クロックＣＬＫ２の周波数が高い場合、分周クロックＣＬＫ２の周波数が低い場合、についての各クロックと位相比較カウント値の関係を示している。
【００５７】
これらの図７（ａ）〜図７（ｃ）、図８（ａ）〜図８（ｃ）に示すように、符号クロックＣＬＫ１が立ち上がると、アップダウンカウンタ３６は、ダウンカウントを開始し、カウントクロックを受け付ける度にダウンカウントする。そして、分周クロックＣＬＫ２の立下りエッジを検出するとカウントを停止し、その後、カウントクロックを受け付ける度にアップカウントし、符号クロックＣＬＫ１が再度立ち上がると、サンプルホールド回路３５が位相比較カウント値を位相値としてサンプルホールド出力し、出力がカウントクリアされる。
【００５８】
したがって、図７（ａ）または図８（ａ）に示すように、符号クロックＣＬＫ１と分周クロックＣＬＫ２とが同一周波数、同一位相となるときには、位相比較カウント値が例えば０を基準出力した時点でサンプルホールド回路３５がサンプルホールドし位相値として出力する。
【００５９】
また、図７（ｂ）に示すように、分周クロックＣＬＫ２の位相が符号クロックＣＬＫ１に比較して遅れた場合には、ダウンカウント数が基準出力よりも多くなり、逆にアップカウント数が基準出力より少なくなり、基準出力より少ない値（例えば負の値）を位相比較カウント値として出力した時点でサンプルホールド回路３５がサンプルホールドし位相値として出力する。
【００６０】
このとき、最終的に得られる位相値は、ダウンカウントの増加数にアップカウントの減少数を加えたカウント数となるため、実際の位相遅れに相当するカウントクロック数の２倍カウントされることになる。図７（ｂ）に示す模式的な例では、分周クロックＣＬＫ２は符号クロックＣＬＫ１に「３」カウント遅れており位相値は「−６」となる。
【００６１】
逆に、図７（ｃ）に示すように、分周クロックＣＬＫ２の位相が符号クロックＣＬＫ１に比較して進む場合には、ダウンカウント数が基準出力よりも少なくなり、逆にアップカウント数が基準出力より多くなるため、位相比較カウント値として基準出力より多い値（例えば正の値）を出力した時点でサンプルホールド回路３５がサンプルホールドし位相値として出力する。
【００６２】
前述と同様に、最終的に得られる位相値は、ダウンカウントの減少数にアップカウントの増加数を加えたカウント数となるため、実際の位相進みに相当するカウントクロック数の２倍カウントされることになる。図７（ｃ）に示す模式的な例では、分周クロックＣＬＫ２は符号クロックＣＬＫ１に「３」カウント進んでおり位相値は「＋６」となる。
【００６３】
同様に、図８（ｂ）に示すように、分周クロックＣＬＫ２の周波数が符号クロックＣＬＫ１に比較して高い場合には、ダウンカウント数が基準出力より少なくなり、逆にアップカウント数が基準出力より多くなるため、位相値として基準出力より多い値（例えば正の値）を出力する。
【００６４】
このとき、出力される位相値は、ダウンカウントの減少数にアップカウントの増加数を加えたカウント数となるため、実際の周波数偏差に相当するカウントクロック数の２倍カウントされることになる。図８（ｂ）に示す模式的な例では、分周クロックＣＬＫ２は符号クロックＣＬＫ１の２倍の周波数となっており、カウントクロック数は「３」カウント進んでおり位相値は「＋６」となる。
【００６５】
さらに、図８（ｃ）に示すように、分周クロックＣＬＫ２の周波数が符号クロックＣＬＫ１に比較して低い場合には、ダウンカウント数が基準出力より多くなり、逆にアップカウント数が基準出力より少なくなるため、位相値として負の値を出力する。
【００６６】
このとき出力される位相値は、ダウンカウントの増加数にアップカウントの減少数を加えたカウント数となるため、実際の周波数偏差に相当するカウントクロック数の２倍カウントされることになる。図８（ｃ）の例では、分周クロックＣＬＫ２は符号クロックＣＬＫ１の１／２の周波数となっており、カウントクロック数は「３」カウント遅れており位相値は「−６」となる。
【００６７】
位相比較部１９の位相比較カウント値がカウントクロックの２倍のカウントをしており、前述した時間Ｔ２に対応した位相補正部１７による位相補正値をカウントクロックに対応づけて２倍のカウントを行っている。したがって、前述では「２」というアップダウンカウントシステムに依存した係数値を採用して構成している。
【００６８】
＜第１実施形態のまとめ＞
位相補正部１７は、ＡＤ変換器１６のサンプリング値のゼロクロス前後の値を線形近似しゼロクロスタイミングの位相補正値を算出し、他方では、クロック生成部１８がＡＤ変換器１６のサンプリング値の符号情報に応じて符号クロックを生成し、位相比較部１９がクロック生成部１８の符号クロックＣＬＫ１と分周器２３の分周クロックＣＬＫ２の位相差を算出する。これにより、ＡＤ変換器１６の入力サンプリング値の符号が切替わるタイミングと分周器２３の分周クロックのタイミングとの位相差を検出できる。
【００６９】
ループフィルタ２１には、この位相比較部１９の位相差を位相補正部１７の位相補正値で補正した値が与えられるため、ループフィルタ２１はこの出力値に応じた調整量をＤＣＯ２２に出力し、ＤＣＯ２２はこの調整量に応じてＮ逓倍周波数信号を発振出力できる。
【００７０】
したがって、位相比較部１９、加算器２０、ループフィルタ２１、ＤＣＯ２２および分周器２３によるフィードバックループは、クロック生成部１８が生成した符号クロックＣＬＫ１の位相を位相補正部１７の位相補正値により補正しているため、位相同期することができ、ＤＣＯ２２は位相同期した安定的なＮ逓倍周波数信号を発振出力できる。したがって、主に位相補正部１７、位相比較部１９を構成して位相同期を図っているため正確な位相同期を実現できる。
【００７１】
アップダウンカウンタ３６は、クロック生成部１８の符号クロックＣＬＫ１によるカウント開始タイミングから一方向にカウントを開始し、分周器２３の分周クロックＣＬＫ２によるカウント転換タイミングにて逆方向にカウントを逆転し、クロック生成部１８の符号クロックＣＬＫ１によるカウント終了タイミングにて得られたカウント値を位相算出値として出力する。これにより、符号クロックＣＬＫ１と分周クロックＣＬＫ２の位相差を簡単な構成で算出できる。
【００７２】
具体的には、アップダウンカウンタ３６が、クロック生成部１８の符号クロックＣＬＫ１の立上りタイミングからカウントクロックに応じてダウンカウントし、アップダウンカウンタ３６は、ダウンカウントされてから分周器２３の分周クロックＣＬＫ２による立下りタイミングを受け付けると当該立下りタイミングからカウントクロックに応じてアップカウントする。そして、位相比較部１９は、クロック生成部１８の符号クロックＣＬＫ１の立上りタイミングにてアップカウンタによるカウントを終了し得られたカウント値を位相算出値として出力する。これにより、符号クロックＣＬＫ１と分周クロックＣＬＫ２の位相差を簡単な構成で算出できる。
【００７３】
位相補正部１７の減算器（加減算器）２５が遅延サンプリング値とＡＤ変換器１６の現サンプリング値とを減算すると、ｘ（ｎ）−ｘ（ｎ−１）を算出できる。そして、除算器２６がＡＤ変換器１６の現サンプリング値を減算器（加減算器）２５の加減算値により除算すると、ｘ（ｎ）／（ｘ（ｎ）−ｘ（ｎ−１））を算出できる。
【００７４】
位相比較部１９のアップダウンカウンタ３６のダウンカウント増加分はアップカウント減少分となり、逆にダウンカウント減少分はアップカウント増加分となるため、位相比較部１９で得られた位相差に相当するカウント値はカウントクロックの２倍のカウント値となる。
【００７５】
したがって、乗算器２７が、サンプリング周期に相当するカウンタクロックのカウント値を−２倍した値を除算器２６の除算値と乗算すれば、位相比較部１９と位相補正部１７のカウント値のカウント値増減度をマッチさせて算出でき、位相比較部１９により算出した位相算出値に位相補正部１７により算出した位相補正値を加算して出力することでゼロクロスタイミングに応じた位相値を正確に出力できる。
【００７６】
以上の作用により、低速サンプリングで離散化による位相誤差が発生しても正確な位相同期が可能となる。また、位相補正精度は、ＡＤ変換器１６の分解能により決定されるため、適切なＡＤ分解能に設定することでカウントクロックの高速化を最低限に抑えることができる。
【００７７】
特許文献２記載の技術思想では、周波数比較器、ローパスフィルタに加えて、周波数比較器をスイッチによってオンオフ制御を行う回路を具備するため、処理が複雑となり回路サイズが大きくなってしまう。本実施形態では、周波数比較器をスイッチでオンオフする回路を設ける必要がなくなり、より簡単で小型化できる。また、高速なクロックが不要となるため、位相補正部１７、位相比較部１９を小型化、低消費電力化することができる。
【００７８】
また、位相補正部１７で算出した位相補正値をち密なタイミング操作（例えば回路のセット、リセット等）ではなく、デジタル値の加算のみで行うことができるため、回路設計が簡単になる。
【００７９】
（第２実施形態）
図９は、本発明の第２実施形態を示すもので、前述実施形態と異なるところは、位相補正部の構成を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００８０】
図９は、位相補正部の変形例を示している。位相補正部３７は、絶対値演算器３８、遅延器（第２遅延器に相当）３９、加算器（第２加算器に相当）４０、除算器（第２除算器に相当）４１、乗算器（第２乗算器に相当）４２などを組み合わせて構成され、図示しないサンプリングホールド回路を介して位相補正値を出力する。ＡＤ変換器１６によるモニタ信号のサンプリング値は、絶対値演算器３８に入力される。
【００８１】
絶対値演算器３８はサンプリング値の絶対値を演算し、遅延器３９、加算器４０、除算器４１に演算値を出力する。遅延器３９は、絶対値演算器３８の演算値を１サンプリングクロック分遅延して加算器４０に出力する。加算器４０は、遅延サンプリング値の絶対値｜ｘ（ｎ−１）｜と現サンプリング値の絶対値｜ｘ（ｎ）｜とを加算し除算器４１に出力する。除算器４１は、現サンプリング値の絶対値｜ｘ（ｎ）｜を加算器４０の加算値｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜で除算し、乗算器４２に出力する。乗算器４２は、除算器４１の除算値｜ｘ（ｎ）｜／（｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜）と定数（サンプリング周期に相当するカウントクロックのカウント値を−２倍した値）を乗算した値を位相補正値として出力する。すると、｜ｘ（ｎ）｜／（｜ｘ（ｎ）｜＋｜ｘ（ｎ−１）｜）×定数（サンプリング周期に相当するカウントクロックのカウント数×（−２））を演算できる。
【００８２】
この場合、クロック生成部１８が出力したゼロクロスタイミング直後の符号クロックＣＬＫ１の立上りタイミング（「Ｌ」→「Ｈ」）でサンプリングして位相補正値として出力すれば、前述実施形態と同様に位相補正部１７の位相補正値を適切に取得できる。
【００８３】
（第３実施形態）
図１０は、本発明の第３実施形態を示すもので、前述実施形態と異なるところは、位相比較部のアップダウンカウンタの構成を変更したところにある。
【００８４】
図１０は、第１実施形態の位相比較部１９に代わる位相比較部４３の電気的構成を示している。図１０に示すアップダウンカウンタ４４は第１実施形態のアップダウンカウンタ３６に代えて構成されている。アップダウンカウンタ４４は、アップ／ダウン選択回路３０からアップカウント、ダウンカウントの選択信号を入力すると、アップカウンタ、ダウンカウンタの機能を切替え、入力するカウントクロックのパルスに応じてアップカウントまたはダウンカウントし、位相比較カウント値としてサンプルホールド回路３５に出力する。
【００８５】
このアップダウンカウンタ４４は、例えばＪＫフリップフロップなどのフリップフロップを連結して構成されている。このように位相比較部４３が構成されていたとしても前述実施形態と同様の作用効果が得られる。
【００８６】
（第４実施形態）
図１１は、本発明の第４実施形態を示すもので、前述実施形態と異なるところは、位相比較部のアップダウンカウンタについて、２つのアップカウンタを組み合わせて構成したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００８７】
図１１は位相比較部４５の電気的構成を示している。位相比較部４５は、前述実施形態のアップ／ダウン選択回路３０に代わるカウンタ選択回路４６を備える。また、アップダウンカウンタ３６または４４に代わるアップダウンカウンタ４７を備える。
【００８８】
カウンタ選択回路４６は、符号クロックＣＬＫ１の立上りエッジを受け付けると有効／無効切替信号（イネーブル信号）として「Ｈ」レベルを出力し、分周クロックＣＬＫ２の立下りエッジを受け付けると有効／無効切替信号（イネーブル信号）として「Ｌ」レベルをアップダウンカウンタ４７に出力するように構成されている。
【００８９】
アップダウンカウンタ４７は、２つのアップカウンタ４８ａおよび４８ｂを備える。アップカウンタ４８ａは、加算器５０ａによりサンプルホールド回路５１ａの出力に「＋１」を加算し、再度サンプルホールド回路５１ａに入力する。このアップカウンタ４８ａは、カウントクロックをクロック端子に入力し、当該カウントクロックのパルスに応じてアップカウントする。
【００９０】
一方のアップカウンタ４８ａのサンプルホールド回路５１ａにはイネーブル端子ＥＮが設けられており、このイネーブル端子ＥＮにはカウンタ選択回路４６が出力する有効／無効切替信号（イネーブル信号）が入力されている。
【００９１】
他方、アップカウンタ４８ｂは、加算器５０ｂによりサンプルホールド回路５１ｂの出力に「＋１」を加算し、再度サンプルホールド回路５１ｂに入力するように構成される。このアップカウンタ４８ｂは、カウントクロックをクロック端子に入力し、当該カウントクロックのパルスに応じてアップカウントする。
【００９２】
他方のアップカウンタ４８ｂのサンプルホールド回路５１ｂにもイネーブル端子ＥＮが設けられており、このイネーブル端子ＥＮにはカウンタ選択回路４６が出力する有効／無効切替信号（イネーブル信号）が反転ゲート４９を介して入力されている。
【００９３】
すなわち、２つのアップカウンタ４８ａおよび４８ｂは、カウンタ選択回路４６が出力する有効／無効切替信号（イネーブル信号）に応じて何れか一方が動作する。これらのアップカウンタ４８ａおよび４８ｂの出力は減算器５２に与えられている。この減算器５２はアップカウンタ４８ｂの出力値からアップカウンタ４８ａの出力値を減算し、位相比較カウント値としてサンプルホールド回路３５に出力する。サンプルホールド回路３５は、立上りエッジ検出回路３４の出力パルスに応じてサンプルホールドし位相値として出力する。
【００９４】
したがって、２つのアップカウンタ４８ａ、４８ｂを切替え、それぞれアップカウンタ、ダウンカウンタとして機能させることで前述実施形態と同様の動作を実現できる。本実施形態のように、位相比較部４５のアップダウンカウンタ４７が２つのアップカウンタ４８ａおよび４８ｂを備えて構成されていたとしても前述実施形態と同様の作用効果が得られる。
【００９５】
（第５実施形態）
図１２は、本発明の第５実施形態を示すもので、前述の第４実施形態と異なるところは、２つのアップカウンタを別構成したところにある。
図１２は、第４実施形態の位相比較部４５に代わる位相比較部５３の電気的構成を示している。図１２に示すアップダウンカウンタ５４は第４実施形態のアップダウンカウンタ４７に代えて構成されている。アップダウンカウンタ５４は、反転ゲート４９および減算器５２と共に、２つのアップカウンタ５５ａおよび５５ｂを備える。すなわち、第４実施形態のアップカウンタ４８ａおよびアップカウンタ４８ｂに代えて、本実施形態では、アップカウンタ５５ａおよび５５ｂを具備する。
【００９６】
アップカウンタ５５ａおよび５５ｂは、それぞれ例えばＪＫフリップフロップなどのフリップフロップを連結して構成されている。位相比較部５３がこのように構成されていても前述実施形態と同様の作用効果が得られる。
【００９７】
（第６実施形態）
図１３（ａ）〜図１３（ｃ）および図１４は、本発明の第６実施形態を示すもので、第１実施形態と異なるところは、位相補正部の減算器２５（第１減算器に相当）および除算器２６（第１除算器に相当）が演算許可／演算停止の切換可能に構成されているところにある。特に、減算器２５および除算器２６が、立上りゼロクロス検出回路２９が検出する立上りゼロクロス検出信号の無効期間（ロウ期間）にて演算停止するところを特徴としている。前述実施形態と同一または類似部分については同一符号または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。
【００９８】
図１３（ａ）は、図３に代わる位相補正部のブロック構成を概略的に示している。この図１３（ａ）に示すように、位相補正部１７に代わる位相補正部１７ａは、遅延器２４、減算器２５、除算器２６、乗算器２７、サンプルホールド回路２８、立上りゼロクロス検出回路２９と共に、固定値設定器としてデータマスク回路５６〜５８を追加して組み合わせたハードウェアにより構成されている。
【００９９】
前述実施形態で説明したように、位相補正部１７ａは、ゼロクロス前後のＡＤ変換器１６のサンプリング値を線形近似することでゼロクロスタイミングの位相値を算出するが、このゼロクロス前後のＡＤ変換器１６のサンプリング値を取得し位相値を算出する間以外の期間は演算機能が不要となるため、データマスク回路５６〜５８を設けることで減算器２５および除算器２６の演算機能を停止させている。
【０１００】
データマスク回路５６〜５８のそれぞれの構成例を図１３（ｂ）または図１３（ｃ）に示している。データマスク回路５６〜５８は、図１３（ｂ）に示すようにＡＮＤゲート５９によって構成しても良いし、図１３（ｃ）に示すようにＮＯＴゲート６０およびＯＲゲート６１を組み合わせて構成しても良い。
【０１０１】
図１３（ｂ）に示す回路例を適用したとき、立上りゼロクロス検出回路２９の出力がハイのときには入力データをそのまま出力するが、立上りゼロクロス検出回路２９の出力がロウであるときには、データマスク回路５６〜５８の出力を「ロウ」に固定（マスク）できる。
【０１０２】
図１３（ｃ）に示す回路例を適用したとき、立上りゼロクロス検出回路２９の出力がハイのときには入力データをそのまま出力するが、立上りゼロクロス検出回路２９の出力がロウであるときには、データマスク回路５６〜５８の出力を「ハイ」に固定（マスク）できる。
【０１０３】
したがって、図１４のタイミングチャートに示すように、モニタ信号のサンプリング値が負から正になったときには、符号情報が負から正に切換わり、立上りゼロクロス検出回路２９の出力が「ハイ」となるため、データマスク回路５６〜５８は、入力データをマスクすることなく、減算器２５および除算器２６にそれぞれ入力データを与える。
【０１０４】
しかし、それ以外の期間（立上りゼロクロス検出回路２９の出力のロウ期間）では、データマスク回路５６〜５８は入力データをマスクすることになるため、データマスク回路５６〜５８は減算器２５および除算器２６にそれぞれ固定値を与える。
【０１０５】
減算器２５および除算器２６は、それぞれ複数のスイッチング素子を組み合わせて構成され、これらの演算器は多数のスイッチング素子をオンオフ切換えすることで演算処理しているが、演算処理するとスイッチング損失が増加する。
【０１０６】
したがって、減算器２５、除算器２６に固定値が与えられている間は、スイッチング素子をオンオフ切換えすることがなくなるためスイッチング損失も発生しない（図１４の低消費電力期間参照）。これにより、低消費電力期間において、減算器２５および除算器２６が演算処理することがなくなり消費電力を低減できる。
【０１０７】
図１４に示すように、減算器２５および除算器２６は、モニタ信号の一周期に一回演算処理するのみであるため消費電力を低減できる。
（第７実施形態）
図１５および図１６は、本発明の第７実施形態を示すもので、第１実施形態と異なるところは、位相補正部の減算器２５（第１減算器に相当）および除算器２６（第１除算器に相当）が演算停止対象とされており、演算許可／演算停止の切換可能に構成されているところにある。特に、減算器２５および除算器２６が、クロック生成部１８が生成する符号クロックＣＬＫ１のロウ期間（符号情報の負期間）にて演算停止するところを特徴としている。前述実施形態と同一または類似部分については同一符号または類似符号を付して説明を省略し、以下、異なる部分について説明を行う。
【０１０８】
図１５は、図３に代わる位相補正部のブロック構成を概略的に示している。前述実施形態と同様に、位相補正部１７ａにはデータマスク回路５６〜５８が設けられており、これらのデータマスク回路５６〜５８には、クロック生成部１８が生成した符号クロックＣＬＫ１がマスク信号として与えられている。
【０１０９】
図１６のタイミングチャートに示すように、クロック生成部１８が符号クロックＣＬＫ１をハイ出力している間、各データマスク回路５６〜５８は入力データをそのまま減算器２５および除算器２６に与える。しかし、クロック生成部１８が符号クロックＣＬＫ１をロウ出力している間は、各データマスク回路５６〜５８は入力データをマスクして固定値を減算器２５および除算器２６に与える。したがって、減算器２５および除算器２６に固定値が与えられている間、前述実施形態と同様に消費電力を低減できる。
【０１１０】
（第８実施形態）
図１７は、本発明の第８実施形態を示すもので、前述実施形態と異なるところは、第２実施形態で説明した加算器４０（第２加算器に相当）および除算器４１（第２除算器に相当）を演算停止対象とし、第６実施形態または第７実施形態の特徴を適用したところにある。前述実施形態と同一または類似部分については同一または類似の符号を付して説明を省略し、以下、異なる部分について説明を行う。
【０１１１】
図１７は、図９に代わる位相補正部のブロック構成を概略的に示している。この図１７に示すように、位相補正部３７に代わる位相補正部３７ａは、絶対値演算器３８、遅延器３９、加算器４０、除算器４１、乗算器４２と共に、固定値設定器としてデータマスク回路６２〜６４を追加して組み合わせたハードウェアにより構成され、図示しないサンプリングホールド回路を介して位相補正値を出力する。
【０１１２】
データマスク回路６２〜６４は、それぞれ、前述実施形態で説明したデータマスク回路５６〜５８と同様の回路で構成されており、これらのデータマスク回路６２〜６４は、低消費電力制御信号に応じた入力データをマスクし、加算器４０および除算器４１に出力する。
【０１１３】
この「低消費電力制御信号」は、第６実施形態に示したように、立上りゼロクロス検出回路２９の出力であっても良いし、第７実施形態に示したように、クロック生成部１８の符号クロックＣＬＫ１の出力であっても良い。
【０１１４】
すなわち、第６実施形態で説明したように、立上りゼロクロス検出回路２９の立上りゼロクロス検出信号がハイ期間のとき、データマスク回路６２〜６４が入力データをそのまま加算器４０および除算器４１に出力し、ゼロクロス検出信号がロウ期間のとき、データマスク回路６２〜６４が入力データをマスクして固定値を加算器４０および除算器４１に出力する。この場合、前述説明と同様に低消費電力化を図ることができる。
【０１１５】
また、第７実施形態で説明したように、クロック生成部１８の符号クロックＣＬＫ１の出力がハイ期間のとき、データマスク回路６２〜６４が入力データをそのまま加算器４０および除算器４１に出力し、符号クロックＣＬＫ１の出力がロウ期間のとき、データマスク回路６２〜６４が入力データをマスクして固定値を加算器４０および除算器４１に出力する。この場合も同様に低消費電力化を図ることができる。
【０１１６】
（他の実施形態）
本発明は、前記した実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
振動型角速度センサ１０としては、セラミック音叉型、シリコン音叉型、容量式等の何れに適用しても良い。
アップダウンカウンタ３６、４４、４７、５４は、それぞれダウンカウントしてからカウント転換タイミングにてアップカウントを開始する形態を示したが、アップカウントしてからカウント転換タイミングにてダウンカウントを開始する形態に適用しても良い。
【０１１７】
前述実施形態では、位相同期回路１３は全ての構成要素をデジタルブロックにより構成した実施形態を示したが、一部アナログブロックで構成しても良い。例えば、ループフィルタ２１をアナログローパスフィルタにしても良く、ＤＣＯ２２をＶＣＯ(Voltage Controlled Oscillator)としても良い。このような場合、Ｄ／Ａ変換器、Ａ／Ｄ変換器などを別途挿入して構成しても良い。
【０１１８】
第６実施形態、第７実施形態では、減算器２５および除算器２６が演算停止対象として構成され演算許可／演算停止の切換可能に構成された実施形態を示したが、何れか一方のみが切換えできるように構成されていても良く、また、その他の演算器（例えば乗算器２７など）が演算停止機能を備えていても良い。同様に、第８実施形態では、加算器４０および除算器４１が演算許可／演算停止の切換可能に構成されている実施形態を示したが、何れか一方のみで切換えできるように構成されていても良く、また、その他の演算器（例えば乗算器４２など）が演算停止機能を備えていても良い。
【０１１９】
また、特に第１実施形態において、減算器２５、除算器２６、乗算器２７がクロックに同期してデータを保持する構成であるとき、減算器２５、除算器２６、乗算器２７の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止するようにしても良い。
【０１２０】
前述実施形態の特に第２実施形態でも同様に、加算器４０、除算器４１、乗算器４２がクロックに同期してデータを保持する構成であるとき、加算器４０、除算器４１、乗算器４２の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止するようにしても良い。このような場合、演算器の動作クロックによって動作するトランジスタのオンオフ時スイッチング損失を低減でき、演算停止中における消費電力を低減できる。
【符号の説明】
【０１２１】
図面中、１０は振動型角速度センサ（物理量検出センサ）、１１は振動子、１２は信号検出回路（信号検出部）、１３は位相同期回路、１３ａはタイミング生成部、１４はＡＧＣ、１５は角速度検出部、１６はＡＤ変換器、１７、３７は位相補正部、１８はクロック生成部、１９、４３、４５、５３は位相比較部、２０は加算器（加減算部）、２１はループフィルタ（調整出力部）、２２はＤＣＯ（制御発振部）、２３は分周器（分周部）、２４は遅延器（第１遅延器）、２５は減算器（第１減算器）、２６は除算器（第１除算器）、２７は乗算器（第１乗算器）、３６、４４、４７、５４はアップダウンカウンタ、３８は絶対値演算器、３９は遅延器（第２遅延器）、４０は加算器（第２加算器）、４１は除算器（第２除算器）、４２は乗算器（第２乗算器）、４８ａ、４８ｂ、５５ａ、５５ｂはアップカウンタ、５６〜５８、６２〜６４はデータマスク回路（固定値設定器）を示す。
【特許請求の範囲】
【請求項１】
入力調整値に応じて調整したＮ逓倍周波数信号を発振出力する制御発振部と、
前記制御発振部のＮ逓倍周波数信号をＮ分周した分周クロックを出力する分周部と、
ＡＤ変換器のサンプリング値のゼロクロス前後のデジタル値を線形近似しゼロクロスタイミングの位相補正値を算出する位相補正部と、
前記ＡＤ変換器のサンプリング値の符号情報に応じて符号クロックを生成するクロック生成部と、
前記クロック生成部の符号クロックと前記分周部の分周クロックとの位相差を算出する位相比較部と、
前記位相比較部の位相算出値に前記位相補正部の位相補正値を加減算する加減算部と、
前記加減算部の出力値に応じた調整量を前記制御発振部の入力調整値として出力する調整出力部と、を備え、
前記位相比較部は、
前記クロック生成部の符号クロックによるカウント開始タイミングから一方向にカウントクロックによるカウントを開始し、前記分周部の分周クロックによるカウント転換タイミングにて前記一方向とは逆方向にカウントクロックによるカウントを逆転し、前記クロック生成部の符号クロックによるカウント終了タイミングまでカウントするアップダウンカウンタを備え、
前記クロック生成部の符号クロックと前記分周部の分周クロックの位相差を算出するときには、前記アップダウンカウンタによってカウント終了タイミングで得られたカウント値を前記位相算出値として出力することを特徴とするデジタル位相同期回路。
【請求項２】
前記位相比較部は、
前記クロック生成部の符号クロックと前記分周部の分周クロックとの周波数および位相が互いに同一となるときのカウント値を基準出力する構成であり、
前記アップダウンカウンタは、前記クロック生成部の符号クロックの立上りタイミングから所定のカウントクロックに応じてダウンカウントし、当該ダウンカウントされてから前記分周部の分周クロックによる立下りタイミングを受け付けると当該立下りタイミングから前記カウントクロックに応じてアップカウントすることを特徴とする請求項１記載のデジタル位相同期回路。
【請求項３】
前記アップダウンカウンタは、２つの同じカウンタを組み合わせてカウントすることを特徴とする請求項１または２記載のデジタル位相同期回路。
【請求項４】
前記位相補正部は、
アナログ値をサンプリングした前記ＡＤ変換器のサンプリング値を１サンプリングクロック分遅延させる第１遅延器と、
前記第１遅延部の遅延サンプリング値を前記ＡＤ変換器の現サンプリング値から減算する第１減算器と、
前記ＡＤ変換部の現サンプリング値を前記第１減算器の減算値により除算する第１除算器と、
前記ＡＤ変換器のサンプリング周期に相当する前記カウントクロックのカウント値を−２倍した定数値を前記第１除算部の除算値と乗算する第１乗算器とを備えたことを特徴とする請求項１ないし３の何れかに記載のデジタル位相同期回路。
【請求項５】
前記位相補正部の第１減算器、第１除算器および第１乗算器は、その少なくとも何れか一つが演算許可／演算停止の切換機能を有することを特徴とする請求項４記載のデジタル位相同期回路。
【請求項６】
前記位相補正部の第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止するときに、演算停止対象となる演算器の入力を固定値に設定する固定値設定器を備えたことを特徴とする請求項５記載のデジタル位相同期回路。
【請求項７】
前記位相補正部の第１減算器、第１除算器および第１乗算器がクロックに同期してデータを保持する構成であるときには、
前記第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止することを特徴とする請求項５または６記載のデジタル位相同期回路。
【請求項８】
ＡＤ変換器のサンプリング値がゼロクロスしたタイミングを検出するゼロクロス検出部を備え、
前記ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて前記位相補正部の第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項５ないし７の何れかに記載のデジタル位相同期回路。
【請求項９】
前記クロック生成部の符号クロックを用いて前記位相補正部の第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項５ないし７の何れかに記載のデジタル位相同期回路。
【請求項１０】
前記位相補正部は、
アナログ値をサンプリングした前記ＡＤ変換器のサンプリング値の絶対値を演算する絶対値演算器と、
前記絶対値演算器の演算値を１サンプリングクロック分遅延させる第２遅延器と、
前記第２遅延器の遅延サンプリング値と前記絶対値演算器の演算値とを加算する第２加算器と、
前記絶対値演算器の演算値を前記第２加算器の加算値により除算する第２除算器と、
前記ＡＤ変換器のサンプリング周期に相当する前記カウントクロックのカウント値を−２倍した定数値を前記第２除算部の除算値と乗算する第２乗算器とを備えたことを特徴とする請求項１ないし３の何れかに記載のデジタル位相同期回路。
【請求項１１】
前記位相補正部の第２減算器、第２除算器、第２乗算器は、その少なくとも何れか一つが演算許可／演算停止の切換機能を有することを特徴とする請求項１０記載のデジタル位相同期回路。
【請求項１２】
前記位相補正部の第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止するときに、演算停止対象となる演算器の入力を固定値に設定する固定値設定器を備えたことを特徴とする請求項１１記載のデジタル位相同期回路。
【請求項１３】
前記位相補正部の第２減算器、第２除算器および第２乗算器がクロックに同期してデータを保持するデータ保持回路であるときには、
前記第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の入力クロックを停止することを特徴とする請求項１１または１２記載のデジタル位相同期回路。
【請求項１４】
ＡＤ変換器のサンプリング値がゼロクロスしたタイミングを検出するゼロクロス検出部を備え、
前記ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて前記位相補正部の第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項１１ないし１３の何れかに記載のデジタル位相同期回路。
【請求項１５】
前記クロック生成部の符号クロックを用いて前記位相補正部の第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項１１ないし１３の何れかに記載のデジタル位相同期回路。
【請求項１６】
駆動信号が与えられることにより基準方向に振動する振動子を備え当該振動子に与えられる物理量に応じてセンサ信号を出力する角速度検出部を具備する物理量検出センサであって、
入力信号の振幅を一定となるように制御し前記振動子に駆動信号を印加するＡＧＣと、
前記基準方向の振動信号を検出する信号検出部と、
前記信号検出部の検出信号を入力しこの入力信号を位相同期して前記駆動信号出力部の入力信号として出力する請求項１ないし１５の何れかに記載のデジタル位相同期回路と、を備えたことを特徴とする物理量検出センサ。
【請求項１】
入力調整値に応じて調整したＮ逓倍周波数信号を発振出力する制御発振部と、
前記制御発振部のＮ逓倍周波数信号をＮ分周した分周クロックを出力する分周部と、
ＡＤ変換器のサンプリング値のゼロクロス前後のデジタル値を線形近似しゼロクロスタイミングの位相補正値を算出する位相補正部と、
前記ＡＤ変換器のサンプリング値の符号情報に応じて符号クロックを生成するクロック生成部と、
前記クロック生成部の符号クロックと前記分周部の分周クロックとの位相差を算出する位相比較部と、
前記位相比較部の位相算出値に前記位相補正部の位相補正値を加減算する加減算部と、
前記加減算部の出力値に応じた調整量を前記制御発振部の入力調整値として出力する調整出力部と、を備え、
前記位相比較部は、
前記クロック生成部の符号クロックによるカウント開始タイミングから一方向にカウントクロックによるカウントを開始し、前記分周部の分周クロックによるカウント転換タイミングにて前記一方向とは逆方向にカウントクロックによるカウントを逆転し、前記クロック生成部の符号クロックによるカウント終了タイミングまでカウントするアップダウンカウンタを備え、
前記クロック生成部の符号クロックと前記分周部の分周クロックの位相差を算出するときには、前記アップダウンカウンタによってカウント終了タイミングで得られたカウント値を前記位相算出値として出力することを特徴とするデジタル位相同期回路。
【請求項２】
前記位相比較部は、
前記クロック生成部の符号クロックと前記分周部の分周クロックとの周波数および位相が互いに同一となるときのカウント値を基準出力する構成であり、
前記アップダウンカウンタは、前記クロック生成部の符号クロックの立上りタイミングから所定のカウントクロックに応じてダウンカウントし、当該ダウンカウントされてから前記分周部の分周クロックによる立下りタイミングを受け付けると当該立下りタイミングから前記カウントクロックに応じてアップカウントすることを特徴とする請求項１記載のデジタル位相同期回路。
【請求項３】
前記アップダウンカウンタは、２つの同じカウンタを組み合わせてカウントすることを特徴とする請求項１または２記載のデジタル位相同期回路。
【請求項４】
前記位相補正部は、
アナログ値をサンプリングした前記ＡＤ変換器のサンプリング値を１サンプリングクロック分遅延させる第１遅延器と、
前記第１遅延部の遅延サンプリング値を前記ＡＤ変換器の現サンプリング値から減算する第１減算器と、
前記ＡＤ変換部の現サンプリング値を前記第１減算器の減算値により除算する第１除算器と、
前記ＡＤ変換器のサンプリング周期に相当する前記カウントクロックのカウント値を−２倍した定数値を前記第１除算部の除算値と乗算する第１乗算器とを備えたことを特徴とする請求項１ないし３の何れかに記載のデジタル位相同期回路。
【請求項５】
前記位相補正部の第１減算器、第１除算器および第１乗算器は、その少なくとも何れか一つが演算許可／演算停止の切換機能を有することを特徴とする請求項４記載のデジタル位相同期回路。
【請求項６】
前記位相補正部の第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止するときに、演算停止対象となる演算器の入力を固定値に設定する固定値設定器を備えたことを特徴とする請求項５記載のデジタル位相同期回路。
【請求項７】
前記位相補正部の第１減算器、第１除算器および第１乗算器がクロックに同期してデータを保持する構成であるときには、
前記第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の動作クロックを停止することを特徴とする請求項５または６記載のデジタル位相同期回路。
【請求項８】
ＡＤ変換器のサンプリング値がゼロクロスしたタイミングを検出するゼロクロス検出部を備え、
前記ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて前記位相補正部の第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項５ないし７の何れかに記載のデジタル位相同期回路。
【請求項９】
前記クロック生成部の符号クロックを用いて前記位相補正部の第１減算器、第１除算器および第１乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項５ないし７の何れかに記載のデジタル位相同期回路。
【請求項１０】
前記位相補正部は、
アナログ値をサンプリングした前記ＡＤ変換器のサンプリング値の絶対値を演算する絶対値演算器と、
前記絶対値演算器の演算値を１サンプリングクロック分遅延させる第２遅延器と、
前記第２遅延器の遅延サンプリング値と前記絶対値演算器の演算値とを加算する第２加算器と、
前記絶対値演算器の演算値を前記第２加算器の加算値により除算する第２除算器と、
前記ＡＤ変換器のサンプリング周期に相当する前記カウントクロックのカウント値を−２倍した定数値を前記第２除算部の除算値と乗算する第２乗算器とを備えたことを特徴とする請求項１ないし３の何れかに記載のデジタル位相同期回路。
【請求項１１】
前記位相補正部の第２減算器、第２除算器、第２乗算器は、その少なくとも何れか一つが演算許可／演算停止の切換機能を有することを特徴とする請求項１０記載のデジタル位相同期回路。
【請求項１２】
前記位相補正部の第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止するときに、演算停止対象となる演算器の入力を固定値に設定する固定値設定器を備えたことを特徴とする請求項１１記載のデジタル位相同期回路。
【請求項１３】
前記位相補正部の第２減算器、第２除算器および第２乗算器がクロックに同期してデータを保持するデータ保持回路であるときには、
前記第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止する間、演算停止対象となる演算器の入力クロックを停止することを特徴とする請求項１１または１２記載のデジタル位相同期回路。
【請求項１４】
ＡＤ変換器のサンプリング値がゼロクロスしたタイミングを検出するゼロクロス検出部を備え、
前記ゼロクロス検出部により検出されたゼロクロスタイミングの信号を用いて前記位相補正部の第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項１１ないし１３の何れかに記載のデジタル位相同期回路。
【請求項１５】
前記クロック生成部の符号クロックを用いて前記位相補正部の第２減算器、第２除算器および第２乗算器の少なくとも何れか一つの演算を停止する期間を設定することを特徴とする請求項１１ないし１３の何れかに記載のデジタル位相同期回路。
【請求項１６】
駆動信号が与えられることにより基準方向に振動する振動子を備え当該振動子に与えられる物理量に応じてセンサ信号を出力する角速度検出部を具備する物理量検出センサであって、
入力信号の振幅を一定となるように制御し前記振動子に駆動信号を印加するＡＧＣと、
前記基準方向の振動信号を検出する信号検出部と、
前記信号検出部の検出信号を入力しこの入力信号を位相同期して前記駆動信号出力部の入力信号として出力する請求項１ないし１５の何れかに記載のデジタル位相同期回路と、を備えたことを特徴とする物理量検出センサ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−２１７１２１（Ｐ２０１２−２１７１２１Ａ）
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願番号】特願２０１１−１８２６４０（Ｐ２０１１−１８２６４０）
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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