デジタル位相周波数検出器、それを含むデジタル位相固定ループ、及びデジタル位相周波数検出方法
【課題】デジタル位相周波数検出器、それを含むデジタル位相固定ループ、及びデジタル位相周波数検出方法を提供すること。
【解決手段】デジタル位相周波数検出器は検出部、位相比較部及びリセット部を含む。検出部は基準信号及びフィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する。リセット部は基準エッジ信号及びフィードバックエッジ信号に基づいてリセット信号を発生する。位相比較部は基準エッジ信号及びフィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生し、第１フリップフロップ、第２フリップフロップ、及びラッチブロックを含む。第１フリップフロップは基準エッジ信号を受信するデータ入力端及びフィードバックエッジ信号を受信するクロック入力端を具備し、第２フリップフロップはフィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備する。
【解決手段】デジタル位相周波数検出器は検出部、位相比較部及びリセット部を含む。検出部は基準信号及びフィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する。リセット部は基準エッジ信号及びフィードバックエッジ信号に基づいてリセット信号を発生する。位相比較部は基準エッジ信号及びフィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生し、第１フリップフロップ、第２フリップフロップ、及びラッチブロックを含む。第１フリップフロップは基準エッジ信号を受信するデータ入力端及びフィードバックエッジ信号を受信するクロック入力端を具備し、第２フリップフロップはフィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相周波数検出器に係り、より詳細にはデジタル位相周波数検出器、このデジタル位相周波数検出器を含むデジタル位相固定ループ及びデジタル位相周波数検出方法に関する。
【背景技術】
【０００２】
位相固定ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ；ＰＬＬ）は固定された位相及び周波数を有する出力信号を得るために使用される。従来、アナログ回路で具現されたアナログ位相固定ループが使用されてきたが、半導体技術の発達によってトランジスタの速度が増加し、供給電圧が低下したことから、アナログ位相固定ループでは外部ノイズに敏感で精密度が落ちるという問題があった。従って、最近では外部ノイズに敏感でなく精密度が確保できるデジタル回路で具現されたデジタル位相固定ループが使用されている。デジタル位相固定ループは入力信号と出力信号の位相及び周波数差を検出するデジタル位相周波数検出器（ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ；ＰＦＤ）を含み、このデジタル位相周波数検出器の性能によってデジタル位相固定ループの性能を決定することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１５４２７０号公報
【特許文献２】米国特許７，７２８，６７５号明細書
【特許文献３】米国特許出願公開２００８／０１３６５３５号明細書
【特許文献４】米国特許７，５９５，６９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、小型化及び高速化に適合し、基準信号とフィードバック入力信号との間の位相及び周波数差を精密に検出できるデジタル位相周波数検出器を提供することにある。
【０００５】
本発明の他の目的は、小型化及び高速化に適合し、基準信号とフィードバック入力信号の間の位相及び周波数差を精密に検出できるデジタル位相周波数検出方法を提供することにある。
本発明のまた他の目的は前記デジタル位相周波数検出器を含み、出力信号の固定時間を減少させることのできるデジタル位相固定ループを提供することにある。
【課題を解決するための手段】
【０００６】
前記一目的を達成するために、本発明の一実施形態に係るデジタル位相周波数検出器は検出部、位相比較部、及びリセット部を含む。前記検出部は基準信号及びフィードバック入力信号のエッジを検出して、基準エッジ信号及びフィードバックエッジ信号を発生する。前記リセット部は前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記検出部を初期化させるリセット信号を発生する。前記位相比較部は、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生する。前記位相比較部は第１フリップフロップ、第２フリップフロップ及びラッチブロックを含む。前記第１フリップフロップは前記基準エッジ信号を受信するデータ入力端及び前記フィードバックエッジ信号を受信するクロック入力端を具備し、第１比較信号を出力する。前記第２フリップフロップは前記フィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備し、第２比較信号を出力する。前記ラッチブロックは前記第１比較信号及び前記第２比較信号をラッチして前記第１位相比較信号及び前記第２位相比較信号を発生する。
【０００７】
一実施形態において、前記第１位相比較信号及び前記第２位相比較信号は互いに相補的に活性化し、前記第１位相比較信号は前記フィードバック入力信号の位相が前記基準信号の位相より遅れる場合に活性化し、前記第２位相比較信号は前記フィードバック入力信号の位相が前記基準信号の位相より進む場合に活性化することができる。
【０００８】
前記第１位相比較信号は前記フィードバックエッジ信号が活性化する時点に前記基準エッジ信号の論理レベルに対応するように同期化し、前記第２位相比較信号は前記基準エッジ信号が活性化する時点での前記フィードバックエッジ信号の論理レベルに対応するように同期化できる。前記リセット信号は前記基準エッジ信号及び前記フィードバックエッジ信号が、全部活性化した場合に活性化し、前記基準エッジ信号及び前記フィードバックエッジ信号は前記リセット信号が活性化した場合に非活性化することができる。
【０００９】
前記検出部は第３フリップフロップ及び第４フリップフロップを含むことができる。前記第３フリップフロップは前記基準信号の上昇エッジ及び下降エッジのうちの１つに応答して活性化し、前記リセット信号に応答して非活性化される前記基準エッジ信号を発生することができる。前記第４フリップフロップは前記フィードバック入力信号の上昇エッジ及び下降エッジのうちの１つに応答して活性化し、前記リセット信号に応答して非活性化される前記フィードバックエッジ信号を発生することができる。
【００１０】
前記リセット部は少なくとも１つの論理素子を含むことができる。前記少なくとも１つの論理素子は前記基準エッジ信号、前記フィードバックエッジ信号、及び検出イネイブル信号に対して論理演算を実行して前記リセット信号を発生することができる。
【００１１】
一実施形態において、前記デジタル位相周波数検出器は、同期化部をさらに含むことができる。前記同期化部は前記基準信号及び前記フィードバック入力信号のうちの１つに基づいて前記第１位相比較信号及び前記第２位相比較信号を同期化して、第１位相比較出力信号及び第２位相比較出力信号を発生することができる。
【００１２】
前記同期化部は第３フリップフロップ及び第４フリップフロップを含むことができる。前記第３フリップフロップは前記基準信号及び前記フィードバック入力信号のうちの１つを受信するクロック入力端及び前記第１位相比較信号を受信するデータ入力端を具備し、前記第１位相比較出力信号を出力することができる。前記第４フリップフロップは前記基準信号及び前記フィードバック入力信号のうちの１つを受信するクロック入力端及び前記第２位相比較信号を受信するデータ入力端を具備し、前記第２位相比較出力信号を出力 することができる。
【００１３】
前記一目的を達成するために、本発明の他の実施形態に係るデジタル位相周波数検出器は基準信号生成部、位相比較信号生成部及び利得調節部を含む。前記基準信号生成部は入力信号に基づいてリード基準信号、基準信号及びラグ基準信号を発生する。前記位相比較信号生成部は前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生し、前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生する。前記利得調節部は前記リード基準信号、前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記基準信号と前記フィードバック入力信号の位相差が予め決まっていた位相差より大きいか否かを示す高利得信号を発生する。
【００１４】
前記リード基準信号は前記基準信号と同じ波形を有し、前記基準信号より進んだ位相を有し、前記ラグ基準信号は前記基準信号と同じ波形を有し、前記基準信号より遅れた位相を有することができる。前記高利得信号は前記フィードバック入力信号の位相が前記リード基準信号の位相より進んだり、または、前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れる場合に活性化することができる。
【００１５】
前記利得調節部は、リード検出部、ラグ検出部及び高利得信号生成部を含むことができる。前記リード検出部は、前記リード基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記リード基準信号の位相より進んでいるのかどうかを示すハイリード信号を発生できる。前記ラグ検出部は前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れているのかどうかを示すハイラグ信号を発生することができる。前記高利得信号生成部は前記ハイリード信号及び前記ハイラグ信号に基づいて前記高利得信号を発生できる。
【００１６】
前記リード検出部はリード検出ブロック、論理演算ブロック及びリード出力ブロックを含むことができる。前記リード検出ブロックは前記リード基準信号のエッジを検出してリードエッジ信号を発生することができる。前記論理演算ブロックは前記リードエッジ信号、前記基準エッジ信号及び前記フィードバックエッジ信号に対し論理演算を実行してリード信号を発生することができる。前記リード出力ブロックは前記リードエッジ信号に基づいて前記リード信号を同期化して前記ハイリード信号を発生することができる。
【００１７】
前記ラグ検出部は、ラグ検出ブロック、論理演算ブロック及びラグ出力ブロックを含むことができる。前記ラグ検出ブロックは前記ラグ基準信号のエッジを検出してラグエッジ信号を発生することができる。前記論理演算ブロックは前記ラグエッジ信号、前記基準エッジ信号及び前記フィードバックエッジ信号に対し論理演算を実行してラグ信号を発生することができる。前記ラグ出力ブロックは前記ラグエッジ信号に基づいて前記ラグ信号を同期化して前記ハイラグ信号を発生することができる。
【００１８】
前記利得調節部は利得同期化部をさらに含むことができる。前記利得同期化部は前記基準信号及び前記フィードバック入力信号のうちの１つに基づいて前記高利得信号を同期化して高利得出力信号を発生することができる。
【００１９】
一実施形態において、前記リード基準信号は第１〜第ｎ（ただ、ｎは２以上の自然数）リード基準信号を含み、前記ラグ基準信号は第１〜第ｎラグ基準信号を含むことができる。前記第１〜第ｎリード基準信号は、ｎが増加するほど前記基準信号より、予め設定された値だけ進んだ位相を各々有することができる。前記第１〜第ｎラグ基準信号はｎが増加するほど前記基準信号より前記予め設定された値だけ遅れた位相を各々有することができる。
【００２０】
前記利得調節部は第１〜第ｎリード検出部、第１〜第ｎラグ検出部及び第１〜第ｎ高利得信号生成部を含むことができる。前記第１〜第ｎリード検出部は、前記第１〜第ｎリード基準信号のうちの１つ、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号が前記第１〜第ｎリード基準信号のうち、対応するリード基準信号より進んだ位相を有するか否かを示す第１〜第ｎハイリード信号を各々発生することができる。前記第１〜第ｎラグ検出部は前記第１〜第ｎラグ基準信号のうちの１つ、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号が、前記第１〜第ｎラグ基準信号のうち、対応するラグ基準信号より遅れた位相を有するか否かを示す第１〜第ｎハイラグ信号を各々発生することができる。前記第１〜第ｎ高利得信号生成部は前記第１〜第ｎハイリード 信号のうちの１つ及び対応する前記第１〜第ｎハイラグ信号のうちの１つに基づいて第１〜第ｎ高利得信号を各々発生することができる。
【００２１】
前記位相比較信号生成部は、前記基準信号及び前記フィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生し、前記フィードバックエッジ信号に基づいて前記基準エッジ信号を同期化して前記第１位相比較信号を発生し、前記基準エッジ信号に基づいて前記フィードバックエッジ信号を同期化して前記第２位相比較信号を発生することができる。
【００２２】
前記デジタル位相周波数検出器は、利得選択部をさらに含むことができる。前記利得選択部は前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて、前記高利得信号が非活性化された場合に第１デジタル値を有して前記高利得信号が活性化した場合に前記第１デジタル値より大きい第２デジタル値を有する選択利得信号を発生することができる。
【００２３】
前記他の目的を達成するために、本発明の一実施形態に係るデジタル位相周波数検出方法では、入力信号に基づいてリード基準信号、基準信号及びラグ基準信号を発生し、前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生し、前記リード基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記リード基準信号の位相より先んじるのかどうかを示すハイリード信号を発生し、前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れているのかどうかを示すハイラグ信号を発生し、前記ハイリード信号及び前記ハイラグ信号に基づいて前記フィードバック入力信号が単位利得または、前記単位利得より大きい調整利得に基づいて補正されるのかどうかを示す高利得信号を発生する。
【００２４】
前記高利得信号は前記フィードバック入力信号の位相が前記リード基準信号の位相より進んでいたり前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れている場合に活性化することができる。この場合前記デジタル位相周波数検出方法では前記高利得信号が活性化した場合に前記調整利得に対応して前記高利得信号が非活性化された場合に前記単位利得に対応する選択利得信号をさらに発生することができる。
【００２５】
前記また他の目的を達成するために、本発明の一実施形態に係るデジタル位相固定ループはデジタル位相周波数検出器、デジタルループフィルタ、デジタル制御発振器及び分周器を含む。前記デジタル位相周波数検出器は基準信号及びフィードバック入力信号に基づいて前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生する。前記デジタルループフィルタは前記第１位相比較信号及び前記第２位相比較信号のうちの１つに基づいて出力信号の位相及び周波数を調節するためのデジタル制御信号を発生する。前記デジタル制御発振器は前記デジタル制御信号に対応する位相及び周波数を有する前記出力信号を発生する。前記分周器は前記出力信号を分周して前記フィードバック入力信号を発生する。前記デジタル位相周波数検出器は検出部、リセット部、第１フリップフロップ、第２フリップフロップ及びラッチ部を含む。前記検出部は前記基準信号及び前記フィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する。前記リセット部は前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記検出部を初期化させるリセット信号を発生する。前記第１フリップフロップは前記基準エッジ信号を受信するデータ入力端及び前記フィードバックエッジ信号を受信するクロック入力端を具備し、第１比較信号を出力する。前記第２フリップフロップは前記フィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備し、第２比較信号を出力する。前記ラッチ部は前記第１比較信号及び前記第２比較信号をラッチして前記第１位相比較信号及び前記第２位相比較信号を発生する。
【００２６】
前記また他の目的を達成するために、本発明の他の実施形態に係るデジタル位相固定ループはデジタル位相周波数検出器、デジタルループフィルタ、デジタル制御発振器及び分周器を含む。前記デジタル位相周波数検出器は入力信号に基づいてリード基準信号、基準信号及びラグ基準信号を発生し、前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生し、前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生し、前記リード基準信号、前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記基準信号と前記フィードバック入力信号との位相差が予め決まった位相差より大きいのか否かを示す高利得信号を発生する。前記デジタルループフィルタは前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて出力信号の位相及び周波数を調節するためのデジタル制御信号を発生する。前記デジタル制御発振器は前記デジタル制御信号に対応する位相及び周波数を有する前記出力信号を発生する。前記分周器は前記出力信号を分周して前記フィードバック入力信号を発生する。
【００２７】
前記出力信号の初期傾きは前記出力信号の最終傾きより大きいこともある。
【００２８】
一実施形態において、前記デジタル位相固定ループは自動周波数調節器をさらに含むことができる。前記自動周波数調節器は前記基準信号及び前記フィードバック入力信号に基づいて前記出力信号の初期周波数を調節するための自動デジタル制御信号を発生することができる。
【００２９】
前記一目的を達成するために、本発明のまた他の実施形態に係るデジタル位相固定ループを制御するデジタル位相周波数検出器は、位相比較信号生成部、利得調節部及び利得選択部を含む。前記位相比較信号生成部は前記デジタル位相固定ループの基準信号及びフィードバック信号に応答して、前記基準信号と前記フィードバック信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生する。前記利得調節部はリード基準信号及びラグ基準信号に応答して、前記基準信号と前記フィードバック入力信号との位相差が予め決まった位相差より大きいのか否かを示す高利得信号を発生する。前記利得選択部は前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて、選択利得信号を発生する。前記選択利得信号は前記高利得信号が非活性化された場合に第１デジタル値を有し、前記高利得信号が活性化した場合に前記第１デジタル値より大きい第２デジタル値を有する。前記第１デジタル値及び前記第２デジタル値により、前記デジタル位相固定ループの出力信号及び前記フィードバック信号の位相調節と周波数調節を制御する。
【発明の効果】
【００３０】
前記のような本発明の実施形態に係るデジタル位相周波数検出器は、フィードバックエッジ信号に基づいて基準エッジ信号を同期化して第１位相比較信号を発生し、基準エッジ信号に基づいてフィードバックエッジ信号を同期化して第２位相比較信号を発生することによって、小型化及び高速化に適合し、基準信号とフィードバック入力信号との間の位相及び周波数差を精密に検出することができる。また、基準信号とフィードバック入力信号の位相差が予め決まった位相差より大きいのか否かを示す高利得信号をさらに発生することによって、前記デジタル位相周波数検出器を含むデジタル位相固定ループのフィードバック利得を効率的に調節することができる。
【００３１】
また、本発明の実施形態に係るデジタル位相周波数検出器を含むデジタル位相固定ループは構造が簡単で、向上した動作速度を有して、出力信号を効果的に固定させることができる。特にジッタまたは、位相ノイズには影響を及ぼさずに出力信号の固定時間のみを減少させることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係るデジタル位相周波数検出器を示すブロック図。
【図２】図１のデジタル位相周波数検出器に含まれる位相比較部の一例を示すブロック図。
【図３】図１のデジタル位相周波数検出器に含まれる検出部の一例を示すブロック図。
【図４】図１のデジタル位相周波数検出器に含まれるリセット部の一例を示すブロック図。
【図５】図１のデジタル位相周波数検出器の動作を示すタイミング図。
【図６】図１のデジタル位相周波数検出器の動作を示すタイミング図。
【図７】本発明の他の実施形態に係るデジタル位相周波数検出器を示すブロック図。
【図８】図７のデジタル位相周波数検出器に含まれる同期化部の一例を示すブロック図。
【図９】本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャート。
【図１０】本発明のまた他の実施形態に係るデジタル位相周波数検出器を示すブロック図。
【図１１】図１０のデジタル位相周波数検出器から発生する基準信号の一例を示す図。
【図１２】図１０のデジタル位相周波数検出器に含まれる基準信号生成部の一例を示すブロック図。
【図１３】図１０のデジタル位相周波数検出器に含まれる利得調節部の一例を示すブロック図。
【図１４】図１３の利得調節部の具体的な例を示すブロック図。
【図１５】図１０のデジタル位相周波数検出器の動作を示すタイミング図。
【図１６】図１０のデジタル位相周波数検出器の動作を示すタイミング図。
【図１７】図１０のデジタル位相周波数検出器に含まれる利得調節部の他の例を示すブロック図。
【図１８】図１７の利得調節部に含まれる利得同期化部の一例を示すブロック図。
【図１９】図１０のデジタル位相周波数検出器から発生する基準信号の他の例を示す図面。
【図２０】図１０のデジタル位相周波数検出器に含まれる基準信号生成部の他の例を示すブロック図。
【図２１】図１０のデジタル位相周波数検出器に含まれる利得調節部のまた他の例を示すブロック図。
【図２２】本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャート。
【図２３】本発明のまた他の実施形態に係るデジタル位相周波数検出器を示すブロック図。
【図２４】図２３のデジタル位相周波数検出器に含まれる利得選択部の一例を示すブロック図。
【図２５】本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャート。
【図２６】本発明の一実施形態に係るデジタル位相固定ループを示すブロック図。
【図２７】本発明の一実施形態に係るデジタル位相固定方法を示すフローチャート。
【図２８】本発明の他の実施形態に係るデジタル位相固定ループを示すブロック図。
【図２９】本発明の他の実施形態に係るデジタル位相固定方法を示すフローチャート。
【図３０】本発明のまた他の実施形態に係るデジタル位相固定ループを示すブロック図。
【図３１】本発明の実施形態に係るデジタル位相固定ループの動作を示すグラフ。
【図３２】本発明の実施形態に係るデジタル位相固定ループを含む集積回路を示すブロック図。
【図３３】本発明の実施形態に係るデジタル位相固定ループを含む送信機を示すブロック図。
【図３４】本発明の実施形態に係るデジタル位相固定ループを含むメモリ装置を示すブロック図。
【図３５】図３４のメモリ装置を含むシステムを示すブロック図。
【発明を実施するための最良の形態】
【００３３】
本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。
【００３４】
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解すべきである。
【００３５】
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
【００３６】
ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及されている場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含むと理解すべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及されている場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同様に解釈すべきである。
【００３７】
本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異ならない限り、複数の表現をも含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたものが存在するということを示すものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。
【００３８】
また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解すべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
【００３９】
一方、ある実施形態が別に実現可能な場合に特定ブロック内に明記された機能または、動作がフローチャートに明記された順序と違う場合もある。例えば、連続する２つのブロックが実際には実質的に同時に実行する事もでき、関連した機能または、動作によっては前記ブロックが逆に遂行されることも可能である。
【００４０】
以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、同一構成要素に対しての重複した説明は省略する。
【００４１】
図１は本発明の一実施形態に係るデジタル位相周波数検出器（ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ；ＰＦＤ）を示すブロック図である。
図１を参照すれば、デジタル位相周波数検出器１００は検出部１１０、位相比較部１２０及びリセット部１３０を含む。
【００４２】
デジタル位相周波数検出器１００はデジタル位相固定ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ；ＰＬＬ）内に含まれ、デジタル位相固定ループの入力信号と出力信号との位相及び周波数差を検出することによって、デジタル位相固定ループが出力信号の位相及び周波数を調節し、固定された位相及び周波数を有する出力信号を発生するようにする。
【００４３】
検出部１１０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを検出して基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生する。即ち、検出部１１０は基準信号ＦＲＥＦのエッジを検出して基準エッジ信号ＲＥＳを発生し、フィードバック入力信号ＦＦＥＥＤＩのエッジを検出してフィードバックエッジ信号ＦＥＳを発生する。
【００４４】
基準信号ＦＲＥＦはデジタル位相固定ループの入力信号に対応し、フィードバック入力信号ＦＦＥＥＤＩはデジタル位相固定ループの出力信号に対応することができる。例えば、基準信号ＦＲＥＦはデジタル位相固定ループの入力信号と実質的に同一であるか、または、デジタル位相固定ループの入力信号を遅延して発生させることができる。フィードバック入力信号ＦＦＥＥＤＩはデジタル位相固定ループの出力信号と実質的に同一であるか、または、デジタル位相固定ループの出力信号を分周して発生させることができる。基準信号ＦＲＥＦはクリスタル（ｃｒｙｓｔａｌ）等を利用して生成され、固定された周波数を有するので、基準信号ＦＲＥＦの周波数はフィードバック入力信号ＦＦＥＥＤＩの周波数に対する基準周波数として使用される。
【００４５】
一実施形態において、基準エッジ信号ＲＥＳは基準信号ＦＲＥＦの上昇エッジ及び下降エッジのうちの１つに応答して活性化し、フィードバックエッジ信号ＦＥＳはフィードバック入力信号ＦＦＥＥＤＩの上昇エッジ及び下降エッジのうちの１つに応答して活性化できる。例えば、基準エッジ信号ＲＥＳが基準信号ＦＲＥＦの上昇エッジに応答して活性化する場合に、フィードバックエッジ信号ＦＥＳはフィードバック入力信号ＦＦＥＥＤＩの上昇エッジに応答して活性化できる。また、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳはリセット信号ＲＳＴに応答して非活性化できる。
【００４６】
ここで、「活性化」とは各信号が第１論理レベルから第２論理レベルに遷移されることを示し、「非活性化」とは各信号が第２論理レベルから第１論理レベルに遷移されることを示す。例えば、第１論理レベルは論理ローレベルで第２論理レベルは論理ハイレベルとすることができる。
【００４７】
位相比較部１２０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する。例えば、位相比較部１２０はフィードバックエッジ信号ＦＥＳに基づいて基準エッジ信号ＲＥＳを同期化して第１位相比較信号ＰＣＳ１を発生し、基準エッジ信号ＲＥＳに基づいてフィードバックエッジ信号ＦＥＳを同期化して第２位相比較信号ＰＣＳ２を発生することができる。第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相及び周波数の差を示すことができる。例えば、第１位相比較信号ＰＣＳ１はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より遅れるのか（ｌａｇ）の有無を示し、第２位相比較信号ＰＣＳ２はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より進むのか（ｌｅａｄ）の有無を示すことができる。
【００４８】
第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は互いに相補的に活性化できる。即ち、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は互いに相補的な論理レベルを有することができる。例えば、第１位相比較信号ＰＣＳ１はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より遅れる場合に活性化し、第２位相比較信号ＰＣＳ２はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より進んでいる場合に活性化することができる。本発明の一実施形態に係るデジタル位相周波数検出器１００は基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相及び周波数差を検出してバイナリコード（ｂｉｎａｒｙ ｃｏｄｅ）で出力するバンバン（Ｂａｎｇ-Ｂａｎｇ）デジタル位相周波数検出器の形態で具現できる。
【００４９】
図２は図１のデジタル位相周波数検出器に含まれる位相比較部の一例を示すブロック図である。
図２を参照すれば、位相比較部１２０は第１フリップフロップ１２２、第２フリップフロップ１２４及びラッチブロック１２６を含む。
【００５０】
第１フリップフロップ１２２は基準エッジ信号ＲＥＳを受信するデータ入力端及びフィードバックエッジ信号ＦＥＳを受信するクロック入力端を具備し、第１比較信号ＣＳ１を出力する。第１比較信号ＣＳ１はフィードバックエッジ信号ＦＥＳが活性化する時点に基準エッジ信号ＲＥＳの論理レベルに対応するように同期化できる。即ち、第１フリップフロップ１２２はフィードバックエッジ信号ＦＥＳが活性化する時点で基準エッジ信号ＲＥＳの論理レベルをサンプリングして第１比較信号ＣＳ１の論理レベルを決定できる。
【００５１】
第２フリップフロップ１２４はフィードバックエッジ信号ＦＥＳを受信するデータ入力端及び基準エッジ信号ＲＥＳを受信するクロック入力端を具備し、第２比較信号ＣＳ２を出力する。第２比較信号ＣＳ２は基準エッジ信号ＲＥＳが活性化する時点でフィードバックエッジ信号ＦＥＳの論理レベルに対応するように同期化できる。即ち、第２フリップフロップ１２４は基準エッジ信号ＲＥＳが活性化する時点でフィードバックエッジ信号ＦＥＳの論理レベルをサンプリングして第２比較信号ＣＳ２の論理レベルを決定できる。
【００５２】
第１フリップフロップ１２２及び第２フリップフロップ１２４のリセット入力端は検出イネーブル信号ＰＤＥＮを受信することができる。検出イネーブル信号ＰＤＥＮはデジタル位相周波数検出器１００が位相及び周波数検出動作を遂行する間は活性化し、位相及び周波数検出動作が終了してデジタル位相固定ループの出力信号の位相及び周波数が固定（ｌｏｃｋ）された場合に非活性化することができる。
【００５３】
ラッチブロック１２６は第１比較信号ＣＳ１及び第２比較信号ＣＳ２をラッチして、互いに相補的な論理レベルを有する第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する。ラッチブロック１２６はＳＲラッチの形態で具現でき、第１ＮＡＮＤゲート１２６ａ及び第２ＮＡＮＤゲート１２６ｂを含むことができる。第１ＮＡＮＤゲート１２６ａは第１比較信号ＣＳ１の反転信号及び第２位相比較信号ＰＣＳ２に対して、ＮＡＮＤ演算を実行して、第１位相比較信号ＰＣＳ１を発生させる。第２ＮＡＮＤゲート１２６ｂは第２比較信号ＣＳ２の反転信号及び第１位相比較信号ＰＣＳ１に対しＮＡＮＤ演算を実行して第２位相比較信号ＰＣＳ２を発生させる。
【００５４】
一実施形態において、第１比較信号ＣＳ１及び第２比較信号ＣＳ２のうちの１つのみを活性化した場合に、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は、第１比較信号ＣＳ１及び第２比較信号ＣＳ２に各々対応する論理レベルを有することができる。即ち、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２各々は、第１比較信号ＣＳ１及び第２比較信号ＣＳ２と実質的に同一とすることができ、第１位相比較信号ＰＣＳ１はフィードバックエッジ信号ＦＥＳが活性化する時点で基準エッジ信号ＲＥＳの論理レベルに対応するように同期化され、第２位相比較信号ＰＣＳ２は基準エッジ信号ＲＥＳが活性化する時点でフィードバックエッジ信号ＦＥＳの論理レベルに対応するように同期化できる。言い換えれば、位相比較部１２０はフィードバックエッジ信号ＦＥＳが活性化する時点で基準エッジ信号ＲＥＳの論理レベルをサンプリングして第１位相比較信号ＰＣＳ１の論理レベルを決定し、基準エッジ信号ＲＥＳが活性化する時点でフィードバックエッジ信号ＦＥＳの論理レベルをサンプリングして第２位相比較信号ＰＣＳ２の論理レベルを決定できる。
【００５５】
他の実施形態で、第１比較信号ＣＳ１及び第２比較信号ＣＳ２が全部非活性化された場合に、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は、以前周期の第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２に各々対応する論理レベルを有することができる。
【００５６】
再び、図１を参照すれば、リセット部１３０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて検出部１１０を初期化させるリセット信号ＲＳＴを発生する。一実施形態において、リセット信号ＲＳＴは、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが全部活性化した場合に活性化できる。この場合、リセット信号ＲＳＴは一定の遅延時間が経過した以後に活性化することができる。即ち、リセット部１３０は非同期的（ａｓｙｎｃｈｒｏｎｏｕｓ）で動作することができる。リセット信号ＲＳＴが活性化した場合に、検出部１１０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの次の周期のエッジを検出できるように基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを非活性化させることができる。このようなリセット部１３０の非同期的な動作を介して、デジタル位相周波数検出器１００は位相検出動作時に実質的に無限の動作範囲（ｉｎｆｉｎｉｔｅ ｄｙｎａｍｉｃ ｒａｎｇｅ）を有することができ、同時に周波数検出動作も実行できる。
【００５７】
上述した通り、本発明の一実施形態に係るデジタル位相周波数検出器１００はデータ入力端とクロック入力端に基準エッジ信号ＲＥＳ及びフィードバック入力信号ＦＥＳが互いに変わって入力される第１フリップフロップ１２２及び第２フリップフロップ１２４を具備する位相比較部１２０を含んで具現される。即ち、本発明の一実施形態に係るデジタル位相周波数検出器１００は、フィードバックエッジ信号ＦＥＳに基づいて基準エッジ信号ＲＥＳを同期化して第１位相比較信号ＰＣＳ１を発生し、基準エッジ信号ＲＥＳに基づいてフィードバックエッジ信号ＦＥＳを同期化して第２位相比較信号ＰＣＳ２を発生することによって、簡単な構造で具現でき、向上した動作速度を有し、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの間の位相及び周波数差を精密に検出することができる。
【００５８】
一方、基準信号の位相とフィードバック入力信号の位相とが非常に近接した場合に、従来のデジタル位相周波数検出器は基準信号とフィードバック入力信号との位相差を検出できないこともある。即ち、従来のデジタル位相周波数検出器で、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２が全部非活性化される準安定状態（ｍｅｔａｓｔａｂｌｅ ｓｔａｔｅ）が発生する。本発明の一実施形態に係るデジタル位相周波数検出器１００は、ラッチブロック１２６を具備する位相比較部１２０を含み、基準信号ＦＲＥＦの位相とフィードバック入力信号ＦＦＥＥＤＩの位相とが非常に近接した場合にも互いに相補的な論理レベルを各々有する第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生することによって、位相及び周波数検出動作の正確度及び安定度を向上させることができる。
【００５９】
図３は図１のデジタル位相周波数検出器に含まれる検出部の一例を示すブロック図である。
図３を参照すれば、検出部１１０は第３フリップフロップ１１２及び第４フリップフロップ１１４を含むことができる。
【００６０】
第３フリップフロップ１１２は基準信号ＦＲＥＦの上昇エッジ及び下降エッジのうちの１つに応答して活性化し、リセット信号ＲＳＴに応答して非活性化される基準エッジ信号ＲＥＳを発生することができる。第４フリップフロップ１１４はフィードバック入力信号ＦＦＥＥＤＩの上昇エッジ及び下降エッジのうちの１つに応答して活性化し、リセット信号ＲＳＴに応答して非活性化されるフィードバックエッジ信号ＦＥＳを発生することができる。第３フリップフロップ１１２及び第４フリップフロップ１１４は、Ｄフリップフロップであることができる。
【００６１】
一実施形態において、第３フリップフロップ１１２及び第４フリップフロップ１１４のデータ入力端は論理ハイレベルを有するように電源電圧と各々接続することができる。他の実施形態において、第３フリップフロップ１１２及び第４フリップフロップ１１４のデータ入力端は論理ローレベルを有するように接地電圧と各々接続することができる。図示はしていないが、第３フリップフロップ１１２及び第４フリップフロップ１１４のデータ入力端が接地電圧と接続する場合に、第３フリップフロップ１１２及び第４フリップフロップ１１４のデータ出力端にはインバータを各々接続することができる。
【００６２】
第３フリップフロップ１１２及び第４フリップフロップ１１４のクロック入力端は、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩを各々受信することができる。第３フリップフロップ１１２及び第４フリップフロップ１１４のリセット入力端は、リセット信号ＲＳＴを各々受信することができる。第３フリップフロップ１１２及び第４フリップフロップ１１４の出力端は、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを各々出力することができる。一方、図示はしていないが、第３フリップフロップ１１２及び第４フリップフロップ１１４は、さらに基準エッジ信号ＲＥＳの反転信号及びフィードバックエッジ信号ＦＥＳの反転信号を各々出力する反転出力端を含むことができる。
【００６３】
図４は図１のデジタル位相周波数検出器に含まれるリセット部の一例を示すブロック図である。
図４を参照すれば、リセット部１３０は少なくとも１つの論理素子を含むことができ、この少なくとも１つの論理素子はＮＡＮＤゲート１３２、１３６及びインバータ１３４ａ、１３４ｂ、１３８を含むことができる。
【００６４】
少なくとも１つの論理素子１３２、１３４ａ、１３４ｂ、１３６、１３８は、基準エッジ信号ＲＥＳ、フィードバックエッジ信号ＦＥＳ、及び検出イネイブル信号ＰＤＥＮに対して論理演算を実行して、リセット信号ＲＳＴを発生することができる。第１ＮＡＮＤゲート１３２は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに対しＮＡＮＤ演算を実行できる。第１インバータ１３４ａ及び第２インバータ１３４ｂは、入力と出力が相互接続され、第１ＮＡＮＤゲート１３２の出力信号を演算して内部信号ＩＳを出力することができる。第２ＮＡＮＤゲート１３６は内部信号ＩＳ及び検出イネイブル信号ＰＤＥＮに対して、ＮＡＮＤ演算を実行できる。第３インバータ１３８は第２ＮＡＮＤゲート１３８の出力信号を反転してリセット信号ＲＳＴを出力できる。
【００６５】
図５及び図６は図１のデジタル位相周波数検出器の動作を示すタイミング図である。
図５はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より遅れる場合のデジタル位相周波数検出器１００の動作を示し、図６はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より進む場合のデジタル位相周波数検出器１００の動作を示す。図５及び図６において、デジタル位相周波数検出器１００は信号ＦＲＥＦ、ＦＦＥＥＤＩ、ＲＥＳ、ＦＥＳ、ＲＳＴの上昇エッジに応答して動作し、信号ＲＥＳ、ＦＥＳ、ＲＳＴ、ＰＣＳ１、ＰＣＳ２は、論理ローレベルから論理ハイレベルに遷移することによって活性化されることが図示される。一方、第１比較信号ＣＳ１及び第２比較信号ＣＳ２は、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２と各々実質的に同じ論理レベルを有するので詳細な説明は省略する。
【００６６】
以下においては、図５及び図６を参照して本発明の一実施形態に係るデジタル位相周波数検出器１００の動作を詳細に説明する。
【００６７】
図１及び図５を参照すれば、時刻ｔ１で、基準信号ＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移する。検出部１１０は基準信号ＦＲＥＦの上昇エッジに応答して基準エッジ信号ＲＥＳを活性化させる。時間ｔ２で、フィードバック入力信号ＦＦＥＥＤＩの論理レベルが論理ローレベルから論理ハイレベルに遷移する。検出部１１０はフィードバック入力信号ＦＦＥＥＤＩの上昇エッジに応答してフィードバックエッジ信号ＦＥＳを活性化させる。
【００６８】
時刻ｔ１で、位相比較部１２０は基準エッジ信号ＲＥＳの上昇エッジに応答してフィードバックエッジ信号ＦＥＳの論理レベルに対応するように第２位相比較信号ＰＣＳ２の論理レベルを決定する。フィードバックエッジ信号ＦＥＳの論理レベルは論理ローレベルであるので、第２位相比較信号ＰＣＳ２は論理ローレベルを維持する。時刻ｔ２で、位相比較部１２０はフィードバックエッジ信号ＦＥＳの上昇エッジに応答して基準エッジ信号ＲＥＳの論理レベルに対応するように第１位相比較信号ＰＣＳ１の論理レベルを決定する。基準エッジ信号ＲＥＳの論理レベルは論理ハイレベルであるので、第１位相比較信号ＰＣＳ１は論理ローレベルから論理ハイレベルに遷移する。即ち、第１位相比較信号ＰＣＳ１は論理ハイレベルを有し、第２位相比較信号ＰＣＳ２は論理ローレベルを有することによって、フィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より遅れることになる。
【００６９】
一方、リセット部１３０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに応答して非同期的にリセット信号ＲＳＴを活性化させる。即ち、リセット部１３０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが全部活性化した時刻ｔ２から一定の遅延時間が経過した時刻ｔ３で、リセット信号ＲＳＴを活性化させる。リセット信号ＲＳＴが活性化することによって、検出部１１０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを非活性化させる。基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化された時刻ｔ３から一定の遅延時間が経過した時刻ｔ４で、リセット部１３０はリセット信号ＲＳＴを非活性化させる。
【００７０】
図１及び図６を参照すれば、時刻ｔ５で、フィードバック入力信号ＦＦＥＥＤＩの論理レベルが論理ローレベルから論理ハイレベルに遷移し、フィードバックエッジ信号ＦＥＳはフィードバック入力信号ＦＦＥＥＤＩの上昇エッジに応答して活性化する。時刻ｔ６で、基準信号ＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移し、基準エッジ信号ＲＥＳは基準信号ＦＲＥＦの上昇エッジに応答して活性化する。
【００７１】
時刻ｔ５で、フィードバックエッジ信号ＦＥＳの上昇エッジに応答して基準エッジ信号ＲＥＳの論理レベルに対応するように第１位相比較信号ＰＣＳ１の論理レベルが決定される。基準エッジ信号ＲＥＳの論理レベルは、論理ローレベルであるので、第１位相比較信号ＰＣＳ１は論理ローレベルを維持する。時刻ｔ６で、基準エッジ信号ＲＥＳの上昇エッジに応答してフィードバックエッジ信号ＦＥＳの論理レベルに対応するように第２位相比較信号ＰＣＳ２の論理レベルが決定される。フィードバックエッジ信号ＦＥＳの論理レベルは論理ハイレベルであるので、第２位相比較信号ＰＣＳ２は論理ローレベルから論理ハイレベルに遷移する。即ち、第２位相比較信号ＰＣＳ２は論理ハイレベルを有し、第１位相比較信号ＰＣＳ１は論理ローレベルを有することによって、フィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より進むことになる。
【００７２】
一方、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが全部活性化した時刻ｔ６から一定の遅延時間が経過した時刻ｔ７で、リセット信号ＲＳＴが活性化する。リセット信号ＲＳＴが活性化することによって、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化される。基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化された時刻ｔ７から一定の遅延時間が経過した時刻ｔ８で、リセット信号ＲＳＴが非活性化される。
【００７３】
図７は本発明の他の実施形態に係るデジタル位相周波数検出器を示すブロック図である。
図７を参照すれば、デジタル位相周波数検出器２００は検出部２１０、位相比較部２２０及びリセット部２３０を含み、同期化部２４０をさらに含むことができる。
【００７４】
同期化部２４０をさらに含むことを除けば、図７のデジタル位相周波数検出器２００は図１のデジタル位相周波数検出器１００と実質的に同じ構成とすることができる。即ち、検出部２１０、位相比較部２２０及びリセット部２３０は図１の検出部１１０、位相比較部１２０及びリセット部１３０と各々同じ構成とすることができ、それに対する重複する説明は省略する。
【００７５】
同期化部２４０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに基づいて第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を同期化して第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を発生することができる。即ち、第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２は、一定周期を各々有することができる。第１位相比較出力信号ＯＰＣＳ１は第１位相比較信号ＰＣＳ１に対応し、第２位相比較出力信号ＯＰＣＳ２は第２位相比較信号ＰＣＳ２に対応することができる。
【００７６】
図５及び図６を参照して説明したように、第１位相比較信号ＰＣＳ１の論理レベルが決定される時点と第２位相比較信号ＰＣＳ２の論理レベルが決定される時点とが相異なるようにすることができる。即ち、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は互いに同期化しないこともある。
【００７７】
上述した通り、本発明の他の実施形態に係るデジタル位相周波数検出器２００は、フィードバック入力信号ＦＦＥＥＤＩまたは、基準信号ＦＲＥＦのエッジに同期して、一定周期を各々有する第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を発生することによって、位相及び周波数検出動作の正確度及び安定度を向上させることができる。
【００７８】
図８は図７のデジタル位相周波数検出器に含まれる同期化部の一例を示すブロック図である。
図８を参照すれば、同期化部２４０は第３フリップフロップ２４２及び第４フリップフロップ２４４を含むことができる。
【００７９】
上述した通り、同期化部２４０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに基づいて第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を各々同期化して、第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を発生することができる。第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２は、基準信号ＦＲＥＦの上昇及び下降エッジ、フィードバック入力信号ＦＦＥＥＤＩの上昇及び下降エッジのうちの１つに同期化できる。図８では同期化部２４０がフィードバック入力信号ＦＦＥＥＤＩに基づいて同期化動作を実行することを示す。
【００８０】
第３フリップフロップ２４２はフィードバック入力信号ＦＦＥＥＤＩに基づいて第１位相比較信号ＰＣＳ１を同期化して第１位相比較出力信号ＯＰＣＳ１を発生し、第４フリップフロップ２４４はフィードバック入力信号ＦＦＥＥＤＩに基づいて第２位相比較信号ＰＣＳ２を同期化し、第２位相比較出力信号ＯＰＣＳ２を発生することができる。第３フリップフロップ２４２及び第４フリップフロップ２４４のリセット入力端は検出イネイブル信号ＰＤＥＮを受信することができる。一方、図示はしていないが、第３フリップフロップ２４２及び第４フリップフロップ２４４のクロック入力端は、フィードバック入力信号ＦＦＥＥＤＩの代わりに基準信号ＦＲＥＦを受信でき、第３フリップフロップ２４２及び第４フリップフロップ２４４は基準信号ＦＲＥＦに同期化された第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を出力することができる。
【００８１】
図９は本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャートである。
図１、図７及び図９を参照すれば、本発明の実施形態に係るデジタル位相周波数検出方法では、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを各々検出して基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生する（段階Ｓ１１０）。例えば、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの上昇エッジ及び下降エッジのうちの１つを各々検出できる。
【００８２】
フィードバックエッジ信号ＦＥＳに基づいて基準エッジ信号ＲＥＳを同期化して第１位相比較信号ＰＣＳ１を発生し、基準エッジ信号ＲＥＳに基づいてフィードバックエッジ信号ＦＥＳを同期化して第２位相比較信号ＰＣＳ２を発生する（段階Ｓ１２０）。第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩの位相差を示すことができ、互いに相補的に活性化することができる。
【００８３】
一実施形態において、デジタル位相周波数検出方法は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて、リセット信号ＲＳＴを発生する段階をさらに含むことができる。他の実施形態において、デジタル位相周波数検出方法は第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２に基づいて相補的な論理レベルを有し、一定周期を各々有する第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を発生する段階をさらに含むことができる。
【００８４】
このように、本発明の実施形態に係るデジタル位相周波数検出方法では基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを相互同期化して、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生することによって、デジタル位相周波数検出方法を利用するデジタル位相周波数検出器１００、２００を小型化、高速化及び高性能化させることができる。
【００８５】
図１０は本発明のまた他の実施形態に係るデジタル位相周波数検出器を示すブロック図である。
図１０を参照すれば、デジタル位相周波数検出器３００は、基準信号生成部３６０、位相比較信号生成部３０１及び利得調節部３５０を含む。
【００８６】
基準信号生成部３６０は入力信号ＦＩＮに基づいてリード基準信号ＥＦＲＥＦ、基準信号ＦＲＥＦ及びラグ基準信号ＬＦＲＥＦを発生する。
【００８７】
図１１は図１０のデジタル位相周波数検出器から発生する基準信号の一例を示す図である。
図１１を参照すれば、リード基準信号ＥＦＲＥＦは基準信号ＦＲＥＦと同じ波形を有し、基準信号ＦＲＥＦより△Ｐの位相差だけ進んだ位相を有している。ラグ基準信号ＬＦＲＥＦは基準信号ＦＲＥＦと同じ波形を有し、基準信号ＦＲＥＦより△Ｐの位相差だけ遅れた位相を有している。例えば、△Ｐは約０度〜１８０度の間の値を有することができる。
【００８８】
一実施形態において、基準信号生成部３６０は入力信号ＦＩＮより遅れたり、入力信号ＦＩＮと実質的に同じ位相を有するリード基準信号ＥＦＲＥＦを発生し、リード基準信号ＥＦＲＥＦを△Ｐだけ遅延させて基準信号ＦＲＥＦを発生し、基準信号ＦＲＥＦを△Ｐだけ遅延させてラグ基準信号ＬＦＲＥＦを発生することができる。
【００８９】
一方、図１１において、ＵＧは単位利得を示し、ＨＧは単位利得より大きい調整利得を示す。後述するように、デジタル位相周波数検出器３００を含むデジタル位相固定ループでは基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差によりフィードバック入力信号ＦＦＥＥＤＩの位相を単位利得ＵＧ或いは調整利得ＨＧだけ移動させて基準信号ＦＲＥＦと出力信号との周波数差、及び／または、位相差を補償することができる。例えば、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差ΔＰより小さい場合、即ち、フィードバック入力信号ＦＦＥＥＤＩのエッジが区間Ｂに含まれる場合に、デジタル位相固定ループはフィードバック入力信号ＦＦＥＥＤＩとの位相を単位利得ＵＧだけ移動させることができる。基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が、予め決まった位相差ΔＰより大きい場合、即ち、フィードバック入力信号ＦＦＥＥＤＩのエッジが区間Ａまたは区間Ｃに含まれる場合に、デジタル位相固定ループはフィードバック入力信号ＦＦＥＥＤＩの位相を調整利得ＨＧだけ移動させることができる。
【００９０】
再び、図１０を参照すれば、位相比較信号生成部３０１は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生し、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差を示す第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する。基準エッジ信号ＲＥＳは基準信号ＦＲＥＦのエッジを検出した場合に活性化し、フィードバックエッジ信号ＦＥＳはフィードバック入力信号ＦＦＥＥＤＩのエッジを検出した場合に活性化することができる。第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は互いに相補的に活性化でき、第１位相比較信号ＰＣＳ１はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より遅れる場合に活性化し、第２位相比較信号ＰＣＳ２はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より進む場合に活性化することができる。
【００９１】
一実施形態において、位相比較信号生成部３０１は図１のデジタル位相周波数検出器１００と実質的に同じ構成とすることができる。即ち、検出部３１０、位相比較部３２０及びリセット部３３０は、図１の検出部１１０、位相比較部１２０及びリセット部１３０と各々同じ構成とすることができ、それに対する重複する説明は省略する。一方、図示はしていないが、位相比較信号生成部３０１は、図７及び図８を参照して上述したのと同じ同期化部２４０をさらに含むことができる。
【００９２】
利得調節部３５０は、リード基準信号ＥＦＲＥＦ、ラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ、及びフィードバックエッジ信号ＦＥＳに基づいて基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きいのか否かを示す高利得信号ＨＧＳを発生できる。即ち、高利得信号ＨＧＳはフィードバック入力信号ＦＦＥＥＤＩが単位利得（図１１のＵＧ）に基づいて補正されるのかまたは、単位利得より大きい調整利得（図１１のＨＧ）に基づいて補正されるのかどうかを示すことができる。
【００９３】
一実施形態において、高利得信号ＨＧＳは基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きい場合に活性化することができる。例えば、高利得信号ＨＧＳは、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進んだり（即ち、フィードバック入力信号ＦＦＥＥＤＩのエッジが図１１の区間Ａに含まれる場合）、フィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れる場合（即ち、フィードバック入力信号ＦＦＥＥＤＩのエッジが図１１の区間Ｃに含まれる場合）に活性化できる。
【００９４】
一実施形態において、位相比較信号生成部３０１は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてリセット信号ＲＳＴを発生でき、利得調節部３５０はリセット信号ＲＳＴをさらに受信できる。
【００９５】
一実施形態において、リード基準信号ＥＦＲＥＦは基準信号ＦＲＥＦより順次に進んだ位相を各々有する複数のリード基準信号を含み、ラグ基準信号ＬＦＲＥＦは基準信号ＦＲＥＦより順次に遅れた位相を各々有する複数のラグ基準信号を含むことができる。この場合、利得調節部３５０は基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差をより細部的に示すことができる複数の高利得信号を生成することができる。前記複数のリード基準信号、複数のラグ基準信号及びこれに対応するデジタル位相周波数検出器の構成に対しては図２１〜図２３を参照して後述する。
【００９６】
従来のデジタル位相固定ループでは入力信号と出力信号との周波数差及び位相差を補正する際に、一定のフィードバック利得を適用した。従って、入力信号と出力信号との周波数差または位相差が大きい場合に、出力信号の位相及び周波数を固定するのに必要とされる出力信号の固定時間（ｌｏｃｋ ｔｉｍｅ）が増加するという問題があった。
【００９７】
上述した通り、本発明のまた他の実施形態に係るデジタル位相周波数検出器３００はリード基準信号ＥＦＲＥＦ、ラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて高利得信号ＨＧＳをさらに発生し、高利得信号ＨＧＳが活性化した場合にデジタル位相周波数検出器３００を含むデジタル位相固定ループのフィードバック利得を効率的に調節することができる。従って、デジタル位相周波数検出器３００を含むデジタル位相固定ループの出力信号の固定時間（ｌｏｃｋ ｔｉｍｅ）を効果的に減少させることができる。また、デジタル位相周波数検出器３００に含まれる利得調節部３５０はデジタル位相固定ループの出力信号の位相及び周波数が固定された以後の正常状態（ｓｔｅａｄｙ ｓｔａｔｅ）では動作を実行しないので、デジタル位相固定ループのジッタ（ｊｉｔｔｅｒ）または、位相ノイズ（ｐｈａｓｅ ｎｏｉｓｅ）には影響を及ぼさず、出力信号の固定時間のみを減少させることができる。
【００９８】
図１２は図１０のデジタル位相周波数検出器に含まれる基準信号生成部の一例を示すブロック図である。
図１２を参照すれば、基準信号生成部３６０ａは３つのディレーセルＤＣを含むことができる。これら３つのディレーセルＤＣは直列接続され、入力信号ＦＩＮを順次に遅延させて、リード基準信号ＥＦＲＥＦ、基準信号ＦＲＥＦ及びラグ基準信号ＬＦＲＥＦを順次に発生することができる。即ち、最も前段のディレーセルは入力信号ＦＩＮを遅延させてリード基準信号ＥＦＲＥＦを発生し、第２段のディレーセルはリード基準信号ＥＦＲＥＦを遅延させて基準信号ＦＲＥＦを発生し、最後段のディレーセルは基準信号ＦＲＥＦを遅延させてラグ基準信号ＬＦＲＥＦを発生することができる。
【００９９】
図１３は図１０のデジタル位相周波数検出器に含まれる利得調節部の一例を示すブロック図である。
図１３を参照すれば、利得調節部３５０ａはリード検出部３５２、ラグ検出部３５４及び高利得信号生成部３５６を含むことができる。
【０１００】
リード検出部３５２はリード基準信号ＥＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩがリード基準信号ＥＦＲＥＦより進んだ位相を有するのか否かを示すハイリード信号ＨＬＥＡＤを発生することができる。ハイリード信号ＨＬＥＡＤは、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進んでいる場合に活性化することができる。
【０１０１】
ラグ検出部３５４はラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩがラグ基準信号ＬＦＲＥＦより遅れた位相を有するか否かを示すハイラグ信号ＨＬＡＧを発生することができる。ハイラグ信号ＨＬＡＧはフィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れた場合に活性化できる。リード検出部３５２及びラグ検出部３５４は、リセット信号ＲＳＴをさらに受信することができる。
【０１０２】
高利得信号生成部３５６はハイリード信号ＨＬＥＡＤ及びハイラグ信号ＨＬＡＧに基づいて高利得信号ＨＧＳを発生できる。一実施形態において、高利得信号生成部３５６はハイリード信号ＨＬＥＡＤ及びハイラグ信号ＨＬＡＧに対して論理演算を実行する少なくとも１つの論理素子を含んで具現できる。
【０１０３】
図１４は図１３の利得調節部の具体的な例を示すブロック図である。
図１４を参照すれば、利得調節部３５０ａはリード検出部３５２、ラグ検出部３５４及び高利得信号生成部３５６を含み、リード検出部３５２はリード検出ブロック３５２１、論理演算ブロック３５２２及びリード出力ブロック３５２３を含むことができる。
【０１０４】
リード検出ブロック３５２１はリード基準信号ＥＦＲＥＦのエッジを検出してリードエッジ信号ＥＥＳを発生することができる。リードエッジ信号ＥＥＳは、リード基準信号ＥＦＲＥＦの上昇エッジ及び下降エッジのうちの１つに応答して活性化でき、リセット信号ＲＳＴに応答して非活性化できる。
【０１０５】
リード検出ブロック３５２１は第１フリップフロップＦＦＬＥ１を含んで具現できる。第１フリップフロップＦＦＬＥ１は、Ｄフリップフロップとすることができ、電源電圧が印加されるデータ入力端、リード基準信号ＥＦＲＥＦが印加されるクロック入力端、リセット信号ＲＳＴが印加されるリセット入力端、リードエッジ信号ＥＥＳが出力される出力端及びリードエッジ信号ＥＥＳの反転信号ＥＥＳｂが出力される反転出力端を含むことができる。
【０１０６】
論理演算ブロック３５２２はリードエッジ信号ＥＥＳ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに対して論理演算を実行してリード信号ＶＥを発生することができる。この論理演算はＡＮＤ演算であることができる。即ち、論理演算ブロック３５２２はＡＮＤゲートＡＮＤＬＥを含んで具現できる。
【０１０７】
一実施形態において、論理演算ブロック３５２２はリードエッジ信号ＥＥＳの反転信号ＥＥＳｂ、基準エッジ信号ＲＥＳの反転信号ＲＥＳｂ及びフィードバックエッジ信号ＦＥＳに対してＡＮＤ演算を実行してリード信号ＶＥを発生することができる。この場合、リード信号ＶＥはフィードバックエッジ信号ＦＥＳが活性化してリードエッジ信号ＥＥＳ及び基準エッジ信号ＲＥＳが非活性化された場合に活性化することができる。実施形態に従って、基準エッジ信号ＲＥＳの反転信号ＲＥＳｂは、図３の検出部１１０に含まれた第３フリップフロップ１１２の反転出力端（図示せず）で提供される事もでき、第３フリップフロップ１１２の出力端の基準エッジ信号ＲＥＳを反転して提供することもできる。
【０１０８】
リード出力ブロック３５２３はリードエッジ信号ＥＥＳに基づいてリード信号ＶＥを同期化してハイリード信号ＨＬＥＡＤを発生することができる。ハイリード信号ＨＬＥＡＤはリードエッジ信号ＥＥＳが活性化する時点でリード信号ＶＥの論理レベルに対応するように同期化できる。即ち、リード出力ブロック３５２３は、リードエッジ信号ＥＥＳが活性化する時点でリード信号ＶＥの論理レベルをサンプリングしてハイリード信号ＨＬＥＡＤの論理レベルを決定できる。
【０１０９】
リード出力ブロック３５２３は第２フリップフロップＦＦＬＥ２を含んで具現できる。第２フリップフロップＦＦＬＥ２は、Ｄフリップフロップとすることができ、リード信号ＶＥが印加されるデータ入力端、リードエッジ信号ＥＥＳが印加されるクロック入力端、検出イネイブル信号ＰＤＥＮが印加されるリセット入力端及びハイリード信号ＨＬＥＡＤが出力される出力端を含むことができる。
【０１１０】
ラグ検出部３５４はラグ検出ブロック３５４１、論理演算ブロック３５４２及びラグ出力ブロック３５４３を含むことができる。ラグ検出部３５４は、リード検出部３５２と類似の構成を有することができる。
【０１１１】
ラグ検出ブロック３５４１はラグ基準信号ＬＦＲＥＦのエッジを検出してラグエッジ信号ＬＥＳを発生することができる。ラグエッジ信号ＬＥＳは、ラグ基準信号ＬＦＲＥＦの上昇エッジ及び下降エッジのうちの１つに応答して活性化でき、リセット信号ＲＳＴに応答して非活性化できる。ラグ検出ブロック３５４１は第１フリップフロップＦＦＬＡ１を含んで具現できる。
【０１１２】
論理演算ブロック３５４２はラグエッジ信号ＬＥＳ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに対して論理演算を実行しラグ信号ＶＬを発生できる。論理演算ブロック３５４２はＡＮＤゲートＡＮＤＬＡを含んで具現され、ラグエッジ信号ＬＥＳの反転信号ＬＥＳｂ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳの反転信号ＦＥＳｂに対してＡＮＤ演算を実行してラグ信号ＶＬを発生することができる。この場合、ラグ信号ＶＬは基準エッジ信号ＲＥＳが活性化し、ラグエッジ信号ＬＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化された場合に活性化することができる。実施形態に従って、フィードバックエッジ信号ＦＥＳの反転信号ＦＥＳｂは図３の検出部１１０に含まれた第４フリップフロップ１１４の反転出力端（図示せず）に提供することもでき、第４フリップフロップ１１４の出力端のフィードバックエッジ信号ＦＥＳを反転して提供することもできる。
【０１１３】
ラグ出力ブロック３５４３はラグエッジ信号ＬＥＳに基づいてラグ信号ＶＬを同期化してハイラグ信号ＨＬＡＧを発生することができる。ラグ出力ブロック３５４３は第２フリップフロップＦＦＬＡ２を含んで具現できる。
【０１１４】
高利得信号生成部３５６はＯＲゲートを含んで具現できる。このＯＲゲートはハイリード信号ＨＬＥＡＤ及びハイラグ信号ＨＬＡＧに対してＯＲ演算を実行して高利得信号ＨＧＳを発生することができる。上述した通り、高利得信号ＨＧＳはハイリード信号ＨＬＥＡＤ及びハイラグ信号ＨＬＡＧのうちの１つが活性化した場合に活性化することができる。
【０１１５】
図１５及び図１６は図１０のデジタル位相周波数検出器の動作を示すタイミング図である。
図１５はフィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れる場合のデジタル位相周波数検出器３００の動作を示し、図１６はフィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進む場合のデジタル位相周波数検出器３００の動作を示す。図１５及び図１６において、デジタル位相周波数検出器３００は信号ＦＲＥＦ、ＬＦＲＥＦ、ＥＦＲＥＦ、ＦＦＥＥＤＩ、ＲＥＳ、ＦＥＳ、ＬＥＳ、ＥＥＳ、ＲＳＴの上昇エッジに応答して動作し、信号ＲＥＳ、ＦＥＳ、ＬＥＳ、ＥＥＳ、ＲＳＴ、ＶＬ、ＶＥ、ＨＬＡＧ、ＨＬＥＡＤは論理ローレベルから論理ハイレベルに遷移することによって活性化することを示している。
【０１１６】
以下では図１５及び図１６を参照して本発明のまた他の実施形態に係るデジタル位相周波数検出器３００の動作を詳細に説明する。
【０１１７】
図１０、図１４及び図１５を参照すれば、時刻ｔａで、基準信号ＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移される。検出部３１０は基準信号ＦＲＥＦの上昇エッジに応答して基準エッジ信号ＲＥＳを活性化させる。時刻ｔｂで、ラグ基準信号ＬＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移される。ラグ検出ブロック３５４１はラグ基準信号ＬＦＲＥＦの上昇エッジに応答してラグエッジ信号ＬＥＳを活性化させる。時刻ｔｃで、フィードバック入力信号ＦＦＥＥＤＩの論理レベルが論理ローレベルから論理ハイレベルに遷移される。検出部３１０はフィードバック入力信号ＦＦＥＥＤＩの上昇エッジに応答してフィードバックエッジ信号ＦＥＳを活性化させる。即ち、時刻ｔａ、ｔｂ及びｔｃで基準信号ＦＲＥＦ、ラグ基準信号ＬＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの第１周期が各々始まる。
【０１１８】
時刻ｔａで、基準エッジ信号ＲＥＳが活性化してラグエッジ信号ＬＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化されるので、論理演算ブロック３５４２はラグ信号ＶＬを活性化させる。時刻ｔｂで、ラグエッジ信号ＬＥＳが活性化するので、論理演算ブロック３５４２はラグ信号ＶＬを非活性化させる。また、ラグ出力ブロック３５４３はラグエッジ信号ＬＥＳの上昇エッジに応答してラグ信号ＶＬの論理レベルに対応するようにしラグ信号ＨＬＡＧの論理レベルを決定する。ラグ信号ＶＬの論理レベルは論理ハイレベルであるので、ハイラグ信号ＨＬＡＧは論理ローレベルから論理ハイレベルに遷移する。即ち、フィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れる。
【０１１９】
一方、リセット部３３０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが全部活性化した時刻ｔｃから一定の遅延時間が経過した時刻ｔｄでリセット信号ＲＳＴを活性化させる。リセット信号ＲＳＴが活性化することによって、検出部３１０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを非活性化させ、ラグ検出ブロック３５４１はラグエッジ信号ＬＥＳを非活性化させる。基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化された時刻ｔｄから一定の遅延時間が経過した時刻ｔｅで、リセット部３３０はリセット信号ＲＳＴを非活性化させる。
【０１２０】
時刻ｔｆで基準エッジ信号ＲＥＳが活性化し、時刻ｔｇでフィードバックエッジ信号ＦＥＳが活性化し、時刻ｔｉでラグエッジ信号ＬＥＳが活性化する。即ち、時刻ｔｆ、ｔｇ及びｔｉで基準信号ＦＲＥＦ、フィードバック入力信号ＦＦＥＥＤＩ及びラグ基準信号ＬＦＲＥＦの第２周期が各々始まる。ハイラグ信号ＨＬＡＧが活性化することによって高利得信号ＨＧＳが活性化され、図２７〜図２９を参照して後述する通り、高利得信号ＨＧＳに基づいてフィードバック入力信号ＦＦＥＥＤＩの位相が調整されたので、デジタル位相周波数検出器３００は第１周期とは違うように動作することができる。
【０１２１】
時刻ｔｆで、基準エッジ信号ＲＥＳが活性化してラグエッジ信号ＬＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化されるので、ラグ信号ＶＬは活性化する。時刻ｔｇで、フィードバックエッジ信号ＦＥＳが活性化するので、ラグ信号ＶＬは非活性化される。時刻ｔｇから一定の遅延時間が経過した時刻ｔｈで、リセット信号ＲＳＴが活性化する。リセット信号ＲＳＴが活性化することによって、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳは非活性化され、ラグエッジ信号ＬＥＳを非活性化状態に維持する。時刻ｔｉで、ラグ信号ＶＬの論理レベルは、論理ローレベルであるので、ハイラグ信号ＨＬＡＧはラグエッジ信号ＬＥＳの上昇エッジに応答して論理ハイレベルから論理ローレベルに遷移する。即ち、フィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅くないことを示す。時刻ｔｈから一定の遅延時間が経過した時刻ｔｉで、リセット信号ＲＳＴは非活性化される。
【０１２２】
本発明のまた他の実施形態に係るデジタル位相周波数検出器３００で、フィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れた場合に基準エッジ信号ＲＥＳ、フィードバックエッジ信号ＦＥＳ及びラグエッジ信号ＬＥＳの論理レベルは一連の特定の組み合わせを有することができる。例えば、フィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れた第１周期の場合に、信号（ＲＥＳ、ＦＥＳ、ＬＥＳ）の論理レベルは、０００、１００、１０１、１１１、０００の順に変更することができる。
【０１２３】
一方、図示はしていないが、図５を参照して上述した通り、第１位相比較信号ＰＣＳ１は、時刻ｔｃで活性化し、第２位相比較信号ＰＣＳ２は非活性化状態を維持することができる。
【０１２４】
図１０、図１４及び図１６を参照すれば、時刻ｔｋで、フィードバック入力信号ＦＦＥＥＤＩの論理レベルが論理ローレベルから論理ハイレベルに遷移され、フィードバックエッジ信号ＦＥＳが活性化する。時刻ｔｌで、リード基準信号ＥＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移される。リード検出ブロック３５２１はリード基準信号ＥＦＲＥＦの上昇エッジに応答してリードエッジ信号ＥＥＳを活性化させる。時刻ｔｍで、基準信号ＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移され、基準エッジ信号ＲＥＳが活性化する。即ち、時刻ｔｋ、ｔｌ及びｔｍでフィードバック入力信号ＦＦＥＥＤＩ、リード基準信号ＥＦＲＥＦ及び基準信号ＦＲＥＦの第３周期が各々始まる。
【０１２５】
時刻ｔｋで、フィードバックエッジ信号ＦＥＳが活性化され、リードエッジ信号ＥＥＳ及び基準エッジ信号ＲＥＳが非活性化されるので、論理演算ブロック３５２２はリード信号ＶＥを活性化させる。時刻ｔｌで、リードエッジ信号ＥＥＳが活性化するので、論理演算ブロック３５２２はリード信号ＶＥを非活性化させる。また、リード出力ブロック３５２３はリードエッジ信号ＥＥＳの上昇エッジに応答してリード信号ＶＥの論理レベルに対応するようにハイリード信号ＨＬＥＡＤの論理レベルを決定する。リード信号ＶＥの論理レベルは論理ハイレベルであるので、ハイリード信号ＨＬＥＡＤは論理ローレベルから論理ハイレベルに遷移する。即ち、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進むことになる。
【０１２６】
時刻ｔｍから一定の遅延時間が経過した時刻ｔｎでリセット信号ＲＳＴが活性化する。リセット信号ＲＳＴが活性化することによって、検出部３１０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを非活性化させ、リード検出ブロック３５２１はリードエッジ信号ＥＥＳを非活性化させる。時刻ｔｎから一定の遅延時間が経過した時刻ｔｏで、リセット信号ＲＳＴは非活性化される。
【０１２７】
時刻ｔｐでリードエッジ信号ＥＥＳが活性化し、時刻ｔｑでフィードバックエッジ信号ＦＥＳが活性化し、時刻ｔｒで、基準エッジ信号ＲＥＳが活性化する。即ち、時刻ｔｐ、ｔｑ及びｔｒでリード基準信号ＥＦＲＥＦ、フィードバック入力信号ＦＦＥＥＤＩ及び基準信号ＦＲＥＦの第４周期が各々始まる。活性化した高利得信号ＨＧＳに基づいてフィードバック入力信号ＦＦＥＥＤＩの位相が調整されるので、デジタル位相周波数検出器３００は前記第３周期とは違うように動作することができる。
【０１２８】
第４周期では基準エッジ信号ＲＥＳが活性化するが、ラグエッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化される区間が存在しないので、リード信号ＶＥは活性化しない。時刻ｔｐで、リード信号ＶＥの論理レベルは論理ローレベルであるので、ハイリード信号ＨＬＥＡＤはリードエッジ信号ＥＥＳの上昇エッジに応答して論理ハイレベルから論理ローレベルに遷移する。即ち、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進んでいない。時刻ｔｒから一定の遅延時間が経過した時刻ｔｓで、リセット信号ＲＳＴが活性化する。リセット信号ＲＳＴが活性化することによって、リードエッジ信号ＥＥＳ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳは非活性化される。時刻ｔｓから一定の遅延時間が経過した時刻ｔｔで、リセット信号ＲＳＴは非活性化される。
【０１２９】
本発明のまた他の実施形態に係るデジタル位相周波数検出器３００で、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進む場合にリードエッジ信号ＥＥＳ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳの論理レベルは、一連の特定の組み合わせを有することができる。例えば、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進む第３周期の場合に、信号（ＥＥＳ、ＲＥＳ、ＦＥＳ）の論理レベルは、０００、００１、１０１、１１１、０００の順に変更することができる。
【０１３０】
一方、図示はしていないが、図６を参照して上述した通り、第２位相比較信号ＰＣＳ２は時刻ｔｍで活性化し、第１位相比較信号ＰＣＳ１は非活性化状態を維持することができる。
【０１３１】
図１７は図１０のデジタル位相周波数検出器に含まれる利得調節部の他の例を示すブロック図である。
【０１３２】
図１７を参照すれば、利得調節部３５０ｂはリード検出部３５２、ラグ検出部３５４及び高利得信号生成部３５６を含み、利得同期化部３５８をさらに含むことができる。
【０１３３】
利得同期化部３５８をさらに含むのを除けば、図１７の利得調節部３５０ｂは図１３の利得調節部３５０ａと実質的に同じ構成とすることができる。従って、リード検出部３５２、ラグ検出部３５４及び高利得信号生成部３５６に対する重複する説明は省略する。
【０１３４】
利得同期化部３５８は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに基づいて高利得信号ＨＧＳを同期化して高利得出力信号ＯＨＧＳを発生することができる。例えば、利得同期化部３５８はフィードバック入力信号ＦＦＥＥＤＩ或いは基準信号ＦＲＥＦの上昇または下降エッジに同期化して高利得出力信号ＯＨＧＳを出力することができる。
【０１３５】
図１０のデジタル位相周波数検出器３００が図７及び図８を参照して上述したのと同じ同期化部２４０をさらに含む場合に、デジタル位相周波数検出器３００は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに同期化された第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を出力することができる。これに対応するように図１０のデジタル位相周波数検出器３００に含まれる利得調節部３５０は図１７に図示されたのと同じ構造とすることができ、デジタル位相周波数検出器３００は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに同期化された高利得出力信号ＯＨＧＳを出力することができる。従って、位相及び周波数検出動作の正確度及び安定度を向上させることができる。
【０１３６】
図１８は図１７の利得調節部に含まれる利得同期化部の一例を示すブロック図である。
図１８を参照すれば、利得同期化部３５８はフリップフロップを含んで具現することができる。図１８では利得同期化部３５８がフィードバック入力信号ＦＦＥＥＤＩに基づいて同期化動作を実行することが図示される。フリップフロップはフィードバック入力信号ＦＦＥＥＤＩに基づいて高利得信号ＨＧＳを同期化し、高利得出力信号ＯＨＧＳを発生することができる。フリップフロップのリセット入力端は検出イネイブル信号ＰＤＥＮを受信することができる。一方、図示はしていないが、フリップフロップのクロック入力端は、フィードバック入力信号ＦＦＥＥＤＩの代わりに基準信号ＦＲＥＦを受信でき、フリップフロップは基準信号ＦＲＥＦに同期化された高利得出力信号ＯＨＧＳを出力することができる。
【０１３７】
図１９は図１０のデジタル位相周波数検出器から発生する基準信号の他の例を示す図である。
図１９を参照すれば、リード基準信号ＥＦＲＥＦは基準信号ＦＲＥＦより進んだ位相を有する第１リード基準信号ＥＦＲＥＦ１〜第ｎリード基準信号ＥＦＲＥＦｎ（ただ、ｎは２以上の自然数）を含むことができる。ラグ基準信号ＬＦＲＥＦは、基準信号ＦＲＥＦより遅れた位相を有する第１ラグ基準信号ＬＦＲＥＦ１〜第ｎラグ基準信号ＬＦＲＥＦｎを含むことができる。
【０１３８】
一実施形態において、第１リード基準信号ＥＦＲＥＦ１〜第ｎリード基準信号ＥＦＲＥＦｎは、基準信号ＦＲＥＦと同じ波形を各々有して、ｎが増加するほど基準信号ＦＲＥＦより、予め設定された値だけ進んだ位相を各々有することができる。例えば、第１リード基準信号ＥＦＲＥＦ１は、基準信号ＦＲＥＦより△Ｐｎだけ進んだ位相を有し、第２リード基準信号ＥＦＲＥＦ２は第１リード基準信号ＥＦＲＥＦ１より△Ｐｎだけ進んだ位相を有することができる。これと同様に、第１ラグ基準信号ＬＦＲＥＦｎ〜第ｎラグ基準信号ＬＦＲＥＦｎは、基準信号ＦＲＥＦと同じ波形を各々有し、ｎが増加するほど基準信号ＦＲＥＦより予め設定された値だけ遅れた位相を各々有することができる。第ｎリード基準信号ＥＦＲＥＦｎと基準信号ＦＲＥＦとは、約０度〜１８０度の間の位相差を有することができる。即ち、ｎ×△Ｐｎは約０度〜１８０度の間の値を有することができる。
【０１３９】
一実施形態において、第１リード基準信号ＥＦＲＥＦ１〜第ｎリード基準信号ＥＦＲＥＦｎ、基準信号ＦＲＥＦ、及び第１ラグ基準信号ＬＦＲＥＦ１〜第ｎラグ基準信号ＬＦＲＥＦｎは、入力信号ＦＩＮに基づいて発生できる。例えば、入力信号を順次に△Ｐｎだけ遅延させて第ｎリード基準信号ＥＦＲＥＦｎから第ｎラグ基準信号ＬＦＲＥＦｎまで順次に発生させることができる。
【０１４０】
図２０は図１０のデジタル位相周波数検出器に含まれる基準信号生成部の他の例を示すブロック図である。
図２０を参照すれば、基準信号生成部３６０ｂは、複数個のディレーセルＤＣを含むことができる。例えば、基準信号生成部３６０ｂが、ｎ個のリード基準信号（ＥＦＲＥＦ１，ＥＦＲＥＦ２，…，ＥＦＲＥＦｎ）、基準信号ＦＲＥＦ、及びｎ個のラグ基準信号（ＬＦＲＥＦ１，ＬＦＲＥＦ２，…，ＬＦＲＥＦｎ）を生成する場合に、基準信号生成部３６０ｂは、２ｎ＋１個のディレーセルＤＣを含むことができる。これら複数個のディレーセルＤＣは直列接続され、入力信号ＦＩＮを順次に遅延させて第ｎリード基準信号ＥＦＲＥＦｎから第ｎラグ基準信号ＬＦＲＥＦｎまで順次に発生させることができる。
【０１４１】
図２１は図１０のデジタル位相周波数検出器に含まれる利得調節部のまた他の例を示すブロック図である。
図２１を参照すれば、利得調節部３５０ｃは、第１〜第ｎリード検出部（３５２ａ，３５２ｂ，…，３５２ｎ）、第１〜第ｎラグ検出部（３５４ａ，３５４ｂ，…，３５４ｎ）及び第１〜第ｎ高利得信号生成部（３５６ａ，３５６ｂ，…，３５６ｎ）を含むことができる。
【０１４２】
第１リード検出部３５２ａ〜第ｎリード検出部３５２ｎは、第１リード基準信号ＥＦＲＥＦ１〜第ｎリード基準信号ＥＦＲＥＦｎのうちの１つ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩが、第１リード基準信号ＥＦＲＥＦ１〜第ｎリード基準信号ＥＦＲＥＦｎのうち、対応するリード基準信号より進んだ位相を有するのか否かを示す第１ＨＬＥＡＤ１〜第ｎハイリード信号ＨＬＥＡＤｎを各々発生することができる。例えば、第１リード検出部３５２ａは第１リード基準信号ＥＦＲＥＦ１、基準エッジ信号ＲＥＳ、及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩが第１リード基準信号ＥＦＲＥＦ１より進んだ位相を有するか否かを示す第１ハイリード信号ＨＬＥＡＤ１を発生することができる。
【０１４３】
第１ラグ検出部３５４ａ〜第ｎラグ検出部３５４ｎは、第１ラグ基準信号ＬＦＲＥＦ１〜第ｎラグ基準信号ＬＦＲＥＦｎのうちのいずれか１つ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩが第１ラグ基準信号ＬＦＲＥＦ１〜第ｎラグ基準信号ＬＦＲＥＦｎより遅れた位相を有するか否かを示す第１ハイラグ信号ＨＬＡＧ１〜第ｎハイラグ信号ＨＬＡＧｎを各々発生することができる。例えば、第１ラグ検出部３５４ａは第１ラグ基準信号ＬＦＲＥＦ１、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩが第１ラグ基準信号ＬＦＲＥＦ１より遅れた位相を有するか否かを示す第１ハイラグ信号ＨＬＡＧ１を発生することができる。
【０１４４】
第１高利得信号生成部３５６ａ〜第ｎ高利得信号生成部３５６ｎは、第１ハイリード信号ＨＬＥＡＤ１〜第ｎハイリード信号ＨＬＥＡＤｎのうちのいずれか１つ及び対応する第１ハイラグ信号ＨＬＡＧ１〜第ｎハイラグ信号ＨＬＡＧｎのうちの１つに基づいて第１高利得信号ＨＧＳ１〜第ｎ高利得信号ＨＧＳｎを各々発生することができる。例えば、第１高利得信号生成部３５６ａは第１ハイリード信号ＨＬＥＡＤ１及び第１ハイラグ信号ＨＬＡＧ１に基づいて第１高利得信号ＨＧＳ１を発生することができる。
【０１４５】
第１高利得信号ＨＧＳ１〜第ｎ高利得信号ＨＧＳｎは、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった範囲より大きい時、各々活性化することができる。例えば、第１高利得信号ＨＧＳ１は、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が△Ｐｎより大きい場合に、即ち、フィードバック入力信号ＦＦＥＥＤＩの位相が第１リード基準信号ＥＦＲＥＦ１の位相より進んだり、または、第１ラグ基準信号ＬＦＲＥＦ１の位相より遅れる場合に活性化することができる。第２高利得信号ＨＧＳ２は、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が２×ΔＰｎより大きい場合に、即ち、フィードバック入力信号ＦＦＥＥＤＩの位相が第２リード基準信号ＥＦＲＥＦ２の位相より進んだり第２ラグ基準信号ＬＦＲＥＦ２の位相より遅れる場合に活性化することができる。
【０１４６】
一実施形態において、第１リード検出部３５２ａ〜第ｎリード検出部３５２ｎは、図１４のリード検出部３５２と類似の構成を各々有することができ、第１ラグ検出部３５４ａ〜第ｎラグ検出部３５４ｎは、図１４のラグ検出部３５４と類似の構成を各々有することができ、第１高利得信号生成部３５６ａ〜第ｎ高利得信号生成部３５６ｎは、図１４の高利得信号生成部３５６と類似の構成を各々有することができる。
【０１４７】
上述した通り、本発明のまた他の実施形態に係るデジタル位相周波数検出器３００は、複数の高利得信号（ＨＧＳ１，…，ＨＧＳｎ）を生成することによって、デジタル位相周波数検出器３００を含むデジタル位相固定ループのフィードバック利得を精密に調節することができ、デジタル位相固定ループの出力信号の固定時間を減少させることができる。
【０１４８】
図２２は本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャートである。
【０１４９】
図１０及び図２２を参照すれば、本発明の実施形態に係るデジタル位相周波数検出方法では、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを各々検出して基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生し（段階Ｓ２１０）、フィードバックエッジ信号ＦＥＳに基づいて基準エッジ信号ＲＥＳを同期化して第１位相比較信号ＰＣＳ１を発生し、基準エッジ信号ＲＥＳに基づいてフィードバックエッジ信号ＦＥＳを同期化して第２位相比較信号ＰＣＳ２を発生する（段階Ｓ２２０）。前記段階Ｓ２１０及びＳ２２０は各々図９の段階Ｓ１１０及びＳ１２０と実質的に同一であることもある。
【０１５０】
リード基準信号ＥＦＲＥＦ、ラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて高利得信号ＨＧＳを発生する（段階Ｓ２３０）。高利得信号ＨＧＳは、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きいか否かを示すことができる。
【０１５１】
一実施形態において、デジタル位相周波数検出方法は入力信号ＦＩＮに基づいてリード基準信号ＥＦＲＥＦ、基準信号ＦＲＥＦ及びラグ基準信号ＬＦＲＥＦを発生する段階をさらに含むことができる。他の実施形態において、デジタル位相周波数検出方法は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに基づいて高利得信号ＨＧＳを同期化して高利得出力信号ＯＨＧＳを発生する段階をさらに含むことができる。
【０１５２】
これと共に、本発明の実施形態に係るデジタル位相周波数検出方法ではリード基準信号ＥＦＲＥＦ及びラグ基準信号ＬＦＲＥＦに基づいて高利得信号ＨＧＳをさらに発生することによって、デジタル位相周波数検出方法を利用するデジタル位相周波数検出器３００を含むデジタル位相固定ループの出力信号の固定時間を減少させることができる。
【０１５３】
図２３は本発明のまた他の実施形態に係るデジタル位相周波数検出器を示すブロック図である。
図２３を参照すれば、デジタル位相周波数検出器４００は基準信号生成部４６０、位相比較信号生成部４０１及び利得調節部４５０を含み、利得選択部４７０をさらに含むことができる。
【０１５４】
利得選択部４７０をさらに含むことを除けば、図２３のデジタル位相周波数検出器４００は、図１０のデジタル位相周波数検出器３００と実質的に同じ構成とすることができる。即ち、基準信号生成部４６０、位相比較信号生成部４０１及び利得調節部４５０は、図１０の基準信号生成部３６０、位相比較信号生成部３０１及び利得調節部３５０と各々同じ構成とすることができ、それに対する重複する説明は省略する。
【０１５５】
利得選択部４７０は第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つと高利得信号ＨＧＳとに基づいて選択利得信号ＳＧＳを発生することができる。選択利得信号ＳＧＳは基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差に対応するデジタル形態の値を有することができる。
【０１５６】
一実施形態において、選択利得信号ＳＧＳは、高利得信号ＨＧＳが活性化した場合に相対的に大きいデジタル値を有し、高利得信号ＨＧＳが非活性化された場合に相対的に小さいデジタル値を有することができる。例えば、第１位相比較信号ＰＣＳ１が非活性化された場合、即ち、フィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦより進む場合を仮定すれば、利得選択部４７０は高利得信号ＨＧＳが非活性化された場合に第１デジタル値を有する選択利得信号ＳＧＳを出力し、高利得信号ＨＧＳが活性化した場合に第２デジタル値を有する選択利得信号ＳＧＳを出力することができる。第１デジタル値は一般的にフィードバック入力信号ＦＦＥＥＤＩの位相を遅延させるための単位利得に対応でき、第２デジタル値はフィードバック入力信号ＦＦＥＥＤＩの位相を相対的にさらに多く遅延させるための、単位利得より大きい調整利得に対応することができる。第２デジタル値は第１デジタル値と符号が同じであり、第１デジタル値より大きさが大きいこともある。
【０１５７】
一実施形態において、第２デジタル値は第１デジタル値より予め決まった利得増加比だけ大きいこともある。即ち、第１デジタル値と第２デジタル値は一定の比率を有することができ、下記の式（１）を満足することができる。
【０１５８】
【数１】
式（１）で、ＧＲは予め決まった利得増加比を示し、ＵＧは高利得信号ＨＧＳが非活性化された場合にフィードバック入力信号ＦＦＥＥＤＩの位相を調節するための第１デジタル値の大きさ（即ち、単位利得の大きさ）を示し、ＨＧは高利得信号ＨＧＳが活性化した場合にフィードバック入力信号ＦＦＥＥＤＩの位相を調節するための第２デジタル値の大きさ（即ち、調整利得の大きさ）を示す。また、例えば、予め決まった利得増加比は約２〜８の間の値を有することができる。予め決まった利得増加比が２より小さければデジタル位相固定ループの出力信号の固定時間がほとんど減少されず、予め決まった利得増加比が８より大きければ出力信号の位相及び周波数を精密に調節しにくいこともある。
【０１５９】
図２４は図２３のデジタル位相周波数検出器に含まれる利得選択部の一例を示すブロック図である。
図２４を参照すれば、利得選択部４７０はマルチプレクサを含んで具現できる。このマルチプレクサは第１位相比較信号ＰＣＳ１及び高利得信号ＨＧＳに基づいて複数のデジタル値（ＨＥ、ＬＥ、ＬＬ、ＨＬ）のうちの１つを選択して選択利得信号ＳＧＳとして出力することができる。
【０１６０】
一実施形態において、マルチプレクサは第１位相比較信号ＰＣＳ１が非活性化された場合にフィードバック入力信号ＦＦＥＥＤＩの位相を遅延させるためのデジタル値を選択し、第１位相比較信号ＰＣＳ１が活性化した場合にフィードバック入力信号ＦＦＥＥＤＩの位相を操り上げるためのデジタル値を選択することができる。また、マルチプレクサは高利得信号ＨＧＳが非活性化された場合にフィードバック入力信号ＦＦＥＥＤＩの位相を相対的に少なく調節するためのデジタル値（即ち、前記単位利得に対応するデジタル値）を選択し、高利得信号ＨＧＳが活性化した場合にフィードバック入力信号ＦＦＥＥＤＩの位相を相対的に多く調節するためのデジタル値（即ち、前記調整利得に対応するデジタル値）を選択することができる。
【０１６１】
一実施形態において、複数のデジタル値（ＨＥ、ＬＥ、ＬＬ、ＨＬ）各々はフィードバック入力信号ＦＦＥＥＤＩの位相を調節するためのフィードバック利得に対応することができる。第１デジタル値ＨＥは、フィードバック入力信号ＦＦＥＥＤＩの位相を相対的に多く遅延させるための第１調整利得に対応し、第２デジタル値ＬＥは、フィードバック入力信号ＦＦＥＥＤＩの位相を相対的に少なく遅延させるための第１単位利得に対応することができる。第３デジタル値ＬＬは、フィードバック入力信号ＦＦＥＥＤＩの位相を相対的に少なく進めるための第２単位利得に対応し、第４デジタル値ＨＬは、フィードバック入力信号ＦＦＥＥＤＩの位相を相対的に多く進めるための第２調整利得に対応することができる。例えば、第１〜第４デジタル値（ＨＥ、ＬＥ、ＬＬ、ＨＬ）は、各々「−８」、「−１」、「＋１」及び「＋８」に対応することができる。この場合、予め決まった利得増加比は８と設定され、デジタル位相固定ループはフィードバック入力信号ＦＦＥＥＤＩの位相を遅延させるために記デジタル位相固定ループ内のデジタルループフィルタから発生するデジタル制御信号ＤＣＯＮの値を減少させ、フィードバック入力信号ＦＦＥＥＤＩの位相を進めるためにデジタル制御信号ＤＣＯＮの値を増加させることができる。
【０１６２】
一実施形態において、マルチプレクサは第１位相比較信号ＰＣＳ１が非活性化された場合に第１デジタル値ＨＥ及び第２デジタル値ＬＥのうちの１つを選択でき、第１位相比較信号ＰＣＳ１が活性化した場合に第３デジタル値ＬＬ及び第４デジタル値ＨＬのうちの１つを選択することができる。また、マルチプレクサは高利得信号ＨＧＳが非活性化された場合に第２デジタル値ＬＥ及び第３デジタル値ＬＬのうちの１つを選択でき、高利得信号ＨＧＳが活性化した場合に第１デジタル値ＨＥ及び第４デジタル値ＨＬのうちの１つを選択することができる。例えば、第１位相比較信号ＰＣＳ１及び高利得信号ＨＧＳが全部活性化した場合に、マルチプレクサは第４デジタル値ＨＬを選択して選択利得信号ＳＧＳとして出力することができる。即ち、第１〜第４デジタル値（ＨＥ、ＬＥ、ＬＬ、ＨＬ）が各々「−８」、「−１」、「＋１」及び「＋８」に対応する場合に、第１位相比較信号ＰＣＳ１は選択利得信号ＳＧＳの符号を決めて高利得信号ＨＧＳは選択利得信号ＳＧＳの大きさを決定することができる。
【０１６３】
図２４では第１位相比較信号ＰＣＳ１が選択信号として使われることを図示したが、第２位相比較信号ＰＣＳ２が選択信号として使われることもできる。また、図２４では利得選択部４７０が４つのデジタル値（ＨＥ、ＬＥ、ＬＬ、ＨＬ）のうちのいずれか１つを選択して出力することを図示したが、実施形態に従って、高利得信号ＨＧＳは図２１を参照して上述した通り、第１〜第ｎ高利得信号を含むことができ、この場合利得選択部４７０は第１位相比較信号ＰＣＳ１及び第１〜第ｎ高利得信号に基づいて、２（ｎ＋１）個のデジタル値のうち、いずれか１つを選択して出力することができる。
【０１６４】
図２５は本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャートである。
図２３及び図２５を参照すれば、本発明の実施形態に係るデジタル位相周波数検出方法では、入力信号ＦＩＮに基づいてリード基準信号ＥＦＲＥＦ、基準信号ＦＲＥＦ及びラグ基準信号ＬＦＲＥＦを発生する（段階Ｓ２１５）。リード基準信号ＥＦＲＥＦは基準信号ＦＲＥＦより進んだ位相を有し、ラグ基準信号ＬＦＲＥＦは基準信号ＦＲＥＦより遅れた位相を有することができる。
【０１６５】
基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生する（段階Ｓ２２５）。例えば、基準信号ＦＲＥＦのエッジを検出して基準エッジ信号ＲＥＳを発生し、フィードバック入力信号ＦＦＥＥＤＩのエッジを検出してフィードバックエッジ信号ＦＥＳを発生することができる。
【０１６６】
リード基準信号ＥＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてハイリード信号を発生し（段階Ｓ２３５）、ラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてハイラグ信号を発生する（段階Ｓ２４５）。ハイリード信号はフィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進んでいるのかどうかを示し、ハイラグ信号はフィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れているのか否かを示す。
【０１６７】
ハイリード信号及びハイラグ信号に基づいて高利得信号ＨＧＳを発生する（段階Ｓ２５５）。高利得信号ＨＧＳはフィードバック入力信号ＦＦＥＥＤＩが単位利得に基づいて補正されるか、または、単位利得より大きい調整利得に基づいて補正されるか否か、即ち、フィードバック入力信号ＦＦＥＥＤＩが単位利得だけ補正されるか、または、調整利得だけ補正されるか否かを示す。
【０１６８】
一実施形態において、高利得信号ＨＧＳは、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進んだりフィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れる場合に活性化し、高利得信号ＨＧＳに基づいて選択利得信号ＳＧＳを発生することができる（段階Ｓ２６５）。選択利得信号ＳＧＳは高利得信号ＨＧＳが活性化した場合に調整利得に対応して高利得信号ＨＧＳが非活性化された場合に単位利得に対応することができる。
【０１６９】
一実施形態において、デジタル位相周波数検出方法は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する段階をさらに含むことができる。
【０１７０】
図２６は本発明の一実施形態に係るデジタル位相固定ループを示すブロック図である。
図２６を参照すれば、デジタル位相固定ループ５００はデジタル位相周波数検出器５１０、デジタルループフィルタ（ｄｉｇｉｔａｌ ｌｏｏｐ ｆｉｌｔｅｒ；ＤＬＦ）５２０、デジタル制御発振器（ｄｉｇｉｔａｌｌｙ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ；ＤＣＯ）５３０及び分周器５４０を含む。
【０１７１】
デジタル位相周波数検出器５１０は、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差を示す第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する。例えば、デジタル位相周波数検出器５１０は、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを各々検出して基準エッジ信号及びフィードバックエッジ信号を発生し、このフィードバックエッジ信号に基づいて基準エッジ信号を同期化して第１位相比較信号ＰＣＳ１を発生し、基準エッジ信号に基づいてフィードバックエッジ信号を同期化して第２位相比較信号ＰＣＳ２を発生することができる。
【０１７２】
デジタル位相周波数検出器５１０は、図１及び図７のデジタル位相周波数検出器（１００、２００）のうちの１つでありうる。即ち、デジタル位相周波数検出器５１０は、検出部、位相比較部及びリセット部を含み、同期化部をさらに含むことができる。デジタル位相周波数検出器５１０が、図７のデジタル位相周波数検出器２００とともに同期化部２４０をさらに含む場合に、図２６に図示された第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は、図７の第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２に各々対応することができる。
【０１７３】
検出部は、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを検出して、基準エッジ信号及びフィードバックエッジ信号を発生する。リセット部は基準エッジ信号及びフィードバックエッジ信号に基づいて検出部を初期化させるリセット信号を発生する。位相比較部は基準エッジ信号を受信するデータ入力端及びフィードバックエッジ信号を受信するクロック入力端を具備して、第１比較信号を出力する第１フリップフロップ、フィードバックエッジ信号を受信するデータ入力端及び基準エッジ信号を受信するクロック入力端を具備し、第２比較信号を出力する第２フリップフロップ及び第１比較信号及び第２比較信号をラッチして、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生するラッチ部を含んで具現する。
【０１７４】
デジタルループフィルタ５２０は、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つに基づいて出力信号ＦＯＵＴの位相及び周波数を調節するためのデジタル制御信号ＤＣＯＮを発生する。即ち、デジタルループフィルタ５２０は、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの位相差及び周波数差に該当する誤差値がデジタル位相同期ループ５００で許容する基準誤差値より大きい場合に、出力信号ＦＯＵＴを制御するためのデジタル形態の制御信号ＤＣＯＮをデジタル制御発振器５３０で出力する。一実施形態において、デジタルループフィルタ５２０は、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つに対応するデジタル値を選択し、選択されたデジタル値を累積してデジタル制御信号ＤＣＯＮを発生することができ、マルチプレクサ及び累積器（ａｃｃｕｍｕｌａｔｏｒ）を含んで具現できる。
【０１７５】
デジタル制御発振器５３０はデジタル制御信号ＤＣＯＮに対応する位相及び周波数を有する出力信号ＦＯＵＴを発生する。分周器５４０は出力信号ＦＯＵＴを分周してフィードバック入力信号ＦＦＥＥＤＩを発生する。分周器５４０はフィードバック入力信号ＦＦＥＥＤＩをデジタル位相周波数検出器５１０に提供することによって、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの位相及び周波数が一致する時まで繰り返して位相及び周波数検出動作を実行させることができる。
【０１７６】
一実施形態において、デジタル位相固定ループ５００は、オール−デジタル位相固定ループ（ａｌｌ−ｄｉｇｉｔａｌ ＰＬＬ；ＡＤＰＬＬ）形態で具現できる。即ち、デジタル制御発振器５３０を除いたデジタル位相固定ループ５００に含まれる大部分の構成要素はデジタルロジックを利用して具現され、工程、電圧及び温度変化による影響を相対的に減少させることができ、位相固定ループを相対的に効率的に設計することができる。
【０１７７】
上述した通り、本発明の一実施形態に係るデジタル位相固定ループ５００は、図１及び図７のデジタル位相周波数検出器（１００、２００）のうちの１つを含んで具現されることによって、簡単な構造で具現されることができ、向上した動作速度を有して、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの間の位相及び周波数差を精密に検出して出力信号ＦＯＵＴを効果的に固定させることができる。
【０１７８】
図２７は本発明の一実施形態に係るデジタル位相固定方法を示すフローチャートである。
図１、図２６及び図２７を参照すれば、本発明の一実施形態に係るデジタル位相固定方法では、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを各々検出して基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生し、フィードバックエッジ信号ＦＥＳ及び基準エッジ信号ＲＥＳを各々同期化して第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する（段階Ｓ３１０）。段階Ｓ３１０は図９を参照して説明した本発明の実施形態に係るデジタル位相周波数検出方法と実質的に同一でありうる。
【０１７９】
第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２に基づいてデジタル制御信号ＤＣＯＮを発生する（段階Ｓ３２０）。デジタル制御信号ＤＣＯＮは出力信号ＦＯＵＴの位相及び周波数を調節するためのデジタル形態の制御信号でありうる。
【０１８０】
デジタル制御信号ＤＣＯＮに対応する位相及び周波数を有する出力信号ＦＯＵＴを発生し（段階Ｓ３３０）、出力信号ＦＯＵＴを分周してフィードバック入力信号ＦＦＥＥＤＩを発生する（段階Ｓ３４０）。また、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの位相及び周波数が一致するかを判断する（段階Ｓ３５０）。位相及び周波数が同じである場合にデジタル位相固定方法を終了して、同一でない場合に段階Ｓ３１０〜Ｓ３４０を繰り返して実行する。
【０１８１】
図２８は本発明の他の実施形態に係るデジタル位相固定ループを示すブロック図である。
図２８を参照すれば、デジタル位相固定ループ６００は、デジタル位相周波数検出器６１０、デジタルループフィルタ６２０、デジタル制御発振器６３０及び分周器６４０を含む。
【０１８２】
デジタル位相周波数検出器６１０が高利得信号ＨＧＳをさらに生成することを除けば、図２８のデジタル位相固定ループ６００は、図２６のデジタル位相固定ループ５００と実質的に同じ構成とすることができる。即ち、デジタル制御発振器６３０及び分周器６４０は、図２６のデジタル制御発振器５３０及び分周器５４０と各々同じ構成とすることができ、それに対して重複する説明は省略する。
【０１８３】
デジタル位相周波数検出器６１０は入力信号ＦＩＮに基づいてリード基準信号ＥＦＲＥＦ、基準信号ＦＲＥＦ及びラグ基準信号ＬＦＲＥＦを発生し、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生し、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差を示す第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生し、リード基準信号ＥＦＲＥＦ、ラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きいか否かを示す高利得信号ＨＧＳを発生する。
【０１８４】
一実施形態において、デジタル位相周波数検出器６１０は、図１０のデジタル位相周波数検出器３００でありうる。即ち、デジタル位相周波数検出器６１０は基準信号生成部６０２、位相比較信号生成部６０４及び利得調節部６０６を含むことができる。基準信号生成部６０２、位相比較信号生成部６０４及び利得調節部６０６は、図１０の基準信号生成部３６０、位相比較信号生成部３０１及び利得調節部３５０と各々同じ構成とすることができ、それに対する重複する説明は省略するようにする。
【０１８５】
他の実施形態において、デジタル位相周波数検出器６１０は、図２３のデジタル位相周波数検出器４００でありうる。即ち、デジタル位相周波数検出器６１０は選択利得信号を発生する利得選択部をさらに含むことができる。
【０１８６】
デジタルループフィルタ６２０は、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つと高利得信号ＨＧＳとに基づいて、出力信号ＦＯＵＴの位相及び周波数を調節するためのデジタル制御信号ＤＣＯＮを発生する。
【０１８７】
一実施形態において、デジタル位相周波数検出器６１０が図１０のデジタル位相周波数検出器３００の場合に、デジタルループフィルタ６２０は第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つと高利得信号ＨＧＳに対応するデジタル値を選択し、この選択されたデジタル値を累積してデジタル制御信号ＤＣＯＮを発生できる。この場合デジタルループフィルタ６２０は、高利得信号ＨＧＳに基づいてフィードバック利得を調節することができる。即ち、デジタルループフィルタ６２０は、高利得信号ＨＧＳが活性化した場合にフィードバック利得を増加させて出力信号ＦＯＵＴの位相及び周波数を相対的に大幅で調節することができる。
【０１８８】
他の実施形態において、デジタル位相周波数検出器６１０が図２３のデジタル位相周波数検出器４００の場合に、デジタルループフィルタ６２０は選択利得信号ＳＧＳを累積してデジタル制御信号ＤＣＯＮを発生することができる。
【０１８９】
上述した通り、本発明の他の実施形態に係るデジタル位相固定ループ６００は、図１０及び図２３のデジタル位相周波数検出器（３００、４００）のうちの１つを含んで具現されることによって、ジッタまたは、位相ノイズには影響を及ぼさずに出力信号ＦＯＵＴの固定時間のみを効果的に減少させることができる。
【０１９０】
図２９は本発明の他の実施形態に係るデジタル位相固定方法を示すフローチャートである。
図２８及び図２９を参照すれば、本発明の他の実施形態に係るデジタル位相固定方法では、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差を示す第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生し、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きいか否かを示す高利得信号ＨＧＳを発生する（段階Ｓ４１０）。段階Ｓ４１０は、図２２を参照して説明された本発明の実施形態に係るデジタル位相周波数検出方法と実質的に同一であることもできる。
【０１９１】
第１位相比較信号ＰＣＳ１、第２位相比較信号ＰＣＳ２及び高利得信号ＨＧＳに基づいてデジタル制御信号ＤＣＯＮを発生する（段階Ｓ４２０）。例えば、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つと高利得信号ＨＧＳとに基づいて複数のデジタル値のうちの１つを選択して選択利得信号ＳＧＳを発生し、選択利得信号ＳＧＳに基づいてデジタル制御信号ＤＣＯＮを発生することができる。この場合、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つに基づいて選択利得信号ＳＧＳの符号が決定されて高利得信号ＨＧＳに基づいて選択利得信号ＳＧＳの大きさを決定することができる。
【０１９２】
デジタル制御信号ＤＣＯＮに対応する位相及び周波数を有する出力信号ＦＯＵＴを発生し（段階Ｓ４３０）、出力信号ＦＯＵＴを分周してフィードバック入力信号ＦＦＥＥＤＩを発生する（段階Ｓ４４０）。また、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの位相及び周波数が一致するかを判断する（段階Ｓ４５０）。位相及び周波数が同じ場合にデジタル位相固定方法を終了し、同一ではない場合に段階Ｓ４１０〜Ｓ４４０を繰り返して実行する。
【０１９３】
図３０は本発明のまた他の実施形態に係るデジタル位相固定ループを示すブロック図である。
図３０を参照すれば、デジタル位相固定ループ７００はデジタル位相周波数検出器７１０、デジタルループフィルタ７２０、デジタル制御発振器７３０及び分周器７４０を含み、自動周波数調節器（ａｕｔｏｍａｔｉｃ ｆｒｅｑｕｅｎｃｙ ｃｏｎｔｒｏｌｌｅｒ；ＡＦＣ）７５０をさらに含むことができる。
【０１９４】
自動周波数調節器７５０をさらに含むことを除けば、図３０のデジタル位相固定ループ７００は、図２８のデジタル位相固定ループ６００と実質的に同じ構成とすることができる。即ち、基準信号生成部７０２、位相比較信号生成部７０４及び利得調節部７０６を含むデジタル位相周波数検出器７１０、デジタルループフィルタ７２０及び分周器７４０は、図２８のデジタル位相周波数検出器６１０、デジタルループフィルタ６２０及び分周器６４０と各々同じ構成とすることができ、それに対する重複する説明は省略する。
【０１９５】
自動周波数調節器７５０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて出力信号ＦＯＵＴの初期周波数を調節するための自動デジタル制御信号ＤＣＯＮＡを発生することができる。一実施形態において、自動周波数調節器７５０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのクロックの個数をカウントするカウンタ及びカウント回数を比較する比較器などを含んで具現され、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの比較時点を制御するためにダイナミックバイナリブランチ（ｄｙｎａｍｉｃ ｂｉｎａｒｙ ｂｒａｎｃｈ）のような技法を使うことができる。
【０１９６】
デジタル制御発振器７３０は自動デジタル制御信号ＤＣＯＮＡ及びデジタル制御信号ＤＣＯＮに基づいて出力信号ＦＯＵＴの位相及び周波数を調節することができる。例えば、デジタル位相固定ループ７００の位相及び周波数調節動作はコース（ｃｏａｒｓｅ）モード及びファイン（ｆｉｎｅ）モードに区分され、デジタル制御発振器７３０は、コースモードで概略的な周波数調節動作を実行して自動デジタル制御信号ＤＣＯＮＡに対応する周波数を有する出力信号ＦＯＵＴを発生し、ファインモードで精密な位相及び周波数調節動作を実行してデジタル制御信号ＤＣＯＮに対応する位相及び周波数を有する出力信号ＦＯＵＴを発生することができる。
【０１９７】
上述した通り、本発明のまた他の実施形態に係るデジタル位相固定ループ７００は、出力信号ＦＯＵＴの初期周波数を調節するための自動デジタル制御信号ＤＣＯＮＡを発生する自動周波数調節器７５０をさらに含んで具現することによって、出力信号ＦＯＵＴの固定時間を効果的に減少させることができる。
【０１９８】
図３１は本発明の実施形態に係るデジタル位相固定ループの動作を示すグラフである。図３１は位相及び周波数調節動作が実行されることによるデジタル位相固定ループの出力信号の周波数の変化を示す。図３１において、ＣＡＳＥ Ａは従来のデジタル位相固定ループの出力信号を示し、ＣＡＳＥ Ｂは図２８のデジタル位相固定ループ６００の出力信号を示し、ＣＡＳＥ Ｃは図３０のデジタル位相固定ループ７００の出力信号を示す。
【０１９９】
図３１を参照すれば、ＣＡＳＥ Ａで図示されるように、従来のデジタル位相固定ループは常に一定のフィードバック利得、即ち、単位利得を適用して位相及び周波数調節動作を実行する。即ち、従来のデジタル位相固定ループは、周波数キャプチャ区間（時間Ｔ０〜ＴＡ１）で出力信号の周波数を単位利得だけ増加させ、位相キャプチャ区間（時間ＴＡ１〜ＴＡ２）で出力信号の周波数を単位利得だけ増加または減少させ、位相固定区間（時間ＴＡ２以後）で出力信号の位相及び周波数を固定させる。図３１のＣＡＳＥ Ａで、従来のデジタル位相固定ループで適用される単位利得は１と示す。従来のデジタル位相固定ループは出力信号の初期周波数と目標周波数（ＴＡＲＧＥＴ）との差が大きい場合に出力信号の固定時間が長いという問題があった。
【０２００】
図２８及び図３１を参照すれば、ＣＡＳＥ Ｂで図示するように、本発明の他の実施形態に係るデジタル位相固定ループ６００は基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差により互いに異なるフィードバック利得を適用して位相及び周波数調節動作を実行する。即ち、デジタル位相固定ループ６００は周波数キャプチャ区間（時間Ｔ０〜ＴＢ１）で出力信号の周波数を単位利得より大きい調整利得だけ増加させ、位相キャプチャ区間（時間ＴＢ１〜ＴＢ３）の第１区間（時間ＴＢ１〜ＴＢ２）で出力信号の周波数を調整利得だけ減少させる。デジタル位相固定ループ６００は位相キャプチャ区間（時間ＴＢ１〜ＴＢ３）の第２区間（時間ＴＢ２〜ＴＢ３）で出力信号の周波数を単位利得だけ増加または、減少させて、出力信号の位相及び周波数を精密に調節し、位相固定区間（時間ＴＢ３以後）で出力信号の位相及び周波数を固定させる。図３１のＣＡＳＥ Ｂで、単位利得は１と示し調整利得はｎと示す。上述した通りｎは２〜８の間の整数でありうる。
【０２０１】
デジタル位相固定ループ６００から発生する出力信号の初期傾きは、出力信号の最終傾きより大きいこともある。例えば、周波数キャプチャ区間（時間Ｔ０〜ＴＢ１）及び位相キャプチャ区間の第１区間（時間ＴＢ１〜ＴＢ２）では、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が相対的に大きいから高利得信号ＨＧＳが活性化して相対的に大きい調整利得が適用され、従って、出力信号の傾きが相対的に大きい。位相キャプチャ（ＰＨＡＳＥ ＣＡＰＴＵＲＥ）区間の第２区間（時間ＴＢ２〜ＴＢ３）では、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が相対的に小さいから高利得信号ＨＧＳが非活性化されて相対的に小さい単位利得を適用することができ、従って、出力信号の傾きが相対的に小さい。
【０２０２】
本発明の他の実施形態に係るデジタル位相固定ループ６００は基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きい場合（時間Ｔ０〜ＴＢ２）には調整利得を適用して位相及び周波数調節動作を実行し、予め決まった位相差より小さい場合（時間ＴＢ２〜ＴＢ３）には単位利得を適用して位相及び周波数調節動作を実行する。従って、デジタル位相固定ループ６００は出力信号の固定時間を効果的に減少させることができる。
【０２０３】
図３０及び図３１を参照すれば、ＣＡＳＥ Ｃで図示するように、本発明のまた他の実施形態に係るデジタル位相固定ループ７００は自動周波数調節器７５０を利用して出力信号の初期周波数を調節することを除けば図２８のデジタル位相固定ループ６００と実質的に同じ動作を実行する。即ち、デジタル位相固定ループ７００は周波数キャプチャ区間（時間Ｔ０〜ＴＣ２）の第１区間（時間Ｔ０〜ＴＣ１）で自動周波数調節器７５０を利用して出力信号の初期周波数を概略的に調節し、周波数キャプチャ区間（時間Ｔ０〜ＴＣ２）の第２区間（時間ＴＣ１〜ＴＣ２）で出力信号の周波数を調整利得だけ増加させ、位相キャプチャ区間（時間ＴＣ２〜ＴＣ４）の第１区間（時間ＴＣ２〜ＴＣ３）で出力信号の周波数を調整利得だけ減少させる。デジタル位相固定ループ７００は、位相キャプチャ区間（時間ＴＣ２〜ＴＣ４）の第２区間（時間ＴＣ３〜ＴＣ４）で出力信号の周波数を単位利得だけ増加または減少させて、出力信号の位相及び周波数を精密に調節し、位相固定区間（時間ＴＣ４以後）で出力信号の位相及び周波数を固定させる。
【０２０４】
本発明のまた他の実施形態に係るデジタル位相固定ループ７００は自動周波数調節器７５０を含み、デジタル位相周波数検出器７１０が高利得信号ＨＧＳを発生し、デジタルループフィルタ７２０が高利得信号ＨＧＳに基づいてフィードバック利得を調節することによって、ジッタまたは位相ノイズには影響を及ぼさずに出力信号ＦＯＵＴの固定時間のみを効果的に減少させることができる。
【０２０５】
一実施形態において、周波数キャプチャ区間の所要時間は下記の式（２）を満足する。
【０２０６】
【数２】
式（２）で、ＧＲは予め決まった利得増加比（即ち、ｎ）を示し、Ｔ１は従来のデジタル位相固定ループの周波数キャプチャ区間の所要時間（即ち、Ｔ０〜ＴＡ１）を示し、Ｔ２はデジタル位相固定ループ６００の周波数キャプチャ区間の所要時間（即ち、Ｔ０〜ＴＢ１）を示す。デジタル位相固定ループ７００の周波数キャプチャ区間の所要時間（即ち、Ｔ０〜ＴＣ２）は自動周波数調節器７５０の構造及び設計によりさらに減少させることができる。
【０２０７】
図３２は本発明の実施形態に係るデジタル位相固定ループを含む集積回路を示すブロック図である。
図３２を参照すれば、集積回路８００はデジタル位相固定ループ８１０及び内部回路８２０を含む。
【０２０８】
デジタル位相固定ループ８１０は、基準信号ＦＲＥＦ及び入力信号ＦＩＮのうちの１つに基づいて固定された位相及び周波数を有する出力信号ＦＯＵＴを発生する。上述した通り、基準信号ＦＲＥＦは入力信号ＦＩＮと同一または、入力信号ＦＩＮを遅延させて発生することができる。デジタル位相固定ループ８１０は、図２６、図２８及び図３０のデジタル位相固定ループ（５００、６００、７００）のうちの１つでありうる。
【０２０９】
内部回路８２０は、出力信号ＦＯＵＴに基づいて予め決まった動作を実行する。即ち、出力信号ＦＯＵＴは内部回路８２０を駆動させるクロック信号として使うことができる。内部回路８２０は検出回路、制御回路、駆動回路、増幅回路、変換回路、フューズ回路などのような任意の回路のうち、少なくとも１つを含んで具現することができる。
【０２１０】
一実施形態において、集積回路８００は、モバイルＳｏＣ（ｍｏｂｉｌｅ ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）、ＡＰ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ） ＳｏＣ、マルチメディア（ｍｕｌｔｉｍｅｄｉａ） ＳｏＣなどのような多様な形態のＳｏＣ、スマートカード、ＤＴＶ（ｄｉｇｉｔａｌ ＴＶ）、プリンタ、ビデオカメラ、イメージ装置などのような多様なアプリケーションに適用できる。
【０２１１】
図３３は本発明の実施形態に係るデジタル位相固定ループを含む送信機を示すブロック図である。
図３３を参照すれば、送信機９００はデータ処理回路９１０、周波数合成器９２０及び増幅器９３０を含む。送信機９００は例えばポーラー送信機（ｐｏｌａｒ ｔｒａｎｓｍｉｔｔｅｒ）の形態で具現できる。
【０２１２】
データ処理回路９１０は同相信号（Ｉ）と直交信号（Ｑ）で構成される基底帯域データ（ＢＡＳＥＢＡＮＤ）を処理して振幅信号Ａと位相信号Ｐとに分離する。一実施形態において、データ処理回路９１０は、ＣＯＲＤＩＣ（Ｃｏｏｒｄｉｎａｔｅ Ｒｏｔａｔｉｏｎａｌ Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒ）で具現され、座標系上でＩ信号軸とＱ信号軸に対する座標成分と表示された基底帯域データ（ＢＡＳＥＢＡＮＤ）を位相成分（即ち、位相信号Ｐ）と振幅成分（即ち、振幅信号Ａ）に変換することができる。
【０２１３】
周波数合成器９２０は基準信号ＦＲＥＦ及び入力信号ＦＩＮのうちの１つと位相信号Ｐとに基づいて出力信号ＦＯＵＴを生成する。即ち、周波数合成器９２０は位相信号Ｐに基づいて基準信号ＦＲＥＦ及び入力信号ＦＩＮのうちの１つから出力信号ＦＯＵＴを生成する。一実施形態において、周波数合成器９２０は基準信号ＦＲＥＦ及び入力信号ＦＩＮのうちの１つと位相信号Ｐとを合算する加算器及び合算された信号に基づいて出力信号ＦＯＵＴを生成するデジタル位相固定ループを含んで具現できる。デジタル位相固定ループは図２６、図２８及び図３０のデジタル位相固定ループ（５００、６００、７００）のうちの１つでありうる。
【０２１４】
増幅器９３０は出力信号ＦＯＵＴと振幅信号Ａとを合成して送信信号ＴＳを出力する。即ち、増幅器９３０は出力信号ＦＯＵＴを受信して振幅信号Ａに符合する出力レベルを有する伝送信号ＴＳ、即ち、搬送波を出力する。
【０２１５】
図３４は本発明の実施形態に係るデジタル位相固定ループを含むメモリ装置を示すブロック図である。
図３４を参照すれば、メモリ装置１０００は、デジタル位相固定ループ１０１０、メモリコア１０２０、及びデータ出力バッファ１０３０を含む。
【０２１６】
メモリ装置１０００は、例えば、動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）、静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＳＲＡＭ）などのような揮発性メモリ装置及びＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）及びフラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）などのような非揮発性メモリ装置のうちの１つとすることができ、特にＤＤＲ ＳＤＲＡＭまたはＧＤＤＲ ＳＤＲＡＭでありうる。
【０２１７】
デジタル位相固定ループ１０１０は、基準信号ＦＲＥＦ及び入力信号ＦＩＮのうちの１つに基づいて固定された位相及び周波数を有する出力信号ＦＯＵＴを発生する。出力信号ＦＯＵＴはメモリ装置１０００を駆動させるクロック信号として使うことができる。デジタル位相固定ループ１０１０は、図２６、図２８及び図３０のデジタル位相固定ループ（５００、６００、７００）のうちの１つでありうる。
【０２１８】
メモリコア１０２０は出力信号ＦＯＵＴ、即ち、クロック信号に基づいて動作することができる。メモリコア１０２０は、データ入力バッファ（図示せず）から提供された記入データを保存し、読み出しデータＤＡＴＡを生成してデータ出力バッファ１０３０に提供する。図示はしていないが、メモリコア１０２０は、データを保存する複数のメモリセルを含むメモリセルアレイ、アドレス信号に基づいてメモリセルアレイのワードライン及びビットラインを選択するローデコーダ及びコラムデコーダ、及び選択されたメモリセルに保存されたデータを感知して読み出しデータＤＡＴＡを生成する感知増幅器を含むことができる。
【０２１９】
データ出力バッファ１０３０は、出力信号ＦＯＵＴ、即ち、クロック信号に応答して読み出しデータＤＡＴＡを出力データＤＯＵＴとして出力する。出力データＤＯＵＴはクロック信号に同期して出力され、例えば、メモリコントローラのような外部装置に提供することができる。
【０２２０】
図３５は図３４のメモリ装置を含むシステムを示すブロック図である。
図３５を参照すれば、システム１１００はプロセッサ１１１０、メモリ装置１１２０、ユーザインターフェース１１３０、保存装置１１４０、入出力装置１１５０及び電源装置１１６０を含むことができる。
【０２２１】
プロセッサ１１１０は特定計算または、タスク（ｔａｓｋ）を実行できる。実施形態に従って、プロセッサ１１１０は、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）でありうる。プロセッサ１１１０はアドレスバス（ａｄｄｒｅｓｓ ｂｕｓ）、制御バス（ｃｏｎｔｒｏｌ ｂｕｓ）及びデータバス（ｄａｔａ ｂｕｓ）を介してメモリ装置１１２０、ユーザインターフェース１１３０、保存装置１１４０及び入出力装置１１５０に接続されて通信を実行できる。実施形態に従って、プロセッサ１１１０は周辺構成要素相互接続（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ；ＰＣＩ）バスのような拡張バスにも接続することができる。
【０２２２】
一方、プロセッサ１１１０はシングルコア（ｓｉｎｇｌｅ ｃｏｒｅ）または、マルチコア（ｍｕｌｔｉ ｃｏｒｅ）の形態で具現することができる。例えば、ＡＲＭコアプロセッサは約１ＧＨｚ未満のシステムクロックを利用して動作する場合に、シングルコアの形態で具現することができ、約１ＧＨｚ以上のシステムクロックを利用して高速で動作する次世代プロセッサの場合にマルチコアの形態で具現することができる。また、前記のような次世代ＡＲＭコアプロセッサはＡＸＩ（Ａｄｖａｎｃｅｄ ｅｘｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）バスを介して周辺装置と通信を実行できる。
【０２２３】
メモリ装置１１２０はシステム１１００の動作に必要なデータを保存でき、図３４のメモリ装置１０００でありうる。即ち、メモリ装置１１２０は、図２６、図２８及び図３０のデジタル位相固定ループ（５００、６００、７００）のうちの１つを含んで具現することができる。
【０２２４】
ユーザインターフェース１１３０は、使用者がシステム１１００を動作させるのに必要な多様な手段を含むことができる。保存装置１１４０はソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ハードディスクドライブ（ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ）及びＣＤ−ＲＯＭなどを含むことができる。入出力装置１１５０は、キーボード、キーパッド、マウスなどと同じ入力手段及びプリンタ、ディスプレイなどのような出力手段を含むことができる。電源装置１１６０は、システム１１００の動作に必要な動作電圧を供給することができる。
【０２２５】
図示はしていないが、システム１１００はビデオカード、サウンドカード、メモリカード、ＵＳＢ装置などと通信したり、または、他の電子機器と通信できるポート（ｐｏｒｔ）をさらに含むことができる。また、システム１１００はベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐ ｓｅｔ）及びイメージセンサなどをさらに含むことができる。一方、システム１１００は任意のコンピューティングシステムと解釈されなければならない。
【産業上の利用可能性】
【０２２６】
本発明は位相及び周波数が固定された出力信号（例えば、クロック信号）を必要とする任意の集積回路、送信機、及び半導体装置などとこれを含む電子機器及び電子システムに有用に利用することができる。特に本発明はモバイルＳｏＣ（ｍｏｂｉｌｅ ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）、ＡＰ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ） ＳｏＣ、マルチメディア（ｍｕｌｔｉｍｅｄｉａ） ＳｏＣ、スマートカード、ＤＴＶ（ｄｉｇｉｔａｌ ＴＶ）、プリンタ、ビデオカメラ、イメージ装置などと同じ多様なアプリケーションに適用することができる。
【０２２７】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０２２８】
１１０： 検出部
１２０： 位相比較部
１３０： リセット部
１２２： 第１フリップフロップ
１２４： 第２フリップフロップ
１２６： ラッチブロック
【技術分野】
【０００１】
本発明は位相周波数検出器に係り、より詳細にはデジタル位相周波数検出器、このデジタル位相周波数検出器を含むデジタル位相固定ループ及びデジタル位相周波数検出方法に関する。
【背景技術】
【０００２】
位相固定ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ；ＰＬＬ）は固定された位相及び周波数を有する出力信号を得るために使用される。従来、アナログ回路で具現されたアナログ位相固定ループが使用されてきたが、半導体技術の発達によってトランジスタの速度が増加し、供給電圧が低下したことから、アナログ位相固定ループでは外部ノイズに敏感で精密度が落ちるという問題があった。従って、最近では外部ノイズに敏感でなく精密度が確保できるデジタル回路で具現されたデジタル位相固定ループが使用されている。デジタル位相固定ループは入力信号と出力信号の位相及び周波数差を検出するデジタル位相周波数検出器（ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ；ＰＦＤ）を含み、このデジタル位相周波数検出器の性能によってデジタル位相固定ループの性能を決定することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１５４２７０号公報
【特許文献２】米国特許７，７２８，６７５号明細書
【特許文献３】米国特許出願公開２００８／０１３６５３５号明細書
【特許文献４】米国特許７，５９５，６９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、小型化及び高速化に適合し、基準信号とフィードバック入力信号との間の位相及び周波数差を精密に検出できるデジタル位相周波数検出器を提供することにある。
【０００５】
本発明の他の目的は、小型化及び高速化に適合し、基準信号とフィードバック入力信号の間の位相及び周波数差を精密に検出できるデジタル位相周波数検出方法を提供することにある。
本発明のまた他の目的は前記デジタル位相周波数検出器を含み、出力信号の固定時間を減少させることのできるデジタル位相固定ループを提供することにある。
【課題を解決するための手段】
【０００６】
前記一目的を達成するために、本発明の一実施形態に係るデジタル位相周波数検出器は検出部、位相比較部、及びリセット部を含む。前記検出部は基準信号及びフィードバック入力信号のエッジを検出して、基準エッジ信号及びフィードバックエッジ信号を発生する。前記リセット部は前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記検出部を初期化させるリセット信号を発生する。前記位相比較部は、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生する。前記位相比較部は第１フリップフロップ、第２フリップフロップ及びラッチブロックを含む。前記第１フリップフロップは前記基準エッジ信号を受信するデータ入力端及び前記フィードバックエッジ信号を受信するクロック入力端を具備し、第１比較信号を出力する。前記第２フリップフロップは前記フィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備し、第２比較信号を出力する。前記ラッチブロックは前記第１比較信号及び前記第２比較信号をラッチして前記第１位相比較信号及び前記第２位相比較信号を発生する。
【０００７】
一実施形態において、前記第１位相比較信号及び前記第２位相比較信号は互いに相補的に活性化し、前記第１位相比較信号は前記フィードバック入力信号の位相が前記基準信号の位相より遅れる場合に活性化し、前記第２位相比較信号は前記フィードバック入力信号の位相が前記基準信号の位相より進む場合に活性化することができる。
【０００８】
前記第１位相比較信号は前記フィードバックエッジ信号が活性化する時点に前記基準エッジ信号の論理レベルに対応するように同期化し、前記第２位相比較信号は前記基準エッジ信号が活性化する時点での前記フィードバックエッジ信号の論理レベルに対応するように同期化できる。前記リセット信号は前記基準エッジ信号及び前記フィードバックエッジ信号が、全部活性化した場合に活性化し、前記基準エッジ信号及び前記フィードバックエッジ信号は前記リセット信号が活性化した場合に非活性化することができる。
【０００９】
前記検出部は第３フリップフロップ及び第４フリップフロップを含むことができる。前記第３フリップフロップは前記基準信号の上昇エッジ及び下降エッジのうちの１つに応答して活性化し、前記リセット信号に応答して非活性化される前記基準エッジ信号を発生することができる。前記第４フリップフロップは前記フィードバック入力信号の上昇エッジ及び下降エッジのうちの１つに応答して活性化し、前記リセット信号に応答して非活性化される前記フィードバックエッジ信号を発生することができる。
【００１０】
前記リセット部は少なくとも１つの論理素子を含むことができる。前記少なくとも１つの論理素子は前記基準エッジ信号、前記フィードバックエッジ信号、及び検出イネイブル信号に対して論理演算を実行して前記リセット信号を発生することができる。
【００１１】
一実施形態において、前記デジタル位相周波数検出器は、同期化部をさらに含むことができる。前記同期化部は前記基準信号及び前記フィードバック入力信号のうちの１つに基づいて前記第１位相比較信号及び前記第２位相比較信号を同期化して、第１位相比較出力信号及び第２位相比較出力信号を発生することができる。
【００１２】
前記同期化部は第３フリップフロップ及び第４フリップフロップを含むことができる。前記第３フリップフロップは前記基準信号及び前記フィードバック入力信号のうちの１つを受信するクロック入力端及び前記第１位相比較信号を受信するデータ入力端を具備し、前記第１位相比較出力信号を出力することができる。前記第４フリップフロップは前記基準信号及び前記フィードバック入力信号のうちの１つを受信するクロック入力端及び前記第２位相比較信号を受信するデータ入力端を具備し、前記第２位相比較出力信号を出力 することができる。
【００１３】
前記一目的を達成するために、本発明の他の実施形態に係るデジタル位相周波数検出器は基準信号生成部、位相比較信号生成部及び利得調節部を含む。前記基準信号生成部は入力信号に基づいてリード基準信号、基準信号及びラグ基準信号を発生する。前記位相比較信号生成部は前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生し、前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生する。前記利得調節部は前記リード基準信号、前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記基準信号と前記フィードバック入力信号の位相差が予め決まっていた位相差より大きいか否かを示す高利得信号を発生する。
【００１４】
前記リード基準信号は前記基準信号と同じ波形を有し、前記基準信号より進んだ位相を有し、前記ラグ基準信号は前記基準信号と同じ波形を有し、前記基準信号より遅れた位相を有することができる。前記高利得信号は前記フィードバック入力信号の位相が前記リード基準信号の位相より進んだり、または、前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れる場合に活性化することができる。
【００１５】
前記利得調節部は、リード検出部、ラグ検出部及び高利得信号生成部を含むことができる。前記リード検出部は、前記リード基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記リード基準信号の位相より進んでいるのかどうかを示すハイリード信号を発生できる。前記ラグ検出部は前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れているのかどうかを示すハイラグ信号を発生することができる。前記高利得信号生成部は前記ハイリード信号及び前記ハイラグ信号に基づいて前記高利得信号を発生できる。
【００１６】
前記リード検出部はリード検出ブロック、論理演算ブロック及びリード出力ブロックを含むことができる。前記リード検出ブロックは前記リード基準信号のエッジを検出してリードエッジ信号を発生することができる。前記論理演算ブロックは前記リードエッジ信号、前記基準エッジ信号及び前記フィードバックエッジ信号に対し論理演算を実行してリード信号を発生することができる。前記リード出力ブロックは前記リードエッジ信号に基づいて前記リード信号を同期化して前記ハイリード信号を発生することができる。
【００１７】
前記ラグ検出部は、ラグ検出ブロック、論理演算ブロック及びラグ出力ブロックを含むことができる。前記ラグ検出ブロックは前記ラグ基準信号のエッジを検出してラグエッジ信号を発生することができる。前記論理演算ブロックは前記ラグエッジ信号、前記基準エッジ信号及び前記フィードバックエッジ信号に対し論理演算を実行してラグ信号を発生することができる。前記ラグ出力ブロックは前記ラグエッジ信号に基づいて前記ラグ信号を同期化して前記ハイラグ信号を発生することができる。
【００１８】
前記利得調節部は利得同期化部をさらに含むことができる。前記利得同期化部は前記基準信号及び前記フィードバック入力信号のうちの１つに基づいて前記高利得信号を同期化して高利得出力信号を発生することができる。
【００１９】
一実施形態において、前記リード基準信号は第１〜第ｎ（ただ、ｎは２以上の自然数）リード基準信号を含み、前記ラグ基準信号は第１〜第ｎラグ基準信号を含むことができる。前記第１〜第ｎリード基準信号は、ｎが増加するほど前記基準信号より、予め設定された値だけ進んだ位相を各々有することができる。前記第１〜第ｎラグ基準信号はｎが増加するほど前記基準信号より前記予め設定された値だけ遅れた位相を各々有することができる。
【００２０】
前記利得調節部は第１〜第ｎリード検出部、第１〜第ｎラグ検出部及び第１〜第ｎ高利得信号生成部を含むことができる。前記第１〜第ｎリード検出部は、前記第１〜第ｎリード基準信号のうちの１つ、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号が前記第１〜第ｎリード基準信号のうち、対応するリード基準信号より進んだ位相を有するか否かを示す第１〜第ｎハイリード信号を各々発生することができる。前記第１〜第ｎラグ検出部は前記第１〜第ｎラグ基準信号のうちの１つ、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号が、前記第１〜第ｎラグ基準信号のうち、対応するラグ基準信号より遅れた位相を有するか否かを示す第１〜第ｎハイラグ信号を各々発生することができる。前記第１〜第ｎ高利得信号生成部は前記第１〜第ｎハイリード 信号のうちの１つ及び対応する前記第１〜第ｎハイラグ信号のうちの１つに基づいて第１〜第ｎ高利得信号を各々発生することができる。
【００２１】
前記位相比較信号生成部は、前記基準信号及び前記フィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生し、前記フィードバックエッジ信号に基づいて前記基準エッジ信号を同期化して前記第１位相比較信号を発生し、前記基準エッジ信号に基づいて前記フィードバックエッジ信号を同期化して前記第２位相比較信号を発生することができる。
【００２２】
前記デジタル位相周波数検出器は、利得選択部をさらに含むことができる。前記利得選択部は前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて、前記高利得信号が非活性化された場合に第１デジタル値を有して前記高利得信号が活性化した場合に前記第１デジタル値より大きい第２デジタル値を有する選択利得信号を発生することができる。
【００２３】
前記他の目的を達成するために、本発明の一実施形態に係るデジタル位相周波数検出方法では、入力信号に基づいてリード基準信号、基準信号及びラグ基準信号を発生し、前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生し、前記リード基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記リード基準信号の位相より先んじるのかどうかを示すハイリード信号を発生し、前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れているのかどうかを示すハイラグ信号を発生し、前記ハイリード信号及び前記ハイラグ信号に基づいて前記フィードバック入力信号が単位利得または、前記単位利得より大きい調整利得に基づいて補正されるのかどうかを示す高利得信号を発生する。
【００２４】
前記高利得信号は前記フィードバック入力信号の位相が前記リード基準信号の位相より進んでいたり前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れている場合に活性化することができる。この場合前記デジタル位相周波数検出方法では前記高利得信号が活性化した場合に前記調整利得に対応して前記高利得信号が非活性化された場合に前記単位利得に対応する選択利得信号をさらに発生することができる。
【００２５】
前記また他の目的を達成するために、本発明の一実施形態に係るデジタル位相固定ループはデジタル位相周波数検出器、デジタルループフィルタ、デジタル制御発振器及び分周器を含む。前記デジタル位相周波数検出器は基準信号及びフィードバック入力信号に基づいて前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生する。前記デジタルループフィルタは前記第１位相比較信号及び前記第２位相比較信号のうちの１つに基づいて出力信号の位相及び周波数を調節するためのデジタル制御信号を発生する。前記デジタル制御発振器は前記デジタル制御信号に対応する位相及び周波数を有する前記出力信号を発生する。前記分周器は前記出力信号を分周して前記フィードバック入力信号を発生する。前記デジタル位相周波数検出器は検出部、リセット部、第１フリップフロップ、第２フリップフロップ及びラッチ部を含む。前記検出部は前記基準信号及び前記フィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する。前記リセット部は前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記検出部を初期化させるリセット信号を発生する。前記第１フリップフロップは前記基準エッジ信号を受信するデータ入力端及び前記フィードバックエッジ信号を受信するクロック入力端を具備し、第１比較信号を出力する。前記第２フリップフロップは前記フィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備し、第２比較信号を出力する。前記ラッチ部は前記第１比較信号及び前記第２比較信号をラッチして前記第１位相比較信号及び前記第２位相比較信号を発生する。
【００２６】
前記また他の目的を達成するために、本発明の他の実施形態に係るデジタル位相固定ループはデジタル位相周波数検出器、デジタルループフィルタ、デジタル制御発振器及び分周器を含む。前記デジタル位相周波数検出器は入力信号に基づいてリード基準信号、基準信号及びラグ基準信号を発生し、前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生し、前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生し、前記リード基準信号、前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記基準信号と前記フィードバック入力信号との位相差が予め決まった位相差より大きいのか否かを示す高利得信号を発生する。前記デジタルループフィルタは前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて出力信号の位相及び周波数を調節するためのデジタル制御信号を発生する。前記デジタル制御発振器は前記デジタル制御信号に対応する位相及び周波数を有する前記出力信号を発生する。前記分周器は前記出力信号を分周して前記フィードバック入力信号を発生する。
【００２７】
前記出力信号の初期傾きは前記出力信号の最終傾きより大きいこともある。
【００２８】
一実施形態において、前記デジタル位相固定ループは自動周波数調節器をさらに含むことができる。前記自動周波数調節器は前記基準信号及び前記フィードバック入力信号に基づいて前記出力信号の初期周波数を調節するための自動デジタル制御信号を発生することができる。
【００２９】
前記一目的を達成するために、本発明のまた他の実施形態に係るデジタル位相固定ループを制御するデジタル位相周波数検出器は、位相比較信号生成部、利得調節部及び利得選択部を含む。前記位相比較信号生成部は前記デジタル位相固定ループの基準信号及びフィードバック信号に応答して、前記基準信号と前記フィードバック信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生する。前記利得調節部はリード基準信号及びラグ基準信号に応答して、前記基準信号と前記フィードバック入力信号との位相差が予め決まった位相差より大きいのか否かを示す高利得信号を発生する。前記利得選択部は前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて、選択利得信号を発生する。前記選択利得信号は前記高利得信号が非活性化された場合に第１デジタル値を有し、前記高利得信号が活性化した場合に前記第１デジタル値より大きい第２デジタル値を有する。前記第１デジタル値及び前記第２デジタル値により、前記デジタル位相固定ループの出力信号及び前記フィードバック信号の位相調節と周波数調節を制御する。
【発明の効果】
【００３０】
前記のような本発明の実施形態に係るデジタル位相周波数検出器は、フィードバックエッジ信号に基づいて基準エッジ信号を同期化して第１位相比較信号を発生し、基準エッジ信号に基づいてフィードバックエッジ信号を同期化して第２位相比較信号を発生することによって、小型化及び高速化に適合し、基準信号とフィードバック入力信号との間の位相及び周波数差を精密に検出することができる。また、基準信号とフィードバック入力信号の位相差が予め決まった位相差より大きいのか否かを示す高利得信号をさらに発生することによって、前記デジタル位相周波数検出器を含むデジタル位相固定ループのフィードバック利得を効率的に調節することができる。
【００３１】
また、本発明の実施形態に係るデジタル位相周波数検出器を含むデジタル位相固定ループは構造が簡単で、向上した動作速度を有して、出力信号を効果的に固定させることができる。特にジッタまたは、位相ノイズには影響を及ぼさずに出力信号の固定時間のみを減少させることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係るデジタル位相周波数検出器を示すブロック図。
【図２】図１のデジタル位相周波数検出器に含まれる位相比較部の一例を示すブロック図。
【図３】図１のデジタル位相周波数検出器に含まれる検出部の一例を示すブロック図。
【図４】図１のデジタル位相周波数検出器に含まれるリセット部の一例を示すブロック図。
【図５】図１のデジタル位相周波数検出器の動作を示すタイミング図。
【図６】図１のデジタル位相周波数検出器の動作を示すタイミング図。
【図７】本発明の他の実施形態に係るデジタル位相周波数検出器を示すブロック図。
【図８】図７のデジタル位相周波数検出器に含まれる同期化部の一例を示すブロック図。
【図９】本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャート。
【図１０】本発明のまた他の実施形態に係るデジタル位相周波数検出器を示すブロック図。
【図１１】図１０のデジタル位相周波数検出器から発生する基準信号の一例を示す図。
【図１２】図１０のデジタル位相周波数検出器に含まれる基準信号生成部の一例を示すブロック図。
【図１３】図１０のデジタル位相周波数検出器に含まれる利得調節部の一例を示すブロック図。
【図１４】図１３の利得調節部の具体的な例を示すブロック図。
【図１５】図１０のデジタル位相周波数検出器の動作を示すタイミング図。
【図１６】図１０のデジタル位相周波数検出器の動作を示すタイミング図。
【図１７】図１０のデジタル位相周波数検出器に含まれる利得調節部の他の例を示すブロック図。
【図１８】図１７の利得調節部に含まれる利得同期化部の一例を示すブロック図。
【図１９】図１０のデジタル位相周波数検出器から発生する基準信号の他の例を示す図面。
【図２０】図１０のデジタル位相周波数検出器に含まれる基準信号生成部の他の例を示すブロック図。
【図２１】図１０のデジタル位相周波数検出器に含まれる利得調節部のまた他の例を示すブロック図。
【図２２】本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャート。
【図２３】本発明のまた他の実施形態に係るデジタル位相周波数検出器を示すブロック図。
【図２４】図２３のデジタル位相周波数検出器に含まれる利得選択部の一例を示すブロック図。
【図２５】本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャート。
【図２６】本発明の一実施形態に係るデジタル位相固定ループを示すブロック図。
【図２７】本発明の一実施形態に係るデジタル位相固定方法を示すフローチャート。
【図２８】本発明の他の実施形態に係るデジタル位相固定ループを示すブロック図。
【図２９】本発明の他の実施形態に係るデジタル位相固定方法を示すフローチャート。
【図３０】本発明のまた他の実施形態に係るデジタル位相固定ループを示すブロック図。
【図３１】本発明の実施形態に係るデジタル位相固定ループの動作を示すグラフ。
【図３２】本発明の実施形態に係るデジタル位相固定ループを含む集積回路を示すブロック図。
【図３３】本発明の実施形態に係るデジタル位相固定ループを含む送信機を示すブロック図。
【図３４】本発明の実施形態に係るデジタル位相固定ループを含むメモリ装置を示すブロック図。
【図３５】図３４のメモリ装置を含むシステムを示すブロック図。
【発明を実施するための最良の形態】
【００３３】
本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。
【００３４】
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解すべきである。
【００３５】
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。これらの用語は一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
【００３６】
ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及されている場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含むと理解すべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及されている場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同様に解釈すべきである。
【００３７】
本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異ならない限り、複数の表現をも含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたものが存在するということを示すものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。
【００３８】
また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解すべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
【００３９】
一方、ある実施形態が別に実現可能な場合に特定ブロック内に明記された機能または、動作がフローチャートに明記された順序と違う場合もある。例えば、連続する２つのブロックが実際には実質的に同時に実行する事もでき、関連した機能または、動作によっては前記ブロックが逆に遂行されることも可能である。
【００４０】
以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、同一構成要素に対しての重複した説明は省略する。
【００４１】
図１は本発明の一実施形態に係るデジタル位相周波数検出器（ｐｈａｓｅ ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ；ＰＦＤ）を示すブロック図である。
図１を参照すれば、デジタル位相周波数検出器１００は検出部１１０、位相比較部１２０及びリセット部１３０を含む。
【００４２】
デジタル位相周波数検出器１００はデジタル位相固定ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ；ＰＬＬ）内に含まれ、デジタル位相固定ループの入力信号と出力信号との位相及び周波数差を検出することによって、デジタル位相固定ループが出力信号の位相及び周波数を調節し、固定された位相及び周波数を有する出力信号を発生するようにする。
【００４３】
検出部１１０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを検出して基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生する。即ち、検出部１１０は基準信号ＦＲＥＦのエッジを検出して基準エッジ信号ＲＥＳを発生し、フィードバック入力信号ＦＦＥＥＤＩのエッジを検出してフィードバックエッジ信号ＦＥＳを発生する。
【００４４】
基準信号ＦＲＥＦはデジタル位相固定ループの入力信号に対応し、フィードバック入力信号ＦＦＥＥＤＩはデジタル位相固定ループの出力信号に対応することができる。例えば、基準信号ＦＲＥＦはデジタル位相固定ループの入力信号と実質的に同一であるか、または、デジタル位相固定ループの入力信号を遅延して発生させることができる。フィードバック入力信号ＦＦＥＥＤＩはデジタル位相固定ループの出力信号と実質的に同一であるか、または、デジタル位相固定ループの出力信号を分周して発生させることができる。基準信号ＦＲＥＦはクリスタル（ｃｒｙｓｔａｌ）等を利用して生成され、固定された周波数を有するので、基準信号ＦＲＥＦの周波数はフィードバック入力信号ＦＦＥＥＤＩの周波数に対する基準周波数として使用される。
【００４５】
一実施形態において、基準エッジ信号ＲＥＳは基準信号ＦＲＥＦの上昇エッジ及び下降エッジのうちの１つに応答して活性化し、フィードバックエッジ信号ＦＥＳはフィードバック入力信号ＦＦＥＥＤＩの上昇エッジ及び下降エッジのうちの１つに応答して活性化できる。例えば、基準エッジ信号ＲＥＳが基準信号ＦＲＥＦの上昇エッジに応答して活性化する場合に、フィードバックエッジ信号ＦＥＳはフィードバック入力信号ＦＦＥＥＤＩの上昇エッジに応答して活性化できる。また、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳはリセット信号ＲＳＴに応答して非活性化できる。
【００４６】
ここで、「活性化」とは各信号が第１論理レベルから第２論理レベルに遷移されることを示し、「非活性化」とは各信号が第２論理レベルから第１論理レベルに遷移されることを示す。例えば、第１論理レベルは論理ローレベルで第２論理レベルは論理ハイレベルとすることができる。
【００４７】
位相比較部１２０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する。例えば、位相比較部１２０はフィードバックエッジ信号ＦＥＳに基づいて基準エッジ信号ＲＥＳを同期化して第１位相比較信号ＰＣＳ１を発生し、基準エッジ信号ＲＥＳに基づいてフィードバックエッジ信号ＦＥＳを同期化して第２位相比較信号ＰＣＳ２を発生することができる。第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相及び周波数の差を示すことができる。例えば、第１位相比較信号ＰＣＳ１はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より遅れるのか（ｌａｇ）の有無を示し、第２位相比較信号ＰＣＳ２はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より進むのか（ｌｅａｄ）の有無を示すことができる。
【００４８】
第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は互いに相補的に活性化できる。即ち、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は互いに相補的な論理レベルを有することができる。例えば、第１位相比較信号ＰＣＳ１はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より遅れる場合に活性化し、第２位相比較信号ＰＣＳ２はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より進んでいる場合に活性化することができる。本発明の一実施形態に係るデジタル位相周波数検出器１００は基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相及び周波数差を検出してバイナリコード（ｂｉｎａｒｙ ｃｏｄｅ）で出力するバンバン（Ｂａｎｇ-Ｂａｎｇ）デジタル位相周波数検出器の形態で具現できる。
【００４９】
図２は図１のデジタル位相周波数検出器に含まれる位相比較部の一例を示すブロック図である。
図２を参照すれば、位相比較部１２０は第１フリップフロップ１２２、第２フリップフロップ１２４及びラッチブロック１２６を含む。
【００５０】
第１フリップフロップ１２２は基準エッジ信号ＲＥＳを受信するデータ入力端及びフィードバックエッジ信号ＦＥＳを受信するクロック入力端を具備し、第１比較信号ＣＳ１を出力する。第１比較信号ＣＳ１はフィードバックエッジ信号ＦＥＳが活性化する時点に基準エッジ信号ＲＥＳの論理レベルに対応するように同期化できる。即ち、第１フリップフロップ１２２はフィードバックエッジ信号ＦＥＳが活性化する時点で基準エッジ信号ＲＥＳの論理レベルをサンプリングして第１比較信号ＣＳ１の論理レベルを決定できる。
【００５１】
第２フリップフロップ１２４はフィードバックエッジ信号ＦＥＳを受信するデータ入力端及び基準エッジ信号ＲＥＳを受信するクロック入力端を具備し、第２比較信号ＣＳ２を出力する。第２比較信号ＣＳ２は基準エッジ信号ＲＥＳが活性化する時点でフィードバックエッジ信号ＦＥＳの論理レベルに対応するように同期化できる。即ち、第２フリップフロップ１２４は基準エッジ信号ＲＥＳが活性化する時点でフィードバックエッジ信号ＦＥＳの論理レベルをサンプリングして第２比較信号ＣＳ２の論理レベルを決定できる。
【００５２】
第１フリップフロップ１２２及び第２フリップフロップ１２４のリセット入力端は検出イネーブル信号ＰＤＥＮを受信することができる。検出イネーブル信号ＰＤＥＮはデジタル位相周波数検出器１００が位相及び周波数検出動作を遂行する間は活性化し、位相及び周波数検出動作が終了してデジタル位相固定ループの出力信号の位相及び周波数が固定（ｌｏｃｋ）された場合に非活性化することができる。
【００５３】
ラッチブロック１２６は第１比較信号ＣＳ１及び第２比較信号ＣＳ２をラッチして、互いに相補的な論理レベルを有する第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する。ラッチブロック１２６はＳＲラッチの形態で具現でき、第１ＮＡＮＤゲート１２６ａ及び第２ＮＡＮＤゲート１２６ｂを含むことができる。第１ＮＡＮＤゲート１２６ａは第１比較信号ＣＳ１の反転信号及び第２位相比較信号ＰＣＳ２に対して、ＮＡＮＤ演算を実行して、第１位相比較信号ＰＣＳ１を発生させる。第２ＮＡＮＤゲート１２６ｂは第２比較信号ＣＳ２の反転信号及び第１位相比較信号ＰＣＳ１に対しＮＡＮＤ演算を実行して第２位相比較信号ＰＣＳ２を発生させる。
【００５４】
一実施形態において、第１比較信号ＣＳ１及び第２比較信号ＣＳ２のうちの１つのみを活性化した場合に、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は、第１比較信号ＣＳ１及び第２比較信号ＣＳ２に各々対応する論理レベルを有することができる。即ち、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２各々は、第１比較信号ＣＳ１及び第２比較信号ＣＳ２と実質的に同一とすることができ、第１位相比較信号ＰＣＳ１はフィードバックエッジ信号ＦＥＳが活性化する時点で基準エッジ信号ＲＥＳの論理レベルに対応するように同期化され、第２位相比較信号ＰＣＳ２は基準エッジ信号ＲＥＳが活性化する時点でフィードバックエッジ信号ＦＥＳの論理レベルに対応するように同期化できる。言い換えれば、位相比較部１２０はフィードバックエッジ信号ＦＥＳが活性化する時点で基準エッジ信号ＲＥＳの論理レベルをサンプリングして第１位相比較信号ＰＣＳ１の論理レベルを決定し、基準エッジ信号ＲＥＳが活性化する時点でフィードバックエッジ信号ＦＥＳの論理レベルをサンプリングして第２位相比較信号ＰＣＳ２の論理レベルを決定できる。
【００５５】
他の実施形態で、第１比較信号ＣＳ１及び第２比較信号ＣＳ２が全部非活性化された場合に、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は、以前周期の第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２に各々対応する論理レベルを有することができる。
【００５６】
再び、図１を参照すれば、リセット部１３０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて検出部１１０を初期化させるリセット信号ＲＳＴを発生する。一実施形態において、リセット信号ＲＳＴは、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが全部活性化した場合に活性化できる。この場合、リセット信号ＲＳＴは一定の遅延時間が経過した以後に活性化することができる。即ち、リセット部１３０は非同期的（ａｓｙｎｃｈｒｏｎｏｕｓ）で動作することができる。リセット信号ＲＳＴが活性化した場合に、検出部１１０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの次の周期のエッジを検出できるように基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを非活性化させることができる。このようなリセット部１３０の非同期的な動作を介して、デジタル位相周波数検出器１００は位相検出動作時に実質的に無限の動作範囲（ｉｎｆｉｎｉｔｅ ｄｙｎａｍｉｃ ｒａｎｇｅ）を有することができ、同時に周波数検出動作も実行できる。
【００５７】
上述した通り、本発明の一実施形態に係るデジタル位相周波数検出器１００はデータ入力端とクロック入力端に基準エッジ信号ＲＥＳ及びフィードバック入力信号ＦＥＳが互いに変わって入力される第１フリップフロップ１２２及び第２フリップフロップ１２４を具備する位相比較部１２０を含んで具現される。即ち、本発明の一実施形態に係るデジタル位相周波数検出器１００は、フィードバックエッジ信号ＦＥＳに基づいて基準エッジ信号ＲＥＳを同期化して第１位相比較信号ＰＣＳ１を発生し、基準エッジ信号ＲＥＳに基づいてフィードバックエッジ信号ＦＥＳを同期化して第２位相比較信号ＰＣＳ２を発生することによって、簡単な構造で具現でき、向上した動作速度を有し、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの間の位相及び周波数差を精密に検出することができる。
【００５８】
一方、基準信号の位相とフィードバック入力信号の位相とが非常に近接した場合に、従来のデジタル位相周波数検出器は基準信号とフィードバック入力信号との位相差を検出できないこともある。即ち、従来のデジタル位相周波数検出器で、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２が全部非活性化される準安定状態（ｍｅｔａｓｔａｂｌｅ ｓｔａｔｅ）が発生する。本発明の一実施形態に係るデジタル位相周波数検出器１００は、ラッチブロック１２６を具備する位相比較部１２０を含み、基準信号ＦＲＥＦの位相とフィードバック入力信号ＦＦＥＥＤＩの位相とが非常に近接した場合にも互いに相補的な論理レベルを各々有する第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生することによって、位相及び周波数検出動作の正確度及び安定度を向上させることができる。
【００５９】
図３は図１のデジタル位相周波数検出器に含まれる検出部の一例を示すブロック図である。
図３を参照すれば、検出部１１０は第３フリップフロップ１１２及び第４フリップフロップ１１４を含むことができる。
【００６０】
第３フリップフロップ１１２は基準信号ＦＲＥＦの上昇エッジ及び下降エッジのうちの１つに応答して活性化し、リセット信号ＲＳＴに応答して非活性化される基準エッジ信号ＲＥＳを発生することができる。第４フリップフロップ１１４はフィードバック入力信号ＦＦＥＥＤＩの上昇エッジ及び下降エッジのうちの１つに応答して活性化し、リセット信号ＲＳＴに応答して非活性化されるフィードバックエッジ信号ＦＥＳを発生することができる。第３フリップフロップ１１２及び第４フリップフロップ１１４は、Ｄフリップフロップであることができる。
【００６１】
一実施形態において、第３フリップフロップ１１２及び第４フリップフロップ１１４のデータ入力端は論理ハイレベルを有するように電源電圧と各々接続することができる。他の実施形態において、第３フリップフロップ１１２及び第４フリップフロップ１１４のデータ入力端は論理ローレベルを有するように接地電圧と各々接続することができる。図示はしていないが、第３フリップフロップ１１２及び第４フリップフロップ１１４のデータ入力端が接地電圧と接続する場合に、第３フリップフロップ１１２及び第４フリップフロップ１１４のデータ出力端にはインバータを各々接続することができる。
【００６２】
第３フリップフロップ１１２及び第４フリップフロップ１１４のクロック入力端は、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩを各々受信することができる。第３フリップフロップ１１２及び第４フリップフロップ１１４のリセット入力端は、リセット信号ＲＳＴを各々受信することができる。第３フリップフロップ１１２及び第４フリップフロップ１１４の出力端は、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを各々出力することができる。一方、図示はしていないが、第３フリップフロップ１１２及び第４フリップフロップ１１４は、さらに基準エッジ信号ＲＥＳの反転信号及びフィードバックエッジ信号ＦＥＳの反転信号を各々出力する反転出力端を含むことができる。
【００６３】
図４は図１のデジタル位相周波数検出器に含まれるリセット部の一例を示すブロック図である。
図４を参照すれば、リセット部１３０は少なくとも１つの論理素子を含むことができ、この少なくとも１つの論理素子はＮＡＮＤゲート１３２、１３６及びインバータ１３４ａ、１３４ｂ、１３８を含むことができる。
【００６４】
少なくとも１つの論理素子１３２、１３４ａ、１３４ｂ、１３６、１３８は、基準エッジ信号ＲＥＳ、フィードバックエッジ信号ＦＥＳ、及び検出イネイブル信号ＰＤＥＮに対して論理演算を実行して、リセット信号ＲＳＴを発生することができる。第１ＮＡＮＤゲート１３２は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに対しＮＡＮＤ演算を実行できる。第１インバータ１３４ａ及び第２インバータ１３４ｂは、入力と出力が相互接続され、第１ＮＡＮＤゲート１３２の出力信号を演算して内部信号ＩＳを出力することができる。第２ＮＡＮＤゲート１３６は内部信号ＩＳ及び検出イネイブル信号ＰＤＥＮに対して、ＮＡＮＤ演算を実行できる。第３インバータ１３８は第２ＮＡＮＤゲート１３８の出力信号を反転してリセット信号ＲＳＴを出力できる。
【００６５】
図５及び図６は図１のデジタル位相周波数検出器の動作を示すタイミング図である。
図５はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より遅れる場合のデジタル位相周波数検出器１００の動作を示し、図６はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より進む場合のデジタル位相周波数検出器１００の動作を示す。図５及び図６において、デジタル位相周波数検出器１００は信号ＦＲＥＦ、ＦＦＥＥＤＩ、ＲＥＳ、ＦＥＳ、ＲＳＴの上昇エッジに応答して動作し、信号ＲＥＳ、ＦＥＳ、ＲＳＴ、ＰＣＳ１、ＰＣＳ２は、論理ローレベルから論理ハイレベルに遷移することによって活性化されることが図示される。一方、第１比較信号ＣＳ１及び第２比較信号ＣＳ２は、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２と各々実質的に同じ論理レベルを有するので詳細な説明は省略する。
【００６６】
以下においては、図５及び図６を参照して本発明の一実施形態に係るデジタル位相周波数検出器１００の動作を詳細に説明する。
【００６７】
図１及び図５を参照すれば、時刻ｔ１で、基準信号ＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移する。検出部１１０は基準信号ＦＲＥＦの上昇エッジに応答して基準エッジ信号ＲＥＳを活性化させる。時間ｔ２で、フィードバック入力信号ＦＦＥＥＤＩの論理レベルが論理ローレベルから論理ハイレベルに遷移する。検出部１１０はフィードバック入力信号ＦＦＥＥＤＩの上昇エッジに応答してフィードバックエッジ信号ＦＥＳを活性化させる。
【００６８】
時刻ｔ１で、位相比較部１２０は基準エッジ信号ＲＥＳの上昇エッジに応答してフィードバックエッジ信号ＦＥＳの論理レベルに対応するように第２位相比較信号ＰＣＳ２の論理レベルを決定する。フィードバックエッジ信号ＦＥＳの論理レベルは論理ローレベルであるので、第２位相比較信号ＰＣＳ２は論理ローレベルを維持する。時刻ｔ２で、位相比較部１２０はフィードバックエッジ信号ＦＥＳの上昇エッジに応答して基準エッジ信号ＲＥＳの論理レベルに対応するように第１位相比較信号ＰＣＳ１の論理レベルを決定する。基準エッジ信号ＲＥＳの論理レベルは論理ハイレベルであるので、第１位相比較信号ＰＣＳ１は論理ローレベルから論理ハイレベルに遷移する。即ち、第１位相比較信号ＰＣＳ１は論理ハイレベルを有し、第２位相比較信号ＰＣＳ２は論理ローレベルを有することによって、フィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より遅れることになる。
【００６９】
一方、リセット部１３０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに応答して非同期的にリセット信号ＲＳＴを活性化させる。即ち、リセット部１３０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが全部活性化した時刻ｔ２から一定の遅延時間が経過した時刻ｔ３で、リセット信号ＲＳＴを活性化させる。リセット信号ＲＳＴが活性化することによって、検出部１１０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを非活性化させる。基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化された時刻ｔ３から一定の遅延時間が経過した時刻ｔ４で、リセット部１３０はリセット信号ＲＳＴを非活性化させる。
【００７０】
図１及び図６を参照すれば、時刻ｔ５で、フィードバック入力信号ＦＦＥＥＤＩの論理レベルが論理ローレベルから論理ハイレベルに遷移し、フィードバックエッジ信号ＦＥＳはフィードバック入力信号ＦＦＥＥＤＩの上昇エッジに応答して活性化する。時刻ｔ６で、基準信号ＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移し、基準エッジ信号ＲＥＳは基準信号ＦＲＥＦの上昇エッジに応答して活性化する。
【００７１】
時刻ｔ５で、フィードバックエッジ信号ＦＥＳの上昇エッジに応答して基準エッジ信号ＲＥＳの論理レベルに対応するように第１位相比較信号ＰＣＳ１の論理レベルが決定される。基準エッジ信号ＲＥＳの論理レベルは、論理ローレベルであるので、第１位相比較信号ＰＣＳ１は論理ローレベルを維持する。時刻ｔ６で、基準エッジ信号ＲＥＳの上昇エッジに応答してフィードバックエッジ信号ＦＥＳの論理レベルに対応するように第２位相比較信号ＰＣＳ２の論理レベルが決定される。フィードバックエッジ信号ＦＥＳの論理レベルは論理ハイレベルであるので、第２位相比較信号ＰＣＳ２は論理ローレベルから論理ハイレベルに遷移する。即ち、第２位相比較信号ＰＣＳ２は論理ハイレベルを有し、第１位相比較信号ＰＣＳ１は論理ローレベルを有することによって、フィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より進むことになる。
【００７２】
一方、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが全部活性化した時刻ｔ６から一定の遅延時間が経過した時刻ｔ７で、リセット信号ＲＳＴが活性化する。リセット信号ＲＳＴが活性化することによって、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化される。基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化された時刻ｔ７から一定の遅延時間が経過した時刻ｔ８で、リセット信号ＲＳＴが非活性化される。
【００７３】
図７は本発明の他の実施形態に係るデジタル位相周波数検出器を示すブロック図である。
図７を参照すれば、デジタル位相周波数検出器２００は検出部２１０、位相比較部２２０及びリセット部２３０を含み、同期化部２４０をさらに含むことができる。
【００７４】
同期化部２４０をさらに含むことを除けば、図７のデジタル位相周波数検出器２００は図１のデジタル位相周波数検出器１００と実質的に同じ構成とすることができる。即ち、検出部２１０、位相比較部２２０及びリセット部２３０は図１の検出部１１０、位相比較部１２０及びリセット部１３０と各々同じ構成とすることができ、それに対する重複する説明は省略する。
【００７５】
同期化部２４０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに基づいて第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を同期化して第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を発生することができる。即ち、第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２は、一定周期を各々有することができる。第１位相比較出力信号ＯＰＣＳ１は第１位相比較信号ＰＣＳ１に対応し、第２位相比較出力信号ＯＰＣＳ２は第２位相比較信号ＰＣＳ２に対応することができる。
【００７６】
図５及び図６を参照して説明したように、第１位相比較信号ＰＣＳ１の論理レベルが決定される時点と第２位相比較信号ＰＣＳ２の論理レベルが決定される時点とが相異なるようにすることができる。即ち、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は互いに同期化しないこともある。
【００７７】
上述した通り、本発明の他の実施形態に係るデジタル位相周波数検出器２００は、フィードバック入力信号ＦＦＥＥＤＩまたは、基準信号ＦＲＥＦのエッジに同期して、一定周期を各々有する第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を発生することによって、位相及び周波数検出動作の正確度及び安定度を向上させることができる。
【００７８】
図８は図７のデジタル位相周波数検出器に含まれる同期化部の一例を示すブロック図である。
図８を参照すれば、同期化部２４０は第３フリップフロップ２４２及び第４フリップフロップ２４４を含むことができる。
【００７９】
上述した通り、同期化部２４０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに基づいて第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を各々同期化して、第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を発生することができる。第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２は、基準信号ＦＲＥＦの上昇及び下降エッジ、フィードバック入力信号ＦＦＥＥＤＩの上昇及び下降エッジのうちの１つに同期化できる。図８では同期化部２４０がフィードバック入力信号ＦＦＥＥＤＩに基づいて同期化動作を実行することを示す。
【００８０】
第３フリップフロップ２４２はフィードバック入力信号ＦＦＥＥＤＩに基づいて第１位相比較信号ＰＣＳ１を同期化して第１位相比較出力信号ＯＰＣＳ１を発生し、第４フリップフロップ２４４はフィードバック入力信号ＦＦＥＥＤＩに基づいて第２位相比較信号ＰＣＳ２を同期化し、第２位相比較出力信号ＯＰＣＳ２を発生することができる。第３フリップフロップ２４２及び第４フリップフロップ２４４のリセット入力端は検出イネイブル信号ＰＤＥＮを受信することができる。一方、図示はしていないが、第３フリップフロップ２４２及び第４フリップフロップ２４４のクロック入力端は、フィードバック入力信号ＦＦＥＥＤＩの代わりに基準信号ＦＲＥＦを受信でき、第３フリップフロップ２４２及び第４フリップフロップ２４４は基準信号ＦＲＥＦに同期化された第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を出力することができる。
【００８１】
図９は本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャートである。
図１、図７及び図９を参照すれば、本発明の実施形態に係るデジタル位相周波数検出方法では、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを各々検出して基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生する（段階Ｓ１１０）。例えば、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの上昇エッジ及び下降エッジのうちの１つを各々検出できる。
【００８２】
フィードバックエッジ信号ＦＥＳに基づいて基準エッジ信号ＲＥＳを同期化して第１位相比較信号ＰＣＳ１を発生し、基準エッジ信号ＲＥＳに基づいてフィードバックエッジ信号ＦＥＳを同期化して第２位相比較信号ＰＣＳ２を発生する（段階Ｓ１２０）。第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩの位相差を示すことができ、互いに相補的に活性化することができる。
【００８３】
一実施形態において、デジタル位相周波数検出方法は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて、リセット信号ＲＳＴを発生する段階をさらに含むことができる。他の実施形態において、デジタル位相周波数検出方法は第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２に基づいて相補的な論理レベルを有し、一定周期を各々有する第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を発生する段階をさらに含むことができる。
【００８４】
このように、本発明の実施形態に係るデジタル位相周波数検出方法では基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを相互同期化して、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生することによって、デジタル位相周波数検出方法を利用するデジタル位相周波数検出器１００、２００を小型化、高速化及び高性能化させることができる。
【００８５】
図１０は本発明のまた他の実施形態に係るデジタル位相周波数検出器を示すブロック図である。
図１０を参照すれば、デジタル位相周波数検出器３００は、基準信号生成部３６０、位相比較信号生成部３０１及び利得調節部３５０を含む。
【００８６】
基準信号生成部３６０は入力信号ＦＩＮに基づいてリード基準信号ＥＦＲＥＦ、基準信号ＦＲＥＦ及びラグ基準信号ＬＦＲＥＦを発生する。
【００８７】
図１１は図１０のデジタル位相周波数検出器から発生する基準信号の一例を示す図である。
図１１を参照すれば、リード基準信号ＥＦＲＥＦは基準信号ＦＲＥＦと同じ波形を有し、基準信号ＦＲＥＦより△Ｐの位相差だけ進んだ位相を有している。ラグ基準信号ＬＦＲＥＦは基準信号ＦＲＥＦと同じ波形を有し、基準信号ＦＲＥＦより△Ｐの位相差だけ遅れた位相を有している。例えば、△Ｐは約０度〜１８０度の間の値を有することができる。
【００８８】
一実施形態において、基準信号生成部３６０は入力信号ＦＩＮより遅れたり、入力信号ＦＩＮと実質的に同じ位相を有するリード基準信号ＥＦＲＥＦを発生し、リード基準信号ＥＦＲＥＦを△Ｐだけ遅延させて基準信号ＦＲＥＦを発生し、基準信号ＦＲＥＦを△Ｐだけ遅延させてラグ基準信号ＬＦＲＥＦを発生することができる。
【００８９】
一方、図１１において、ＵＧは単位利得を示し、ＨＧは単位利得より大きい調整利得を示す。後述するように、デジタル位相周波数検出器３００を含むデジタル位相固定ループでは基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差によりフィードバック入力信号ＦＦＥＥＤＩの位相を単位利得ＵＧ或いは調整利得ＨＧだけ移動させて基準信号ＦＲＥＦと出力信号との周波数差、及び／または、位相差を補償することができる。例えば、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差ΔＰより小さい場合、即ち、フィードバック入力信号ＦＦＥＥＤＩのエッジが区間Ｂに含まれる場合に、デジタル位相固定ループはフィードバック入力信号ＦＦＥＥＤＩとの位相を単位利得ＵＧだけ移動させることができる。基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が、予め決まった位相差ΔＰより大きい場合、即ち、フィードバック入力信号ＦＦＥＥＤＩのエッジが区間Ａまたは区間Ｃに含まれる場合に、デジタル位相固定ループはフィードバック入力信号ＦＦＥＥＤＩの位相を調整利得ＨＧだけ移動させることができる。
【００９０】
再び、図１０を参照すれば、位相比較信号生成部３０１は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生し、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差を示す第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する。基準エッジ信号ＲＥＳは基準信号ＦＲＥＦのエッジを検出した場合に活性化し、フィードバックエッジ信号ＦＥＳはフィードバック入力信号ＦＦＥＥＤＩのエッジを検出した場合に活性化することができる。第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は互いに相補的に活性化でき、第１位相比較信号ＰＣＳ１はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より遅れる場合に活性化し、第２位相比較信号ＰＣＳ２はフィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦの位相より進む場合に活性化することができる。
【００９１】
一実施形態において、位相比較信号生成部３０１は図１のデジタル位相周波数検出器１００と実質的に同じ構成とすることができる。即ち、検出部３１０、位相比較部３２０及びリセット部３３０は、図１の検出部１１０、位相比較部１２０及びリセット部１３０と各々同じ構成とすることができ、それに対する重複する説明は省略する。一方、図示はしていないが、位相比較信号生成部３０１は、図７及び図８を参照して上述したのと同じ同期化部２４０をさらに含むことができる。
【００９２】
利得調節部３５０は、リード基準信号ＥＦＲＥＦ、ラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ、及びフィードバックエッジ信号ＦＥＳに基づいて基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きいのか否かを示す高利得信号ＨＧＳを発生できる。即ち、高利得信号ＨＧＳはフィードバック入力信号ＦＦＥＥＤＩが単位利得（図１１のＵＧ）に基づいて補正されるのかまたは、単位利得より大きい調整利得（図１１のＨＧ）に基づいて補正されるのかどうかを示すことができる。
【００９３】
一実施形態において、高利得信号ＨＧＳは基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きい場合に活性化することができる。例えば、高利得信号ＨＧＳは、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進んだり（即ち、フィードバック入力信号ＦＦＥＥＤＩのエッジが図１１の区間Ａに含まれる場合）、フィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れる場合（即ち、フィードバック入力信号ＦＦＥＥＤＩのエッジが図１１の区間Ｃに含まれる場合）に活性化できる。
【００９４】
一実施形態において、位相比較信号生成部３０１は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてリセット信号ＲＳＴを発生でき、利得調節部３５０はリセット信号ＲＳＴをさらに受信できる。
【００９５】
一実施形態において、リード基準信号ＥＦＲＥＦは基準信号ＦＲＥＦより順次に進んだ位相を各々有する複数のリード基準信号を含み、ラグ基準信号ＬＦＲＥＦは基準信号ＦＲＥＦより順次に遅れた位相を各々有する複数のラグ基準信号を含むことができる。この場合、利得調節部３５０は基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差をより細部的に示すことができる複数の高利得信号を生成することができる。前記複数のリード基準信号、複数のラグ基準信号及びこれに対応するデジタル位相周波数検出器の構成に対しては図２１〜図２３を参照して後述する。
【００９６】
従来のデジタル位相固定ループでは入力信号と出力信号との周波数差及び位相差を補正する際に、一定のフィードバック利得を適用した。従って、入力信号と出力信号との周波数差または位相差が大きい場合に、出力信号の位相及び周波数を固定するのに必要とされる出力信号の固定時間（ｌｏｃｋ ｔｉｍｅ）が増加するという問題があった。
【００９７】
上述した通り、本発明のまた他の実施形態に係るデジタル位相周波数検出器３００はリード基準信号ＥＦＲＥＦ、ラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて高利得信号ＨＧＳをさらに発生し、高利得信号ＨＧＳが活性化した場合にデジタル位相周波数検出器３００を含むデジタル位相固定ループのフィードバック利得を効率的に調節することができる。従って、デジタル位相周波数検出器３００を含むデジタル位相固定ループの出力信号の固定時間（ｌｏｃｋ ｔｉｍｅ）を効果的に減少させることができる。また、デジタル位相周波数検出器３００に含まれる利得調節部３５０はデジタル位相固定ループの出力信号の位相及び周波数が固定された以後の正常状態（ｓｔｅａｄｙ ｓｔａｔｅ）では動作を実行しないので、デジタル位相固定ループのジッタ（ｊｉｔｔｅｒ）または、位相ノイズ（ｐｈａｓｅ ｎｏｉｓｅ）には影響を及ぼさず、出力信号の固定時間のみを減少させることができる。
【００９８】
図１２は図１０のデジタル位相周波数検出器に含まれる基準信号生成部の一例を示すブロック図である。
図１２を参照すれば、基準信号生成部３６０ａは３つのディレーセルＤＣを含むことができる。これら３つのディレーセルＤＣは直列接続され、入力信号ＦＩＮを順次に遅延させて、リード基準信号ＥＦＲＥＦ、基準信号ＦＲＥＦ及びラグ基準信号ＬＦＲＥＦを順次に発生することができる。即ち、最も前段のディレーセルは入力信号ＦＩＮを遅延させてリード基準信号ＥＦＲＥＦを発生し、第２段のディレーセルはリード基準信号ＥＦＲＥＦを遅延させて基準信号ＦＲＥＦを発生し、最後段のディレーセルは基準信号ＦＲＥＦを遅延させてラグ基準信号ＬＦＲＥＦを発生することができる。
【００９９】
図１３は図１０のデジタル位相周波数検出器に含まれる利得調節部の一例を示すブロック図である。
図１３を参照すれば、利得調節部３５０ａはリード検出部３５２、ラグ検出部３５４及び高利得信号生成部３５６を含むことができる。
【０１００】
リード検出部３５２はリード基準信号ＥＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩがリード基準信号ＥＦＲＥＦより進んだ位相を有するのか否かを示すハイリード信号ＨＬＥＡＤを発生することができる。ハイリード信号ＨＬＥＡＤは、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進んでいる場合に活性化することができる。
【０１０１】
ラグ検出部３５４はラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩがラグ基準信号ＬＦＲＥＦより遅れた位相を有するか否かを示すハイラグ信号ＨＬＡＧを発生することができる。ハイラグ信号ＨＬＡＧはフィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れた場合に活性化できる。リード検出部３５２及びラグ検出部３５４は、リセット信号ＲＳＴをさらに受信することができる。
【０１０２】
高利得信号生成部３５６はハイリード信号ＨＬＥＡＤ及びハイラグ信号ＨＬＡＧに基づいて高利得信号ＨＧＳを発生できる。一実施形態において、高利得信号生成部３５６はハイリード信号ＨＬＥＡＤ及びハイラグ信号ＨＬＡＧに対して論理演算を実行する少なくとも１つの論理素子を含んで具現できる。
【０１０３】
図１４は図１３の利得調節部の具体的な例を示すブロック図である。
図１４を参照すれば、利得調節部３５０ａはリード検出部３５２、ラグ検出部３５４及び高利得信号生成部３５６を含み、リード検出部３５２はリード検出ブロック３５２１、論理演算ブロック３５２２及びリード出力ブロック３５２３を含むことができる。
【０１０４】
リード検出ブロック３５２１はリード基準信号ＥＦＲＥＦのエッジを検出してリードエッジ信号ＥＥＳを発生することができる。リードエッジ信号ＥＥＳは、リード基準信号ＥＦＲＥＦの上昇エッジ及び下降エッジのうちの１つに応答して活性化でき、リセット信号ＲＳＴに応答して非活性化できる。
【０１０５】
リード検出ブロック３５２１は第１フリップフロップＦＦＬＥ１を含んで具現できる。第１フリップフロップＦＦＬＥ１は、Ｄフリップフロップとすることができ、電源電圧が印加されるデータ入力端、リード基準信号ＥＦＲＥＦが印加されるクロック入力端、リセット信号ＲＳＴが印加されるリセット入力端、リードエッジ信号ＥＥＳが出力される出力端及びリードエッジ信号ＥＥＳの反転信号ＥＥＳｂが出力される反転出力端を含むことができる。
【０１０６】
論理演算ブロック３５２２はリードエッジ信号ＥＥＳ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに対して論理演算を実行してリード信号ＶＥを発生することができる。この論理演算はＡＮＤ演算であることができる。即ち、論理演算ブロック３５２２はＡＮＤゲートＡＮＤＬＥを含んで具現できる。
【０１０７】
一実施形態において、論理演算ブロック３５２２はリードエッジ信号ＥＥＳの反転信号ＥＥＳｂ、基準エッジ信号ＲＥＳの反転信号ＲＥＳｂ及びフィードバックエッジ信号ＦＥＳに対してＡＮＤ演算を実行してリード信号ＶＥを発生することができる。この場合、リード信号ＶＥはフィードバックエッジ信号ＦＥＳが活性化してリードエッジ信号ＥＥＳ及び基準エッジ信号ＲＥＳが非活性化された場合に活性化することができる。実施形態に従って、基準エッジ信号ＲＥＳの反転信号ＲＥＳｂは、図３の検出部１１０に含まれた第３フリップフロップ１１２の反転出力端（図示せず）で提供される事もでき、第３フリップフロップ１１２の出力端の基準エッジ信号ＲＥＳを反転して提供することもできる。
【０１０８】
リード出力ブロック３５２３はリードエッジ信号ＥＥＳに基づいてリード信号ＶＥを同期化してハイリード信号ＨＬＥＡＤを発生することができる。ハイリード信号ＨＬＥＡＤはリードエッジ信号ＥＥＳが活性化する時点でリード信号ＶＥの論理レベルに対応するように同期化できる。即ち、リード出力ブロック３５２３は、リードエッジ信号ＥＥＳが活性化する時点でリード信号ＶＥの論理レベルをサンプリングしてハイリード信号ＨＬＥＡＤの論理レベルを決定できる。
【０１０９】
リード出力ブロック３５２３は第２フリップフロップＦＦＬＥ２を含んで具現できる。第２フリップフロップＦＦＬＥ２は、Ｄフリップフロップとすることができ、リード信号ＶＥが印加されるデータ入力端、リードエッジ信号ＥＥＳが印加されるクロック入力端、検出イネイブル信号ＰＤＥＮが印加されるリセット入力端及びハイリード信号ＨＬＥＡＤが出力される出力端を含むことができる。
【０１１０】
ラグ検出部３５４はラグ検出ブロック３５４１、論理演算ブロック３５４２及びラグ出力ブロック３５４３を含むことができる。ラグ検出部３５４は、リード検出部３５２と類似の構成を有することができる。
【０１１１】
ラグ検出ブロック３５４１はラグ基準信号ＬＦＲＥＦのエッジを検出してラグエッジ信号ＬＥＳを発生することができる。ラグエッジ信号ＬＥＳは、ラグ基準信号ＬＦＲＥＦの上昇エッジ及び下降エッジのうちの１つに応答して活性化でき、リセット信号ＲＳＴに応答して非活性化できる。ラグ検出ブロック３５４１は第１フリップフロップＦＦＬＡ１を含んで具現できる。
【０１１２】
論理演算ブロック３５４２はラグエッジ信号ＬＥＳ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに対して論理演算を実行しラグ信号ＶＬを発生できる。論理演算ブロック３５４２はＡＮＤゲートＡＮＤＬＡを含んで具現され、ラグエッジ信号ＬＥＳの反転信号ＬＥＳｂ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳの反転信号ＦＥＳｂに対してＡＮＤ演算を実行してラグ信号ＶＬを発生することができる。この場合、ラグ信号ＶＬは基準エッジ信号ＲＥＳが活性化し、ラグエッジ信号ＬＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化された場合に活性化することができる。実施形態に従って、フィードバックエッジ信号ＦＥＳの反転信号ＦＥＳｂは図３の検出部１１０に含まれた第４フリップフロップ１１４の反転出力端（図示せず）に提供することもでき、第４フリップフロップ１１４の出力端のフィードバックエッジ信号ＦＥＳを反転して提供することもできる。
【０１１３】
ラグ出力ブロック３５４３はラグエッジ信号ＬＥＳに基づいてラグ信号ＶＬを同期化してハイラグ信号ＨＬＡＧを発生することができる。ラグ出力ブロック３５４３は第２フリップフロップＦＦＬＡ２を含んで具現できる。
【０１１４】
高利得信号生成部３５６はＯＲゲートを含んで具現できる。このＯＲゲートはハイリード信号ＨＬＥＡＤ及びハイラグ信号ＨＬＡＧに対してＯＲ演算を実行して高利得信号ＨＧＳを発生することができる。上述した通り、高利得信号ＨＧＳはハイリード信号ＨＬＥＡＤ及びハイラグ信号ＨＬＡＧのうちの１つが活性化した場合に活性化することができる。
【０１１５】
図１５及び図１６は図１０のデジタル位相周波数検出器の動作を示すタイミング図である。
図１５はフィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れる場合のデジタル位相周波数検出器３００の動作を示し、図１６はフィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進む場合のデジタル位相周波数検出器３００の動作を示す。図１５及び図１６において、デジタル位相周波数検出器３００は信号ＦＲＥＦ、ＬＦＲＥＦ、ＥＦＲＥＦ、ＦＦＥＥＤＩ、ＲＥＳ、ＦＥＳ、ＬＥＳ、ＥＥＳ、ＲＳＴの上昇エッジに応答して動作し、信号ＲＥＳ、ＦＥＳ、ＬＥＳ、ＥＥＳ、ＲＳＴ、ＶＬ、ＶＥ、ＨＬＡＧ、ＨＬＥＡＤは論理ローレベルから論理ハイレベルに遷移することによって活性化することを示している。
【０１１６】
以下では図１５及び図１６を参照して本発明のまた他の実施形態に係るデジタル位相周波数検出器３００の動作を詳細に説明する。
【０１１７】
図１０、図１４及び図１５を参照すれば、時刻ｔａで、基準信号ＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移される。検出部３１０は基準信号ＦＲＥＦの上昇エッジに応答して基準エッジ信号ＲＥＳを活性化させる。時刻ｔｂで、ラグ基準信号ＬＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移される。ラグ検出ブロック３５４１はラグ基準信号ＬＦＲＥＦの上昇エッジに応答してラグエッジ信号ＬＥＳを活性化させる。時刻ｔｃで、フィードバック入力信号ＦＦＥＥＤＩの論理レベルが論理ローレベルから論理ハイレベルに遷移される。検出部３１０はフィードバック入力信号ＦＦＥＥＤＩの上昇エッジに応答してフィードバックエッジ信号ＦＥＳを活性化させる。即ち、時刻ｔａ、ｔｂ及びｔｃで基準信号ＦＲＥＦ、ラグ基準信号ＬＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの第１周期が各々始まる。
【０１１８】
時刻ｔａで、基準エッジ信号ＲＥＳが活性化してラグエッジ信号ＬＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化されるので、論理演算ブロック３５４２はラグ信号ＶＬを活性化させる。時刻ｔｂで、ラグエッジ信号ＬＥＳが活性化するので、論理演算ブロック３５４２はラグ信号ＶＬを非活性化させる。また、ラグ出力ブロック３５４３はラグエッジ信号ＬＥＳの上昇エッジに応答してラグ信号ＶＬの論理レベルに対応するようにしラグ信号ＨＬＡＧの論理レベルを決定する。ラグ信号ＶＬの論理レベルは論理ハイレベルであるので、ハイラグ信号ＨＬＡＧは論理ローレベルから論理ハイレベルに遷移する。即ち、フィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れる。
【０１１９】
一方、リセット部３３０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが全部活性化した時刻ｔｃから一定の遅延時間が経過した時刻ｔｄでリセット信号ＲＳＴを活性化させる。リセット信号ＲＳＴが活性化することによって、検出部３１０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを非活性化させ、ラグ検出ブロック３５４１はラグエッジ信号ＬＥＳを非活性化させる。基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化された時刻ｔｄから一定の遅延時間が経過した時刻ｔｅで、リセット部３３０はリセット信号ＲＳＴを非活性化させる。
【０１２０】
時刻ｔｆで基準エッジ信号ＲＥＳが活性化し、時刻ｔｇでフィードバックエッジ信号ＦＥＳが活性化し、時刻ｔｉでラグエッジ信号ＬＥＳが活性化する。即ち、時刻ｔｆ、ｔｇ及びｔｉで基準信号ＦＲＥＦ、フィードバック入力信号ＦＦＥＥＤＩ及びラグ基準信号ＬＦＲＥＦの第２周期が各々始まる。ハイラグ信号ＨＬＡＧが活性化することによって高利得信号ＨＧＳが活性化され、図２７〜図２９を参照して後述する通り、高利得信号ＨＧＳに基づいてフィードバック入力信号ＦＦＥＥＤＩの位相が調整されたので、デジタル位相周波数検出器３００は第１周期とは違うように動作することができる。
【０１２１】
時刻ｔｆで、基準エッジ信号ＲＥＳが活性化してラグエッジ信号ＬＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化されるので、ラグ信号ＶＬは活性化する。時刻ｔｇで、フィードバックエッジ信号ＦＥＳが活性化するので、ラグ信号ＶＬは非活性化される。時刻ｔｇから一定の遅延時間が経過した時刻ｔｈで、リセット信号ＲＳＴが活性化する。リセット信号ＲＳＴが活性化することによって、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳは非活性化され、ラグエッジ信号ＬＥＳを非活性化状態に維持する。時刻ｔｉで、ラグ信号ＶＬの論理レベルは、論理ローレベルであるので、ハイラグ信号ＨＬＡＧはラグエッジ信号ＬＥＳの上昇エッジに応答して論理ハイレベルから論理ローレベルに遷移する。即ち、フィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅くないことを示す。時刻ｔｈから一定の遅延時間が経過した時刻ｔｉで、リセット信号ＲＳＴは非活性化される。
【０１２２】
本発明のまた他の実施形態に係るデジタル位相周波数検出器３００で、フィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れた場合に基準エッジ信号ＲＥＳ、フィードバックエッジ信号ＦＥＳ及びラグエッジ信号ＬＥＳの論理レベルは一連の特定の組み合わせを有することができる。例えば、フィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れた第１周期の場合に、信号（ＲＥＳ、ＦＥＳ、ＬＥＳ）の論理レベルは、０００、１００、１０１、１１１、０００の順に変更することができる。
【０１２３】
一方、図示はしていないが、図５を参照して上述した通り、第１位相比較信号ＰＣＳ１は、時刻ｔｃで活性化し、第２位相比較信号ＰＣＳ２は非活性化状態を維持することができる。
【０１２４】
図１０、図１４及び図１６を参照すれば、時刻ｔｋで、フィードバック入力信号ＦＦＥＥＤＩの論理レベルが論理ローレベルから論理ハイレベルに遷移され、フィードバックエッジ信号ＦＥＳが活性化する。時刻ｔｌで、リード基準信号ＥＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移される。リード検出ブロック３５２１はリード基準信号ＥＦＲＥＦの上昇エッジに応答してリードエッジ信号ＥＥＳを活性化させる。時刻ｔｍで、基準信号ＦＲＥＦの論理レベルが論理ローレベルから論理ハイレベルに遷移され、基準エッジ信号ＲＥＳが活性化する。即ち、時刻ｔｋ、ｔｌ及びｔｍでフィードバック入力信号ＦＦＥＥＤＩ、リード基準信号ＥＦＲＥＦ及び基準信号ＦＲＥＦの第３周期が各々始まる。
【０１２５】
時刻ｔｋで、フィードバックエッジ信号ＦＥＳが活性化され、リードエッジ信号ＥＥＳ及び基準エッジ信号ＲＥＳが非活性化されるので、論理演算ブロック３５２２はリード信号ＶＥを活性化させる。時刻ｔｌで、リードエッジ信号ＥＥＳが活性化するので、論理演算ブロック３５２２はリード信号ＶＥを非活性化させる。また、リード出力ブロック３５２３はリードエッジ信号ＥＥＳの上昇エッジに応答してリード信号ＶＥの論理レベルに対応するようにハイリード信号ＨＬＥＡＤの論理レベルを決定する。リード信号ＶＥの論理レベルは論理ハイレベルであるので、ハイリード信号ＨＬＥＡＤは論理ローレベルから論理ハイレベルに遷移する。即ち、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進むことになる。
【０１２６】
時刻ｔｍから一定の遅延時間が経過した時刻ｔｎでリセット信号ＲＳＴが活性化する。リセット信号ＲＳＴが活性化することによって、検出部３１０は基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを非活性化させ、リード検出ブロック３５２１はリードエッジ信号ＥＥＳを非活性化させる。時刻ｔｎから一定の遅延時間が経過した時刻ｔｏで、リセット信号ＲＳＴは非活性化される。
【０１２７】
時刻ｔｐでリードエッジ信号ＥＥＳが活性化し、時刻ｔｑでフィードバックエッジ信号ＦＥＳが活性化し、時刻ｔｒで、基準エッジ信号ＲＥＳが活性化する。即ち、時刻ｔｐ、ｔｑ及びｔｒでリード基準信号ＥＦＲＥＦ、フィードバック入力信号ＦＦＥＥＤＩ及び基準信号ＦＲＥＦの第４周期が各々始まる。活性化した高利得信号ＨＧＳに基づいてフィードバック入力信号ＦＦＥＥＤＩの位相が調整されるので、デジタル位相周波数検出器３００は前記第３周期とは違うように動作することができる。
【０１２８】
第４周期では基準エッジ信号ＲＥＳが活性化するが、ラグエッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳが非活性化される区間が存在しないので、リード信号ＶＥは活性化しない。時刻ｔｐで、リード信号ＶＥの論理レベルは論理ローレベルであるので、ハイリード信号ＨＬＥＡＤはリードエッジ信号ＥＥＳの上昇エッジに応答して論理ハイレベルから論理ローレベルに遷移する。即ち、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進んでいない。時刻ｔｒから一定の遅延時間が経過した時刻ｔｓで、リセット信号ＲＳＴが活性化する。リセット信号ＲＳＴが活性化することによって、リードエッジ信号ＥＥＳ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳは非活性化される。時刻ｔｓから一定の遅延時間が経過した時刻ｔｔで、リセット信号ＲＳＴは非活性化される。
【０１２９】
本発明のまた他の実施形態に係るデジタル位相周波数検出器３００で、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進む場合にリードエッジ信号ＥＥＳ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳの論理レベルは、一連の特定の組み合わせを有することができる。例えば、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進む第３周期の場合に、信号（ＥＥＳ、ＲＥＳ、ＦＥＳ）の論理レベルは、０００、００１、１０１、１１１、０００の順に変更することができる。
【０１３０】
一方、図示はしていないが、図６を参照して上述した通り、第２位相比較信号ＰＣＳ２は時刻ｔｍで活性化し、第１位相比較信号ＰＣＳ１は非活性化状態を維持することができる。
【０１３１】
図１７は図１０のデジタル位相周波数検出器に含まれる利得調節部の他の例を示すブロック図である。
【０１３２】
図１７を参照すれば、利得調節部３５０ｂはリード検出部３５２、ラグ検出部３５４及び高利得信号生成部３５６を含み、利得同期化部３５８をさらに含むことができる。
【０１３３】
利得同期化部３５８をさらに含むのを除けば、図１７の利得調節部３５０ｂは図１３の利得調節部３５０ａと実質的に同じ構成とすることができる。従って、リード検出部３５２、ラグ検出部３５４及び高利得信号生成部３５６に対する重複する説明は省略する。
【０１３４】
利得同期化部３５８は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに基づいて高利得信号ＨＧＳを同期化して高利得出力信号ＯＨＧＳを発生することができる。例えば、利得同期化部３５８はフィードバック入力信号ＦＦＥＥＤＩ或いは基準信号ＦＲＥＦの上昇または下降エッジに同期化して高利得出力信号ＯＨＧＳを出力することができる。
【０１３５】
図１０のデジタル位相周波数検出器３００が図７及び図８を参照して上述したのと同じ同期化部２４０をさらに含む場合に、デジタル位相周波数検出器３００は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに同期化された第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２を出力することができる。これに対応するように図１０のデジタル位相周波数検出器３００に含まれる利得調節部３５０は図１７に図示されたのと同じ構造とすることができ、デジタル位相周波数検出器３００は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに同期化された高利得出力信号ＯＨＧＳを出力することができる。従って、位相及び周波数検出動作の正確度及び安定度を向上させることができる。
【０１３６】
図１８は図１７の利得調節部に含まれる利得同期化部の一例を示すブロック図である。
図１８を参照すれば、利得同期化部３５８はフリップフロップを含んで具現することができる。図１８では利得同期化部３５８がフィードバック入力信号ＦＦＥＥＤＩに基づいて同期化動作を実行することが図示される。フリップフロップはフィードバック入力信号ＦＦＥＥＤＩに基づいて高利得信号ＨＧＳを同期化し、高利得出力信号ＯＨＧＳを発生することができる。フリップフロップのリセット入力端は検出イネイブル信号ＰＤＥＮを受信することができる。一方、図示はしていないが、フリップフロップのクロック入力端は、フィードバック入力信号ＦＦＥＥＤＩの代わりに基準信号ＦＲＥＦを受信でき、フリップフロップは基準信号ＦＲＥＦに同期化された高利得出力信号ＯＨＧＳを出力することができる。
【０１３７】
図１９は図１０のデジタル位相周波数検出器から発生する基準信号の他の例を示す図である。
図１９を参照すれば、リード基準信号ＥＦＲＥＦは基準信号ＦＲＥＦより進んだ位相を有する第１リード基準信号ＥＦＲＥＦ１〜第ｎリード基準信号ＥＦＲＥＦｎ（ただ、ｎは２以上の自然数）を含むことができる。ラグ基準信号ＬＦＲＥＦは、基準信号ＦＲＥＦより遅れた位相を有する第１ラグ基準信号ＬＦＲＥＦ１〜第ｎラグ基準信号ＬＦＲＥＦｎを含むことができる。
【０１３８】
一実施形態において、第１リード基準信号ＥＦＲＥＦ１〜第ｎリード基準信号ＥＦＲＥＦｎは、基準信号ＦＲＥＦと同じ波形を各々有して、ｎが増加するほど基準信号ＦＲＥＦより、予め設定された値だけ進んだ位相を各々有することができる。例えば、第１リード基準信号ＥＦＲＥＦ１は、基準信号ＦＲＥＦより△Ｐｎだけ進んだ位相を有し、第２リード基準信号ＥＦＲＥＦ２は第１リード基準信号ＥＦＲＥＦ１より△Ｐｎだけ進んだ位相を有することができる。これと同様に、第１ラグ基準信号ＬＦＲＥＦｎ〜第ｎラグ基準信号ＬＦＲＥＦｎは、基準信号ＦＲＥＦと同じ波形を各々有し、ｎが増加するほど基準信号ＦＲＥＦより予め設定された値だけ遅れた位相を各々有することができる。第ｎリード基準信号ＥＦＲＥＦｎと基準信号ＦＲＥＦとは、約０度〜１８０度の間の位相差を有することができる。即ち、ｎ×△Ｐｎは約０度〜１８０度の間の値を有することができる。
【０１３９】
一実施形態において、第１リード基準信号ＥＦＲＥＦ１〜第ｎリード基準信号ＥＦＲＥＦｎ、基準信号ＦＲＥＦ、及び第１ラグ基準信号ＬＦＲＥＦ１〜第ｎラグ基準信号ＬＦＲＥＦｎは、入力信号ＦＩＮに基づいて発生できる。例えば、入力信号を順次に△Ｐｎだけ遅延させて第ｎリード基準信号ＥＦＲＥＦｎから第ｎラグ基準信号ＬＦＲＥＦｎまで順次に発生させることができる。
【０１４０】
図２０は図１０のデジタル位相周波数検出器に含まれる基準信号生成部の他の例を示すブロック図である。
図２０を参照すれば、基準信号生成部３６０ｂは、複数個のディレーセルＤＣを含むことができる。例えば、基準信号生成部３６０ｂが、ｎ個のリード基準信号（ＥＦＲＥＦ１，ＥＦＲＥＦ２，…，ＥＦＲＥＦｎ）、基準信号ＦＲＥＦ、及びｎ個のラグ基準信号（ＬＦＲＥＦ１，ＬＦＲＥＦ２，…，ＬＦＲＥＦｎ）を生成する場合に、基準信号生成部３６０ｂは、２ｎ＋１個のディレーセルＤＣを含むことができる。これら複数個のディレーセルＤＣは直列接続され、入力信号ＦＩＮを順次に遅延させて第ｎリード基準信号ＥＦＲＥＦｎから第ｎラグ基準信号ＬＦＲＥＦｎまで順次に発生させることができる。
【０１４１】
図２１は図１０のデジタル位相周波数検出器に含まれる利得調節部のまた他の例を示すブロック図である。
図２１を参照すれば、利得調節部３５０ｃは、第１〜第ｎリード検出部（３５２ａ，３５２ｂ，…，３５２ｎ）、第１〜第ｎラグ検出部（３５４ａ，３５４ｂ，…，３５４ｎ）及び第１〜第ｎ高利得信号生成部（３５６ａ，３５６ｂ，…，３５６ｎ）を含むことができる。
【０１４２】
第１リード検出部３５２ａ〜第ｎリード検出部３５２ｎは、第１リード基準信号ＥＦＲＥＦ１〜第ｎリード基準信号ＥＦＲＥＦｎのうちの１つ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩが、第１リード基準信号ＥＦＲＥＦ１〜第ｎリード基準信号ＥＦＲＥＦｎのうち、対応するリード基準信号より進んだ位相を有するのか否かを示す第１ＨＬＥＡＤ１〜第ｎハイリード信号ＨＬＥＡＤｎを各々発生することができる。例えば、第１リード検出部３５２ａは第１リード基準信号ＥＦＲＥＦ１、基準エッジ信号ＲＥＳ、及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩが第１リード基準信号ＥＦＲＥＦ１より進んだ位相を有するか否かを示す第１ハイリード信号ＨＬＥＡＤ１を発生することができる。
【０１４３】
第１ラグ検出部３５４ａ〜第ｎラグ検出部３５４ｎは、第１ラグ基準信号ＬＦＲＥＦ１〜第ｎラグ基準信号ＬＦＲＥＦｎのうちのいずれか１つ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩが第１ラグ基準信号ＬＦＲＥＦ１〜第ｎラグ基準信号ＬＦＲＥＦｎより遅れた位相を有するか否かを示す第１ハイラグ信号ＨＬＡＧ１〜第ｎハイラグ信号ＨＬＡＧｎを各々発生することができる。例えば、第１ラグ検出部３５４ａは第１ラグ基準信号ＬＦＲＥＦ１、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてフィードバック入力信号ＦＦＥＥＤＩが第１ラグ基準信号ＬＦＲＥＦ１より遅れた位相を有するか否かを示す第１ハイラグ信号ＨＬＡＧ１を発生することができる。
【０１４４】
第１高利得信号生成部３５６ａ〜第ｎ高利得信号生成部３５６ｎは、第１ハイリード信号ＨＬＥＡＤ１〜第ｎハイリード信号ＨＬＥＡＤｎのうちのいずれか１つ及び対応する第１ハイラグ信号ＨＬＡＧ１〜第ｎハイラグ信号ＨＬＡＧｎのうちの１つに基づいて第１高利得信号ＨＧＳ１〜第ｎ高利得信号ＨＧＳｎを各々発生することができる。例えば、第１高利得信号生成部３５６ａは第１ハイリード信号ＨＬＥＡＤ１及び第１ハイラグ信号ＨＬＡＧ１に基づいて第１高利得信号ＨＧＳ１を発生することができる。
【０１４５】
第１高利得信号ＨＧＳ１〜第ｎ高利得信号ＨＧＳｎは、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった範囲より大きい時、各々活性化することができる。例えば、第１高利得信号ＨＧＳ１は、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が△Ｐｎより大きい場合に、即ち、フィードバック入力信号ＦＦＥＥＤＩの位相が第１リード基準信号ＥＦＲＥＦ１の位相より進んだり、または、第１ラグ基準信号ＬＦＲＥＦ１の位相より遅れる場合に活性化することができる。第２高利得信号ＨＧＳ２は、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が２×ΔＰｎより大きい場合に、即ち、フィードバック入力信号ＦＦＥＥＤＩの位相が第２リード基準信号ＥＦＲＥＦ２の位相より進んだり第２ラグ基準信号ＬＦＲＥＦ２の位相より遅れる場合に活性化することができる。
【０１４６】
一実施形態において、第１リード検出部３５２ａ〜第ｎリード検出部３５２ｎは、図１４のリード検出部３５２と類似の構成を各々有することができ、第１ラグ検出部３５４ａ〜第ｎラグ検出部３５４ｎは、図１４のラグ検出部３５４と類似の構成を各々有することができ、第１高利得信号生成部３５６ａ〜第ｎ高利得信号生成部３５６ｎは、図１４の高利得信号生成部３５６と類似の構成を各々有することができる。
【０１４７】
上述した通り、本発明のまた他の実施形態に係るデジタル位相周波数検出器３００は、複数の高利得信号（ＨＧＳ１，…，ＨＧＳｎ）を生成することによって、デジタル位相周波数検出器３００を含むデジタル位相固定ループのフィードバック利得を精密に調節することができ、デジタル位相固定ループの出力信号の固定時間を減少させることができる。
【０１４８】
図２２は本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャートである。
【０１４９】
図１０及び図２２を参照すれば、本発明の実施形態に係るデジタル位相周波数検出方法では、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを各々検出して基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生し（段階Ｓ２１０）、フィードバックエッジ信号ＦＥＳに基づいて基準エッジ信号ＲＥＳを同期化して第１位相比較信号ＰＣＳ１を発生し、基準エッジ信号ＲＥＳに基づいてフィードバックエッジ信号ＦＥＳを同期化して第２位相比較信号ＰＣＳ２を発生する（段階Ｓ２２０）。前記段階Ｓ２１０及びＳ２２０は各々図９の段階Ｓ１１０及びＳ１２０と実質的に同一であることもある。
【０１５０】
リード基準信号ＥＦＲＥＦ、ラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて高利得信号ＨＧＳを発生する（段階Ｓ２３０）。高利得信号ＨＧＳは、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きいか否かを示すことができる。
【０１５１】
一実施形態において、デジタル位相周波数検出方法は入力信号ＦＩＮに基づいてリード基準信号ＥＦＲＥＦ、基準信号ＦＲＥＦ及びラグ基準信号ＬＦＲＥＦを発生する段階をさらに含むことができる。他の実施形態において、デジタル位相周波数検出方法は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのうちの１つに基づいて高利得信号ＨＧＳを同期化して高利得出力信号ＯＨＧＳを発生する段階をさらに含むことができる。
【０１５２】
これと共に、本発明の実施形態に係るデジタル位相周波数検出方法ではリード基準信号ＥＦＲＥＦ及びラグ基準信号ＬＦＲＥＦに基づいて高利得信号ＨＧＳをさらに発生することによって、デジタル位相周波数検出方法を利用するデジタル位相周波数検出器３００を含むデジタル位相固定ループの出力信号の固定時間を減少させることができる。
【０１５３】
図２３は本発明のまた他の実施形態に係るデジタル位相周波数検出器を示すブロック図である。
図２３を参照すれば、デジタル位相周波数検出器４００は基準信号生成部４６０、位相比較信号生成部４０１及び利得調節部４５０を含み、利得選択部４７０をさらに含むことができる。
【０１５４】
利得選択部４７０をさらに含むことを除けば、図２３のデジタル位相周波数検出器４００は、図１０のデジタル位相周波数検出器３００と実質的に同じ構成とすることができる。即ち、基準信号生成部４６０、位相比較信号生成部４０１及び利得調節部４５０は、図１０の基準信号生成部３６０、位相比較信号生成部３０１及び利得調節部３５０と各々同じ構成とすることができ、それに対する重複する説明は省略する。
【０１５５】
利得選択部４７０は第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つと高利得信号ＨＧＳとに基づいて選択利得信号ＳＧＳを発生することができる。選択利得信号ＳＧＳは基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差に対応するデジタル形態の値を有することができる。
【０１５６】
一実施形態において、選択利得信号ＳＧＳは、高利得信号ＨＧＳが活性化した場合に相対的に大きいデジタル値を有し、高利得信号ＨＧＳが非活性化された場合に相対的に小さいデジタル値を有することができる。例えば、第１位相比較信号ＰＣＳ１が非活性化された場合、即ち、フィードバック入力信号ＦＦＥＥＤＩの位相が基準信号ＦＲＥＦより進む場合を仮定すれば、利得選択部４７０は高利得信号ＨＧＳが非活性化された場合に第１デジタル値を有する選択利得信号ＳＧＳを出力し、高利得信号ＨＧＳが活性化した場合に第２デジタル値を有する選択利得信号ＳＧＳを出力することができる。第１デジタル値は一般的にフィードバック入力信号ＦＦＥＥＤＩの位相を遅延させるための単位利得に対応でき、第２デジタル値はフィードバック入力信号ＦＦＥＥＤＩの位相を相対的にさらに多く遅延させるための、単位利得より大きい調整利得に対応することができる。第２デジタル値は第１デジタル値と符号が同じであり、第１デジタル値より大きさが大きいこともある。
【０１５７】
一実施形態において、第２デジタル値は第１デジタル値より予め決まった利得増加比だけ大きいこともある。即ち、第１デジタル値と第２デジタル値は一定の比率を有することができ、下記の式（１）を満足することができる。
【０１５８】
【数１】
式（１）で、ＧＲは予め決まった利得増加比を示し、ＵＧは高利得信号ＨＧＳが非活性化された場合にフィードバック入力信号ＦＦＥＥＤＩの位相を調節するための第１デジタル値の大きさ（即ち、単位利得の大きさ）を示し、ＨＧは高利得信号ＨＧＳが活性化した場合にフィードバック入力信号ＦＦＥＥＤＩの位相を調節するための第２デジタル値の大きさ（即ち、調整利得の大きさ）を示す。また、例えば、予め決まった利得増加比は約２〜８の間の値を有することができる。予め決まった利得増加比が２より小さければデジタル位相固定ループの出力信号の固定時間がほとんど減少されず、予め決まった利得増加比が８より大きければ出力信号の位相及び周波数を精密に調節しにくいこともある。
【０１５９】
図２４は図２３のデジタル位相周波数検出器に含まれる利得選択部の一例を示すブロック図である。
図２４を参照すれば、利得選択部４７０はマルチプレクサを含んで具現できる。このマルチプレクサは第１位相比較信号ＰＣＳ１及び高利得信号ＨＧＳに基づいて複数のデジタル値（ＨＥ、ＬＥ、ＬＬ、ＨＬ）のうちの１つを選択して選択利得信号ＳＧＳとして出力することができる。
【０１６０】
一実施形態において、マルチプレクサは第１位相比較信号ＰＣＳ１が非活性化された場合にフィードバック入力信号ＦＦＥＥＤＩの位相を遅延させるためのデジタル値を選択し、第１位相比較信号ＰＣＳ１が活性化した場合にフィードバック入力信号ＦＦＥＥＤＩの位相を操り上げるためのデジタル値を選択することができる。また、マルチプレクサは高利得信号ＨＧＳが非活性化された場合にフィードバック入力信号ＦＦＥＥＤＩの位相を相対的に少なく調節するためのデジタル値（即ち、前記単位利得に対応するデジタル値）を選択し、高利得信号ＨＧＳが活性化した場合にフィードバック入力信号ＦＦＥＥＤＩの位相を相対的に多く調節するためのデジタル値（即ち、前記調整利得に対応するデジタル値）を選択することができる。
【０１６１】
一実施形態において、複数のデジタル値（ＨＥ、ＬＥ、ＬＬ、ＨＬ）各々はフィードバック入力信号ＦＦＥＥＤＩの位相を調節するためのフィードバック利得に対応することができる。第１デジタル値ＨＥは、フィードバック入力信号ＦＦＥＥＤＩの位相を相対的に多く遅延させるための第１調整利得に対応し、第２デジタル値ＬＥは、フィードバック入力信号ＦＦＥＥＤＩの位相を相対的に少なく遅延させるための第１単位利得に対応することができる。第３デジタル値ＬＬは、フィードバック入力信号ＦＦＥＥＤＩの位相を相対的に少なく進めるための第２単位利得に対応し、第４デジタル値ＨＬは、フィードバック入力信号ＦＦＥＥＤＩの位相を相対的に多く進めるための第２調整利得に対応することができる。例えば、第１〜第４デジタル値（ＨＥ、ＬＥ、ＬＬ、ＨＬ）は、各々「−８」、「−１」、「＋１」及び「＋８」に対応することができる。この場合、予め決まった利得増加比は８と設定され、デジタル位相固定ループはフィードバック入力信号ＦＦＥＥＤＩの位相を遅延させるために記デジタル位相固定ループ内のデジタルループフィルタから発生するデジタル制御信号ＤＣＯＮの値を減少させ、フィードバック入力信号ＦＦＥＥＤＩの位相を進めるためにデジタル制御信号ＤＣＯＮの値を増加させることができる。
【０１６２】
一実施形態において、マルチプレクサは第１位相比較信号ＰＣＳ１が非活性化された場合に第１デジタル値ＨＥ及び第２デジタル値ＬＥのうちの１つを選択でき、第１位相比較信号ＰＣＳ１が活性化した場合に第３デジタル値ＬＬ及び第４デジタル値ＨＬのうちの１つを選択することができる。また、マルチプレクサは高利得信号ＨＧＳが非活性化された場合に第２デジタル値ＬＥ及び第３デジタル値ＬＬのうちの１つを選択でき、高利得信号ＨＧＳが活性化した場合に第１デジタル値ＨＥ及び第４デジタル値ＨＬのうちの１つを選択することができる。例えば、第１位相比較信号ＰＣＳ１及び高利得信号ＨＧＳが全部活性化した場合に、マルチプレクサは第４デジタル値ＨＬを選択して選択利得信号ＳＧＳとして出力することができる。即ち、第１〜第４デジタル値（ＨＥ、ＬＥ、ＬＬ、ＨＬ）が各々「−８」、「−１」、「＋１」及び「＋８」に対応する場合に、第１位相比較信号ＰＣＳ１は選択利得信号ＳＧＳの符号を決めて高利得信号ＨＧＳは選択利得信号ＳＧＳの大きさを決定することができる。
【０１６３】
図２４では第１位相比較信号ＰＣＳ１が選択信号として使われることを図示したが、第２位相比較信号ＰＣＳ２が選択信号として使われることもできる。また、図２４では利得選択部４７０が４つのデジタル値（ＨＥ、ＬＥ、ＬＬ、ＨＬ）のうちのいずれか１つを選択して出力することを図示したが、実施形態に従って、高利得信号ＨＧＳは図２１を参照して上述した通り、第１〜第ｎ高利得信号を含むことができ、この場合利得選択部４７０は第１位相比較信号ＰＣＳ１及び第１〜第ｎ高利得信号に基づいて、２（ｎ＋１）個のデジタル値のうち、いずれか１つを選択して出力することができる。
【０１６４】
図２５は本発明の実施形態に係るデジタル位相周波数検出方法を示すフローチャートである。
図２３及び図２５を参照すれば、本発明の実施形態に係るデジタル位相周波数検出方法では、入力信号ＦＩＮに基づいてリード基準信号ＥＦＲＥＦ、基準信号ＦＲＥＦ及びラグ基準信号ＬＦＲＥＦを発生する（段階Ｓ２１５）。リード基準信号ＥＦＲＥＦは基準信号ＦＲＥＦより進んだ位相を有し、ラグ基準信号ＬＦＲＥＦは基準信号ＦＲＥＦより遅れた位相を有することができる。
【０１６５】
基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生する（段階Ｓ２２５）。例えば、基準信号ＦＲＥＦのエッジを検出して基準エッジ信号ＲＥＳを発生し、フィードバック入力信号ＦＦＥＥＤＩのエッジを検出してフィードバックエッジ信号ＦＥＳを発生することができる。
【０１６６】
リード基準信号ＥＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてハイリード信号を発生し（段階Ｓ２３５）、ラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいてハイラグ信号を発生する（段階Ｓ２４５）。ハイリード信号はフィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進んでいるのかどうかを示し、ハイラグ信号はフィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れているのか否かを示す。
【０１６７】
ハイリード信号及びハイラグ信号に基づいて高利得信号ＨＧＳを発生する（段階Ｓ２５５）。高利得信号ＨＧＳはフィードバック入力信号ＦＦＥＥＤＩが単位利得に基づいて補正されるか、または、単位利得より大きい調整利得に基づいて補正されるか否か、即ち、フィードバック入力信号ＦＦＥＥＤＩが単位利得だけ補正されるか、または、調整利得だけ補正されるか否かを示す。
【０１６８】
一実施形態において、高利得信号ＨＧＳは、フィードバック入力信号ＦＦＥＥＤＩの位相がリード基準信号ＥＦＲＥＦの位相より進んだりフィードバック入力信号ＦＦＥＥＤＩの位相がラグ基準信号ＬＦＲＥＦの位相より遅れる場合に活性化し、高利得信号ＨＧＳに基づいて選択利得信号ＳＧＳを発生することができる（段階Ｓ２６５）。選択利得信号ＳＧＳは高利得信号ＨＧＳが活性化した場合に調整利得に対応して高利得信号ＨＧＳが非活性化された場合に単位利得に対応することができる。
【０１６９】
一実施形態において、デジタル位相周波数検出方法は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する段階をさらに含むことができる。
【０１７０】
図２６は本発明の一実施形態に係るデジタル位相固定ループを示すブロック図である。
図２６を参照すれば、デジタル位相固定ループ５００はデジタル位相周波数検出器５１０、デジタルループフィルタ（ｄｉｇｉｔａｌ ｌｏｏｐ ｆｉｌｔｅｒ；ＤＬＦ）５２０、デジタル制御発振器（ｄｉｇｉｔａｌｌｙ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ；ＤＣＯ）５３０及び分周器５４０を含む。
【０１７１】
デジタル位相周波数検出器５１０は、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差を示す第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する。例えば、デジタル位相周波数検出器５１０は、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを各々検出して基準エッジ信号及びフィードバックエッジ信号を発生し、このフィードバックエッジ信号に基づいて基準エッジ信号を同期化して第１位相比較信号ＰＣＳ１を発生し、基準エッジ信号に基づいてフィードバックエッジ信号を同期化して第２位相比較信号ＰＣＳ２を発生することができる。
【０１７２】
デジタル位相周波数検出器５１０は、図１及び図７のデジタル位相周波数検出器（１００、２００）のうちの１つでありうる。即ち、デジタル位相周波数検出器５１０は、検出部、位相比較部及びリセット部を含み、同期化部をさらに含むことができる。デジタル位相周波数検出器５１０が、図７のデジタル位相周波数検出器２００とともに同期化部２４０をさらに含む場合に、図２６に図示された第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２は、図７の第１位相比較出力信号ＯＰＣＳ１及び第２位相比較出力信号ＯＰＣＳ２に各々対応することができる。
【０１７３】
検出部は、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを検出して、基準エッジ信号及びフィードバックエッジ信号を発生する。リセット部は基準エッジ信号及びフィードバックエッジ信号に基づいて検出部を初期化させるリセット信号を発生する。位相比較部は基準エッジ信号を受信するデータ入力端及びフィードバックエッジ信号を受信するクロック入力端を具備して、第１比較信号を出力する第１フリップフロップ、フィードバックエッジ信号を受信するデータ入力端及び基準エッジ信号を受信するクロック入力端を具備し、第２比較信号を出力する第２フリップフロップ及び第１比較信号及び第２比較信号をラッチして、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生するラッチ部を含んで具現する。
【０１７４】
デジタルループフィルタ５２０は、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つに基づいて出力信号ＦＯＵＴの位相及び周波数を調節するためのデジタル制御信号ＤＣＯＮを発生する。即ち、デジタルループフィルタ５２０は、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの位相差及び周波数差に該当する誤差値がデジタル位相同期ループ５００で許容する基準誤差値より大きい場合に、出力信号ＦＯＵＴを制御するためのデジタル形態の制御信号ＤＣＯＮをデジタル制御発振器５３０で出力する。一実施形態において、デジタルループフィルタ５２０は、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つに対応するデジタル値を選択し、選択されたデジタル値を累積してデジタル制御信号ＤＣＯＮを発生することができ、マルチプレクサ及び累積器（ａｃｃｕｍｕｌａｔｏｒ）を含んで具現できる。
【０１７５】
デジタル制御発振器５３０はデジタル制御信号ＤＣＯＮに対応する位相及び周波数を有する出力信号ＦＯＵＴを発生する。分周器５４０は出力信号ＦＯＵＴを分周してフィードバック入力信号ＦＦＥＥＤＩを発生する。分周器５４０はフィードバック入力信号ＦＦＥＥＤＩをデジタル位相周波数検出器５１０に提供することによって、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの位相及び周波数が一致する時まで繰り返して位相及び周波数検出動作を実行させることができる。
【０１７６】
一実施形態において、デジタル位相固定ループ５００は、オール−デジタル位相固定ループ（ａｌｌ−ｄｉｇｉｔａｌ ＰＬＬ；ＡＤＰＬＬ）形態で具現できる。即ち、デジタル制御発振器５３０を除いたデジタル位相固定ループ５００に含まれる大部分の構成要素はデジタルロジックを利用して具現され、工程、電圧及び温度変化による影響を相対的に減少させることができ、位相固定ループを相対的に効率的に設計することができる。
【０１７７】
上述した通り、本発明の一実施形態に係るデジタル位相固定ループ５００は、図１及び図７のデジタル位相周波数検出器（１００、２００）のうちの１つを含んで具現されることによって、簡単な構造で具現されることができ、向上した動作速度を有して、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの間の位相及び周波数差を精密に検出して出力信号ＦＯＵＴを効果的に固定させることができる。
【０１７８】
図２７は本発明の一実施形態に係るデジタル位相固定方法を示すフローチャートである。
図１、図２６及び図２７を参照すれば、本発明の一実施形態に係るデジタル位相固定方法では、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのエッジを各々検出して基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生し、フィードバックエッジ信号ＦＥＳ及び基準エッジ信号ＲＥＳを各々同期化して第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生する（段階Ｓ３１０）。段階Ｓ３１０は図９を参照して説明した本発明の実施形態に係るデジタル位相周波数検出方法と実質的に同一でありうる。
【０１７９】
第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２に基づいてデジタル制御信号ＤＣＯＮを発生する（段階Ｓ３２０）。デジタル制御信号ＤＣＯＮは出力信号ＦＯＵＴの位相及び周波数を調節するためのデジタル形態の制御信号でありうる。
【０１８０】
デジタル制御信号ＤＣＯＮに対応する位相及び周波数を有する出力信号ＦＯＵＴを発生し（段階Ｓ３３０）、出力信号ＦＯＵＴを分周してフィードバック入力信号ＦＦＥＥＤＩを発生する（段階Ｓ３４０）。また、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの位相及び周波数が一致するかを判断する（段階Ｓ３５０）。位相及び周波数が同じである場合にデジタル位相固定方法を終了して、同一でない場合に段階Ｓ３１０〜Ｓ３４０を繰り返して実行する。
【０１８１】
図２８は本発明の他の実施形態に係るデジタル位相固定ループを示すブロック図である。
図２８を参照すれば、デジタル位相固定ループ６００は、デジタル位相周波数検出器６１０、デジタルループフィルタ６２０、デジタル制御発振器６３０及び分周器６４０を含む。
【０１８２】
デジタル位相周波数検出器６１０が高利得信号ＨＧＳをさらに生成することを除けば、図２８のデジタル位相固定ループ６００は、図２６のデジタル位相固定ループ５００と実質的に同じ構成とすることができる。即ち、デジタル制御発振器６３０及び分周器６４０は、図２６のデジタル制御発振器５３０及び分周器５４０と各々同じ構成とすることができ、それに対して重複する説明は省略する。
【０１８３】
デジタル位相周波数検出器６１０は入力信号ＦＩＮに基づいてリード基準信号ＥＦＲＥＦ、基準信号ＦＲＥＦ及びラグ基準信号ＬＦＲＥＦを発生し、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳを発生し、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差を示す第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生し、リード基準信号ＥＦＲＥＦ、ラグ基準信号ＬＦＲＥＦ、基準エッジ信号ＲＥＳ及びフィードバックエッジ信号ＦＥＳに基づいて基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きいか否かを示す高利得信号ＨＧＳを発生する。
【０１８４】
一実施形態において、デジタル位相周波数検出器６１０は、図１０のデジタル位相周波数検出器３００でありうる。即ち、デジタル位相周波数検出器６１０は基準信号生成部６０２、位相比較信号生成部６０４及び利得調節部６０６を含むことができる。基準信号生成部６０２、位相比較信号生成部６０４及び利得調節部６０６は、図１０の基準信号生成部３６０、位相比較信号生成部３０１及び利得調節部３５０と各々同じ構成とすることができ、それに対する重複する説明は省略するようにする。
【０１８５】
他の実施形態において、デジタル位相周波数検出器６１０は、図２３のデジタル位相周波数検出器４００でありうる。即ち、デジタル位相周波数検出器６１０は選択利得信号を発生する利得選択部をさらに含むことができる。
【０１８６】
デジタルループフィルタ６２０は、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つと高利得信号ＨＧＳとに基づいて、出力信号ＦＯＵＴの位相及び周波数を調節するためのデジタル制御信号ＤＣＯＮを発生する。
【０１８７】
一実施形態において、デジタル位相周波数検出器６１０が図１０のデジタル位相周波数検出器３００の場合に、デジタルループフィルタ６２０は第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つと高利得信号ＨＧＳに対応するデジタル値を選択し、この選択されたデジタル値を累積してデジタル制御信号ＤＣＯＮを発生できる。この場合デジタルループフィルタ６２０は、高利得信号ＨＧＳに基づいてフィードバック利得を調節することができる。即ち、デジタルループフィルタ６２０は、高利得信号ＨＧＳが活性化した場合にフィードバック利得を増加させて出力信号ＦＯＵＴの位相及び周波数を相対的に大幅で調節することができる。
【０１８８】
他の実施形態において、デジタル位相周波数検出器６１０が図２３のデジタル位相周波数検出器４００の場合に、デジタルループフィルタ６２０は選択利得信号ＳＧＳを累積してデジタル制御信号ＤＣＯＮを発生することができる。
【０１８９】
上述した通り、本発明の他の実施形態に係るデジタル位相固定ループ６００は、図１０及び図２３のデジタル位相周波数検出器（３００、４００）のうちの１つを含んで具現されることによって、ジッタまたは、位相ノイズには影響を及ぼさずに出力信号ＦＯＵＴの固定時間のみを効果的に減少させることができる。
【０１９０】
図２９は本発明の他の実施形態に係るデジタル位相固定方法を示すフローチャートである。
図２８及び図２９を参照すれば、本発明の他の実施形態に係るデジタル位相固定方法では、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差を示す第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２を発生し、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きいか否かを示す高利得信号ＨＧＳを発生する（段階Ｓ４１０）。段階Ｓ４１０は、図２２を参照して説明された本発明の実施形態に係るデジタル位相周波数検出方法と実質的に同一であることもできる。
【０１９１】
第１位相比較信号ＰＣＳ１、第２位相比較信号ＰＣＳ２及び高利得信号ＨＧＳに基づいてデジタル制御信号ＤＣＯＮを発生する（段階Ｓ４２０）。例えば、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つと高利得信号ＨＧＳとに基づいて複数のデジタル値のうちの１つを選択して選択利得信号ＳＧＳを発生し、選択利得信号ＳＧＳに基づいてデジタル制御信号ＤＣＯＮを発生することができる。この場合、第１位相比較信号ＰＣＳ１及び第２位相比較信号ＰＣＳ２のうちの１つに基づいて選択利得信号ＳＧＳの符号が決定されて高利得信号ＨＧＳに基づいて選択利得信号ＳＧＳの大きさを決定することができる。
【０１９２】
デジタル制御信号ＤＣＯＮに対応する位相及び周波数を有する出力信号ＦＯＵＴを発生し（段階Ｓ４３０）、出力信号ＦＯＵＴを分周してフィードバック入力信号ＦＦＥＥＤＩを発生する（段階Ｓ４４０）。また、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの位相及び周波数が一致するかを判断する（段階Ｓ４５０）。位相及び周波数が同じ場合にデジタル位相固定方法を終了し、同一ではない場合に段階Ｓ４１０〜Ｓ４４０を繰り返して実行する。
【０１９３】
図３０は本発明のまた他の実施形態に係るデジタル位相固定ループを示すブロック図である。
図３０を参照すれば、デジタル位相固定ループ７００はデジタル位相周波数検出器７１０、デジタルループフィルタ７２０、デジタル制御発振器７３０及び分周器７４０を含み、自動周波数調節器（ａｕｔｏｍａｔｉｃ ｆｒｅｑｕｅｎｃｙ ｃｏｎｔｒｏｌｌｅｒ；ＡＦＣ）７５０をさらに含むことができる。
【０１９４】
自動周波数調節器７５０をさらに含むことを除けば、図３０のデジタル位相固定ループ７００は、図２８のデジタル位相固定ループ６００と実質的に同じ構成とすることができる。即ち、基準信号生成部７０２、位相比較信号生成部７０４及び利得調節部７０６を含むデジタル位相周波数検出器７１０、デジタルループフィルタ７２０及び分周器７４０は、図２８のデジタル位相周波数検出器６１０、デジタルループフィルタ６２０及び分周器６４０と各々同じ構成とすることができ、それに対する重複する説明は省略する。
【０１９５】
自動周波数調節器７５０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩに基づいて出力信号ＦＯＵＴの初期周波数を調節するための自動デジタル制御信号ＤＣＯＮＡを発生することができる。一実施形態において、自動周波数調節器７５０は基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩのクロックの個数をカウントするカウンタ及びカウント回数を比較する比較器などを含んで具現され、基準信号ＦＲＥＦ及びフィードバック入力信号ＦＦＥＥＤＩの比較時点を制御するためにダイナミックバイナリブランチ（ｄｙｎａｍｉｃ ｂｉｎａｒｙ ｂｒａｎｃｈ）のような技法を使うことができる。
【０１９６】
デジタル制御発振器７３０は自動デジタル制御信号ＤＣＯＮＡ及びデジタル制御信号ＤＣＯＮに基づいて出力信号ＦＯＵＴの位相及び周波数を調節することができる。例えば、デジタル位相固定ループ７００の位相及び周波数調節動作はコース（ｃｏａｒｓｅ）モード及びファイン（ｆｉｎｅ）モードに区分され、デジタル制御発振器７３０は、コースモードで概略的な周波数調節動作を実行して自動デジタル制御信号ＤＣＯＮＡに対応する周波数を有する出力信号ＦＯＵＴを発生し、ファインモードで精密な位相及び周波数調節動作を実行してデジタル制御信号ＤＣＯＮに対応する位相及び周波数を有する出力信号ＦＯＵＴを発生することができる。
【０１９７】
上述した通り、本発明のまた他の実施形態に係るデジタル位相固定ループ７００は、出力信号ＦＯＵＴの初期周波数を調節するための自動デジタル制御信号ＤＣＯＮＡを発生する自動周波数調節器７５０をさらに含んで具現することによって、出力信号ＦＯＵＴの固定時間を効果的に減少させることができる。
【０１９８】
図３１は本発明の実施形態に係るデジタル位相固定ループの動作を示すグラフである。図３１は位相及び周波数調節動作が実行されることによるデジタル位相固定ループの出力信号の周波数の変化を示す。図３１において、ＣＡＳＥ Ａは従来のデジタル位相固定ループの出力信号を示し、ＣＡＳＥ Ｂは図２８のデジタル位相固定ループ６００の出力信号を示し、ＣＡＳＥ Ｃは図３０のデジタル位相固定ループ７００の出力信号を示す。
【０１９９】
図３１を参照すれば、ＣＡＳＥ Ａで図示されるように、従来のデジタル位相固定ループは常に一定のフィードバック利得、即ち、単位利得を適用して位相及び周波数調節動作を実行する。即ち、従来のデジタル位相固定ループは、周波数キャプチャ区間（時間Ｔ０〜ＴＡ１）で出力信号の周波数を単位利得だけ増加させ、位相キャプチャ区間（時間ＴＡ１〜ＴＡ２）で出力信号の周波数を単位利得だけ増加または減少させ、位相固定区間（時間ＴＡ２以後）で出力信号の位相及び周波数を固定させる。図３１のＣＡＳＥ Ａで、従来のデジタル位相固定ループで適用される単位利得は１と示す。従来のデジタル位相固定ループは出力信号の初期周波数と目標周波数（ＴＡＲＧＥＴ）との差が大きい場合に出力信号の固定時間が長いという問題があった。
【０２００】
図２８及び図３１を参照すれば、ＣＡＳＥ Ｂで図示するように、本発明の他の実施形態に係るデジタル位相固定ループ６００は基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差により互いに異なるフィードバック利得を適用して位相及び周波数調節動作を実行する。即ち、デジタル位相固定ループ６００は周波数キャプチャ区間（時間Ｔ０〜ＴＢ１）で出力信号の周波数を単位利得より大きい調整利得だけ増加させ、位相キャプチャ区間（時間ＴＢ１〜ＴＢ３）の第１区間（時間ＴＢ１〜ＴＢ２）で出力信号の周波数を調整利得だけ減少させる。デジタル位相固定ループ６００は位相キャプチャ区間（時間ＴＢ１〜ＴＢ３）の第２区間（時間ＴＢ２〜ＴＢ３）で出力信号の周波数を単位利得だけ増加または、減少させて、出力信号の位相及び周波数を精密に調節し、位相固定区間（時間ＴＢ３以後）で出力信号の位相及び周波数を固定させる。図３１のＣＡＳＥ Ｂで、単位利得は１と示し調整利得はｎと示す。上述した通りｎは２〜８の間の整数でありうる。
【０２０１】
デジタル位相固定ループ６００から発生する出力信号の初期傾きは、出力信号の最終傾きより大きいこともある。例えば、周波数キャプチャ区間（時間Ｔ０〜ＴＢ１）及び位相キャプチャ区間の第１区間（時間ＴＢ１〜ＴＢ２）では、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が相対的に大きいから高利得信号ＨＧＳが活性化して相対的に大きい調整利得が適用され、従って、出力信号の傾きが相対的に大きい。位相キャプチャ（ＰＨＡＳＥ ＣＡＰＴＵＲＥ）区間の第２区間（時間ＴＢ２〜ＴＢ３）では、基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が相対的に小さいから高利得信号ＨＧＳが非活性化されて相対的に小さい単位利得を適用することができ、従って、出力信号の傾きが相対的に小さい。
【０２０２】
本発明の他の実施形態に係るデジタル位相固定ループ６００は基準信号ＦＲＥＦとフィードバック入力信号ＦＦＥＥＤＩとの位相差が予め決まった位相差より大きい場合（時間Ｔ０〜ＴＢ２）には調整利得を適用して位相及び周波数調節動作を実行し、予め決まった位相差より小さい場合（時間ＴＢ２〜ＴＢ３）には単位利得を適用して位相及び周波数調節動作を実行する。従って、デジタル位相固定ループ６００は出力信号の固定時間を効果的に減少させることができる。
【０２０３】
図３０及び図３１を参照すれば、ＣＡＳＥ Ｃで図示するように、本発明のまた他の実施形態に係るデジタル位相固定ループ７００は自動周波数調節器７５０を利用して出力信号の初期周波数を調節することを除けば図２８のデジタル位相固定ループ６００と実質的に同じ動作を実行する。即ち、デジタル位相固定ループ７００は周波数キャプチャ区間（時間Ｔ０〜ＴＣ２）の第１区間（時間Ｔ０〜ＴＣ１）で自動周波数調節器７５０を利用して出力信号の初期周波数を概略的に調節し、周波数キャプチャ区間（時間Ｔ０〜ＴＣ２）の第２区間（時間ＴＣ１〜ＴＣ２）で出力信号の周波数を調整利得だけ増加させ、位相キャプチャ区間（時間ＴＣ２〜ＴＣ４）の第１区間（時間ＴＣ２〜ＴＣ３）で出力信号の周波数を調整利得だけ減少させる。デジタル位相固定ループ７００は、位相キャプチャ区間（時間ＴＣ２〜ＴＣ４）の第２区間（時間ＴＣ３〜ＴＣ４）で出力信号の周波数を単位利得だけ増加または減少させて、出力信号の位相及び周波数を精密に調節し、位相固定区間（時間ＴＣ４以後）で出力信号の位相及び周波数を固定させる。
【０２０４】
本発明のまた他の実施形態に係るデジタル位相固定ループ７００は自動周波数調節器７５０を含み、デジタル位相周波数検出器７１０が高利得信号ＨＧＳを発生し、デジタルループフィルタ７２０が高利得信号ＨＧＳに基づいてフィードバック利得を調節することによって、ジッタまたは位相ノイズには影響を及ぼさずに出力信号ＦＯＵＴの固定時間のみを効果的に減少させることができる。
【０２０５】
一実施形態において、周波数キャプチャ区間の所要時間は下記の式（２）を満足する。
【０２０６】
【数２】
式（２）で、ＧＲは予め決まった利得増加比（即ち、ｎ）を示し、Ｔ１は従来のデジタル位相固定ループの周波数キャプチャ区間の所要時間（即ち、Ｔ０〜ＴＡ１）を示し、Ｔ２はデジタル位相固定ループ６００の周波数キャプチャ区間の所要時間（即ち、Ｔ０〜ＴＢ１）を示す。デジタル位相固定ループ７００の周波数キャプチャ区間の所要時間（即ち、Ｔ０〜ＴＣ２）は自動周波数調節器７５０の構造及び設計によりさらに減少させることができる。
【０２０７】
図３２は本発明の実施形態に係るデジタル位相固定ループを含む集積回路を示すブロック図である。
図３２を参照すれば、集積回路８００はデジタル位相固定ループ８１０及び内部回路８２０を含む。
【０２０８】
デジタル位相固定ループ８１０は、基準信号ＦＲＥＦ及び入力信号ＦＩＮのうちの１つに基づいて固定された位相及び周波数を有する出力信号ＦＯＵＴを発生する。上述した通り、基準信号ＦＲＥＦは入力信号ＦＩＮと同一または、入力信号ＦＩＮを遅延させて発生することができる。デジタル位相固定ループ８１０は、図２６、図２８及び図３０のデジタル位相固定ループ（５００、６００、７００）のうちの１つでありうる。
【０２０９】
内部回路８２０は、出力信号ＦＯＵＴに基づいて予め決まった動作を実行する。即ち、出力信号ＦＯＵＴは内部回路８２０を駆動させるクロック信号として使うことができる。内部回路８２０は検出回路、制御回路、駆動回路、増幅回路、変換回路、フューズ回路などのような任意の回路のうち、少なくとも１つを含んで具現することができる。
【０２１０】
一実施形態において、集積回路８００は、モバイルＳｏＣ（ｍｏｂｉｌｅ ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）、ＡＰ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ） ＳｏＣ、マルチメディア（ｍｕｌｔｉｍｅｄｉａ） ＳｏＣなどのような多様な形態のＳｏＣ、スマートカード、ＤＴＶ（ｄｉｇｉｔａｌ ＴＶ）、プリンタ、ビデオカメラ、イメージ装置などのような多様なアプリケーションに適用できる。
【０２１１】
図３３は本発明の実施形態に係るデジタル位相固定ループを含む送信機を示すブロック図である。
図３３を参照すれば、送信機９００はデータ処理回路９１０、周波数合成器９２０及び増幅器９３０を含む。送信機９００は例えばポーラー送信機（ｐｏｌａｒ ｔｒａｎｓｍｉｔｔｅｒ）の形態で具現できる。
【０２１２】
データ処理回路９１０は同相信号（Ｉ）と直交信号（Ｑ）で構成される基底帯域データ（ＢＡＳＥＢＡＮＤ）を処理して振幅信号Ａと位相信号Ｐとに分離する。一実施形態において、データ処理回路９１０は、ＣＯＲＤＩＣ（Ｃｏｏｒｄｉｎａｔｅ Ｒｏｔａｔｉｏｎａｌ Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒ）で具現され、座標系上でＩ信号軸とＱ信号軸に対する座標成分と表示された基底帯域データ（ＢＡＳＥＢＡＮＤ）を位相成分（即ち、位相信号Ｐ）と振幅成分（即ち、振幅信号Ａ）に変換することができる。
【０２１３】
周波数合成器９２０は基準信号ＦＲＥＦ及び入力信号ＦＩＮのうちの１つと位相信号Ｐとに基づいて出力信号ＦＯＵＴを生成する。即ち、周波数合成器９２０は位相信号Ｐに基づいて基準信号ＦＲＥＦ及び入力信号ＦＩＮのうちの１つから出力信号ＦＯＵＴを生成する。一実施形態において、周波数合成器９２０は基準信号ＦＲＥＦ及び入力信号ＦＩＮのうちの１つと位相信号Ｐとを合算する加算器及び合算された信号に基づいて出力信号ＦＯＵＴを生成するデジタル位相固定ループを含んで具現できる。デジタル位相固定ループは図２６、図２８及び図３０のデジタル位相固定ループ（５００、６００、７００）のうちの１つでありうる。
【０２１４】
増幅器９３０は出力信号ＦＯＵＴと振幅信号Ａとを合成して送信信号ＴＳを出力する。即ち、増幅器９３０は出力信号ＦＯＵＴを受信して振幅信号Ａに符合する出力レベルを有する伝送信号ＴＳ、即ち、搬送波を出力する。
【０２１５】
図３４は本発明の実施形態に係るデジタル位相固定ループを含むメモリ装置を示すブロック図である。
図３４を参照すれば、メモリ装置１０００は、デジタル位相固定ループ１０１０、メモリコア１０２０、及びデータ出力バッファ１０３０を含む。
【０２１６】
メモリ装置１０００は、例えば、動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）、静的ランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＳＲＡＭ）などのような揮発性メモリ装置及びＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）及びフラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）などのような非揮発性メモリ装置のうちの１つとすることができ、特にＤＤＲ ＳＤＲＡＭまたはＧＤＤＲ ＳＤＲＡＭでありうる。
【０２１７】
デジタル位相固定ループ１０１０は、基準信号ＦＲＥＦ及び入力信号ＦＩＮのうちの１つに基づいて固定された位相及び周波数を有する出力信号ＦＯＵＴを発生する。出力信号ＦＯＵＴはメモリ装置１０００を駆動させるクロック信号として使うことができる。デジタル位相固定ループ１０１０は、図２６、図２８及び図３０のデジタル位相固定ループ（５００、６００、７００）のうちの１つでありうる。
【０２１８】
メモリコア１０２０は出力信号ＦＯＵＴ、即ち、クロック信号に基づいて動作することができる。メモリコア１０２０は、データ入力バッファ（図示せず）から提供された記入データを保存し、読み出しデータＤＡＴＡを生成してデータ出力バッファ１０３０に提供する。図示はしていないが、メモリコア１０２０は、データを保存する複数のメモリセルを含むメモリセルアレイ、アドレス信号に基づいてメモリセルアレイのワードライン及びビットラインを選択するローデコーダ及びコラムデコーダ、及び選択されたメモリセルに保存されたデータを感知して読み出しデータＤＡＴＡを生成する感知増幅器を含むことができる。
【０２１９】
データ出力バッファ１０３０は、出力信号ＦＯＵＴ、即ち、クロック信号に応答して読み出しデータＤＡＴＡを出力データＤＯＵＴとして出力する。出力データＤＯＵＴはクロック信号に同期して出力され、例えば、メモリコントローラのような外部装置に提供することができる。
【０２２０】
図３５は図３４のメモリ装置を含むシステムを示すブロック図である。
図３５を参照すれば、システム１１００はプロセッサ１１１０、メモリ装置１１２０、ユーザインターフェース１１３０、保存装置１１４０、入出力装置１１５０及び電源装置１１６０を含むことができる。
【０２２１】
プロセッサ１１１０は特定計算または、タスク（ｔａｓｋ）を実行できる。実施形態に従って、プロセッサ１１１０は、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）でありうる。プロセッサ１１１０はアドレスバス（ａｄｄｒｅｓｓ ｂｕｓ）、制御バス（ｃｏｎｔｒｏｌ ｂｕｓ）及びデータバス（ｄａｔａ ｂｕｓ）を介してメモリ装置１１２０、ユーザインターフェース１１３０、保存装置１１４０及び入出力装置１１５０に接続されて通信を実行できる。実施形態に従って、プロセッサ１１１０は周辺構成要素相互接続（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ；ＰＣＩ）バスのような拡張バスにも接続することができる。
【０２２２】
一方、プロセッサ１１１０はシングルコア（ｓｉｎｇｌｅ ｃｏｒｅ）または、マルチコア（ｍｕｌｔｉ ｃｏｒｅ）の形態で具現することができる。例えば、ＡＲＭコアプロセッサは約１ＧＨｚ未満のシステムクロックを利用して動作する場合に、シングルコアの形態で具現することができ、約１ＧＨｚ以上のシステムクロックを利用して高速で動作する次世代プロセッサの場合にマルチコアの形態で具現することができる。また、前記のような次世代ＡＲＭコアプロセッサはＡＸＩ（Ａｄｖａｎｃｅｄ ｅｘｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）バスを介して周辺装置と通信を実行できる。
【０２２３】
メモリ装置１１２０はシステム１１００の動作に必要なデータを保存でき、図３４のメモリ装置１０００でありうる。即ち、メモリ装置１１２０は、図２６、図２８及び図３０のデジタル位相固定ループ（５００、６００、７００）のうちの１つを含んで具現することができる。
【０２２４】
ユーザインターフェース１１３０は、使用者がシステム１１００を動作させるのに必要な多様な手段を含むことができる。保存装置１１４０はソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ハードディスクドライブ（ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ）及びＣＤ−ＲＯＭなどを含むことができる。入出力装置１１５０は、キーボード、キーパッド、マウスなどと同じ入力手段及びプリンタ、ディスプレイなどのような出力手段を含むことができる。電源装置１１６０は、システム１１００の動作に必要な動作電圧を供給することができる。
【０２２５】
図示はしていないが、システム１１００はビデオカード、サウンドカード、メモリカード、ＵＳＢ装置などと通信したり、または、他の電子機器と通信できるポート（ｐｏｒｔ）をさらに含むことができる。また、システム１１００はベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐ ｓｅｔ）及びイメージセンサなどをさらに含むことができる。一方、システム１１００は任意のコンピューティングシステムと解釈されなければならない。
【産業上の利用可能性】
【０２２６】
本発明は位相及び周波数が固定された出力信号（例えば、クロック信号）を必要とする任意の集積回路、送信機、及び半導体装置などとこれを含む電子機器及び電子システムに有用に利用することができる。特に本発明はモバイルＳｏＣ（ｍｏｂｉｌｅ ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）、ＡＰ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ） ＳｏＣ、マルチメディア（ｍｕｌｔｉｍｅｄｉａ） ＳｏＣ、スマートカード、ＤＴＶ（ｄｉｇｉｔａｌ ＴＶ）、プリンタ、ビデオカメラ、イメージ装置などと同じ多様なアプリケーションに適用することができる。
【０２２７】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０２２８】
１１０： 検出部
１２０： 位相比較部
１３０： リセット部
１２２： 第１フリップフロップ
１２４： 第２フリップフロップ
１２６： ラッチブロック
【特許請求の範囲】
【請求項１】
基準信号及びフィードバック入力信号のエッジを検出して、基準エッジ信号及びフィードバックエッジ信号を発生する検出部と、
前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記検出部を初期化させるリセット信号を発生するリセット部と、
前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生する位相比較部と、を含み、
前記位相比較部は、
前記基準エッジ信号を受信するデータ入力端及び前記フィードバックエッジ信号を受信するクロック入力端を具備し、第１比較信号を出力する第１フリップフロップと、
前記フィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備し、第２比較信号を出力する第２フリップフロップと、
前記第１比較信号及び前記第２比較信号をラッチして前記第１位相比較信号及び前記第２位相比較信号を発生するラッチブロックを含むことを特徴とするデジタル位相周波数検出器。
【請求項２】
前記第１位相比較信号及び前記第２位相比較信号は、互いに相補的に活性化し、
前記第１位相比較信号は前記フィードバック入力信号の位相が前記基準信号の位相より遅れる場合に活性化し、前記第２位相比較信号は前記フィードバック入力信号の位相が前記基準信号の位相より進む場合に活性化することを特徴とする請求項１に記載のデジタル位相周波数検出器。
【請求項３】
前記第１位相比較信号は、前記フィードバックエッジ信号が活性化する時点での前記基準エッジ信号の論理レベルに対応するように前記フィードバックエッジ信号と同期化され、前記第２位相比較信号は前記基準エッジ信号が活性化する時点での前記フィードバックエッジ信号の論理レベルに対応するように前記基準エッジ信号と同期化され、
前記リセット信号は、前記基準エッジ信号及び前記フィードバックエッジ信号が全部活性化した場合に活性化され、前記基準エッジ信号及び前記フィードバックエッジ信号は前記リセット信号が活性化した場合に非活性化されることを特徴とする請求項２に記載のデジタル位相周波数検出器。
【請求項４】
前記検出部は、
前記基準信号の上昇エッジ及び下降エッジのうちの１つに応答して活性化し、前記リセット信号に応答して非活性化される前記基準エッジ信号を発生する第３フリップフロップと、
前記フィードバック入力信号の上昇エッジ及び下降エッジのうちの１つに応答して活性化され、前記リセット信号に応答して非活性化される前記フィードバックエッジ信号を発生する第４フリップフロップと、を含むことを特徴とする請求項１に記載のデジタル位相周波数検出器。
【請求項５】
前記リセット部は、
前記基準エッジ信号、前記フィードバックエッジ信号、及び検出イネイブル信号に対し論理演算を実行して、前記リセット信号を発生する少なくとも１つの論理素子を含むことを特徴とする請求項１に記載のデジタル位相周波数検出器。
【請求項６】
前記基準信号及び前記フィードバック入力信号のうちの１つに基づいて前記第１位相比較信号及び前記第２位相比較信号を同期化して第１位相比較出力信号及び第２位相比較出力信号を発生する同期化部をさらに含むことを特徴とする請求項１に記載のデジタル位相周波数検出器。
【請求項７】
前記同期化部は、
前記基準信号及び前記フィードバック入力信号のうちの１つを受信するクロック入力端及び前記第１位相比較信号を受信するデータ入力端を具備し、前記第１位相比較出力信号を出力する第３フリップフロップと、
前記基準信号及び前記フィードバック入力信号のうちの１つを受信するクロック入力端及び前記第２位相比較信号を受信するデータ入力端を具備し、前記第２位相比較出力信号を出力する第４フリップフロップと、を含むことを特徴とする請求項６に記載のデジタル位相周波数検出器。
【請求項８】
入力信号に基づいてリード基準信号、基準信号、及びラグ基準信号を発生する基準信号生成部と、
前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生し、前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生する位相比較信号生成部と、
前記リード基準信号、前記ラグ基準信号、前記基準エッジ信号、及び前記フィードバックエッジ信号に基づいて前記基準信号と前記フィードバック入力信号との位相差が予め決まった位相差より大きいか否かを示す高利得信号を発生する利得調節部と、を含むことを特徴とするデジタル位相周波数検出器。
【請求項９】
前記リード基準信号は、前記基準信号と同じ波形を有し、前記基準信号より進んだ位相を有し、前記ラグ基準信号は前記基準信号と同じ波形を有し、前記基準信号より遅れた位相を有し、
前記高利得信号は、前記フィードバック入力信号の位相が前記リード基準信号の位相より進んだり、または、前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れる場合に活性化することを特徴とする請求項８に記載のデジタル位相周波数検出器。
【請求項１０】
前記利得調節部は、
前記リード基準信号、前記基準エッジ信号、及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記リード基準信号の位相より進んでいるか否かを示すハイリード信号を発生するリード検出部と、
前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れているか否かを示すハイラグ信号を発生するラグ検出部と、
前記ハイリード信号及び前記ハイラグ信号に基づいて前記高利得信号を発生する高利得信号生成部と、を含むことを特徴とする請求項８に記載のデジタル位相周波数検出器。
【請求項１１】
前記リード検出部は、
前記リード基準信号のエッジを検出してリードエッジ信号を発生するリード検出ブロックと、
前記リードエッジ信号、前記基準エッジ信号、及び前記フィードバックエッジ信号に対し論理演算を実行してリード信号を発生する論理演算ブロックと、
前記リードエッジ信号に基づいて前記リード信号を同期化して前記ハイリード信号を発生するリード出力ブロックと、を含むことを特徴とする請求項１０に記載のデジタル位相周波数検出器。
【請求項１２】
前記ラグ検出部は、
前記ラグ基準信号のエッジを検出してラグエッジ信号を発生するラグ検出ブロックと、
前記ラグエッジ信号、前記基準エッジ信号及び前記フィードバックエッジ信号に対し論理演算を実行してラグ信号を発生する論理演算ブロックと、
前記ラグエッジ信号に基づいて前記ラグ信号を同期化して前記ハイラグ信号を発生するラグ出力ブロックと、を含むことを特徴とする請求項１０に記載のデジタル位相周波数検出器。
【請求項１３】
前記利得調節部は、
前記基準信号及び前記フィードバック入力信号のうちの１つに基づいて前記高利得信号を同期化して高利得出力信号を発生する利得同期化部をさらに含むことを特徴とする請求項１０に記載のデジタル位相周波数検出器。
【請求項１４】
前記リード基準信号は第１〜第ｎ（ただし、ｎは２以上の自然数）リード基準信号を含み、前記第１〜第ｎリード基準信号はｎが増加するほど前記基準信号より予め設定された値だけ進んだ位相を各々有し、
前記ラグ基準信号は第１〜第ｎラグ基準信号を含み、前記第１〜第ｎラグ基準信号はｎが増加するほど前記基準信号より前記予め設定された値だけ遅れた位相を各々有することを特徴とする請求項８に記載のデジタル位相周波数検出器。
【請求項１５】
前記利得調節部は、前記第１〜第ｎリード基準信号のうちの１つ、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号が前記第１〜第ｎリード基準信号のうち、対応するリード基準信号より進んだ位相を有するか否かを示す第１〜第ｎハイリード信号を各々発生する第１〜第ｎリード検出部と、
前記第１〜第ｎラグ基準信号のうちの１つ、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号が前記第１〜第ｎラグ基準信号のうち、対応するラグ基準信号より遅れた位相を有するか否かを示す第１〜第ｎハイラグ信号を各々発生する第１〜第ｎラグ検出部と、
前記第１〜第ｎハイリード信号のうちの１つ及び前記第１〜第ｎハイラグ信号のうちの１つに基づいて第１〜第ｎ高利得信号を各々発生する第１〜第ｎ高利得信号生成部と、を含むことを特徴とする請求項１４に記載のデジタル位相周波数検出器。
【請求項１６】
前記位相比較信号生成部は、前記基準信号及び前記フィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生し、前記フィードバックエッジ信号に基づいて前記基準エッジ信号を同期化して前記第１位相比較信号を発生し、前記基準エッジ信号に基づいて前記フィードバックエッジ信号を同期化して前記第２位相比較信号を発生することを特徴とする請求項８に記載のデジタル位相周波数検出器。
【請求項１７】
前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて、前記高利得信号が非活性化された場合に第１デジタル値を有し、前記高利得信号が活性化した場合に前記第１デジタル値より大きい第２デジタル値を有する選択利得信号を発生する利得選択部をさらに含むことを特徴とする請求項８に記載のデジタル位相周波数検出器。
【請求項１８】
入力信号に基づいてリード基準信号、基準信号及びラグ基準信号を発生する段階と、
前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生する段階と、
前記リード基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記リード基準信号の位相より進んでいるか否かを示すハイリード信号を発生する段階と、
前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れているか否かを示すハイラグ信号を発生する段階と、
前記ハイリード信号、前記ハイラグ信号、前記基準エッジ信号、及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号が単位利得または、前記単位利得より大きい調整利得に基づいて補正されるか否かを示す高利得信号を発生する段階と、を含むことを特徴とするデジタル位相周波数検出方法。
【請求項１９】
前記高利得信号は前記フィードバック入力信号の位相が前記リード基準信号の位相より進んだり、または、前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れた場合に活性化し、
前記高利得信号に基づいて、前記高利得信号が活性化した場合に前記調整利得に対応して前記高利得信号が非活性化された場合に前記単位利得に対応する選択利得信号を発生する段階をさらに含むことを特徴とする請求項１８に記載のデジタル位相周波数検出方法。
【請求項２０】
基準信号及びフィードバック入力信号に基づいて前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生するデジタル位相周波数検出器と、
前記第１位相比較信号及び前記第２位相比較信号のうちの１つに基づいて出力信号の位相及び周波数を調節するためのデジタル制御信号を発生するデジタルループフィルタと、
前記デジタル制御信号に対応する位相及び周波数を有する前記出力信号を発生するデジタル制御発振器と、
前記出力信号を分周して前記フィードバック入力信号を発生する分周器と、を含み、
前記デジタル位相周波数検出器は、
前記基準信号及び前記フィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する検出部と、
前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記検出部を初期化させるリセットを発生するリセット部と、
前記基準エッジ信号を受信するデータ入力端及び前記フィードバックエッジ信号を受信するクロック入力端を具備し、第１比較信号を出力する第１フリップフロップと、
前記フィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備し、第２比較信号を出力する第２フリップフロップと、
前記第１比較信号及び前記第２比較信号をラッチして前記第１位相比較信号及び前記第２位相比較信号を発生するラッチ部と、を含むことを特徴とするデジタル位相固定ループ。
【請求項２１】
入力信号に基づいてリード基準信号、基準信号及びラグ基準信号を発生して、前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生して前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生し、前記リード基準信号、前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記基準信号と前記フィードバック入力信号との位相差が予め決まった位相差より大きいか否かを示す高利得信号を発生するデジタル位相周波数検出器と、
前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて出力信号の位相及び周波数を調節するためのデジタル制御信号を発生するデジタルループフィルタと、
前記デジタル制御信号に相応する位相周波数を有する前記出力信号を発生するデジタル制御発振器と、
前記出力信号を分周して前記フィードバック入力信号を発生する分周器と、を含むことを特徴とするデジタル位相固定ループ。
【請求項２２】
前記出力信号の初期傾きは前記出力信号の最終傾きより大きいことを特徴とする請求項２１に記載のデジタル位相固定ループ。
【請求項２３】
前記基準信号及び前記フィードバック入力信号に基づいて前記出力信号の初期周波数を調節するための自動デジタル制御信号を発生する自動周波数調節器をさらに含むことを特徴とする請求項２１に記載のデジタル位相固定ループ。
【請求項２４】
デジタル位相固定ループを制御するデジタル位相周波数検出器として、前記デジタル位相固定ループの基準信号及びフィードバック信号に応答して、前記基準信号と前記フィードバック信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生する位相比較信号生成部と、
リード基準信号及びラグ基準信号に応答して、前記基準信号と前記フィードバック入力信号の位相差が予め決まった位相差より大きいか否かを示す高利得信号を発生する利得調節部と、
前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて、選択利得信号を発生する利得選択部と、を含み、
前記選択利得信号は前記高利得信号が非活性化された場合に第１デジタル値を有し、前記高利得信号が活性化した場合に前記第１デジタル値より大きい第２デジタル値を有し、前記第１デジタル値及び前記第２デジタル値により前記デジタル位相固定ループの出力信号及び前記フィードバック信号の位相調節と周波数調節とを制御することを特徴とするデジタル位相周波数検出器。
【請求項１】
基準信号及びフィードバック入力信号のエッジを検出して、基準エッジ信号及びフィードバックエッジ信号を発生する検出部と、
前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記検出部を初期化させるリセット信号を発生するリセット部と、
前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生する位相比較部と、を含み、
前記位相比較部は、
前記基準エッジ信号を受信するデータ入力端及び前記フィードバックエッジ信号を受信するクロック入力端を具備し、第１比較信号を出力する第１フリップフロップと、
前記フィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備し、第２比較信号を出力する第２フリップフロップと、
前記第１比較信号及び前記第２比較信号をラッチして前記第１位相比較信号及び前記第２位相比較信号を発生するラッチブロックを含むことを特徴とするデジタル位相周波数検出器。
【請求項２】
前記第１位相比較信号及び前記第２位相比較信号は、互いに相補的に活性化し、
前記第１位相比較信号は前記フィードバック入力信号の位相が前記基準信号の位相より遅れる場合に活性化し、前記第２位相比較信号は前記フィードバック入力信号の位相が前記基準信号の位相より進む場合に活性化することを特徴とする請求項１に記載のデジタル位相周波数検出器。
【請求項３】
前記第１位相比較信号は、前記フィードバックエッジ信号が活性化する時点での前記基準エッジ信号の論理レベルに対応するように前記フィードバックエッジ信号と同期化され、前記第２位相比較信号は前記基準エッジ信号が活性化する時点での前記フィードバックエッジ信号の論理レベルに対応するように前記基準エッジ信号と同期化され、
前記リセット信号は、前記基準エッジ信号及び前記フィードバックエッジ信号が全部活性化した場合に活性化され、前記基準エッジ信号及び前記フィードバックエッジ信号は前記リセット信号が活性化した場合に非活性化されることを特徴とする請求項２に記載のデジタル位相周波数検出器。
【請求項４】
前記検出部は、
前記基準信号の上昇エッジ及び下降エッジのうちの１つに応答して活性化し、前記リセット信号に応答して非活性化される前記基準エッジ信号を発生する第３フリップフロップと、
前記フィードバック入力信号の上昇エッジ及び下降エッジのうちの１つに応答して活性化され、前記リセット信号に応答して非活性化される前記フィードバックエッジ信号を発生する第４フリップフロップと、を含むことを特徴とする請求項１に記載のデジタル位相周波数検出器。
【請求項５】
前記リセット部は、
前記基準エッジ信号、前記フィードバックエッジ信号、及び検出イネイブル信号に対し論理演算を実行して、前記リセット信号を発生する少なくとも１つの論理素子を含むことを特徴とする請求項１に記載のデジタル位相周波数検出器。
【請求項６】
前記基準信号及び前記フィードバック入力信号のうちの１つに基づいて前記第１位相比較信号及び前記第２位相比較信号を同期化して第１位相比較出力信号及び第２位相比較出力信号を発生する同期化部をさらに含むことを特徴とする請求項１に記載のデジタル位相周波数検出器。
【請求項７】
前記同期化部は、
前記基準信号及び前記フィードバック入力信号のうちの１つを受信するクロック入力端及び前記第１位相比較信号を受信するデータ入力端を具備し、前記第１位相比較出力信号を出力する第３フリップフロップと、
前記基準信号及び前記フィードバック入力信号のうちの１つを受信するクロック入力端及び前記第２位相比較信号を受信するデータ入力端を具備し、前記第２位相比較出力信号を出力する第４フリップフロップと、を含むことを特徴とする請求項６に記載のデジタル位相周波数検出器。
【請求項８】
入力信号に基づいてリード基準信号、基準信号、及びラグ基準信号を発生する基準信号生成部と、
前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生し、前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生する位相比較信号生成部と、
前記リード基準信号、前記ラグ基準信号、前記基準エッジ信号、及び前記フィードバックエッジ信号に基づいて前記基準信号と前記フィードバック入力信号との位相差が予め決まった位相差より大きいか否かを示す高利得信号を発生する利得調節部と、を含むことを特徴とするデジタル位相周波数検出器。
【請求項９】
前記リード基準信号は、前記基準信号と同じ波形を有し、前記基準信号より進んだ位相を有し、前記ラグ基準信号は前記基準信号と同じ波形を有し、前記基準信号より遅れた位相を有し、
前記高利得信号は、前記フィードバック入力信号の位相が前記リード基準信号の位相より進んだり、または、前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れる場合に活性化することを特徴とする請求項８に記載のデジタル位相周波数検出器。
【請求項１０】
前記利得調節部は、
前記リード基準信号、前記基準エッジ信号、及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記リード基準信号の位相より進んでいるか否かを示すハイリード信号を発生するリード検出部と、
前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れているか否かを示すハイラグ信号を発生するラグ検出部と、
前記ハイリード信号及び前記ハイラグ信号に基づいて前記高利得信号を発生する高利得信号生成部と、を含むことを特徴とする請求項８に記載のデジタル位相周波数検出器。
【請求項１１】
前記リード検出部は、
前記リード基準信号のエッジを検出してリードエッジ信号を発生するリード検出ブロックと、
前記リードエッジ信号、前記基準エッジ信号、及び前記フィードバックエッジ信号に対し論理演算を実行してリード信号を発生する論理演算ブロックと、
前記リードエッジ信号に基づいて前記リード信号を同期化して前記ハイリード信号を発生するリード出力ブロックと、を含むことを特徴とする請求項１０に記載のデジタル位相周波数検出器。
【請求項１２】
前記ラグ検出部は、
前記ラグ基準信号のエッジを検出してラグエッジ信号を発生するラグ検出ブロックと、
前記ラグエッジ信号、前記基準エッジ信号及び前記フィードバックエッジ信号に対し論理演算を実行してラグ信号を発生する論理演算ブロックと、
前記ラグエッジ信号に基づいて前記ラグ信号を同期化して前記ハイラグ信号を発生するラグ出力ブロックと、を含むことを特徴とする請求項１０に記載のデジタル位相周波数検出器。
【請求項１３】
前記利得調節部は、
前記基準信号及び前記フィードバック入力信号のうちの１つに基づいて前記高利得信号を同期化して高利得出力信号を発生する利得同期化部をさらに含むことを特徴とする請求項１０に記載のデジタル位相周波数検出器。
【請求項１４】
前記リード基準信号は第１〜第ｎ（ただし、ｎは２以上の自然数）リード基準信号を含み、前記第１〜第ｎリード基準信号はｎが増加するほど前記基準信号より予め設定された値だけ進んだ位相を各々有し、
前記ラグ基準信号は第１〜第ｎラグ基準信号を含み、前記第１〜第ｎラグ基準信号はｎが増加するほど前記基準信号より前記予め設定された値だけ遅れた位相を各々有することを特徴とする請求項８に記載のデジタル位相周波数検出器。
【請求項１５】
前記利得調節部は、前記第１〜第ｎリード基準信号のうちの１つ、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号が前記第１〜第ｎリード基準信号のうち、対応するリード基準信号より進んだ位相を有するか否かを示す第１〜第ｎハイリード信号を各々発生する第１〜第ｎリード検出部と、
前記第１〜第ｎラグ基準信号のうちの１つ、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号が前記第１〜第ｎラグ基準信号のうち、対応するラグ基準信号より遅れた位相を有するか否かを示す第１〜第ｎハイラグ信号を各々発生する第１〜第ｎラグ検出部と、
前記第１〜第ｎハイリード信号のうちの１つ及び前記第１〜第ｎハイラグ信号のうちの１つに基づいて第１〜第ｎ高利得信号を各々発生する第１〜第ｎ高利得信号生成部と、を含むことを特徴とする請求項１４に記載のデジタル位相周波数検出器。
【請求項１６】
前記位相比較信号生成部は、前記基準信号及び前記フィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生し、前記フィードバックエッジ信号に基づいて前記基準エッジ信号を同期化して前記第１位相比較信号を発生し、前記基準エッジ信号に基づいて前記フィードバックエッジ信号を同期化して前記第２位相比較信号を発生することを特徴とする請求項８に記載のデジタル位相周波数検出器。
【請求項１７】
前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて、前記高利得信号が非活性化された場合に第１デジタル値を有し、前記高利得信号が活性化した場合に前記第１デジタル値より大きい第２デジタル値を有する選択利得信号を発生する利得選択部をさらに含むことを特徴とする請求項８に記載のデジタル位相周波数検出器。
【請求項１８】
入力信号に基づいてリード基準信号、基準信号及びラグ基準信号を発生する段階と、
前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生する段階と、
前記リード基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記リード基準信号の位相より進んでいるか否かを示すハイリード信号を発生する段階と、
前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れているか否かを示すハイラグ信号を発生する段階と、
前記ハイリード信号、前記ハイラグ信号、前記基準エッジ信号、及び前記フィードバックエッジ信号に基づいて前記フィードバック入力信号が単位利得または、前記単位利得より大きい調整利得に基づいて補正されるか否かを示す高利得信号を発生する段階と、を含むことを特徴とするデジタル位相周波数検出方法。
【請求項１９】
前記高利得信号は前記フィードバック入力信号の位相が前記リード基準信号の位相より進んだり、または、前記フィードバック入力信号の位相が前記ラグ基準信号の位相より遅れた場合に活性化し、
前記高利得信号に基づいて、前記高利得信号が活性化した場合に前記調整利得に対応して前記高利得信号が非活性化された場合に前記単位利得に対応する選択利得信号を発生する段階をさらに含むことを特徴とする請求項１８に記載のデジタル位相周波数検出方法。
【請求項２０】
基準信号及びフィードバック入力信号に基づいて前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生するデジタル位相周波数検出器と、
前記第１位相比較信号及び前記第２位相比較信号のうちの１つに基づいて出力信号の位相及び周波数を調節するためのデジタル制御信号を発生するデジタルループフィルタと、
前記デジタル制御信号に対応する位相及び周波数を有する前記出力信号を発生するデジタル制御発振器と、
前記出力信号を分周して前記フィードバック入力信号を発生する分周器と、を含み、
前記デジタル位相周波数検出器は、
前記基準信号及び前記フィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する検出部と、
前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記検出部を初期化させるリセットを発生するリセット部と、
前記基準エッジ信号を受信するデータ入力端及び前記フィードバックエッジ信号を受信するクロック入力端を具備し、第１比較信号を出力する第１フリップフロップと、
前記フィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備し、第２比較信号を出力する第２フリップフロップと、
前記第１比較信号及び前記第２比較信号をラッチして前記第１位相比較信号及び前記第２位相比較信号を発生するラッチ部と、を含むことを特徴とするデジタル位相固定ループ。
【請求項２１】
入力信号に基づいてリード基準信号、基準信号及びラグ基準信号を発生して、前記基準信号及びフィードバック入力信号に基づいて基準エッジ信号及びフィードバックエッジ信号を発生して前記基準信号と前記フィードバック入力信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生し、前記リード基準信号、前記ラグ基準信号、前記基準エッジ信号及び前記フィードバックエッジ信号に基づいて前記基準信号と前記フィードバック入力信号との位相差が予め決まった位相差より大きいか否かを示す高利得信号を発生するデジタル位相周波数検出器と、
前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて出力信号の位相及び周波数を調節するためのデジタル制御信号を発生するデジタルループフィルタと、
前記デジタル制御信号に相応する位相周波数を有する前記出力信号を発生するデジタル制御発振器と、
前記出力信号を分周して前記フィードバック入力信号を発生する分周器と、を含むことを特徴とするデジタル位相固定ループ。
【請求項２２】
前記出力信号の初期傾きは前記出力信号の最終傾きより大きいことを特徴とする請求項２１に記載のデジタル位相固定ループ。
【請求項２３】
前記基準信号及び前記フィードバック入力信号に基づいて前記出力信号の初期周波数を調節するための自動デジタル制御信号を発生する自動周波数調節器をさらに含むことを特徴とする請求項２１に記載のデジタル位相固定ループ。
【請求項２４】
デジタル位相固定ループを制御するデジタル位相周波数検出器として、前記デジタル位相固定ループの基準信号及びフィードバック信号に応答して、前記基準信号と前記フィードバック信号との位相差を示す第１位相比較信号及び第２位相比較信号を発生する位相比較信号生成部と、
リード基準信号及びラグ基準信号に応答して、前記基準信号と前記フィードバック入力信号の位相差が予め決まった位相差より大きいか否かを示す高利得信号を発生する利得調節部と、
前記第１位相比較信号及び前記第２位相比較信号のうちの１つと前記高利得信号に基づいて、選択利得信号を発生する利得選択部と、を含み、
前記選択利得信号は前記高利得信号が非活性化された場合に第１デジタル値を有し、前記高利得信号が活性化した場合に前記第１デジタル値より大きい第２デジタル値を有し、前記第１デジタル値及び前記第２デジタル値により前記デジタル位相固定ループの出力信号及び前記フィードバック信号の位相調節と周波数調節とを制御することを特徴とするデジタル位相周波数検出器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１２−１４７４２６（Ｐ２０１２−１４７４２６Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−２８００７６（Ｐ２０１１−２８００７６）
【出願日】平成２３年１２月２１日（２０１１．１２．２１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１２月２１日（２０１１．１２．２１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]