デジタル位相比較器及びデジタル位相同期回路
【課題】デジタル位相比較器の時間分解能を向上させつつ回路面積及び消費電力の増大を抑制する。
【解決手段】一実施形態によれば、デジタル位相比較器は、基準信号Ｒｅｆを初段から入力し、各段で遅延を与える遅延器列２００を含む。デジタル位相比較器は、基準信号Ｒｅｆに応じてＮ相入力信号（Ｎは２以上の整数）のうちの信号ＣＫＶ０をサンプルするサンプラ１００−０と、遅延器列２００の初段の出力信号に応じてＮ相入力信号のうち信号ＣＫＶ０に比べて２π／Ｎだけ位相の遅れた信号ＣＫＶ１をサンプルするサンプラとを含む、サンプラ群１００を含む。デジタル位相比較器は、サンプラ群１００のサンプル信号に基づいて、基準信号Ｒｅｆと信号ＣＫＶ０との間のエッジの時間差を検出し、時間差を位相差に変換する検出回路３００を含む。
【解決手段】一実施形態によれば、デジタル位相比較器は、基準信号Ｒｅｆを初段から入力し、各段で遅延を与える遅延器列２００を含む。デジタル位相比較器は、基準信号Ｒｅｆに応じてＮ相入力信号（Ｎは２以上の整数）のうちの信号ＣＫＶ０をサンプルするサンプラ１００−０と、遅延器列２００の初段の出力信号に応じてＮ相入力信号のうち信号ＣＫＶ０に比べて２π／Ｎだけ位相の遅れた信号ＣＫＶ１をサンプルするサンプラとを含む、サンプラ群１００を含む。デジタル位相比較器は、サンプラ群１００のサンプル信号に基づいて、基準信号Ｒｅｆと信号ＣＫＶ０との間のエッジの時間差を検出し、時間差を位相差に変換する検出回路３００を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、デジタル位相比較器に関する。
【背景技術】
【０００２】
携帯電話機などに使用される無線通信技術では、搬送周波数帯からベースバンドへの周波数変換（ダウンコンバート）及び逆方向の周波数変換（アップコンバート）が行われる。係る周波数変換には、局部発振器が生成する局部発振信号が利用される。局部発振器は、例えばデジタル位相同期回路（ＤＰＬＬ；Digital Phase Locked Loop）によって実現できる。ＤＰＬＬは、典型的には、デジタルコードによって発振信号の周波数が離散的に制御されるデジタル制御発振器（ＤＣＯ）、発振信号を分周する分周器、（分周された）発振信号と基準信号との間の位相差を表すデジタル信号を出力するデジタル位相比較器などを含む。
【０００３】
デジタル位相比較器は、通常、複数の遅延器をカスケード接続した遅延器列と、遅延器列の各段の出力信号を夫々入力する複数のサンプラとを含む。遅延器列には発振信号が入力され、複数のサンプラのクロック端子には基準信号が入力される。複数のサンプラの出力信号を解析することにより、発振信号と基準信号との間の位相差を表すデジタル信号が得られる。係る通常のデジタル位相比較器の時間分解能は、遅延器列の各段において生じる遅延時間に一致する。
【０００４】
また、デジタル位相比較器の時間分解能を向上させる技術として、ＶＤＬ(Vernier Delay Line)が提案されている。ＶＤＬに基づくデジタル位相比較器は、基準信号のための遅延器列を更に含む。この遅延器列には基準信号が入力され、この遅延器列の各段の出力信号が各サンプラのクロック端子に供給される。ＶＤＬに基づくデジタル位相比較器の時間分解能は、両遅延器列の一段において生じる遅延時間の差分に一致する。尚、両遅延器列の一段において生じる遅延時間は相違するように設計される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，３０４，５１０号明細書
【非特許文献】
【０００６】
【非特許文献１】P. Dudek et al, "A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line," IEEE J. Solid-State Circuits, vol.35, No.2, pp.240-247, Feb. 2000.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述の通常のデジタル位相比較器は、遅延器列の一段において生じる遅延時間よりも細かく位相差を検出することができない。一方、ＶＤＬに基づくデジタル位相比較器は、基準信号のための遅延器列を必要とする。遅延器列の追加は、回路面積及び消費電力の増大を招く。
【０００８】
実施形態は、デジタル位相比較器の時間分解能を向上させつつ回路面積及び消費電力の増大を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
一実施形態によれば、デジタル位相比較器は、基準信号を初段から入力し、各段で遅延を与える遅延器列を含む。デジタル位相比較器は、基準信号に応じてＮ相入力信号（Ｎは２以上の整数）のうちの第１の信号をサンプルする第１のサンプラと、遅延器列の初段の出力信号に応じてＮ相入力信号のうち第１の信号に比べて２π／Ｎだけ位相の遅れた第２の信号をサンプルする第２のサンプラとを含む、サンプラ群を含む。デジタル位相比較器は、サンプラ群のサンプル信号に基づいて、基準信号と第１の信号との間のエッジの時間差を検出し、時間差を位相差に変換する検出回路を含む。
【００１０】
別の実施形態によれば、デジタル位相比較器は、基準信号をトリガとして利用するＬ相（Ｌは２以上の整数）リングオシレータを含む。デジタル位相比較器は、リングオシレータのＬ相発振信号のうち最も位相の進んだ信号に応じてＮ相入力信号（ＮはＬの約数）のうちの第１の信号をサンプルする第１のサンプラと、Ｌ相発振信号のうち第２番目に位相の進んだ信号に応じてＮ相入力信号のうち第１の信号に比べて２π／Ｎだけ位相の遅れた第２の信号をサンプルする第２のサンプラとを含む、サンプラ群を含む。デジタル位相比較器は、サンプラ群のサンプル信号に基づいて、基準信号と第１の信号との間のエッジの時間差を検出し、時間差を位相差に変換する検出回路を含む。
【００１１】
別の実施形態によれば、デジタル位相比較器は、基準信号とＮ相入力信号（Ｎは２以上の整数）のうちの第１の信号との間のエッジの時間差を、Ｎ相入力信号における隣接相間の時間差に相当する第１の時間分解能によって量子化し、第１の量子化値を得る第１の時間−デジタル変換器を含む。デジタル位相比較器は、基準信号とＮ相入力信号のうち第１の信号に比べて２π・Ｋ／Ｎだけ（Ｋは０以上Ｍ未満の整数、ＭはＮの整数倍）位相の遅れた第２の信号との間のエッジの時間差を、Ｎ相入力信号における隣接相間の時間差よりも小さい第２の時間分解能によって量子化し、第２の量子化値を得る第２の時間−デジタル変換器を含む。第２の時間−デジタル変換器は、環状接続されたＭ段の遅延器を含み、基準信号を第（Ｋ＋１）段から入力し、各段で遅延を与える遅延器列を含む。第２の時間−デジタル変換器は、遅延器列の第（Ｋ＋１）段の出力信号に応じて第２の信号をサンプルする第１のサンプラと、遅延器列の第（Ｋ＋１）段の次段の出力信号に応じてＮ相入力信号のうち第２の信号に比べて２π／Ｎだけ位相の遅れた第３の信号をサンプルする第２のサンプラとを含む、第１のサンプラ群を含む。第２の時間−デジタル変換器は、第１のサンプラ群のサンプル信号に基づいて、第２の信号と基準信号との間のエッジの時間差を検出し、第２の量子化値を得る検出回路とを含む。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係るデジタル位相比較器を例示するブロック図。
【図２】第２の実施形態に係るデジタル位相比較器を例示するブロック図。
【図３】第３の実施形態に係るデジタル位相比較器を例示するブロック図。
【図４Ａ】図３のデジタル位相比較器による入力信号と基準信号との間のエッジの時間差検出の説明図。
【図４Ｂ】図３のデジタル位相比較器による入力信号と基準信号との間のエッジの時間差検出の説明図。
【図５】第４の実施形態に係るデジタル位相比較器を例示するブロック図。
【図６】図５のリングオシレータにおける各段の出力信号の電圧変化を例示するタイミングチャート。
【図７】第５の実施形態に係るデジタル位相比較器を例示するブロック図。
【図８】第６の実施形態に係るデジタル位相比較器を例示するブロック図。
【図９】第７の実施形態に係るデジタル位相比較器を例示するブロック図。
【図１０】第８の実施形態に係るＴＤＣを例示するブロック図。
【図１１Ａ】図１０のＦＴＤＣによる入力信号と基準信号との間のエッジの時間差検出の説明図。
【図１１Ｂ】図１０のＦＴＤＣによる入力信号と基準信号との間のエッジの時間差検出の説明図。
【図１２】第８の実施形態に係るＴＤＣを含むデジタル位相比較器を例示するブロック図。
【図１３】図１２の位相予測器の動作の説明図。
【図１４】第９の実施形態に係るＴＤＣの一部を例示するブロック図。
【図１５】第９の実施形態に係るＴＤＣを含むデジタル位相比較器を例示するブロック図。
【図１６】第１０の実施形態に係るデジタル位相同期回路を例示するブロック図。
【図１７】第１１の実施形態に係る通信装置を例示するブロック図。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、実施形態について説明する。尚、各実施形態において、説明済みの他の実施形態と同一または類似の要素には同一または類似の符号を付し、重複する説明を基本的に省略する。
【００１４】
また、以降の説明において、立ち上がりエッジの検出は、立ち下がりエッジの検出に適宜読み替えることができる。一方、立ち下がりエッジの検出もまた、立ち上がりエッジの検出に適宜読み替えることができる。
【００１５】
（第１の実施形態）
図１に示されるように、第１の実施形態に係るデジタル位相比較器は、Ｎ個（Ｎは２以上の整数）のサンプラ１００−０，１００−１，・・・，１００−（Ｎ−１）と、Ｎ個の遅延器２００−０，２００−１，・・・，２００−（Ｎ−１）と、エッジ検出及び正規化回路３００とを含む。尚、本実施形態において、サンプラ１００−０，１００−１，・・・，１００−（Ｎ−１）をまとめてサンプラ群１００と称することもある。
【００１６】
図１のデジタル位相比較器には、Ｎ相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶＮ−１と、基準信号Ｒｅｆとが入力される。図１のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態において、入力信号の相数＝遅延器及びサンプラの数であるが、両者は相違してもよい。
【００１７】
Ｎ相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶＮ−１は、順番に略２π／Ｎずつ位相が遅れている。例えば、入力信号ＣＫＶｊ＋１（ここで、ｊは０以上Ｎ−２以下の任意の整数である）は、入力信号ＣＫＶｊよりも略２π／Ｎだけ位相が遅れている。２π／Ｎの位相差は、Ｔｖ／Ｎの時間差に相当する。ＴｖはＮ相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶＮ−１の周期（即ち、周波数の逆数）を表す。
【００１８】
Ｎ個の遅延器２００−０，２００−１，・・・，２００−（Ｎ−１）は、カスケード接続されて遅延器列を形成する。遅延器列の初段（遅延器２００−０）には、基準信号Ｒｅｆが入力され、各段において略ｔ２の遅延が夫々与えられる。例えば、遅延器２００−（Ｎ−２）の出力信号は基準信号Ｒｅｆに比べて略（Ｎ−１）・ｔ２だけ遅れている。尚、ｔ２及びＴｖ／Ｎは相違するように設計されるが、両者の大小関係は問われない。
【００１９】
サンプラ１００−０，１００−１，・・・，１００−（Ｎ−１）は、典型的には、Ｄフリップフロップまたは類似の素子である。サンプラ１００−０のクロック端子には基準信号Ｒｅｆが供給され、サンプラ１００−０のＤ端子には入力信号ＣＫＶ０が供給される。サンプラ１００−０は、クロック信号に応じて入力信号ＣＫＶ０をサンプルし、Ｑ端子からエッジ検出及び正規化回路３００へ出力する。サンプラ１００−（ｉ＋１）のクロック端子には遅延器２００−ｉからの出力信号が供給され、サンプラ１００−（ｉ＋１）のＤ端子には入力信号ＣＫＶｉ＋１が供給される。ここで、ｉは０以上Ｎ−２以下の任意の整数である。サンプラ１００−（ｉ＋１）は、クロック信号に応じて入力信号ＣＫＶｉ＋１をサンプルし、Ｑ端子からエッジ検出及び正規化回路３００へ出力する。
【００２０】
エッジ検出及び正規化回路３００は、サンプラ群１００からの入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ−１に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差ｔｄ０を検出する。具体的には、エッジ検出及び正規化回路３００は、入力信号系列において「１」から「０」に（或いは、「０」から「１」に）遷移する位置を解析することにより、時間差ｔｄ０を検出する。
【００２１】
エッジ検出及び正規化回路３００は、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。例えば、エッジ検出及び正規化回路３００は、入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ−１に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち下がりエッジとの間の時間差ｔｄ’０を更に検出する。エッジ検出及び正規化回路３００は、入力信号系列において「０」から「１」に（または「１」から「０」に）遷移する位置を解析することにより、時間差ｔｄ’０を検出する。時間差ｔｄ’０と時間差ｔｄ０との間の差分は、Ｔｖ／２に相当するので、これを２倍すれば周期Ｔｖを導出できる。エッジ検出及び正規化回路３００は、検出した時間差ｔｄ０を周期Ｔｖで除算（正規化）することにより、時間差ｔｄ０を位相差に変換する。エッジ検出及び正規化回路３００は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００２２】
前述のように、サンプラ群１００は、ｔ２ずつ遅れたクロック信号に従ってＴｖ／Ｎずつ遅れた入力信号をサンプルする。即ち、図１のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図１のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／Ｎと基準信号Ｒｅｆの単位遅延ｔ２との間の差分に一致する。
【００２３】
以上説明したように、第１の実施形態に係るデジタル位相比較器は、多相入力信号における信号間の位相差を遅延として利用することにより、入力信号のための遅延器列を必要とせずにＶＤＬと同様の動作を実現する。従って、本実施形態に係るデジタル位相比較器によれば、ＶＤＬと同様の高い時間分解能を達成しつつ、入力信号のための遅延器列に相当する回路面積及び消費電力を節約できる。
【００２４】
（第２の実施形態）
図２に示されるように、第２の実施形態に係るデジタル位相比較器は、８個のサンプラ１１０−０，１１０−１，・・・，１１０−７と、８個の遅延器２１０−０，２１０−１，・・・，２１０−７と、エッジ検出及び正規化回路３１０とを含む。
【００２５】
図２のデジタル位相比較器には、８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７と、基準信号Ｒｅｆとが入力される。図２のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態では、簡単化のために、入力信号の相数＝遅延器及びサンプラの数＝「８」に設計されているが、これらをＮ（但し、本実施形態において入力信号の相数は偶数）に一般化しても勿論よい。更に、本実施形態において、入力信号の相数＝遅延器及びサンプラの数であるが、これらは相違してもよい。
【００２６】
８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７は、順番に略π／４ずつ位相が遅れている。例えば、入力信号ＣＫＶｊ＋１（ここで、ｊは０以上６以下の任意の整数である）は、入力信号ＣＫＶｊよりも略π／４だけ位相が遅れている。π／４の位相差は、Ｔｖ／８の時間差に相当する。Ｔｖは８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７の周期を表す。更に、入力信号ＣＫＶｊ＋４（または、入力信号ＣＫＶｊ−４）は、入力信号ＣＫＶｊの逆相信号に相当する。尚、入力信号の相数をＮに一般化する場合には、入力信号ＣＫＶｊの逆相信号は入力信号ＣＫＶｊ＋Ｎ／２（または、入力信号ＣＫＶｊ−Ｎ／２）である。
【００２７】
遅延器２１０−０，２１０−１，・・・，２１０−７は、カスケード接続されて遅延器列を形成する。遅延器列の初段（遅延器２１０−０）には、基準信号Ｒｅｆが入力され、各段において略ｔ２の遅延が夫々与えられる。例えば、遅延器２１０−６の出力信号は基準信号Ｒｅｆに比べて略７・ｔ２だけ遅れている。尚、ｔ２及びＴｖ／８は相違するように設計されるが、両者の大小関係は問われない。
【００２８】
サンプラ１１０−０，１１０−１，・・・，１１０−７は、典型的には、差動構成のＤフリップフロップまたは類似の素子である。サンプラ１１０−０のクロック端子には基準信号Ｒｅｆが供給され、サンプラ１１０−０のＤ端子には入力信号ＣＫＶ０が供給され、サンプラ１１０−０のＤｂ端子には入力信号ＣＫＶ４が供給される。サンプラ１１０−０は、クロック信号に応じて入力信号ＣＫＶ０及び入力信号ＣＫＶ４（即ち、入力信号ＣＫＶ０の逆相信号）の差動信号をサンプルし、Ｑ端子からエッジ検出及び正規化回路３１０へ出力する。サンプラ１１０−（ｉ＋１）のクロック端子には遅延器２１０−ｉからの出力信号が供給され、サンプラ１１０−（ｉ＋１）のＤ端子には入力信号ＣＫＶｉ＋１が供給され、サンプラ１１０−（ｉ＋１）のＤｂ端子には入力信号ＣＫＶｉ＋５（またはＣＫＶｉ−３）が供給される。ここで、ｉは０以上６以下の任意の整数である。サンプラ１００−（ｉ＋１）は、クロック信号に応じて入力信号ＣＫＶｉ＋１及び入力信号ＣＫＶｉ＋５（またはＣＫＶｉ−３）の差動信号をサンプルし、Ｑ端子からエッジ検出及び正規化回路３１０へ出力する。
【００２９】
エッジ検出及び正規化回路３１０は、エッジ検出及び正規化回路３００と同様に、サンプラ群１１０からの入力信号系列Ｑ０，Ｑ１，・・・，Ｑ７に基づいて、時間差ｔｄ０を検出する。更に、エッジ検出及び正規化回路３１０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３１０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００３０】
前述のように、サンプラ群１１０は、ｔ２ずつ遅れたクロック信号に従ってＴｖ／８ずつ遅れた入力信号（の差動信号）をサンプルする。即ち、図２のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図２のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／８と基準信号Ｒｅｆの単位遅延ｔ２との間の差分に一致する。
【００３１】
以上説明したように、第２の実施形態に係るデジタル位相比較器は、第１の実施形態に係るデジタル位相比較器において差動入力信号をサンプルする構成に相当する。従って、本実施形態に係るデジタル位相比較器によれば、第１の実施形態と同様の効果を得ることができると共に、差動構成による様々な利点（コモンモード除去効果など）も得ることができる。
【００３２】
（第３の実施形態）
図３に示されるように、第３の実施形態に係るデジタル位相比較器は、Ｎ＋Ｍ個（Ｎは２以上の整数、Ｍは１以上の整数）のサンプラ１２０−０，１２０−１，・・・，１２０−（Ｎ＋Ｍ−１）と、Ｎ＋Ｍ個の遅延器２２０−０，２２０−１，・・・，２２０−（Ｎ＋Ｍ−１）と、エッジ検出及び正規化回路３２０とを含む。尚、本実施形態において、サンプラ１２０−０，１２０−１，・・・，１２０−（Ｎ＋Ｍ−１）をまとめてサンプラ群１２０と称することもある。
【００３３】
図３のデジタル位相比較器には、Ｎ相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶＮ−１と、基準信号Ｒｅｆとが入力される。図３のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。
【００３４】
遅延器２２０−０，２２０−１，・・・，２２０−（Ｎ＋Ｍ−１）は、カスケード接続されて遅延器列を形成する。遅延器列の初段（遅延器２２０−０）には、基準信号Ｒｅｆが入力され、各段において略ｔ２の遅延が夫々与えられる。例えば、遅延器２２０−（Ｎ＋Ｍ−２）の出力信号は基準信号Ｒｅｆに比べて略（Ｎ＋Ｍ−１）・ｔ２だけ遅れている。尚、ｔ２及びＴｖ／Ｎは相違するように設計されるが、両者の大小関係は問われない。
【００３５】
サンプラ１２０−０，１２０−１，・・・，１２０−（Ｎ＋Ｍ−１）は、典型的には、Ｄフリップフロップまたは類似の素子である。サンプラ１２０−０のクロック端子には基準信号Ｒｅｆが供給され、サンプラ１２０−０のＤ端子には入力信号ＣＫＶ０が供給される。サンプラ１２０−０は、クロック信号に応じて入力信号ＣＫＶ０をサンプルし、Ｑ端子からエッジ検出及び正規化回路３２０へ出力する。
【００３６】
サンプラ１２０−（ｉ＋１）のクロック端子には遅延器２２０−ｉからの出力信号が供給され、サンプラ１２０−（ｉ＋１）のＤ端子には入力信号ＣＫＶｉ＋１が供給される。ここで、ｉは０以上（Ｎ＋Ｍ−２）以下の整数である。
【００３７】
但し、ｉ＋１≧Ｎである場合には、ｉ＋１の値は入力信号の相数を超過する。そこで、例えばサンプラ１２０−ＮのＤ端子には入力信号ＣＫＶ０が供給される。以降、ｉ＋１＝Ｎから２Ｎまで、サンプラ１２０−（ｉ＋１）のＤ端子には入力信号ＣＫＶ（ｉ＋１）−Ｎが供給される。一般化するならば、サンプラ１２０−（ｉ＋１）のＤ端子には、入力信号ＣＫＶ（ｉ＋１）ｍｏｄＮが入力される。「ｘｍｏｄｙ」は、「ｘのｙを法とする剰余」を意味する。
【００３８】
尚、例えば、入力信号ＣＫＶ０は、サンプラ１２０−（Ｎ−１）のＤ端子に供給される入力信号ＣＫＶＮ−１に比べてＴｖ／Ｎだけ遅れているとみなすことができる。故に、ｉ＋１≧Ｎの場合にも、サンプラのＤ端子に供給される入力信号が略Ｔｖ／Ｎずつ遅れているという関係は維持される。
【００３９】
サンプラ１２０−（ｉ＋１）は、クロック信号に応じて入力信号ＣＫＶ（ｉ＋１）ｍｏｄＮをサンプルし、Ｑ端子からエッジ検出及び正規化回路３２０へ出力する。尚、Ｎが偶数である場合には、サンプラ群１２０は、差動入力信号をサンプルしてもよい。
【００４０】
エッジ検出及び正規化回路３２０は、エッジ検出及び正規化回路３００と同様に、サンプラ群１２０からの入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ＋Ｍ−１に基づいて、時間差ｔｄ０を検出する。更に、エッジ検出及び正規化回路３２０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３２０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００４１】
例えば、Ｎ＝８とした場合の入力信号ＣＫＶ０と基準信号Ｒｅｆとの間の時間差検出は、例えば図４Ａまたは図４Ｂに示すように実現される。図４ＡはＴｖ／８＜ｔ２の場合に対応し、図４ＢはＴｖ／８＞ｔ２の場合に対応する。以降、便宜的に、サンプラ１２０−（ｉ＋１）のクロック端子に供給される遅延基準信号Ｒｅｆｉ＋１との間の立ち上がりエッジと、その直前における入力信号ＣＫＶ（ｉ＋１）ｍｏｄＮの立ち上がりエッジとの間の時間差をｔｄｉ＋１で表す。
【００４２】
図４Ａの例では、時間差ｔｄｉ＋１＝ｔｄ０−ｉ（Ｔｖ／８−ｔ２）である。時間差ｔｄｉ＋１が正値から負値に遷移する位置（即ち、入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ＋Ｍ−１が「１」から「０」に遷移する位置）を検出すれば、時間差ｔｄ０を（Ｔｖ／８−ｔ２）によって量子化した値を得ることができる。更に、時間差ｔｄｉ＋１がＴｖ／２（または−Ｔｖ／２）を下回る位置（即ち、入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ＋Ｍ−１が「０」から「１」に遷移する位置）を検出すれば、時間差ｔｄ’０を（Ｔｖ／８−ｔ２）によって量子化した値を得ることができる。
【００４３】
図４Ｂの例では、時間差ｔｄｉ＋１＝ｔｄ０＋ｉ（ｔ２−Ｔｖ／８）である。時間差ｔｄｉ＋１が周期Ｔｖを上回る位置（即ち、入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ＋Ｍ−１が「０」から「１」に遷移する位置）を検出すれば、（Ｔｖ−ｔｄ０）を（ｔ２−Ｔｖ／８）によって量子化した値を得ることができる。従って、係る量子化値をＴｖから減算することにより、時間差ｔｄ０を（ｔ２−Ｔｖ／８）によって量子化した値を得ることができる。更に、時間差ｔｄｉ＋１がＴｖ／２（または３Ｔｖ／２）を上回る位置（即ち、入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ＋Ｍ−１が「１」から「０」に遷移する位置）を検出すれば、（Ｔｖ−ｔｄ’０）を（Ｔｖ／８−ｔ２）によって量子化した値を得ることができる。従って、係る量子化値をＴｖから減算することにより、時間差ｔｄ’０を（ｔ２−Ｔｖ／８）によって量子化した値を得ることができる。
【００４４】
前述のように、サンプラ群１２０は、ｔ２ずつ遅れたクロック信号に従ってＴｖ／Ｎずつ遅れた入力信号をサンプルする。即ち、図３のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図３のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／Ｎと基準信号Ｒｅｆの単位遅延ｔ２との間の差分に一致する。
【００４５】
以上説明したように、第３の実施形態に係るデジタル位相比較器は、入力信号の相数を超える数のサンプラを許容する。従って、本実施形態に係るデジタル位相比較器によれば、より大きな（最大で時間分解能の（Ｎ＋Ｍ）倍の）時間差を検出することができる。
【００４６】
（第４の実施形態）
図５に示されるように、第４の実施形態に係るデジタル位相比較器は、７個のサンプラ１３０−０，１３０−１，・・・，１３０−６と、７個の遅延器２３０−０，２３０−１，・・・２３０−６と、エッジ検出及び正規化回路３３０とを含む。尚、本実施形態において、サンプラ１３０−０，１３０−１，・・・，１３０−６をまとめてサンプラ群１３０と称することもある。
【００４７】
図５のデジタル位相比較器には、７相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ６と、基準信号Ｒｅｆとが入力される。図５のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態では、簡単化のために、入力信号の相数＝遅延器及びサンプラの数＝「７」に設計されているが、これらをＮ（但し、本実施形態において遅延器及びサンプラの数は奇数）に一般化しても勿論よい。更に、本実施形態において、入力信号の相数＝遅延器及びサンプラの数であるが、これらは相違してもよい。
【００４８】
７相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ６は、順番に略２π／７ずつ位相が遅れている。例えば、入力信号ＣＫＶｊ＋１（ここで、ｊは０以上５以下の任意の整数である）は、入力信号ＣＫＶｊよりも略２π／７だけ位相が遅れている。２π／７の位相差は、Ｔｖ／７の時間差に相当する。Ｔｖは７相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ６の周期を表す。
【００４９】
遅延器２３０−０，２３０−１，・・・，２３０−６は、典型的には単相インバータである。これらは、環状接続され、（７相）リングオシレータとして機能する。以降の説明では、遅延器２３０−０，２３０−１，・・・，２３０−６をまとめてリングオシレータ２３０と称することもある。
【００５０】
リングオシレータ２３０は、基準信号Ｒｅｆをトリガとして利用する。即ち、基準信号ＲｅｆがＬｏｗ（「０」）からＨｉｇｈ（「１」）に遷移すると、遅延器２３０−０から順番に発振し始める。遅延器２３０−（ｉ＋１）は、遅延器２３０−ｉからの入力信号を反転させて出力する。ここで、ｉは０以上５以下の任意の整数である。更に、信号には遅延器２３０−（ｉ＋１）の通過によって略ＴＲ／１４の遅延が与えられる。ＴＲはリングオシレータ２３０の発振周期を表す。即ち、遅延器２３０−（ｉ＋１）の出力信号Ｒｉ＋１は、その入力信号Ｒｉに比べて略４ＴＲ／７だけ遅延する。図６は、リングオシレータ２３０における各段の出力信号の電圧変化を例示する。図６から明らかなように、リングオシレータ２３０における各段の出力信号は、Ｒ０→Ｒ２→Ｒ４→Ｒ６→Ｒ１→Ｒ３→Ｒ５の順序でＴＲ／７ずつ遅れている。尚、ＴＲ／７及びＴｖ／７は相違するように設計されるが、両者の大小関係は問われない。
【００５１】
リングオシレータ２３０の発振周期は、図示しないカウンタによってカウントされる。そして、例えば、第ｔ番目（ｔは１以上の所定数）の発振周期の完了時に、リングオシレータ２３０の発振は停止される。故に、サンプラ群１３０は、合計７×ｔ点のサンプリングを行うことができる。即ち、リングオシレータ２３０は７×ｔ個の遅延器であるとみなすことができるし、サンプラ群１３０は７×ｔ個のサンプラであるとみなすことができる。また、第ｔ回目の発振周期の完了を待たずに、エッジ検出及び正規化回路３３０が所望の時間差ｔｄ０（及びｔｄ’０）を検出したことを条件に、リングオシレータの発振が停止されてもよい。
【００５２】
サンプラ１３０−０，１３０−１，・・・，１３０−６は、遅延器２３０−０，２３０−１，・・・，２３０−６の出力信号を夫々クロック信号として利用し、入力信号をサンプルする。サンプラ１３０−０，１３０−１，・・・，１３０−６がサンプルする信号は、クロック信号の遅延順によって決まる。即ち、最も遅延の小さいクロック信号Ｒ０を利用するサンプラ１３０−０は、最も遅延の小さい入力信号ＣＫＶ０をサンプルする。一方、最も遅延の大きいクロック信号Ｒ５を利用するサンプラ１３０−５は、最も遅延の大きい入力信号ＣＫＶ６をサンプルする。サンプラ群１３０は、サンプル信号をエッジ検出及び正規化回路３３０へ入力する。
【００５３】
エッジ検出及び正規化回路３３０は、サンプラ群１３０からの入力信号系列Ｑ０，Ｑ１，・・・，Ｑ６に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差ｔｄ０を検出する。具体的には、入力信号系列Ｑ０，Ｑ１，・・・，Ｑ６を、遅延順に従ってＱ０→Ｑ２→Ｑ４→Ｑ６→Ｑ１→Ｑ３→Ｑ５の順序にソートすれば、エッジ検出及び正規化回路３００と同様の手法が適用できる。尚、ｔが２以上であるならば、エッジ検出及び正規化回路３３０は、第１番目の発振周期における入力信号系列から順にエッジ検出を行えばよい。更に、エッジ検出及び正規化回路３３０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３３０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００５４】
前述のように、サンプラ群１３０は、ＴＲ／７ずつ遅れたクロック信号に従ってＴｖ／７ずつ遅れた入力信号をサンプルする。即ち、図５のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図５のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／７と基準信号Ｒｅｆの単位遅延ＴＲ／７との間の差分に一致する。
【００５５】
以上説明したように、第４の実施形態に係るデジタル位相比較器は、リングオシレータを最大ｔ周期に亘って発振させることにより遅延クロック信号を生成する。従って、本実施形態に係るデジタル位相比較器によれば、リングオシレータの相数×ｔ個のサンプラ及び遅延器を用意する場合と同様の効果を得ることができる。
【００５６】
（第５の実施形態）
図７に示されるように、第５の実施形態に係るデジタル位相比較器は、９個のサンプラ１４０−０，１４０−１，・・・，１４０−８と、９個の遅延器２４０−０，２４０−１，・・・，２４０−８と、エッジ検出及び正規化回路３４０とを含む。尚、本実施形態において、サンプラ１４０−０，１４０−１，・・・，１４０−８をまとめてサンプラ群１４０と称することもある。
【００５７】
図７のデジタル位相比較器には、３相の入力信号ＣＫＶ０，ＣＫＶ１，ＣＫＶ２と、基準信号Ｒｅｆとが入力される。図７のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態では、簡単化のために、入力信号の相数×３＝遅延器及びサンプラの数＝「９」に設計されているが、入力信号の相数をＮに一般化し、遅延器及びサンプラの数をＮの奇数倍に一般化しても勿論よい。
【００５８】
３相の入力信号ＣＫＶ０，ＣＫＶ１，ＣＫＶ２は、順番に略２π／３ずつ位相が遅れている。例えば、入力信号ＣＫＶｊ＋１（ここで、ｊは０または１である）は、入力信号ＣＫＶｊよりも略２π／３だけ位相が遅れている。２π／３の位相差は、Ｔｖ／３の時間差に相当する。Ｔｖは３相の入力信号ＣＫＶ０，ＣＫＶ１，ＣＫＶ２の周期を表す。
【００５９】
遅延器２４０−０，２４０−１，・・・，２４０−８は、典型的には単相インバータである。これらは、環状接続され、９相リングオシレータとして機能する。以降の説明では、遅延器２４０−０，２４０−１，・・・，２４０−８をまとめてリングオシレータ２４０と称することもある。
【００６０】
リングオシレータ２４０は、基準信号Ｒｅｆをトリガとして利用する。即ち、基準信号ＲｅｆがＬｏｗ（「０」）からＨｉｇｈ（「１」）に遷移すると、遅延器２４０−０から順番に発振し始める。遅延器２４０−（ｉ＋１）は、遅延器２４０−ｉからの入力信号を反転させて出力する。ここで、ｉは０以上７以下の整数である。更に、信号には遅延器２４０−（ｉ＋１）の通過によって略ＴＲ／１８の遅延が与えられる。ＴＲはリングオシレータ２４０の発振周期を表す。即ち、遅延器２４０−（ｉ＋１）の出力信号Ｒｉ＋１は、その入力信号Ｒｉに比べて略５ＴＲ／９だけ遅延する。従って、リングオシレータ２４０における各段の出力信号は、Ｒ０→Ｒ２→Ｒ４→Ｒ６→Ｒ８→Ｒ１→Ｒ３→Ｒ５→Ｒ７の順序でＴＲ／９ずつ遅れている。尚、ＴＲ／９及びＴｖ／３は相違するように設計されるが、両者の大小関係は問われない。
【００６１】
リングオシレータ２４０もまた、リングオシレータ２３０と同様に、最大ｔ周期に亘って発振する。故に、サンプラ１４０群は、合計９×ｔ点のサンプリングを行うことができる。即ち、リングオシレータ２４０は９×ｔ個の遅延器であるとみなすことができるし、サンプラ１４０群は９×ｔ個のサンプラであるとみなすことができる。
【００６２】
サンプラ１４０−０，１４０−１，・・・，１４０−８は、遅延器２４０−０，２４０−１，・・・，２４０−８の出力信号を夫々クロック信号として利用し、入力信号をサンプルする。サンプラ１４０−０，１４０−１，・・・，１４０−８がサンプルする信号は、クロック信号の遅延順によって決まる。即ち、最も遅延の小さいクロック信号Ｒ０を利用するサンプラ１４０−０は、最も遅延の小さい入力信号ＣＫＶ０をサンプルする。２番目に遅延の小さいクロック信号Ｒ２を利用するサンプラ１４０−２は、２番目に遅延の小さい入力信号ＣＫＶ１をサンプルする。
【００６３】
本実施形態では、入力信号の相数がサンプラの数に比べて小さい。しかしながら、入力信号はＣＫＶ０→ＣＫＶ１→ＣＫＶ２→ＣＫＶ０・・・の順序で遅延しているので、この順序によってサンプラ１４０−０，１４０−１，・・・，１４０−８がサンプルする信号を決定できる。例えば、第４番目に遅延の小さいクロック信号Ｒ６を利用するサンプラ１４０−６は、第４番目に遅延の小さい入力信号ＣＫＶ０をサンプルする。サンプラ群１４０は、サンプル信号をエッジ検出及び正規化回路３４０へ入力する。
【００６４】
エッジ検出及び正規化回路３４０は、サンプラ群１４０からの入力信号系列Ｑ０，Ｑ１，・・・，Ｑ８に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差ｔｄ０を検出する。具体的には、入力信号系列Ｑ０，Ｑ１，・・・，Ｑ８を、遅延順に従ってＱ０→Ｑ２→Ｑ４→Ｑ６→Ｑ８→Ｑ１→Ｑ３→Ｑ５→Ｑ７の順序にソートすれば、エッジ検出及び正規化回路３００と同様の手法が適用できる。尚、ｔが２以上であるならば、エッジ検出及び正規化回路３４０は、第１番目の発振周期における入力信号系列から順にエッジ検出を行えばよい。更に、エッジ検出及び正規化回路３４０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３３０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００６５】
前述のように、サンプラ１４０群は、ＴＲ／９ずつ遅れたクロック信号に従ってＴｖ／３ずつ遅れた入力信号をサンプルする。即ち、図７のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図７のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／３と基準信号Ｒｅｆの単位遅延ＴＲ／９との間の差分に一致する。
【００６６】
以上説明したように、第５の実施形態に係るデジタル位相比較器は、入力信号の相数に比べて多くのサンプラ及び遅延器を利用する。従って、本実施形態に係るデジタル位相比較器によれば、サンプラ及び遅延器を入力信号の周波数に比べて低速に（低い周波数で）動作させることができる。
【００６７】
（第６の実施形態）
図８に示されるように、第６の実施形態に係るデジタル位相比較器は、８個のサンプラ１５０−０，１５０−１，・・・，１５０−７と、４個の遅延器２５０−０，２５０−１，・・・２５０−３と、エッジ検出及び正規化回路３５０とを含む。尚、本実施形態において、サンプラ１５０−０，１５０−１，・・・，１５０−７をまとめてサンプラ群１５０と称することもある。
【００６８】
図８のデジタル位相比較器には、８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７と、基準信号Ｒｅｆとが入力される。図８のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態では、簡単化のために、入力信号の相数＝遅延器の数×２＝サンプラの数＝「８」に設計されているが、これらをＮに一般化しても勿論よい。更に、本実施形態において、入力信号の相数＝遅延器の数×２＝サンプラの数であるが、入力信号の相数と遅延器の数×２及びサンプラの数とは相違してもよい。
【００６９】
４個の遅延器２５０−０，２５０−１，・・・，２５０−３は、典型的には差動増幅器である。これらは、環状接続され、（８相）差動リングオシレータとして機能する。以降の説明では、４個の遅延器２５０−０，２５０−１，・・・，２５０−３をまとめて差動リングオシレータ２５０と称することもある。
【００７０】
差動リングオシレータ２５０は、基準信号Ｒｅｆをトリガとして利用する。即ち、基準信号ＲｅｆがＬｏｗ（「０」）からＨｉｇｈ（「１」）に遷移すると、遅延器２５０−０から順番に発振し始める。遅延器２５０−（ｉ＋１）は、遅延器２５０−ｉからの差動入力信号Ｒｉ及びＲｉ＋４に略ＴＲ／８の遅延を与え、差動出力信号Ｒｉ＋１及びＲｉ＋５を次段に供給する。ここで、ｉは０以上２以下の整数である。ＴＲは差動リングオシレータ２５０の発振周期を表す。即ち、遅延器２５０−（ｉ＋１）の差動出力信号Ｒｉ＋１及びＲｉ＋５は、その差動入力信号Ｒｉ及びＲｉ＋４に比べて略ＴＲ／８だけ遅延する。従って、差動リングオシレータ２５０における各段の出力信号は、Ｒ０→Ｒ１→，・・・，→Ｒ７の順序でＴＲ／８ずつ遅れている。尚、ＴＲ／８及びＴｖ／８は相違するように設計されるが、両者の大小関係は問われない。
【００７１】
差動リングオシレータ２５０もまた、リングオシレータ２３０と同様に、最大ｔ周期に亘って発振する。故に、サンプラ群１５０は、合計８×ｔ点のサンプリングを行うことができる。即ち、差動リングオシレータ２５０は８×ｔ個の遅延器であるとみなすことができるし、サンプラ群１５０は８×ｔ個のサンプラであるとみなすことができる。
【００７２】
サンプラ１５０−０，１５０−１，・・・，１５０−７は、遅延器２５０−０，２５０−１，・・・，２５０−３の出力信号を夫々クロック信号として利用し、入力信号をサンプルする。サンプラ１５０−ｈは、Ｒｈをクロック信号として利用し、入力信号ＣＫＶｈをサンプルする。本実施形態において、ｈは０以上７以下の整数である。サンプラ群１５０は、サンプル信号をエッジ検出及び正規化回路３５０へ入力する。尚、サンプラ群１５０は、差動入力信号をサンプルしてもよいし、差動クロック信号によって駆動されてもよい
エッジ検出及び正規化回路３５０は、エッジ検出及び正規化回路３００と同様に、サンプラ群１５０からの入力信号系列Ｑ０，Ｑ１，・・・，Ｑ７に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差ｔｄ０を検出する。尚、ｔが２以上であるならば、エッジ検出及び正規化回路３５０は、第１番目の発振周期における入力信号系列から順にエッジ検出を行えばよい。更に、エッジ検出及び正規化回路３５０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３５０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００７３】
前述のように、サンプラ群１５０は、ＴＲ／８ずつ遅れたクロック信号に従ってＴｖ／８ずつ遅れた入力信号をサンプルする。即ち、図８のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図８のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／８と基準信号Ｒｅｆの単位遅延ＴＲ／８との間の差分に一致する。
【００７４】
以上説明したように、第６の実施形態に係るデジタル位相比較器は、差動リングオシレータを最大ｔ周期に亘って発振させることにより遅延クロック信号を生成する。従って、本実施形態に係るデジタル位相比較器によれば、差動リングオシレータの相数×ｔ個のサンプラ及び遅延器を用意する場合と同様の効果を得ることができる。
【００７５】
（第７の実施形態）
図９に示されるように、第７の実施形態に係るデジタル位相比較器は、１６個のサンプラ１６０−０，１６０−１，・・・，１６０−１５と、８個の遅延器２６０−０，２６０−１，・・・，２６０−７と、エッジ検出及び正規化回路３６０とを含む。尚、本実施形態において、サンプラ１６０−０，１６０−１，・・・，１６０−１５をまとめてサンプラ群１６０と称することもある。
【００７６】
図９のデジタル位相比較器には、８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７と、基準信号Ｒｅｆとが入力される。図９のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態では、簡単化のために、入力信号の相数×２＝遅延器の数×２＝サンプラの数＝「１６」に設計されているが、入力信号の相数をＮに一般化し、遅延器の数×２及びサンプラの数をＮ／２の整数倍に一般化しても勿論よい。
【００７７】
遅延器２６０−０，２６０−１，・・・，２６０−７は、典型的には差動増幅器である。これらは、環状接続され、（１６相）差動リングオシレータとして機能する。以降の説明では、遅延器２６０−０，２６０−１，・・・，２６０−７をまとめて差動リングオシレータ２６０と称することもある。
【００７８】
差動リングオシレータ２６０は、基準信号Ｒｅｆをトリガとして利用する。即ち、基準信号ＲｅｆがＬｏｗ（「０」）からＨｉｇｈ（「１」）に遷移すると、遅延器２６０−０から順番に発振し始める。遅延器２６０−（ｉ＋１）は、遅延器２６０−ｉからの差動入力信号Ｒｉ及びＲｉ＋８に略ＴＲ／１６の遅延を与え、差動出力信号Ｒｉ＋１及びＲｉ＋９を次段に供給する。ここで、ｉは０以上６以下の整数である。ＴＲは差動リングオシレータ２６０の発振周期を表す。即ち、遅延器２６０−（ｉ＋１）の差動出力信号Ｒｉ＋１及びＲｉ＋９は、その差動入力信号Ｒｉ及びＲｉ＋８に比べて略ＴＲ／１６だけ遅延する。即ち、差動リングオシレータ２６０における各段の出力信号は、Ｒ０→Ｒ１→，・・・，→Ｒ１５の順序でＴＲ／１６ずつ遅れている。尚、ＴＲ／１６及びＴｖ／８は相違するように設計されるが、両者の大小関係は問われない。
【００７９】
差動リングオシレータ２６０もまた、リングオシレータ２３０と同様に、最大ｔ周期に亘って発振する。故に、サンプラ群１６０は、合計１６×ｔ点のサンプリングを行うことができる。即ち、差動リングオシレータ２６０は１６×ｔ個の遅延器であるとみなすことができるし、サンプラ群１６０は１６×ｔ個のサンプラであるとみなすことができる。
【００８０】
サンプラ１６０−０，１６０−１，・・・，１６０−１５は、遅延器２６０−０，２６０−１，・・・，２６０−８の出力信号を夫々クロック信号として利用し、入力信号をサンプルする。サンプラ１６０−ｈは、Ｒｈをクロック信号として利用し、入力信号ＣＫＶｈをサンプルする。本実施形態においてｈは、０以上１５以下の整数である。
【００８１】
本実施形態では、入力信号の相数が、サンプラの数及び遅延器の数×２に比べて小さい。しかしながら、入力信号はＣＫＶ０→ＣＫＶ１→，・・・，→ＣＫＶ７→ＣＫＶ０・・・の順序で遅延しているので、この順序によってサンプラ１６０−０，１６０−１，・・・，１６０−１５がサンプルする信号を決定できる。例えば、第９番目に遅延の小さいクロック信号Ｒ８を利用するサンプラ１６０−８は、第９番目に遅延の小さい入力信号ＣＫＶ０をサンプルする。一般化するならば、サンプラ１６０−ｈは、入力信号ＣＫＶｈｍｏｄ８をサンプルする。サンプラ群１６０は、サンプル信号をエッジ検出及び正規化回路３６０へ入力する。尚、サンプラ群１６０は、差動入力信号をサンプルしてもよいし、差動クロック信号によって駆動されてもよい
エッジ検出及び正規化回路３６０は、エッジ検出及び正規化回路３００と同様に、サンプラ群１６０からの入力信号系列Ｑ０，Ｑ１，・・・，Ｑ１５に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差ｔｄ０を検出する。尚、ｔが２以上であるならば、エッジ検出及び正規化回路３６０は、第１番目の発振周期における入力信号系列から順にエッジ検出を行えばよい。更に、エッジ検出及び正規化回路３６０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３６０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００８２】
前述のように、サンプラ群１６０は、ＴＲ／１６ずつ遅れたクロック信号に従ってＴｖ／８ずつ遅れた入力信号をサンプルする。即ち、図９のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図９のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／８と基準信号Ｒｅｆの単位遅延ＴＲ／１６との間の差分に一致する。
【００８３】
以上説明したように、第７の実施形態に係るデジタル位相比較器は、入力信号の相数に比べて多くのサンプラと、サンプラの半数の遅延器を含む差動リングオシレータとを利用する。従って、本実施形態に係るデジタル位相比較器によれば、サンプラ及び遅延器を入力信号の周波数に比べて低速に（低い周波数で）動作させることができる。
【００８４】
（第８の実施形態）
第８の実施形態は、デジタル位相比較器に含まれる時間−デジタル変換器（ＴＤＣ）に関する。一般に、ＴＤＣは、入力信号と基準信号との間のエッジの時間差をデジタル値に変換する。図１０に示されるように、本実施形態に係るＴＤＣは、時間分解能が相対的に粗いＣＴＤＣ４１０と、時間分解能が相対的に細かいＦＴＤＣ４４０とを含む。図１０のＴＤＣには、８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７と、基準信号Ｒｅｆとが入力される。図１０のＴＤＣは、任意の入力信号（例えば、ＣＫＶ０）と基準信号Ｒｅｆとの間の時間差を表すデジタル信号ＤＴｒｉｓｅＣと、当該任意の入力信号と同一または異なる位相の入力信号と基準信号Ｒｅｆとの間の時間差を表すデジタル信号ＤＴｒｉｓｅＦとを出力する。
【００８５】
ＣＴＤＣ４１０は、８個のサンプラ４２０−０，４２０−１，・・・，４２０−７と、エッジ検出回路４３０とを含む。尚、本実施形態では、簡単化のために、入力信号の相数＝サンプラ４２０の数＝「８」に設計されているが、両者をＮに一般化しても勿論よい。更に、本実施形態において、入力信号の相数＝サンプラ４２０の数であるが、両者は相違してもよい。
【００８６】
サンプラ４２０−０，４２０−１，・・・，４２０−７は、典型的には、Ｄフリップフロップまたは類似の素子である。サンプラ４２０−０，４２０−１，・・・，４２０−７のクロック端子には基準信号Ｒｅｆが共通に供給され、サンプラ４２０−０，４２０−１，・・・，４２０−７のＤ端子には入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７が夫々供給される。即ち、サンプラ４２０−０，４２０−１，・・・，４２０−７は、基準信号Ｒｅｆに応じて入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７を夫々サンプルし、Ｑ端子からエッジ検出回路４３０へ出力する。尚、サンプラ４２０−０，４２０−１，・・・，４２０−７は、差動入力信号をサンプルしてもよいし、差動クロック信号によって駆動されてもよい
エッジ検出回路４３０は、サンプラ４２０−０，４２０−１，・・・，４２０−７からの入力信号系列Ｑｃ０，Ｑｃ１，・・・，Ｑｃ７に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差を検出し、検出した時間差を表すデジタル信号ＤＴｒｉｓｅＣを出力する。具体的には、エッジ検出回路４３０は、エッジ検出及び正規化回路３００と同様に時間差を検出すればよい。ＣＴＤＣ４１０の時間分解能は、Ｔｖ／８に一致する。
【００８７】
ＦＴＤＣ４４０は、Ｍ個のサンプラ４５０−０，４５０−１，・・・，４５０−（Ｍ−１）と、Ｍ個の遅延器４６０−０，４６０−１，・・・，４６０−（Ｍ−１）と、エッジ検出回路４７０とを含む。本実施形態において、Ｍは８の整数倍である。尚、入力信号の相数をＮに一般化するならば、ＭはＮの整数倍である。また、本実施形態において、サンプラ４５０−０，４５０−１，・・・，４５０−（Ｍ−１）をまとめてサンプラ群４５０と称することもある。
【００８８】
Ｍ個の遅延器４６０−０，４６０−１，・・・，４６０−（Ｍ−１）は、典型的には、セレクタである。Ｍ個の遅延器４６０−０，４６０−１，・・・，４６０−（Ｍ−１）は、選択制御信号Ｓ０，Ｓ１，・・・，ＳＭ−１に夫々従って、２入力信号の一方を選択し、選択信号に略ｔ２の遅延を与えて次段に供給する。以降の説明では、簡単化のために、遅延器４６０−ｍは、選択制御信号Ｓｍが「０」であれば前段の出力信号Ｒｍ−１（但し、ｍ＝０であればＲＭ−１）を選択し、選択制御信号Ｓｍが「１」であれば基準信号Ｒｅｆを選択することにする。本実施形態において、ｍは０以上Ｍ−１以下の任意の整数である。
【００８９】
選択制御信号Ｓ０，Ｓ１，・・・，ＳＭ−１のうち１つは「１」に設定され、残りのＭ−１個は「０」に設定される。以降の説明では、ＳＫ＝１とする（Ｋは、０以上Ｍ−１以下の整数である）。即ち、遅延器４６０−（Ｍ−１）の出力信号ＲＭ−１は、遅延器４６０−Ｋの出力信号ＲＫに比べて略（Ｍ−Ｋ−１）・ｔ２だけ遅れている。尚、以降の説明において、基準信号Ｒｅｆと、遅延器４６０−Ｋの出力信号ＲＫとの間の時間差は簡単化のために無視する。また、遅延器４６０−（Ｋ−１）の出力信号ＲＫ−１（但し、Ｋ＝０であれば、遅延器４６０−（Ｍ−１）の出力信号ＲＭ−１）は、遅延器４６０−Ｋの出力信号ＲＫに比べて略（Ｍ−１）・ｔ２だけ遅れている。尚、ｔ２及びＴｖ／８は相違するように設計されるが、両者の大小関係は問われない。
【００９０】
サンプラ４５０−０，４５０−１，・・・，４５０−（Ｍ−１）は、典型的には、Ｄフリップフロップまたは類似の素子である。サンプラ４５０−ｍのクロック端子には遅延器４６０−ｍの出力信号Ｒｍが供給される。サンプラ４５０−ｍのＤ端子には入力信号ＣＫＶｍｍｏｄ８が供給される。即ち、サンプラ４５０−ｍは、遅延器４６０−ｍの出力信号Ｒｍに応じて入力信号ＣＫＶｍｍｏｄ８をサンプルし、Ｑ端子からエッジ検出回路４７０へ出力する。尚、サンプラ群４５０は、差動入力信号をサンプルしてもよいし、差動クロック信号によって駆動されてもよい
エッジ検出回路４７０は、サンプラ群４５０からの入力信号系列Ｑｆ０，Ｑｆ１，・・・，Ｑｆ（Ｍ−１）に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における所定の入力信号の立ち上がりエッジとの間の時間差を検出し、検出した時間差を表すデジタル信号ＤＴｒｉｓｅＦを出力する。所定の入力信号とは、入力信号ＣＫＶ０からＫ・Ｔｖ／８だけ遅れた信号であり、換言すれば、サンプラ４５０−Ｋがサンプルする入力信号ＣＫＶＫｍｏｄ８である。
【００９１】
Ｋ＝１である場合の時間差検出を図１１Ａに例示し、Ｋ＝３である場合の時間差検出を図１１Ｂに例示する。尚、図１１Ａ及び図１１Ｂの例では、いずれもＴｖ／８＞ｔ２である。
【００９２】
図１１Ａの例では、エッジ検出回路４７０は、入力信号系列において「１」から「０」に遷移する位置（Ｒ１０とＲ１１との間）を解析することにより、時間差ｔｄ０を検出する。この時間差ｔｄ０は、入力信号ＣＫＶ０の立ち上がりエッジと基準信号Ｒｅｆの立ち上がりエッジとの間の時間差を表す。
【００９３】
図１１Ｂの例では、エッジ検出回路４７０は、入力信号系列において「１」から「０」に遷移する位置（Ｒ５とＲ６との間）を解析することにより、時間差ｔｄ３を検出する。この時間差ｔｄ３は、入力信号ＣＫＶ３の立ち上がりエッジと基準信号Ｒｅｆの立ち上がりエッジとの間の時間差を表す。
【００９４】
図１１Ａ及び図１１Ｂから明らかなように、Ｋの値次第で、エッジ検出回路４７０が検出する時間差は異なる。即ち、Ｋに適切な値が与えられれば、エッジ検出回路４７０が時間差ｔｄＫを検出するために必要な入力信号系列の数を抑えることができる。換言すれば、エッジ検出回路４７０は、時間差ｔｄ０の大きさに関わらず、より小さい時間差ｔｄＫを検出すればよい。故に、図１０のＴＤＣによれば時間差ｔｄ０を検出する構成に比べて時間差検出に必要な遅延器４６０及びサンプラ４５０の数を抑えることができる。尚、時間差ｔｄ０と時間差ｔｄＫとの間の差分Ｋ・Ｔｖ／８は既知の値なので、時間差ｔｄＫに差分Ｋ・Ｔｖ／８を加算すれば時間差ｔｄ０を復元できる。
【００９５】
前述のように、サンプラ群４５０は、ｔ２ずつ遅れたクロック信号に従ってＴｖ／８ずつ遅れた入力信号をサンプルする。即ち、図１０のＴＤＣは、ＶＤＬと同様の動作を実現する。故に、図１０のＴＤＣの時間分解能は、入力信号の単位遅延Ｔｖ／８と基準信号Ｒｅｆの単位遅延ｔ２との間の差分に一致する。
【００９６】
本実施形態に係るＴＤＣを含むデジタル位相比較器を図１２に例示する。図１２のデジタル位相比較器は、本実施形態に係るＴＤＣ４００と、乗算器５０１と、位相予測器５０２と、周期計算回路５０３と、乗算器５０４と、補正器５１０とを含む。
【００９７】
乗算器５０１は、ＣＴＤＣ４１０の時間分解能（＝Ｔｖ／Ｎ）によって入力信号の周期Ｔｖを量子化した値ＴｖＣ（＝Ｎ）の逆数を、ＣＴＤＣ４１０の出力信号ＤＴｒｉｓｅＣに乗算する。即ち、乗算器５０１は、ＣＴＤＣ４１０の出力信号ＤＴｒｉｓｅＣに入力信号の相数の逆数を乗算し、時間差を位相差に変換する。尚、本実施形態では、入力信号の相数＝「８」の場合を例示しているが、入力信号の相数＝Ｎに一般化できる。乗算器５０１の出力信号ＰＨｆＣは、外部（例えば、図示しないデジタル位相同期回路中の他の要素）に出力される。更に、乗算器５０１の出力信号ＰＨｆＣは、位相予測器５０２にも入力される。
【００９８】
位相予測器５０２は、乗算器５０１の出力信号ＰＨｆＣと、外部からの周波数設定コードＦＣＷとに基づいて、基準信号Ｒｅｆの次の周期における入力信号（例えば、ＣＫＶ０）の位相を予測する。位相予測器５０２は、予測結果に応じてＳＫ＝１を与えるＫの値を決定する。
【００９９】
一例として、図１２のデジタル位相比較器を含む図示しないデジタル位相同期回路がロックしていると仮定する。係る条件下では、図１３に示されるように、入力信号の位相が基準信号Ｒｅｆの周期Ｔｒｅｆ毎にＦＣＷだけ増加する。即ち、位相予測器５０２は、乗算器５０１の出力信号ＰＨｆＣ及び周波数設定コードＦＣＷの和の小数部を取り出すことにより、基準信号Ｒｅｆの次の周期における入力信号の位相を予測できる。
【０１００】
ＦＴＤＣ４４０の出力信号ＤＴｒｉｓｅＦが表す位相差を時間差に変換するためには、ＦＴＤＣ４４０の時間分解能（＝｜Ｔｖ／Ｎ−ｔ２｜）によって入力信号の周期Ｔｖを量子化した値ＴｖＦが必要となる。しかしながら、ＦＴＤＣ４４０の入力範囲は狭いので、量子化値ＴｖＦを直接導出することはできない。
【０１０１】
そこで、周期計算回路５０３は、以下のように量子化値ＴｖＦを計算する。ＦＤＣＴ４４０の出力信号ＤＴｒｉｓｅＦは時間差ｔｄＫをＦＤＣＴ４４０の時間分解能によって量子化した値を表し、ＣＤＴＣ４１０の出力信号ＤＴｒｉｓｅＣは時間差ｔｄ０をＣＤＴＣ４１０の時間分解能によって量子化した値を表す。ここで、ＤＴｒｉｓｅＣからＫを減算した値は、ＤＴｒｉｓｅＦを同じ値を表す。即ち、ＤＴｒｉｓｅＦ／（ＤＴｒｉｓｅＣ−Ｋ）は、ＣＴＤＣ４１０による量子化値をＦＴＤＣ４４０による量子化値に変換するための比率に相当する。この比率をＴｖＣ（＝Ｎ）に乗算すれば、ＴｖＦ（＝Ｎ・ＤＴｒｉｓｅＦ／（ＤＴｒｉｓｅＣ−Ｋ））を導出できる。周期計算回路５０３は、ＴｖＦの逆数を乗算器５０４に入力する。乗算器５０４は、ＦＴＤＣ４４０の出力信号ＤＴｒｉｓｅＦに周期計算回路５０３からのＴｖＦの逆数を乗算し、時間差を位相差に変換する。乗算器５０４は、位相差を表す信号ＰＨｆＦ０を補正器５１０に入力する。
【０１０２】
信号ＰＨｆＦ０は、ＣＫＶＫｍｏｄ８と基準信号Ｒｅｆとの間の位相差を表している。補正器５１０は、信号ＰＨｆＦ０を補正し、ＣＫＶ０と基準信号Ｒｅｆとの間の位相差を表す信号ＰＨｆＦを出力する。補正器５１０は、加算器５１１と乗算器５１２とを含む。乗算器５１２は、位相予測器５０２からのＫに入力信号の相数の逆数を乗算し、入力信号ＣＫＶ０と入力信号ＣＫＶＫｍｏｄ８との間の位相シフト量を計算する。加算器５１１は、乗算器５１２による乗算結果を信号ＰＨｆＦ０に加算し、ＣＫＶ０と基準信号Ｒｅｆとの間の位相差を復元する。
【０１０３】
以上説明したように、第８の実施形態に係るＴＤＣは、入力信号の１つを選択し、選択した入力信号と基準信号との間のエッジの時間差を検出する。従って、本実施形態に係るＴＤＣによれば、基準信号との位相差の小さい入力信号を選択することで時間差検出に必要な遅延器及びサンプラの数を抑えることができる。
【０１０４】
（第９の実施形態）
第９の実施形態に係るＴＤＣは、図１０のＴＤＣにおけるＦＴＤＣ４４０を、図１４に示されるＦＴＤＣ６４０に置き換えた構成に相当する。ＦＴＤＣ６４０は、Ｍ個のサンプラ４５０−０，４５０−１，・・・，４５０−（Ｍ−１）と、Ｍ個のサンプラ６８０−０，６８０−１，・・・，６８０−（Ｍ−１）と、Ｍ個の遅延器４６０−０，４６０−１，・・・，４６０−（Ｍ−１）と、エッジ検出回路６７０とを含む。尚、本実施形態において、サンプラ４５０−０，４５０−１，・・・，４５０−（Ｍ−１）をまとめて第１のサンプラ群４５０と称することもあれば、サンプラ６８０−０，６８０−１，・・・，６８０−（Ｍ−１）をまとめて第２のサンプラ群６８０と称することもある。
【０１０５】
サンプラ６８０−０，６８０−１，・・・，６８０−（Ｍ−１）は、典型的には、Ｄフリップフロップまたは類似の素子である。サンプラ６８０−ｍのクロック端子には遅延器４６０−ｍの出力信号Ｒｍが供給される。サンプラ６８０−ｍのＤ端子には入力信号ＣＫＶ（ｍ＋１）ｍｏｄ８が供給される。即ち、サンプラ６８０−ｍは、サンプラ４５０−ｍと共通のクロック信号に従って、サンプラ４５０−ｍよりも１相だけ遅れた入力信号をサンプルし、Ｑ端子からエッジ検出回路６７０へ出力する。尚、第２のサンプラ群６８０は、差動入力信号をサンプルしてもよいし、差動クロック信号によって駆動されてもよい
エッジ検出回路６７０は、エッジ検出回路４７０と同様に、第１のサンプラ群４５０からの入力信号系列Ｑｆ０，Ｑｆ１，・・・，Ｑｆ（Ｍ−１）に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶＫｍｏｄ８の立ち上がりエッジとの間の時間差ｔｄＫを検出し、検出した時間差ｔｄＫを表すデジタル信号ＤＴｒｉｓｅＦを出力する。
【０１０６】
更に、エッジ検出回路６７０は、第２のサンプラ群６８０からの入力信号系列Ｑ’ｆ０，Ｑ’ｆ１，・・・，Ｑ’ｆ（Ｍ−１）とに基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ（Ｋ＋１）ｍｏｄ８の立ち上がりエッジとの間の時間差ｔｄＫ＋１を検出する。そして、エッジ検出回路６７０は、時間差ｔｄＫ＋１と時間差ｔｄＫとの間の差分を表すデジタル信号ＤｉｖＮＴｖを出力する。デジタル信号ＤｉｖＮＴｖは、入力信号ＣＫＶＫｍｏｄ８及び入力信号ＣＫＶ（Ｋ＋１）ｍｏｄ８の立ち上がりエッジの時間差を、ＦＴＤＣ６４０の時間分解能（｜Ｔｖ／８−ｔ２｜）によって量子化した値である。即ち、デジタル信号ＤｉｖＮＴｖに入力信号の相数（この例では、「８」）を乗算すれば、ＴｖＦを導出できる。
【０１０７】
本実施形態に係るＴＤＣを含むデジタル位相比較器を図１５に例示する。図１５のデジタル位相比較器は、本実施形態に係るＴＤＣ６００と、乗算器５０１と、位相予測器５０２と、乗算器７２１と、逆数変換器７２２と、乗算器５０４と、補正器５１０とを含む。
【０１０８】
乗算器７２１は、ＦＴＤＣ６４０の出力信号ＤｉＶＮＴｖに入力信号の相数を乗算し、ＴｖＦを導出する。逆数変換器７２２は、乗算器からのＴｖＦの逆数を乗算器５０４に供給する。
【０１０９】
以上説明したように、第９の実施形態に係るＴＤＣは、入力信号における隣接相間の時間差をＦＴＤＣの時間分解能によって量子化した値を更に検出する。従って、本実施形態に係るＴＤＣによれば、入力信号の周期をＦＴＤＣの時間分解能によって量子化した値を容易に（除算処理を必要とせずに）導出できる。
【０１１０】
（第１０の実施形態）
図１６に示されるように、第１０の実施形態に係るデジタル位相同期回路は、前述の各実施形態に係るデジタル位相比較器５００を含む。より具体的には、図１６のデジタル位相同期回路は、デジタル位相比較器５００、デジタル制御発振器８０１、分周器８０２、カウンタ８０３、加算器８０４、微分器８０５、比較器８０６、積分器８０７、ループフィルタ８０８、利得正規化器８０９、デルタシグマ変調器８１０を含む。
【０１１１】
デジタル制御発振器８０１は、利得正規化回路８０９及びデルタシグマ変調器８１０によって発振信号の周波数が離散的に制御される。デジタル制御発振器８０１の発振信号は出力信号として取り出されると共に、分周器８０２に入力される。
【０１１２】
分周器８０２は、デジタル制御発振器８０１からの差動発振信号を４分周し、８相信号ＣＫＶ０，・・・，ＣＫＶ７を得る。８相信号ＣＫＶ０，・・・，ＣＫＶ７は、デジタル位相比較器５００に入力される。更に、８相信号ＣＫＶ０，・・・，ＣＫＶ７のうちの任意の１つ（例えば、ＣＫＶ０）はカウンタ８０３にも入力される。
【０１１３】
デジタル位相比較器５００は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。カウンタ８０３は、基準信号Ｒｅｆをクロックとして利用し、入力信号（例えば、ＣＫＶ０）の周期数をカウントする。
【０１１４】
加算器８０４は、カウンタ８０３の出力信号と、デジタル位相比較器５００の出力信号とを加算し、入力信号ＣＫＶ０の位相情報を得る。尚、カウンタ８０３の出力信号は入力信号ＣＫＶ０の位相情報の整数部を表し、デジタル位相比較器５００の出力信号は入力信号ＣＫＶ０の位相情報の小数部を表す。
【０１１５】
微分器８０５は、加算器８０４からの入力信号ＣＫＶ０の位相情報を微分し、入力信号ＣＫＶ０の周波数情報を得る。比較器８０６は、所望の周波数設定コードＦＣＷと、微分器８０５からの入力信号ＣＫＶ０の周波数情報とを比較し、入力信号ＣＫＶ０の周波数誤差情報を検出する。
【０１１６】
積分器８０６は、比較器８０６からの入力信号ＣＫＶ０の周波数誤差情報を積分し、入力信号ＣＫＶ０の位相誤差情報を得る。ループフィルタ８０８は、積分器８０６からの位相誤差情報をフィルタリングする。
【０１１７】
利得正規化回路８０９は、ループフィルタ８０８の出力信号に基づいてループ利得を調整するための利得調整信号を生成する。デルタシグマ変調器８１０は、利得調整信号の下位ビットにデルタシグマ変調を行い、デジタル制御発振器８０１の制御信号を生成する。
【０１１８】
以上説明したように、第１０の実施形態に係るデジタル位相同期回路は、前述の各実施形態に係るデジタル位相比較器を含む。従って、本実施形態に係るデジタル位相同期回路によれば、前述の各実施形態と同様の効果が得られる。
【０１１９】
尚、図１６のデジタル位相同期回路は例示であり、本実施形態に係るデジタル位相同期回路は図１６に示されていない要素を含んでもよいし、図１６に示された要素の一部を含まなくてもよい。
【０１２０】
（第１１の実施形態）
図１７に示されるように、第１１の実施形態に係る通信装置は、第１０の実施形態に係るデジタル位相同期回路８００を含む。より具体的には、図１７の通信装置は、デジタル位相同期回路８００、アンテナ９０１、スイッチ９０２、ＬＮＡ９０３、ミキサ９０４、ＡＢＢ（アナログベースバンド回路）９０５、ＡＤＣ（アナログ−デジタル変換器）９０６、デジタル信号処理部９１０、ＤＡＣ（デジタル−アナログ変換器）９１１、ＡＢＢ９１２、ミキサ９１３及びＰＡ（電力増幅器）９１４を含む。
【０１２１】
アンテナ９０１によって受信された搬送周波数帯の受信信号は、スイッチ９０２を介してＬＮＡ９０３に供給される。ＬＮＡ９０３は、入力信号の信号レベルを増幅し、ミキサ９０４に供給する。ミキサ９０４は、デジタル位相同期回路８００（即ち、局部発振器）によって生成された局部発振信号を、ＬＮＡ９０３の出力信号に乗算し、ベースバンド受信信号を得る（ダウンコンバート）。
【０１２２】
ＡＢＢ９０５は、ミキサ９０４からのベースバンド受信信号にフィルタリング処理などの各種ベースバンド処理を行い、ＡＤＣ９０６に入力する。ＡＤＣ９０６は、ＡＢＢ９０５の出力信号をデジタルドメインに変換し、デジタル信号処理部９１０に入力する。デジタル信号処理部９１０は、受信データ及び送信データに対する各種処理を行う。
【０１２３】
ＤＡＣ９１１は、デジタル信号処理部９１０からの入力信号をアナログドメインに変換し、ＡＢＢ９１２に入力する。ＡＢＢ９１２は、ＤＡＣ９１１からのアナログ信号に増幅、フィルタリング処理などの各種ベースバンド処理を行い、ミキサ９１３に入力する。
【０１２４】
ミキサ９１３は、デジタル位相同期回路８００によって生成された局部発振信号を、ＡＢＢ９１２の出力信号に乗算し、搬送周波数帯の送信信号を得る（アップコンバート）。ＰＡ９１４は、ミキサ９１３からの搬送周波数帯の送信信号の電力を増幅し、スイッチ９０２を介してアンテナ９０１に供給する。アンテナ９０１は、供給された送信信号を空間に放射する。
【０１２５】
尚、図１７の通信装置は例示であり、本実施形態に係る通信装置は図１７に示されていない要素を含んでもよいし、図１７に示された要素の一部を含まなくてもよい。また、図１７の通信装置は、送信及び受信の両方が可能である。しかしながら、第１０の実施形態に係るデジタル位相同期回路は、送信を専ら行う通信装置（即ち、送信機）及び受信を専ら行う通信装置（即ち、受信機）のいずれにも適用可能である。
【０１２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
１００，１１０，１２０，１３０，１４０，１５０，１６０・・・サンプラ
２００，２１０，２２０，２３０，２４０，２５０，２６０・・・遅延器
３００，３１０，３２０，３３０，３４０，３５０，３６０・・・エッジ検出及び正規化回路
４００，６００・・・ＴＤＣ
４１０・・・ＣＴＤＣ
４２０・・・サンプラ
４３０・・・エッジ検出回路
４４０，６４０・・・ＦＴＤＣ
４５０・・・サンプラ
４６０・・・遅延器
４７０，６７０・・・エッジ検出回路
５００・・・デジタル位相比較器
５０１・・・乗算器
５０２・・・位相予測器
５０３・・・周期計算回路
５０４・・・乗算器
５１０・・・補正器
５１１・・・乗算器
５１２・・・乗算器
６８０・・・サンプラ
７２１・・・乗算器
７２２・・・逆数変換器
８００・・・デジタル位相同期回路
８０１・・・デジタル制御発振器
８０２・・・分周器
８０３・・・カウンタ
８０４・・・加算器
８０５・・・微分器
８０６・・・比較器
８０７・・・積分器
８０８・・・ループフィルタ
８０９・・・利得正規化器
８１０・・・デルタシグマ変調器
９０１・・・アンテナ
９０２・・・スイッチ
９０３・・・ＬＮＡ
９０４・・・ミキサ
９０５・・・アナログベースバンド回路
９０６・・・ＡＤＣ
９１０・・・デジタル信号処理部
９１１・・・ＤＡＣ
９１２・・・アナログベースバンド回路
９１３・・・ミキサ
９１４・・・ＰＡ
【技術分野】
【０００１】
本発明の実施形態は、デジタル位相比較器に関する。
【背景技術】
【０００２】
携帯電話機などに使用される無線通信技術では、搬送周波数帯からベースバンドへの周波数変換（ダウンコンバート）及び逆方向の周波数変換（アップコンバート）が行われる。係る周波数変換には、局部発振器が生成する局部発振信号が利用される。局部発振器は、例えばデジタル位相同期回路（ＤＰＬＬ；Digital Phase Locked Loop）によって実現できる。ＤＰＬＬは、典型的には、デジタルコードによって発振信号の周波数が離散的に制御されるデジタル制御発振器（ＤＣＯ）、発振信号を分周する分周器、（分周された）発振信号と基準信号との間の位相差を表すデジタル信号を出力するデジタル位相比較器などを含む。
【０００３】
デジタル位相比較器は、通常、複数の遅延器をカスケード接続した遅延器列と、遅延器列の各段の出力信号を夫々入力する複数のサンプラとを含む。遅延器列には発振信号が入力され、複数のサンプラのクロック端子には基準信号が入力される。複数のサンプラの出力信号を解析することにより、発振信号と基準信号との間の位相差を表すデジタル信号が得られる。係る通常のデジタル位相比較器の時間分解能は、遅延器列の各段において生じる遅延時間に一致する。
【０００４】
また、デジタル位相比較器の時間分解能を向上させる技術として、ＶＤＬ(Vernier Delay Line)が提案されている。ＶＤＬに基づくデジタル位相比較器は、基準信号のための遅延器列を更に含む。この遅延器列には基準信号が入力され、この遅延器列の各段の出力信号が各サンプラのクロック端子に供給される。ＶＤＬに基づくデジタル位相比較器の時間分解能は、両遅延器列の一段において生じる遅延時間の差分に一致する。尚、両遅延器列の一段において生じる遅延時間は相違するように設計される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，３０４，５１０号明細書
【非特許文献】
【０００６】
【非特許文献１】P. Dudek et al, "A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line," IEEE J. Solid-State Circuits, vol.35, No.2, pp.240-247, Feb. 2000.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述の通常のデジタル位相比較器は、遅延器列の一段において生じる遅延時間よりも細かく位相差を検出することができない。一方、ＶＤＬに基づくデジタル位相比較器は、基準信号のための遅延器列を必要とする。遅延器列の追加は、回路面積及び消費電力の増大を招く。
【０００８】
実施形態は、デジタル位相比較器の時間分解能を向上させつつ回路面積及び消費電力の増大を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
一実施形態によれば、デジタル位相比較器は、基準信号を初段から入力し、各段で遅延を与える遅延器列を含む。デジタル位相比較器は、基準信号に応じてＮ相入力信号（Ｎは２以上の整数）のうちの第１の信号をサンプルする第１のサンプラと、遅延器列の初段の出力信号に応じてＮ相入力信号のうち第１の信号に比べて２π／Ｎだけ位相の遅れた第２の信号をサンプルする第２のサンプラとを含む、サンプラ群を含む。デジタル位相比較器は、サンプラ群のサンプル信号に基づいて、基準信号と第１の信号との間のエッジの時間差を検出し、時間差を位相差に変換する検出回路を含む。
【００１０】
別の実施形態によれば、デジタル位相比較器は、基準信号をトリガとして利用するＬ相（Ｌは２以上の整数）リングオシレータを含む。デジタル位相比較器は、リングオシレータのＬ相発振信号のうち最も位相の進んだ信号に応じてＮ相入力信号（ＮはＬの約数）のうちの第１の信号をサンプルする第１のサンプラと、Ｌ相発振信号のうち第２番目に位相の進んだ信号に応じてＮ相入力信号のうち第１の信号に比べて２π／Ｎだけ位相の遅れた第２の信号をサンプルする第２のサンプラとを含む、サンプラ群を含む。デジタル位相比較器は、サンプラ群のサンプル信号に基づいて、基準信号と第１の信号との間のエッジの時間差を検出し、時間差を位相差に変換する検出回路を含む。
【００１１】
別の実施形態によれば、デジタル位相比較器は、基準信号とＮ相入力信号（Ｎは２以上の整数）のうちの第１の信号との間のエッジの時間差を、Ｎ相入力信号における隣接相間の時間差に相当する第１の時間分解能によって量子化し、第１の量子化値を得る第１の時間−デジタル変換器を含む。デジタル位相比較器は、基準信号とＮ相入力信号のうち第１の信号に比べて２π・Ｋ／Ｎだけ（Ｋは０以上Ｍ未満の整数、ＭはＮの整数倍）位相の遅れた第２の信号との間のエッジの時間差を、Ｎ相入力信号における隣接相間の時間差よりも小さい第２の時間分解能によって量子化し、第２の量子化値を得る第２の時間−デジタル変換器を含む。第２の時間−デジタル変換器は、環状接続されたＭ段の遅延器を含み、基準信号を第（Ｋ＋１）段から入力し、各段で遅延を与える遅延器列を含む。第２の時間−デジタル変換器は、遅延器列の第（Ｋ＋１）段の出力信号に応じて第２の信号をサンプルする第１のサンプラと、遅延器列の第（Ｋ＋１）段の次段の出力信号に応じてＮ相入力信号のうち第２の信号に比べて２π／Ｎだけ位相の遅れた第３の信号をサンプルする第２のサンプラとを含む、第１のサンプラ群を含む。第２の時間−デジタル変換器は、第１のサンプラ群のサンプル信号に基づいて、第２の信号と基準信号との間のエッジの時間差を検出し、第２の量子化値を得る検出回路とを含む。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係るデジタル位相比較器を例示するブロック図。
【図２】第２の実施形態に係るデジタル位相比較器を例示するブロック図。
【図３】第３の実施形態に係るデジタル位相比較器を例示するブロック図。
【図４Ａ】図３のデジタル位相比較器による入力信号と基準信号との間のエッジの時間差検出の説明図。
【図４Ｂ】図３のデジタル位相比較器による入力信号と基準信号との間のエッジの時間差検出の説明図。
【図５】第４の実施形態に係るデジタル位相比較器を例示するブロック図。
【図６】図５のリングオシレータにおける各段の出力信号の電圧変化を例示するタイミングチャート。
【図７】第５の実施形態に係るデジタル位相比較器を例示するブロック図。
【図８】第６の実施形態に係るデジタル位相比較器を例示するブロック図。
【図９】第７の実施形態に係るデジタル位相比較器を例示するブロック図。
【図１０】第８の実施形態に係るＴＤＣを例示するブロック図。
【図１１Ａ】図１０のＦＴＤＣによる入力信号と基準信号との間のエッジの時間差検出の説明図。
【図１１Ｂ】図１０のＦＴＤＣによる入力信号と基準信号との間のエッジの時間差検出の説明図。
【図１２】第８の実施形態に係るＴＤＣを含むデジタル位相比較器を例示するブロック図。
【図１３】図１２の位相予測器の動作の説明図。
【図１４】第９の実施形態に係るＴＤＣの一部を例示するブロック図。
【図１５】第９の実施形態に係るＴＤＣを含むデジタル位相比較器を例示するブロック図。
【図１６】第１０の実施形態に係るデジタル位相同期回路を例示するブロック図。
【図１７】第１１の実施形態に係る通信装置を例示するブロック図。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、実施形態について説明する。尚、各実施形態において、説明済みの他の実施形態と同一または類似の要素には同一または類似の符号を付し、重複する説明を基本的に省略する。
【００１４】
また、以降の説明において、立ち上がりエッジの検出は、立ち下がりエッジの検出に適宜読み替えることができる。一方、立ち下がりエッジの検出もまた、立ち上がりエッジの検出に適宜読み替えることができる。
【００１５】
（第１の実施形態）
図１に示されるように、第１の実施形態に係るデジタル位相比較器は、Ｎ個（Ｎは２以上の整数）のサンプラ１００−０，１００−１，・・・，１００−（Ｎ−１）と、Ｎ個の遅延器２００−０，２００−１，・・・，２００−（Ｎ−１）と、エッジ検出及び正規化回路３００とを含む。尚、本実施形態において、サンプラ１００−０，１００−１，・・・，１００−（Ｎ−１）をまとめてサンプラ群１００と称することもある。
【００１６】
図１のデジタル位相比較器には、Ｎ相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶＮ−１と、基準信号Ｒｅｆとが入力される。図１のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態において、入力信号の相数＝遅延器及びサンプラの数であるが、両者は相違してもよい。
【００１７】
Ｎ相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶＮ−１は、順番に略２π／Ｎずつ位相が遅れている。例えば、入力信号ＣＫＶｊ＋１（ここで、ｊは０以上Ｎ−２以下の任意の整数である）は、入力信号ＣＫＶｊよりも略２π／Ｎだけ位相が遅れている。２π／Ｎの位相差は、Ｔｖ／Ｎの時間差に相当する。ＴｖはＮ相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶＮ−１の周期（即ち、周波数の逆数）を表す。
【００１８】
Ｎ個の遅延器２００−０，２００−１，・・・，２００−（Ｎ−１）は、カスケード接続されて遅延器列を形成する。遅延器列の初段（遅延器２００−０）には、基準信号Ｒｅｆが入力され、各段において略ｔ２の遅延が夫々与えられる。例えば、遅延器２００−（Ｎ−２）の出力信号は基準信号Ｒｅｆに比べて略（Ｎ−１）・ｔ２だけ遅れている。尚、ｔ２及びＴｖ／Ｎは相違するように設計されるが、両者の大小関係は問われない。
【００１９】
サンプラ１００−０，１００−１，・・・，１００−（Ｎ−１）は、典型的には、Ｄフリップフロップまたは類似の素子である。サンプラ１００−０のクロック端子には基準信号Ｒｅｆが供給され、サンプラ１００−０のＤ端子には入力信号ＣＫＶ０が供給される。サンプラ１００−０は、クロック信号に応じて入力信号ＣＫＶ０をサンプルし、Ｑ端子からエッジ検出及び正規化回路３００へ出力する。サンプラ１００−（ｉ＋１）のクロック端子には遅延器２００−ｉからの出力信号が供給され、サンプラ１００−（ｉ＋１）のＤ端子には入力信号ＣＫＶｉ＋１が供給される。ここで、ｉは０以上Ｎ−２以下の任意の整数である。サンプラ１００−（ｉ＋１）は、クロック信号に応じて入力信号ＣＫＶｉ＋１をサンプルし、Ｑ端子からエッジ検出及び正規化回路３００へ出力する。
【００２０】
エッジ検出及び正規化回路３００は、サンプラ群１００からの入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ−１に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差ｔｄ０を検出する。具体的には、エッジ検出及び正規化回路３００は、入力信号系列において「１」から「０」に（或いは、「０」から「１」に）遷移する位置を解析することにより、時間差ｔｄ０を検出する。
【００２１】
エッジ検出及び正規化回路３００は、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。例えば、エッジ検出及び正規化回路３００は、入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ−１に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち下がりエッジとの間の時間差ｔｄ’０を更に検出する。エッジ検出及び正規化回路３００は、入力信号系列において「０」から「１」に（または「１」から「０」に）遷移する位置を解析することにより、時間差ｔｄ’０を検出する。時間差ｔｄ’０と時間差ｔｄ０との間の差分は、Ｔｖ／２に相当するので、これを２倍すれば周期Ｔｖを導出できる。エッジ検出及び正規化回路３００は、検出した時間差ｔｄ０を周期Ｔｖで除算（正規化）することにより、時間差ｔｄ０を位相差に変換する。エッジ検出及び正規化回路３００は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００２２】
前述のように、サンプラ群１００は、ｔ２ずつ遅れたクロック信号に従ってＴｖ／Ｎずつ遅れた入力信号をサンプルする。即ち、図１のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図１のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／Ｎと基準信号Ｒｅｆの単位遅延ｔ２との間の差分に一致する。
【００２３】
以上説明したように、第１の実施形態に係るデジタル位相比較器は、多相入力信号における信号間の位相差を遅延として利用することにより、入力信号のための遅延器列を必要とせずにＶＤＬと同様の動作を実現する。従って、本実施形態に係るデジタル位相比較器によれば、ＶＤＬと同様の高い時間分解能を達成しつつ、入力信号のための遅延器列に相当する回路面積及び消費電力を節約できる。
【００２４】
（第２の実施形態）
図２に示されるように、第２の実施形態に係るデジタル位相比較器は、８個のサンプラ１１０−０，１１０−１，・・・，１１０−７と、８個の遅延器２１０−０，２１０−１，・・・，２１０−７と、エッジ検出及び正規化回路３１０とを含む。
【００２５】
図２のデジタル位相比較器には、８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７と、基準信号Ｒｅｆとが入力される。図２のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態では、簡単化のために、入力信号の相数＝遅延器及びサンプラの数＝「８」に設計されているが、これらをＮ（但し、本実施形態において入力信号の相数は偶数）に一般化しても勿論よい。更に、本実施形態において、入力信号の相数＝遅延器及びサンプラの数であるが、これらは相違してもよい。
【００２６】
８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７は、順番に略π／４ずつ位相が遅れている。例えば、入力信号ＣＫＶｊ＋１（ここで、ｊは０以上６以下の任意の整数である）は、入力信号ＣＫＶｊよりも略π／４だけ位相が遅れている。π／４の位相差は、Ｔｖ／８の時間差に相当する。Ｔｖは８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７の周期を表す。更に、入力信号ＣＫＶｊ＋４（または、入力信号ＣＫＶｊ−４）は、入力信号ＣＫＶｊの逆相信号に相当する。尚、入力信号の相数をＮに一般化する場合には、入力信号ＣＫＶｊの逆相信号は入力信号ＣＫＶｊ＋Ｎ／２（または、入力信号ＣＫＶｊ−Ｎ／２）である。
【００２７】
遅延器２１０−０，２１０−１，・・・，２１０−７は、カスケード接続されて遅延器列を形成する。遅延器列の初段（遅延器２１０−０）には、基準信号Ｒｅｆが入力され、各段において略ｔ２の遅延が夫々与えられる。例えば、遅延器２１０−６の出力信号は基準信号Ｒｅｆに比べて略７・ｔ２だけ遅れている。尚、ｔ２及びＴｖ／８は相違するように設計されるが、両者の大小関係は問われない。
【００２８】
サンプラ１１０−０，１１０−１，・・・，１１０−７は、典型的には、差動構成のＤフリップフロップまたは類似の素子である。サンプラ１１０−０のクロック端子には基準信号Ｒｅｆが供給され、サンプラ１１０−０のＤ端子には入力信号ＣＫＶ０が供給され、サンプラ１１０−０のＤｂ端子には入力信号ＣＫＶ４が供給される。サンプラ１１０−０は、クロック信号に応じて入力信号ＣＫＶ０及び入力信号ＣＫＶ４（即ち、入力信号ＣＫＶ０の逆相信号）の差動信号をサンプルし、Ｑ端子からエッジ検出及び正規化回路３１０へ出力する。サンプラ１１０−（ｉ＋１）のクロック端子には遅延器２１０−ｉからの出力信号が供給され、サンプラ１１０−（ｉ＋１）のＤ端子には入力信号ＣＫＶｉ＋１が供給され、サンプラ１１０−（ｉ＋１）のＤｂ端子には入力信号ＣＫＶｉ＋５（またはＣＫＶｉ−３）が供給される。ここで、ｉは０以上６以下の任意の整数である。サンプラ１００−（ｉ＋１）は、クロック信号に応じて入力信号ＣＫＶｉ＋１及び入力信号ＣＫＶｉ＋５（またはＣＫＶｉ−３）の差動信号をサンプルし、Ｑ端子からエッジ検出及び正規化回路３１０へ出力する。
【００２９】
エッジ検出及び正規化回路３１０は、エッジ検出及び正規化回路３００と同様に、サンプラ群１１０からの入力信号系列Ｑ０，Ｑ１，・・・，Ｑ７に基づいて、時間差ｔｄ０を検出する。更に、エッジ検出及び正規化回路３１０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３１０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００３０】
前述のように、サンプラ群１１０は、ｔ２ずつ遅れたクロック信号に従ってＴｖ／８ずつ遅れた入力信号（の差動信号）をサンプルする。即ち、図２のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図２のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／８と基準信号Ｒｅｆの単位遅延ｔ２との間の差分に一致する。
【００３１】
以上説明したように、第２の実施形態に係るデジタル位相比較器は、第１の実施形態に係るデジタル位相比較器において差動入力信号をサンプルする構成に相当する。従って、本実施形態に係るデジタル位相比較器によれば、第１の実施形態と同様の効果を得ることができると共に、差動構成による様々な利点（コモンモード除去効果など）も得ることができる。
【００３２】
（第３の実施形態）
図３に示されるように、第３の実施形態に係るデジタル位相比較器は、Ｎ＋Ｍ個（Ｎは２以上の整数、Ｍは１以上の整数）のサンプラ１２０−０，１２０−１，・・・，１２０−（Ｎ＋Ｍ−１）と、Ｎ＋Ｍ個の遅延器２２０−０，２２０−１，・・・，２２０−（Ｎ＋Ｍ−１）と、エッジ検出及び正規化回路３２０とを含む。尚、本実施形態において、サンプラ１２０−０，１２０−１，・・・，１２０−（Ｎ＋Ｍ−１）をまとめてサンプラ群１２０と称することもある。
【００３３】
図３のデジタル位相比較器には、Ｎ相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶＮ−１と、基準信号Ｒｅｆとが入力される。図３のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。
【００３４】
遅延器２２０−０，２２０−１，・・・，２２０−（Ｎ＋Ｍ−１）は、カスケード接続されて遅延器列を形成する。遅延器列の初段（遅延器２２０−０）には、基準信号Ｒｅｆが入力され、各段において略ｔ２の遅延が夫々与えられる。例えば、遅延器２２０−（Ｎ＋Ｍ−２）の出力信号は基準信号Ｒｅｆに比べて略（Ｎ＋Ｍ−１）・ｔ２だけ遅れている。尚、ｔ２及びＴｖ／Ｎは相違するように設計されるが、両者の大小関係は問われない。
【００３５】
サンプラ１２０−０，１２０−１，・・・，１２０−（Ｎ＋Ｍ−１）は、典型的には、Ｄフリップフロップまたは類似の素子である。サンプラ１２０−０のクロック端子には基準信号Ｒｅｆが供給され、サンプラ１２０−０のＤ端子には入力信号ＣＫＶ０が供給される。サンプラ１２０−０は、クロック信号に応じて入力信号ＣＫＶ０をサンプルし、Ｑ端子からエッジ検出及び正規化回路３２０へ出力する。
【００３６】
サンプラ１２０−（ｉ＋１）のクロック端子には遅延器２２０−ｉからの出力信号が供給され、サンプラ１２０−（ｉ＋１）のＤ端子には入力信号ＣＫＶｉ＋１が供給される。ここで、ｉは０以上（Ｎ＋Ｍ−２）以下の整数である。
【００３７】
但し、ｉ＋１≧Ｎである場合には、ｉ＋１の値は入力信号の相数を超過する。そこで、例えばサンプラ１２０−ＮのＤ端子には入力信号ＣＫＶ０が供給される。以降、ｉ＋１＝Ｎから２Ｎまで、サンプラ１２０−（ｉ＋１）のＤ端子には入力信号ＣＫＶ（ｉ＋１）−Ｎが供給される。一般化するならば、サンプラ１２０−（ｉ＋１）のＤ端子には、入力信号ＣＫＶ（ｉ＋１）ｍｏｄＮが入力される。「ｘｍｏｄｙ」は、「ｘのｙを法とする剰余」を意味する。
【００３８】
尚、例えば、入力信号ＣＫＶ０は、サンプラ１２０−（Ｎ−１）のＤ端子に供給される入力信号ＣＫＶＮ−１に比べてＴｖ／Ｎだけ遅れているとみなすことができる。故に、ｉ＋１≧Ｎの場合にも、サンプラのＤ端子に供給される入力信号が略Ｔｖ／Ｎずつ遅れているという関係は維持される。
【００３９】
サンプラ１２０−（ｉ＋１）は、クロック信号に応じて入力信号ＣＫＶ（ｉ＋１）ｍｏｄＮをサンプルし、Ｑ端子からエッジ検出及び正規化回路３２０へ出力する。尚、Ｎが偶数である場合には、サンプラ群１２０は、差動入力信号をサンプルしてもよい。
【００４０】
エッジ検出及び正規化回路３２０は、エッジ検出及び正規化回路３００と同様に、サンプラ群１２０からの入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ＋Ｍ−１に基づいて、時間差ｔｄ０を検出する。更に、エッジ検出及び正規化回路３２０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３２０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００４１】
例えば、Ｎ＝８とした場合の入力信号ＣＫＶ０と基準信号Ｒｅｆとの間の時間差検出は、例えば図４Ａまたは図４Ｂに示すように実現される。図４ＡはＴｖ／８＜ｔ２の場合に対応し、図４ＢはＴｖ／８＞ｔ２の場合に対応する。以降、便宜的に、サンプラ１２０−（ｉ＋１）のクロック端子に供給される遅延基準信号Ｒｅｆｉ＋１との間の立ち上がりエッジと、その直前における入力信号ＣＫＶ（ｉ＋１）ｍｏｄＮの立ち上がりエッジとの間の時間差をｔｄｉ＋１で表す。
【００４２】
図４Ａの例では、時間差ｔｄｉ＋１＝ｔｄ０−ｉ（Ｔｖ／８−ｔ２）である。時間差ｔｄｉ＋１が正値から負値に遷移する位置（即ち、入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ＋Ｍ−１が「１」から「０」に遷移する位置）を検出すれば、時間差ｔｄ０を（Ｔｖ／８−ｔ２）によって量子化した値を得ることができる。更に、時間差ｔｄｉ＋１がＴｖ／２（または−Ｔｖ／２）を下回る位置（即ち、入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ＋Ｍ−１が「０」から「１」に遷移する位置）を検出すれば、時間差ｔｄ’０を（Ｔｖ／８−ｔ２）によって量子化した値を得ることができる。
【００４３】
図４Ｂの例では、時間差ｔｄｉ＋１＝ｔｄ０＋ｉ（ｔ２−Ｔｖ／８）である。時間差ｔｄｉ＋１が周期Ｔｖを上回る位置（即ち、入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ＋Ｍ−１が「０」から「１」に遷移する位置）を検出すれば、（Ｔｖ−ｔｄ０）を（ｔ２−Ｔｖ／８）によって量子化した値を得ることができる。従って、係る量子化値をＴｖから減算することにより、時間差ｔｄ０を（ｔ２−Ｔｖ／８）によって量子化した値を得ることができる。更に、時間差ｔｄｉ＋１がＴｖ／２（または３Ｔｖ／２）を上回る位置（即ち、入力信号系列Ｑ０，Ｑ１，・・・，ＱＮ＋Ｍ−１が「１」から「０」に遷移する位置）を検出すれば、（Ｔｖ−ｔｄ’０）を（Ｔｖ／８−ｔ２）によって量子化した値を得ることができる。従って、係る量子化値をＴｖから減算することにより、時間差ｔｄ’０を（ｔ２−Ｔｖ／８）によって量子化した値を得ることができる。
【００４４】
前述のように、サンプラ群１２０は、ｔ２ずつ遅れたクロック信号に従ってＴｖ／Ｎずつ遅れた入力信号をサンプルする。即ち、図３のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図３のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／Ｎと基準信号Ｒｅｆの単位遅延ｔ２との間の差分に一致する。
【００４５】
以上説明したように、第３の実施形態に係るデジタル位相比較器は、入力信号の相数を超える数のサンプラを許容する。従って、本実施形態に係るデジタル位相比較器によれば、より大きな（最大で時間分解能の（Ｎ＋Ｍ）倍の）時間差を検出することができる。
【００４６】
（第４の実施形態）
図５に示されるように、第４の実施形態に係るデジタル位相比較器は、７個のサンプラ１３０−０，１３０−１，・・・，１３０−６と、７個の遅延器２３０−０，２３０−１，・・・２３０−６と、エッジ検出及び正規化回路３３０とを含む。尚、本実施形態において、サンプラ１３０−０，１３０−１，・・・，１３０−６をまとめてサンプラ群１３０と称することもある。
【００４７】
図５のデジタル位相比較器には、７相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ６と、基準信号Ｒｅｆとが入力される。図５のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態では、簡単化のために、入力信号の相数＝遅延器及びサンプラの数＝「７」に設計されているが、これらをＮ（但し、本実施形態において遅延器及びサンプラの数は奇数）に一般化しても勿論よい。更に、本実施形態において、入力信号の相数＝遅延器及びサンプラの数であるが、これらは相違してもよい。
【００４８】
７相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ６は、順番に略２π／７ずつ位相が遅れている。例えば、入力信号ＣＫＶｊ＋１（ここで、ｊは０以上５以下の任意の整数である）は、入力信号ＣＫＶｊよりも略２π／７だけ位相が遅れている。２π／７の位相差は、Ｔｖ／７の時間差に相当する。Ｔｖは７相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ６の周期を表す。
【００４９】
遅延器２３０−０，２３０−１，・・・，２３０−６は、典型的には単相インバータである。これらは、環状接続され、（７相）リングオシレータとして機能する。以降の説明では、遅延器２３０−０，２３０−１，・・・，２３０−６をまとめてリングオシレータ２３０と称することもある。
【００５０】
リングオシレータ２３０は、基準信号Ｒｅｆをトリガとして利用する。即ち、基準信号ＲｅｆがＬｏｗ（「０」）からＨｉｇｈ（「１」）に遷移すると、遅延器２３０−０から順番に発振し始める。遅延器２３０−（ｉ＋１）は、遅延器２３０−ｉからの入力信号を反転させて出力する。ここで、ｉは０以上５以下の任意の整数である。更に、信号には遅延器２３０−（ｉ＋１）の通過によって略ＴＲ／１４の遅延が与えられる。ＴＲはリングオシレータ２３０の発振周期を表す。即ち、遅延器２３０−（ｉ＋１）の出力信号Ｒｉ＋１は、その入力信号Ｒｉに比べて略４ＴＲ／７だけ遅延する。図６は、リングオシレータ２３０における各段の出力信号の電圧変化を例示する。図６から明らかなように、リングオシレータ２３０における各段の出力信号は、Ｒ０→Ｒ２→Ｒ４→Ｒ６→Ｒ１→Ｒ３→Ｒ５の順序でＴＲ／７ずつ遅れている。尚、ＴＲ／７及びＴｖ／７は相違するように設計されるが、両者の大小関係は問われない。
【００５１】
リングオシレータ２３０の発振周期は、図示しないカウンタによってカウントされる。そして、例えば、第ｔ番目（ｔは１以上の所定数）の発振周期の完了時に、リングオシレータ２３０の発振は停止される。故に、サンプラ群１３０は、合計７×ｔ点のサンプリングを行うことができる。即ち、リングオシレータ２３０は７×ｔ個の遅延器であるとみなすことができるし、サンプラ群１３０は７×ｔ個のサンプラであるとみなすことができる。また、第ｔ回目の発振周期の完了を待たずに、エッジ検出及び正規化回路３３０が所望の時間差ｔｄ０（及びｔｄ’０）を検出したことを条件に、リングオシレータの発振が停止されてもよい。
【００５２】
サンプラ１３０−０，１３０−１，・・・，１３０−６は、遅延器２３０−０，２３０−１，・・・，２３０−６の出力信号を夫々クロック信号として利用し、入力信号をサンプルする。サンプラ１３０−０，１３０−１，・・・，１３０−６がサンプルする信号は、クロック信号の遅延順によって決まる。即ち、最も遅延の小さいクロック信号Ｒ０を利用するサンプラ１３０−０は、最も遅延の小さい入力信号ＣＫＶ０をサンプルする。一方、最も遅延の大きいクロック信号Ｒ５を利用するサンプラ１３０−５は、最も遅延の大きい入力信号ＣＫＶ６をサンプルする。サンプラ群１３０は、サンプル信号をエッジ検出及び正規化回路３３０へ入力する。
【００５３】
エッジ検出及び正規化回路３３０は、サンプラ群１３０からの入力信号系列Ｑ０，Ｑ１，・・・，Ｑ６に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差ｔｄ０を検出する。具体的には、入力信号系列Ｑ０，Ｑ１，・・・，Ｑ６を、遅延順に従ってＱ０→Ｑ２→Ｑ４→Ｑ６→Ｑ１→Ｑ３→Ｑ５の順序にソートすれば、エッジ検出及び正規化回路３００と同様の手法が適用できる。尚、ｔが２以上であるならば、エッジ検出及び正規化回路３３０は、第１番目の発振周期における入力信号系列から順にエッジ検出を行えばよい。更に、エッジ検出及び正規化回路３３０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３３０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００５４】
前述のように、サンプラ群１３０は、ＴＲ／７ずつ遅れたクロック信号に従ってＴｖ／７ずつ遅れた入力信号をサンプルする。即ち、図５のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図５のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／７と基準信号Ｒｅｆの単位遅延ＴＲ／７との間の差分に一致する。
【００５５】
以上説明したように、第４の実施形態に係るデジタル位相比較器は、リングオシレータを最大ｔ周期に亘って発振させることにより遅延クロック信号を生成する。従って、本実施形態に係るデジタル位相比較器によれば、リングオシレータの相数×ｔ個のサンプラ及び遅延器を用意する場合と同様の効果を得ることができる。
【００５６】
（第５の実施形態）
図７に示されるように、第５の実施形態に係るデジタル位相比較器は、９個のサンプラ１４０−０，１４０−１，・・・，１４０−８と、９個の遅延器２４０−０，２４０−１，・・・，２４０−８と、エッジ検出及び正規化回路３４０とを含む。尚、本実施形態において、サンプラ１４０−０，１４０−１，・・・，１４０−８をまとめてサンプラ群１４０と称することもある。
【００５７】
図７のデジタル位相比較器には、３相の入力信号ＣＫＶ０，ＣＫＶ１，ＣＫＶ２と、基準信号Ｒｅｆとが入力される。図７のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態では、簡単化のために、入力信号の相数×３＝遅延器及びサンプラの数＝「９」に設計されているが、入力信号の相数をＮに一般化し、遅延器及びサンプラの数をＮの奇数倍に一般化しても勿論よい。
【００５８】
３相の入力信号ＣＫＶ０，ＣＫＶ１，ＣＫＶ２は、順番に略２π／３ずつ位相が遅れている。例えば、入力信号ＣＫＶｊ＋１（ここで、ｊは０または１である）は、入力信号ＣＫＶｊよりも略２π／３だけ位相が遅れている。２π／３の位相差は、Ｔｖ／３の時間差に相当する。Ｔｖは３相の入力信号ＣＫＶ０，ＣＫＶ１，ＣＫＶ２の周期を表す。
【００５９】
遅延器２４０−０，２４０−１，・・・，２４０−８は、典型的には単相インバータである。これらは、環状接続され、９相リングオシレータとして機能する。以降の説明では、遅延器２４０−０，２４０−１，・・・，２４０−８をまとめてリングオシレータ２４０と称することもある。
【００６０】
リングオシレータ２４０は、基準信号Ｒｅｆをトリガとして利用する。即ち、基準信号ＲｅｆがＬｏｗ（「０」）からＨｉｇｈ（「１」）に遷移すると、遅延器２４０−０から順番に発振し始める。遅延器２４０−（ｉ＋１）は、遅延器２４０−ｉからの入力信号を反転させて出力する。ここで、ｉは０以上７以下の整数である。更に、信号には遅延器２４０−（ｉ＋１）の通過によって略ＴＲ／１８の遅延が与えられる。ＴＲはリングオシレータ２４０の発振周期を表す。即ち、遅延器２４０−（ｉ＋１）の出力信号Ｒｉ＋１は、その入力信号Ｒｉに比べて略５ＴＲ／９だけ遅延する。従って、リングオシレータ２４０における各段の出力信号は、Ｒ０→Ｒ２→Ｒ４→Ｒ６→Ｒ８→Ｒ１→Ｒ３→Ｒ５→Ｒ７の順序でＴＲ／９ずつ遅れている。尚、ＴＲ／９及びＴｖ／３は相違するように設計されるが、両者の大小関係は問われない。
【００６１】
リングオシレータ２４０もまた、リングオシレータ２３０と同様に、最大ｔ周期に亘って発振する。故に、サンプラ１４０群は、合計９×ｔ点のサンプリングを行うことができる。即ち、リングオシレータ２４０は９×ｔ個の遅延器であるとみなすことができるし、サンプラ１４０群は９×ｔ個のサンプラであるとみなすことができる。
【００６２】
サンプラ１４０−０，１４０−１，・・・，１４０−８は、遅延器２４０−０，２４０−１，・・・，２４０−８の出力信号を夫々クロック信号として利用し、入力信号をサンプルする。サンプラ１４０−０，１４０−１，・・・，１４０−８がサンプルする信号は、クロック信号の遅延順によって決まる。即ち、最も遅延の小さいクロック信号Ｒ０を利用するサンプラ１４０−０は、最も遅延の小さい入力信号ＣＫＶ０をサンプルする。２番目に遅延の小さいクロック信号Ｒ２を利用するサンプラ１４０−２は、２番目に遅延の小さい入力信号ＣＫＶ１をサンプルする。
【００６３】
本実施形態では、入力信号の相数がサンプラの数に比べて小さい。しかしながら、入力信号はＣＫＶ０→ＣＫＶ１→ＣＫＶ２→ＣＫＶ０・・・の順序で遅延しているので、この順序によってサンプラ１４０−０，１４０−１，・・・，１４０−８がサンプルする信号を決定できる。例えば、第４番目に遅延の小さいクロック信号Ｒ６を利用するサンプラ１４０−６は、第４番目に遅延の小さい入力信号ＣＫＶ０をサンプルする。サンプラ群１４０は、サンプル信号をエッジ検出及び正規化回路３４０へ入力する。
【００６４】
エッジ検出及び正規化回路３４０は、サンプラ群１４０からの入力信号系列Ｑ０，Ｑ１，・・・，Ｑ８に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差ｔｄ０を検出する。具体的には、入力信号系列Ｑ０，Ｑ１，・・・，Ｑ８を、遅延順に従ってＱ０→Ｑ２→Ｑ４→Ｑ６→Ｑ８→Ｑ１→Ｑ３→Ｑ５→Ｑ７の順序にソートすれば、エッジ検出及び正規化回路３００と同様の手法が適用できる。尚、ｔが２以上であるならば、エッジ検出及び正規化回路３４０は、第１番目の発振周期における入力信号系列から順にエッジ検出を行えばよい。更に、エッジ検出及び正規化回路３４０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３３０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００６５】
前述のように、サンプラ１４０群は、ＴＲ／９ずつ遅れたクロック信号に従ってＴｖ／３ずつ遅れた入力信号をサンプルする。即ち、図７のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図７のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／３と基準信号Ｒｅｆの単位遅延ＴＲ／９との間の差分に一致する。
【００６６】
以上説明したように、第５の実施形態に係るデジタル位相比較器は、入力信号の相数に比べて多くのサンプラ及び遅延器を利用する。従って、本実施形態に係るデジタル位相比較器によれば、サンプラ及び遅延器を入力信号の周波数に比べて低速に（低い周波数で）動作させることができる。
【００６７】
（第６の実施形態）
図８に示されるように、第６の実施形態に係るデジタル位相比較器は、８個のサンプラ１５０−０，１５０−１，・・・，１５０−７と、４個の遅延器２５０−０，２５０−１，・・・２５０−３と、エッジ検出及び正規化回路３５０とを含む。尚、本実施形態において、サンプラ１５０−０，１５０−１，・・・，１５０−７をまとめてサンプラ群１５０と称することもある。
【００６８】
図８のデジタル位相比較器には、８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７と、基準信号Ｒｅｆとが入力される。図８のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態では、簡単化のために、入力信号の相数＝遅延器の数×２＝サンプラの数＝「８」に設計されているが、これらをＮに一般化しても勿論よい。更に、本実施形態において、入力信号の相数＝遅延器の数×２＝サンプラの数であるが、入力信号の相数と遅延器の数×２及びサンプラの数とは相違してもよい。
【００６９】
４個の遅延器２５０−０，２５０−１，・・・，２５０−３は、典型的には差動増幅器である。これらは、環状接続され、（８相）差動リングオシレータとして機能する。以降の説明では、４個の遅延器２５０−０，２５０−１，・・・，２５０−３をまとめて差動リングオシレータ２５０と称することもある。
【００７０】
差動リングオシレータ２５０は、基準信号Ｒｅｆをトリガとして利用する。即ち、基準信号ＲｅｆがＬｏｗ（「０」）からＨｉｇｈ（「１」）に遷移すると、遅延器２５０−０から順番に発振し始める。遅延器２５０−（ｉ＋１）は、遅延器２５０−ｉからの差動入力信号Ｒｉ及びＲｉ＋４に略ＴＲ／８の遅延を与え、差動出力信号Ｒｉ＋１及びＲｉ＋５を次段に供給する。ここで、ｉは０以上２以下の整数である。ＴＲは差動リングオシレータ２５０の発振周期を表す。即ち、遅延器２５０−（ｉ＋１）の差動出力信号Ｒｉ＋１及びＲｉ＋５は、その差動入力信号Ｒｉ及びＲｉ＋４に比べて略ＴＲ／８だけ遅延する。従って、差動リングオシレータ２５０における各段の出力信号は、Ｒ０→Ｒ１→，・・・，→Ｒ７の順序でＴＲ／８ずつ遅れている。尚、ＴＲ／８及びＴｖ／８は相違するように設計されるが、両者の大小関係は問われない。
【００７１】
差動リングオシレータ２５０もまた、リングオシレータ２３０と同様に、最大ｔ周期に亘って発振する。故に、サンプラ群１５０は、合計８×ｔ点のサンプリングを行うことができる。即ち、差動リングオシレータ２５０は８×ｔ個の遅延器であるとみなすことができるし、サンプラ群１５０は８×ｔ個のサンプラであるとみなすことができる。
【００７２】
サンプラ１５０−０，１５０−１，・・・，１５０−７は、遅延器２５０−０，２５０−１，・・・，２５０−３の出力信号を夫々クロック信号として利用し、入力信号をサンプルする。サンプラ１５０−ｈは、Ｒｈをクロック信号として利用し、入力信号ＣＫＶｈをサンプルする。本実施形態において、ｈは０以上７以下の整数である。サンプラ群１５０は、サンプル信号をエッジ検出及び正規化回路３５０へ入力する。尚、サンプラ群１５０は、差動入力信号をサンプルしてもよいし、差動クロック信号によって駆動されてもよい
エッジ検出及び正規化回路３５０は、エッジ検出及び正規化回路３００と同様に、サンプラ群１５０からの入力信号系列Ｑ０，Ｑ１，・・・，Ｑ７に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差ｔｄ０を検出する。尚、ｔが２以上であるならば、エッジ検出及び正規化回路３５０は、第１番目の発振周期における入力信号系列から順にエッジ検出を行えばよい。更に、エッジ検出及び正規化回路３５０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３５０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００７３】
前述のように、サンプラ群１５０は、ＴＲ／８ずつ遅れたクロック信号に従ってＴｖ／８ずつ遅れた入力信号をサンプルする。即ち、図８のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図８のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／８と基準信号Ｒｅｆの単位遅延ＴＲ／８との間の差分に一致する。
【００７４】
以上説明したように、第６の実施形態に係るデジタル位相比較器は、差動リングオシレータを最大ｔ周期に亘って発振させることにより遅延クロック信号を生成する。従って、本実施形態に係るデジタル位相比較器によれば、差動リングオシレータの相数×ｔ個のサンプラ及び遅延器を用意する場合と同様の効果を得ることができる。
【００７５】
（第７の実施形態）
図９に示されるように、第７の実施形態に係るデジタル位相比較器は、１６個のサンプラ１６０−０，１６０−１，・・・，１６０−１５と、８個の遅延器２６０−０，２６０−１，・・・，２６０−７と、エッジ検出及び正規化回路３６０とを含む。尚、本実施形態において、サンプラ１６０−０，１６０−１，・・・，１６０−１５をまとめてサンプラ群１６０と称することもある。
【００７６】
図９のデジタル位相比較器には、８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７と、基準信号Ｒｅｆとが入力される。図９のデジタル位相比較器は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。尚、本実施形態では、簡単化のために、入力信号の相数×２＝遅延器の数×２＝サンプラの数＝「１６」に設計されているが、入力信号の相数をＮに一般化し、遅延器の数×２及びサンプラの数をＮ／２の整数倍に一般化しても勿論よい。
【００７７】
遅延器２６０−０，２６０−１，・・・，２６０−７は、典型的には差動増幅器である。これらは、環状接続され、（１６相）差動リングオシレータとして機能する。以降の説明では、遅延器２６０−０，２６０−１，・・・，２６０−７をまとめて差動リングオシレータ２６０と称することもある。
【００７８】
差動リングオシレータ２６０は、基準信号Ｒｅｆをトリガとして利用する。即ち、基準信号ＲｅｆがＬｏｗ（「０」）からＨｉｇｈ（「１」）に遷移すると、遅延器２６０−０から順番に発振し始める。遅延器２６０−（ｉ＋１）は、遅延器２６０−ｉからの差動入力信号Ｒｉ及びＲｉ＋８に略ＴＲ／１６の遅延を与え、差動出力信号Ｒｉ＋１及びＲｉ＋９を次段に供給する。ここで、ｉは０以上６以下の整数である。ＴＲは差動リングオシレータ２６０の発振周期を表す。即ち、遅延器２６０−（ｉ＋１）の差動出力信号Ｒｉ＋１及びＲｉ＋９は、その差動入力信号Ｒｉ及びＲｉ＋８に比べて略ＴＲ／１６だけ遅延する。即ち、差動リングオシレータ２６０における各段の出力信号は、Ｒ０→Ｒ１→，・・・，→Ｒ１５の順序でＴＲ／１６ずつ遅れている。尚、ＴＲ／１６及びＴｖ／８は相違するように設計されるが、両者の大小関係は問われない。
【００７９】
差動リングオシレータ２６０もまた、リングオシレータ２３０と同様に、最大ｔ周期に亘って発振する。故に、サンプラ群１６０は、合計１６×ｔ点のサンプリングを行うことができる。即ち、差動リングオシレータ２６０は１６×ｔ個の遅延器であるとみなすことができるし、サンプラ群１６０は１６×ｔ個のサンプラであるとみなすことができる。
【００８０】
サンプラ１６０−０，１６０−１，・・・，１６０−１５は、遅延器２６０−０，２６０−１，・・・，２６０−８の出力信号を夫々クロック信号として利用し、入力信号をサンプルする。サンプラ１６０−ｈは、Ｒｈをクロック信号として利用し、入力信号ＣＫＶｈをサンプルする。本実施形態においてｈは、０以上１５以下の整数である。
【００８１】
本実施形態では、入力信号の相数が、サンプラの数及び遅延器の数×２に比べて小さい。しかしながら、入力信号はＣＫＶ０→ＣＫＶ１→，・・・，→ＣＫＶ７→ＣＫＶ０・・・の順序で遅延しているので、この順序によってサンプラ１６０−０，１６０−１，・・・，１６０−１５がサンプルする信号を決定できる。例えば、第９番目に遅延の小さいクロック信号Ｒ８を利用するサンプラ１６０−８は、第９番目に遅延の小さい入力信号ＣＫＶ０をサンプルする。一般化するならば、サンプラ１６０−ｈは、入力信号ＣＫＶｈｍｏｄ８をサンプルする。サンプラ群１６０は、サンプル信号をエッジ検出及び正規化回路３６０へ入力する。尚、サンプラ群１６０は、差動入力信号をサンプルしてもよいし、差動クロック信号によって駆動されてもよい
エッジ検出及び正規化回路３６０は、エッジ検出及び正規化回路３００と同様に、サンプラ群１６０からの入力信号系列Ｑ０，Ｑ１，・・・，Ｑ１５に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差ｔｄ０を検出する。尚、ｔが２以上であるならば、エッジ検出及び正規化回路３６０は、第１番目の発振周期における入力信号系列から順にエッジ検出を行えばよい。更に、エッジ検出及び正規化回路３６０は、エッジ検出及び正規化回路３００と同様に、検出した時間差ｔｄ０を位相差に正規化してデジタル信号Ｐｈｆを得る。エッジ検出及び正規化回路３６０は、基準信号Ｒｅｆの周期毎にデジタル信号Ｐｈｆを出力する。
【００８２】
前述のように、サンプラ群１６０は、ＴＲ／１６ずつ遅れたクロック信号に従ってＴｖ／８ずつ遅れた入力信号をサンプルする。即ち、図９のデジタル位相比較器は、ＶＤＬと同様の動作を実現する。故に、図９のデジタル位相比較器の時間分解能は、入力信号の単位遅延Ｔｖ／８と基準信号Ｒｅｆの単位遅延ＴＲ／１６との間の差分に一致する。
【００８３】
以上説明したように、第７の実施形態に係るデジタル位相比較器は、入力信号の相数に比べて多くのサンプラと、サンプラの半数の遅延器を含む差動リングオシレータとを利用する。従って、本実施形態に係るデジタル位相比較器によれば、サンプラ及び遅延器を入力信号の周波数に比べて低速に（低い周波数で）動作させることができる。
【００８４】
（第８の実施形態）
第８の実施形態は、デジタル位相比較器に含まれる時間−デジタル変換器（ＴＤＣ）に関する。一般に、ＴＤＣは、入力信号と基準信号との間のエッジの時間差をデジタル値に変換する。図１０に示されるように、本実施形態に係るＴＤＣは、時間分解能が相対的に粗いＣＴＤＣ４１０と、時間分解能が相対的に細かいＦＴＤＣ４４０とを含む。図１０のＴＤＣには、８相の入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７と、基準信号Ｒｅｆとが入力される。図１０のＴＤＣは、任意の入力信号（例えば、ＣＫＶ０）と基準信号Ｒｅｆとの間の時間差を表すデジタル信号ＤＴｒｉｓｅＣと、当該任意の入力信号と同一または異なる位相の入力信号と基準信号Ｒｅｆとの間の時間差を表すデジタル信号ＤＴｒｉｓｅＦとを出力する。
【００８５】
ＣＴＤＣ４１０は、８個のサンプラ４２０−０，４２０−１，・・・，４２０−７と、エッジ検出回路４３０とを含む。尚、本実施形態では、簡単化のために、入力信号の相数＝サンプラ４２０の数＝「８」に設計されているが、両者をＮに一般化しても勿論よい。更に、本実施形態において、入力信号の相数＝サンプラ４２０の数であるが、両者は相違してもよい。
【００８６】
サンプラ４２０−０，４２０−１，・・・，４２０−７は、典型的には、Ｄフリップフロップまたは類似の素子である。サンプラ４２０−０，４２０−１，・・・，４２０−７のクロック端子には基準信号Ｒｅｆが共通に供給され、サンプラ４２０−０，４２０−１，・・・，４２０−７のＤ端子には入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７が夫々供給される。即ち、サンプラ４２０−０，４２０−１，・・・，４２０−７は、基準信号Ｒｅｆに応じて入力信号ＣＫＶ０，ＣＫＶ１，・・・，ＣＫＶ７を夫々サンプルし、Ｑ端子からエッジ検出回路４３０へ出力する。尚、サンプラ４２０−０，４２０−１，・・・，４２０−７は、差動入力信号をサンプルしてもよいし、差動クロック信号によって駆動されてもよい
エッジ検出回路４３０は、サンプラ４２０−０，４２０−１，・・・，４２０−７からの入力信号系列Ｑｃ０，Ｑｃ１，・・・，Ｑｃ７に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ０の立ち上がりエッジとの間の時間差を検出し、検出した時間差を表すデジタル信号ＤＴｒｉｓｅＣを出力する。具体的には、エッジ検出回路４３０は、エッジ検出及び正規化回路３００と同様に時間差を検出すればよい。ＣＴＤＣ４１０の時間分解能は、Ｔｖ／８に一致する。
【００８７】
ＦＴＤＣ４４０は、Ｍ個のサンプラ４５０−０，４５０−１，・・・，４５０−（Ｍ−１）と、Ｍ個の遅延器４６０−０，４６０−１，・・・，４６０−（Ｍ−１）と、エッジ検出回路４７０とを含む。本実施形態において、Ｍは８の整数倍である。尚、入力信号の相数をＮに一般化するならば、ＭはＮの整数倍である。また、本実施形態において、サンプラ４５０−０，４５０−１，・・・，４５０−（Ｍ−１）をまとめてサンプラ群４５０と称することもある。
【００８８】
Ｍ個の遅延器４６０−０，４６０−１，・・・，４６０−（Ｍ−１）は、典型的には、セレクタである。Ｍ個の遅延器４６０−０，４６０−１，・・・，４６０−（Ｍ−１）は、選択制御信号Ｓ０，Ｓ１，・・・，ＳＭ−１に夫々従って、２入力信号の一方を選択し、選択信号に略ｔ２の遅延を与えて次段に供給する。以降の説明では、簡単化のために、遅延器４６０−ｍは、選択制御信号Ｓｍが「０」であれば前段の出力信号Ｒｍ−１（但し、ｍ＝０であればＲＭ−１）を選択し、選択制御信号Ｓｍが「１」であれば基準信号Ｒｅｆを選択することにする。本実施形態において、ｍは０以上Ｍ−１以下の任意の整数である。
【００８９】
選択制御信号Ｓ０，Ｓ１，・・・，ＳＭ−１のうち１つは「１」に設定され、残りのＭ−１個は「０」に設定される。以降の説明では、ＳＫ＝１とする（Ｋは、０以上Ｍ−１以下の整数である）。即ち、遅延器４６０−（Ｍ−１）の出力信号ＲＭ−１は、遅延器４６０−Ｋの出力信号ＲＫに比べて略（Ｍ−Ｋ−１）・ｔ２だけ遅れている。尚、以降の説明において、基準信号Ｒｅｆと、遅延器４６０−Ｋの出力信号ＲＫとの間の時間差は簡単化のために無視する。また、遅延器４６０−（Ｋ−１）の出力信号ＲＫ−１（但し、Ｋ＝０であれば、遅延器４６０−（Ｍ−１）の出力信号ＲＭ−１）は、遅延器４６０−Ｋの出力信号ＲＫに比べて略（Ｍ−１）・ｔ２だけ遅れている。尚、ｔ２及びＴｖ／８は相違するように設計されるが、両者の大小関係は問われない。
【００９０】
サンプラ４５０−０，４５０−１，・・・，４５０−（Ｍ−１）は、典型的には、Ｄフリップフロップまたは類似の素子である。サンプラ４５０−ｍのクロック端子には遅延器４６０−ｍの出力信号Ｒｍが供給される。サンプラ４５０−ｍのＤ端子には入力信号ＣＫＶｍｍｏｄ８が供給される。即ち、サンプラ４５０−ｍは、遅延器４６０−ｍの出力信号Ｒｍに応じて入力信号ＣＫＶｍｍｏｄ８をサンプルし、Ｑ端子からエッジ検出回路４７０へ出力する。尚、サンプラ群４５０は、差動入力信号をサンプルしてもよいし、差動クロック信号によって駆動されてもよい
エッジ検出回路４７０は、サンプラ群４５０からの入力信号系列Ｑｆ０，Ｑｆ１，・・・，Ｑｆ（Ｍ−１）に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における所定の入力信号の立ち上がりエッジとの間の時間差を検出し、検出した時間差を表すデジタル信号ＤＴｒｉｓｅＦを出力する。所定の入力信号とは、入力信号ＣＫＶ０からＫ・Ｔｖ／８だけ遅れた信号であり、換言すれば、サンプラ４５０−Ｋがサンプルする入力信号ＣＫＶＫｍｏｄ８である。
【００９１】
Ｋ＝１である場合の時間差検出を図１１Ａに例示し、Ｋ＝３である場合の時間差検出を図１１Ｂに例示する。尚、図１１Ａ及び図１１Ｂの例では、いずれもＴｖ／８＞ｔ２である。
【００９２】
図１１Ａの例では、エッジ検出回路４７０は、入力信号系列において「１」から「０」に遷移する位置（Ｒ１０とＲ１１との間）を解析することにより、時間差ｔｄ０を検出する。この時間差ｔｄ０は、入力信号ＣＫＶ０の立ち上がりエッジと基準信号Ｒｅｆの立ち上がりエッジとの間の時間差を表す。
【００９３】
図１１Ｂの例では、エッジ検出回路４７０は、入力信号系列において「１」から「０」に遷移する位置（Ｒ５とＲ６との間）を解析することにより、時間差ｔｄ３を検出する。この時間差ｔｄ３は、入力信号ＣＫＶ３の立ち上がりエッジと基準信号Ｒｅｆの立ち上がりエッジとの間の時間差を表す。
【００９４】
図１１Ａ及び図１１Ｂから明らかなように、Ｋの値次第で、エッジ検出回路４７０が検出する時間差は異なる。即ち、Ｋに適切な値が与えられれば、エッジ検出回路４７０が時間差ｔｄＫを検出するために必要な入力信号系列の数を抑えることができる。換言すれば、エッジ検出回路４７０は、時間差ｔｄ０の大きさに関わらず、より小さい時間差ｔｄＫを検出すればよい。故に、図１０のＴＤＣによれば時間差ｔｄ０を検出する構成に比べて時間差検出に必要な遅延器４６０及びサンプラ４５０の数を抑えることができる。尚、時間差ｔｄ０と時間差ｔｄＫとの間の差分Ｋ・Ｔｖ／８は既知の値なので、時間差ｔｄＫに差分Ｋ・Ｔｖ／８を加算すれば時間差ｔｄ０を復元できる。
【００９５】
前述のように、サンプラ群４５０は、ｔ２ずつ遅れたクロック信号に従ってＴｖ／８ずつ遅れた入力信号をサンプルする。即ち、図１０のＴＤＣは、ＶＤＬと同様の動作を実現する。故に、図１０のＴＤＣの時間分解能は、入力信号の単位遅延Ｔｖ／８と基準信号Ｒｅｆの単位遅延ｔ２との間の差分に一致する。
【００９６】
本実施形態に係るＴＤＣを含むデジタル位相比較器を図１２に例示する。図１２のデジタル位相比較器は、本実施形態に係るＴＤＣ４００と、乗算器５０１と、位相予測器５０２と、周期計算回路５０３と、乗算器５０４と、補正器５１０とを含む。
【００９７】
乗算器５０１は、ＣＴＤＣ４１０の時間分解能（＝Ｔｖ／Ｎ）によって入力信号の周期Ｔｖを量子化した値ＴｖＣ（＝Ｎ）の逆数を、ＣＴＤＣ４１０の出力信号ＤＴｒｉｓｅＣに乗算する。即ち、乗算器５０１は、ＣＴＤＣ４１０の出力信号ＤＴｒｉｓｅＣに入力信号の相数の逆数を乗算し、時間差を位相差に変換する。尚、本実施形態では、入力信号の相数＝「８」の場合を例示しているが、入力信号の相数＝Ｎに一般化できる。乗算器５０１の出力信号ＰＨｆＣは、外部（例えば、図示しないデジタル位相同期回路中の他の要素）に出力される。更に、乗算器５０１の出力信号ＰＨｆＣは、位相予測器５０２にも入力される。
【００９８】
位相予測器５０２は、乗算器５０１の出力信号ＰＨｆＣと、外部からの周波数設定コードＦＣＷとに基づいて、基準信号Ｒｅｆの次の周期における入力信号（例えば、ＣＫＶ０）の位相を予測する。位相予測器５０２は、予測結果に応じてＳＫ＝１を与えるＫの値を決定する。
【００９９】
一例として、図１２のデジタル位相比較器を含む図示しないデジタル位相同期回路がロックしていると仮定する。係る条件下では、図１３に示されるように、入力信号の位相が基準信号Ｒｅｆの周期Ｔｒｅｆ毎にＦＣＷだけ増加する。即ち、位相予測器５０２は、乗算器５０１の出力信号ＰＨｆＣ及び周波数設定コードＦＣＷの和の小数部を取り出すことにより、基準信号Ｒｅｆの次の周期における入力信号の位相を予測できる。
【０１００】
ＦＴＤＣ４４０の出力信号ＤＴｒｉｓｅＦが表す位相差を時間差に変換するためには、ＦＴＤＣ４４０の時間分解能（＝｜Ｔｖ／Ｎ−ｔ２｜）によって入力信号の周期Ｔｖを量子化した値ＴｖＦが必要となる。しかしながら、ＦＴＤＣ４４０の入力範囲は狭いので、量子化値ＴｖＦを直接導出することはできない。
【０１０１】
そこで、周期計算回路５０３は、以下のように量子化値ＴｖＦを計算する。ＦＤＣＴ４４０の出力信号ＤＴｒｉｓｅＦは時間差ｔｄＫをＦＤＣＴ４４０の時間分解能によって量子化した値を表し、ＣＤＴＣ４１０の出力信号ＤＴｒｉｓｅＣは時間差ｔｄ０をＣＤＴＣ４１０の時間分解能によって量子化した値を表す。ここで、ＤＴｒｉｓｅＣからＫを減算した値は、ＤＴｒｉｓｅＦを同じ値を表す。即ち、ＤＴｒｉｓｅＦ／（ＤＴｒｉｓｅＣ−Ｋ）は、ＣＴＤＣ４１０による量子化値をＦＴＤＣ４４０による量子化値に変換するための比率に相当する。この比率をＴｖＣ（＝Ｎ）に乗算すれば、ＴｖＦ（＝Ｎ・ＤＴｒｉｓｅＦ／（ＤＴｒｉｓｅＣ−Ｋ））を導出できる。周期計算回路５０３は、ＴｖＦの逆数を乗算器５０４に入力する。乗算器５０４は、ＦＴＤＣ４４０の出力信号ＤＴｒｉｓｅＦに周期計算回路５０３からのＴｖＦの逆数を乗算し、時間差を位相差に変換する。乗算器５０４は、位相差を表す信号ＰＨｆＦ０を補正器５１０に入力する。
【０１０２】
信号ＰＨｆＦ０は、ＣＫＶＫｍｏｄ８と基準信号Ｒｅｆとの間の位相差を表している。補正器５１０は、信号ＰＨｆＦ０を補正し、ＣＫＶ０と基準信号Ｒｅｆとの間の位相差を表す信号ＰＨｆＦを出力する。補正器５１０は、加算器５１１と乗算器５１２とを含む。乗算器５１２は、位相予測器５０２からのＫに入力信号の相数の逆数を乗算し、入力信号ＣＫＶ０と入力信号ＣＫＶＫｍｏｄ８との間の位相シフト量を計算する。加算器５１１は、乗算器５１２による乗算結果を信号ＰＨｆＦ０に加算し、ＣＫＶ０と基準信号Ｒｅｆとの間の位相差を復元する。
【０１０３】
以上説明したように、第８の実施形態に係るＴＤＣは、入力信号の１つを選択し、選択した入力信号と基準信号との間のエッジの時間差を検出する。従って、本実施形態に係るＴＤＣによれば、基準信号との位相差の小さい入力信号を選択することで時間差検出に必要な遅延器及びサンプラの数を抑えることができる。
【０１０４】
（第９の実施形態）
第９の実施形態に係るＴＤＣは、図１０のＴＤＣにおけるＦＴＤＣ４４０を、図１４に示されるＦＴＤＣ６４０に置き換えた構成に相当する。ＦＴＤＣ６４０は、Ｍ個のサンプラ４５０−０，４５０−１，・・・，４５０−（Ｍ−１）と、Ｍ個のサンプラ６８０−０，６８０−１，・・・，６８０−（Ｍ−１）と、Ｍ個の遅延器４６０−０，４６０−１，・・・，４６０−（Ｍ−１）と、エッジ検出回路６７０とを含む。尚、本実施形態において、サンプラ４５０−０，４５０−１，・・・，４５０−（Ｍ−１）をまとめて第１のサンプラ群４５０と称することもあれば、サンプラ６８０−０，６８０−１，・・・，６８０−（Ｍ−１）をまとめて第２のサンプラ群６８０と称することもある。
【０１０５】
サンプラ６８０−０，６８０−１，・・・，６８０−（Ｍ−１）は、典型的には、Ｄフリップフロップまたは類似の素子である。サンプラ６８０−ｍのクロック端子には遅延器４６０−ｍの出力信号Ｒｍが供給される。サンプラ６８０−ｍのＤ端子には入力信号ＣＫＶ（ｍ＋１）ｍｏｄ８が供給される。即ち、サンプラ６８０−ｍは、サンプラ４５０−ｍと共通のクロック信号に従って、サンプラ４５０−ｍよりも１相だけ遅れた入力信号をサンプルし、Ｑ端子からエッジ検出回路６７０へ出力する。尚、第２のサンプラ群６８０は、差動入力信号をサンプルしてもよいし、差動クロック信号によって駆動されてもよい
エッジ検出回路６７０は、エッジ検出回路４７０と同様に、第１のサンプラ群４５０からの入力信号系列Ｑｆ０，Ｑｆ１，・・・，Ｑｆ（Ｍ−１）に基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶＫｍｏｄ８の立ち上がりエッジとの間の時間差ｔｄＫを検出し、検出した時間差ｔｄＫを表すデジタル信号ＤＴｒｉｓｅＦを出力する。
【０１０６】
更に、エッジ検出回路６７０は、第２のサンプラ群６８０からの入力信号系列Ｑ’ｆ０，Ｑ’ｆ１，・・・，Ｑ’ｆ（Ｍ−１）とに基づいて、基準信号Ｒｅｆの立ち上がりエッジと、その直前における入力信号ＣＫＶ（Ｋ＋１）ｍｏｄ８の立ち上がりエッジとの間の時間差ｔｄＫ＋１を検出する。そして、エッジ検出回路６７０は、時間差ｔｄＫ＋１と時間差ｔｄＫとの間の差分を表すデジタル信号ＤｉｖＮＴｖを出力する。デジタル信号ＤｉｖＮＴｖは、入力信号ＣＫＶＫｍｏｄ８及び入力信号ＣＫＶ（Ｋ＋１）ｍｏｄ８の立ち上がりエッジの時間差を、ＦＴＤＣ６４０の時間分解能（｜Ｔｖ／８−ｔ２｜）によって量子化した値である。即ち、デジタル信号ＤｉｖＮＴｖに入力信号の相数（この例では、「８」）を乗算すれば、ＴｖＦを導出できる。
【０１０７】
本実施形態に係るＴＤＣを含むデジタル位相比較器を図１５に例示する。図１５のデジタル位相比較器は、本実施形態に係るＴＤＣ６００と、乗算器５０１と、位相予測器５０２と、乗算器７２１と、逆数変換器７２２と、乗算器５０４と、補正器５１０とを含む。
【０１０８】
乗算器７２１は、ＦＴＤＣ６４０の出力信号ＤｉＶＮＴｖに入力信号の相数を乗算し、ＴｖＦを導出する。逆数変換器７２２は、乗算器からのＴｖＦの逆数を乗算器５０４に供給する。
【０１０９】
以上説明したように、第９の実施形態に係るＴＤＣは、入力信号における隣接相間の時間差をＦＴＤＣの時間分解能によって量子化した値を更に検出する。従って、本実施形態に係るＴＤＣによれば、入力信号の周期をＦＴＤＣの時間分解能によって量子化した値を容易に（除算処理を必要とせずに）導出できる。
【０１１０】
（第１０の実施形態）
図１６に示されるように、第１０の実施形態に係るデジタル位相同期回路は、前述の各実施形態に係るデジタル位相比較器５００を含む。より具体的には、図１６のデジタル位相同期回路は、デジタル位相比較器５００、デジタル制御発振器８０１、分周器８０２、カウンタ８０３、加算器８０４、微分器８０５、比較器８０６、積分器８０７、ループフィルタ８０８、利得正規化器８０９、デルタシグマ変調器８１０を含む。
【０１１１】
デジタル制御発振器８０１は、利得正規化回路８０９及びデルタシグマ変調器８１０によって発振信号の周波数が離散的に制御される。デジタル制御発振器８０１の発振信号は出力信号として取り出されると共に、分周器８０２に入力される。
【０１１２】
分周器８０２は、デジタル制御発振器８０１からの差動発振信号を４分周し、８相信号ＣＫＶ０，・・・，ＣＫＶ７を得る。８相信号ＣＫＶ０，・・・，ＣＫＶ７は、デジタル位相比較器５００に入力される。更に、８相信号ＣＫＶ０，・・・，ＣＫＶ７のうちの任意の１つ（例えば、ＣＫＶ０）はカウンタ８０３にも入力される。
【０１１３】
デジタル位相比較器５００は、任意の入力信号（例えば、ＣＫＶ０）と、基準信号Ｒｅｆとの間の位相差を表すデジタル信号Ｐｈｆを出力する。カウンタ８０３は、基準信号Ｒｅｆをクロックとして利用し、入力信号（例えば、ＣＫＶ０）の周期数をカウントする。
【０１１４】
加算器８０４は、カウンタ８０３の出力信号と、デジタル位相比較器５００の出力信号とを加算し、入力信号ＣＫＶ０の位相情報を得る。尚、カウンタ８０３の出力信号は入力信号ＣＫＶ０の位相情報の整数部を表し、デジタル位相比較器５００の出力信号は入力信号ＣＫＶ０の位相情報の小数部を表す。
【０１１５】
微分器８０５は、加算器８０４からの入力信号ＣＫＶ０の位相情報を微分し、入力信号ＣＫＶ０の周波数情報を得る。比較器８０６は、所望の周波数設定コードＦＣＷと、微分器８０５からの入力信号ＣＫＶ０の周波数情報とを比較し、入力信号ＣＫＶ０の周波数誤差情報を検出する。
【０１１６】
積分器８０６は、比較器８０６からの入力信号ＣＫＶ０の周波数誤差情報を積分し、入力信号ＣＫＶ０の位相誤差情報を得る。ループフィルタ８０８は、積分器８０６からの位相誤差情報をフィルタリングする。
【０１１７】
利得正規化回路８０９は、ループフィルタ８０８の出力信号に基づいてループ利得を調整するための利得調整信号を生成する。デルタシグマ変調器８１０は、利得調整信号の下位ビットにデルタシグマ変調を行い、デジタル制御発振器８０１の制御信号を生成する。
【０１１８】
以上説明したように、第１０の実施形態に係るデジタル位相同期回路は、前述の各実施形態に係るデジタル位相比較器を含む。従って、本実施形態に係るデジタル位相同期回路によれば、前述の各実施形態と同様の効果が得られる。
【０１１９】
尚、図１６のデジタル位相同期回路は例示であり、本実施形態に係るデジタル位相同期回路は図１６に示されていない要素を含んでもよいし、図１６に示された要素の一部を含まなくてもよい。
【０１２０】
（第１１の実施形態）
図１７に示されるように、第１１の実施形態に係る通信装置は、第１０の実施形態に係るデジタル位相同期回路８００を含む。より具体的には、図１７の通信装置は、デジタル位相同期回路８００、アンテナ９０１、スイッチ９０２、ＬＮＡ９０３、ミキサ９０４、ＡＢＢ（アナログベースバンド回路）９０５、ＡＤＣ（アナログ−デジタル変換器）９０６、デジタル信号処理部９１０、ＤＡＣ（デジタル−アナログ変換器）９１１、ＡＢＢ９１２、ミキサ９１３及びＰＡ（電力増幅器）９１４を含む。
【０１２１】
アンテナ９０１によって受信された搬送周波数帯の受信信号は、スイッチ９０２を介してＬＮＡ９０３に供給される。ＬＮＡ９０３は、入力信号の信号レベルを増幅し、ミキサ９０４に供給する。ミキサ９０４は、デジタル位相同期回路８００（即ち、局部発振器）によって生成された局部発振信号を、ＬＮＡ９０３の出力信号に乗算し、ベースバンド受信信号を得る（ダウンコンバート）。
【０１２２】
ＡＢＢ９０５は、ミキサ９０４からのベースバンド受信信号にフィルタリング処理などの各種ベースバンド処理を行い、ＡＤＣ９０６に入力する。ＡＤＣ９０６は、ＡＢＢ９０５の出力信号をデジタルドメインに変換し、デジタル信号処理部９１０に入力する。デジタル信号処理部９１０は、受信データ及び送信データに対する各種処理を行う。
【０１２３】
ＤＡＣ９１１は、デジタル信号処理部９１０からの入力信号をアナログドメインに変換し、ＡＢＢ９１２に入力する。ＡＢＢ９１２は、ＤＡＣ９１１からのアナログ信号に増幅、フィルタリング処理などの各種ベースバンド処理を行い、ミキサ９１３に入力する。
【０１２４】
ミキサ９１３は、デジタル位相同期回路８００によって生成された局部発振信号を、ＡＢＢ９１２の出力信号に乗算し、搬送周波数帯の送信信号を得る（アップコンバート）。ＰＡ９１４は、ミキサ９１３からの搬送周波数帯の送信信号の電力を増幅し、スイッチ９０２を介してアンテナ９０１に供給する。アンテナ９０１は、供給された送信信号を空間に放射する。
【０１２５】
尚、図１７の通信装置は例示であり、本実施形態に係る通信装置は図１７に示されていない要素を含んでもよいし、図１７に示された要素の一部を含まなくてもよい。また、図１７の通信装置は、送信及び受信の両方が可能である。しかしながら、第１０の実施形態に係るデジタル位相同期回路は、送信を専ら行う通信装置（即ち、送信機）及び受信を専ら行う通信装置（即ち、受信機）のいずれにも適用可能である。
【０１２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
１００，１１０，１２０，１３０，１４０，１５０，１６０・・・サンプラ
２００，２１０，２２０，２３０，２４０，２５０，２６０・・・遅延器
３００，３１０，３２０，３３０，３４０，３５０，３６０・・・エッジ検出及び正規化回路
４００，６００・・・ＴＤＣ
４１０・・・ＣＴＤＣ
４２０・・・サンプラ
４３０・・・エッジ検出回路
４４０，６４０・・・ＦＴＤＣ
４５０・・・サンプラ
４６０・・・遅延器
４７０，６７０・・・エッジ検出回路
５００・・・デジタル位相比較器
５０１・・・乗算器
５０２・・・位相予測器
５０３・・・周期計算回路
５０４・・・乗算器
５１０・・・補正器
５１１・・・乗算器
５１２・・・乗算器
６８０・・・サンプラ
７２１・・・乗算器
７２２・・・逆数変換器
８００・・・デジタル位相同期回路
８０１・・・デジタル制御発振器
８０２・・・分周器
８０３・・・カウンタ
８０４・・・加算器
８０５・・・微分器
８０６・・・比較器
８０７・・・積分器
８０８・・・ループフィルタ
８０９・・・利得正規化器
８１０・・・デルタシグマ変調器
９０１・・・アンテナ
９０２・・・スイッチ
９０３・・・ＬＮＡ
９０４・・・ミキサ
９０５・・・アナログベースバンド回路
９０６・・・ＡＤＣ
９１０・・・デジタル信号処理部
９１１・・・ＤＡＣ
９１２・・・アナログベースバンド回路
９１３・・・ミキサ
９１４・・・ＰＡ
【特許請求の範囲】
【請求項１】
基準信号を初段から入力し、各段で遅延を与える遅延器列と、
前記基準信号に応じてＮ相入力信号（Ｎは２以上の整数）のうちの第１の信号をサンプルする第１のサンプラと、前記遅延器列の初段の出力信号に応じて前記Ｎ相入力信号のうち前記第１の信号に比べて２π／Ｎだけ位相の遅れた第２の信号をサンプルする第２のサンプラとを含む、サンプラ群と、
前記サンプラ群のサンプル信号に基づいて、前記基準信号と前記第１の信号との間のエッジの時間差を検出し、前記時間差を位相差に変換する検出回路と
を具備する、デジタル位相比較器。
【請求項２】
Ｎは偶数であり、
前記第１のサンプラは、前記基準信号に応じて、前記第１の信号と前記Ｎ相入力信号のうち前記第１の信号の逆相信号との第１の差動信号をサンプルし、
前記第２のサンプラは、前記遅延器列の初段の出力信号に応じて、前記第２の信号と前記Ｎ相入力信号のうち前記第２の信号の逆相信号との第２の差動信号をサンプルする、
請求項１のデジタル位相比較器。
【請求項３】
前記遅延器列は、少なくともＮ個の遅延器を含み、
前記サンプラ群は、前記遅延器列の第Ｎ段の出力信号に応じて前記第１の信号をサンプルする第３のサンプラを含み、
前記サンプラ群に含まれるサンプラの総数は、Ｎよりも大きい、
請求項１のデジタル位相比較器。
【請求項４】
基準信号をトリガとして利用するＬ相（Ｌは２以上の整数）リングオシレータと、
前記リングオシレータのＬ相発振信号のうち最も位相の進んだ信号に応じてＮ相入力信号（ＮはＬの約数）のうちの第１の信号をサンプルする第１のサンプラと、前記Ｌ相発振信号のうち第２番目に位相の進んだ信号に応じて前記Ｎ相入力信号のうち前記第１の信号に比べて２π／Ｎだけ位相の遅れた第２の信号をサンプルする第２のサンプラとを含む、サンプラ群と、
前記サンプラ群のサンプル信号に基づいて、前記基準信号と前記第１の信号との間のエッジの時間差を検出し、前記時間差を位相差に変換する検出回路と
を具備する、デジタル位相比較器。
【請求項５】
ＬはＮよりも大きく、
前記サンプラ群は、前記リングオシレータのＬ相出力信号のうち第（Ｎ＋１）番目に位相の進んだ信号に応じて前記第１の信号をサンプルする第３のサンプラを含み、
前記サンプラ群に含まれるサンプラの総数は、Ｎよりも大きい、
請求項４のデジタル位相比較器。
【請求項６】
基準信号とＮ相入力信号（Ｎは２以上の整数）のうちの第１の信号との間のエッジの時間差を、前記Ｎ相入力信号における隣接相間の時間差に相当する第１の時間分解能によって量子化し、第１の量子化値を得る第１の時間−デジタル変換器と、
前記基準信号と前記Ｎ相入力信号のうち前記第１の信号に比べて２π・Ｋ／Ｎだけ（Ｋは０以上Ｍ未満の整数、ＭはＮの整数倍）位相の遅れた第２の信号との間のエッジの時間差を、前記Ｎ相入力信号における隣接相間の時間差よりも小さい第２の時間分解能によって量子化し、第２の量子化値を得る第２の時間−デジタル変換器と
を具備し、
前記第２の時間−デジタル変換器は、
環状接続されたＭ段の遅延器を含み、前記基準信号を第（Ｋ＋１）段から入力し、各段で遅延を与える遅延器列と、
前記遅延器列の第（Ｋ＋１）段の出力信号に応じて前記第２の信号をサンプルする第１のサンプラと、前記遅延器列の第（Ｋ＋１）段の次段の出力信号に応じて前記Ｎ相入力信号のうち前記第２の信号に比べて２π／Ｎだけ位相の遅れた第３の信号をサンプルする第２のサンプラとを含む、第１のサンプラ群と、
前記第１のサンプラ群のサンプル信号に基づいて、前記第２の信号と前記基準信号との間のエッジの時間差を検出し、前記第２の量子化値を得る検出回路と
を含む、デジタル位相比較器。
【請求項７】
前記Ｎ相入力信号の所望の周波数を設定する周波数設定コードと前記第１の量子化値とに基づいて、前記基準信号の次の周期における前記第１の信号の位相を予測し、予測結果に応じてＫの値を決定する位相予測器を更に具備する、請求項６のデジタル位相比較器。
【請求項８】
前記第１の量子化値からＫを減算し、減算結果によって前記第２の量子化値を除算し、除算結果を前記Ｎ相入力信号の周期を前記第１の時間分解能で量子化した値に乗算して、前記Ｎ相入力信号の周期を前記第２の時間分解能で量子化した値を計算する計算回路を更に具備する、請求項６のデジタル位相比較器。
【請求項９】
前記遅延器列の第（Ｋ＋１）段の出力信号に応じて前記第３の信号をサンプルする第３のサンプラと、前記遅延器列の第（Ｋ＋１）段の次段の出力信号に応じて前記Ｎ相入力信号のうち前記第３の信号に比べて２π／Ｎだけ位相の遅れた第４の信号をサンプルする第４のサンプラとを含む、第２のサンプラ群を更に具備し、
前記検出回路は、更に、前記第２のサンプラ群のサンプル信号に基づいて、前記第４の信号と前記基準信号との間のエッジの時間差を検出し、前記第２の信号及び前記第３の信号のエッジの時間差を前記第２の時間分解能によって量子化した第３の量子化値を得る、
請求項６のデジタル位相比較器。
【請求項１０】
発振信号の周波数が離散的に制御されるデジタル制御発振器と、
前記発振信号を分周し、前記Ｎ相入力信号を得る分周器と、
請求項１のデジタル位相比較器と、
前記位相差に基づいて前記発振信号と所望信号との間の位相誤差を推定し、前記デジタル制御発振器を制御する制御回路と
を具備する、デジタル位相同期回路。
【請求項１】
基準信号を初段から入力し、各段で遅延を与える遅延器列と、
前記基準信号に応じてＮ相入力信号（Ｎは２以上の整数）のうちの第１の信号をサンプルする第１のサンプラと、前記遅延器列の初段の出力信号に応じて前記Ｎ相入力信号のうち前記第１の信号に比べて２π／Ｎだけ位相の遅れた第２の信号をサンプルする第２のサンプラとを含む、サンプラ群と、
前記サンプラ群のサンプル信号に基づいて、前記基準信号と前記第１の信号との間のエッジの時間差を検出し、前記時間差を位相差に変換する検出回路と
を具備する、デジタル位相比較器。
【請求項２】
Ｎは偶数であり、
前記第１のサンプラは、前記基準信号に応じて、前記第１の信号と前記Ｎ相入力信号のうち前記第１の信号の逆相信号との第１の差動信号をサンプルし、
前記第２のサンプラは、前記遅延器列の初段の出力信号に応じて、前記第２の信号と前記Ｎ相入力信号のうち前記第２の信号の逆相信号との第２の差動信号をサンプルする、
請求項１のデジタル位相比較器。
【請求項３】
前記遅延器列は、少なくともＮ個の遅延器を含み、
前記サンプラ群は、前記遅延器列の第Ｎ段の出力信号に応じて前記第１の信号をサンプルする第３のサンプラを含み、
前記サンプラ群に含まれるサンプラの総数は、Ｎよりも大きい、
請求項１のデジタル位相比較器。
【請求項４】
基準信号をトリガとして利用するＬ相（Ｌは２以上の整数）リングオシレータと、
前記リングオシレータのＬ相発振信号のうち最も位相の進んだ信号に応じてＮ相入力信号（ＮはＬの約数）のうちの第１の信号をサンプルする第１のサンプラと、前記Ｌ相発振信号のうち第２番目に位相の進んだ信号に応じて前記Ｎ相入力信号のうち前記第１の信号に比べて２π／Ｎだけ位相の遅れた第２の信号をサンプルする第２のサンプラとを含む、サンプラ群と、
前記サンプラ群のサンプル信号に基づいて、前記基準信号と前記第１の信号との間のエッジの時間差を検出し、前記時間差を位相差に変換する検出回路と
を具備する、デジタル位相比較器。
【請求項５】
ＬはＮよりも大きく、
前記サンプラ群は、前記リングオシレータのＬ相出力信号のうち第（Ｎ＋１）番目に位相の進んだ信号に応じて前記第１の信号をサンプルする第３のサンプラを含み、
前記サンプラ群に含まれるサンプラの総数は、Ｎよりも大きい、
請求項４のデジタル位相比較器。
【請求項６】
基準信号とＮ相入力信号（Ｎは２以上の整数）のうちの第１の信号との間のエッジの時間差を、前記Ｎ相入力信号における隣接相間の時間差に相当する第１の時間分解能によって量子化し、第１の量子化値を得る第１の時間−デジタル変換器と、
前記基準信号と前記Ｎ相入力信号のうち前記第１の信号に比べて２π・Ｋ／Ｎだけ（Ｋは０以上Ｍ未満の整数、ＭはＮの整数倍）位相の遅れた第２の信号との間のエッジの時間差を、前記Ｎ相入力信号における隣接相間の時間差よりも小さい第２の時間分解能によって量子化し、第２の量子化値を得る第２の時間−デジタル変換器と
を具備し、
前記第２の時間−デジタル変換器は、
環状接続されたＭ段の遅延器を含み、前記基準信号を第（Ｋ＋１）段から入力し、各段で遅延を与える遅延器列と、
前記遅延器列の第（Ｋ＋１）段の出力信号に応じて前記第２の信号をサンプルする第１のサンプラと、前記遅延器列の第（Ｋ＋１）段の次段の出力信号に応じて前記Ｎ相入力信号のうち前記第２の信号に比べて２π／Ｎだけ位相の遅れた第３の信号をサンプルする第２のサンプラとを含む、第１のサンプラ群と、
前記第１のサンプラ群のサンプル信号に基づいて、前記第２の信号と前記基準信号との間のエッジの時間差を検出し、前記第２の量子化値を得る検出回路と
を含む、デジタル位相比較器。
【請求項７】
前記Ｎ相入力信号の所望の周波数を設定する周波数設定コードと前記第１の量子化値とに基づいて、前記基準信号の次の周期における前記第１の信号の位相を予測し、予測結果に応じてＫの値を決定する位相予測器を更に具備する、請求項６のデジタル位相比較器。
【請求項８】
前記第１の量子化値からＫを減算し、減算結果によって前記第２の量子化値を除算し、除算結果を前記Ｎ相入力信号の周期を前記第１の時間分解能で量子化した値に乗算して、前記Ｎ相入力信号の周期を前記第２の時間分解能で量子化した値を計算する計算回路を更に具備する、請求項６のデジタル位相比較器。
【請求項９】
前記遅延器列の第（Ｋ＋１）段の出力信号に応じて前記第３の信号をサンプルする第３のサンプラと、前記遅延器列の第（Ｋ＋１）段の次段の出力信号に応じて前記Ｎ相入力信号のうち前記第３の信号に比べて２π／Ｎだけ位相の遅れた第４の信号をサンプルする第４のサンプラとを含む、第２のサンプラ群を更に具備し、
前記検出回路は、更に、前記第２のサンプラ群のサンプル信号に基づいて、前記第４の信号と前記基準信号との間のエッジの時間差を検出し、前記第２の信号及び前記第３の信号のエッジの時間差を前記第２の時間分解能によって量子化した第３の量子化値を得る、
請求項６のデジタル位相比較器。
【請求項１０】
発振信号の周波数が離散的に制御されるデジタル制御発振器と、
前記発振信号を分周し、前記Ｎ相入力信号を得る分周器と、
請求項１のデジタル位相比較器と、
前記位相差に基づいて前記発振信号と所望信号との間の位相誤差を推定し、前記デジタル制御発振器を制御する制御回路と
を具備する、デジタル位相同期回路。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−７００８７（Ｐ２０１２−７００８７Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１０−２１１２７３（Ｐ２０１０−２１１２７３）
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願日】平成２２年９月２１日（２０１０．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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