デジタルＡＧＣ回路およびそれを用いた角速度センサ
【課題】本発明は、ゲイン算出等の演算において、乗算器を必要としない小型のデジタルＡＧＣ回路を提供することを目的とするものである。
【解決手段】本発明のデジタルＡＧＣ回路は、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段４３と、このＤＡ変換手段４３から出力される信号と外部から入力される信号とを加算・積分しその積分値を保持する積分手段４４と、この積分手段４４から出力される積分値を所定の値と比較する比較手段４５と、この比較手段４５の出力に応じて前記ＤＡ変換手段４３の出力を切り替えるＤＡ切替手段４６とにより構成してなるΣΔ変調器６１と、振幅検出手段７１と、ゲイン算出手段７２と、置換演算手段７３と、デジタルフィルタ４８と、ＰＬＬ回路９１を有するタイミング制御手段９３とで構成したものである。
【解決手段】本発明のデジタルＡＧＣ回路は、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段４３と、このＤＡ変換手段４３から出力される信号と外部から入力される信号とを加算・積分しその積分値を保持する積分手段４４と、この積分手段４４から出力される積分値を所定の値と比較する比較手段４５と、この比較手段４５の出力に応じて前記ＤＡ変換手段４３の出力を切り替えるＤＡ切替手段４６とにより構成してなるΣΔ変調器６１と、振幅検出手段７１と、ゲイン算出手段７２と、置換演算手段７３と、デジタルフィルタ４８と、ＰＬＬ回路９１を有するタイミング制御手段９３とで構成したものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にセンサデバイスにおけるセンサ素子の振動制御に用いられるデジタルＡＧＣ回路およびそれを用いた角速度センサに関するものである。
【背景技術】
【０００２】
従来のこの種のデジタルＡＧＣ回路について、以下、図面を参照しながら説明する。
【０００３】
図９は従来のデジタルＡＧＣ回路を示したものである。
【０００４】
図９において、１はゲイン算出手段で、このゲイン算出手段１はメモリ２と乗算器４と加減算器５とで構成され、アナログの入力信号をＡ／Ｄ変換してデジタル化した入力信号Ｘに対するゲインＧを決定する。次に、出力信号Ｚは、制御信号ＳＥＬ１，ＳＥＬ２でレジスタＢからの現在設定されているゲインＧと入力信号Ｘをセレクタ８，９で選択し、乗算器４でかけ算して求めるものである。
【０００５】
なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開平７−３３６１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した従来の構成においては、ゲイン算出等の演算において乗算器４をデジタルＡＧＣ回路もしくはその周辺回路において使用しているため、この乗算器４がその入出力ビット数および動作速度が増加するほど大きな回路となってしまうという課題を有していた。
【０００７】
本発明は上記従来の課題を解決するもので、ゲイン算出等の演算において、乗算器を必要としない小型のＡＧＣ回路およびそれを用いた角速度センサを提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は以下の構成を有するものである。
【０００９】
本発明の請求項１に記載の発明は、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、このＤＡ変換手段から出力される信号と外部から入力される信号とを加算・積分しその積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とにより構成してなるΣΔ変調器と、振幅検出手段と、ゲイン算出手段と、置換演算手段と、デジタルフィルタと、ＰＬＬ回路を有するタイミング制御手段とで構成したもので、この構成によれば、デジタルＡＧＣ回路を振幅検出手段と、ゲイン算出手段と、置換演算手段とで構成しているため、デジタルＡＧＣ回路への入力信号を逓倍してタイミング信号を生成するタイミング制御手段より出力される信号により動作するΣΔ変調器から出力される低ビットのパルス密度変調信号が置換演算手段によって振幅検出手段およびゲイン算出手段において算出されたゲインと置換演算されることになり、これにより、乗算器を用いることなくゲインコントロールされたマルチビットのパルス密度変調信号に変換可能な小型で低コストのデジタルＡＧＣ回路を提供することができるという作用効果を有するものである。
【００１０】
本発明の請求項２に記載の発明は、特に、ゲイン算出手段にビットシフト演算手段と加算演算手段とを設けたもので、この構成によれば、振幅検出手段から出力される振幅情報を元に、任意のゲイン特性を有するゲインをビットシフト演算手段と加算演算手段のみで乗算器を使用することなく算出可能となるため、小型で低コストのデジタルＡＧＣ回路を提供することができるという作用効果を有するものである。
【００１１】
本発明の請求項３に記載の発明は、特に、ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成としたもので、この構成によれば、ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成としているため、ＥＥＰＲＯＭなどのＲＯＭに格納されたデータをもとにゲイン算出手段で算出するＡＧＣゲイン特性、デジタルフィルタのフィルタ特性を変更することが可能となり、これにより、ＡＧＣしたい対象が変化してもＲＯＭ値の変更のみで対応可能なデジタルＡＧＣ回路を提供することができるという作用効果を有するものである。
【００１２】
本発明の請求項４に記載の発明は、特に、振幅検出回路にデジタルフィルタとピークホールド手段とを設けたもので、この構成によれば、振幅検出回路にデジタルフィルタとピークホールド手段とを設けているため、ΣΔ変調器から出力される低ビットのパルス密度変調信号をデジタルフィルタにより高調波ノイズを除去してマルチビット化し、そしてタイミング制御手段より出力されるタイミング信号を元にピークホールド手段によって入力信号の振幅を検出することになり、この場合、入力信号と非同期のクロックを用いてサンプリングする場合よりも、タイミング制御手段はＰＬＬ回路を有しているため、入力信号がピークになるタイミングで正確にサンプリングでき、これにより、安定して入力された信号の振幅情報を取得できることになるため、ＡＧＣ特性が安定するという作用効果を有するものである。
【００１３】
請求項５に記載の発明は、特に、デジタルフィルタをビットシフト演算手段で構成したもので、この構成によれば、デジタルフィルタをビットシフト演算手段で構成しているため、乗算器を用いることなく高精度のゲインコントロールが可能で、かつ低ノイズのデジタルＡＧＣ回路を提供することができるという作用効果を有するものである。
【００１４】
本発明の請求項６に記載の発明は、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅で振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路とを備え、前記ドライブ回路を、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記センサ素子におけるモニタ電極から出力される信号とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分回路と、この積分回路から出力される積分値を少なくとも１つの所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とにより構成してなるΣΔ型変調器と、振幅検出手段と、ゲイン算出手段と、置換演算手段を備えたデジタルＡＧＣ回路と、デジタルフィルタと、ＰＬＬ回路を有するタイミング制御手段と、駆動回路とで構成したもので、この構成によれば、デジタルＡＧＣ回路を振幅検出手段と、ゲイン算出手段と、置換演算手段とで構成しているため、デジタルＡＧＣ回路への入力信号を逓倍してタイミング信号を生成するタイミング制御手段より出力される信号により動作するモニタ電極から出力される信号がΣΔ型変調器から出力される低ビットのパルス密度変調信号が置換演算手段によって振幅検出手段およびゲイン算出手段において算出されたゲインと置換演算されることになり、これにより、乗算器を用いることなくゲインコントロールされたマルチビットのパルス密度変調信号が駆動回路から出力されるため、小型で低コストの角速度センサが得られるという作用効果を有するものである。
【００１５】
本発明の請求項７に記載の発明は、特に、ゲイン算出手段にビットシフト演算手段と加算演算手段とを設けたもので、この構成によれば、ゲイン算出手段にビットシフト演算手段と加算演算手段とを設けているため、振幅検出手段から出力される振幅情報を基に、任意のゲイン特性を有するゲインをビットシフト演算手段と加算演算手段のみで乗算器を使用することなく算出することができるという作用効果を有するものである。
【００１６】
本発明の請求項８に記載の発明は、特に、ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成としたもので、この構成によれば、ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成としているため、ＥＥＰＲＯＭなどのＲＯＭに格納されたデータをもとにゲイン算出手段で算出するＡＧＣゲイン特性、デジタルフィルタのフィルタ特性を変更できることになり、これにより、用いるセンサ素子の特性やセンサの用途に応じてＲＯＭへ書き込む値を適宜変更できる角速度センサを提供することができるという作用効果を有するものである。
【００１７】
本発明の請求項９に記載の発明は、特に、振幅検出回路にデジタルフィルタとピークホールド手段とを設けたもので、この構成によれば、振幅検出回路にデジタルフィルタとピークホールド手段とを設けているため、ΣΔ変調器から出力される低ビットのパルス密度変調信号を、デジタルフィルタにより高調波ノイズを除去してマルチビット化し、そしてタイミング制御手段より出力されるタイミング信号を元にピークホールド手段によって入力信号の振幅を検出することになり、この場合、入力信号と非同期のクロックを用いてサンプリングする場合よりも、タイミング制御手段はＰＬＬ回路を有しているため、正確に入力信号がピークになるタイミングでサンプリングでき、これにより、安定して入力された信号の振幅情報を取得できるという作用効果を有するものである。
【００１８】
本発明の請求項１０に記載の発明は、特に、デジタルフィルタをビットシフト演算手段で構成したもので、この構成によれば、デジタルフィルタをビットシフト演算手段で構成しているため、乗算器を用いることなく高精度のゲインコントロールが可能で、かつ低ノイズの角速度センサを提供することができるという作用効果を有するものである。
【発明の効果】
【００１９】
以上のように本発明のデジタルＡＧＣ回路は、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、このＤＡ変換手段から出力される信号と外部から入力される信号とを加算・積分しその積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とにより構成してなるΣΔ変調器と、振幅検出手段と、ゲイン算出手段と、置換演算手段と、デジタルフィルタと、ＰＬＬ回路を有するタイミング制御手段とで構成したもので、デジタルＡＧＣ回路を振幅検出手段と、ゲイン算出手段と、置換演算手段とで構成しているため、デジタルＡＧＣ回路への入力信号を逓倍してタイミング信号を生成するタイミング制御手段より出力される信号により動作するΣΔ変調器から出力される低ビットのパルス密度変調信号が置換演算手段によって振幅検出手段およびゲイン算出手段において算出されたゲインと置換演算されることになり、これにより、乗算器を用いることなくゲインコントロールされたマルチビットのパルス密度変調信号に変換可能な小型で低コストのデジタルＡＧＣ回路を提供することができるという優れた効果を奏するものである。
【発明を実施するための最良の形態】
【００２０】
（実施の形態１）
以下、本発明の実施の形態１におけるデジタルＡＧＣ回路およびそれを用いた角速度センサについて、図面を参照しながら説明する。
【００２１】
図１は本発明の実施の形態１におけるデジタルＡＧＣ回路を用いた角速度センサの回路図である。
【００２２】
図１において、３０はセンサ素子で、このセンサ素子３０は振動体３１と、この振動体３１を振動させるための圧電体を有する駆動電極３２と、振動状態に応じて電荷を発生する圧電体を有するモニタ電極３３と、前記センサ素子３０に角速度が印加されると電荷を発生する圧電体を有する一対のセンス電極とを設けている。また、前記センサ素子３０における一対のセンス電極は、第１のセンス電極３４と、この第１のセンス電極３４と逆極性の電荷を発生する第２のセンス電極３５とで構成されている。４１はドライブ回路で、このドライブ回路４１は入力切替手段４２と、ＤＡ変換手段４３、積分手段４４、比較手段４５、ＤＡ切替手段４６、デジタルＡＧＣ回路４７、デジタルフィルタ４８および駆動回路４９とで構成されている。また、前記ドライブ回路４１における入力切替手段４２は、振動体３１におけるモニタ電極３３と接続され、第６のタイミングΦ６で動作するアナログスイッチで構成されている。そしてまた、前記ドライブ回路４１におけるＤＡ切替手段４６は、第１の基準電圧５０および第２の基準電圧５１を有し、そしてこの第１の基準電圧５０と第２の基準電圧５１を第６のタイミングΦ６で所定の信号により切り替えている。さらに、前記ドライブ回路４１にはＤＡ出力手段５２を設けており、このＤＡ出力手段５２は前記ＤＡ切替手段４６の出力信号が入力されるコンデンサ５３と、このコンデンサ５３の両端に接続され、かつ前記第５のタイミングΦ５で動作してコンデンサ５３の電荷を放電するＳＷ５４，５５により構成されている。そして、前記ＤＡ切替手段４６とＤＡ出力手段５２とでＤＡ変換手段４３を構成し、かつこのＤＡ変換手段４３は第５のタイミングΦ５で前記コンデンサ５３の電荷を放電し、さらに前記第６のタイミングΦ６で前記ＤＡ切替手段４６が出力する基準電圧に応じた電荷を入出力するものである。５６はＳＷで、このＳＷ５６には前記入力切替手段４２とＤＡ変換手段４３の出力が入力され、前記第６のタイミングΦ６で出力するものである。
【００２３】
４４は積分手段で、この積分手段４４には前記ＳＷ５６の出力が入力されるもので、演算増幅器５７と、この演算増幅器５７の帰還に接続されるコンデンサ５８とにより構成されている。そして、第６のタイミングΦ６で、前記積分手段４４への入力信号がコンデンサ５８により積分される。４５は比較手段で、この比較手段４５には前記積分手段４４が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器５９と、この比較器５９が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ６０とにより構成されている。また、前記Ｄ型フリップフロップ６０は前記第５のタイミングΦ５の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段４３のＤＡ切替手段４６に入力されて、第１の基準電圧５０と第２の基準電圧５１とを切り替えるものである。そして、前記入力切替手段４２、ＤＡ変換手段４３、積分手段４４および比較手段４５によりΣΔ変調器６１を構成している。
【００２４】
また、前記ΣΔ変調器６１の出力するパルス密度変調信号はデジタルＡＧＣ回路４７に入力され、かつこのデジタルＡＧＣ回路４７は振幅検出手段７１、ゲイン算出手段７２、置換演算手段７３により構成される。そして前記振幅検出手段７１は、前記ΣΔ変調器６１の出力するパルス密度変調信号が入力され高周波ノイズを除去してマルチビット信号を出力するデジタルローパスフィルタ７４と、このデジタルローパスフィルタ７４の出力するマルチビット信号が入力されこれをピークホールドして出力するピークホールド手段７５と、前記ピークホールド手段７５の出力する振幅情報が入力されてこれを平滑し振幅情報を出力するデジタルローパスフィルタ７６により構成される。さらに前記振幅検出手段７１の出力する振幅情報は前記ゲイン算出手段７２に入力され、かつこのゲイン算出手段７２はビットシフト演算手段７７と加算演算手段７８とで構成される。また、前記ゲイン算出手段７２では入力された振幅情報に対して、所定係数値のビットシフト演算と所定係数値の加算演算を行い、ゲイン情報を算出する。ここで前記ビットシフト演算手段７７および加算演算手段７８で用いられる係数値はＲＯＭ７９より読み出されて供給される。そして、前記ゲイン算出手段７２の出力するゲイン情報と、前記ΣΔ変調器６１の出力するパルス密度変調信号が前記置換演算手段７３に入力されて置換演算されることにより、ゲインコントロールされたマルチビットのパルス密度変調信号として前記デジタルＡＧＣ回路４７より出力されることとなる。さらにこの前記デジタルＡＧＣ回路４７より出力されるゲインコントロールされたマルチビットのパルス密度変調信号は前記デジタルフィルタ４８に入力される。
【００２５】
ここで前記デジタルフィルタ４８の構成例を図２に示す。また前記デジタルフィルタ４８の演算処理に用いられる係数値は前記ＲＯＭ７９より読み出されて供給される構成となっている。前記デジタルフィルタ４８によりΣΔ変調されたことによる高周波ノイズを除去し、そしてセンサ素子３０の共振周波数のみを抽出してノイズ成分を除去したマルチビット信号は前記駆動回路４９に入力される。
【００２６】
前記駆動回路４９は、２値を保持しているデジタル値出力手段８０と、デジタルフィルタ４８からの出力信号と前記デジタル値出力手段８０の出力を加算し積分する加積分演算手段８１と、この加積分演算手段８１からの出力を比較定数値８２と比較する値比較手段８３と、この値比較手段８３の出力に応じて前記デジタル値出力手段８０の出力するデジタル値を切り替える値切り替え手段８４と、値比較手段８３の出力を所定タイミングでラッチするフリップフロップ８５とにより構成されるデジタルΣΔ変調器８６を有している。前記デジタルΣΔ変調器８６により前記デジタルフィルタ４８が出力するマルチビット信号は１ビットのパルス密度変調信号に変調されて出力され、かつこのパルス密度変調信号はアナログローパスフィルタ８７に入力され、さらにセンサ素子３０を駆動するのに有害な周波数成分はフィルタリングされて、センサ素子３０に出力される。以上の構成により前記振動体３１の振動が一定振幅となるように調整するものである。
【００２７】
９１はＰＬＬ回路で、このＰＬＬ回路９１はモニタ電極３３が出力するモニタ信号を元とした信号を逓倍し、位相ノイズを時間的に積分し低減して出力するものであり、前記ドライブ回路４１におけるデジタルローパスフィルタ７４が出力する信号が入力されることになる。９２はタイミング生成回路で、このタイミング生成回路９２は前記ＰＬＬ回路９１から出力されるモニタ信号を逓倍したタイミング信号を前記ドライブ回路４１に供給するとともに、このタイミング信号をもとに、モニタ信号の２周期間を第１のタイミングΦ１、第２のタイミングΦ２、第３のタイミングΦ３、第４のタイミングΦ４に分割してこのタイミング信号を生成して出力するものである。そして、前記ＰＬＬ回路９１とタイミング生成回路９２とでタイミング制御回路９３を構成している。９４は入力切替手段で、この入力切替手段９４は前記センサ素子３０における第１のセンス電極３４と接続され前記第２のタイミングΦ２で動作するアナログスイッチ９５（以下、ＳＷと記す）と、第２のセンス電極３５と接続され前記第４のタイミングΦ４で動作するアナログスイッチ９６とで構成されている。この構成により、入力切替手段９４は、第１のセンス電極３４または第２のセンス電極３５からの入力信号を第２のタイミングΦ２または第４のタイミングΦ４で切り替えて出力することになる。９７はＤＡ切替手段で、このＤＡ切替手段９７は、第１の基準電圧９９および第２の基準電圧１００を有し、そしてこの第１の基準電圧９９と第２の基準電圧１００を所定の信号により切り替えるものである。１０１はＤＡ出力手段で、このＤＡ出力手段１０１は前記ＤＡ切替手段９７の出力信号が入力されるコンデンサ１０２と、このコンデンサ１０２の両端に接続され、かつ前記第１のタイミングΦ１と第３のタイミングΦ３で動作してコンデンサ１０２の電荷を放電するＳＷ１０３，１０４とにより構成されている。そして、前記ＤＡ切替手段９７とＤＡ出力手段１０１とでＤＡ変換手段９８を構成し、かつこのＤＡ変換手段９８は第１のタイミングΦ１と第３のタイミングΦ３で前記コンデンサ１０２の電荷を放電し、さらに前記第２のタイミングΦ２と第４のタイミングΦ４で前記ＤＡ切替手段９７が出力する基準電圧に応じた電荷を入出力するものである。
【００２８】
１０５はＳＷで、このＳＷ１０５には前記入力切替手段９４とＤＡ変換手段９８の出力が入力され、前記第２のタイミングΦ２と第４のタイミングΦ４で出力するものである。１０６は積分回路で、この積分回路１０６には前記ＳＷ１０５の出力が入力されるもので、演算増幅器１０７と、この演算増幅器１０７の帰還に並列に接続される一対のコンデンサ１０８，１０９と、このコンデンサ１０９に接続される一対のＳＷ１１０，１１１とにより構成されている。また、ＳＷ１１０は第１のタイミングΦ１と第２のタイミングΦ２で動作し、前記積分回路１０６への入力信号がコンデンサ１０８に積分されて積分値が保持されることになる。そしてまた、ＳＷ１１１は前記第３のタイミングΦ３と第４のタイミングΦ４で動作し、前記積分回路１０６への入力信号がコンデンサ１０９に積分されて積分値が保持されることになる。１１３は比較手段で、この比較手段１１３には積分手段１１２が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器１１４と、この比較器１１４が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ１１５とで構成されている。また、前記Ｄ型フリップフロップ１１５は前記第２のタイミングΦ２と第４のタイミングΦ４の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段９８のＤＡ切替手段９７に入力されて第１の基準電圧９９と第２の基準電圧１００とを切り替えるものである。そして、前記入力切替手段９４、ＤＡ変換手段９８、積分手段１１２および比較手段１１３によりΣΔ変調器１１６を構成している。
【００２９】
またこのΣΔ変調器１１６は上記構成により、前記センサ素子３０における一対のセンス電極３４，３５より出力される電荷をΣΔ変調し、１ビットデジタル信号に変換して出力するものである。
【００３０】
１１７はラッチ回路で、このラッチ回路１１７には前記ΣΔ変調器１１６の比較手段１１３における比較器１１４より出力される１ビットデジタル信号が入力され、かつ前記１ビットデジタル信号をラッチする一対のＤ型フリップフロップ１１９により構成されている。また、Ｄ型フリップフロップ１１８は第２のタイミングΦ２で前記１ビットデジタル信号をラッチするものであり、かつＤ型フリップフロップ１１９は第４のタイミングΦ４で前記１ビットデジタル信号をラッチするものである。１２０は差分演算手段で、この差分演算手段１２０には前記ラッチ回路１１７における一対のＤ型フリップフロップ１１９がラッチして出力する一対の１ビットデジタル信号が入力され、そしてこの一対の１ビットデジタル信号の差を演算する１ビット差分演算を置換処理により実現するものである。つまり、差分演算手段１２０に入力される一対の１ビットデジタル信号が、“００”“０１”“１０”“１１”である時、それぞれ“０”“−１”“１”“０”と置き換えて出力する構成となっている。１２１は補正演算手段で、この補正演算手段１２１には前記差分演算手段１２０が出力する１ビット差分信号が入力され、この１ビット差分信号と所定の補正情報との補正演算を置換処理により実現するものである。つまり、上記したように補正演算手段１２１に入力される１ビット差分信号が“０”“１”“−１”であり、例えば、補正情報が“５”である場合にはそれぞれ“０”“５”“−５”と置き換えて出力する構成となっている。１２２はデジタルフィルタで、このデジタルフィルタ１２２には前記補正演算手段１２１より出力されるデジタル差分信号が入力され、ノイズ成分を除去するフィルタリング処理を行うものである。そして、前記ラッチ回路１１７、差分演算手段１２０、補正演算手段１２１およびデジタルフィルタ１２２により演算手段１２３を構成している。また、この演算手段１２３は、第２、第４のタイミングで一対の１ビットデジタル信号をラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビット信号を出力することになる。そしてまた、前記タイミング制御回路９３とΣΔ変調器１１６および演算手段１２３によりセンス回路１２４を構成している。
【００３１】
以上のように構成された本発明の実施の形態１における角速度センサについて、次にその動作を説明する。
【００３２】
前記センサ素子３０の駆動電極３２に駆動信号を加えると、前記振動体３１が共振し、モニタ電極３３に電荷が発生する。このモニタ電極３３に発生した電荷をドライブ回路４１におけるΣΔ変調器６１に入力し、パルス密度変調信号へと変換する。そしてこのΣΔ変調器６１の出力するパルス密度変調信号をデジタルＡＧＣ回路４７へ入力し、このデジタルＡＧＣ回路４７がもつ振幅検出手段７１によりモニタ電極３３より発生した信号の振幅情報を取得し、この振幅情報をゲイン算出手段７２に入力してゲイン情報を演算により取得する。ゲイン算出手段７２の出力するゲイン情報と前記ΣΔ変調器６１の出力するパルス密度変調信号が置換演算手段７３に入力されて、前記振動体３１の振動が一定振幅となるようゲインコントロールされたマルチビットのパルス密度変調信号が出力される。このゲインコントロールされたマルチビットのパルス密度変調信号をデジタルフィルタ４８に入力し、前記振動体３１の共振周波数のみを抽出したノイズ成分が除去されたマルチビット信号を出力する。そしてこのデジタルフィルタ４８の出力するマルチビット信号を駆動回路４９に入力し、さらにこの駆動回路４９を構成するデジタルΣΔ変調器８６およびアナログフィルタ８７より駆動信号がセンサ素子３０における駆動電極３２へ出力され、前記振動体３１の振動が一定振幅となるように調整するものである。この場合におけるΣΔ変調器６１、デジタルＡＧＣ回路４７、デジタルフィルタ４８、駆動回路４９の動作を以下に説明する。
【００３３】
ΣΔ変調器６１はタイミング制御回路９３より出力されるモニタ信号に同期したタイミングである第１のタイミングΦ５、第２のタイミングΦ６を繰り返すことによって動作するもので、第１のタイミングΦ５ではセンサ素子３０におけるモニタ電極３３から出力される信号がΣΔ変調されて１ビットデジタル信号に変換される。
【００３４】
上記した２つのタイミングでの動作をひとつずつ説明する。まず、第１のタイミングΦ５では、積分手段４４におけるコンデンサ５８に保持されている積分値を比較する前記比較手段４５の比較器５９より出力される１ビットデジタル信号が、第１のタイミングΦ５の立ち上がり時にＤ型フリップフロップ６０にラッチされ、このラッチ信号が前記ＤＡ変換手段４３のＤＡ切替手段４６に入力される。また、ＤＡ出力手段５２におけるＳＷ５４とＳＷ５５がＯＮになって、コンデンサ５３に保持されている電荷が放電される。
【００３５】
次に第２のタイミングΦ６では、前記ＤＡ切替手段４６に入力されたラッチ信号に応じて基準電圧５０，５１が切り替えられてコンデンサ５３に入力され、かつＤＡ変換手段４３より切り替えられた基準電圧に応じた電荷が出力される。また、入力ＳＷ４２がＯＮになり、前記センサ素子３０のモニタ電極３３より発生する電荷が入力される。さらに、積分手段４４におけるＳＷ５６がＯＮになり、前記入力ＳＷ４２とＤＡ変換手段４３から出力される電荷が積分手段４４に入力される。これにより第２のタイミングΦ６では、積分手段４４におけるコンデンサ５８に、図３（ａ）の斜線部で示される電荷量とＤＡ変換手段４３より出力される電荷量の総和が積分されて保持されることになる。
【００３６】
上記した第１のタイミングΦ５および第２のタイミングΦ６での以上の動作によりセンサ素子３０のモニタ電極３３から出力される電荷がΣΔ変調され、第１のタイミングΦ５の信号の立ち上がり時に１ビットデジタル信号として出力されることになる。
【００３７】
次にデジタルＡＧＣ回路４７について動作を説明する。前記ΣΔ変調器６１の出力するパルス密度変調信号が前記振幅検出手段７１の有するデジタルローパスフィルタ７４に入力されて高周波ノイズを除去し、図４（ａ）で示されるマルチビット信号へと変換される。このマルチビット信号がピークホールド手段７５へ入力され、図４（ｂ）で示されるピーク信号へと変換される。さらに、正のピークだけでなく負のピークも検出しその差分をとることでさらに精度が向上する。この時、ΣΔ変調器６１によるモニタ電極３５より出力されるモニタ信号のサンプリングが、このモニタ信号を逓倍した信号により行われているため、正確にピークのポイントを検出でき、そしてこれを基にＡＧＣ制御が行われるため、低ノイズで高精度のＡＧＣ制御が実現でき、これにより、このデジタルＡＧＣ回路４７を用いて低ノイズで高精度の角速度センサを提供することができるという効果を有することになる。このようにピークホールド手段７５によりピークホールドされた信号が、デジタルローパスフィルタ７６に入力されて平滑されることにより、ノイズが除去された前記モニタ電極３３の出力する信号の振幅に応じた振幅情報を得ることができる。次に振幅検出手段７１の出力する振幅情報がゲイン算出手段７２へと入力され、ゲイン情報が算出される。ここで、センサ素子３０の振動振幅を一定に制御するためのＡＧＣゲイン特性が図５で示される場合、（数１）に示すように、ビットシフト演算および加算演算を行うことにより、現在必要なゲイン情報を算出することができる。
【００３８】
【数１】
【００３９】
このとき、“＋ｃ”は定数値“Ｂ”の加算処理であり、“Ａ＊ｘ”の演算は“Ａ”を“−１．２５”としたい場合には、（数２）に示すように表記し直すことが可能であるため、ビットシフト演算および加算演算と±は符合ビットの反転のみで（数２）の演算を行うことが可能となる。
【００４０】
【数２】
【００４１】
このように、ゲイン算出手段７２の有するビットシフト演算手段７７と加算演算手段７８により、センサ素子３０の振動振幅を一定に制御するためのＡＧＣゲイン情報が算出される。このとき、傾き“Ａ”、切片“Ｂ”を固定ではなくＲＯＭ７９より読み出された値により決定する構成とし、決定された値によりビットシフト演算手段７７でのシフト量および加算演算手段７８で加算される切片“Ｂ”の値を変更することによって、ＡＧＣゲイン特性を容易に変化させることが可能となる。これにより、センサ素子の特性やセンサが用いられる用途に応じてＡＧＣゲイン特性をＲＯＭ値の書き換えのみで変更可能な角速度センサを提供することができるという効果が得られるものである。
【００４２】
次にゲイン算出手段７２から出力されるゲイン情報“Ｇ”と、前記ΣΔ変調器６１が出力するパルス密度変調信号が前記置換演算手段７３に入力される。ここで、前記ΣΔ変調器６１が出力するパルス密度変調信号は“１”もしくは“−１”の１ｂｉｔ信号であるため、これをゲイン情報“Ｇ”と置換、すなわち“−１”⇒“−Ｇ”、“１”⇒“Ｇ”と置き換えることにより、乗算器を用いること無しに、“入力信号×Ｇ”の演算を実現することが可能となる。よって、前記置換演算手段７３によりゲインの演算がなされる。ここで、ΣΔ変調器６１は１ｂｉｔのΣΔ変調器として説明しているが、複数ｂｉｔ出力のΣΔ変調器であったとしてもΣΔ変調器の出力は例えば２ｂｉｔであれば“００，０１，６１１”の４値に限定でき、“００，０１，６１１”⇒“−Ｇ，−Ｇ／２，Ｇ／２，Ｇ”と置き換えることによって、上記と同様の構成により“入力信号×Ｇ”が実現可能となるものである。以上のようにデジタルＡＧＣ回路４７からセンサ素子３０の振動振幅を一定に制御するためにゲインコントロールされたマルチビットのパルス密度変調信号が出力されることになるため、デジタルＡＧＣ回路４７を乗算器を用いることなしに低コストで、かつ高精度にデジタル回路により実現できるという効果が得られるものである。
【００４３】
次に前記デジタルＡＧＣ回路４７から出力されるゲインコントロールされたマルチビットのパルス密度変調信号が入力されるデジタルフィルタ４８について動作を説明する。ここで図２は前記デジタルフィルタ４８の構成例である。図２の１４１はＩＩＲフィルタで一般的なＩＩＲの構成を示しており、１４２〜１４６はこのフィルタの特性を決定するゲイン演算部であり、１４７，１４８は加算演算部、１４９，１５０は遅延部である。ここで、フィルタの特性を決定するゲイン演算部１４２〜１４６のゲイン係数を例えば｛ａ０，ａ１，ａ２，ｂ０，ｂ１｝＝｛１，８１．７１４７５，−０．７５｝としたい場合、（数３）に示すように表記し直すことが可能であり、これらのゲイン計算はゲイン算出手段において説明した通り、ビットシフト演算により演算可能である。
【００４４】
【数３】
【００４５】
また、１５１〜１５３はビットシフト演算部であり、これらの値を（数４）で示すように演算を行うことにより、最初にｃ０を＋７ビットシフト（×１２８）として演算した後にｃ２において−７ビットシフト（１／１２８）することによって、ビットシフト演算による丸め誤差等の演算誤差を低減することが可能となる。
【００４６】
【数４】
【００４７】
以上の構成／動作により、ビットシフト演算と加算演算のみによって演算精度を確保した上でフィルタ演算を行うことが可能な低コストのデジタルフィルタを得ることが可能であるという効果を有するものである。また、上記ビットシフトによるゲイン計算はＦＩＲ等他のフィルタ形式でも利用可能であり、図２のＩＩＲのフィルタ構成を係数を変えて縦続接続することによって、必要なフィルタ特性を実現することが可能となるものである。さらに、センサ素子３０を所定の共振周波数のみで振動させるにあたっては、バンドパスフィルタ特性を持つことが望ましい。よって、前記デジタルＡＧＣ回路４７から出力されるパルス密度変調信号がデジタルフィルタ４８に入力され、ノイズ成分がフィルタリングされゲインコントロールされたマルチビット信号が出力されることになる。
【００４８】
さらに、ビットシフト演算部１５４を追加で設けた場合の動作について説明する。まず、デジタルＡＧＣ回路４７におけるゲイン情報“Ｇ”を例えば、“１２８±１２８”の“０〜２５６”の値とし、ゲイン係数｛ｄ２｝＝｛１／１２８｝＝｛１／２＾７｝の−７ビットシフト（１／１２８）として置換演算およびビットシフトを行うことにより、デジタルＡＧＣ回路４７およびデジタルフィルタ４８により“１／１２８”の分解能で０倍から２倍までの可変ゲインを演算精度を確保したまま実現することが可能となる。さらにこのゲイン分解能およびゲイン幅は、ゲイン情報“Ｇ”の取り得る値とゲイン係数｛ｄ２｝のビットシフト量を必要な量だけ確保するだけで、任意に設定可能である。
【００４９】
以上のように構成／動作させることにより、乗算器を用いることなくゲインコントロールされたマルチビットのパルス密度変調信号およびマルチビット信号に変換可能な小型・低コストで、かつ低ノイズでそのＡＧＣ特性およびフィルタ特性が容易に可変なデジタルＡＧＣ回路およびデジタルフィルタが得られるという効果を有するものである。また、上記ビットシフト演算でのビットシフト量をＲＯＭ７９に格納されたデータにより決定する構成とすることにより、センサ素子の特性やセンサが用いられる用途に応じてフィルタ特性をＲＯＭ７９に格納する値を書き換えるだけで変更可能な角速度センサを提供することができるという効果が得られるものである。
【００５０】
次に駆動回路４９の動作を説明する。デジタルΣΔ変調器８６の加積分演算手段８１に前記デジタルフィルタ４８から出力されるマルチビット信号と、所定の２値を保持しているデジタル値出力手段８０のどちらかの値を出力する値切り替え手段８４より出力される定数値が加積分演算手段８１へと入力され、加算して積分される。この加積分演算手段８１から出力される積分値が比較定数値８２と値比較手段８３により比較されて比較結果が出力される。そして、この比較結果がフリップフロップ８５により所定のタイミングでラッチされて出力される。このフリップフロップ８５の出力により値切り替え手段８４より出力される定数値が切り替えられることになる。この時、加積分演算手段８１の出力値が比較定数値８２より小さい場合には、デジタル値出力手段８０の２値のうちの大きい方の値が、逆の場合には小さい方の値が選択されて出力されるように動作する。この動作を繰り返すことによりフリップフロップ８５より、前記デジタルフィルタ４８が出力するマルチビット信号が、１ビットのパルス密度変調信号に変調されて出力されることになる。ここで、デジタルΣΔ変調器８６に入力される信号が例えば、１０ｂｉｔ（＝±９ｂｉｔ）である場合は、比較定数値８２を“０”デジタル値出力手段８０の２値を“５１１”“−５１１”以上とすることが望ましい。
【００５１】
以上の構成により、センサ素子３０のモニタ電極３３より出力された信号が、ΣΔ変調器６１によりパルス密度変調信号に変換され、デジタルＡＧＣ回路４７によりセンサ素子３０の振動を一定に制御するよう所定のＡＧＣゲイン特性で振幅調整され、さらにデジタルフィルタ４８によりノイズが除去されてマルチビット化される。この振幅調整されたマルチビット信号がデジタルΣΔ変調器８６によりΣΔ変調されて１ｂｉｔのパルス密度変調信号に変換され、この信号がセンサ素子３０における駆動電極３２に出力される。この時、１ｂｉｔのパルス密度変調信号はモニタ電極３３より出力された信号の周波数成分をデジタルＡＧＣ回路４７により振幅調整されて含んでいることとなり、この信号がセンサ素子３０に出力されることによって、前記振動体３１の振動が所定の共振周波数において一定振幅で振動することになる。このような駆動回路４９を構成することにより、高精度ＤＡ変換器を用いることなく大半をデジタル回路で実現することができるため、低コストで、かつ高精度の角速度センサを提供することができるという効果が得られるものである。
【００５２】
なお、ΣΔ変調ではオーバーサンプリングを行い、その量子化ノイズが高域にノイズジェーピングされるため、高周波成分のノイズ成分を含むが、センサ素子３０の応答がそのような高周波に応答できないため、パルス密度変調信号のサンプリング周波数でなく、オーバーサンプリングされた所定の周波数成分で振動することになる。また、センサ素子３０の高周波での応答ゲインが高くて、このような高周波成分のノイズが問題になる場合には、デジタルΣΔ変調器８６の出力信号のうち問題となる周波数成分を低減するよう設定されたアナログフィルタ８７を追加することによって、さらに低ノイズで、高精度のドライブ回路４１を実現することが可能となるものである。
【００５３】
さらに、タイミング制御回路９３に、図６（ａ）に示される正弦波信号が入力され、前記ＰＬＬ回路９１で逓倍した信号をもとにタイミング生成回路９２により図６（ｂ）で示される第１のタイミングΦ１、第２のタイミングΦ２、第３のタイミングΦ３、第４のタイミングΦ４を形成する。そして、このタイミング信号が前記ΣΔ変調器１１６および演算手段１２３に、ＳＷの切替およびラッチ回路のラッチタイミングとして入力される。また、位相器で位相を９０度シフトさせた前記正弦波信号を所定の基準電圧（図示せず）と比較する電圧コンパレータ（図示せず）に入力し、そしてその出力をロジック回路（図示せず）に入力するようにした場合でも、前記タイミング信号Φ１、Φ２、Φ３、Φ４を形成することは可能であるが、この場合、正弦波信号の電圧ノイズおよび温度変化や電源変動による電圧ノイズが位相ノイズとして表れることになる。この位相ノイズは、入力信号や積分切替手段を切り替えるタイミングノイズとして信号処理の精度に悪影響を与える要因となるが、前記ＰＬＬ回路９１を用いて時間的に積分され位相ノイズが低減されたタイミング信号とすることにより、切替タイミングノイズを低減し信号処理の精度を高めることができるものである。そして、前記センサ素子３０が図１に図示している駆動方向に速度Ｖで屈曲振動している状態において、前記振動体３１の長手方向の中心軸周りにセンサ素子３０が角速度ωで回転すると、このセンサ素子３０にＦ＝２ｍＶ×ωのコリオリ力が発生する。このコリオリ力により前記センサ素子３０が有する一対のセンス電極３４，３５に、図６（ｃ）および図６（ｄ）に示すように電荷が発生する。そしてこのセンス電極３４，３５に発生する電荷はコリオリ力により発生するため、前記モニタ電極３３に発生する信号より位相が５０度進んでいる。そしてまた、前記一対のセンス電極３４，３５に発生した出力信号は図６（ｃ）および図６（ｄ）に示す通り、正極性信号と負極性信号の関係にある。
【００５４】
この場合におけるΣΔ変調器１１６の動作を以下に説明する。このΣΔ変調器１１６は第１のタイミングΦ１、第２のタイミングΦ２、第３のタイミングΦ３および第４のタイミングΦ４を繰り返すことによって動作するもので、第１のタイミングΦ１および第２のタイミングΦ２ではセンサ素子３０における第１のセンス電極３４から出力される正極性信号がΣΔ変調されて１ビットデジタル信号に変換され、また第３のタイミングΦ３および第４のタイミングΦ４では第２のセンス電極３５から出力される負極性信号がΣΔ変調されて１ビットデジタル信号に変換される。
【００５５】
上記した４つのタイミングでの動作をひとつずつ説明する。まず第１のタイミングΦ１では、積分手段１１２におけるコンデンサ１０８と接続されているＳＷ１１０がＯＮになり、このコンデンサ１０８に保持されている積分値が比較手段１１３における比較器１１４に入力され比較結果が１ビットデジタル信号として出力される。また、ＤＡ変換手段９８におけるＳＷ１０３と１０４がＯＮになりコンデンサ１０２に保持されている電荷が放電される。
【００５６】
次に第２のタイミングΦ２では、前記比較手段１１３の比較器１１４より出力される１ビットデジタル信号が第２のタイミングΦ２の立ち上がり時にＤ型フリップフロップ１１５にラッチされ、このラッチ信号が前記ＤＡ変換手段９８のＤＡ切替手段９７に入力される。この入力されたラッチ信号に応じて基準電圧が第１の基準電圧９９または第２の基準電圧１００に切り替えられてコンデンサ１０２に入力され、ＤＡ変化手段９８より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段９４ではＳＷ９５がＯＮになり、前記センサ素子３０の第１のセンス電極３４より発生する電荷が出力される。さらに、積分手段１１２におけるＳＷ１０５がＯＮになり、前記入力切替手段９４とＤＡ変換手段９８から出力される電荷が積分回路１０６に入力される。これにより第２のタイミングΦ２では、積分回路１０６におけるコンデンサ１０８に、図６（ｃ）の斜線部で示される電荷量とＤＡ変換手段９８より出力される電荷量の総和が積分されて保持されることになる。
【００５７】
上記した第１のタイミングΦ１および第２のタイミングΦ２での以上の動作によりセンサ素子３０のセンス電極３４から出力される振幅値の半分に相当する電荷量がΣΔ変調されることになる。
【００５８】
また、第１のタイミングΦ１および第２のタイミングΦ２での動作と同様に、第３のタイミングΦ３および第４のタイミングΦ４では、センサ素子３０の第２のセンス電極３５から出力される振幅値の半分に相当する電荷量がΣΔ変調され、１ビッデジタル信号に変換されて出力されることになる。以上の動作により、センサ素子３０における一対のセンス電極３４，３５から出力される電荷の振幅値の半分に相当する電荷量が一つのΣΔ変調器１１６によりΣΔ変調されて一対の１ビットデジタル信号として上記タイミングで出力されることになる。
【００５９】
そしてまた、センサ素子３０における第１のセンス電極３４および第２のセンス電極３５から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極３３に発生する信号より位相が９０度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子３０における第１のセンス電極３４および第２のセンス電極３５からセンス信号と不要信号の合成信号が出力される場合について説明する。角速度によるコリオリ力で発生するセンス信号は、図６（ｃ）（ｄ）で示され、そして上記で説明した通り、第２のタイミングΦ２と第４のタイミングΦ４で、積分回路１０６により図６（ｃ）（ｄ）の斜線部で示される電荷量、つまり、振幅値の半分に相当する電荷量が積分されることになる。さらに、第１のセンス電極３４および第２のセンス電極３５より発生する不要信号は図６（ｅ）（ｆ）で示され、そして前記センス信号と同様に第２のタイミングΦ２と第４のタイミングΦ４で、図６（ｅ）（ｆ）の斜線部で示される電荷量、つまり、不要信号の振幅の最大値から最小値までの区間の電荷量が積分されている。これは、振幅の中央値を基準に積分するとキャンセルされて“０”の電荷量となるものである。つまり、第２のタイミングΦ２と第４のタイミングΦ４での積分手段１１２の動作により、不要信号がキャンセルされてセンス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ΣΔ変調器１１６からは同期検波処理された信号がΣΔ変調され、１ビットデジタル信号に変換されて出力されることになる。
【００６０】
次に、演算手段１２３について、その動作を説明する。まず、第２のタイミングΦ２で、前記ΣΔ変調器１１６の比較手段１１３における比較器１１４より出力される１ビットデジタル信号が、ラッチ回路１１７のＤ型フリップフロップ１１８にラッチされる。また、第４のタイミングΦ４で、前記ΣΔ変調器１１６の比較手段１１３における比較器１１４より出力される１ビットデジタル信号が、ラッチ回路１１７のＤ型フリップフロップ１１８，１１９にラッチされる。
【００６１】
この一対のＤ型フリップフロップ１１８，１１９にラッチされた一対の１ビットデジタル信号は、上記で説明した通り、センサ素子３０における一対のセンス電極３４，３５より出力された信号の不要信号を除いた振幅値の半分に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。次に、前記ラッチ回路１１７が出力する一対の１ビットデジタル信号が１ビット差分演算手段１２０に入力され、この一対の１ビットデジタル信号の差が演算されて１ビット差分信号が出力される。ここで、第１のタイミングΦ１での１ビット差分信号は、一つ前の周期における第２のタイミングΦ２、第４のタイミングΦ４でラッチされた１ビットデジタル信号の差であり、この１ビット差分信号は、図６（ｃ）（ｄ）で示されるセンサ素子３０における一対のセンス電極３４，３５より出力される信号の不要信号を除いた振幅値を表す信号となる。次に、１ビット差分演算手段１２０が出力する１ビット差分信号が補正演算手段１２１に入力され、この１ビット差分信号と所定の補正情報との補正演算が置換処理により行われる。この補正演算は、上記したように、１ビット差分信号が“０”“１”“−１”の３値に限られることを利用して、例えば所定の補正情報が“５”である場合に、補正演算手段に入力される１ビット差分信号“０”“１”“−１”を、それぞれ“０”“５”“−５”と置換処理することにより乗算を実現して信号の補正が可能となるものである。
【００６２】
（実施の形態２）
以下、本発明の実施の形態２におけるデジタルＡＧＣ回路を用いた角速度センサについて、図面を参照しながら説明する。
【００６３】
図７は本発明の実施の形態２におけるデジタルＡＧＣ回路を用いた角速度センサの回路図である。なお、本発明の実施の形態２においては、上記した本発明の実施の形態１と同様の構成を有するものについては、同一番号を付しており、その説明は省略する。
【００６４】
駆動回路４９はＤＡ変換器１３１により構成される。この時、図８（ａ）で示されるような信号が前記ドライブ回路４１におけるΣΔ変調器６１へ入力され、図８（ｂ）で示される１ｂｉｔのパルス密度変調信号へと変換される。そしてこの１ｂｉｔのパルス密度変調信号が前記デジタルＡＧＣ回路４７へ入力されて任意のＡＧＣゲイン特性によりゲインコントロールされた図８（ｃ）で示されるような±Ｇ［ＬＳＢ］のマルチビットのパルス密度変調信号に変換され、このマルチビットのパルス密度変調信号が直接前記ＤＡ変換器１３１に入力され、前記ＤＡ変換器１３１よりパルス密度変調信号が図８（ｄ）で示されるようなＧ［ＬＳＢ］の値に応じた振幅電圧の駆動信号として出力され、前記センサ素子３０におけるモニタ電極３３へと入力されることになる。この駆動信号はモニタ電極３３より出力された信号の所定の周波数成分をデジタルＡＧＣにより振幅調整されて含んでいることになり、この信号がセンサ素子３０に出力されることによって、前記振動体３１の振動が所定の共振周波数において一定振幅で振動するよう制御されることになる。以上のように、ΣΔ変調器６１、デジタルＡＧＣ回路４７、ＤＡ変換器１３１という少ない回路点数によりドライブ回路が構成でき、これにより、小型で、かつ低コストの角速度センサを提供することができるという効果が得られるものである。さらに、振動させたい所定の周波数以外でセンサ素子の応答ゲインが高い不要な周波数成分やΣΔ変調による高周波ノイズを除去するように周波数特性が設定されたデジタルフィルタ４８もしくはアナログフィルタ８７を追加することにより、さらに高精度で、かつ低ノイズのドライブ回路を有する角速度センサを提供することができるという効果が得られるものである。
【産業上の利用可能性】
【００６５】
本発明のデジタルＡＧＣ回路およびそれを用いた角速度センサは、ゲイン算出等の演算において、乗算器を必要としない小型のＡＧＣ回路およびそれを用いた角速度センサを提供することができるという効果を有するものであり、特に、センサデバイスにおけるセンサ素子の振動制御に用いられるデジタルＡＧＣ回路とそれを用いた角速度センサとして有用なものである。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１におけるデジタルＡＧＣ回路を用いた角速度センサの回路図
【図２】同角速度センサのドライブ回路におけるデジタルフィルタの回路図
【図３】（ａ）〜（ｃ）ΣΔ変調器の動作状態を示す図
【図４】（ａ）、（ｂ）デジタルＡＧＣ回路の動作状態を示す図
【図５】本発明の実施の形態１におけるＡＧＣ回路のＡＧＣゲイン特性を示す図
【図６】（ａ）〜（ｆ）同デジタルＡＧＣ回路を用いた角速度センサの動作状態を示す図
【図７】本発明の実施の形態２におけるデジタルＡＧＣ回路を用いた角速度センサの回路図
【図８】（ａ）〜（ｄ）同角速度センサの動作状態を示す図
【図９】従来のΣΔ型ＡＤ変換器の回路図
【符号の説明】
【００６７】
３０ センサ素子
３２ 駆動電極
３３ モニタ電極
３４，３５ センス電極
４１ ドライブ回路
４３，９８ ＤＡ変換手段
４４ 積分手段
４５ 比較手段
４６ 置換演算手段
４７ デジタルＡＧＣ回路
４８ デジタルフィルタ
４９ 駆動回路
６１，１１６ ΣΔ変調器
７１ 振幅検出手段
７２ ゲイン算出手段
７３ 置換演算手段
７５ ピークホールド手段
７７ ビットシフト演算手段
７９ ＲＯＭ
９１ ＰＬＬ回路
９３ タイミング制御手段
９７ ＤＡ切替手段
１０６ 積分回路
１１３ 比較手段
１２４ センス回路
１５４ ビットシフト演算手段
【技術分野】
【０００１】
本発明は、特にセンサデバイスにおけるセンサ素子の振動制御に用いられるデジタルＡＧＣ回路およびそれを用いた角速度センサに関するものである。
【背景技術】
【０００２】
従来のこの種のデジタルＡＧＣ回路について、以下、図面を参照しながら説明する。
【０００３】
図９は従来のデジタルＡＧＣ回路を示したものである。
【０００４】
図９において、１はゲイン算出手段で、このゲイン算出手段１はメモリ２と乗算器４と加減算器５とで構成され、アナログの入力信号をＡ／Ｄ変換してデジタル化した入力信号Ｘに対するゲインＧを決定する。次に、出力信号Ｚは、制御信号ＳＥＬ１，ＳＥＬ２でレジスタＢからの現在設定されているゲインＧと入力信号Ｘをセレクタ８，９で選択し、乗算器４でかけ算して求めるものである。
【０００５】
なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献１が知られている。
【特許文献１】特開平７−３３６１７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した従来の構成においては、ゲイン算出等の演算において乗算器４をデジタルＡＧＣ回路もしくはその周辺回路において使用しているため、この乗算器４がその入出力ビット数および動作速度が増加するほど大きな回路となってしまうという課題を有していた。
【０００７】
本発明は上記従来の課題を解決するもので、ゲイン算出等の演算において、乗算器を必要としない小型のＡＧＣ回路およびそれを用いた角速度センサを提供することを目的とするものである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は以下の構成を有するものである。
【０００９】
本発明の請求項１に記載の発明は、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、このＤＡ変換手段から出力される信号と外部から入力される信号とを加算・積分しその積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とにより構成してなるΣΔ変調器と、振幅検出手段と、ゲイン算出手段と、置換演算手段と、デジタルフィルタと、ＰＬＬ回路を有するタイミング制御手段とで構成したもので、この構成によれば、デジタルＡＧＣ回路を振幅検出手段と、ゲイン算出手段と、置換演算手段とで構成しているため、デジタルＡＧＣ回路への入力信号を逓倍してタイミング信号を生成するタイミング制御手段より出力される信号により動作するΣΔ変調器から出力される低ビットのパルス密度変調信号が置換演算手段によって振幅検出手段およびゲイン算出手段において算出されたゲインと置換演算されることになり、これにより、乗算器を用いることなくゲインコントロールされたマルチビットのパルス密度変調信号に変換可能な小型で低コストのデジタルＡＧＣ回路を提供することができるという作用効果を有するものである。
【００１０】
本発明の請求項２に記載の発明は、特に、ゲイン算出手段にビットシフト演算手段と加算演算手段とを設けたもので、この構成によれば、振幅検出手段から出力される振幅情報を元に、任意のゲイン特性を有するゲインをビットシフト演算手段と加算演算手段のみで乗算器を使用することなく算出可能となるため、小型で低コストのデジタルＡＧＣ回路を提供することができるという作用効果を有するものである。
【００１１】
本発明の請求項３に記載の発明は、特に、ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成としたもので、この構成によれば、ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成としているため、ＥＥＰＲＯＭなどのＲＯＭに格納されたデータをもとにゲイン算出手段で算出するＡＧＣゲイン特性、デジタルフィルタのフィルタ特性を変更することが可能となり、これにより、ＡＧＣしたい対象が変化してもＲＯＭ値の変更のみで対応可能なデジタルＡＧＣ回路を提供することができるという作用効果を有するものである。
【００１２】
本発明の請求項４に記載の発明は、特に、振幅検出回路にデジタルフィルタとピークホールド手段とを設けたもので、この構成によれば、振幅検出回路にデジタルフィルタとピークホールド手段とを設けているため、ΣΔ変調器から出力される低ビットのパルス密度変調信号をデジタルフィルタにより高調波ノイズを除去してマルチビット化し、そしてタイミング制御手段より出力されるタイミング信号を元にピークホールド手段によって入力信号の振幅を検出することになり、この場合、入力信号と非同期のクロックを用いてサンプリングする場合よりも、タイミング制御手段はＰＬＬ回路を有しているため、入力信号がピークになるタイミングで正確にサンプリングでき、これにより、安定して入力された信号の振幅情報を取得できることになるため、ＡＧＣ特性が安定するという作用効果を有するものである。
【００１３】
請求項５に記載の発明は、特に、デジタルフィルタをビットシフト演算手段で構成したもので、この構成によれば、デジタルフィルタをビットシフト演算手段で構成しているため、乗算器を用いることなく高精度のゲインコントロールが可能で、かつ低ノイズのデジタルＡＧＣ回路を提供することができるという作用効果を有するものである。
【００１４】
本発明の請求項６に記載の発明は、駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅で振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路とを備え、前記ドライブ回路を、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記センサ素子におけるモニタ電極から出力される信号とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分回路と、この積分回路から出力される積分値を少なくとも１つの所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とにより構成してなるΣΔ型変調器と、振幅検出手段と、ゲイン算出手段と、置換演算手段を備えたデジタルＡＧＣ回路と、デジタルフィルタと、ＰＬＬ回路を有するタイミング制御手段と、駆動回路とで構成したもので、この構成によれば、デジタルＡＧＣ回路を振幅検出手段と、ゲイン算出手段と、置換演算手段とで構成しているため、デジタルＡＧＣ回路への入力信号を逓倍してタイミング信号を生成するタイミング制御手段より出力される信号により動作するモニタ電極から出力される信号がΣΔ型変調器から出力される低ビットのパルス密度変調信号が置換演算手段によって振幅検出手段およびゲイン算出手段において算出されたゲインと置換演算されることになり、これにより、乗算器を用いることなくゲインコントロールされたマルチビットのパルス密度変調信号が駆動回路から出力されるため、小型で低コストの角速度センサが得られるという作用効果を有するものである。
【００１５】
本発明の請求項７に記載の発明は、特に、ゲイン算出手段にビットシフト演算手段と加算演算手段とを設けたもので、この構成によれば、ゲイン算出手段にビットシフト演算手段と加算演算手段とを設けているため、振幅検出手段から出力される振幅情報を基に、任意のゲイン特性を有するゲインをビットシフト演算手段と加算演算手段のみで乗算器を使用することなく算出することができるという作用効果を有するものである。
【００１６】
本発明の請求項８に記載の発明は、特に、ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成としたもので、この構成によれば、ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成としているため、ＥＥＰＲＯＭなどのＲＯＭに格納されたデータをもとにゲイン算出手段で算出するＡＧＣゲイン特性、デジタルフィルタのフィルタ特性を変更できることになり、これにより、用いるセンサ素子の特性やセンサの用途に応じてＲＯＭへ書き込む値を適宜変更できる角速度センサを提供することができるという作用効果を有するものである。
【００１７】
本発明の請求項９に記載の発明は、特に、振幅検出回路にデジタルフィルタとピークホールド手段とを設けたもので、この構成によれば、振幅検出回路にデジタルフィルタとピークホールド手段とを設けているため、ΣΔ変調器から出力される低ビットのパルス密度変調信号を、デジタルフィルタにより高調波ノイズを除去してマルチビット化し、そしてタイミング制御手段より出力されるタイミング信号を元にピークホールド手段によって入力信号の振幅を検出することになり、この場合、入力信号と非同期のクロックを用いてサンプリングする場合よりも、タイミング制御手段はＰＬＬ回路を有しているため、正確に入力信号がピークになるタイミングでサンプリングでき、これにより、安定して入力された信号の振幅情報を取得できるという作用効果を有するものである。
【００１８】
本発明の請求項１０に記載の発明は、特に、デジタルフィルタをビットシフト演算手段で構成したもので、この構成によれば、デジタルフィルタをビットシフト演算手段で構成しているため、乗算器を用いることなく高精度のゲインコントロールが可能で、かつ低ノイズの角速度センサを提供することができるという作用効果を有するものである。
【発明の効果】
【００１９】
以上のように本発明のデジタルＡＧＣ回路は、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、このＤＡ変換手段から出力される信号と外部から入力される信号とを加算・積分しその積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とにより構成してなるΣΔ変調器と、振幅検出手段と、ゲイン算出手段と、置換演算手段と、デジタルフィルタと、ＰＬＬ回路を有するタイミング制御手段とで構成したもので、デジタルＡＧＣ回路を振幅検出手段と、ゲイン算出手段と、置換演算手段とで構成しているため、デジタルＡＧＣ回路への入力信号を逓倍してタイミング信号を生成するタイミング制御手段より出力される信号により動作するΣΔ変調器から出力される低ビットのパルス密度変調信号が置換演算手段によって振幅検出手段およびゲイン算出手段において算出されたゲインと置換演算されることになり、これにより、乗算器を用いることなくゲインコントロールされたマルチビットのパルス密度変調信号に変換可能な小型で低コストのデジタルＡＧＣ回路を提供することができるという優れた効果を奏するものである。
【発明を実施するための最良の形態】
【００２０】
（実施の形態１）
以下、本発明の実施の形態１におけるデジタルＡＧＣ回路およびそれを用いた角速度センサについて、図面を参照しながら説明する。
【００２１】
図１は本発明の実施の形態１におけるデジタルＡＧＣ回路を用いた角速度センサの回路図である。
【００２２】
図１において、３０はセンサ素子で、このセンサ素子３０は振動体３１と、この振動体３１を振動させるための圧電体を有する駆動電極３２と、振動状態に応じて電荷を発生する圧電体を有するモニタ電極３３と、前記センサ素子３０に角速度が印加されると電荷を発生する圧電体を有する一対のセンス電極とを設けている。また、前記センサ素子３０における一対のセンス電極は、第１のセンス電極３４と、この第１のセンス電極３４と逆極性の電荷を発生する第２のセンス電極３５とで構成されている。４１はドライブ回路で、このドライブ回路４１は入力切替手段４２と、ＤＡ変換手段４３、積分手段４４、比較手段４５、ＤＡ切替手段４６、デジタルＡＧＣ回路４７、デジタルフィルタ４８および駆動回路４９とで構成されている。また、前記ドライブ回路４１における入力切替手段４２は、振動体３１におけるモニタ電極３３と接続され、第６のタイミングΦ６で動作するアナログスイッチで構成されている。そしてまた、前記ドライブ回路４１におけるＤＡ切替手段４６は、第１の基準電圧５０および第２の基準電圧５１を有し、そしてこの第１の基準電圧５０と第２の基準電圧５１を第６のタイミングΦ６で所定の信号により切り替えている。さらに、前記ドライブ回路４１にはＤＡ出力手段５２を設けており、このＤＡ出力手段５２は前記ＤＡ切替手段４６の出力信号が入力されるコンデンサ５３と、このコンデンサ５３の両端に接続され、かつ前記第５のタイミングΦ５で動作してコンデンサ５３の電荷を放電するＳＷ５４，５５により構成されている。そして、前記ＤＡ切替手段４６とＤＡ出力手段５２とでＤＡ変換手段４３を構成し、かつこのＤＡ変換手段４３は第５のタイミングΦ５で前記コンデンサ５３の電荷を放電し、さらに前記第６のタイミングΦ６で前記ＤＡ切替手段４６が出力する基準電圧に応じた電荷を入出力するものである。５６はＳＷで、このＳＷ５６には前記入力切替手段４２とＤＡ変換手段４３の出力が入力され、前記第６のタイミングΦ６で出力するものである。
【００２３】
４４は積分手段で、この積分手段４４には前記ＳＷ５６の出力が入力されるもので、演算増幅器５７と、この演算増幅器５７の帰還に接続されるコンデンサ５８とにより構成されている。そして、第６のタイミングΦ６で、前記積分手段４４への入力信号がコンデンサ５８により積分される。４５は比較手段で、この比較手段４５には前記積分手段４４が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器５９と、この比較器５９が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ６０とにより構成されている。また、前記Ｄ型フリップフロップ６０は前記第５のタイミングΦ５の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段４３のＤＡ切替手段４６に入力されて、第１の基準電圧５０と第２の基準電圧５１とを切り替えるものである。そして、前記入力切替手段４２、ＤＡ変換手段４３、積分手段４４および比較手段４５によりΣΔ変調器６１を構成している。
【００２４】
また、前記ΣΔ変調器６１の出力するパルス密度変調信号はデジタルＡＧＣ回路４７に入力され、かつこのデジタルＡＧＣ回路４７は振幅検出手段７１、ゲイン算出手段７２、置換演算手段７３により構成される。そして前記振幅検出手段７１は、前記ΣΔ変調器６１の出力するパルス密度変調信号が入力され高周波ノイズを除去してマルチビット信号を出力するデジタルローパスフィルタ７４と、このデジタルローパスフィルタ７４の出力するマルチビット信号が入力されこれをピークホールドして出力するピークホールド手段７５と、前記ピークホールド手段７５の出力する振幅情報が入力されてこれを平滑し振幅情報を出力するデジタルローパスフィルタ７６により構成される。さらに前記振幅検出手段７１の出力する振幅情報は前記ゲイン算出手段７２に入力され、かつこのゲイン算出手段７２はビットシフト演算手段７７と加算演算手段７８とで構成される。また、前記ゲイン算出手段７２では入力された振幅情報に対して、所定係数値のビットシフト演算と所定係数値の加算演算を行い、ゲイン情報を算出する。ここで前記ビットシフト演算手段７７および加算演算手段７８で用いられる係数値はＲＯＭ７９より読み出されて供給される。そして、前記ゲイン算出手段７２の出力するゲイン情報と、前記ΣΔ変調器６１の出力するパルス密度変調信号が前記置換演算手段７３に入力されて置換演算されることにより、ゲインコントロールされたマルチビットのパルス密度変調信号として前記デジタルＡＧＣ回路４７より出力されることとなる。さらにこの前記デジタルＡＧＣ回路４７より出力されるゲインコントロールされたマルチビットのパルス密度変調信号は前記デジタルフィルタ４８に入力される。
【００２５】
ここで前記デジタルフィルタ４８の構成例を図２に示す。また前記デジタルフィルタ４８の演算処理に用いられる係数値は前記ＲＯＭ７９より読み出されて供給される構成となっている。前記デジタルフィルタ４８によりΣΔ変調されたことによる高周波ノイズを除去し、そしてセンサ素子３０の共振周波数のみを抽出してノイズ成分を除去したマルチビット信号は前記駆動回路４９に入力される。
【００２６】
前記駆動回路４９は、２値を保持しているデジタル値出力手段８０と、デジタルフィルタ４８からの出力信号と前記デジタル値出力手段８０の出力を加算し積分する加積分演算手段８１と、この加積分演算手段８１からの出力を比較定数値８２と比較する値比較手段８３と、この値比較手段８３の出力に応じて前記デジタル値出力手段８０の出力するデジタル値を切り替える値切り替え手段８４と、値比較手段８３の出力を所定タイミングでラッチするフリップフロップ８５とにより構成されるデジタルΣΔ変調器８６を有している。前記デジタルΣΔ変調器８６により前記デジタルフィルタ４８が出力するマルチビット信号は１ビットのパルス密度変調信号に変調されて出力され、かつこのパルス密度変調信号はアナログローパスフィルタ８７に入力され、さらにセンサ素子３０を駆動するのに有害な周波数成分はフィルタリングされて、センサ素子３０に出力される。以上の構成により前記振動体３１の振動が一定振幅となるように調整するものである。
【００２７】
９１はＰＬＬ回路で、このＰＬＬ回路９１はモニタ電極３３が出力するモニタ信号を元とした信号を逓倍し、位相ノイズを時間的に積分し低減して出力するものであり、前記ドライブ回路４１におけるデジタルローパスフィルタ７４が出力する信号が入力されることになる。９２はタイミング生成回路で、このタイミング生成回路９２は前記ＰＬＬ回路９１から出力されるモニタ信号を逓倍したタイミング信号を前記ドライブ回路４１に供給するとともに、このタイミング信号をもとに、モニタ信号の２周期間を第１のタイミングΦ１、第２のタイミングΦ２、第３のタイミングΦ３、第４のタイミングΦ４に分割してこのタイミング信号を生成して出力するものである。そして、前記ＰＬＬ回路９１とタイミング生成回路９２とでタイミング制御回路９３を構成している。９４は入力切替手段で、この入力切替手段９４は前記センサ素子３０における第１のセンス電極３４と接続され前記第２のタイミングΦ２で動作するアナログスイッチ９５（以下、ＳＷと記す）と、第２のセンス電極３５と接続され前記第４のタイミングΦ４で動作するアナログスイッチ９６とで構成されている。この構成により、入力切替手段９４は、第１のセンス電極３４または第２のセンス電極３５からの入力信号を第２のタイミングΦ２または第４のタイミングΦ４で切り替えて出力することになる。９７はＤＡ切替手段で、このＤＡ切替手段９７は、第１の基準電圧９９および第２の基準電圧１００を有し、そしてこの第１の基準電圧９９と第２の基準電圧１００を所定の信号により切り替えるものである。１０１はＤＡ出力手段で、このＤＡ出力手段１０１は前記ＤＡ切替手段９７の出力信号が入力されるコンデンサ１０２と、このコンデンサ１０２の両端に接続され、かつ前記第１のタイミングΦ１と第３のタイミングΦ３で動作してコンデンサ１０２の電荷を放電するＳＷ１０３，１０４とにより構成されている。そして、前記ＤＡ切替手段９７とＤＡ出力手段１０１とでＤＡ変換手段９８を構成し、かつこのＤＡ変換手段９８は第１のタイミングΦ１と第３のタイミングΦ３で前記コンデンサ１０２の電荷を放電し、さらに前記第２のタイミングΦ２と第４のタイミングΦ４で前記ＤＡ切替手段９７が出力する基準電圧に応じた電荷を入出力するものである。
【００２８】
１０５はＳＷで、このＳＷ１０５には前記入力切替手段９４とＤＡ変換手段９８の出力が入力され、前記第２のタイミングΦ２と第４のタイミングΦ４で出力するものである。１０６は積分回路で、この積分回路１０６には前記ＳＷ１０５の出力が入力されるもので、演算増幅器１０７と、この演算増幅器１０７の帰還に並列に接続される一対のコンデンサ１０８，１０９と、このコンデンサ１０９に接続される一対のＳＷ１１０，１１１とにより構成されている。また、ＳＷ１１０は第１のタイミングΦ１と第２のタイミングΦ２で動作し、前記積分回路１０６への入力信号がコンデンサ１０８に積分されて積分値が保持されることになる。そしてまた、ＳＷ１１１は前記第３のタイミングΦ３と第４のタイミングΦ４で動作し、前記積分回路１０６への入力信号がコンデンサ１０９に積分されて積分値が保持されることになる。１１３は比較手段で、この比較手段１１３には積分手段１１２が出力する積分信号が入力され、そしてこの積分信号と所定の値とを比較する比較器１１４と、この比較器１１４が出力する１ビットデジタル信号が入力されるＤ型フリップフロップ１１５とで構成されている。また、前記Ｄ型フリップフロップ１１５は前記第２のタイミングΦ２と第４のタイミングΦ４の開始時に前記１ビットデジタル信号をラッチしてラッチ信号を出力するものであり、このラッチ信号は、前記ＤＡ変換手段９８のＤＡ切替手段９７に入力されて第１の基準電圧９９と第２の基準電圧１００とを切り替えるものである。そして、前記入力切替手段９４、ＤＡ変換手段９８、積分手段１１２および比較手段１１３によりΣΔ変調器１１６を構成している。
【００２９】
またこのΣΔ変調器１１６は上記構成により、前記センサ素子３０における一対のセンス電極３４，３５より出力される電荷をΣΔ変調し、１ビットデジタル信号に変換して出力するものである。
【００３０】
１１７はラッチ回路で、このラッチ回路１１７には前記ΣΔ変調器１１６の比較手段１１３における比較器１１４より出力される１ビットデジタル信号が入力され、かつ前記１ビットデジタル信号をラッチする一対のＤ型フリップフロップ１１９により構成されている。また、Ｄ型フリップフロップ１１８は第２のタイミングΦ２で前記１ビットデジタル信号をラッチするものであり、かつＤ型フリップフロップ１１９は第４のタイミングΦ４で前記１ビットデジタル信号をラッチするものである。１２０は差分演算手段で、この差分演算手段１２０には前記ラッチ回路１１７における一対のＤ型フリップフロップ１１９がラッチして出力する一対の１ビットデジタル信号が入力され、そしてこの一対の１ビットデジタル信号の差を演算する１ビット差分演算を置換処理により実現するものである。つまり、差分演算手段１２０に入力される一対の１ビットデジタル信号が、“００”“０１”“１０”“１１”である時、それぞれ“０”“−１”“１”“０”と置き換えて出力する構成となっている。１２１は補正演算手段で、この補正演算手段１２１には前記差分演算手段１２０が出力する１ビット差分信号が入力され、この１ビット差分信号と所定の補正情報との補正演算を置換処理により実現するものである。つまり、上記したように補正演算手段１２１に入力される１ビット差分信号が“０”“１”“−１”であり、例えば、補正情報が“５”である場合にはそれぞれ“０”“５”“−５”と置き換えて出力する構成となっている。１２２はデジタルフィルタで、このデジタルフィルタ１２２には前記補正演算手段１２１より出力されるデジタル差分信号が入力され、ノイズ成分を除去するフィルタリング処理を行うものである。そして、前記ラッチ回路１１７、差分演算手段１２０、補正演算手段１２１およびデジタルフィルタ１２２により演算手段１２３を構成している。また、この演算手段１２３は、第２、第４のタイミングで一対の１ビットデジタル信号をラッチして、差分演算、補正演算、フィルタリング処理を行い、マルチビット信号を出力することになる。そしてまた、前記タイミング制御回路９３とΣΔ変調器１１６および演算手段１２３によりセンス回路１２４を構成している。
【００３１】
以上のように構成された本発明の実施の形態１における角速度センサについて、次にその動作を説明する。
【００３２】
前記センサ素子３０の駆動電極３２に駆動信号を加えると、前記振動体３１が共振し、モニタ電極３３に電荷が発生する。このモニタ電極３３に発生した電荷をドライブ回路４１におけるΣΔ変調器６１に入力し、パルス密度変調信号へと変換する。そしてこのΣΔ変調器６１の出力するパルス密度変調信号をデジタルＡＧＣ回路４７へ入力し、このデジタルＡＧＣ回路４７がもつ振幅検出手段７１によりモニタ電極３３より発生した信号の振幅情報を取得し、この振幅情報をゲイン算出手段７２に入力してゲイン情報を演算により取得する。ゲイン算出手段７２の出力するゲイン情報と前記ΣΔ変調器６１の出力するパルス密度変調信号が置換演算手段７３に入力されて、前記振動体３１の振動が一定振幅となるようゲインコントロールされたマルチビットのパルス密度変調信号が出力される。このゲインコントロールされたマルチビットのパルス密度変調信号をデジタルフィルタ４８に入力し、前記振動体３１の共振周波数のみを抽出したノイズ成分が除去されたマルチビット信号を出力する。そしてこのデジタルフィルタ４８の出力するマルチビット信号を駆動回路４９に入力し、さらにこの駆動回路４９を構成するデジタルΣΔ変調器８６およびアナログフィルタ８７より駆動信号がセンサ素子３０における駆動電極３２へ出力され、前記振動体３１の振動が一定振幅となるように調整するものである。この場合におけるΣΔ変調器６１、デジタルＡＧＣ回路４７、デジタルフィルタ４８、駆動回路４９の動作を以下に説明する。
【００３３】
ΣΔ変調器６１はタイミング制御回路９３より出力されるモニタ信号に同期したタイミングである第１のタイミングΦ５、第２のタイミングΦ６を繰り返すことによって動作するもので、第１のタイミングΦ５ではセンサ素子３０におけるモニタ電極３３から出力される信号がΣΔ変調されて１ビットデジタル信号に変換される。
【００３４】
上記した２つのタイミングでの動作をひとつずつ説明する。まず、第１のタイミングΦ５では、積分手段４４におけるコンデンサ５８に保持されている積分値を比較する前記比較手段４５の比較器５９より出力される１ビットデジタル信号が、第１のタイミングΦ５の立ち上がり時にＤ型フリップフロップ６０にラッチされ、このラッチ信号が前記ＤＡ変換手段４３のＤＡ切替手段４６に入力される。また、ＤＡ出力手段５２におけるＳＷ５４とＳＷ５５がＯＮになって、コンデンサ５３に保持されている電荷が放電される。
【００３５】
次に第２のタイミングΦ６では、前記ＤＡ切替手段４６に入力されたラッチ信号に応じて基準電圧５０，５１が切り替えられてコンデンサ５３に入力され、かつＤＡ変換手段４３より切り替えられた基準電圧に応じた電荷が出力される。また、入力ＳＷ４２がＯＮになり、前記センサ素子３０のモニタ電極３３より発生する電荷が入力される。さらに、積分手段４４におけるＳＷ５６がＯＮになり、前記入力ＳＷ４２とＤＡ変換手段４３から出力される電荷が積分手段４４に入力される。これにより第２のタイミングΦ６では、積分手段４４におけるコンデンサ５８に、図３（ａ）の斜線部で示される電荷量とＤＡ変換手段４３より出力される電荷量の総和が積分されて保持されることになる。
【００３６】
上記した第１のタイミングΦ５および第２のタイミングΦ６での以上の動作によりセンサ素子３０のモニタ電極３３から出力される電荷がΣΔ変調され、第１のタイミングΦ５の信号の立ち上がり時に１ビットデジタル信号として出力されることになる。
【００３７】
次にデジタルＡＧＣ回路４７について動作を説明する。前記ΣΔ変調器６１の出力するパルス密度変調信号が前記振幅検出手段７１の有するデジタルローパスフィルタ７４に入力されて高周波ノイズを除去し、図４（ａ）で示されるマルチビット信号へと変換される。このマルチビット信号がピークホールド手段７５へ入力され、図４（ｂ）で示されるピーク信号へと変換される。さらに、正のピークだけでなく負のピークも検出しその差分をとることでさらに精度が向上する。この時、ΣΔ変調器６１によるモニタ電極３５より出力されるモニタ信号のサンプリングが、このモニタ信号を逓倍した信号により行われているため、正確にピークのポイントを検出でき、そしてこれを基にＡＧＣ制御が行われるため、低ノイズで高精度のＡＧＣ制御が実現でき、これにより、このデジタルＡＧＣ回路４７を用いて低ノイズで高精度の角速度センサを提供することができるという効果を有することになる。このようにピークホールド手段７５によりピークホールドされた信号が、デジタルローパスフィルタ７６に入力されて平滑されることにより、ノイズが除去された前記モニタ電極３３の出力する信号の振幅に応じた振幅情報を得ることができる。次に振幅検出手段７１の出力する振幅情報がゲイン算出手段７２へと入力され、ゲイン情報が算出される。ここで、センサ素子３０の振動振幅を一定に制御するためのＡＧＣゲイン特性が図５で示される場合、（数１）に示すように、ビットシフト演算および加算演算を行うことにより、現在必要なゲイン情報を算出することができる。
【００３８】
【数１】
【００３９】
このとき、“＋ｃ”は定数値“Ｂ”の加算処理であり、“Ａ＊ｘ”の演算は“Ａ”を“−１．２５”としたい場合には、（数２）に示すように表記し直すことが可能であるため、ビットシフト演算および加算演算と±は符合ビットの反転のみで（数２）の演算を行うことが可能となる。
【００４０】
【数２】
【００４１】
このように、ゲイン算出手段７２の有するビットシフト演算手段７７と加算演算手段７８により、センサ素子３０の振動振幅を一定に制御するためのＡＧＣゲイン情報が算出される。このとき、傾き“Ａ”、切片“Ｂ”を固定ではなくＲＯＭ７９より読み出された値により決定する構成とし、決定された値によりビットシフト演算手段７７でのシフト量および加算演算手段７８で加算される切片“Ｂ”の値を変更することによって、ＡＧＣゲイン特性を容易に変化させることが可能となる。これにより、センサ素子の特性やセンサが用いられる用途に応じてＡＧＣゲイン特性をＲＯＭ値の書き換えのみで変更可能な角速度センサを提供することができるという効果が得られるものである。
【００４２】
次にゲイン算出手段７２から出力されるゲイン情報“Ｇ”と、前記ΣΔ変調器６１が出力するパルス密度変調信号が前記置換演算手段７３に入力される。ここで、前記ΣΔ変調器６１が出力するパルス密度変調信号は“１”もしくは“−１”の１ｂｉｔ信号であるため、これをゲイン情報“Ｇ”と置換、すなわち“−１”⇒“−Ｇ”、“１”⇒“Ｇ”と置き換えることにより、乗算器を用いること無しに、“入力信号×Ｇ”の演算を実現することが可能となる。よって、前記置換演算手段７３によりゲインの演算がなされる。ここで、ΣΔ変調器６１は１ｂｉｔのΣΔ変調器として説明しているが、複数ｂｉｔ出力のΣΔ変調器であったとしてもΣΔ変調器の出力は例えば２ｂｉｔであれば“００，０１，６１１”の４値に限定でき、“００，０１，６１１”⇒“−Ｇ，−Ｇ／２，Ｇ／２，Ｇ”と置き換えることによって、上記と同様の構成により“入力信号×Ｇ”が実現可能となるものである。以上のようにデジタルＡＧＣ回路４７からセンサ素子３０の振動振幅を一定に制御するためにゲインコントロールされたマルチビットのパルス密度変調信号が出力されることになるため、デジタルＡＧＣ回路４７を乗算器を用いることなしに低コストで、かつ高精度にデジタル回路により実現できるという効果が得られるものである。
【００４３】
次に前記デジタルＡＧＣ回路４７から出力されるゲインコントロールされたマルチビットのパルス密度変調信号が入力されるデジタルフィルタ４８について動作を説明する。ここで図２は前記デジタルフィルタ４８の構成例である。図２の１４１はＩＩＲフィルタで一般的なＩＩＲの構成を示しており、１４２〜１４６はこのフィルタの特性を決定するゲイン演算部であり、１４７，１４８は加算演算部、１４９，１５０は遅延部である。ここで、フィルタの特性を決定するゲイン演算部１４２〜１４６のゲイン係数を例えば｛ａ０，ａ１，ａ２，ｂ０，ｂ１｝＝｛１，８１．７１４７５，−０．７５｝としたい場合、（数３）に示すように表記し直すことが可能であり、これらのゲイン計算はゲイン算出手段において説明した通り、ビットシフト演算により演算可能である。
【００４４】
【数３】
【００４５】
また、１５１〜１５３はビットシフト演算部であり、これらの値を（数４）で示すように演算を行うことにより、最初にｃ０を＋７ビットシフト（×１２８）として演算した後にｃ２において−７ビットシフト（１／１２８）することによって、ビットシフト演算による丸め誤差等の演算誤差を低減することが可能となる。
【００４６】
【数４】
【００４７】
以上の構成／動作により、ビットシフト演算と加算演算のみによって演算精度を確保した上でフィルタ演算を行うことが可能な低コストのデジタルフィルタを得ることが可能であるという効果を有するものである。また、上記ビットシフトによるゲイン計算はＦＩＲ等他のフィルタ形式でも利用可能であり、図２のＩＩＲのフィルタ構成を係数を変えて縦続接続することによって、必要なフィルタ特性を実現することが可能となるものである。さらに、センサ素子３０を所定の共振周波数のみで振動させるにあたっては、バンドパスフィルタ特性を持つことが望ましい。よって、前記デジタルＡＧＣ回路４７から出力されるパルス密度変調信号がデジタルフィルタ４８に入力され、ノイズ成分がフィルタリングされゲインコントロールされたマルチビット信号が出力されることになる。
【００４８】
さらに、ビットシフト演算部１５４を追加で設けた場合の動作について説明する。まず、デジタルＡＧＣ回路４７におけるゲイン情報“Ｇ”を例えば、“１２８±１２８”の“０〜２５６”の値とし、ゲイン係数｛ｄ２｝＝｛１／１２８｝＝｛１／２＾７｝の−７ビットシフト（１／１２８）として置換演算およびビットシフトを行うことにより、デジタルＡＧＣ回路４７およびデジタルフィルタ４８により“１／１２８”の分解能で０倍から２倍までの可変ゲインを演算精度を確保したまま実現することが可能となる。さらにこのゲイン分解能およびゲイン幅は、ゲイン情報“Ｇ”の取り得る値とゲイン係数｛ｄ２｝のビットシフト量を必要な量だけ確保するだけで、任意に設定可能である。
【００４９】
以上のように構成／動作させることにより、乗算器を用いることなくゲインコントロールされたマルチビットのパルス密度変調信号およびマルチビット信号に変換可能な小型・低コストで、かつ低ノイズでそのＡＧＣ特性およびフィルタ特性が容易に可変なデジタルＡＧＣ回路およびデジタルフィルタが得られるという効果を有するものである。また、上記ビットシフト演算でのビットシフト量をＲＯＭ７９に格納されたデータにより決定する構成とすることにより、センサ素子の特性やセンサが用いられる用途に応じてフィルタ特性をＲＯＭ７９に格納する値を書き換えるだけで変更可能な角速度センサを提供することができるという効果が得られるものである。
【００５０】
次に駆動回路４９の動作を説明する。デジタルΣΔ変調器８６の加積分演算手段８１に前記デジタルフィルタ４８から出力されるマルチビット信号と、所定の２値を保持しているデジタル値出力手段８０のどちらかの値を出力する値切り替え手段８４より出力される定数値が加積分演算手段８１へと入力され、加算して積分される。この加積分演算手段８１から出力される積分値が比較定数値８２と値比較手段８３により比較されて比較結果が出力される。そして、この比較結果がフリップフロップ８５により所定のタイミングでラッチされて出力される。このフリップフロップ８５の出力により値切り替え手段８４より出力される定数値が切り替えられることになる。この時、加積分演算手段８１の出力値が比較定数値８２より小さい場合には、デジタル値出力手段８０の２値のうちの大きい方の値が、逆の場合には小さい方の値が選択されて出力されるように動作する。この動作を繰り返すことによりフリップフロップ８５より、前記デジタルフィルタ４８が出力するマルチビット信号が、１ビットのパルス密度変調信号に変調されて出力されることになる。ここで、デジタルΣΔ変調器８６に入力される信号が例えば、１０ｂｉｔ（＝±９ｂｉｔ）である場合は、比較定数値８２を“０”デジタル値出力手段８０の２値を“５１１”“−５１１”以上とすることが望ましい。
【００５１】
以上の構成により、センサ素子３０のモニタ電極３３より出力された信号が、ΣΔ変調器６１によりパルス密度変調信号に変換され、デジタルＡＧＣ回路４７によりセンサ素子３０の振動を一定に制御するよう所定のＡＧＣゲイン特性で振幅調整され、さらにデジタルフィルタ４８によりノイズが除去されてマルチビット化される。この振幅調整されたマルチビット信号がデジタルΣΔ変調器８６によりΣΔ変調されて１ｂｉｔのパルス密度変調信号に変換され、この信号がセンサ素子３０における駆動電極３２に出力される。この時、１ｂｉｔのパルス密度変調信号はモニタ電極３３より出力された信号の周波数成分をデジタルＡＧＣ回路４７により振幅調整されて含んでいることとなり、この信号がセンサ素子３０に出力されることによって、前記振動体３１の振動が所定の共振周波数において一定振幅で振動することになる。このような駆動回路４９を構成することにより、高精度ＤＡ変換器を用いることなく大半をデジタル回路で実現することができるため、低コストで、かつ高精度の角速度センサを提供することができるという効果が得られるものである。
【００５２】
なお、ΣΔ変調ではオーバーサンプリングを行い、その量子化ノイズが高域にノイズジェーピングされるため、高周波成分のノイズ成分を含むが、センサ素子３０の応答がそのような高周波に応答できないため、パルス密度変調信号のサンプリング周波数でなく、オーバーサンプリングされた所定の周波数成分で振動することになる。また、センサ素子３０の高周波での応答ゲインが高くて、このような高周波成分のノイズが問題になる場合には、デジタルΣΔ変調器８６の出力信号のうち問題となる周波数成分を低減するよう設定されたアナログフィルタ８７を追加することによって、さらに低ノイズで、高精度のドライブ回路４１を実現することが可能となるものである。
【００５３】
さらに、タイミング制御回路９３に、図６（ａ）に示される正弦波信号が入力され、前記ＰＬＬ回路９１で逓倍した信号をもとにタイミング生成回路９２により図６（ｂ）で示される第１のタイミングΦ１、第２のタイミングΦ２、第３のタイミングΦ３、第４のタイミングΦ４を形成する。そして、このタイミング信号が前記ΣΔ変調器１１６および演算手段１２３に、ＳＷの切替およびラッチ回路のラッチタイミングとして入力される。また、位相器で位相を９０度シフトさせた前記正弦波信号を所定の基準電圧（図示せず）と比較する電圧コンパレータ（図示せず）に入力し、そしてその出力をロジック回路（図示せず）に入力するようにした場合でも、前記タイミング信号Φ１、Φ２、Φ３、Φ４を形成することは可能であるが、この場合、正弦波信号の電圧ノイズおよび温度変化や電源変動による電圧ノイズが位相ノイズとして表れることになる。この位相ノイズは、入力信号や積分切替手段を切り替えるタイミングノイズとして信号処理の精度に悪影響を与える要因となるが、前記ＰＬＬ回路９１を用いて時間的に積分され位相ノイズが低減されたタイミング信号とすることにより、切替タイミングノイズを低減し信号処理の精度を高めることができるものである。そして、前記センサ素子３０が図１に図示している駆動方向に速度Ｖで屈曲振動している状態において、前記振動体３１の長手方向の中心軸周りにセンサ素子３０が角速度ωで回転すると、このセンサ素子３０にＦ＝２ｍＶ×ωのコリオリ力が発生する。このコリオリ力により前記センサ素子３０が有する一対のセンス電極３４，３５に、図６（ｃ）および図６（ｄ）に示すように電荷が発生する。そしてこのセンス電極３４，３５に発生する電荷はコリオリ力により発生するため、前記モニタ電極３３に発生する信号より位相が５０度進んでいる。そしてまた、前記一対のセンス電極３４，３５に発生した出力信号は図６（ｃ）および図６（ｄ）に示す通り、正極性信号と負極性信号の関係にある。
【００５４】
この場合におけるΣΔ変調器１１６の動作を以下に説明する。このΣΔ変調器１１６は第１のタイミングΦ１、第２のタイミングΦ２、第３のタイミングΦ３および第４のタイミングΦ４を繰り返すことによって動作するもので、第１のタイミングΦ１および第２のタイミングΦ２ではセンサ素子３０における第１のセンス電極３４から出力される正極性信号がΣΔ変調されて１ビットデジタル信号に変換され、また第３のタイミングΦ３および第４のタイミングΦ４では第２のセンス電極３５から出力される負極性信号がΣΔ変調されて１ビットデジタル信号に変換される。
【００５５】
上記した４つのタイミングでの動作をひとつずつ説明する。まず第１のタイミングΦ１では、積分手段１１２におけるコンデンサ１０８と接続されているＳＷ１１０がＯＮになり、このコンデンサ１０８に保持されている積分値が比較手段１１３における比較器１１４に入力され比較結果が１ビットデジタル信号として出力される。また、ＤＡ変換手段９８におけるＳＷ１０３と１０４がＯＮになりコンデンサ１０２に保持されている電荷が放電される。
【００５６】
次に第２のタイミングΦ２では、前記比較手段１１３の比較器１１４より出力される１ビットデジタル信号が第２のタイミングΦ２の立ち上がり時にＤ型フリップフロップ１１５にラッチされ、このラッチ信号が前記ＤＡ変換手段９８のＤＡ切替手段９７に入力される。この入力されたラッチ信号に応じて基準電圧が第１の基準電圧９９または第２の基準電圧１００に切り替えられてコンデンサ１０２に入力され、ＤＡ変化手段９８より切り替えられた基準電圧に応じた電荷が出力される。それとともに、入力切替手段９４ではＳＷ９５がＯＮになり、前記センサ素子３０の第１のセンス電極３４より発生する電荷が出力される。さらに、積分手段１１２におけるＳＷ１０５がＯＮになり、前記入力切替手段９４とＤＡ変換手段９８から出力される電荷が積分回路１０６に入力される。これにより第２のタイミングΦ２では、積分回路１０６におけるコンデンサ１０８に、図６（ｃ）の斜線部で示される電荷量とＤＡ変換手段９８より出力される電荷量の総和が積分されて保持されることになる。
【００５７】
上記した第１のタイミングΦ１および第２のタイミングΦ２での以上の動作によりセンサ素子３０のセンス電極３４から出力される振幅値の半分に相当する電荷量がΣΔ変調されることになる。
【００５８】
また、第１のタイミングΦ１および第２のタイミングΦ２での動作と同様に、第３のタイミングΦ３および第４のタイミングΦ４では、センサ素子３０の第２のセンス電極３５から出力される振幅値の半分に相当する電荷量がΣΔ変調され、１ビッデジタル信号に変換されて出力されることになる。以上の動作により、センサ素子３０における一対のセンス電極３４，３５から出力される電荷の振幅値の半分に相当する電荷量が一つのΣΔ変調器１１６によりΣΔ変調されて一対の１ビットデジタル信号として上記タイミングで出力されることになる。
【００５９】
そしてまた、センサ素子３０における第１のセンス電極３４および第２のセンス電極３５から出力される電荷は、角速度によるコリオリ力で発生する、モニタ電極３３に発生する信号より位相が９０度進んだセンス信号だけでなく、モニタ信号と同相の不要信号があるため、センサ素子３０における第１のセンス電極３４および第２のセンス電極３５からセンス信号と不要信号の合成信号が出力される場合について説明する。角速度によるコリオリ力で発生するセンス信号は、図６（ｃ）（ｄ）で示され、そして上記で説明した通り、第２のタイミングΦ２と第４のタイミングΦ４で、積分回路１０６により図６（ｃ）（ｄ）の斜線部で示される電荷量、つまり、振幅値の半分に相当する電荷量が積分されることになる。さらに、第１のセンス電極３４および第２のセンス電極３５より発生する不要信号は図６（ｅ）（ｆ）で示され、そして前記センス信号と同様に第２のタイミングΦ２と第４のタイミングΦ４で、図６（ｅ）（ｆ）の斜線部で示される電荷量、つまり、不要信号の振幅の最大値から最小値までの区間の電荷量が積分されている。これは、振幅の中央値を基準に積分するとキャンセルされて“０”の電荷量となるものである。つまり、第２のタイミングΦ２と第４のタイミングΦ４での積分手段１１２の動作により、不要信号がキャンセルされてセンス信号の振幅に応じた電荷量が積分される、いわゆる同期検波処理が一対の入力信号のそれぞれに対し実施されることになる。よって、上記不要信号のない場合の動作の説明と同様に、前記ΣΔ変調器１１６からは同期検波処理された信号がΣΔ変調され、１ビットデジタル信号に変換されて出力されることになる。
【００６０】
次に、演算手段１２３について、その動作を説明する。まず、第２のタイミングΦ２で、前記ΣΔ変調器１１６の比較手段１１３における比較器１１４より出力される１ビットデジタル信号が、ラッチ回路１１７のＤ型フリップフロップ１１８にラッチされる。また、第４のタイミングΦ４で、前記ΣΔ変調器１１６の比較手段１１３における比較器１１４より出力される１ビットデジタル信号が、ラッチ回路１１７のＤ型フリップフロップ１１８，１１９にラッチされる。
【００６１】
この一対のＤ型フリップフロップ１１８，１１９にラッチされた一対の１ビットデジタル信号は、上記で説明した通り、センサ素子３０における一対のセンス電極３４，３５より出力された信号の不要信号を除いた振幅値の半分に相当する電荷量をそれぞれΣΔ変調によりデジタル値に変換したものである。次に、前記ラッチ回路１１７が出力する一対の１ビットデジタル信号が１ビット差分演算手段１２０に入力され、この一対の１ビットデジタル信号の差が演算されて１ビット差分信号が出力される。ここで、第１のタイミングΦ１での１ビット差分信号は、一つ前の周期における第２のタイミングΦ２、第４のタイミングΦ４でラッチされた１ビットデジタル信号の差であり、この１ビット差分信号は、図６（ｃ）（ｄ）で示されるセンサ素子３０における一対のセンス電極３４，３５より出力される信号の不要信号を除いた振幅値を表す信号となる。次に、１ビット差分演算手段１２０が出力する１ビット差分信号が補正演算手段１２１に入力され、この１ビット差分信号と所定の補正情報との補正演算が置換処理により行われる。この補正演算は、上記したように、１ビット差分信号が“０”“１”“−１”の３値に限られることを利用して、例えば所定の補正情報が“５”である場合に、補正演算手段に入力される１ビット差分信号“０”“１”“−１”を、それぞれ“０”“５”“−５”と置換処理することにより乗算を実現して信号の補正が可能となるものである。
【００６２】
（実施の形態２）
以下、本発明の実施の形態２におけるデジタルＡＧＣ回路を用いた角速度センサについて、図面を参照しながら説明する。
【００６３】
図７は本発明の実施の形態２におけるデジタルＡＧＣ回路を用いた角速度センサの回路図である。なお、本発明の実施の形態２においては、上記した本発明の実施の形態１と同様の構成を有するものについては、同一番号を付しており、その説明は省略する。
【００６４】
駆動回路４９はＤＡ変換器１３１により構成される。この時、図８（ａ）で示されるような信号が前記ドライブ回路４１におけるΣΔ変調器６１へ入力され、図８（ｂ）で示される１ｂｉｔのパルス密度変調信号へと変換される。そしてこの１ｂｉｔのパルス密度変調信号が前記デジタルＡＧＣ回路４７へ入力されて任意のＡＧＣゲイン特性によりゲインコントロールされた図８（ｃ）で示されるような±Ｇ［ＬＳＢ］のマルチビットのパルス密度変調信号に変換され、このマルチビットのパルス密度変調信号が直接前記ＤＡ変換器１３１に入力され、前記ＤＡ変換器１３１よりパルス密度変調信号が図８（ｄ）で示されるようなＧ［ＬＳＢ］の値に応じた振幅電圧の駆動信号として出力され、前記センサ素子３０におけるモニタ電極３３へと入力されることになる。この駆動信号はモニタ電極３３より出力された信号の所定の周波数成分をデジタルＡＧＣにより振幅調整されて含んでいることになり、この信号がセンサ素子３０に出力されることによって、前記振動体３１の振動が所定の共振周波数において一定振幅で振動するよう制御されることになる。以上のように、ΣΔ変調器６１、デジタルＡＧＣ回路４７、ＤＡ変換器１３１という少ない回路点数によりドライブ回路が構成でき、これにより、小型で、かつ低コストの角速度センサを提供することができるという効果が得られるものである。さらに、振動させたい所定の周波数以外でセンサ素子の応答ゲインが高い不要な周波数成分やΣΔ変調による高周波ノイズを除去するように周波数特性が設定されたデジタルフィルタ４８もしくはアナログフィルタ８７を追加することにより、さらに高精度で、かつ低ノイズのドライブ回路を有する角速度センサを提供することができるという効果が得られるものである。
【産業上の利用可能性】
【００６５】
本発明のデジタルＡＧＣ回路およびそれを用いた角速度センサは、ゲイン算出等の演算において、乗算器を必要としない小型のＡＧＣ回路およびそれを用いた角速度センサを提供することができるという効果を有するものであり、特に、センサデバイスにおけるセンサ素子の振動制御に用いられるデジタルＡＧＣ回路とそれを用いた角速度センサとして有用なものである。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１におけるデジタルＡＧＣ回路を用いた角速度センサの回路図
【図２】同角速度センサのドライブ回路におけるデジタルフィルタの回路図
【図３】（ａ）〜（ｃ）ΣΔ変調器の動作状態を示す図
【図４】（ａ）、（ｂ）デジタルＡＧＣ回路の動作状態を示す図
【図５】本発明の実施の形態１におけるＡＧＣ回路のＡＧＣゲイン特性を示す図
【図６】（ａ）〜（ｆ）同デジタルＡＧＣ回路を用いた角速度センサの動作状態を示す図
【図７】本発明の実施の形態２におけるデジタルＡＧＣ回路を用いた角速度センサの回路図
【図８】（ａ）〜（ｄ）同角速度センサの動作状態を示す図
【図９】従来のΣΔ型ＡＤ変換器の回路図
【符号の説明】
【００６７】
３０ センサ素子
３２ 駆動電極
３３ モニタ電極
３４，３５ センス電極
４１ ドライブ回路
４３，９８ ＤＡ変換手段
４４ 積分手段
４５ 比較手段
４６ 置換演算手段
４７ デジタルＡＧＣ回路
４８ デジタルフィルタ
４９ 駆動回路
６１，１１６ ΣΔ変調器
７１ 振幅検出手段
７２ ゲイン算出手段
７３ 置換演算手段
７５ ピークホールド手段
７７ ビットシフト演算手段
７９ ＲＯＭ
９１ ＰＬＬ回路
９３ タイミング制御手段
９７ ＤＡ切替手段
１０６ 積分回路
１１３ 比較手段
１２４ センス回路
１５４ ビットシフト演算手段
【特許請求の範囲】
【請求項１】
少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、このＤＡ変換手段から出力される信号と外部から入力される信号とを加算・積分しその積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とにより構成してなるΣΔ変調器と、振幅検出手段と、ゲイン算出手段と、置換演算手段と、デジタルフィルタと、ＰＬＬ回路を有するタイミング制御手段とで構成したデジタルＡＧＣ回路。
【請求項２】
ゲイン算出手段にビットシフト演算手段と加算演算手段とを設けた請求項１記載のデジタルＡＧＣ回路。
【請求項３】
ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成とした請求項１記載のデジタルＡＧＣ回路。
【請求項４】
振幅検出手段にデジタルフィルタとピークホールド手段とを設けた請求項１記載のデジタルＡＧＣ回路。
【請求項５】
デジタルフィルタをビットシフト演算手段で構成した請求項１記載のデジタルＡＧＣ回路。
【請求項６】
駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅で振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路とを備え、前記ドライブ回路を、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記センサ素子におけるモニタ電極から出力される信号とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分回路と、この積分回路から出力される積分値を少なくとも１つの所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とにより構成してなるΣΔ型変調器と、振幅検出手段と、ゲイン算出手段と、置換演算手段を備えたデジタルＡＧＣ回路と、デジタルフィルタと、ＰＬＬ回路を有するタイミング制御手段と、駆動回路とで構成した角速度センサ。
【請求項７】
ゲイン算出手段にビットシフト演算手段と加算演算手段とを設けた請求項６記載の角速度センサ。
【請求項８】
ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成とした請求項６記載の角速度センサ。
【請求項９】
振幅検出手段にデジタルフィルタピークホールド手段とを設けた請求項６記載の角速度センサ。
【請求項１０】
デジタルフィルタをビットシフト演算手段で構成した請求項６記載の角速度センサ。
【請求項１】
少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、このＤＡ変換手段から出力される信号と外部から入力される信号とを加算・積分しその積分値を保持する積分手段と、この積分手段から出力される積分値を所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とにより構成してなるΣΔ変調器と、振幅検出手段と、ゲイン算出手段と、置換演算手段と、デジタルフィルタと、ＰＬＬ回路を有するタイミング制御手段とで構成したデジタルＡＧＣ回路。
【請求項２】
ゲイン算出手段にビットシフト演算手段と加算演算手段とを設けた請求項１記載のデジタルＡＧＣ回路。
【請求項３】
ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成とした請求項１記載のデジタルＡＧＣ回路。
【請求項４】
振幅検出手段にデジタルフィルタとピークホールド手段とを設けた請求項１記載のデジタルＡＧＣ回路。
【請求項５】
デジタルフィルタをビットシフト演算手段で構成した請求項１記載のデジタルＡＧＣ回路。
【請求項６】
駆動電極と、センス電極と、モニタ電極とを有するセンサ素子と、このセンサ素子を所定の振幅で振動駆動させるドライブ回路と、前記センサ素子におけるセンス電極から出力される信号を角速度出力信号に変換するセンス回路とを備え、前記ドライブ回路を、少なくとも２つのレベルの電荷量を出力するＤＡ変換手段と、前記センサ素子におけるモニタ電極から出力される信号とＤＡ変換手段とから出力される電荷を積分し、その積分値を保持する積分回路と、この積分回路から出力される積分値を少なくとも１つの所定の値と比較する比較手段と、この比較手段の出力に応じて前記ＤＡ変換手段の出力を切り替えるＤＡ切替手段とにより構成してなるΣΔ型変調器と、振幅検出手段と、ゲイン算出手段と、置換演算手段を備えたデジタルＡＧＣ回路と、デジタルフィルタと、ＰＬＬ回路を有するタイミング制御手段と、駆動回路とで構成した角速度センサ。
【請求項７】
ゲイン算出手段にビットシフト演算手段と加算演算手段とを設けた請求項６記載の角速度センサ。
【請求項８】
ＲＯＭに格納されたデータをゲイン算出手段および／またはデジタルフィルタに入力する構成とした請求項６記載の角速度センサ。
【請求項９】
振幅検出手段にデジタルフィルタピークホールド手段とを設けた請求項６記載の角速度センサ。
【請求項１０】
デジタルフィルタをビットシフト演算手段で構成した請求項６記載の角速度センサ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１９４７９８（Ｐ２００９−１９４７９８Ａ）
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願番号】特願２００８−３５５９５（Ｐ２００８−３５５９５）
【出願日】平成２０年２月１８日（２００８．２．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年８月２７日（２００９．８．２７）
【国際特許分類】
【出願日】平成２０年２月１８日（２００８．２．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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