デュアルゲート半導体装置の製造方法およびその構造
【課題】２つのゲート配線間の接続を容易に、かつ低抵抗で行えるデュアルゲート半導体装置を提供する。
【解決手段】半導体基板を準備する工程と、半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、第１および第２の電極の上部を層間絶縁層から露出させる工程と、第２の電極の第１ゲート金属膜を選択的に除去する工程と、第１および第２の電極を覆うように、層間絶縁層上に、第２ゲート金属膜およびゲート配線膜を堆積する工程と、第２ゲート金属膜とゲート配線膜をパターニングして、第１ゲート電極と第２ゲート電極とを形成するとともに、第１ゲート電極と第２ゲート電極とをゲート配線膜で接続する工程とを含む。
【解決手段】半導体基板を準備する工程と、半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、第１および第２の電極の上部を層間絶縁層から露出させる工程と、第２の電極の第１ゲート金属膜を選択的に除去する工程と、第１および第２の電極を覆うように、層間絶縁層上に、第２ゲート金属膜およびゲート配線膜を堆積する工程と、第２ゲート金属膜とゲート配線膜をパターニングして、第１ゲート電極と第２ゲート電極とを形成するとともに、第１ゲート電極と第２ゲート電極とをゲート配線膜で接続する工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルゲート半導体装置の製造方法およびその構造に関し、特に、ＣＭＯＳＦＥＴ半導体装置の製造方法およびその構造に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳＦＥＴ等のデュアルゲート半導体装置では、半導体装置の微細化に伴い、空乏層の形成を防止するためにメタルゲート電極が用いられる。メタルゲート電極の形成工程では、ｐ型ＦＥＴとｎ型ＦＥＴのように、異なる材料からなるメタルゲート電極をそれぞれエッチング加工で形成することは困難である。このため、第１の金属材料で双方のゲート電極を形成し層間絶縁層に埋め込んだ後、一方のゲート電極を選択的に除去して、代わりに第２の金属材料を埋め込む製造方法が用いられている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２８９７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＣＭＯＳＦＥＴ等のデュアルゲート半導体装置では、第１の金属材料からなるゲート配線と、第２の金属材料からなるゲート配線とを接続する必要があるが、微細ゲート配線では接続のための位置合わせが困難となり、断線が発生しやすく、製造歩留まりが低下するという問題があった。
また、ゲート配線が、金属ゲート電極膜とその上に形成される低抵抗の金属ゲート配線膜からなる場合、ゲート配線の接続が金属ゲート電極膜を挟むため、接続部分が高抵抗化して、半導体装置の特性が悪くなるという問題もあった。
【０００４】
そこで、本発明は、デュアルゲート半導体装置において、２つのゲート配線間の接続を容易に、かつ低抵抗で行えるデュアルゲート半導体装置の製造方法およびその構造の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明は、第１導電型ＦＥＴと第２導電型ＦＥＴとを含むデュアルゲート半導体装置の製造方法であって、半導体基板を準備する工程と、半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、第１および第２の電極の上部を層間絶縁層から露出させる工程と、第２の電極の第１ゲート金属膜を選択的に除去する選択除去工程と、第１および第２の電極を覆うように、層間絶縁層上に、第２ゲート金属膜およびゲート配線膜を堆積する堆積工程と、第２ゲート金属膜とゲート配線膜をパターニングして、ゲート絶縁膜上に第１ゲート金属膜、第２ゲート金属膜、およびゲート配線膜が順次積層された第１ゲート電極と、ゲート絶縁膜上に第２ゲート金属膜とゲート配線膜が順次積層された第２ゲート電極とを形成するとともに、第１ゲート電極と第２ゲート電極とをゲート配線膜で接続する工程とを含むことを特徴とするデュアルゲート半導体装置の製造方法である。
【０００６】
また、本発明は、導電型の異なる２つのＦＥＴを含むデュアルゲート半導体装置であって、半導体基板と、半導体基板上に設けられた、ゲート絶縁膜上に順次積層された第１ゲート金属膜、第２ゲート金属膜、およびゲート配線膜を含む第１導電型ＦＥＴの第１ゲート電極と、ゲート絶縁膜上に順次積層された第２ゲート金属膜およびゲート配線膜を含む第２導電型ＦＥＴの第２ゲート電極と、を有し、第１ゲート電極と第２ゲート電極とが、これらの電極で共通するゲート配線膜により電気的に接続されたことを特徴とするデュアルゲート半導体装置でもある。
【発明の効果】
【０００７】
本発明にかかる半導体装置の製造方法では、製造歩留まりが良好で、かつ特性の良好なデュアルゲート半導体装置の提供が可能となる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。かかる製造工程は、以下の１〜９の工程を含む。
【０００９】
工程１：図１（ａ）に示すように、シリコン基板１を準備する。シリコン基板１の上には、シリコン層２を形成する。シリコン層２には、酸化シリコン等の素子分離領域３により電気的に分離されたｎ−ＦＥＴ領域とｐ−ＦＥＴ領域が形成される。これらの領域には、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ（高誘電体）材料からなるゲート絶縁膜４、ＴａＳｉＮからなる第１ゲート金属膜５、Ｗからなる金属ゲート配線膜１３、ＳｉＮからなるハードマスク６を形成する。第１ゲート金属膜５には、ＴａＳｉＮのみでなく、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮといった金属膜を用いても良い。これらは、ハードマスク６を用いたＲＩＥ等で同時に形成できる。続いて、例えばＳｉＯ２からなるサイドウオール７を形成する。更に、ハードマスク６等をマスクに用いたイオン注入と、熱処理による注入イオンの活性化を行い、ソース／ドレイン領域８を形成する。
【００１０】
工程２：図１（ｂ）に示すように、ＰＭＤ（Pre-Metal Dielectric）層１０を例えばＣＶＤ法で形成する。
【００１１】
工程３：図１（ｃ）に示すように、例えばＣＭＰ法を用いてＰＭＤ層１０を平坦化する。かかる工程で、ＰＭＤ層１０に埋め込まれたハードマスク６が露出する。
【００１２】
工程４：図１（ｄ）に示すように、ＲＩＥやウエットエッチングを用いて、ハードマスク６を選択的に除去する。続いて、金属ゲート配線膜１３を選択的に除去する。金属ゲート配線膜１３の除去は、例えば、６０℃の過酸化水素水を用いたウエットエッチングで行う。
【００１３】
工程５：図１（ｅ）に示すように、アモルファスシリコン層１４を全面に形成した後、エッチングにより、ｎ−ＦＥＴ領域のみにアモルファスシリコン層１４を残す。
【００１４】
工程６：図１（ｆ）に示すように、アモルファスシリコン層１４をマスクに用いて、ｐ−ＦＥＴ領域の第１ゲート金属膜５を選択的に除去する。第１ゲート金属膜５の除去は、例えば、約６０〜８０℃のアンモニア過酸化水素混合水（ＡＰＭ）を用いたウエットエッチングで行う。
【００１５】
工程７：図１（ｇ）に示すように、ｎ−ＦＥＴ領域のアモルファスシリコン層１４を、過酸化水素水を用いたウエットエッチングで除去する。続いて、例えばＴｉＮからなる第２ゲート金属膜５、Ｗからなる金属ゲート配線膜２５を全面に形成する。かかる工程で、ｎ−ＦＥＴ領域の第１ゲート金属膜５と、ｐ−ＦＥＴ領域の第２ゲート金属膜２０とが接続される。
【００１６】
第２ゲート金属膜５には、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｒｕ、Ｉｒ、Ｐｔ、Ｎｉ、Ｃｏ、Ｗ、ＷＮ、Ｍｏ、ＭｏＮ、ＮｉＳｉ（好適にはＮｉｘＳｉのｘは１以上）、およびＰｔＳｉ（好適にはＰｔｘＳｉのｘは１以上）からなる群から選択される材料を主成分とする材料を選択することが好ましい。以下の実施の形態２、３でも同様である。
【００１７】
また、以下の工程８以降は、シリコン基板１の温度が５００℃以下で行われることが好ましい。
【００１８】
工程８：図１（ｈ）に示すように、エッチングマスク（図示せず）を用いて、第２ゲート金属膜２０、金属ゲート配線膜２５をエッチングする。この工程は、ＣＭＰプロセスを用いてＰＭＤ層１０まで平坦化することで、電極をパターニングしても良い。
【００１９】
工程９：図１（ｉ）に示すように、例えばＳｉＯ２からなる層間絶縁層３０を形成し、ソース／ドレイン領域からの引き出し配線３５を形成することにより、ＣＭＯＳＦＥＴ半導体装置１００が完成する。
【００２０】
図２は、ＣＭＯＳＦＥＴ半導体装置１００の概略図であり、（ａ）に上面図、（ｂ）に（ａ）のＩＩ−ＩＩ方向に見た場合の断面図を示す。図２中、図１と同一符号は同一又は相当箇所を示す。
【００２１】
上述のように、工程７（図１（ｇ））により、ｎ−ＦＥＴ領域のゲート電極とｐ−ＦＥＴ領域のゲート電極とは、Ｗからなる金属ゲート配線膜２５により接続される。このため、従来のように、ｎ−ＦＥＴ領域のゲート配線層とｐ−ＦＥＴ領域のゲート配線層とを接続する必要がなく、接続不良による歩留まりの低下を防止できる。
また、第１ゲート金属膜５や第２ゲート金属膜２０を間に挟むことなく低抵抗の金属ゲート配線膜２５で接続されるため、接続箇所の高抵抗化による性能の低下も防止できる。
【００２２】
実施の形態２．
図３は、全体が２００で表される、本実施の形態２にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。図３中、図１と同一符号は同一又は相当箇所を示す。かかる製造工程は、以下の１〜９の工程を含む。
【００２３】
工程１：図３（ａ）に示すように、実施の形態１の工程１と略同様の工程で、ｎ−ＦＥＴ領域、ｐ−ＦＥＴ領域に、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ材料からなるゲート絶縁膜４、ＴａＳｉＮからなる第１ゲート金属膜５、アモルファスシリコン（マスク用シリコン）膜１５、ＳｉＮからなるハードマスク６を形成する。第１ゲート金属膜５には、ＴａＳｉＮのみでなく、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮといった金属膜を用いても良い。続いて、例えばＳｉＯ２からなるサイドウオール７を形成した後、イオン注入によりソース／ドレイン領域８を形成する。
ここでは、Ｗからなる金属ゲート配線膜１３に代えてアモルファスシリコン膜１５が形成されている点を除き、図１（ａ）と同じ構造となっている。なお、アモルファスシリコン膜１５に代えて、ポリシリコン膜を用いても構わない。
【００２４】
工程２：図３（ｂ）に示すように、ＰＭＤ層１０を例えばＣＶＤ法で形成する。
【００２５】
工程３：図３（ｃ）に示すように、例えばＣＭＰ法を用いてＰＭＤ層１０を平坦化し、ハードマスク６を露出させる。工程２、３は、実施の形態１の工程２、３と同様である。
【００２６】
工程４：図３（ｄ）に示すように、ＲＩＥやウエットエッチングを用いて、ｎ−ＦＥＴ領域およびｐ−ＦＥＴ領域のハードマスク１０を選択的に除去する。続いて、例えばレジストマスク（図示せず）でｎ−ＦＥＴ領域を覆って、ｐ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えばＲＩＥで選択的に除去する。
【００２７】
工程５：図３（ｅ）に示すように、ｐ−ＦＥＴ領域の第１ゲート金属膜５を、例えば、６０〜８０℃のアンモニア／過酸化水素混合水を用いたウエットエッチングで、選択的に除去する。
【００２８】
工程６：図３（ｆ）に示すように、ｎ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えば、６０℃の水酸化アンモニウム溶液を用いて、ウエットエッチングで除去する。
【００２９】
工程７：図３（ｇ）に示すように、例えばＴｉＮからなる第２ゲート金属膜５、Ｗからなる金属ゲート配線膜２５を全面に形成する。かかる工程で、ｎ−ＦＥＴ領域の第１ゲート金属膜５と、ｐ−ＦＥＴ領域の第２ゲート金属膜２０とが接続される。
【００３０】
工程８：図３（ｈ）に示すように、エッチングマスク（図示せず）を用いて、第２ゲート金属膜２０、金属ゲート配線膜２５をエッチングする。この工程は、ＣＭＰプロセスを用いてＰＭＤ層１０まで平坦化することで、電極をパターニングしても良い。
【００３１】
工程９：図３（ｉ）に示すように、例えばＳｉＯ２からなる層間絶縁層３０を形成し、ソース／ドレイン領域からの引き出し配線３５を形成することにより、ＣＭＯＳＦＥＴ半導体装置２００が完成する。
【００３２】
本実施の形態２にかかる製造方法では、第１ゲート金属膜５の上に形成したアモルファスシリコン膜１５が、工程４、５でエッチング用マスクとして機能する。このため、実施の形態１の工程５（図１（ｅ））のように、ポリシリコン層１５のエッチングマスクを別途形成する工程が省略できる。
【００３３】
実施の形態３．
図４は、全体が３００で表される、本実施の形態３にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。図４中、図１と同一符号は同一又は相当箇所を示す。かかる製造工程は、以下の１〜９の工程を含む。
【００３４】
工程１：図４（ａ）に示すように、実施の形態２の工程１と略同様の工程で、ｎ−ＦＥＴ領域、ｐ−ＦＥＴ領域に、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ材料からなるゲート絶縁膜４、ＴａＳｉＮからなる第１ゲート金属膜５、アモルファスシリコン膜１５、およびＳｉＮからなるハードマスク６を形成する。第１ゲート金属膜５には、ＴａＳｉＮのみでなく、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮといった金属膜を用いても良い。続いて、例えばＳｉＯ２からなるサイドウオール７を形成した後、イオン注入によりソース／ドレイン領域８を形成する。アモルファスシリコン膜１５に代えて、ポリシリコン膜を用いても構わない。
【００３５】
工程２：図４（ｂ）に示すように、ＰＭＤ層１０を例えばＣＶＤ法で形成する。
【００３６】
工程３：図４（ｃ）に示すように、例えばＣＭＰ法を用いてＰＭＤ層１０を平坦化し、ハードマスク６を露出させる。工程２、３は、実施の形態１の工程２、３と同様である。
【００３７】
工程４：図４（ｄ）に示すように、ＲＩＥやウエットエッチングを用いて、ｎ−ＦＥＴ領域およびｐ−ＦＥＴ領域のハードマスク１０を選択的に除去する。続いて、例えばレジストマスク（図示せず）でｎ−ＦＥＴ領域を覆って、ｐ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えばＲＩＥで選択的に除去する。
【００３８】
工程５：図４（ｅ）に示すように、ｐ−ＦＥＴ領域の第１ゲート金属膜５を、例えば、６０〜８０℃のアンモニア／過酸化水素混合水を用いたウエットエッチングで、選択的に除去する。
【００３９】
工程６：図４（ｆ）に示すように、ｎ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えば、６０℃の水酸化アンモニウム溶液を用いて、ウエットエッチングで除去する。
【００４０】
工程７：図４（ｇ）に示すように、ポリシリコン膜を全面に形成した後、ＲＩＥ等を用いたパターニングで、後にゲート電極となるポリシリコン膜４０を形成する。ポリシリコン膜のパターニングは、工程９で行っても構わない。
【００４１】
工程８：図４（ｈ）に示すように、例えば蒸着法により、全面にニッケル層４５を形成する。ニッケル層４５の膜厚は、ポリシリコン膜４０の膜厚より厚く、２倍程度が好ましい。
【００４２】
工程９：図４（ｉ）に示すように、４００℃程度に加熱し、ポリシリコン膜４０をニッケル層４５中のニッケルと反応させ、ニッケルシリサイド（ＮｉｘＳｉ：ｘは好適には１以上）膜４１（ＦＵＳＩ電極）とする。続いて、エッチングマスク（図示せず）を用いて、ニッケル層４５をパターニングする。
【００４３】
工程１０：図４（ｊ）に示すように、例えばＳｉＯ２からなる層間絶縁層３０を形成し、ソース／ドレイン電極３５を形成することにより、ＣＭＯＳＦＥＴ半導体装置３００が完成する。
【００４４】
かかる製造方法では、工程７以降の工程に、従来のＦＵＳＩゲート作製工程を適用することができ、プロセス条件等の設定が容易に行える。
【００４５】
また、ＣＭＯＳＦＥＴ半導体装置３００では、ニッケルシリサイド（ＮｉｘＳｉ）膜４１のニッケル含有量によりＦＥＴの閾値を変化させることができ、ニッケル含有量が多いほど閾値が小さくなる。例えば、Ｎｉ／Ｓｉの組成比を２〜３程度にすることにより、ニッケルシリサイド膜４の実効仕事関数が約４．８ｅＶとなり、閾値を−０．４Ｖとすることができる。
【００４６】
なお、実施の形態１〜３では、ＭＯＳＦＥＴを例に述べたが、ゲート絶縁膜が酸化膜以外の絶縁膜からなるＭＩＳＦＥＴにも適用することができる。また、砒化ガリウムや炭化シリコンのような、シリコン以外の半導体材料にも適用することができる。
【００４７】
また、ソース／ドレイン領域８の表面を例えばニッケルシリサイド化したり、ソース／ドレイン領域８にエクステンション領域を設けるなど、一般的なＣＭＯＳＦＥＴに用いられる構造を適宜適用しても構わない。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。
【図２】本発明の実施の形態１にかかるＣＭＯＳＦＥＴ半導体装置のゲート電極部分の概略図である。
【図３】本発明の実施の形態２にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。
【図４】本発明の実施の形態３にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。
【符号の説明】
【００４９】
１ シリコン基板、２ シリコン層、３ 素子分離領域、４ ゲート絶縁膜、５ 第１ゲート金属膜、６ ハードマスク、７ サイドウオール、８ ソース／ドレイン領域、１０ ＰＭＤ層、１４ アモルファスシリコン層、２０ 第２ゲート金属膜、２５ 金属ゲート配線膜、３０ 層間絶縁層、１００ ＣＭＯＳＦＥＴ半導体装置。
【技術分野】
【０００１】
本発明は、デュアルゲート半導体装置の製造方法およびその構造に関し、特に、ＣＭＯＳＦＥＴ半導体装置の製造方法およびその構造に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳＦＥＴ等のデュアルゲート半導体装置では、半導体装置の微細化に伴い、空乏層の形成を防止するためにメタルゲート電極が用いられる。メタルゲート電極の形成工程では、ｐ型ＦＥＴとｎ型ＦＥＴのように、異なる材料からなるメタルゲート電極をそれぞれエッチング加工で形成することは困難である。このため、第１の金属材料で双方のゲート電極を形成し層間絶縁層に埋め込んだ後、一方のゲート電極を選択的に除去して、代わりに第２の金属材料を埋め込む製造方法が用いられている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２８９７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＣＭＯＳＦＥＴ等のデュアルゲート半導体装置では、第１の金属材料からなるゲート配線と、第２の金属材料からなるゲート配線とを接続する必要があるが、微細ゲート配線では接続のための位置合わせが困難となり、断線が発生しやすく、製造歩留まりが低下するという問題があった。
また、ゲート配線が、金属ゲート電極膜とその上に形成される低抵抗の金属ゲート配線膜からなる場合、ゲート配線の接続が金属ゲート電極膜を挟むため、接続部分が高抵抗化して、半導体装置の特性が悪くなるという問題もあった。
【０００４】
そこで、本発明は、デュアルゲート半導体装置において、２つのゲート配線間の接続を容易に、かつ低抵抗で行えるデュアルゲート半導体装置の製造方法およびその構造の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明は、第１導電型ＦＥＴと第２導電型ＦＥＴとを含むデュアルゲート半導体装置の製造方法であって、半導体基板を準備する工程と、半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、第１および第２の電極の上部を層間絶縁層から露出させる工程と、第２の電極の第１ゲート金属膜を選択的に除去する選択除去工程と、第１および第２の電極を覆うように、層間絶縁層上に、第２ゲート金属膜およびゲート配線膜を堆積する堆積工程と、第２ゲート金属膜とゲート配線膜をパターニングして、ゲート絶縁膜上に第１ゲート金属膜、第２ゲート金属膜、およびゲート配線膜が順次積層された第１ゲート電極と、ゲート絶縁膜上に第２ゲート金属膜とゲート配線膜が順次積層された第２ゲート電極とを形成するとともに、第１ゲート電極と第２ゲート電極とをゲート配線膜で接続する工程とを含むことを特徴とするデュアルゲート半導体装置の製造方法である。
【０００６】
また、本発明は、導電型の異なる２つのＦＥＴを含むデュアルゲート半導体装置であって、半導体基板と、半導体基板上に設けられた、ゲート絶縁膜上に順次積層された第１ゲート金属膜、第２ゲート金属膜、およびゲート配線膜を含む第１導電型ＦＥＴの第１ゲート電極と、ゲート絶縁膜上に順次積層された第２ゲート金属膜およびゲート配線膜を含む第２導電型ＦＥＴの第２ゲート電極と、を有し、第１ゲート電極と第２ゲート電極とが、これらの電極で共通するゲート配線膜により電気的に接続されたことを特徴とするデュアルゲート半導体装置でもある。
【発明の効果】
【０００７】
本発明にかかる半導体装置の製造方法では、製造歩留まりが良好で、かつ特性の良好なデュアルゲート半導体装置の提供が可能となる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。かかる製造工程は、以下の１〜９の工程を含む。
【０００９】
工程１：図１（ａ）に示すように、シリコン基板１を準備する。シリコン基板１の上には、シリコン層２を形成する。シリコン層２には、酸化シリコン等の素子分離領域３により電気的に分離されたｎ−ＦＥＴ領域とｐ−ＦＥＴ領域が形成される。これらの領域には、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ（高誘電体）材料からなるゲート絶縁膜４、ＴａＳｉＮからなる第１ゲート金属膜５、Ｗからなる金属ゲート配線膜１３、ＳｉＮからなるハードマスク６を形成する。第１ゲート金属膜５には、ＴａＳｉＮのみでなく、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮといった金属膜を用いても良い。これらは、ハードマスク６を用いたＲＩＥ等で同時に形成できる。続いて、例えばＳｉＯ２からなるサイドウオール７を形成する。更に、ハードマスク６等をマスクに用いたイオン注入と、熱処理による注入イオンの活性化を行い、ソース／ドレイン領域８を形成する。
【００１０】
工程２：図１（ｂ）に示すように、ＰＭＤ（Pre-Metal Dielectric）層１０を例えばＣＶＤ法で形成する。
【００１１】
工程３：図１（ｃ）に示すように、例えばＣＭＰ法を用いてＰＭＤ層１０を平坦化する。かかる工程で、ＰＭＤ層１０に埋め込まれたハードマスク６が露出する。
【００１２】
工程４：図１（ｄ）に示すように、ＲＩＥやウエットエッチングを用いて、ハードマスク６を選択的に除去する。続いて、金属ゲート配線膜１３を選択的に除去する。金属ゲート配線膜１３の除去は、例えば、６０℃の過酸化水素水を用いたウエットエッチングで行う。
【００１３】
工程５：図１（ｅ）に示すように、アモルファスシリコン層１４を全面に形成した後、エッチングにより、ｎ−ＦＥＴ領域のみにアモルファスシリコン層１４を残す。
【００１４】
工程６：図１（ｆ）に示すように、アモルファスシリコン層１４をマスクに用いて、ｐ−ＦＥＴ領域の第１ゲート金属膜５を選択的に除去する。第１ゲート金属膜５の除去は、例えば、約６０〜８０℃のアンモニア過酸化水素混合水（ＡＰＭ）を用いたウエットエッチングで行う。
【００１５】
工程７：図１（ｇ）に示すように、ｎ−ＦＥＴ領域のアモルファスシリコン層１４を、過酸化水素水を用いたウエットエッチングで除去する。続いて、例えばＴｉＮからなる第２ゲート金属膜５、Ｗからなる金属ゲート配線膜２５を全面に形成する。かかる工程で、ｎ−ＦＥＴ領域の第１ゲート金属膜５と、ｐ−ＦＥＴ領域の第２ゲート金属膜２０とが接続される。
【００１６】
第２ゲート金属膜５には、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｒｕ、Ｉｒ、Ｐｔ、Ｎｉ、Ｃｏ、Ｗ、ＷＮ、Ｍｏ、ＭｏＮ、ＮｉＳｉ（好適にはＮｉｘＳｉのｘは１以上）、およびＰｔＳｉ（好適にはＰｔｘＳｉのｘは１以上）からなる群から選択される材料を主成分とする材料を選択することが好ましい。以下の実施の形態２、３でも同様である。
【００１７】
また、以下の工程８以降は、シリコン基板１の温度が５００℃以下で行われることが好ましい。
【００１８】
工程８：図１（ｈ）に示すように、エッチングマスク（図示せず）を用いて、第２ゲート金属膜２０、金属ゲート配線膜２５をエッチングする。この工程は、ＣＭＰプロセスを用いてＰＭＤ層１０まで平坦化することで、電極をパターニングしても良い。
【００１９】
工程９：図１（ｉ）に示すように、例えばＳｉＯ２からなる層間絶縁層３０を形成し、ソース／ドレイン領域からの引き出し配線３５を形成することにより、ＣＭＯＳＦＥＴ半導体装置１００が完成する。
【００２０】
図２は、ＣＭＯＳＦＥＴ半導体装置１００の概略図であり、（ａ）に上面図、（ｂ）に（ａ）のＩＩ−ＩＩ方向に見た場合の断面図を示す。図２中、図１と同一符号は同一又は相当箇所を示す。
【００２１】
上述のように、工程７（図１（ｇ））により、ｎ−ＦＥＴ領域のゲート電極とｐ−ＦＥＴ領域のゲート電極とは、Ｗからなる金属ゲート配線膜２５により接続される。このため、従来のように、ｎ−ＦＥＴ領域のゲート配線層とｐ−ＦＥＴ領域のゲート配線層とを接続する必要がなく、接続不良による歩留まりの低下を防止できる。
また、第１ゲート金属膜５や第２ゲート金属膜２０を間に挟むことなく低抵抗の金属ゲート配線膜２５で接続されるため、接続箇所の高抵抗化による性能の低下も防止できる。
【００２２】
実施の形態２．
図３は、全体が２００で表される、本実施の形態２にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。図３中、図１と同一符号は同一又は相当箇所を示す。かかる製造工程は、以下の１〜９の工程を含む。
【００２３】
工程１：図３（ａ）に示すように、実施の形態１の工程１と略同様の工程で、ｎ−ＦＥＴ領域、ｐ−ＦＥＴ領域に、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ材料からなるゲート絶縁膜４、ＴａＳｉＮからなる第１ゲート金属膜５、アモルファスシリコン（マスク用シリコン）膜１５、ＳｉＮからなるハードマスク６を形成する。第１ゲート金属膜５には、ＴａＳｉＮのみでなく、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮといった金属膜を用いても良い。続いて、例えばＳｉＯ２からなるサイドウオール７を形成した後、イオン注入によりソース／ドレイン領域８を形成する。
ここでは、Ｗからなる金属ゲート配線膜１３に代えてアモルファスシリコン膜１５が形成されている点を除き、図１（ａ）と同じ構造となっている。なお、アモルファスシリコン膜１５に代えて、ポリシリコン膜を用いても構わない。
【００２４】
工程２：図３（ｂ）に示すように、ＰＭＤ層１０を例えばＣＶＤ法で形成する。
【００２５】
工程３：図３（ｃ）に示すように、例えばＣＭＰ法を用いてＰＭＤ層１０を平坦化し、ハードマスク６を露出させる。工程２、３は、実施の形態１の工程２、３と同様である。
【００２６】
工程４：図３（ｄ）に示すように、ＲＩＥやウエットエッチングを用いて、ｎ−ＦＥＴ領域およびｐ−ＦＥＴ領域のハードマスク１０を選択的に除去する。続いて、例えばレジストマスク（図示せず）でｎ−ＦＥＴ領域を覆って、ｐ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えばＲＩＥで選択的に除去する。
【００２７】
工程５：図３（ｅ）に示すように、ｐ−ＦＥＴ領域の第１ゲート金属膜５を、例えば、６０〜８０℃のアンモニア／過酸化水素混合水を用いたウエットエッチングで、選択的に除去する。
【００２８】
工程６：図３（ｆ）に示すように、ｎ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えば、６０℃の水酸化アンモニウム溶液を用いて、ウエットエッチングで除去する。
【００２９】
工程７：図３（ｇ）に示すように、例えばＴｉＮからなる第２ゲート金属膜５、Ｗからなる金属ゲート配線膜２５を全面に形成する。かかる工程で、ｎ−ＦＥＴ領域の第１ゲート金属膜５と、ｐ−ＦＥＴ領域の第２ゲート金属膜２０とが接続される。
【００３０】
工程８：図３（ｈ）に示すように、エッチングマスク（図示せず）を用いて、第２ゲート金属膜２０、金属ゲート配線膜２５をエッチングする。この工程は、ＣＭＰプロセスを用いてＰＭＤ層１０まで平坦化することで、電極をパターニングしても良い。
【００３１】
工程９：図３（ｉ）に示すように、例えばＳｉＯ２からなる層間絶縁層３０を形成し、ソース／ドレイン領域からの引き出し配線３５を形成することにより、ＣＭＯＳＦＥＴ半導体装置２００が完成する。
【００３２】
本実施の形態２にかかる製造方法では、第１ゲート金属膜５の上に形成したアモルファスシリコン膜１５が、工程４、５でエッチング用マスクとして機能する。このため、実施の形態１の工程５（図１（ｅ））のように、ポリシリコン層１５のエッチングマスクを別途形成する工程が省略できる。
【００３３】
実施の形態３．
図４は、全体が３００で表される、本実施の形態３にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。図４中、図１と同一符号は同一又は相当箇所を示す。かかる製造工程は、以下の１〜９の工程を含む。
【００３４】
工程１：図４（ａ）に示すように、実施の形態２の工程１と略同様の工程で、ｎ−ＦＥＴ領域、ｐ−ＦＥＴ領域に、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ材料からなるゲート絶縁膜４、ＴａＳｉＮからなる第１ゲート金属膜５、アモルファスシリコン膜１５、およびＳｉＮからなるハードマスク６を形成する。第１ゲート金属膜５には、ＴａＳｉＮのみでなく、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮといった金属膜を用いても良い。続いて、例えばＳｉＯ２からなるサイドウオール７を形成した後、イオン注入によりソース／ドレイン領域８を形成する。アモルファスシリコン膜１５に代えて、ポリシリコン膜を用いても構わない。
【００３５】
工程２：図４（ｂ）に示すように、ＰＭＤ層１０を例えばＣＶＤ法で形成する。
【００３６】
工程３：図４（ｃ）に示すように、例えばＣＭＰ法を用いてＰＭＤ層１０を平坦化し、ハードマスク６を露出させる。工程２、３は、実施の形態１の工程２、３と同様である。
【００３７】
工程４：図４（ｄ）に示すように、ＲＩＥやウエットエッチングを用いて、ｎ−ＦＥＴ領域およびｐ−ＦＥＴ領域のハードマスク１０を選択的に除去する。続いて、例えばレジストマスク（図示せず）でｎ−ＦＥＴ領域を覆って、ｐ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えばＲＩＥで選択的に除去する。
【００３８】
工程５：図４（ｅ）に示すように、ｐ−ＦＥＴ領域の第１ゲート金属膜５を、例えば、６０〜８０℃のアンモニア／過酸化水素混合水を用いたウエットエッチングで、選択的に除去する。
【００３９】
工程６：図４（ｆ）に示すように、ｎ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えば、６０℃の水酸化アンモニウム溶液を用いて、ウエットエッチングで除去する。
【００４０】
工程７：図４（ｇ）に示すように、ポリシリコン膜を全面に形成した後、ＲＩＥ等を用いたパターニングで、後にゲート電極となるポリシリコン膜４０を形成する。ポリシリコン膜のパターニングは、工程９で行っても構わない。
【００４１】
工程８：図４（ｈ）に示すように、例えば蒸着法により、全面にニッケル層４５を形成する。ニッケル層４５の膜厚は、ポリシリコン膜４０の膜厚より厚く、２倍程度が好ましい。
【００４２】
工程９：図４（ｉ）に示すように、４００℃程度に加熱し、ポリシリコン膜４０をニッケル層４５中のニッケルと反応させ、ニッケルシリサイド（ＮｉｘＳｉ：ｘは好適には１以上）膜４１（ＦＵＳＩ電極）とする。続いて、エッチングマスク（図示せず）を用いて、ニッケル層４５をパターニングする。
【００４３】
工程１０：図４（ｊ）に示すように、例えばＳｉＯ２からなる層間絶縁層３０を形成し、ソース／ドレイン電極３５を形成することにより、ＣＭＯＳＦＥＴ半導体装置３００が完成する。
【００４４】
かかる製造方法では、工程７以降の工程に、従来のＦＵＳＩゲート作製工程を適用することができ、プロセス条件等の設定が容易に行える。
【００４５】
また、ＣＭＯＳＦＥＴ半導体装置３００では、ニッケルシリサイド（ＮｉｘＳｉ）膜４１のニッケル含有量によりＦＥＴの閾値を変化させることができ、ニッケル含有量が多いほど閾値が小さくなる。例えば、Ｎｉ／Ｓｉの組成比を２〜３程度にすることにより、ニッケルシリサイド膜４の実効仕事関数が約４．８ｅＶとなり、閾値を−０．４Ｖとすることができる。
【００４６】
なお、実施の形態１〜３では、ＭＯＳＦＥＴを例に述べたが、ゲート絶縁膜が酸化膜以外の絶縁膜からなるＭＩＳＦＥＴにも適用することができる。また、砒化ガリウムや炭化シリコンのような、シリコン以外の半導体材料にも適用することができる。
【００４７】
また、ソース／ドレイン領域８の表面を例えばニッケルシリサイド化したり、ソース／ドレイン領域８にエクステンション領域を設けるなど、一般的なＣＭＯＳＦＥＴに用いられる構造を適宜適用しても構わない。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。
【図２】本発明の実施の形態１にかかるＣＭＯＳＦＥＴ半導体装置のゲート電極部分の概略図である。
【図３】本発明の実施の形態２にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。
【図４】本発明の実施の形態３にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。
【符号の説明】
【００４９】
１ シリコン基板、２ シリコン層、３ 素子分離領域、４ ゲート絶縁膜、５ 第１ゲート金属膜、６ ハードマスク、７ サイドウオール、８ ソース／ドレイン領域、１０ ＰＭＤ層、１４ アモルファスシリコン層、２０ 第２ゲート金属膜、２５ 金属ゲート配線膜、３０ 層間絶縁層、１００ ＣＭＯＳＦＥＴ半導体装置。
【特許請求の範囲】
【請求項１】
第１導電型ＦＥＴと第２導電型ＦＥＴとを含むデュアルゲート半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、
該第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、
該第１および第２の電極の上部を該層間絶縁層から露出させる工程と、
該第２の電極の該第１ゲート金属膜を選択的に除去する選択除去工程と、
該第１および第２の電極を覆うように、該層間絶縁層上に、第２ゲート金属膜およびゲート配線膜を堆積する堆積工程と、
該第２ゲート金属膜と該ゲート配線膜をパターニングして、該ゲート絶縁膜上に該第１ゲート金属膜、該第２ゲート金属膜、および該ゲート配線膜が順次積層された第１ゲート電極と、該ゲート絶縁膜上に第２ゲート金属膜と該ゲート配線膜が順次積層された第２ゲート電極とを形成するとともに、該第１ゲート電極と該第２ゲート電極とを該ゲート配線膜で接続する工程とを含むことを特徴とするデュアルゲート半導体装置の製造方法。
【請求項２】
第１導電型ＦＥＴと第２導電型ＦＥＴとを含むデュアルゲート半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、
該第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、
該第１および第２の電極の上部を該層間絶縁層から露出させる工程と、
該第２の電極の該第１ゲート金属膜を選択的に除去する選択除去工程と、
該第１および第２の電極を覆うように、該層間絶縁層上に、シリコン膜を堆積する堆積工程と、
該シリコン膜を覆うようにニッケル層を形成する工程と、
熱処理により該シリコン膜をニッケルシリサイド膜にする工程と、
少なくとも該ニッケル層をパターニングして、該ゲート絶縁膜上に該第１ゲート金属膜、該ニッケルシリサイド膜、および該ニッケル層が順次積層された第１ゲート電極と、該ゲート絶縁膜上に該ニッケルシリサイド膜および該ニッケル層が順次積層された第２ゲート電極とを形成するとともに、該第１ゲート電極と該第２ゲート電極とを該ニッケル層で接続する工程とを含むことを特徴とするデュアルゲート半導体装置の製造方法。
【請求項３】
上記堆積工程後に、上記シリコン膜をパターニングする工程を含むことを特徴とする請求項２に記載のデュアルゲート半導体装置の製造方法。
【請求項４】
上記第１および第２の電極が、上記半導体基板上に順次積層された、ゲート絶縁膜、第１ゲート金属膜、およびマスク用シリコン膜からなり、
上記選択除去工程が、該マスク用シリコン膜で該第１の電極を保護しながら、該第２の電極の該第１ゲート金属膜を選択的に除去する工程であることを特徴とする請求項１〜３のいずれかに記載のデュアルゲート半導体装置の製造方法。
【請求項５】
上記堆積工程後に行われる工程は、上記半導体基板の温度が５００℃以下で行われる工程であることを特徴とする請求項１〜４のいずれかに記載のデュアルゲート半導体装置の製造方法。
【請求項６】
上記第１ゲート金属膜が、ＴａＳｉＮ、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、またはＴｉＮからなることを特徴とする請求項１〜４のいずれかに記載のデュアルゲート半導体装置の製造方法。
【請求項７】
上記第２ゲート金属膜が、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｒｕ、Ｉｒ、Ｐｔ、Ｎｉ、Ｃｏ、Ｗ、ＷＮ、Ｍｏ、ＭｏＮ、ＮｉＳｉ、およびＰｔＳｉからなる群から選択される材料を主成分とすることを特徴とする請求項１または４に記載のデュアルゲート半導体装置の製造方法。
【請求項８】
導電型の異なる２つのＦＥＴを含むデュアルゲート半導体装置であって、
半導体基板と、
該半導体基板上に設けられた、ゲート絶縁膜上に順次積層された第１ゲート金属膜、第２ゲート金属膜、およびゲート配線膜を含む第１導電型ＦＥＴの第１ゲート電極と、該ゲート絶縁膜上に順次積層された第２ゲート金属膜および該ゲート配線膜を含む第２導電型ＦＥＴの第２ゲート電極と、を有し、
該第１ゲート電極と該第２ゲート電極とが、これらの電極で共通する該ゲート配線膜により電気的に接続されたことを特徴とするデュアルゲート半導体装置。
【請求項９】
更に、上記第１ゲート電極と上記第２ゲート電極とが、これらの電極で共通する上記第２ゲート金属膜により電気的に接続されたことを特徴とする請求項８に記載のデュアルゲート半導体装置。
【請求項１０】
上記第１ゲート金属膜が、ＴａＳｉＮ、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、またはＴｉＮからなることを特徴とする請求項８または９に記載のデュアルゲート半導体装置。
【請求項１１】
上記第２ゲート金属膜が、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｒｕ、Ｉｒ、Ｐｔ、Ｎｉ、Ｃｏ、Ｗ、ＷＮ、Ｍｏ、ＭｏＮ、ＮｉＳｉ、およびＰｔＳｉからなる群から選択される材料を主成分とすることを特徴とする請求項８または９に記載のデュアルゲート半導体装置。
【請求項１】
第１導電型ＦＥＴと第２導電型ＦＥＴとを含むデュアルゲート半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、
該第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、
該第１および第２の電極の上部を該層間絶縁層から露出させる工程と、
該第２の電極の該第１ゲート金属膜を選択的に除去する選択除去工程と、
該第１および第２の電極を覆うように、該層間絶縁層上に、第２ゲート金属膜およびゲート配線膜を堆積する堆積工程と、
該第２ゲート金属膜と該ゲート配線膜をパターニングして、該ゲート絶縁膜上に該第１ゲート金属膜、該第２ゲート金属膜、および該ゲート配線膜が順次積層された第１ゲート電極と、該ゲート絶縁膜上に第２ゲート金属膜と該ゲート配線膜が順次積層された第２ゲート電極とを形成するとともに、該第１ゲート電極と該第２ゲート電極とを該ゲート配線膜で接続する工程とを含むことを特徴とするデュアルゲート半導体装置の製造方法。
【請求項２】
第１導電型ＦＥＴと第２導電型ＦＥＴとを含むデュアルゲート半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、
該第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、
該第１および第２の電極の上部を該層間絶縁層から露出させる工程と、
該第２の電極の該第１ゲート金属膜を選択的に除去する選択除去工程と、
該第１および第２の電極を覆うように、該層間絶縁層上に、シリコン膜を堆積する堆積工程と、
該シリコン膜を覆うようにニッケル層を形成する工程と、
熱処理により該シリコン膜をニッケルシリサイド膜にする工程と、
少なくとも該ニッケル層をパターニングして、該ゲート絶縁膜上に該第１ゲート金属膜、該ニッケルシリサイド膜、および該ニッケル層が順次積層された第１ゲート電極と、該ゲート絶縁膜上に該ニッケルシリサイド膜および該ニッケル層が順次積層された第２ゲート電極とを形成するとともに、該第１ゲート電極と該第２ゲート電極とを該ニッケル層で接続する工程とを含むことを特徴とするデュアルゲート半導体装置の製造方法。
【請求項３】
上記堆積工程後に、上記シリコン膜をパターニングする工程を含むことを特徴とする請求項２に記載のデュアルゲート半導体装置の製造方法。
【請求項４】
上記第１および第２の電極が、上記半導体基板上に順次積層された、ゲート絶縁膜、第１ゲート金属膜、およびマスク用シリコン膜からなり、
上記選択除去工程が、該マスク用シリコン膜で該第１の電極を保護しながら、該第２の電極の該第１ゲート金属膜を選択的に除去する工程であることを特徴とする請求項１〜３のいずれかに記載のデュアルゲート半導体装置の製造方法。
【請求項５】
上記堆積工程後に行われる工程は、上記半導体基板の温度が５００℃以下で行われる工程であることを特徴とする請求項１〜４のいずれかに記載のデュアルゲート半導体装置の製造方法。
【請求項６】
上記第１ゲート金属膜が、ＴａＳｉＮ、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、またはＴｉＮからなることを特徴とする請求項１〜４のいずれかに記載のデュアルゲート半導体装置の製造方法。
【請求項７】
上記第２ゲート金属膜が、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｒｕ、Ｉｒ、Ｐｔ、Ｎｉ、Ｃｏ、Ｗ、ＷＮ、Ｍｏ、ＭｏＮ、ＮｉＳｉ、およびＰｔＳｉからなる群から選択される材料を主成分とすることを特徴とする請求項１または４に記載のデュアルゲート半導体装置の製造方法。
【請求項８】
導電型の異なる２つのＦＥＴを含むデュアルゲート半導体装置であって、
半導体基板と、
該半導体基板上に設けられた、ゲート絶縁膜上に順次積層された第１ゲート金属膜、第２ゲート金属膜、およびゲート配線膜を含む第１導電型ＦＥＴの第１ゲート電極と、該ゲート絶縁膜上に順次積層された第２ゲート金属膜および該ゲート配線膜を含む第２導電型ＦＥＴの第２ゲート電極と、を有し、
該第１ゲート電極と該第２ゲート電極とが、これらの電極で共通する該ゲート配線膜により電気的に接続されたことを特徴とするデュアルゲート半導体装置。
【請求項９】
更に、上記第１ゲート電極と上記第２ゲート電極とが、これらの電極で共通する上記第２ゲート金属膜により電気的に接続されたことを特徴とする請求項８に記載のデュアルゲート半導体装置。
【請求項１０】
上記第１ゲート金属膜が、ＴａＳｉＮ、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、またはＴｉＮからなることを特徴とする請求項８または９に記載のデュアルゲート半導体装置。
【請求項１１】
上記第２ゲート金属膜が、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｒｕ、Ｉｒ、Ｐｔ、Ｎｉ、Ｃｏ、Ｗ、ＷＮ、Ｍｏ、ＭｏＮ、ＮｉＳｉ、およびＰｔＳｉからなる群から選択される材料を主成分とすることを特徴とする請求項８または９に記載のデュアルゲート半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−１６４５２７（Ｐ２００９−１６４５２７Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００８−３１４０（Ｐ２００８−３１４０）
【出願日】平成２０年１月１０日（２００８．１．１０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成２０年１月１０日（２００８．１．１０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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