デューティ補正付き位相調整回路及びシリアライザ
【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力するデューティ補正付位相調整回路及びシリアライザに関する。
【背景技術】
【０００２】
近年の通信システムでは、差動の高速シリアル通信は一般的なものとなっている。シリアル通信では、パラレルデータを高速な差動クロックで同期させてシリアル化する。
【０００３】
ところで近年では、クロックの高速化及びデバイスの微細化によって、同一のチップ内部のトランジスタの性能のばらつきも無視できなくなっている。この同一チップ内のトランジスタの性能のばらつきによって、本来差動の関係であるはずのクロックもデューティやエッジ位置が異なることが問題視されている。動作の基準となるクロックのデューティのばらつきは、シリアルデータの決定論的なジッタとなるためである。
【０００４】
決定論的なジッタを抑制する方法として、例えば特許文献１には、データパターンによって生じる出力回路の消費電流差を埋めることで消費電流を常に一定に保つ方法で、電源変動起因のジッタを減らすことが記載されている。
【０００５】
また特許文献２には、差動信号間に生じた位相差を補正する方法として、位相の検出方法についてＣＰＵで制御することが記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら特許文献１記載の発明では、クロックのデューティ及び位相ばらつきによるジッタを抑制することはできない。また特許文献２記載の発明では、デューティのばらつきについての補正がないため、デューティのばらつきが引き起こすジッタについては抑制ができない。
【０００７】
本発明は、上記事情を鑑みてこれを解決すべくなされたものであり、クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明は、上記目的を達成すべく、以下の如き構成を採用した。
【０００９】
本発明は、正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力するデューティ補正付位相調整回路において、前記正クロック出力信号の平均電圧値を検出する平均電圧検出部と、参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、前記正クロック信号が入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正クロック信号のデューティを変化させるデューティ調整部と、前記正クロック出力信号の立ち上がり時間を検出する正の立ち上がり検出部と、前記正クロック出力信号の立ち下がり時間を検出する正の立ち下がり検出部と、前記負クロック出力信号の立ち上がり時間を検出する負の立ち上がり検出部と、前記負クロック出力信号の立ち下がり時間を検出する負の立ち下がり検出部と、前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、前記正の位相差信号に応じて前記負クロック信号の立ち下がり時間を変化させる立ち下がり時間調整部と、前記立ち下がり時間調整部から出力された前記負クロック信号の立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負クロック出力信号とする立ち上がり時間調整部と、を有する。
【００１０】
本発明は、正クロック信号と負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力するデューティ補正付位相調整回路と接続されており、前記正クロック出力信号及び負クロック出力信号に同期してパラレルデータをシリアルデータとするシリアライザであって、前記デューティ補正付位相調整回路は、前記正クロック出力信号の平均電圧値を検出する平均電圧検出部と、参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、前記正クロック信号が入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正クロック信号のデューティを変化させるデューティ調整部と、前記正クロック出力信号の立ち上がり時間を検出する正の立ち上がり検出部と、前記正クロック出力信号の立ち下がり時間を検出する正の立ち下がり検出部と、前記負クロック出力信号の立ち上がり時間を検出する負の立ち上がり検出部と、前記負クロック出力信号の立ち下がり時間を検出する負の立ち下がり検出部と、前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、前記正の位相差信号に応じて前記負クロック信号の立ち下がり時間を変化させる立ち下がり時間調整部と、前記立ち下がり時間調整部から出力された負クロック信号の立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負クロック出力信号とする立ち上がり時間調整部と、を有する。
【００１１】
本発明は、正クロック信号及び負クロック信号に同期してパラレルデータをシリアルデータとするシリアライザであって、前記正クロック信号及び前記負クロック信号に同期して前記パラレルデータを前記シリアルデータとするシリアライズ手段と、前記シリアライズ手段により正クロック信号に同期した正シリアルデータと、前記負クロック信号に同期した負シリアルデータと、を入力とし、前記正シリアルデータと前記負シリアルデータのデューティ及び位相を調整して正シリアル出力データと負シリアル出力データとを出力するデューティ補正付位相調整回路と、を有し、前記デューティ補正付位相調整回路は、前記正シリアル出力データの平均電圧値を検出する平均電圧検出部と、参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、前記正シリアルデータが入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正シリアルデータのデューティを変化させるデューティ調整部と、前記正シリアル出力データの立ち上がり時間を検出する正の立ち上がり検出部と、前記正シリアル出力データの立ち下がり時間を検出する正の立ち下がり検出部と、前記負シリアル出力データの立ち上がり時間を検出する負の立ち上がり検出部と、前記負シリアル出力データの立ち下がり時間を検出する負の立ち下がり検出部と、前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、前記正の位相差信号に応じて前記負シリアルデータの立ち下がり時間を変化させる立ち下がり時間調整部と、前記立ち下がり時間調整部から出力された負シリアルデータの立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負シリアル出力データとする立ち上がり時間調整部と、を有する。
【発明の効果】
【００１２】
本発明によれば、クロックのばらつきが引き起こすジッタを抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】第一の実施形態のデューティ補正付き位相調整回路を説明する図である。
【図２】第一の実施形態のデューティ補正付き位相調整回路の機能構成を説明する図である。
【図３】第一の実施形態のデューティ調整機能部の動作を説明するフローチャートである。
【図４】デューティ調整部による調整を説明する図である。
【図５】第一の実施形態の立ち下がり時間機能部を説明するフローチャートである。
【図６】第一の実施形態の立ち上がり時間機能部を説明するフローチャートである。
【図７】第一の実施形態において立ち下がり時間調整部と立ち上がり時間調整部の配置が逆であるデューティ補正付き位相調整回路を示す図である。
【図８】第二の実施形態のデューティ補正付き位相調整回路を説明する図である。
【図９】第二の実施形態における遅延回路の役割を説明する図である。
【図１０】第三の実施形態のデューティ補正付き位相調整回路を説明する図である。
【図１１】第四の実施形態のデューティ補正付き位相調整回路を説明する図である。
【図１２】第四の実施形態のデューティ調整機能部の動作を説明するフローチャートである。
【図１３】第四の実施形態の立ち下がり時間調整機能部を説明するフローチャートである。
【図１４】第四の実施形態の立ち上がり時間調整機能部を説明するフローチャートである。
【図１５】第五の実施形態のシリアライザを説明する図である。
【図１６】正クロック出力信号と負クロック出力信号に同期してパラレルデータをシリアライズする様子を示す図である。
【図１７】デューティにばらつきのあるクロックでシリアライズした場合を説明する図である。
【図１８】クロックのエッジにばらつきがあるクロックでシリアライズした場合を説明する図である。
【図１９】第六の実施形態のシリアライザを説明する図である。
【図２０】第六の実施形態のシリアライザ及びデューティ補正付き位相調整回路の動作を説明するフローチャートである。
【図２１】第七の実施形態の通信システムを示す図である。
【発明を実施するための形態】
【００１４】
本発明は、差動クロックまたは差動のシリアルデータのデューティを最適に制御しながら、差動の位相差を調整する。
（第一の実施形態）
以下に図面を参照して本発明の第一の実施形態について説明する。図１は、第一の実施形態のデューティ補正付き位相調整回路を説明する図である。
【００１５】
本実施形態のデューティ補正付き位相調整回路１００は、正クロック信号ＣＫ１が入力される入力端子ＩＮ１と、負クロック信号ＣＫ２が入力される入力端子ＩＮ２とを有する。またデューティ補正付き位相調整回路１００は、正クロック出力信号ＣＫ１０が出力される出力端子ＯＵＴ１と、負クロック出力信号ＣＫ２０が出力される出力端子ＯＵＴ２と、を有する。
【００１６】
本実施形態において、正クロック信号ＣＫ１と負クロック信号ＣＫ２は、ハイレベル（以下、Ｈレベル）とローレベル（以下、Ｌレベル）の２値の電圧レベルが一定の周期で遷移する信号である。本実施形態のデューティ補正付き位相調整回路１００は、正クロック信号ＣＫ１と負クロック信号ＣＫ２のデューティと位相を調整する機能を有し、位相とデューティが調整された正クロック出力信号ＣＫ１０と負クロック出力信号ＣＫ２０とを出力する。
【００１７】
本実施形態のデューティ補正付き位相調整回路１００は、平均電圧検出部１１０、参照電圧生成部１２０、比較器１３０、デューティ調整部１４０、正の立ち上がり検出部１５０、正の立ち下がり検出部１５１、負の立ち下がり検出部１５２、負の立ち上がり検出部１５３、正の位相検出部１６０、負の位相検出部１６１、立ち下がり時間調整部１７０、立ち上がり時間調整部１７１を有する。
【００１８】
平均電圧検出部１１０は、正クロック信号ＣＫ１の平均値電圧Ｖａｖを検出する。比較器１３０は、参照電圧生成部１２０により生成された参照電圧Ｖｒｅｆと、平均値電圧Ｖａｖとを比較し、比較結果に応じた制御信号Ｖｃｎｔを出力する。デューティ調整部１４０は、制御信号Ｖｃｎｔによって正クロック出力信号ＣＫ１０のデューティを調整する。
【００１９】
正の立ち上がり検出部１５０は、正クロック出力信号ＣＫ１０がＬレベルからＨレベルに遷移する時間を正の立ち上がり時間として検出し、正の立ち下がり検出部１５１は、正クロック出力信号ＣＫ１０がＨレベルからＬレベルに遷移する時間を正の立ち下がり時間として検出する。
【００２０】
負の立ち下がり検出部１５２は、負クロック出力信号ＣＫ２０がＨレベルからＬレベルに遷移する時間を負の立ち下がり時間として検出し、負の立ち上がり検出部１５３は負クロック出力信号ＣＫ２０がＬレベルからＨレベルに遷移する時間を負の立ち上がり時間として検出する。
【００２１】
正の位相検出部１６０は、正の立ち上り検出部１５０で検出された正の立ち上り時間と、負の立ち下り検出部１５２で検出された負の立ち下り時間の差に応じた正の位相差信号ｖｄｐｈｐを出力する。負の位相検出部１６１は、正の立ち下り検出部１５１で検出された正の立ち下り時間と、負の立ち上り検出部１５３で検出された負の立ち上り時間を比較し、比較結果に応じた負の位相差信号ｖｄｐｈｍを出力する。
【００２２】
立ち下がり時間調整部１７０は、負のクロック信号ＣＫ２が入力され、正の位相差信号ｖｄｐｈｐに応じて負クロック出力信号ＣＫ２０のＨレベルからＬレベルに遷移する時間を変化させて出力する。
【００２３】
立ち上がり時間調整部１７１は、負クロック信号ＣＫ２が入力され負の位相差信号ｖｄｐｈｍに応じて負クロック出力信号ＣＫ２０がＬレベルからＨレベルに遷移する時間を変化させて出力する。
【００２４】
以下に図２を参照して本実施形態のデューティ補正付き位相調整回路１００の機能構成を説明する。図２は、第一の実施形態のデューティ補正付き位相調整回路の機能構成を説明する図である。
【００２５】
本実施形態のデューティ補正付き位相調整回路１００は、デューティ調整機能部２００と、立ち下がり時間調整機能部３００と、立ち上がり時間調整機能部４００と、を有する。
【００２６】
デューティ調整機能部２００は、正クロック信号ＣＫ１のクロックデューティを適切な値にする。本実施形態のデューティ調整機能部２００は、平均電圧検出部１１０、参照電圧生成部１２０、比較器１３０、デューティ調整部１４０で構成されている。
【００２７】
立ち下がり時間調整機能部３００は、負クロック出力信号ＣＫ２０の立ち下り時間を正クロック出力信号ＣＫ１０の立ち上り時間と等しくする制御を行う。本実施形態の立ち下がり時間調整機能部３００は、正の立ち上がり検出部１５０、負の立ち下がり検出部１５２、正の位相検出部１６０、立ち下がり時間調整部１７０で構成されている。
【００２８】
立ち上がり時間調整機能部４００は、負クロック出力信号ＣＫ２０の立ち上り時間を正クロック出力信号ＣＫ１０の立ち下り時間と等しくする制御を行う。本実施形態の立ち上がり時間調整機能部４００は、正の立ち下がり検出部１５１、負の立ち上がり検出部１５３、負の位相検出部１６１、立ち上がり時間調整部１７１で構成されている。
【００２９】
以下に図３を参照して本実施形態のデューティ調整機能部２００の動作について説明する。図３は、第一の実施形態のデューティ調整機能部の動作を説明するフローチャートである。尚図３では、正クロック出力信号ＣＫ１０のデューティが５０％ではないと仮定した場合を示している。
【００３０】
本実施形態のデューティ調整機能部２００において、正クロック出力信号ＣＫ１０が平均電圧検出部１１０に取り込まれ、平均電圧Ｖａｖが検出される（ステップＳ３０１）。尚本実施形態の平均電圧検出部１１０は、正クロック出力信号ＣＫ１０に対して十分低いカットオフ周波数を持つローパスフィルタ回路等により実現されても良い。
【００３１】
続いてデューティ調整機能部２００は、比較器１３０で参照電圧Ｖｒｅｆと平均電圧Ｖａｖとを比較し（ステップＳ３０２）、参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しいか否かを判断する（ステップＳ３０３）。
【００３２】
ステップＳ３０３において、参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しい場合、デューティ調整機能部２００は処理を終了する。
【００３３】
ステップＳ３０３において参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しくなく、参照電圧Ｖｒｅｆ＞平均電圧Ｖａｖであった場合（ステップＳ３０４）、デューティ調整機能部２００はデューティ調整部１４０により正クロック出力信号ＣＫ１０のディーティを上げ（ステップＳ３０５）、ステップＳ３０２へ戻る。
【００３４】
ステップＳ３０４において参照電圧Ｖｒｅｆ＞平均電圧Ｖａｖでない場合、デューティ調整部１４０により正クロック出力信号ＣＫ１０のディーティを下げ（ステップＳ３０６）、ステップＳ３０２へ戻る。
【００３５】
尚本実施形態のデューティ調整部１４０は、例えば、電流値を変更できるインバータを連ねる等して、電流値を調整することによって実現されても良く、必ずしもＣＰＵ（Central Processing Unit）等を用いたデジタル制御が必要となるわけではない。また本実施形態の参照電圧Ｖｒｅｆは、正クロック出力信号ＣＫ１０が入力されるドライバの閾値に等しくなるような値に設定されることが好ましい。図１に示す本実施形態では正クロック出力信号ＣＫ１０が入力されるドライバはインバータとして示される。
【００３６】
以下に図４を参照して、正クロック出力信号ＣＫ１０のデューティが５０より大きい場合におけるデューティ調整部１４０の調整方法について説明する。図４は、デューティ調整部による調整を説明する図である。図４（Ａ）は、デューティが５０％より大きい場合に平均電圧検出部１１０により検出される平均電圧を説明する図である。図４（Ｂ）
は、デューティ調整部１４０によるデューティの調整を示す図である。図４（Ｃ）はデューティ調整後の正クロック出力信号ＣＫ１０を説明する図である。
【００３７】
図４（Ａ）に示すように、正クロック出力信号ＣＫ１０のデューティが５０％より大きい場合、平均電圧Ｖａｖは、（Ｈレベル電圧−Ｌレベル電圧）／２よりも高い値となる。本実施形態では、参照電圧Ｖｒｅｆを（Ｈレベル電圧−Ｌレベル電圧）／２としているため、この場合は平均電圧Ｖａｖと参照電圧Ｖｒｅｆとを比較すると、参照電圧Ｖｒｅｆ＜平均電圧Ｖａｖとなる。
【００３８】
以下に図４（Ｂ）を参照して本実施形態のデューティ調整部１４０の構成を説明する。本実施形態のデューティ調整部１４０は、入力端子ＩＮ１、出力端子ＯＵＴ１、ＰチャネルトランジスタＭ１、Ｍ２、ｎチャネルトランジスタＭ３、Ｍ４、電流源１４１、１４２を有する。
【００３９】
トランジスタＭ１のソースは電流源１４１を介して電源ラインと接続されており、トランジスタＭ１のドレインがトランジスタＭ３のドレインと接続されている。トランジスタＭ３のソースは接地されている。トランジスタＭ１のゲートとトランジスタＭ３のゲートは入力端子ＩＮ１と接続されており、正クロック信号ＣＫ１が入力される。トランジスタＭ１のドレインとトランジスタＭ３のドレインとの接続点は、トランジスタＭ２のゲートとトランジスタＭ４のゲートと接続されている。
【００４０】
トランジスタＭ２のソースは電源ラインと接続されており、トランジスタＭ２のドレインがトランジスタＭ４のドレインと接続されている。トランジスタＭ４のソースは電流源１４２を介して接地されている。トランジスタＭ１のドレインとトランジスタＭ３のドレインとの接続点は、出力端子ＯＵＴ１と接続されており、正クロック出力信号ＣＫ１０を出力する。
【００４１】
本実施形態のデューティ調整部１４０では、平均電圧Ｖａｖが参照電圧より高い場合、正クロック出力信号ＣＫ１０のデューティを下げる。具体的にはデューティ調整部１４０は、電流源１４１、１４２を制御してトランジスタＭ１とトランジスタＭ３に流れる電流値を制御前より大きくし、トランジスタＭ２とトランジスタＭ４に流れる電流値を制御前より小さくする。尚トランジスタＭ１〜Ｍ４に流れる電流値は比較器１３０から出力される制御信号Ｖｃｎｔによって制御される。本実施形態のデューティ調整部１４０では、例えば電流値の制御を指示する制御信号Ｖｃｎｔを受ける度に、所定の値ずつ電流値を変化させ、平均電圧Ｖａｖと参照電圧Ｖｒｅｆとが等しくなるようにしても良い。
【００４２】
本実施形態ではこの制御により、図４（Ｃ）に示すように、正クロック出力信号ＣＫ１０の立ち上がりが遅くなり、立ち下がりが早くなり、デューティが５０％になるように改善される。
【００４３】
また図４では、デューティが５０％より大きいの場合を説明したが、デューティが５０％より小さい場合も同様の制御を行うことができる。デューティが５０％より小さい場合、平均電圧Ｖａｖは参照電圧Ｖｒｅｆより小さい値となる。よってデューティ調整部１４０は、正クロック出力信号ＣＫ１０の立ち上がりを早くし、立ち下がりを遅くするようにすれば良い。
【００４４】
次に、図５、図６を参照して本実施形態の立ち下がり時間調整機能部３００と、立ち上がり時間調整機能部４００の動作について説明する。
【００４５】
図５は、第一の実施形態の立ち下がり時間機能部を説明するフローチャートである。本実施形態の立ち下がり時間調整機能部３００において、正の立ち上がり検出部１５０は正クロック出力信号ＣＫ１０の立ち上がり時間を検出し、負の立ち下がり検出部１５２は負クロック出力信号ＣＫ２０の立ち下がり時間を検出する（ステップＳ５０１）。続いて正の位相検出部１６０は、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間との差分値を正の位相差信号ｖｄｐｈｐとして立ち下がり時間調整部１７０へ出力する（ステップＳ５０２）。
【００４６】
立ち下がり時間調整部１７０は、位相差信号ｖｄｐｈｐに基づき、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間とが等しいか否かを判断する（ステップＳ５０３）。ステップＳ５０３で両者が等しい場合、立ち下がり時間調整部１７０は処理を終了する。
【００４７】
ステップＳ５０３において両者が等しくない場合、立ち下がり時間調整部１７０は、負クロック出力信号ＣＫ２０がＨレベルからＬレベルへ遷移する時間、すなわち負クロック出力信号ＣＫ２０の立ち下がり時間を変化させる（ステップＳ５０４）。本実施形態では、立ち下がり時間調整部１７０は、位相差信号ｖｄｐｈｐに基づき正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間とが等しくなるまで、負クロック出力信号ＣＫ２０の立ち下がり時間を調整する。そして立ち下がり時間調整部１７０は、ステップＳ５０１へ戻る。
【００４８】
図６は、第一の実施形態の立ち上がり時間機能部を説明するフローチャートである。本実施形態の立ち上がり時間調整機能部４００において、正の立ち下がり検出部１５１は正クロック出力信号ＣＫ１０の立ち下がり時間を検出し、負の立ち上がり検出部１５３は負クロック出力信号ＣＫ２０の立ち上がり時間を検出する（ステップＳ６０１）。続いて負の位相検出部１６１は、正クロック出力信号ＣＫ１０の立ち下がり時間と負クロック出力信号ＣＫ２０の立ち上がり時間との差分値を負の位相差信号ｖｄｐｈｍとして立ち上がり時間調整部１７１へ出力する（ステップＳ６０２）。
【００４９】
立ち上がり時間調整部１７１は、位相差信号ｖｄｐｈｍに基づき、正クロック出力信号ＣＫ１０の立ち下がり時間と負クロック出力信号ＣＫ２０の立ち上がり時間とが等しいか否かを判断する（ステップＳ６０３）。ステップＳ６０３で両者が等しい場合、立ち上がり時間調整部１７１は処理を終了する。
【００５０】
ステップＳ６０３において両者が等しくない場合、立ち上がり時間調整部１７１は、負クロック出力信号ＣＫ２０がＬレベルからＨレベルへ遷移する時間、すなわち負クロック出力信号ＣＫ２０の立ち上がり時間を変化させる（ステップＳ６０４）。本実施形態では、立ち上がり時間調整部１７１は、位相差信号ｖｄｐｈｍに基づき正クロック出力信号ＣＫ１０の立ち下がり時間と負クロック出力信号ＣＫ２０の立ち上がり時間とが等しくなるまで、負クロック出力信号ＣＫ２０の立ち上がり時間を調整する。そして立ち上がり時間調整部１７１は、ステップＳ６０１へ戻る。
【００５１】
以上に説明したように、本実施形態では、デューティ調整機能部２００により、正クロック出力信号ＣＫ１０のデューティが５０％となるように制御される。また本実施形態では、立ち下がり時間調整機能部３００により、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間とが等しくなるように調整する。さらに本実施形態では、立ち上がり時間調整機能部４００により、正クロック出力信号ＣＫ１０の立ち下がり時間と負クロック出力信号ＣＫ２０の立ち上がり時間とが等しくなるように調整する。すなわち本実施形態では、正クロック出力信号ＣＫ１０と負クロック出力信号ＣＫ２０の位相が等しくなるように調整する。
【００５２】
したがって本実施形態では、差動クロックである正クロック出力信号ＣＫ１０と負クロック出力信号ＣＫ２０のデューティを最適に制御しながら、差動クロックの位相差を調整することができ、クロックのばらつきが引き起こすジッタを抑制することができる。
【００５３】
尚本実施形態では、立ち下がり時間調整部１７０を入力端子ＩＮ２側に配置し、立ち上がり時間調整部１７１を出力端子ＯＵＴ２側に配置したが、両者の配置はこれに限定されない。例えば立ち下がり時間調整部１７０と立ち上がり時間調整部１７１とは配置が逆であっても良い。
【００５４】
図７は、第一の実施形態において立ち下がり時間調整部と立ち上がり時間調整部の配置が逆であるデューティ補正付き位相調整回路を示す図である。
【００５５】
図７に示すデューティ補正付き位相調整回路１００Ａでは、立ち上がり時間調整部１７１が入力端子ＩＮ２側に配置されており、正の位相検出部１６０から出力される位相差信号が入力される。また立ち下がり時間調整部１７０が出力端子ＯＵＴ２側に配置されており、負の位相検出部１６１から出力される位相差信号が入力される。
【００５６】
デューティ補正付き位相調整回路１００Ａは、上記構成でもデューティ補正付き位相調整回路１００と同様の効果を奏することができる。
【００５７】
（第二の実施形態）
以下に図面を参照して本発明の第二の実施形態について説明する。本発明の第二の実施形態は、遅延回路が設けられた点が第一の実施形態と相違する。以下の本発明の第二の実施形態の説明では、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【００５８】
図８は、第二の実施形態のデューティ補正付き位相調整回路を説明する図である。本実施形態のデューティ補正付き位相調整回路１００Ｂは、デューティ調整部１４０の出力側に遅延回路１８０を有する。デューティ調整部１４０から出力された正クロック出力信号ＣＫ１０は、遅延回路１８０を介して出力端子ＯＵＴ１から出力される。
【００５９】
以下に図９を参照して遅延回路１８０を設けた場合と遅延回路１８０を設けていない場合との違いを説明する。図９は、第二の実施形態における遅延回路の役割を説明する図である。
【００６０】
遅延回路１８０を有していない場合、入力端子ＩＮ１から正クロック信号ＣＫ１がデューティ調整部１４０に入力され、正クロック出力信号ＣＫ１０として出力されるまでに、デューティ調整部１４０において時間差ｔ１[s]が生じる。
【００６１】
これに対し、入力端子ＩＮ２から負クロック信号ＣＫ２が立ち下がり時間調整部１７０に入力され、負クロック出力信号ＣＫ２１として出力されるまでに時間差ｔ２[s]が生じる。さらに負クロック出力信号ＣＫ２１が立ち上がり時間調整部１７１に入力され、負クロック出力信号ＣＫ２０として出力されるまでに時間差ｔ３[s]が生じる。
【００６２】
すなわち負クロック出力信号ＣＫ２は、出力端子ＯＵＴ２から出力されるまでにｔ２＋ｔ３[s]の時間差が生じる。
【００６３】
本実施形態の遅延回路１８０は、正クロック出力信号ＣＫ１０を出力する際に生じる時間ｔ１[s]と、負クロック出力信号ＣＫ２０を出力する際に生じる時間差ｔ２＋ｔ３[s]とが、デューティ調整機能部２００、立ち下がり時間調整機能部３００、立ち上がり時間調整機能部４００の制御により調整できない場合を考慮したものである。
【００６４】
本実施形態では、遅延回路１８０により、デューティ調整部１４０から出力された正クロック出力信号ＣＫ１０をｔ４[s]遅延させる。本実施形態の遅延回路１８０では、正クロック信号ＣＫ１がデューティ調整部１４０に入力されてから、正クロック出力信号ＣＫ１０が出力端子ＯＵＴ１から出力されるまでの時間差ｔ１＋ｔ４[s]が、時間差ｔ２＋ｔ３[s]と同じになるように設定することが好ましい。
【００６５】
このように遅延回路１８０を設けることで、クロックのばらつきが引き起こすジッタを抑制することができる。
【００６６】
（第三の実施形態）
以下に図面を参照して本発明の第三の実施形態について説明する。本発明の第三の実施形態は、分周器が設けられた点が第一の実施形態と相違する。以下の本発明の第三の実施形態の説明では、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【００６７】
図１０は、第三の実施形態のデューティ補正付き位相調整回路を説明する図である。
【００６８】
本実施形態のデューティ補正付き位相調整回路１００Ｃはデューティ調整部１４０から出力された正クロック出力信号ＣＫ１０を分周する分周器１９０、１９１と、立ち上がり時間調整部１７１から出力された負クロック出力信号ＣＫ２０を分周する分周器１９２、１９３を有する。
【００６９】
本実施形態の分周器１９０〜１９３は、何れも同様の構成を有するものである。本実施形態では、分周器１９０で分周された正クロック出力信号ＣＫ１０は、正の立ち上がり検出部１５０へ供給される。また分周器１９１で分周された正クロック出力信号ＣＫ１０は、正の立ち下がり検出部１５１へ供給される。
【００７０】
また本実施形態では、分周器１９２で分周された負クロック出力信号ＣＫ２０が負の立ち下がり検出部１５２に供給され、分周器１９３で分周された負クロック出力信号ＣＫ２０が負の立ち上がり検出部１５３に供給される。
【００７１】
したがって本実施形態では、正の位相検出部１６０は、分周された正クロック出力信号ＣＫ１０の立ち上がり時間と立ち下がり時間とを比較することになる。また負の位相検出部１６１は、分周された負クロック出力信号ＣＫ１０の立ち下がり時間と立ち上がり時間とを比較することになる。よって本実施形態では、正の位相検出部１６０と負の位相検出部１６１とにおいて、比較時間が長くなる。このため本実施形態では、正の位相検出部１６０と負の位相検出部１６１の動作速度は分周しない場合と比べて遅くても良くなる。
【００７２】
（第四の実施形態）
以下に図面を参照して本発明の第四の実施形態について説明する。本発明の第四の実施形態は、位相検出部の出力側にＤＡＣ（Digital to Analog Converter）が設けられた点が第一の実施形態と相違する。以下の本発明の第四の実施形態の説明では、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【００７３】
図１１は、第四の実施形態のデューティ補正付き位相調整回路を説明する図である。本実施形態のデューティ補正付き位相調整回路１００Ｄは、キャリブレーション信号が入力される端子ＩＮＣと、ＤＡＣ１９５、１９６、１９７を有する。
【００７４】
ＤＡＣ１９５には比較器１３０の出力が供給される。ＤＡＣ１９５の出力は、デューティ調整部１４０に供給される。ＤＡＣ１９６には正の位相検出部１６０の出力が供給される。ＤＡＣ１９６の出力は、立ち下がり時間調整部１７０に供給される。ＤＡＣ１９７には負の位相検出部１６１の出力が供給される。ＤＡＣ１９７の出力は、立ち上がり時間調整部１７１に供給される。
【００７５】
ＤＡＣ１９５〜１９７は、キャリブレーション信号に応じて、出力する値を保持している。キャリブレーション信号とは、正クロック出力信号ＣＫ１０及び負クロック出力信号ＣＫ２０に同期したシリアルデータのレベルを合わせるために入力される信号である。キャリブレーション信号の周波数は、予め設定された複数種類の周波数の中から選択された周波数である。
【００７６】
以下に図１２ないし図１４を参照して本実施形態のデューティ調整機能部の動作について説明する。図１２は、第四の実施形態のデューティ調整機能部の動作を説明するフローチャートである。
【００７７】
図１２において、キャリブレーション信号がオンになると、デューティ調整機能部は動作を開始する。
【００７８】
図１２のステップＳ１２０１の処理とステップＳ１２０２の処理は、図３のステップＳ３０１の処理とステップＳ３０２の処理とそれぞれ同様であるから説明を省略する。
【００７９】
続いて本実施形態では、参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しいか否か又は参照電圧Ｖｒｅｆと平均電圧Ｖａｖの大小関係が逆転したか否かを判断する（ステップＳ１２０３）。
【００８０】
ステップＳ１２０３において、参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しいか、又は参照電圧Ｖｒｅｆと平均電圧Ｖａｖの大小関係が逆転した場合、本実施形態におけるデューティ調整の処理は終了し、キャリブレーション信号がオフされる。
【００８１】
ステップＳ１２０３において、参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しくないか、又は参照電圧Ｖｒｅｆと平均電圧Ｖａｖの大小関係が逆転していない場合、参照電圧Ｖｒｅｆ＞平均電圧Ｖａｖであるか否かを判断する（ステップＳ１２０４）。
【００８２】
ステップＳ１２０４において参照電圧Ｖｒｅｆ＞平均電圧Ｖａｖである場合、ＤＡＣ１９５は、正クロック出力信号ＣＫ１０のデューティを上げる方に１ＬＳＢ（Least Significant Bit）動かし（ステップＳ１２０５）、ステップＳ１２０２へ戻る。
【００８３】
ステップＳ１２０４において参照電圧Ｖｒｅｆ＞平均電圧Ｖａｖでない場合、ＤＡＣ１９５は、正クロック出力信号ＣＫ１０のデューティを下げる方に１ＬＳＢ（動かし（ステップＳ１２０６）、ステップＳ１２０２へ戻る。尚ＤＡＣ１９５は比較器１３０の出力信号に応じて動作する。
【００８４】
次に図１３、図１４を参照して本実施形態における立ち下がり時間調整機能部及び立ち上がり時間調整機能部の動作を説明する。
【００８５】
図１３は、第四の実施形態の立ち下がり時間調整機能部を説明するフローチャートである。
【００８６】
本実施形態において、キャリブレーション信号がオンになると、正の立ち上がり検出部１５０は正クロック出力信号ＣＫ１０の立ち上がり時間を検出し、負の立ち下がり検出部１５２は負クロック出力信号ＣＫ２０の立ち下がり時間を検出する（ステップＳ１３０１）。
【００８７】
続いて正の位相検出部１６０は、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間との差分値を正の位相差信号ｖｄｐｈｐとして出力し、ＤＡＣ１９６の出力を正の位相差を少なくする方に１ＬＳＢ動かす（ステップＳ１３０２）。
【００８８】
立ち下がり時間調整部１７０は、ＤＡＣ１９６から出力される位相差信号ｖｄｐｈｐに基づき、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間とが等しいか又は両者の大小関係が逆転したか否かを判断する（ステップＳ１３０３）。ステップＳ１３０３で両者が等しい又は大小関係が逆転した場合、キャリブレーション信号がオフされ、立ち下がり時間調整部１７０は処理を終了する。ステップＳ１３０３で両者が等しくない又は大小関係が逆転しない場合、ステップＳ１３０１へ戻る。
【００８９】
図１４は、第四の実施形態の立ち上がり時間調整機能部を説明するフローチャートである。
【００９０】
本実施形態において、キャリブレーション信号がオンになると、正の立ち下がり検出部１５１は正クロック出力信号ＣＫ１０の立ち下がり時間を検出し、負の立ち上がり検出部１５３は負クロック出力信号ＣＫ２０の立ち上がり時間を検出する（ステップＳ１４０１）。
【００９１】
続いて負の位相検出部１６１は、正クロック出力信号ＣＫ１０の立ち下がり時間と負クロック出力信号ＣＫ２０の立ち上がり時間との差分値を負の位相差信号ｖｄｐｈｍとして出力し、ＤＡＣ１９７の出力を正の位相差を少なくする方に１ＬＳＢ動かす（ステップＳ１４０２）。
【００９２】
立ち上がり時間調整部１７１は、ＤＡＣ１９７から出力される位相差信号ｖｄｐｈｍに基づき、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間とが等しいか又は両者の大小関係が逆転したか否かを判断する（ステップＳ１４０３）。ステップＳ１４０３で両者が等しい又は大小関係が逆転した場合、キャリブレーション信号はオフされ、立ち上がり時間調整部１７１は処理を終了する。ステップＳ１４０３で両者が等しくない又は大小関係が逆転しない場合、ステップＳ１４０１へ戻る。
【００９３】
本実施形態では、以上の制御により、第一の実施形態と同等の効果を得ることができる。
【００９４】
（第五の実施形態）
以下に図面を参照して本発明の第五の実施形態について説明する。本発明の第五の実施形態は、４ビットのパラレルデータをシリアルデータに変換するシリアライザに第一ないし第四の実施形態のデューティ補正付き位相調整回路の何れかを適用した形態である。以下の本発明の第五の実施形態の説明では、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【００９５】
図１５は、第五の実施形態のシリアライザを説明する図である。図１５では、第一の実施形態のデューティ補正付き位相調整回路１００を適用した例を示している。
【００９６】
図１５に示すシリアライザ５００は、４ビットのパラレルデータｄ［０；３］を差動のシリアルデータＤ１及びＤ２に変換する。シリアライザ５００は、デューティ補正付き位相調整回路１００から出力される正クロック出力信号ＣＫ１０及び負クロック出力信号ＣＫ２０に同期してパラレルデータｄ［０；３］をシリアルデータＤ１，Ｄ２に変換する。以下に図１６を参照してデューティ補正付位相調整回路１００の効果について説明する。
【００９７】
図１６は、正クロック出力信号と負クロック出力信号に同期してパラレルデータを
シリアライズする様子を示す図である。図１６において、点線はパラレルデータが正クロック出力信号ＣＫ１０、負クロック出力信号ＣＫ２０のどちらかのエッジに同期していることを示す。図１６のシリアルデータ中に記載されている数字は、パラレルデータｄ［０；３］のうちどのデータが出力されているかを示している。
【００９８】
デューティ補正付位相調整回路１００では、正クロック出力信号ＣＫ１０と負クロック出力信号ＣＫ２０のエッジが等しく、デューティが５０％となるように制御するため、図１６ではクロックのばらつきに起因のジッタは存在しないことがわかる。
【００９９】
以下に図１７、図１８を参照して本実施形態による効果について説明する。図１７は、デューティにばらつきのあるクロックでシリアライズした場合を説明する図である。
【０１００】
図１７の例では、パラレルデータｄ［０；３］を同期させる正クロック信号１１と負クロック信号ＣＫ２１のエッジが揃っているが、デューティが揃っていない。
【０１０１】
正クロック信号ＣＫ１１と負クロック信号ＣＫ２１のデューティが５０％でない場合、両クロック信号のデューティの５０％からの乖離がそのまま決定論的ジッタ１７となる。決定論的ジッタとは、データやクロックに依存して受信信号の波形タイミングが変化するジッタである。
【０１０２】
図１８は、クロックのエッジにばらつきがあるクロックでシリアライズした場合を説明する図である。
【０１０３】
図１８の例では、正クロック信号ＣＫ１２と負クロック信号ＣＫ２２のデューティは揃っているが、エッジが揃っていない。
【０１０４】
この場合、正クロック信号ＣＫ１２と負クロック信号ＣＫ２２の位相差がそのまま決定論的ジッタ１８となる。
【０１０５】
本実施形態では、正クロック出力信号ＣＫ１０と負クロック出力信号ＣＫ２０は、デューティを５０％とし、両クロック出力信号のエッジを揃えるように調整されているため、図１７や図１８に示すような決定論的ジッタの発生を抑制できる。
【０１０６】
（第六の実施形態）
以下に図面を参照して本発明の第六の実施形態について説明する。本発明の第六の実施形態は、４ビットのパラレルデータをシリアルデータに変換するシリアライザに第四の実施形態のデューティ補正付き位相調整回路を適用した形態である。以下の本発明の第六の実施形態の説明では、第四の実施形態と同様の機能構成を有するものには第四の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【０１０７】
図１９は、第六の実施形態のシリアライザを説明する図である。図１９では、第四の実施形態のデューティ補正付き位相調整回路１００Ｄを適用した例を示している。
【０１０８】
本実施形態のシリアライザ６００は、シリアライザ６１０とデューティ補正付き位相調整回路１００Ｄとを含む構成とした。本実施形態のシリアライザ６００において、シリアライザ６１０は、正クロック信号ＣＫ１と負クロック信号ＣＫ２に同期してパラレルデータｄ［０；３］をシリアライズし、正シリアルデータＤ１０と負シリアルデータＤ２０として出力する。また本実施形態のシリアライザ６００において、デューティ補正付き位相調整回路１００Ｄは、正シリアルデータＤ１０と負シリアルデータＤ２０に対して、デューティ及び立ち上がり時間と立ち下がり時間の制御を行う。そしてデューティ補正付き位相調整回路１００Ｄは、デューティを５０％でありエッジが揃った正シリアル出力データＤ１１と負シリアル出力データＤ２１を、シリアライザ６００の出力とする。
【０１０９】
以下に図２０を参照して本実施形態のシリアライザ６００及びデューティ補正付き位相調整回路１００Ｄの動作を説明する。図２０は、第六の実施形態のシリアライザ及びデューティ補正付き位相調整回路の動作を説明するフローチャートである。
【０１１０】
パラレルデータのシリアライズがスタートすると、デューティ補正付き位相調整回路１００Ｄに入力されるキャリブレーション信号がオンされてシリアルデータのキャリブレーションが開始される。このときパラレルデータｄ[３；０]は固定の電圧を入力してシリアルデータが０１０１と出力されるようにする（ステップＳ２００１）尚キャリブレーション信号は、デューティ補正付き位相調整回路１００Ｄに対して外部の回路から供給されるものとした。
【０１１１】
ステップＳ２００１に続いてデューティ補正付き位相調整回路１００Ｄは、シリアライザ６１０から出力された正シリアルデータＤ１０と負シリアルデータＤ２０のデューティの調整と、立ち下がり時間調整、立ち上がり時間調整を行う（ステップＳ２００２）。ステップＳ２００２におけるデューティの調整は、図１２で説明した通りである。ステップＳ２００２における立ち下がり時間調整は、図１３で説明した通りである。ステップＳ２００２における立ち上がり時間調整は、図１４で説明した通りである。
【０１１２】
続いてデューティ補正付き位相調整回路１００Ｄは、上記の各調整が終了したか否かを判断する（ステップＳ２００３）。ステップＳ２００３において各調整が終了していない場合、ステップＳ２００１へ戻る。
【０１１３】
ステップＳ２００３において各調整が終了していた場合、キャリブレーション信号がオフされ、シリアライザへのパラレルデータの入力が開始されてリアライザの通常動作を開始する（ステップＳ２００４）。
【０１１４】
このように本実施形態では、キャリブレーション時のみ正シリアルデータＤ１０と負シリアルデータＤ２０の調整を実施し、通常動作のときは制御を行わないので、データパターンによってデューティを調整することは無くなる。また本実施形態では、シリアルデータが所定のパターンとなるとき、デューティが５０％に保たれ、正シリアルデータＤ１０と負シリアルデータＤ２０の立ち上がり時間と立ち下がり時間とが揃うように制御される。所定のパターンとは、例えばシリアルデータのパターンが１０１０又は１０１０等である。
【０１１５】
本実施形態では、このようにデューティ補正付き位相調整回路１００Ｄをシリアルデータの送信に適用することで、低ジッタのデータ送信が可能となる。
【０１１６】
（第七の実施形態）
以下に図面を参照して本発明の第七の実施形態について説明する。本発明の第七の実施形態は、第六の実施形態のシリアライザ６００を適用した通信システムの形態である。以下の本発明の第七の実施形態の説明では、第六の実施形態と同様の機能構成を有するものには第六の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【０１１７】
図２１は、第七の実施形態の通信システムを示す図である。
【０１１８】
本実施形態の通信システム２１００は、ドライバ回路６２０と、受信回路７００と、伝送路８００から構成される。
【０１１９】
本実施形態では、ドライバ回路６２０に、第六の実施形態のシリアライザ６００を適用することで、低ジッタのデータ送信が可能となるため、通信システム２１００を低ジッタとすることができる。
【０１２０】
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
【符号の説明】
【０１２１】
１００、１００Ａ〜１００Ｄ デューティ補正付き位相調整回路
１１０ 平均電圧検出部
１２０ 参照電圧制生成部
１３０ 比較器
１４０ デューティ調整部
１５０ 正の立ち上がり検出部
１５１ 負の立ち下がり検出部
１５２ 正の立ち下がり検出部
１５３ 負の立ち上がり検出部
１６０ 正の位相検出部
１６１ 負の位相検出部
１７０ 立ち下がり時間調整部
１７１ 立ち上がり時間調整部
【先行技術文献】
【特許文献】
【０１２２】
【特許文献１】特開２０１１−０１００６６号公報
【特許文献２】特開２００４−２０８００４号公報
【技術分野】
【０００１】
本発明は、正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力するデューティ補正付位相調整回路及びシリアライザに関する。
【背景技術】
【０００２】
近年の通信システムでは、差動の高速シリアル通信は一般的なものとなっている。シリアル通信では、パラレルデータを高速な差動クロックで同期させてシリアル化する。
【０００３】
ところで近年では、クロックの高速化及びデバイスの微細化によって、同一のチップ内部のトランジスタの性能のばらつきも無視できなくなっている。この同一チップ内のトランジスタの性能のばらつきによって、本来差動の関係であるはずのクロックもデューティやエッジ位置が異なることが問題視されている。動作の基準となるクロックのデューティのばらつきは、シリアルデータの決定論的なジッタとなるためである。
【０００４】
決定論的なジッタを抑制する方法として、例えば特許文献１には、データパターンによって生じる出力回路の消費電流差を埋めることで消費電流を常に一定に保つ方法で、電源変動起因のジッタを減らすことが記載されている。
【０００５】
また特許文献２には、差動信号間に生じた位相差を補正する方法として、位相の検出方法についてＣＰＵで制御することが記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら特許文献１記載の発明では、クロックのデューティ及び位相ばらつきによるジッタを抑制することはできない。また特許文献２記載の発明では、デューティのばらつきについての補正がないため、デューティのばらつきが引き起こすジッタについては抑制ができない。
【０００７】
本発明は、上記事情を鑑みてこれを解決すべくなされたものであり、クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明は、上記目的を達成すべく、以下の如き構成を採用した。
【０００９】
本発明は、正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力するデューティ補正付位相調整回路において、前記正クロック出力信号の平均電圧値を検出する平均電圧検出部と、参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、前記正クロック信号が入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正クロック信号のデューティを変化させるデューティ調整部と、前記正クロック出力信号の立ち上がり時間を検出する正の立ち上がり検出部と、前記正クロック出力信号の立ち下がり時間を検出する正の立ち下がり検出部と、前記負クロック出力信号の立ち上がり時間を検出する負の立ち上がり検出部と、前記負クロック出力信号の立ち下がり時間を検出する負の立ち下がり検出部と、前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、前記正の位相差信号に応じて前記負クロック信号の立ち下がり時間を変化させる立ち下がり時間調整部と、前記立ち下がり時間調整部から出力された前記負クロック信号の立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負クロック出力信号とする立ち上がり時間調整部と、を有する。
【００１０】
本発明は、正クロック信号と負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力するデューティ補正付位相調整回路と接続されており、前記正クロック出力信号及び負クロック出力信号に同期してパラレルデータをシリアルデータとするシリアライザであって、前記デューティ補正付位相調整回路は、前記正クロック出力信号の平均電圧値を検出する平均電圧検出部と、参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、前記正クロック信号が入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正クロック信号のデューティを変化させるデューティ調整部と、前記正クロック出力信号の立ち上がり時間を検出する正の立ち上がり検出部と、前記正クロック出力信号の立ち下がり時間を検出する正の立ち下がり検出部と、前記負クロック出力信号の立ち上がり時間を検出する負の立ち上がり検出部と、前記負クロック出力信号の立ち下がり時間を検出する負の立ち下がり検出部と、前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、前記正の位相差信号に応じて前記負クロック信号の立ち下がり時間を変化させる立ち下がり時間調整部と、前記立ち下がり時間調整部から出力された負クロック信号の立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負クロック出力信号とする立ち上がり時間調整部と、を有する。
【００１１】
本発明は、正クロック信号及び負クロック信号に同期してパラレルデータをシリアルデータとするシリアライザであって、前記正クロック信号及び前記負クロック信号に同期して前記パラレルデータを前記シリアルデータとするシリアライズ手段と、前記シリアライズ手段により正クロック信号に同期した正シリアルデータと、前記負クロック信号に同期した負シリアルデータと、を入力とし、前記正シリアルデータと前記負シリアルデータのデューティ及び位相を調整して正シリアル出力データと負シリアル出力データとを出力するデューティ補正付位相調整回路と、を有し、前記デューティ補正付位相調整回路は、前記正シリアル出力データの平均電圧値を検出する平均電圧検出部と、参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、前記正シリアルデータが入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正シリアルデータのデューティを変化させるデューティ調整部と、前記正シリアル出力データの立ち上がり時間を検出する正の立ち上がり検出部と、前記正シリアル出力データの立ち下がり時間を検出する正の立ち下がり検出部と、前記負シリアル出力データの立ち上がり時間を検出する負の立ち上がり検出部と、前記負シリアル出力データの立ち下がり時間を検出する負の立ち下がり検出部と、前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、前記正の位相差信号に応じて前記負シリアルデータの立ち下がり時間を変化させる立ち下がり時間調整部と、前記立ち下がり時間調整部から出力された負シリアルデータの立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負シリアル出力データとする立ち上がり時間調整部と、を有する。
【発明の効果】
【００１２】
本発明によれば、クロックのばらつきが引き起こすジッタを抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】第一の実施形態のデューティ補正付き位相調整回路を説明する図である。
【図２】第一の実施形態のデューティ補正付き位相調整回路の機能構成を説明する図である。
【図３】第一の実施形態のデューティ調整機能部の動作を説明するフローチャートである。
【図４】デューティ調整部による調整を説明する図である。
【図５】第一の実施形態の立ち下がり時間機能部を説明するフローチャートである。
【図６】第一の実施形態の立ち上がり時間機能部を説明するフローチャートである。
【図７】第一の実施形態において立ち下がり時間調整部と立ち上がり時間調整部の配置が逆であるデューティ補正付き位相調整回路を示す図である。
【図８】第二の実施形態のデューティ補正付き位相調整回路を説明する図である。
【図９】第二の実施形態における遅延回路の役割を説明する図である。
【図１０】第三の実施形態のデューティ補正付き位相調整回路を説明する図である。
【図１１】第四の実施形態のデューティ補正付き位相調整回路を説明する図である。
【図１２】第四の実施形態のデューティ調整機能部の動作を説明するフローチャートである。
【図１３】第四の実施形態の立ち下がり時間調整機能部を説明するフローチャートである。
【図１４】第四の実施形態の立ち上がり時間調整機能部を説明するフローチャートである。
【図１５】第五の実施形態のシリアライザを説明する図である。
【図１６】正クロック出力信号と負クロック出力信号に同期してパラレルデータをシリアライズする様子を示す図である。
【図１７】デューティにばらつきのあるクロックでシリアライズした場合を説明する図である。
【図１８】クロックのエッジにばらつきがあるクロックでシリアライズした場合を説明する図である。
【図１９】第六の実施形態のシリアライザを説明する図である。
【図２０】第六の実施形態のシリアライザ及びデューティ補正付き位相調整回路の動作を説明するフローチャートである。
【図２１】第七の実施形態の通信システムを示す図である。
【発明を実施するための形態】
【００１４】
本発明は、差動クロックまたは差動のシリアルデータのデューティを最適に制御しながら、差動の位相差を調整する。
（第一の実施形態）
以下に図面を参照して本発明の第一の実施形態について説明する。図１は、第一の実施形態のデューティ補正付き位相調整回路を説明する図である。
【００１５】
本実施形態のデューティ補正付き位相調整回路１００は、正クロック信号ＣＫ１が入力される入力端子ＩＮ１と、負クロック信号ＣＫ２が入力される入力端子ＩＮ２とを有する。またデューティ補正付き位相調整回路１００は、正クロック出力信号ＣＫ１０が出力される出力端子ＯＵＴ１と、負クロック出力信号ＣＫ２０が出力される出力端子ＯＵＴ２と、を有する。
【００１６】
本実施形態において、正クロック信号ＣＫ１と負クロック信号ＣＫ２は、ハイレベル（以下、Ｈレベル）とローレベル（以下、Ｌレベル）の２値の電圧レベルが一定の周期で遷移する信号である。本実施形態のデューティ補正付き位相調整回路１００は、正クロック信号ＣＫ１と負クロック信号ＣＫ２のデューティと位相を調整する機能を有し、位相とデューティが調整された正クロック出力信号ＣＫ１０と負クロック出力信号ＣＫ２０とを出力する。
【００１７】
本実施形態のデューティ補正付き位相調整回路１００は、平均電圧検出部１１０、参照電圧生成部１２０、比較器１３０、デューティ調整部１４０、正の立ち上がり検出部１５０、正の立ち下がり検出部１５１、負の立ち下がり検出部１５２、負の立ち上がり検出部１５３、正の位相検出部１６０、負の位相検出部１６１、立ち下がり時間調整部１７０、立ち上がり時間調整部１７１を有する。
【００１８】
平均電圧検出部１１０は、正クロック信号ＣＫ１の平均値電圧Ｖａｖを検出する。比較器１３０は、参照電圧生成部１２０により生成された参照電圧Ｖｒｅｆと、平均値電圧Ｖａｖとを比較し、比較結果に応じた制御信号Ｖｃｎｔを出力する。デューティ調整部１４０は、制御信号Ｖｃｎｔによって正クロック出力信号ＣＫ１０のデューティを調整する。
【００１９】
正の立ち上がり検出部１５０は、正クロック出力信号ＣＫ１０がＬレベルからＨレベルに遷移する時間を正の立ち上がり時間として検出し、正の立ち下がり検出部１５１は、正クロック出力信号ＣＫ１０がＨレベルからＬレベルに遷移する時間を正の立ち下がり時間として検出する。
【００２０】
負の立ち下がり検出部１５２は、負クロック出力信号ＣＫ２０がＨレベルからＬレベルに遷移する時間を負の立ち下がり時間として検出し、負の立ち上がり検出部１５３は負クロック出力信号ＣＫ２０がＬレベルからＨレベルに遷移する時間を負の立ち上がり時間として検出する。
【００２１】
正の位相検出部１６０は、正の立ち上り検出部１５０で検出された正の立ち上り時間と、負の立ち下り検出部１５２で検出された負の立ち下り時間の差に応じた正の位相差信号ｖｄｐｈｐを出力する。負の位相検出部１６１は、正の立ち下り検出部１５１で検出された正の立ち下り時間と、負の立ち上り検出部１５３で検出された負の立ち上り時間を比較し、比較結果に応じた負の位相差信号ｖｄｐｈｍを出力する。
【００２２】
立ち下がり時間調整部１７０は、負のクロック信号ＣＫ２が入力され、正の位相差信号ｖｄｐｈｐに応じて負クロック出力信号ＣＫ２０のＨレベルからＬレベルに遷移する時間を変化させて出力する。
【００２３】
立ち上がり時間調整部１７１は、負クロック信号ＣＫ２が入力され負の位相差信号ｖｄｐｈｍに応じて負クロック出力信号ＣＫ２０がＬレベルからＨレベルに遷移する時間を変化させて出力する。
【００２４】
以下に図２を参照して本実施形態のデューティ補正付き位相調整回路１００の機能構成を説明する。図２は、第一の実施形態のデューティ補正付き位相調整回路の機能構成を説明する図である。
【００２５】
本実施形態のデューティ補正付き位相調整回路１００は、デューティ調整機能部２００と、立ち下がり時間調整機能部３００と、立ち上がり時間調整機能部４００と、を有する。
【００２６】
デューティ調整機能部２００は、正クロック信号ＣＫ１のクロックデューティを適切な値にする。本実施形態のデューティ調整機能部２００は、平均電圧検出部１１０、参照電圧生成部１２０、比較器１３０、デューティ調整部１４０で構成されている。
【００２７】
立ち下がり時間調整機能部３００は、負クロック出力信号ＣＫ２０の立ち下り時間を正クロック出力信号ＣＫ１０の立ち上り時間と等しくする制御を行う。本実施形態の立ち下がり時間調整機能部３００は、正の立ち上がり検出部１５０、負の立ち下がり検出部１５２、正の位相検出部１６０、立ち下がり時間調整部１７０で構成されている。
【００２８】
立ち上がり時間調整機能部４００は、負クロック出力信号ＣＫ２０の立ち上り時間を正クロック出力信号ＣＫ１０の立ち下り時間と等しくする制御を行う。本実施形態の立ち上がり時間調整機能部４００は、正の立ち下がり検出部１５１、負の立ち上がり検出部１５３、負の位相検出部１６１、立ち上がり時間調整部１７１で構成されている。
【００２９】
以下に図３を参照して本実施形態のデューティ調整機能部２００の動作について説明する。図３は、第一の実施形態のデューティ調整機能部の動作を説明するフローチャートである。尚図３では、正クロック出力信号ＣＫ１０のデューティが５０％ではないと仮定した場合を示している。
【００３０】
本実施形態のデューティ調整機能部２００において、正クロック出力信号ＣＫ１０が平均電圧検出部１１０に取り込まれ、平均電圧Ｖａｖが検出される（ステップＳ３０１）。尚本実施形態の平均電圧検出部１１０は、正クロック出力信号ＣＫ１０に対して十分低いカットオフ周波数を持つローパスフィルタ回路等により実現されても良い。
【００３１】
続いてデューティ調整機能部２００は、比較器１３０で参照電圧Ｖｒｅｆと平均電圧Ｖａｖとを比較し（ステップＳ３０２）、参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しいか否かを判断する（ステップＳ３０３）。
【００３２】
ステップＳ３０３において、参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しい場合、デューティ調整機能部２００は処理を終了する。
【００３３】
ステップＳ３０３において参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しくなく、参照電圧Ｖｒｅｆ＞平均電圧Ｖａｖであった場合（ステップＳ３０４）、デューティ調整機能部２００はデューティ調整部１４０により正クロック出力信号ＣＫ１０のディーティを上げ（ステップＳ３０５）、ステップＳ３０２へ戻る。
【００３４】
ステップＳ３０４において参照電圧Ｖｒｅｆ＞平均電圧Ｖａｖでない場合、デューティ調整部１４０により正クロック出力信号ＣＫ１０のディーティを下げ（ステップＳ３０６）、ステップＳ３０２へ戻る。
【００３５】
尚本実施形態のデューティ調整部１４０は、例えば、電流値を変更できるインバータを連ねる等して、電流値を調整することによって実現されても良く、必ずしもＣＰＵ（Central Processing Unit）等を用いたデジタル制御が必要となるわけではない。また本実施形態の参照電圧Ｖｒｅｆは、正クロック出力信号ＣＫ１０が入力されるドライバの閾値に等しくなるような値に設定されることが好ましい。図１に示す本実施形態では正クロック出力信号ＣＫ１０が入力されるドライバはインバータとして示される。
【００３６】
以下に図４を参照して、正クロック出力信号ＣＫ１０のデューティが５０より大きい場合におけるデューティ調整部１４０の調整方法について説明する。図４は、デューティ調整部による調整を説明する図である。図４（Ａ）は、デューティが５０％より大きい場合に平均電圧検出部１１０により検出される平均電圧を説明する図である。図４（Ｂ）
は、デューティ調整部１４０によるデューティの調整を示す図である。図４（Ｃ）はデューティ調整後の正クロック出力信号ＣＫ１０を説明する図である。
【００３７】
図４（Ａ）に示すように、正クロック出力信号ＣＫ１０のデューティが５０％より大きい場合、平均電圧Ｖａｖは、（Ｈレベル電圧−Ｌレベル電圧）／２よりも高い値となる。本実施形態では、参照電圧Ｖｒｅｆを（Ｈレベル電圧−Ｌレベル電圧）／２としているため、この場合は平均電圧Ｖａｖと参照電圧Ｖｒｅｆとを比較すると、参照電圧Ｖｒｅｆ＜平均電圧Ｖａｖとなる。
【００３８】
以下に図４（Ｂ）を参照して本実施形態のデューティ調整部１４０の構成を説明する。本実施形態のデューティ調整部１４０は、入力端子ＩＮ１、出力端子ＯＵＴ１、ＰチャネルトランジスタＭ１、Ｍ２、ｎチャネルトランジスタＭ３、Ｍ４、電流源１４１、１４２を有する。
【００３９】
トランジスタＭ１のソースは電流源１４１を介して電源ラインと接続されており、トランジスタＭ１のドレインがトランジスタＭ３のドレインと接続されている。トランジスタＭ３のソースは接地されている。トランジスタＭ１のゲートとトランジスタＭ３のゲートは入力端子ＩＮ１と接続されており、正クロック信号ＣＫ１が入力される。トランジスタＭ１のドレインとトランジスタＭ３のドレインとの接続点は、トランジスタＭ２のゲートとトランジスタＭ４のゲートと接続されている。
【００４０】
トランジスタＭ２のソースは電源ラインと接続されており、トランジスタＭ２のドレインがトランジスタＭ４のドレインと接続されている。トランジスタＭ４のソースは電流源１４２を介して接地されている。トランジスタＭ１のドレインとトランジスタＭ３のドレインとの接続点は、出力端子ＯＵＴ１と接続されており、正クロック出力信号ＣＫ１０を出力する。
【００４１】
本実施形態のデューティ調整部１４０では、平均電圧Ｖａｖが参照電圧より高い場合、正クロック出力信号ＣＫ１０のデューティを下げる。具体的にはデューティ調整部１４０は、電流源１４１、１４２を制御してトランジスタＭ１とトランジスタＭ３に流れる電流値を制御前より大きくし、トランジスタＭ２とトランジスタＭ４に流れる電流値を制御前より小さくする。尚トランジスタＭ１〜Ｍ４に流れる電流値は比較器１３０から出力される制御信号Ｖｃｎｔによって制御される。本実施形態のデューティ調整部１４０では、例えば電流値の制御を指示する制御信号Ｖｃｎｔを受ける度に、所定の値ずつ電流値を変化させ、平均電圧Ｖａｖと参照電圧Ｖｒｅｆとが等しくなるようにしても良い。
【００４２】
本実施形態ではこの制御により、図４（Ｃ）に示すように、正クロック出力信号ＣＫ１０の立ち上がりが遅くなり、立ち下がりが早くなり、デューティが５０％になるように改善される。
【００４３】
また図４では、デューティが５０％より大きいの場合を説明したが、デューティが５０％より小さい場合も同様の制御を行うことができる。デューティが５０％より小さい場合、平均電圧Ｖａｖは参照電圧Ｖｒｅｆより小さい値となる。よってデューティ調整部１４０は、正クロック出力信号ＣＫ１０の立ち上がりを早くし、立ち下がりを遅くするようにすれば良い。
【００４４】
次に、図５、図６を参照して本実施形態の立ち下がり時間調整機能部３００と、立ち上がり時間調整機能部４００の動作について説明する。
【００４５】
図５は、第一の実施形態の立ち下がり時間機能部を説明するフローチャートである。本実施形態の立ち下がり時間調整機能部３００において、正の立ち上がり検出部１５０は正クロック出力信号ＣＫ１０の立ち上がり時間を検出し、負の立ち下がり検出部１５２は負クロック出力信号ＣＫ２０の立ち下がり時間を検出する（ステップＳ５０１）。続いて正の位相検出部１６０は、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間との差分値を正の位相差信号ｖｄｐｈｐとして立ち下がり時間調整部１７０へ出力する（ステップＳ５０２）。
【００４６】
立ち下がり時間調整部１７０は、位相差信号ｖｄｐｈｐに基づき、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間とが等しいか否かを判断する（ステップＳ５０３）。ステップＳ５０３で両者が等しい場合、立ち下がり時間調整部１７０は処理を終了する。
【００４７】
ステップＳ５０３において両者が等しくない場合、立ち下がり時間調整部１７０は、負クロック出力信号ＣＫ２０がＨレベルからＬレベルへ遷移する時間、すなわち負クロック出力信号ＣＫ２０の立ち下がり時間を変化させる（ステップＳ５０４）。本実施形態では、立ち下がり時間調整部１７０は、位相差信号ｖｄｐｈｐに基づき正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間とが等しくなるまで、負クロック出力信号ＣＫ２０の立ち下がり時間を調整する。そして立ち下がり時間調整部１７０は、ステップＳ５０１へ戻る。
【００４８】
図６は、第一の実施形態の立ち上がり時間機能部を説明するフローチャートである。本実施形態の立ち上がり時間調整機能部４００において、正の立ち下がり検出部１５１は正クロック出力信号ＣＫ１０の立ち下がり時間を検出し、負の立ち上がり検出部１５３は負クロック出力信号ＣＫ２０の立ち上がり時間を検出する（ステップＳ６０１）。続いて負の位相検出部１６１は、正クロック出力信号ＣＫ１０の立ち下がり時間と負クロック出力信号ＣＫ２０の立ち上がり時間との差分値を負の位相差信号ｖｄｐｈｍとして立ち上がり時間調整部１７１へ出力する（ステップＳ６０２）。
【００４９】
立ち上がり時間調整部１７１は、位相差信号ｖｄｐｈｍに基づき、正クロック出力信号ＣＫ１０の立ち下がり時間と負クロック出力信号ＣＫ２０の立ち上がり時間とが等しいか否かを判断する（ステップＳ６０３）。ステップＳ６０３で両者が等しい場合、立ち上がり時間調整部１７１は処理を終了する。
【００５０】
ステップＳ６０３において両者が等しくない場合、立ち上がり時間調整部１７１は、負クロック出力信号ＣＫ２０がＬレベルからＨレベルへ遷移する時間、すなわち負クロック出力信号ＣＫ２０の立ち上がり時間を変化させる（ステップＳ６０４）。本実施形態では、立ち上がり時間調整部１７１は、位相差信号ｖｄｐｈｍに基づき正クロック出力信号ＣＫ１０の立ち下がり時間と負クロック出力信号ＣＫ２０の立ち上がり時間とが等しくなるまで、負クロック出力信号ＣＫ２０の立ち上がり時間を調整する。そして立ち上がり時間調整部１７１は、ステップＳ６０１へ戻る。
【００５１】
以上に説明したように、本実施形態では、デューティ調整機能部２００により、正クロック出力信号ＣＫ１０のデューティが５０％となるように制御される。また本実施形態では、立ち下がり時間調整機能部３００により、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間とが等しくなるように調整する。さらに本実施形態では、立ち上がり時間調整機能部４００により、正クロック出力信号ＣＫ１０の立ち下がり時間と負クロック出力信号ＣＫ２０の立ち上がり時間とが等しくなるように調整する。すなわち本実施形態では、正クロック出力信号ＣＫ１０と負クロック出力信号ＣＫ２０の位相が等しくなるように調整する。
【００５２】
したがって本実施形態では、差動クロックである正クロック出力信号ＣＫ１０と負クロック出力信号ＣＫ２０のデューティを最適に制御しながら、差動クロックの位相差を調整することができ、クロックのばらつきが引き起こすジッタを抑制することができる。
【００５３】
尚本実施形態では、立ち下がり時間調整部１７０を入力端子ＩＮ２側に配置し、立ち上がり時間調整部１７１を出力端子ＯＵＴ２側に配置したが、両者の配置はこれに限定されない。例えば立ち下がり時間調整部１７０と立ち上がり時間調整部１７１とは配置が逆であっても良い。
【００５４】
図７は、第一の実施形態において立ち下がり時間調整部と立ち上がり時間調整部の配置が逆であるデューティ補正付き位相調整回路を示す図である。
【００５５】
図７に示すデューティ補正付き位相調整回路１００Ａでは、立ち上がり時間調整部１７１が入力端子ＩＮ２側に配置されており、正の位相検出部１６０から出力される位相差信号が入力される。また立ち下がり時間調整部１７０が出力端子ＯＵＴ２側に配置されており、負の位相検出部１６１から出力される位相差信号が入力される。
【００５６】
デューティ補正付き位相調整回路１００Ａは、上記構成でもデューティ補正付き位相調整回路１００と同様の効果を奏することができる。
【００５７】
（第二の実施形態）
以下に図面を参照して本発明の第二の実施形態について説明する。本発明の第二の実施形態は、遅延回路が設けられた点が第一の実施形態と相違する。以下の本発明の第二の実施形態の説明では、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【００５８】
図８は、第二の実施形態のデューティ補正付き位相調整回路を説明する図である。本実施形態のデューティ補正付き位相調整回路１００Ｂは、デューティ調整部１４０の出力側に遅延回路１８０を有する。デューティ調整部１４０から出力された正クロック出力信号ＣＫ１０は、遅延回路１８０を介して出力端子ＯＵＴ１から出力される。
【００５９】
以下に図９を参照して遅延回路１８０を設けた場合と遅延回路１８０を設けていない場合との違いを説明する。図９は、第二の実施形態における遅延回路の役割を説明する図である。
【００６０】
遅延回路１８０を有していない場合、入力端子ＩＮ１から正クロック信号ＣＫ１がデューティ調整部１４０に入力され、正クロック出力信号ＣＫ１０として出力されるまでに、デューティ調整部１４０において時間差ｔ１[s]が生じる。
【００６１】
これに対し、入力端子ＩＮ２から負クロック信号ＣＫ２が立ち下がり時間調整部１７０に入力され、負クロック出力信号ＣＫ２１として出力されるまでに時間差ｔ２[s]が生じる。さらに負クロック出力信号ＣＫ２１が立ち上がり時間調整部１７１に入力され、負クロック出力信号ＣＫ２０として出力されるまでに時間差ｔ３[s]が生じる。
【００６２】
すなわち負クロック出力信号ＣＫ２は、出力端子ＯＵＴ２から出力されるまでにｔ２＋ｔ３[s]の時間差が生じる。
【００６３】
本実施形態の遅延回路１８０は、正クロック出力信号ＣＫ１０を出力する際に生じる時間ｔ１[s]と、負クロック出力信号ＣＫ２０を出力する際に生じる時間差ｔ２＋ｔ３[s]とが、デューティ調整機能部２００、立ち下がり時間調整機能部３００、立ち上がり時間調整機能部４００の制御により調整できない場合を考慮したものである。
【００６４】
本実施形態では、遅延回路１８０により、デューティ調整部１４０から出力された正クロック出力信号ＣＫ１０をｔ４[s]遅延させる。本実施形態の遅延回路１８０では、正クロック信号ＣＫ１がデューティ調整部１４０に入力されてから、正クロック出力信号ＣＫ１０が出力端子ＯＵＴ１から出力されるまでの時間差ｔ１＋ｔ４[s]が、時間差ｔ２＋ｔ３[s]と同じになるように設定することが好ましい。
【００６５】
このように遅延回路１８０を設けることで、クロックのばらつきが引き起こすジッタを抑制することができる。
【００６６】
（第三の実施形態）
以下に図面を参照して本発明の第三の実施形態について説明する。本発明の第三の実施形態は、分周器が設けられた点が第一の実施形態と相違する。以下の本発明の第三の実施形態の説明では、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【００６７】
図１０は、第三の実施形態のデューティ補正付き位相調整回路を説明する図である。
【００６８】
本実施形態のデューティ補正付き位相調整回路１００Ｃはデューティ調整部１４０から出力された正クロック出力信号ＣＫ１０を分周する分周器１９０、１９１と、立ち上がり時間調整部１７１から出力された負クロック出力信号ＣＫ２０を分周する分周器１９２、１９３を有する。
【００６９】
本実施形態の分周器１９０〜１９３は、何れも同様の構成を有するものである。本実施形態では、分周器１９０で分周された正クロック出力信号ＣＫ１０は、正の立ち上がり検出部１５０へ供給される。また分周器１９１で分周された正クロック出力信号ＣＫ１０は、正の立ち下がり検出部１５１へ供給される。
【００７０】
また本実施形態では、分周器１９２で分周された負クロック出力信号ＣＫ２０が負の立ち下がり検出部１５２に供給され、分周器１９３で分周された負クロック出力信号ＣＫ２０が負の立ち上がり検出部１５３に供給される。
【００７１】
したがって本実施形態では、正の位相検出部１６０は、分周された正クロック出力信号ＣＫ１０の立ち上がり時間と立ち下がり時間とを比較することになる。また負の位相検出部１６１は、分周された負クロック出力信号ＣＫ１０の立ち下がり時間と立ち上がり時間とを比較することになる。よって本実施形態では、正の位相検出部１６０と負の位相検出部１６１とにおいて、比較時間が長くなる。このため本実施形態では、正の位相検出部１６０と負の位相検出部１６１の動作速度は分周しない場合と比べて遅くても良くなる。
【００７２】
（第四の実施形態）
以下に図面を参照して本発明の第四の実施形態について説明する。本発明の第四の実施形態は、位相検出部の出力側にＤＡＣ（Digital to Analog Converter）が設けられた点が第一の実施形態と相違する。以下の本発明の第四の実施形態の説明では、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【００７３】
図１１は、第四の実施形態のデューティ補正付き位相調整回路を説明する図である。本実施形態のデューティ補正付き位相調整回路１００Ｄは、キャリブレーション信号が入力される端子ＩＮＣと、ＤＡＣ１９５、１９６、１９７を有する。
【００７４】
ＤＡＣ１９５には比較器１３０の出力が供給される。ＤＡＣ１９５の出力は、デューティ調整部１４０に供給される。ＤＡＣ１９６には正の位相検出部１６０の出力が供給される。ＤＡＣ１９６の出力は、立ち下がり時間調整部１７０に供給される。ＤＡＣ１９７には負の位相検出部１６１の出力が供給される。ＤＡＣ１９７の出力は、立ち上がり時間調整部１７１に供給される。
【００７５】
ＤＡＣ１９５〜１９７は、キャリブレーション信号に応じて、出力する値を保持している。キャリブレーション信号とは、正クロック出力信号ＣＫ１０及び負クロック出力信号ＣＫ２０に同期したシリアルデータのレベルを合わせるために入力される信号である。キャリブレーション信号の周波数は、予め設定された複数種類の周波数の中から選択された周波数である。
【００７６】
以下に図１２ないし図１４を参照して本実施形態のデューティ調整機能部の動作について説明する。図１２は、第四の実施形態のデューティ調整機能部の動作を説明するフローチャートである。
【００７７】
図１２において、キャリブレーション信号がオンになると、デューティ調整機能部は動作を開始する。
【００７８】
図１２のステップＳ１２０１の処理とステップＳ１２０２の処理は、図３のステップＳ３０１の処理とステップＳ３０２の処理とそれぞれ同様であるから説明を省略する。
【００７９】
続いて本実施形態では、参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しいか否か又は参照電圧Ｖｒｅｆと平均電圧Ｖａｖの大小関係が逆転したか否かを判断する（ステップＳ１２０３）。
【００８０】
ステップＳ１２０３において、参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しいか、又は参照電圧Ｖｒｅｆと平均電圧Ｖａｖの大小関係が逆転した場合、本実施形態におけるデューティ調整の処理は終了し、キャリブレーション信号がオフされる。
【００８１】
ステップＳ１２０３において、参照電圧Ｖｒｅｆと平均電圧Ｖａｖとが等しくないか、又は参照電圧Ｖｒｅｆと平均電圧Ｖａｖの大小関係が逆転していない場合、参照電圧Ｖｒｅｆ＞平均電圧Ｖａｖであるか否かを判断する（ステップＳ１２０４）。
【００８２】
ステップＳ１２０４において参照電圧Ｖｒｅｆ＞平均電圧Ｖａｖである場合、ＤＡＣ１９５は、正クロック出力信号ＣＫ１０のデューティを上げる方に１ＬＳＢ（Least Significant Bit）動かし（ステップＳ１２０５）、ステップＳ１２０２へ戻る。
【００８３】
ステップＳ１２０４において参照電圧Ｖｒｅｆ＞平均電圧Ｖａｖでない場合、ＤＡＣ１９５は、正クロック出力信号ＣＫ１０のデューティを下げる方に１ＬＳＢ（動かし（ステップＳ１２０６）、ステップＳ１２０２へ戻る。尚ＤＡＣ１９５は比較器１３０の出力信号に応じて動作する。
【００８４】
次に図１３、図１４を参照して本実施形態における立ち下がり時間調整機能部及び立ち上がり時間調整機能部の動作を説明する。
【００８５】
図１３は、第四の実施形態の立ち下がり時間調整機能部を説明するフローチャートである。
【００８６】
本実施形態において、キャリブレーション信号がオンになると、正の立ち上がり検出部１５０は正クロック出力信号ＣＫ１０の立ち上がり時間を検出し、負の立ち下がり検出部１５２は負クロック出力信号ＣＫ２０の立ち下がり時間を検出する（ステップＳ１３０１）。
【００８７】
続いて正の位相検出部１６０は、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間との差分値を正の位相差信号ｖｄｐｈｐとして出力し、ＤＡＣ１９６の出力を正の位相差を少なくする方に１ＬＳＢ動かす（ステップＳ１３０２）。
【００８８】
立ち下がり時間調整部１７０は、ＤＡＣ１９６から出力される位相差信号ｖｄｐｈｐに基づき、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間とが等しいか又は両者の大小関係が逆転したか否かを判断する（ステップＳ１３０３）。ステップＳ１３０３で両者が等しい又は大小関係が逆転した場合、キャリブレーション信号がオフされ、立ち下がり時間調整部１７０は処理を終了する。ステップＳ１３０３で両者が等しくない又は大小関係が逆転しない場合、ステップＳ１３０１へ戻る。
【００８９】
図１４は、第四の実施形態の立ち上がり時間調整機能部を説明するフローチャートである。
【００９０】
本実施形態において、キャリブレーション信号がオンになると、正の立ち下がり検出部１５１は正クロック出力信号ＣＫ１０の立ち下がり時間を検出し、負の立ち上がり検出部１５３は負クロック出力信号ＣＫ２０の立ち上がり時間を検出する（ステップＳ１４０１）。
【００９１】
続いて負の位相検出部１６１は、正クロック出力信号ＣＫ１０の立ち下がり時間と負クロック出力信号ＣＫ２０の立ち上がり時間との差分値を負の位相差信号ｖｄｐｈｍとして出力し、ＤＡＣ１９７の出力を正の位相差を少なくする方に１ＬＳＢ動かす（ステップＳ１４０２）。
【００９２】
立ち上がり時間調整部１７１は、ＤＡＣ１９７から出力される位相差信号ｖｄｐｈｍに基づき、正クロック出力信号ＣＫ１０の立ち上がり時間と負クロック出力信号ＣＫ２０の立ち下がり時間とが等しいか又は両者の大小関係が逆転したか否かを判断する（ステップＳ１４０３）。ステップＳ１４０３で両者が等しい又は大小関係が逆転した場合、キャリブレーション信号はオフされ、立ち上がり時間調整部１７１は処理を終了する。ステップＳ１４０３で両者が等しくない又は大小関係が逆転しない場合、ステップＳ１４０１へ戻る。
【００９３】
本実施形態では、以上の制御により、第一の実施形態と同等の効果を得ることができる。
【００９４】
（第五の実施形態）
以下に図面を参照して本発明の第五の実施形態について説明する。本発明の第五の実施形態は、４ビットのパラレルデータをシリアルデータに変換するシリアライザに第一ないし第四の実施形態のデューティ補正付き位相調整回路の何れかを適用した形態である。以下の本発明の第五の実施形態の説明では、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【００９５】
図１５は、第五の実施形態のシリアライザを説明する図である。図１５では、第一の実施形態のデューティ補正付き位相調整回路１００を適用した例を示している。
【００９６】
図１５に示すシリアライザ５００は、４ビットのパラレルデータｄ［０；３］を差動のシリアルデータＤ１及びＤ２に変換する。シリアライザ５００は、デューティ補正付き位相調整回路１００から出力される正クロック出力信号ＣＫ１０及び負クロック出力信号ＣＫ２０に同期してパラレルデータｄ［０；３］をシリアルデータＤ１，Ｄ２に変換する。以下に図１６を参照してデューティ補正付位相調整回路１００の効果について説明する。
【００９７】
図１６は、正クロック出力信号と負クロック出力信号に同期してパラレルデータを
シリアライズする様子を示す図である。図１６において、点線はパラレルデータが正クロック出力信号ＣＫ１０、負クロック出力信号ＣＫ２０のどちらかのエッジに同期していることを示す。図１６のシリアルデータ中に記載されている数字は、パラレルデータｄ［０；３］のうちどのデータが出力されているかを示している。
【００９８】
デューティ補正付位相調整回路１００では、正クロック出力信号ＣＫ１０と負クロック出力信号ＣＫ２０のエッジが等しく、デューティが５０％となるように制御するため、図１６ではクロックのばらつきに起因のジッタは存在しないことがわかる。
【００９９】
以下に図１７、図１８を参照して本実施形態による効果について説明する。図１７は、デューティにばらつきのあるクロックでシリアライズした場合を説明する図である。
【０１００】
図１７の例では、パラレルデータｄ［０；３］を同期させる正クロック信号１１と負クロック信号ＣＫ２１のエッジが揃っているが、デューティが揃っていない。
【０１０１】
正クロック信号ＣＫ１１と負クロック信号ＣＫ２１のデューティが５０％でない場合、両クロック信号のデューティの５０％からの乖離がそのまま決定論的ジッタ１７となる。決定論的ジッタとは、データやクロックに依存して受信信号の波形タイミングが変化するジッタである。
【０１０２】
図１８は、クロックのエッジにばらつきがあるクロックでシリアライズした場合を説明する図である。
【０１０３】
図１８の例では、正クロック信号ＣＫ１２と負クロック信号ＣＫ２２のデューティは揃っているが、エッジが揃っていない。
【０１０４】
この場合、正クロック信号ＣＫ１２と負クロック信号ＣＫ２２の位相差がそのまま決定論的ジッタ１８となる。
【０１０５】
本実施形態では、正クロック出力信号ＣＫ１０と負クロック出力信号ＣＫ２０は、デューティを５０％とし、両クロック出力信号のエッジを揃えるように調整されているため、図１７や図１８に示すような決定論的ジッタの発生を抑制できる。
【０１０６】
（第六の実施形態）
以下に図面を参照して本発明の第六の実施形態について説明する。本発明の第六の実施形態は、４ビットのパラレルデータをシリアルデータに変換するシリアライザに第四の実施形態のデューティ補正付き位相調整回路を適用した形態である。以下の本発明の第六の実施形態の説明では、第四の実施形態と同様の機能構成を有するものには第四の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【０１０７】
図１９は、第六の実施形態のシリアライザを説明する図である。図１９では、第四の実施形態のデューティ補正付き位相調整回路１００Ｄを適用した例を示している。
【０１０８】
本実施形態のシリアライザ６００は、シリアライザ６１０とデューティ補正付き位相調整回路１００Ｄとを含む構成とした。本実施形態のシリアライザ６００において、シリアライザ６１０は、正クロック信号ＣＫ１と負クロック信号ＣＫ２に同期してパラレルデータｄ［０；３］をシリアライズし、正シリアルデータＤ１０と負シリアルデータＤ２０として出力する。また本実施形態のシリアライザ６００において、デューティ補正付き位相調整回路１００Ｄは、正シリアルデータＤ１０と負シリアルデータＤ２０に対して、デューティ及び立ち上がり時間と立ち下がり時間の制御を行う。そしてデューティ補正付き位相調整回路１００Ｄは、デューティを５０％でありエッジが揃った正シリアル出力データＤ１１と負シリアル出力データＤ２１を、シリアライザ６００の出力とする。
【０１０９】
以下に図２０を参照して本実施形態のシリアライザ６００及びデューティ補正付き位相調整回路１００Ｄの動作を説明する。図２０は、第六の実施形態のシリアライザ及びデューティ補正付き位相調整回路の動作を説明するフローチャートである。
【０１１０】
パラレルデータのシリアライズがスタートすると、デューティ補正付き位相調整回路１００Ｄに入力されるキャリブレーション信号がオンされてシリアルデータのキャリブレーションが開始される。このときパラレルデータｄ[３；０]は固定の電圧を入力してシリアルデータが０１０１と出力されるようにする（ステップＳ２００１）尚キャリブレーション信号は、デューティ補正付き位相調整回路１００Ｄに対して外部の回路から供給されるものとした。
【０１１１】
ステップＳ２００１に続いてデューティ補正付き位相調整回路１００Ｄは、シリアライザ６１０から出力された正シリアルデータＤ１０と負シリアルデータＤ２０のデューティの調整と、立ち下がり時間調整、立ち上がり時間調整を行う（ステップＳ２００２）。ステップＳ２００２におけるデューティの調整は、図１２で説明した通りである。ステップＳ２００２における立ち下がり時間調整は、図１３で説明した通りである。ステップＳ２００２における立ち上がり時間調整は、図１４で説明した通りである。
【０１１２】
続いてデューティ補正付き位相調整回路１００Ｄは、上記の各調整が終了したか否かを判断する（ステップＳ２００３）。ステップＳ２００３において各調整が終了していない場合、ステップＳ２００１へ戻る。
【０１１３】
ステップＳ２００３において各調整が終了していた場合、キャリブレーション信号がオフされ、シリアライザへのパラレルデータの入力が開始されてリアライザの通常動作を開始する（ステップＳ２００４）。
【０１１４】
このように本実施形態では、キャリブレーション時のみ正シリアルデータＤ１０と負シリアルデータＤ２０の調整を実施し、通常動作のときは制御を行わないので、データパターンによってデューティを調整することは無くなる。また本実施形態では、シリアルデータが所定のパターンとなるとき、デューティが５０％に保たれ、正シリアルデータＤ１０と負シリアルデータＤ２０の立ち上がり時間と立ち下がり時間とが揃うように制御される。所定のパターンとは、例えばシリアルデータのパターンが１０１０又は１０１０等である。
【０１１５】
本実施形態では、このようにデューティ補正付き位相調整回路１００Ｄをシリアルデータの送信に適用することで、低ジッタのデータ送信が可能となる。
【０１１６】
（第七の実施形態）
以下に図面を参照して本発明の第七の実施形態について説明する。本発明の第七の実施形態は、第六の実施形態のシリアライザ６００を適用した通信システムの形態である。以下の本発明の第七の実施形態の説明では、第六の実施形態と同様の機能構成を有するものには第六の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
【０１１７】
図２１は、第七の実施形態の通信システムを示す図である。
【０１１８】
本実施形態の通信システム２１００は、ドライバ回路６２０と、受信回路７００と、伝送路８００から構成される。
【０１１９】
本実施形態では、ドライバ回路６２０に、第六の実施形態のシリアライザ６００を適用することで、低ジッタのデータ送信が可能となるため、通信システム２１００を低ジッタとすることができる。
【０１２０】
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
【符号の説明】
【０１２１】
１００、１００Ａ〜１００Ｄ デューティ補正付き位相調整回路
１１０ 平均電圧検出部
１２０ 参照電圧制生成部
１３０ 比較器
１４０ デューティ調整部
１５０ 正の立ち上がり検出部
１５１ 負の立ち下がり検出部
１５２ 正の立ち下がり検出部
１５３ 負の立ち上がり検出部
１６０ 正の位相検出部
１６１ 負の位相検出部
１７０ 立ち下がり時間調整部
１７１ 立ち上がり時間調整部
【先行技術文献】
【特許文献】
【０１２２】
【特許文献１】特開２０１１−０１００６６号公報
【特許文献２】特開２００４−２０８００４号公報
【特許請求の範囲】
【請求項１】
正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力するデューティ補正付位相調整回路において、
前記正クロック出力信号の平均電圧値を検出する平均電圧検出部と、
参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、
前記正クロック信号が入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正クロック信号のデューティを変化させるデューティ調整部と、
前記正クロック出力信号の立ち上がり時間を検出する正の立ち上がり検出部と、
前記正クロック出力信号の立ち下がり時間を検出する正の立ち下がり検出部と、
前記負クロック出力信号の立ち上がり時間を検出する負の立ち上がり検出部と、
前記負クロック出力信号の立ち下がり時間を検出する負の立ち下がり検出部と、
前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、
前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、
前記正の位相差信号に応じて前記負クロック信号の立ち下がり時間を変化させる立ち下がり時間調整部と、
前記立ち下がり時間調整部から出力された負クロック信号の立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負クロック出力信号とする立ち上がり時間調整部と、を有するデューティ補正付位相調整回路。
【請求項２】
前記立ち上がり時間調整部は、
前記正の位相差信号に応じて前記負クロック信号の立ち上がり時間を変化させ、
前記立ち下がり時間調整部は、
前記立ち上がり時間調整部から出力された前記負クロック信号の立ち下がり時間を前記負の位相差信号に応じて変化させ、前記負クロック出力信号として出力する請求項１記載のデューティ補正付位相調整回路。
【請求項３】
前記デューティ調整部の出力側に、遅延回路が接続された請求項１又は２記載のデューティ補正付位相調整回路。
【請求項４】
前記正の立ち上がり検出部の入力側と、前記正の立ち下がり検出部の入力側と、前記負の立ち上がり検出部の入力側と、前記負の立ち下がり検出部の入力側とに、それぞれ分周比の等しい分周器が接続された請求項１又は２記載のデューティ補正付位相調整回路。
【請求項５】
前記比較器の出力側と、前記正の位相検出部の出力側と、前記負の位相検出部の出力側とに、それぞれデジタルアナログコンバータが接続されており、
前記デジタルアナログコンバータは、キャリブレーション信号に応じた出力の値を保持する請求項１又は２記載のデューティ補正付位相調整回路
【請求項６】
正クロック信号と負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力するデューティ補正付位相調整回路と接続されており、前記正クロック出力信号及び負クロック出力信号に同期してパラレルデータをシリアルデータとするシリアライザであって、
前記デューティ補正付位相調整回路は、
前記正クロック出力信号の平均電圧値を検出する平均電圧検出部と、
参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、
前記正クロック信号が入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正クロック信号のデューティを変化させるデューティ調整部と、
前記正クロック出力信号の立ち上がり時間を検出する正の立ち上がり検出部と、
前記正クロック出力信号の立ち下がり時間を検出する正の立ち下がり検出部と、
前記負クロック出力信号の立ち上がり時間を検出する負の立ち上がり検出部と、
前記負クロック出力信号の立ち下がり時間を検出する負の立ち下がり検出部と、
前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、
前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、
前記正の位相差信号に応じて前記負クロック信号の立ち下がり時間を変化させる立ち下がり時間調整部と、
前記立ち下がり時間調整部から出力された負クロック信号の立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負クロック出力信号とする立ち上がり時間調整部と、を有するシリアライザ。
【請求項７】
正クロック信号及び負クロック信号に同期してパラレルデータをシリアルデータとするシリアライザであって、
前記正クロック信号及び前記負クロック信号に同期して前記パラレルデータを前記シリアルデータとするシリアライズ手段と、
前記シリアライズ手段により正クロック信号に同期した正シリアルデータと、前記負クロック信号に同期した負シリアルデータと、を入力とし、前記正シリアルデータと前記負シリアルデータのデューティ及び位相を調整して正シリアル出力データと負シリアル出力データとを出力するデューティ補正付位相調整回路と、を有し、
前記デューティ補正付位相調整回路は、
前記正シリアル出力データの平均電圧値を検出する平均電圧検出部と、
参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、
前記正シリアルデータが入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正シリアルデータのデューティを変化させるデューティ調整部と、
前記正シリアル出力データの立ち上がり時間を検出する正の立ち上がり検出部と、
前記正シリアル出力データの立ち下がり時間を検出する正の立ち下がり検出部と、
前記負シリアル出力データの立ち上がり時間を検出する負の立ち上がり検出部と、
前記負シリアル出力データの立ち下がり時間を検出する負の立ち下がり検出部と、
前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、
前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、
前記正の位相差信号に応じて前記負シリアルデータの立ち下がり時間を変化させる立ち下がり時間調整部と、
前記立ち下がり時間調整部から出力された負シリアルデータの立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負シリアル出力データとする立ち上がり時間調整部と、を有するシリアライザ。
【請求項１】
正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力するデューティ補正付位相調整回路において、
前記正クロック出力信号の平均電圧値を検出する平均電圧検出部と、
参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、
前記正クロック信号が入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正クロック信号のデューティを変化させるデューティ調整部と、
前記正クロック出力信号の立ち上がり時間を検出する正の立ち上がり検出部と、
前記正クロック出力信号の立ち下がり時間を検出する正の立ち下がり検出部と、
前記負クロック出力信号の立ち上がり時間を検出する負の立ち上がり検出部と、
前記負クロック出力信号の立ち下がり時間を検出する負の立ち下がり検出部と、
前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、
前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、
前記正の位相差信号に応じて前記負クロック信号の立ち下がり時間を変化させる立ち下がり時間調整部と、
前記立ち下がり時間調整部から出力された負クロック信号の立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負クロック出力信号とする立ち上がり時間調整部と、を有するデューティ補正付位相調整回路。
【請求項２】
前記立ち上がり時間調整部は、
前記正の位相差信号に応じて前記負クロック信号の立ち上がり時間を変化させ、
前記立ち下がり時間調整部は、
前記立ち上がり時間調整部から出力された前記負クロック信号の立ち下がり時間を前記負の位相差信号に応じて変化させ、前記負クロック出力信号として出力する請求項１記載のデューティ補正付位相調整回路。
【請求項３】
前記デューティ調整部の出力側に、遅延回路が接続された請求項１又は２記載のデューティ補正付位相調整回路。
【請求項４】
前記正の立ち上がり検出部の入力側と、前記正の立ち下がり検出部の入力側と、前記負の立ち上がり検出部の入力側と、前記負の立ち下がり検出部の入力側とに、それぞれ分周比の等しい分周器が接続された請求項１又は２記載のデューティ補正付位相調整回路。
【請求項５】
前記比較器の出力側と、前記正の位相検出部の出力側と、前記負の位相検出部の出力側とに、それぞれデジタルアナログコンバータが接続されており、
前記デジタルアナログコンバータは、キャリブレーション信号に応じた出力の値を保持する請求項１又は２記載のデューティ補正付位相調整回路
【請求項６】
正クロック信号と負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力するデューティ補正付位相調整回路と接続されており、前記正クロック出力信号及び負クロック出力信号に同期してパラレルデータをシリアルデータとするシリアライザであって、
前記デューティ補正付位相調整回路は、
前記正クロック出力信号の平均電圧値を検出する平均電圧検出部と、
参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、
前記正クロック信号が入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正クロック信号のデューティを変化させるデューティ調整部と、
前記正クロック出力信号の立ち上がり時間を検出する正の立ち上がり検出部と、
前記正クロック出力信号の立ち下がり時間を検出する正の立ち下がり検出部と、
前記負クロック出力信号の立ち上がり時間を検出する負の立ち上がり検出部と、
前記負クロック出力信号の立ち下がり時間を検出する負の立ち下がり検出部と、
前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、
前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、
前記正の位相差信号に応じて前記負クロック信号の立ち下がり時間を変化させる立ち下がり時間調整部と、
前記立ち下がり時間調整部から出力された負クロック信号の立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負クロック出力信号とする立ち上がり時間調整部と、を有するシリアライザ。
【請求項７】
正クロック信号及び負クロック信号に同期してパラレルデータをシリアルデータとするシリアライザであって、
前記正クロック信号及び前記負クロック信号に同期して前記パラレルデータを前記シリアルデータとするシリアライズ手段と、
前記シリアライズ手段により正クロック信号に同期した正シリアルデータと、前記負クロック信号に同期した負シリアルデータと、を入力とし、前記正シリアルデータと前記負シリアルデータのデューティ及び位相を調整して正シリアル出力データと負シリアル出力データとを出力するデューティ補正付位相調整回路と、を有し、
前記デューティ補正付位相調整回路は、
前記正シリアル出力データの平均電圧値を検出する平均電圧検出部と、
参照電圧と前記平均電圧値を比較し、比較結果に応じた制御信号を出力する比較器と、
前記正シリアルデータが入力され、前記制御信号に応じて前記平均電圧値と前記参照電圧が等しくなるように入力された前記正シリアルデータのデューティを変化させるデューティ調整部と、
前記正シリアル出力データの立ち上がり時間を検出する正の立ち上がり検出部と、
前記正シリアル出力データの立ち下がり時間を検出する正の立ち下がり検出部と、
前記負シリアル出力データの立ち上がり時間を検出する負の立ち上がり検出部と、
前記負シリアル出力データの立ち下がり時間を検出する負の立ち下がり検出部と、
前記正の立ち上がり時間と前記負の立ち下がり時間との正の位相差信号を出力する正の位相検出部と、
前記正の立ち下がり時間と前記負の立ち上がり時間との負の位相差信号を出力する負の位相検出部と、
前記正の位相差信号に応じて前記負シリアルデータの立ち下がり時間を変化させる立ち下がり時間調整部と、
前記立ち下がり時間調整部から出力された負シリアルデータの立ち上がり時間を前記負の位相差信号に応じて変化させ、前記負シリアル出力データとする立ち上がり時間調整部と、を有するシリアライザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１３−６２６６８（Ｐ２０１３−６２６６８Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−１９９５８５（Ｐ２０１１−１９９５８５）
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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