データ伝送方法

【目的】メインＣＰＵとサブＣＰＵ間のデータ伝送に関して、サブＣＰＵのＩ／Ｏ制御効率の向上を目的とするものである。
【構成】メインＣＰＵ２０からサブＣＰＵ２４，２６，・・へは、１キャラクタハンドシェイクでデータ伝送し、サブＣＰＵ２４，２６，・・からメインＣＰＵ２０へは、ブロック単位でデータ伝送する。従って、サブＣＰＵ２４，２６，・・は、メインＣＰＵ２０との伝送専有時間を短くし、Ｉ／Ｏ３２，３４，・・の制御効率を向上することができる。

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、メインＣＰＵとサブＣＰＵ間のデータ伝送方法に関し、特に、サブＣＰＵのＩ／Ｏ制御効率の向上に関するものである。
【０００２】
【従来の技術】複数の店舗を有して大量販売するような販売業などにおいては、メインＣＰＵと複数のサブＣＰＵ間を通信ライン上で接続してデータ伝送する情報管理システムを採用する場合がある。この場合、サブＣＰＵは、販売情報などのデータをカードリーダやプリンタに出力させるなど、複数のＩ／Ｏを制御しており、並行して、メインＣＰＵからの指令を受けて、カードリーダやプリンタから出力されるデータをメインＣＰＵに伝送する。このような従来のデータ伝送方法の状態を図３に示す。メインＣＰＵ２と複数のサブＣＰＵ４〜１０およびＩ／Ｏ１２〜１８が放射状に接続されている。
【０００３】図３において、メインＣＰＵ２と各サブＣＰＵ４〜１０間は、ＰＯＬ／ＳＥＬ方式で通信を行っている。この時、サブＣＰＵ４〜１０は、メインＣＰＵ２へのデータ伝送とＩ／Ｏ制御１２〜１８との並行処理を行っている。また、メインＣＰＵ２とサブＣＰＵ４〜１０との間の通信方式は、両方向伝送可能であるが伝送時は一方向のみである半二重ハンドシェイク方式であって、１キャラクタ単位のシリアル応答方式である。この伝送データ構成を図４に示す。１キャラクタは、スタートビット４０（１ビット），データビット４２（８ビット），パリティビット４４（１ビット），ストップビット４６（１ビット）の１１ビットにより構成される。
【０００４】図５ａに、従来のメインＣＰＵ２からサブＣＰＵ４〜１０への伝送制御手順を示す。図６には、ここで使用される伝送制御コード表を示す。
【０００５】まず、メインＣＰＵ２からサブＣＰＵ４〜１０へＳＥＬ（セレクティング）を行う。例えば、サブＣＰＵ４がデータを受信を受諾できる時は、ＡＣＫ（肯定応答）を返送する。受信を受諾できない時には、ＮＡＫ（否定応答）を返送する。サブＣＰＵ４のＡＣＫの返送により、データリンクが確立する。
【０００６】次に、メインＣＰＵ２は、ＬＥＮをサブＣＰＵ４に送信する。これを受信したサブＣＰＵ４のＤＡＣＫ（データに対する応答）の返送により、メインＣＰＵ２は、ＭＳＧ＃（メッセージ）を送信する。サブＣＰＵ４のＤＡＣＫの返送により、メインＣＰＵ２は、ＣＭＤ（コマンド）を送信する。サブＣＰＵ４のＤＡＣＫの返送により、メインＣＰＵは、指令データを１キャラクタ送信する。データが送信されると、サブＣＰＵ４は、ＤＡＣＫを返送する。これにより、メインＣＰＵ２は、さらに、指令データを１キャラクタ送信する。以下、データが全て送信されるまで、メインＣＰＵ２のＤＡＴＡ、サブＣＰＵ４のＤＡＣＫが繰り返される。
【０００７】次に、指令データが全て送信されると、メインＣＰＵ２は、ＢＣＣ（エラー検出）を送信する。これを受信したサブＣＰＵ４のＡＣＫの返送により、データリンクが終結する。これにより、メインＣＰＵ２からサブＣＰＵ４への伝送制御を終了する。
【０００８】次に、図５ｂに、従来のサブＣＰＵ４〜１０からメインＣＰＵ２への伝送制御手順を示す。まず、メインＣＰＵ２からサブＣＰＵ４〜１０へＰＯＬ（ポーリング）を行う。例えば、サブＣＰＵ６がデータ（カードリーダなどＩ／Ｏのデータ）を送信できる時は、サブＣＰＵ６のＬＥＮを返送する。メインＣＰＵ２のＤＡＣＫの送信により、データリンクが確立する。
【０００９】次に、サブＣＰＵ６は、ＭＳＧ＃を返送する。メインＣＰＵ２のＤＡＣＫの送信により、サブＣＰＵ６は、ＲＥＳ（レスポンス）を返送する。メインＣＰＵ２のＤＡＣＫの送信により、サブＣＰＵ６は、Ｉ／Ｏデータを１キャラクタ送信する。データが送信されると、メインＣＰＵ２は、ＤＡＣＫを返送する。これにより、サブＣＰＵ６は、さらに、Ｉ／Ｏデータを１キャラクタ送信する。以下、データが全て送信されるまで、サブＣＰＵ６のＤＡＴＡ、メインＣＰＵ２のＤＡＣＫが繰り返される。
【００１０】次に、Ｉ／Ｏデータが全て送信されると、サブＣＰＵ６は、ＢＣＣ（エラー検出）を返送する。これを受信したメインＣＰＵ２のＡＣＫの送信により、データリンクが終結する。この後、サブＣＰＵ６は、ＥＯＴ（伝送終了）をメインＣＰＵ２に返送して、サブＣＰＵ６からメインＣＰＵ２への伝送制御を終了する。
【００１１】このように、メインＣＰＵ２と各サブＣＰＵ４〜１０との間でデータ伝送がされていた。
【００１２】
【発明が解決しようとする課題】しかし、上記のような従来のデータ伝送方法においては、次のような問題点があった。
【００１３】メインＣＰＵから各サブＣＰＵへは指令を内容とする伝送であるので、比較的伝送専有時間が短く問題にならないのに対して、各サブＣＰＵからメインＣＰＵへは販売情報などのデータ伝送であるので、伝送専有時間が長い場合がある。このため、サブＣＰＵは、メインＣＰＵとの伝送専有時間が長いと、この間Ｉ／Ｏ制御が行えず、サブＣＰＵのＩ／Ｏ制御効率が悪いという問題点があった。
【００１４】この発明は、上記問題を解決し、メインＣＰＵとの伝送専有時間を短くして、サブＣＰＵのＩ／Ｏ制御効率を向上させることを目的とする。
【００１５】
【課題を解決するための手段】請求項１のデータ伝送方法は、メインＣＰＵとサブＣＰＵ間に通信ラインを配して、データ伝送するものであって、サブＣＰＵが、メインＣＰＵへのデータ伝送とＩ／Ｏ制御の並行処理を行うデータ伝送システムにおいて、メインＣＰＵからサブＣＰＵへは、１キャラクタハンドシェイクでデータ伝送し、サブＣＰＵからメインＣＰＵへは、ブロック単位でデータ伝送すること、を備えている。
【００１６】
【作用】請求項１のデータ伝送方法は、メインＣＰＵからサブＣＰＵへは、１キャラクタハンドシェイクでデータ伝送し、サブＣＰＵからメインＣＰＵへは、ブロック単位でデータ伝送する。従って、サブＣＰＵは、メインＣＰＵとの伝送専有時間を短くすることができる。
【００１７】
【実施例】図１に、この発明の一実施例であるデータ伝送方法のブロック図を示す。メインＣＰＵ２０の同一通信ライン上に、伝送制御監視ＣＰＵ２２を介して、複数のサブＣＰＵ２４〜３０が接続されている。これにより、メインＣＰＵは、各サブＣＰＵごとの異なった通信を行う必要がなくなった。伝送制御監視ＣＰＵ２２は各サブＣＰＵ２４〜３０の監視を行うために設けられている。また、サブＣＰＵ２４〜３０には、それぞれ、カードリーダなどのＩ／Ｏ３２〜３８が接続されている。
【００１８】この場合、メインＣＰＵ２０とサブＣＰＵ２４〜３０間は、ＰＯＬ／ＳＥＬ方式で通信を行っている。なお、メインＣＰＵ２０と伝送制御監視ＣＰＵ２２との間の通信方式は、８ビットパラレルハンドシェイク方式になっている。以下、メインＣＰＵ２０と伝送制御監視ＣＰＵ２２とサブＣＰＵ２４〜３０との間の伝送制御手順を説明する。
【００１９】図２ａに、メインＣＰＵ２０と伝送制御監視ＣＰＵ２２とサブＣＰＵ２４〜３０との間の伝送制御手順を示す。伝送制御監視ＣＰＵ２２からサブＣＰＵ２４〜３０への通信方式は、半二重ハンドシェイク方式であって、１キャラクタ単位のシリアル応答方式になっている。
【００２０】まず、メインＣＰＵ２０から伝送制御監視ＣＰＵ２２へＡＤＲ（サブＣＰＵのアドレス），ＬＥＮ（データの長さ），ＤＡＴＡ（指令データ），・・が送信される。以下、伝送制御監視ＣＰＵ２２とサブＣＰＵ２４〜３０の間で伝送制御される。伝送制御監視ＣＰＵ２２からサブＣＰＵ２４〜３０へＳＥＬ（セレクティング）を行う。例えば、サブＣＰＵ２４がデータ受信を受諾できる時は、ＡＣＫ（肯定応答）を返送する。受信を受諾できない時には、ＮＡＫ（否定応答）を返送する。サブＣＰＵ２４のＡＣＫの返送により、データリンクが確立する。次に、伝送制御監視ＣＰＵ２２は、ＬＥＮをサブＣＰＵ２４に送信する。これを受信したサブＣＰＵ２４のＤＡＣＫ（データに対する応答）の返送により、伝送制御監視ＣＰＵ２２は、指令データを１キャラクタ送信する。データが送信されると、サブＣＰＵ２４は、ＤＡＣＫを返送する。これにより、伝送制御監視ＣＰＵ２２は、さらに、指令データを１キャラクタ送信する。以下、データが全て送信されるまで、伝送制御監視ＣＰＵ２２のＤＡＴＡ、サブＣＰＵ２４のＤＡＣＫが繰り返される。
【００２１】次に、指令データが全て送信されると、伝送制御監視ＣＰＵ２２は、ＢＣＣ（エラー検出）を送信する。これを受信したサブＣＰＵ２４のＡＣＫの返送により、データリンクが終結する。この後、伝送制御監視ＣＰＵ２２は、メインＣＰＵ２０へＡＣＫを送信して、メインＣＰＵ２０と伝送制御監視ＣＰＵ２２とサブＣＰＵ２４との間の伝送制御を終了する。
【００２２】次に、図２ｂに、サブＣＰＵ２４〜３０と伝送制御監視ＣＰＵ２２とメインＣＰＵ２０との間の伝送制御手順を示す。なお、サブＣＰＵ２４〜３０から伝送制御監視ＣＰＵ２２への通信方式は、半二重ハンドシェイク方式であって、１キャラクタ単位のデータが直列状に複数配置されてブロックとなっているブロック単位のシリアル応答方式にしている。
【００２３】まず、伝送制御監視ＣＰＵ２２からサブＣＰＵ２４〜３０へＰＯＬ（ポーリング）を行う。例えば、サブＣＰＵ２６がデータ（カードリーダなどＩ／Ｏのデータ）を送信できる時は、サブＣＰＵ２６のＡＤＲを返送する。伝送制御監視ＣＰＵ２２のＡＣＫの送信により、データリンクが確立する。次に、この受信により、サブＣＰＵ２６のＩ／ＯデータをＬＥＮ，ＤＡＴＡ，ＢＣＣのブロックにして伝送制御監視ＣＰＵ２２に送信する。伝送制御監視ＣＰＵ２２は、このデータにＡＤＲを付加してメインＣＰＵ２０に送信する。受信したメインＣＰＵ２０のＡＣＫの返送により伝送制御監視ＣＰＵ２２はサブＣＰＵ２６にＡＣＫを送信する。これにより、データリンクが終結する。サブＣＰＵ２６は、ＥＯＴ（伝送終了）を伝送制御監視ＣＰＵ２２に返送して、サブＣＰＵ２６と伝送制御監視ＣＰＵ２２とメインＣＰＵ２０との間の伝送制御を終了する。
【００２４】このように、サブＣＰＵ２６から伝送制御監視ＣＰＵ２２へは、Ｉ／Ｏデータをブロックにして送信している。これにより、サブＣＰＵがＩ／Ｏデータを１キャラクタ送信するごとに、メインＣＰＵが、ＤＡＣＫを返送することがなくなる。従って、サブＣＰＵ２６がメインＣＰＵ２０へ、Ｉ／Ｏデータを送信するために専有される伝送時間が縮小されることになる。
【００２５】以上のようにして、この発明に係るデータ伝送方法により、サブＣＰＵは、メインＣＰＵとの伝送専有時間を短くすることができる。従って、サブＣＰＵのＩ／Ｏ制御効率の向上が図られる。
【００２６】
【発明の効果】請求項１に係るデータ伝送方法は、メインＣＰＵからサブＣＰＵへは、１キャラクタハンドシェイクでデータ伝送し、サブＣＰＵからメインＣＰＵへは、ブロック単位でデータ伝送する。従って、サブＣＰＵの伝送専有時間を短くし、Ｉ／Ｏ制御効率を向上することができる。
【図面の簡単な説明】
【図１】この発明の一実施例であるＩ／Ｏ伝送制御のブロック図を示す図である。
【図２】この発明の一実施例による伝送制御手順を示す図である。
【図３】従来のＩ／Ｏ伝送制御のブロック図を示す図である。
【図４】伝送データ構成を示す図である。
【図５】従来のＩ／Ｏ伝送制御の伝送制御手順を示す図である。
【図６】制御コード表を示す図である。
【符号の説明】
２０・・・メインＣＰＵ
２２・・・伝送制御監視ＣＰＵ
２４〜３０・・・サブＣＰＵ
３２〜３８・・・Ｉ／Ｏ

【特許請求の範囲】
【請求項１】メインＣＰＵとサブＣＰＵ間に通信ラインを配して、データ伝送するものであって、サブＣＰＵが、メインＣＰＵへのデータ伝送とＩ／Ｏ制御の並行処理を行うデータ伝送システムにおいて、メインＣＰＵからサブＣＰＵへは、１キャラクタハンドシェイクでデータ伝送し、サブＣＰＵからメインＣＰＵへは、ブロック単位でデータ伝送すること、を特徴とするデータ伝送方法。

【図１】