データ通信装置
【目的】 ＣＰＵから独立したＤＭＡによってＲＡＭエリアとモデム間のデータ転送を行なうことにより、ＣＰＵの負担を軽減したうえで高速なモデム制御を実現できるデータ通信装置を提供することを目的としている。
【構成】 非ＥＣＭ送信時にモデム１８からのデータ入力要求がある度に、ＤＭＡコントローラ２２によってＦＩＦＯメモリ２１からモデム１８に所定バイト数のデータを転送する。
【構成】 非ＥＣＭ送信時にモデム１８からのデータ入力要求がある度に、ＤＭＡコントローラ２２によってＦＩＦＯメモリ２１からモデム１８に所定バイト数のデータを転送する。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は例えばファクシミリ装置のようにモデムを用いてデータを送受信するデータ通信装置に関し、特にモデムの高速化に対処して尚且つＣＰＵの負担を軽減するデータ通信装置に関する。
【０００２】
【従来の技術】従来、ファクシミリ装置等のデータ通信装置が多用されているが、このデータ通信装置たとえばファクシミリ装置において、モデムに対するデータの入出力は、モデムが発生する割り込み要求を基にソフトウェアにて、ＣＰＵの割り込み処理の中で行なっていた。
【０００３】しかし、近年、送信中でもコピーや次の原稿の読取およびメモリ蓄積などができるデュアルアクセス等の機能が増大し、ＣＰＵの負担が増大している。また、モデムの送受信スピードも高速化の傾向にあり、もはや１４４００ｂｐｓのモデムを搭載したファクシミリ装置が常識化している。
【０００４】
【発明が解決しようとする課題】しかしながら、このような従来のデータ通信装置にあっては、モデムのスピードが上がるにつれてＣＰＵへの割り込み要求の頻度も上がり、これに前述したような送受信以外の制御が重なった場合、モデムのデータ送受信サイクルにＣＰＵからのデータ入出力が間に合わなくなってしまうという問題があった。
【０００５】そこで、請求項１〜４いずれかに記載の発明は、ＣＰＵから独立したＤＭＡによってＲＡＭエリアとモデム間のデータ転送を行なうことにより、ＣＰＵの負担を軽減したうえで高速なモデム制御を実現できるデータ通信装置を提供することを目的としている。次に、前記請求項１〜４いずれかに記載の発明を実現したデータ通信装置にあっては、ＣＰＵの負担を軽減したうえで高速なモデム制御が可能となるが、この構成だとハードウェアに依存する部分が多いため、イレギュラなフレームを受信したような場合に柔軟な対応が難しくなる虞れがある。
【０００６】そこで、請求項５〜７いずれかに記載の発明は、ＲＡＭエリアとモデム間でデータを中継するデータバッファを設け、ＲＡＭエリアとデータバッファ間ではＣＰＵによってデータを転送し、またデータバッファとモデム間ではＤＭＡによってデータを転送することにより、高速なモデム制御を実現したうえでハードウェアの負担を軽減するデータ通信装置を提供することを目的としている。
【０００７】次に、前記請求項１〜４いずれかに記載の発明を実現した場合であっても、制御およびハードウェアのより一層の単純化が望まれ、また前記請求項５〜７いずれかに記載の発明を実現した場合であっても、モデムの割り込みから次の割り込みまでの１バイト時間以内にデータ転送制御を実行しなければならないという制約があるので、システムの負荷をかなり軽減できるというもののリスクは残る。
【０００８】そこで、請求項８〜１１いずれかに記載の発明は、ＤＭＡのスタートアドレスと転送バイト数を設定するポートを複数設け、これらのポートを用いてＤＭＡの動作を設定することにより、ＣＰＵの負担を軽減しシステムのリスクをも軽減するデータ通信装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、上記目的を達成するために、画情報の正誤判定機能を有するエラーコレクションモードＥＣＭと非ＥＣＭとを設け、ＥＣＭまたは非ＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるＥＣＭデータを格納するＥＣＭバッファと、前記モデムによって送受信される非ＥＣＭデータを格納するＦＩＦＯメモリと、このＦＩＦＯメモリとモデム間または前記ＥＣＭバッファとモデム間のデータ転送を制御するＣＰＵと、を備えたデータ通信装置において、前記モデムからの要求に応えて前記ＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送を制御するＤＭＡコントローラを設け、非ＥＣＭ送信時に前記モデムからのデータ入力要求がある度に前記ＤＭＡコントローラによってＦＩＦＯメモリからモデムに所定バイト数のデータを転送することを特徴とする。
【００１０】また、請求項２記載の発明は、上記目的を達成するために、請求項１記載のデータ通信装置において、非ＥＣＭ受信時に前記モデムからのデータ出力要求がある度に前記ＤＭＡコントローラによってモデムからＦＩＦＯメモリに所定バイト数のデータを転送することを特徴とする。また、請求項３記載の発明は、上記目的を達成するために、請求項１または２記載のデータ通信装置において、ハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生するフィールド情報発生部と、ＥＣＭバッファにおけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成するアドレス／フレーム番号変換部と、を設け、ＥＣＭ送信時に前記モデムからのデータ入力要求がある度に前記ＤＭＡコントローラによってＥＣＭバッファからモデムに順次データを転送し、このデータを前記フレーム番号に従ってＨＤＬＣにフレーミングすることを特徴とする。
【００１１】また、請求項４記載の発明は、上記目的を達成するために、請求項３記載のデータ通信装置において、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識するフィールド認識部と、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別するデータ識別部と、画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭバッファの格納アドレスを自動発生するフレーム番号／アドレス変換部と、を設け、ＥＣＭ受信時に前記モデムからのデータ出力要求がある度に前記ＤＭＡコントローラによってモデムからＥＣＭバッファに順次データを転送し、このデータを前記格納アドレスに従ってＥＣＭバッファに格納することを特徴とする。
【００１２】また、請求項５記載の発明は、上記目的を達成するために、画情報の正誤判定機能を有するエラーコレクションモードＥＣＭを設け、このＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるデータを格納するＥＣＭバッファと、このＥＣＭバッファとモデム間のデータ転送を制御するＣＰＵと、を備えたデータ通信装置において、前記ＥＣＭバッファとモデム間でデータを中継するデータバッファと、このデータバッファとモデム間で該モデムからの要求に応えてデータを転送するＤＭＡコントローラと、を設け、ＥＣＭ送信時に前記ＣＰＵによってＥＣＭバッファからデータバッファにデータをコピーし、データバッファにコピーされたデータを前記ＤＭＡコントローラによってモデムに転送することを特徴とする。
【００１３】また、請求項６記載の発明は、上記目的を達成するために、請求項５記載のデータ通信装置において、ＥＣＭ受信時にＤＭＡコントローラによってモデムからデータバッファにデータを転送し、データバッファに転送されたデータをＣＰＵによってＥＣＭバッファにコピーすることを特徴とする。また、請求項７記載の発明は、上記目的を達成するために、請求項５または６記載のデータ通信装置において、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータをＥＣＭバッファとデータバッファ間ではＣＰＵによって転送し、データバッファとモデム間ではＤＭＡコントローラによって転送することを特徴とする。
【００１４】また、請求項８記載の発明は、上記目的を達成するために、画情報の正誤判定機能を有するエラーコレクションモードＥＣＭと非ＥＣＭとを設け、ＥＣＭまたは非ＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるＥＣＭデータを格納するＥＣＭバッファと、前記モデムによって送受信される非ＥＣＭデータを格納するＦＩＦＯメモリと、前記モデムからの要求に応えて前記ＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送を制御するＤＭＡコントローラと、を備えたデータ通信装置において、前記ＤＭＡコントローラによるスタートアドレスと転送バイト数を設定するポートを複数設け、設定に使用するポートを指定する指定部と、指定されたポートを使用してのＤＭＡが終了した時点でＤＭＡを停止するか継続するかを選択する選択部と、を備え、ＥＣＭの送信データを前記ＤＭＡコントローラによりＥＣＭバッファからモデムに転送することを特徴とする。
【００１５】また、請求項９記載の発明は、上記目的を達成するために、請求項８記載のデータ通信装置において、ＥＣＭの受信データをＤＭＡコントローラによりモデムからＥＣＭバッファに転送することを特徴とする。また、請求項１０記載の発明は、上記目的を達成するために、請求項８記載のデータ通信装置において、非ＥＣＭの送信データをＤＭＡコントローラによりＦＩＦＯメモリからモデムに転送することを特徴とする。
【００１６】また、請求項１１記載の発明は、上記目的を達成するために、請求項８記載のデータ通信装置において、非ＥＣＭの受信データをＤＭＡコントローラによりモデムからＦＩＦＯメモリに転送することを特徴とする。
【００１７】
【作用】上記構成を有する請求項１記載の発明においては、モデムからの要求に応えてＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送を制御するＤＭＡコントローラを設け、非ＥＣＭ送信時にモデムからのデータ入力要求がある度に、ＤＭＡコントローラによってＦＩＦＯメモリからモデムに所定バイト数のデータを転送する。
【００１８】また、上記構成を有する請求項２記載の発明においては、非ＥＣＭ受信時にモデムからのデータ出力要求がある度に、ＤＭＡコントローラによってモデムからＦＩＦＯメモリに所定バイト数のデータを転送する。また、上記構成を有する請求項３記載の発明においては、ハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生するフィールド情報発生部と、ＥＣＭバッファにおけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成するアドレス／フレーム番号変換部と、を設け、ＥＣＭ送信時にモデムからのデータ入力要求がある度に、ＤＭＡコントローラによってＥＣＭバッファからモデムに順次データを転送し、このデータを前記フレーム番号に従ってＨＤＬＣにフレーミングする。
【００１９】また、上記構成を有する請求項４記載の発明においては、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識するフィールド認識部と、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別するデータ識別部と、画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させてＥＣＭバッファの格納アドレスを自動発生するフレーム番号／アドレス変換部と、を設け、ＥＣＭ受信時にモデムからのデータ出力要求がある度に、ＤＭＡコントローラによってモデムからＥＣＭバッファに順次データを転送し、このデータを前記格納アドレスに従ってＥＣＭバッファに格納する。
【００２０】また、上記構成を有する請求項５記載の発明においては、ＥＣＭバッファとモデム間でデータを中継するデータバッファと、このデータバッファとモデム間で該モデムからの要求に応えてデータを転送するＤＭＡコントローラと、を設け、ＥＣＭ送信時にＣＰＵによってＥＣＭバッファからデータバッファにデータをコピーし、データバッファにコピーされたデータを前記ＤＭＡコントローラによってモデムに転送する。
【００２１】また、上記構成を有する請求項６記載の発明においては、ＥＣＭ受信時にＤＭＡコントローラによってモデムからデータバッファにデータを転送し、データバッファに転送されたデータをＣＰＵによってＥＣＭバッファにコピーする。また、上記構成を有する請求項７記載の発明においては、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータをＥＣＭバッファとデータバッファ間ではＣＰＵによって転送し、データバッファとモデム間ではＤＭＡコントローラによって転送する。
【００２２】また、上記構成を有する請求項８記載の発明においては、ＤＭＡコントローラによるスタートアドレスと転送バイト数を設定するポートを複数設け、設定に使用するポートを指定する指定部と、指定されたポートを使用してのＤＭＡが終了した時点でＤＭＡを停止するか継続するかを選択する選択部と、を備え、ＥＣＭの送信データをＤＭＡコントローラによりＥＣＭバッファからモデムに転送する。
【００２３】また、上記構成を有する請求項９記載の発明においては、ＥＣＭの受信データをＤＭＡコントローラによりモデムからＥＣＭバッファに転送する。また、上記構成を有する請求項１０記載の発明においては、非ＥＣＭの送信データをＤＭＡコントローラによりＦＩＦＯメモリからモデムに転送する。また、上記構成を有する請求項１１記載の発明においては、非ＥＣＭの受信データをＤＭＡコントローラによりモデムからＦＩＦＯメモリに転送する。
【００２４】
【実施例】以下、本発明を実施例に基づいて説明する。図１は請求項１〜４いずれかに記載された発明の一実施例に係るデータ通信装置としてのファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）はＥＣＭ画情報のＨＤＬＣフレーム構造を示す図である。
【００２５】まず、構成を説明する。図１（ａ）において、ＣＰＵ（Central Processing Unit）１１は、ＲＯＭ（Read Only Memory）１２に書き込まれたプログラムに従って、ファクシミリ装置全体のシステムを制御する。ＲＡＭ（Random Access Memory）１３は、ＣＰＵ１１の動作に必要なワークエリアやデータを記憶する。スキャナ１４は、例えば送信原稿やコピー原稿を所定の解像度で読み取る。プロッタ１５は、受信した画情報または受信したことを知らせるための受信レポート等をプリントアウトする。オペポート１６は、本ファクシミリ装置を操作するために必要な表示装置またはキー入力装置等から構成されている操作表示部である。ＤＣＲ（符号化復号化部）１７は、送信する画情報を所定の方式で符号化してその情報量を圧縮すると共に、受信時に符号化されている画情報を復号化して元の画情報に復元する。
【００２６】モデム（変復調装置）１８は、ファクシミリ通信に係る変復調を行なうものであり、画情報をデータとして送受信するデータ送受信部１９と、ハイレベル・データリンク制御手順ＨＤＬＣに従ってフレーム処理するＨＤＬＣ処理部２０とを備えている。ＨＤＬＣのフレーム構造が図１（ｂ）に示され、フレームＮｏ．に対応させて２５６または６４バイトの画情報がフレーミングされる。ここで、フレーミングされる画情報は、画情報の制御判定機能を有するエラーコレクションモードＥＣＭの画情報であり、非ＥＣＭの画情報は図示していない通常通りのデータ構成となっている。
【００２７】ＦＩＦＯおよびＥＣＭバッファ２１は、前記モデム１８によって送受信される非ＥＣＭデータを格納するＦＩＦＯメモリと、ＥＣＭデータを格納するＥＣＭバッファとを備えたメモリであり、例えば前記ＲＡＭ１３にエリア設定されている。従来であれば、このＦＩＦＯおよびＥＣＭバッファ２１とモデム１８間、すなわちＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送はＣＰＵ１１によって制御されるが、本実施例においてはＤＭＡコントローラ２２によって制御する。
【００２８】ＡＦ発生認識部２３は、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ（図１（ｂ）参照）の情報を、ＥＣＭ送信時には発生し、またＥＣＭ受信時には識別する。ＣＦ発生認識部２４は、ＨＤＬＣで規定されるフレームを構成するコントロールフィールドＣＦ（図１（ｂ）参照）の情報を、ＥＣＭ送信時には発生し、またＥＣＭ受信時には識別する。
【００２９】ＦＣＦ発生認識部２５は、ＨＤＬＣで規定されるフレームを構成するファクシミリコントロールフィールドＦＣＦ（図１（ｂ）参照）の情報を、ＥＣＭ送信時には発生し、またＥＣＭ受信時には識別する。スタートアドレス設定部２６は、ＤＭＡコントローラ２２によるスタートアドレスを設定する。
【００３０】フレーム番号⇔アドレス変換部２７は、ＥＣＭ送信時にＥＣＭバッファ２１におけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成し、またＥＣＭ受信時にＨＤＬＣのフレーム番号に対応させてＥＣＭバッファ２１の格納アドレスを自動発生する。エンドアドレス設定部２８は、ＤＭＡコントローラ２２によるエンドアドレスを設定する。
【００３１】上記構成において、請求項１記載の発明は、非ＥＣＭ送信時に前記モデム１８からのデータ入力要求がある度に、前記ＤＭＡコントローラ２２によってＦＩＦＯメモリ２１からモデム１８に所定バイト数のデータを転送する。次に、図２のフローチャートに従って請求項１記載の実施例についてその作用を説明する。なお、図２は請求項１記載の実施例における１ページ送信時の制御手順を示すフローチャートである。
【００３２】Ｇ３非ＥＣＭによる画情報送信時は、まずモデムスピード等から算出したダミーデータをＦＩＦＯメモリ２１に格納し（ステップＳ１）、このＦＩＦＯメモリ２１の先頭アドレスをスタートアドレス設定部２６に設定する（ステップＳ２）。次いで、ダミーデータをＦＩＦＯメモリ２１に格納した時点でのＦＩＦＯメモリ２１への書込みポインタをエンドアドレスに設定し（ステップＳ３）、ＤＭＡのスタートをかける（ステップＳ４）。
【００３３】スタートがかけられると、ＤＭＡコントローラ２２は、モデム１８からのデータ入力要求割り込み信号を監視し、リクエストがある度にＦＩＦＯメモリ２１から１バイトずつデータをモデム１８に転送する。このとき、ＤＣＲ１７によってライン毎にライン終端信号ＥＯＬ（End of Line）（ステップＳ５）、１ライン分の圧縮データ（ステップＳ６）、および所定のフィルビット（Fill bit）を付加する（ステップＳ７）。
【００３４】続いて、１ラインの処理が終了する度に１ページのデータ処理が終了したかどうかを判断し（ステップＳ８）、１ページ未了の場合はエンドアドレス設定部２８によりＤＭＡエンドアドレスを更新して次のライン処理を実行するが（ステップＳ９）、１ページ分のデータの圧縮が終了したら、画情報の終了を示すＲＴＣ（Return to Control）パターンをＦＩＦＯメモリ２１に格納し（ステップＳ１０）、エンドアドレス設定部２８によりＤＭＡエンドアドレスを更新して（ステップＳ１１）、ＤＭＡコントローラ２２から出力される処理終了割り込みを待って１ページ分の処理を終了する（ステップＳ１２）。なお、処理終了割り込みは、エンドアドレス設定部２８によるエンドアドレスに達した時点で、ＤＭＡコントローラ２２からＣＰＵ１１に出力される。
【００３５】なお、本実施例では１ライン分のデータをＦＩＦＯメモリ２１に格納後、ＤＭＡエンドアドレスの更新を行なっているが、ＦＩＦＯメモリ２１に１バイトまたは所定のバイト数分だけ格納する度に更新してもよい。また、本実施例では８ビットのＣＰＵ１１で、６４ｋバイトのＦＩＦＯメモリ２１を用いた場合の例であり、アドレスが××ＦＦＦＦ（Ｈ）の後で自動的に××００００（Ｈ）になるため、特別なＦＩＦＯ管理を行なっていないが、ＦＩＦＯメモリ２１の容量がこれより少ない場合は、ＦＩＦＯメモリ２１のエンドアドレスまでデータを入力する都度、ＤＭＡのエンドアドレスをＦＩＦＯメモリ２１のエンドアドレスに設定し、ＤＭＡコントローラ２２からの終了割り込みを待ち、その後ＦＩＦＯメモリ２１の先頭アドレスをＤＭＡのスタートアドレスに設定してからＤＭＡの再スタートをかけることが望ましい。
【００３６】このように、請求項１記載の実施例においては、非ＥＣＭ送信時にモデム１８からのデータ入力要求がある度に、ＤＭＡコントローラ２２によってＦＩＦＯメモリ２１からモデム１８に所定バイト数のデータを転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【００３７】以下、請求項２記載の発明を実施例に基づいて説明する。まず、構成を説明する。図１（ａ）に示す本実施例において、非ＥＣＭ受信時に前記モデム１８からのデータ出力要求がある度に、前記ＤＭＡコントローラ２２によってモデム１８からＦＩＦＯメモリ２１に所定バイト数のデータを転送する。
【００３８】次に、図３のフローチャートに従って請求項２記載の実施例についてその作用を説明する。なお、図３は請求項２記載の実施例における１ページ受信時の制御手順を示すフローチャートである。まず、Ｇ３非ＥＣＭによる画情報の受信フローに入ったら、スタートアドレス設定部２６にＦＩＦＯメモリ２１の先頭アドレスをＤＭＡのスタートアドレスとして設定し（ステップＴ１）、エンドアドレス設定部２８に例えばＦＩＦＯメモリ２１のエンドアドレス等の充分に大きな値をＤＭＡのエンドアドレスとして設定した後（ステップＴ２）、ＤＭＡのスタートをかける（ステップＴ３）。
【００３９】ＤＭＡコントローラ２２は、スタートがかけられたら、モデム１８からのデータ出力要求割り込み信号を監視し、要求がある度に、モデム１８からＦＩＦＯメモリ２１に受信データを転送する。このとき、ＤＣＲ１７の復調動作を制御するＣＰＵ１１のデータ復調制御部（以下、ＤＣＲモジュールとも云う）では、ライン終端信号ＥＯＬを監視しながら（ステップＴ４）、１ライン復調する毎に（ステップＴ５）、画情報終了信号ＲＴＣの有無を判断する（ステップＴ６）。ここで、ＲＴＣが無い場合は１ラインに付加されているフィルビットを削除し（ステップＴ７）、現在復調を終了したラインの終了アドレスをＤＭＡのエンドアドレスとしてセットし（ステップＴ８）、ステップＴ４に戻って次のラインを復調する。
【００４０】一方、ステップＴ６の判断で画情報終了信号ＲＴＣを発見した場合は、受信終了と判断し、ＤＭＡを強制終了して（ステップＴ９）、処理を終了する。この場合も前記実施例と同様に、１バイトまたは所定のバイト数の画情報をＦＩＦＯメモリ２１からＤＣＲ１７が読み出す都度、ＤＭＡエンドアドレスの設定を行なってもよい。また、ＦＩＦＯメモリ２１が６４バイトより小さい場合も前記実施例と同様に、エンドアドレスとスタートアドレスを設定する。
【００４１】このように、請求項２記載の実施例においては、非ＥＣＭ受信時にモデム１８からのデータ出力要求がある度に、ＤＭＡコントローラ２２によってモデム１８からＦＩＦＯメモリ２１に所定バイト数のデータを転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【００４２】以下、請求項３記載の発明を実施例に基づいて説明する。まず、構成を説明する。図１（ａ）に示す本実施例において、フィールド情報発生部としてＡＦ発生認識部２３、ＣＦ発生認識部２４、およびＦＣＦ発生認識部２５が設けられており、それぞれハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生する。また、アドレス／フレーム番号変換部としてフレーム番号⇔アドレス変換部２７が設けられており、ＥＣＭバッファ２１におけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成する。ここで、ＤＭＡコントローラ２２は、ＥＣＭ送信時に前記モデム１８からのデータ入力要求がある度に、ＥＣＭバッファ２１からモデム１８に順次データを転送する。このデータは、モデム１８のＨＤＬＣ処理部２０において、前記フレーム番号に従ってＨＤＬＣにフレーミングされる。
【００４３】次に、図４のフローチャートに従って請求項３記載の実施例についてその作用を説明する。なお、図４は請求項３記載の実施例における１ページ送信時の制御手順を示すフローチャートである。Ｇ３ＥＣＭによる画情報送信時は、まずモデム１８をＨＤＬＣフレーミング用にセットアップする（ステップＰ１）。これにより、図１（ｂ）に示すＨＤＬＣフレームのフラグ（FLAG）およびフレームチェックシーケンスＦＣＳ（Frame Check Sequence）は、モデム１８のＨＤＬＣ処理部２０により自動的に出力される。また、画情報送信時にはＣＰＵ１１のデータ圧縮制御部によって、ＡＦ発生認識部２３、ＣＦ発生認識部２４、およびＦＣＦ発生認識部２５に、ＥＣＭ画データであることを示す所定のデータをセットする（ステップＰ２）。
【００４４】次いで、ＤＣＲ１７により画情報を圧縮し（ステップＰ３）、１フレーム分のデータの圧縮が終了する毎に（ステップＰ４）、圧縮データをＥＣＭバッファ２１に格納し、そのフレームのスタートアドレスをＤＭＡのスタートアドレスに（ステップＰ５）、またそのフレームの終了アドレスをＤＭＡのエンドアドレスにセットし（ステップＰ６）、ＤＭＡのスタートをかける（ステップＰ７）。
【００４５】スタートがかけられると、ＤＭＡコントローラ２２は、モデム１８からのデータ入力要求の都度、順にＡＦ、ＣＦ、ＦＣＦをそれぞれのフィールド情報発生部２３、２４、２５からモデム１８に転送し、その後ＤＭＡスタートアドレスから計算したフレーム番号を変換部２７からモデム１８に転送し、続いてＥＣＭバッファ２１中の圧縮データをモデム１８に転送する（ステップＰ８）。
【００４６】ＤＭＡエンドアドレスに達すると（ステップＰ９）、ＤＭＡコントローラ２２はＣＰＵ１１に処理終了を通知し（ステップＰ１０）、ページ終了までステップＰ４からの処理を繰り返す（ステップＰ１１）。一方、ＣＰＵ１１では処理終了が通知されると、モデム１８に対し１フレームの終了を通知し、次のフレームの圧縮が終了するまで待つ。また、モデム１８は、ＨＤＬＣフレーミング用にセットアップされていると、それまでのデータからＣＲＣ（Cyclic Redundancy Check）演算した結果をＦＣＳとして出力した後、次のフレームのデータが入力されるまでフレーム間フラグを出力し続ける。
【００４７】ステップＰ１１においてページ終了を判断すると、ＡＦ発生認識部２３、ＣＦ発生認識部２４、およびＦＣＦ発生認識部２５を画情報終了信号ＲＣＰ用にセットアップして（ステップＰ１２）、図１（ｂ）に示すＨＤＬＣフレームのＡＦ、ＣＦ、およびＦＣＦにＲＣＰフレームをセットして送信し（ステップＰ１３）、処理を終了する。
【００４８】このように、請求項３記載の実施例においては、ハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生するフィールド情報発生部２３、２４、および２５と、ＥＣＭバッファ２１におけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成するアドレス／フレーム番号変換部２７と、を設け、ＥＣＭ送信時に前記モデム１８からのデータ入力要求がある度に、前記ＤＭＡコントローラ２２によってＥＣＭバッファ２１からモデム１８に順次データを転送し、このデータを前記フレーム番号に従ってＨＤＬＣにフレーミングするので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【００４９】以下、請求項４記載の発明を実施例に基づいて説明する。まず、構成を説明する。図１（ａ）に示す本実施例において、フィールド認識部としてＡＦ発生認識部２３、ＣＦ発生認識部２４、およびＦＣＦ発生認識部２５が設けられており、それぞれＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識する。なお、ＦＣＦ発生認識部２５はデータ識別部として、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別する。また、フレーム番号／アドレス変換部としてフレーム番号⇔アドレス変換部２７が設けられており、前記ＦＣＦ発生認識部２５によって画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭバッファ２１の格納アドレスを自動発生する。ここで、ＤＭＡコントローラ２２は、ＥＣＭ受信時に前記モデム１８からのデータ出力要求がある度に、モデム１８からＥＣＭバッファ２１に順次データを転送する。このデータは、前記格納アドレスに従ってＥＣＭバッファ２１に格納される。
【００５０】次に、図５のフローチャートに従って請求項４記載の実施例についてその作用を説明する。なお、図５は請求項４記載の実施例における１ページ受信時の制御手順を示すフローチャートである。Ｇ３ＥＣＭによる画情報受信時は、まずモデム１８をＨＤＬＣフレーム用にセットアップする（ステップＲ１）。これにより、モデム１８からは、図１（ｂ）に示すＡＦから画情報までのデータ、およびフレーム終了を示すステータス割り込みと、そのフレームのＦＣＳからそのフレームが正常に受信できたか否かのステータスが示される。
【００５１】ＣＰＵ１１では、フレームサイズ（２５６オクテットまたは６４オクテット）をフレーム番号⇔アドレス変更部２７にセットし（ステップＲ２）、ＤＭＡのスタートをかける（ステップＲ３）。スタートがかけられると、ＤＭＡコントローラ２２では、フィールド認識部２３、２４、および２５によってＡＦ、ＣＦ、ＦＣＦを認識し、画情報であると判断すると次のフレーム番号から、ＥＣＭバッファ２１へのデータ転送スタートアドレスおよびそのスタートアドレスにフレームサイズを足したＤＭＡ終了アドレスを生成する。そして、モデム１８からのデータ出力要求の度に、モデム１８から受信データをＥＣＭバッファ２１に転送する。
【００５２】ＥＣＭバッファ２１に転送されたデータは、ＤＣＲ１７によって復調され（ステップＲ４）、フレームエンドがチェックされる（ステップＲ５）。エンドアドレスに達したら、フレームが正常に受信できたかどうかをＣＲＣ演算によりチェックし（ステップＲ６）、合わせてＲＣＰフレームすなわちＡＦ、ＣＦ、ＦＣＦがＲＣＰフレームにセットされているかどうかを判断し（ステップＲ７）、正常受信の場合は次のフロックがあるかどうかを判断し（ステップＲ８）、無い場合は残りの受信データの復調を完了し（ステップＲ９）、処理を終了する。
【００５３】一方、ステップＲ８の判断で次のブロックがある場合は、処理の継続を設定するフェーズＤ処理を行なって（ステップＲ１０）、ステップＲ１に戻って次のフレーム受信に供える。ＣＰＵ１１は、モデム１８からフレーム終了を通知する割り込みが入ると、その時点でモデム１８から示されるステータスすなわちそのフレームが正常に受信できたか否かを示すステータスを判断し、そのフレームの再送要求を行なうか否かを決定する。
【００５４】このように、請求項４記載の実施例においては、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識するフィールド認識部２３、２４、および２５と、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別するデータ識別部２５と、画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭバッファの格納アドレスを自動発生するフレーム番号／アドレス変換部２７と、を設け、ＥＣＭ受信時に前記モデム１８からのデータ出力要求がある度に、前記ＤＭＡコントローラ２２によってモデム１８からＥＣＭバッファ２１に順次データを転送し、このデータを前記格納アドレスに従ってＥＣＭバッファ２１に格納するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【００５５】以下、請求項５〜７いずれかに記載の発明を実施例に基づいて説明する。図６は請求項５〜７いずれかに記載された発明の一実施例に係るデータ通信装置としてファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）はＤＭＡデータバッファの実施例を示す構成図である。なお、本実施例において上述例と同一の構成については、同一符号を付してその具体的な説明を省略する。
【００５６】まず、構成を説明する。図６（ａ）において、モデム１８は、画情報の正誤判定機能を有するエラーコレクションモードＥＣＭの画情報をデータとして送受信する。このモデム１８によって送受信されるデータは、ＥＣＭバッファ２１に格納される。従来であれば、このＥＣＭバッファ２１とモデム１８間のデータ転送はＣＰＵ１１によって制御されるが、本実施例においては、前記ＥＣＭバッファ２１とモデム１８間でデータを中継するＤＭＡデータバッファ３１を設け、このＤＭＡデータバッファ３１とモデム１８間のデータ転送を、モデム１８からの要求に応えてＤＭＡコントローラ２２によって実行する。
【００５７】なお、図６（ａ）において、網制御装置３２は、回線の捕捉、発信先電話番号である選択信号の送出、または着信の検出等を行い、所定の発呼動作および着信動作を制御する。通信制御部３３は、前記網制御装置３２とモデム１８を制御して、ＣＣＩＴＴ（国際電信電話諮問委員会）勧告による例えばＧ３規格に準拠した所定の伝送制御手順によりファクシミリ伝送を実現する。また、ＥＣＭバッファ２１およびＤＭＡバッファ３１は、例えばＲＡＭ１３にエリア設定されている。
【００５８】上記ＤＭＡバッファ３１の構成例が図６（ｂ）に示され、本実施例においては、２６０バイトのＤＭＡデータバッファ３１を２組備えるものとする。図示のように、各ＤＭＡデータバッファ３１の先頭にはステータスＳＴＳを示すエリアが用意され、ＡＦからＦＩＦまでの全てのバイト数をセットするエリアが用意されている。
【００５９】ここで、ＳＴＳエリアのアサイン例（ビットフラグ方式等にしても良い）を示す。
［送信時］
００ｈ：空き状態０１ｈ：ＣＰＵ１１のＤＣＲモジュールによりデータ入力済み０２ｈ：モデム割り込みによりデータ送出中。モデム１８によるデータ送出が終了すると再び空き状態（００ｈ）に戻す。
［受信時］
１０ｈ：空き状態１１ｈ：モデム１８によりデータ入力中１２ｈ：ＣＲＣチェック済み（フレームＯＫ）
１３ｈ：ＣＲＣチェック済み（フレームＮＧ）。「ＣＲＣチェック済み（フレームＯＫ）」の状態になると、ＣＰＵ１１のＤＣＲモジュールにてＤＭＡデータバッファ３１からＥＣＭバッファ２１にデータをコピーした後、空き状態（１０ｈ）に戻す。
【００６０】図７は図６に示すファクシミリ装置におけるデータフローを示す図であり、同図（ａ）はＥＣＭ送信時のデータフロー、同図（ｂ）はＥＣＭ受信時のデータフローを示す。
【００６１】図示のように、モデム１８からのデータリクエストすなわちＩＲＱ２は、ＤＭＡコントローラ２２にのみ入力する。また、モデム１８のステータス割り込み（プログラマブルインタラプト）すなわちＩＲＱ１は、ＤＭＡコントローラ２２のみに通知される。そして、ＤＭＡコントローラ２２からのＤＭＡ終了割り込み、すなわちＩＲＱ３がＣＰＵ１１に通知される。
【００６２】上記構成において、請求項５記載の発明は、図７（ａ）に示すＥＣＭ送信時にＣＰＵ１１によってＥＣＭバッファ２１からＤＭＡデータバッファ３１にデータをコピーし、このＤＭＡデータバッファ３１にコピーされたデータを、ＤＭＡコントローラ２２によってモデム１８に転送する。次に、作用を説明する。
［ＥＣＭ送信時（パーシャルページ）］図７（ａ）に示すＥＣＭ送信時において、まずＤＭＡコントローラ２２をマスクした状態で、モデム１８をＨＤＬＣ高速データ送信モードにセットアップし、データ送出要求ＲＴＳをＯＮする。これにより、モデム１８は、データ入力要求ＩＲＱ２をかけてもデータが入力されないため、フラグを送出し続けることになる。
【００６３】一方、図６（ａ）に示す符号化復号化部ＤＣＲ１７は、ＣＰＵ１１のＤＣＲモジュールによってコントロールされて、ＲＡＭ１３にあるラインバッファのデータを圧縮し、ＥＣＭバッファ２１に入力する。１フレーム分のデータが圧縮し終わると、ＣＰＵ１１は、ＤＭＡデータバッファ３１のステータスＳＴＳ（図６（ｂ）参照）をチェックし、空き状態「００ｈ」の時は、ＡＦ、ＣＦ、ＦＣＦ、フレームナンバーＦＲＭを付加して、ＥＣＭバッファ２１の１フレーム分の圧縮データをＤＭＡデータバッファ３１にコピーする。
【００６４】コピーし終わったら、ＡＦからＦＩＦまでのデータのバイト数をセットして、ステータスを「ＤＣＲによるデータ入力済み」＝０１ｈに設定する。ここで、同時に動作するメインフローのプロトコルモジュールにおいて、モデム１８がフラグを出し始めてから２００ｍｓ間、ウエイトし、その後、まず１つ目のＤＭＡバッファ３１のステータスをチェックして、データ入力済み「０２ｈ」の場合は、そのＤＭＡデータバッファ３１のアドレスをＤＭＡのスタートアドレスとして設定し、このＤＭＡスタートアドレスにデータのバイト数を足した値をＤＭＡエンドアドレスとして設定する。例えば、２５６オクテットの場合、ＤＭＡスタートアドレスには１つ目のＤＭＡデータバッファ３１の先頭アドレス、ＤＭＡエンドアドレスには１つ目のＤＭＡデータバッファ３１の先頭アドレスに２５６＋４＝２６０バイト足したアドレスをセットする。このようにアドレス設定後、ＤＭＡのマスクを解除する。
【００６５】ＤＭＡコントローラ２２は、モデム１８からのデータリクエストＩＲＱ２がある度に、ＤＭＡデータバッファ３１の中のデータを１バイトずつモデム１８に転送する。ＤＭＡエンドアドレスに達したら、即座に割り込みＩＲＱ３にてＣＰＵ１１に知らせる。ＣＰＵ１１は、ＤＭＡコントローラ２２から割り込みＩＲＱ３にてＤＭＡの終了が通知されると、割り込みＪＯＢ中でモデム１８にそのフレームが終了したことを通知（ＥＯＦを立てる）し、ＤＭＡをマスクした後に、そのＤＭＡデータバッファ３１のステータスを「空き状態」＝００ｈに戻す。
【００６６】ＣＰＵ１１のプロトコルモジュールでは、モデム１８による１フレーム分のデータの送出終了を認識すると、もう１つのＤＭＡデータバッファ３１のステータスをチェックし、「ＤＣＲによるデータ入力済み」＝００ｈになっていたら、ＤＭＡスタートアドレスとＤＭＡエンドアドレスを上記と同様に設定した後、ＤＭＡのマスクを解除する。「ＤＣＲによるデータ入力済み」＝００ｈになっていなかったら、ＤＭＡのマスクを解除せずにウェイトする。このようにすることにより、ＤＣＲ１７によるデータの圧縮が遅れた場合でも、自動的にフレーム間フラグの送出タイミングを延ばすことができる。
【００６７】ＣＰＵ１１のＤＣＲモジュールでは、１ページ分のデータを圧縮し終わり、全てのフレームのデータをＥＣＭバッファ２１に転送し終わると、次にＤＭＡデータバッファ３１が空き状態「００ｈ」になった時に、ＤＭＡデータバッファ３１にＲＣＰフレームのデータをセットする。このようにすることにより、画情報フレームＦＩＦの後に続いてＲＣＰフレームを送出することができる。
［ＥＣＭ送信時（再送）］ＣＰＵ１１のＤＣＲモジュールにて、再送マップに基づいてＥＣＭバッファ２１のデータを順次ＡＦ、ＣＦ、ＦＣＦ、フレームナンバーを付加してＤＭＡデータバッファ３１にコピーする。
【００６８】再送すべきフレームのデータを全て、ＤＭＡデータバッファ３１にコピーし終えたら、ＲＣＰフレームの情報をＤＭＡデータバッファ３１にセットし、処理を終える。なお、プロトコルモジュールと割り込みＪＯＢの制御は、前述したパーシャルページ送出時と同様である。このように、本実施例においては、ＥＣＭバッファ２１とモデム１８間でデータを中継するＤＭＡデータバッファ３１と、このＤＭＡデータバッファ３１とモデム１８間で該モデム１８からの要求に応えてデータを転送するＤＭＡコントローラ２２と、を設け、ＥＣＭ送信時にＣＰＵ１１によってＥＣＭバッファ２１からＤＭＡデータバッファ３１にデータをコピーし、ＤＭＡデータバッファ３１にコピーされたデータをＤＭＡコントローラ２２によってモデム１８に転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【００６９】以下、請求項６記載の発明を実施例に基づいて説明する。まず、構成を説明する。図６（ａ）に示す本実施例において、ＤＭＡコントローラ２２は図７（ｂ）に示すＥＣＭ受信時に、モデム１８からＤＭＡデータバッファ３１にデータを転送する。ＤＭＡデータバッファ３１に転送されたデータは、ＣＰＵ１１によってＥＣＭバッファ２１にコピーされる。
【００７０】次に、作用を説明する。図７（ｂ）に示すＥＣＭ受信時において、まずＣＰＵ１１のプロトコルモジュールにて、モデム１８を高速ＨＤＬＣデータ受信モードにセットアップし、ＤＭＡの第１データ出力先スタートアドレスとして第１ＤＭＡデータバッファの先頭アドレスを、また第２データ出力先スタートアドレスとして第２ＤＭＡデータバッファの先頭アドレスを、それぞれ設定する。
【００７１】さらに、ＨＤＬＣフレーム情報が壊れた場合に備えて、エンドアドレスとしてスタートアドレスにフレームサイズとＡＦ等のバイト数を足したアドレス（２５６オクテットの場合、スタートアドレスに２６０バイトを足したアドレス）をセットしておく。ＤＭＡコントローラ２２は、モデム１８からデータ出力要求ＩＲＱ２がある度に、１バイトずつ受信データを第１のＤＭＡデータバッファ３１に転送する。
【００７２】また、モデム１８からのステータス割り込みＩＲＱ１が発生したら、ＤＭＡのスタートアドレスを第２のＤＭＡデータバッファ３１に切り換えてＤＭＡを再スタートすると共に割り込みにてＣＰＵ１１に通知する。なお、エンドアドレスとして設定されたアドレスまでデータを転送し終えた場合も、ＤＭＡコントローラ２２は割り込みにてＣＰＵ１１に通知する。
【００７３】ＤＭＡコントローラ２２からの割り込みがかけられると、ＣＰＵ１１は割り込みＪＯＢで割り込み要因をチェックする。ここで、アボート、アンダーランによる割り込みの場合は、そのＤＭＡデータバッファ３１のステータスＳＴＳを「空き状態」＝１０ｈに戻す。また、フレーム終了による割り込みの場合には、ＣＲＣのステータスチェックを行ないフレームが正しく受信できた場合には「ＣＲＣチェック済み（ＯＫフレーム）」＝１２ｈを、また正しく受信できなかった場合は「ＣＲＣチェック済み（ＮＧフレーム）」＝１３ｈのステータスＳＴＳをセットする。
【００７４】ＣＰＵ１１のＤＣＲモジュールによって制御される符号化復号化部ＤＣＲ１７では、ＤＭＡデータバッファ３１のステータスＳＴＳを監視し、ステータスＳＴＳが「ＣＲＣチェック済み（ＯＫフレーム）」＝１２ｈとなったものは、ＡＦ、ＣＦ、ＦＣＦをチェックし、ＦＣＤ（Facsimile Corded Data）の場合には、フレームナンバーＦＲＭからＥＣＭバッファ２１の格納すべきアドレスを算出し、ＦＩＦデータのコピーを行なうと共に、受信フレームマップのそのフレームに対応するビットを「０」にする。その後、このフレームマップに従い、ＥＣＭバッファ２１中の受信データの復調を行なう。
【００７５】一方、ＡＦ、ＣＦ、ＦＣＦのチェックの結果、ＲＣＰフレームだとわかった場合は、ＤＭＡおよびモデムの割り込みを全てマスクして、プロトコルモジュールに対して受信フレームマップの情報を渡すと共に、高速データ受信の終了を通知する。このように、本実施例においては、ＥＣＭ受信時にＤＭＡコントローラ２２によってモデム１８からＤＭＡデータバッファ３１にデータを転送し、ＤＭＡデータバッファ３１に転送されたデータをＣＰＵ１１によってＥＣＭバッファ２１にコピーするので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【００７６】以下、請求項７記載の発明を実施例に基づいて説明する。まず、構成を説明する。図６（ａ）において、モデム１８は、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信する画情報をデータとして送受信する。このモデム１８によって送受信されるデータは、ＥＣＭバッファ２１に格納される。従来であれば、このＥＣＭバッファ２１とモデム１８間のデータ転送はＣＰＵ１１によって制御されるが、本実施例においては、前記ＥＣＭバッファ２１とモデム１８間でデータを中継するＤＭＡデータバッファ３１を設け、このＤＭＡデータバッファ３１とモデム１８間のデータ転送を、モデム１８からの要求に応えてＤＭＡコントローラ２２によって実行する。
【００７７】本実施例の作用は、前記請求項５または６記載の実施例で説明したものと同様である。すなわち、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータもＥＣＭバッファ２１とＤＭＡデータバッファ３１間ではＣＰＵ１１によって転送し、ＤＭＡデータバッファ３１とモデム１８間ではＤＭＡコントローラ２２によって転送する。ただし、本実施例において、送受信データは符号化復号化部ＤＣＲ１７を通さず、ＣＰＵ１１のプロトコルモジュールにおいて作成・判断される。
【００７８】このように、本実施例においては、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータをＥＣＭバッファ２１とＤＭＡデータバッファ３１間ではＣＰＵ１１によって転送し、ＤＭＡデータバッファ３１とモデム１８間ではＤＭＡコントローラ２２によって転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【００７９】以下、請求項８〜１１いずれかに記載の発明を実施例に基づいて説明する。図８は請求項８〜１１いずれかに記載された発明の一実施例に係るデータ通信装置としてファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）は割り込みの発生状況を示す構成図である。なお、本実施例において上述例と同一の構成については、同一符号を付してその具体的な説明を省略する。
【００８０】まず、構成を説明する。図８（ａ）において、モデム１８は、画情報の正誤判定機能を有するエラーコレクションモードＥＣＭまたは非ＥＣＭの画情報をデータとして送受信する。このモデム１８によって送受信されるＥＣＭデータは、ＦＩＦＯおよびＥＣＭバッファ２１のＥＣＭバッファに格納される。また、モデム１８によって送受信される非ＥＣＭデータは、ＦＩＦＯおよびＥＣＭバッファ２１のＦＩＦＯメモリに格納される。ＤＭＡコントローラ２２は、前記モデム１８からの要求に応えて、前記ＦＩＦＯメモリ２１とモデム１８間またはＥＣＭバッファ２１とモデム１８間のデータ転送を制御する。
【００８１】ここで、前記ＤＭＡコントローラ２２によるスタートアドレスと転送バイト数を設定するために、複数たとえば３組みのポート４１が設けられている。３組みのポート４１は、所定の指定部により設定に使用するポートを指定することができ、また指定されたポートを使用してのＤＭＡが終了した時点で、ＤＭＡを停止するか継続するかを所定の選択部により選択することができる。これらの指定部および選択部は、ＲＯＭ１２内のプログラムにソフトウェアとして備えられている。
【００８２】モデム１８は、ＨＤＬＣデータ送受信モードに設定されると、図８（ｂ）に示すように、フレーム終了を知らせる割り込み要求ＩＲＱ１と、データ入力出力要求の割り込み要求ＩＲＱ２とを発生する。ＨＤＬＣを使用しないような設定にした場合、データ入力出力要求の割り込み要求ＩＲＱ２のみを発生する。なお、データ入出力要求ＩＲＱ２は、ゲート４２によってＤＭＡコントローラ２２への要求タイミングが制御されている。
【００８３】モデム１８はＨＤＬＣモードにセットアップすることにより、送信時は、フレーム間フラグおよびフレームエンド設定時のフレームチェックシーケンス（ＦＣＳ）を自動的に送出し、受信時には、フレーム間フラグおよびフレームチェックシーケンス（ＦＣＳ）をユーザーデータとして開示せず、ポーリング可能なステータスによって、そのフレームが正常に受信できたものか否かの情報をＣＰＵ１１に対して提示する。
【００８４】図８（ｂ）において、フレーム受信終了を示す割り込み要求ＩＲＱ１は、モデム１８からＣＰＵ１１側にのみに通知される。モデム１８からのデータ入出力要求ＩＲＱ２は、ゲート４２を通してＤＭＡコントローラ２２側にのみ入力する。また、ＤＭＡコントローラ２２は、指定されたデータの転送を終了したら、その都度割り込みＩＲＱ３を発生させ、ＣＰＵ１１に通知する。
【００８５】図９は図８（ａ）に示すＤＭＡ設定用出力ポート４１の設定項目および構成を示す図である。ポート４１は、３組みのポートにより構成されて、ＤＭＡコントローラ２２のスタートアドレス■〜■と転送数（バイト数）■〜■を設定するためのメモリマップドＩ／Ｏであり、以下の説明ではＣＰＵ１１によって２４ビットで表される空間をアクセスされるものとする。また、本実施例のＤＭＡスタートアドレス■〜■は、２４ビットで表されるアドレスを全て設定するようになっているが、Ｉ／Ｏポート４１の容量をできるだけ少なくするするためには、２４ビットのアドレスのうち上位（中位を含む）１６ビットを設定するものとし、下位８ビットは、「ＯＯＨ」に固定するようにしても良い。
【００８６】ＤＭＡに関する設定は、スタートアドレス、転送数が、それぞれ■〜■まであり、任意に組み合わせて動作できるものとする。以下の説明では、簡単化のため、設定■、設定■の２組を使用した場合は、ＤＭＡ転送数が設定値に達した場合でもストップせずに■→■→■→■……のように動作し、設定■、設定■、設定■の３組を使用する場合は■→■→■の順にＤＭＡを行なった後ＤＭＡはストップすることを前提として説明するが、それぞれの設定に関して、転送数に達した場合ＤＭＡをストックするかしないかの選択ができるようにしてももちろん構わない。
【００８７】上記構成において、請求項８記載の発明は、ＥＣＭの送信データを前記ＤＭＡコントローラ２２によりＥＣＭバッファ２１からモデム１８に転送する。次に、作用を説明する。図１０はＥＣＭ送信時のポート設定例を示す図であり、本実施例では、ＤＭＡに関するスタートアドレスと転送数の設定を３組使用し、３組目（■の設定）終了時、ＤＭＡはストップするようになっているものとして説明する。
【００８８】図１１および図１２は請求項８記載の実施例を実現するＥＣＭ送信時の制御手順を示すフローチャートである。まず、ＤＭＡをマスクした状態で、モデム１８をＨＤＬＣ高速データ送出モードにセットアップし（ステップＱ１）、ゲート４２を閉じたまま（ステップＱ２）、データ送出要求ＲＴＳすなわちＩＲＱ２をＯＮする（ステップＱ３）。このため、モデム１８は、データ入力要求ＩＲＱ２をかけてもデータが入力されないため、フラグを送出し続けることになる。
【００８９】一方、符号化復号化部１７は、ＣＰＵ１１のＤＣＲモジュールによってコントロールされ、例えばＲＡＭ１３内のラインバッファのデータを圧縮し、ＥＣＭバッファ２１に入力する。ここで、図１０に示したようにポート４１を設定し、設定■〜■までのデータ転送が終了した後はＤＭＡを終了するよう選択する（ステップＱ４）。すなわち、まず初めにＨＤＬＣ制御フィールド用データエリアに、ＥＣＭ画情報の制御であることを示すデータ（ＡＦ＝ＯＦＦＨ、ＣＦ＝Ｏ３Ｈ、ＦＣＦ＝Ｏ６Ｈ）をセットし（ステップＱ５）、図１０に示すように、〔ＤＭＡスタートアドレス■〕にＨＤＬＣ制御フィールド用データエリアの先頭アドレス（ステップＱ６）、〔ＤＭＡ転送数■〕に制御フィールドのデータ数「３」をセットする（ステップＱ７）。なお、上記のＨＤＬＣ制御フィールド用データエリアは、図１３（ａ）に示すように、ＲＡＭ１３内に設定されている。次に、図１３（ｂ）に示すＲＡＭ１３内のフレーム番号ストアエリアに、先頭データのフレーム番号「０」をストアする（ステップＱ８）。
【００９０】続いて、図１０に示す〔ＤＭＡスタートアドレス■〕にフレーム番号ストアエリアアドレス（ステップＱ９）、〔ＤＭＡ転送数■〕に「１」をセットする（ステップＱ１０）。１フレーム分のデータを圧縮し終わると、〔ＤＭＡスタートアドレス■〕にＥＣＭバッファ２１中の送信すべき圧縮データエリアの先頭アドレス（ステップＱ１１）、〔ＤＭＡ転送数■〕にＥＣＭバッファ２１中の送信すべき圧縮データ数（最終フレーム以外は「２５６」または「６４」）をセットする（ステップＱ１２）。
【００９１】この後、モデム１８がフラグパターンを最低保証時間（２００ｍｓ）出し終わったら（ステップＱ１３）、送出すべきフレームデータが揃っていることを条件に（ステップＱ１４）、ＤＭＡをスタートし（ステップＱ１５）、ゲート４２を開けてモデム１８からＤＭＡコントローラ２２にデータ入力要求ＩＲＱ２を通知する（ステップＱ１６）。
【００９２】ＤＭＡコントローラ２２は、モデム１８からのデータリクエストＩＲＱ２がある度に、図１０の〔ＤＭＡスタートアドレス■〕で指定されたエリアから１バイトずつモデム１８にデータを転送する。転送数が〔ＤＭＡ転送数■〕に達したら、即座に割り込みＩＲＱ３にてＣＰＵ１１に知らせる（ステップＱ１７）。この後、モデム１８からのデータ入力要求ＩＲＱ２がある度に、引き続き〔ＤＭＡスタートアドレス■〕で指定されたエリアから１バイトずつモデムに転送する。この場合、〔ＤＭＡ転送数■〕は「１」なので、ＤＭＡコントローラ２２は、１バイトのデータ（フレーム番号）を送出し終わったら割り込みＩＲＱ３にてＣＰＵ１１に知らせる（ステップＱ１８）。
【００９３】さらにこの後、モデム１８からのデータ入力要求ＩＲＱ２がある度に、引き続き〔ＤＭＡスタートアドレス■〕で指定されたエリアから１バイトずつモデム１８にデータを転送する。転送数が〔ＤＭＡ転送数■〕に達したら、即座に割り込みＩＲＱ３にてＣＰＵ１１に知らせる。ＣＰＵ１１では、〔ＤＭＡ転送数■〕にて設定したデータ数を転送終了したことを示す割り込みＩＲＱ３が入ったら、図１３（ａ）に示すフレーム番号ストアエリアの中のフレーム番号データをインクリメントする（ステップＱ１９）。
【００９４】また、〔ＤＭＡ転送数■〕に達したことを示す割り込みＩＲＱ３が入ったら（ステップＱ２０）、モデム１８にそのフレームが終了したことを、ＥＯＦを立てて通知し（ステップＱ２１）、ゲート４２を閉じると共に（ステップＱ２２）、〔ＤＭＡスタートアドレス■〕を更新する（ステップＱ２３）。続いて、次のフレームデータが有るか否かを判断し（ステップＱ２４）、有る場合はステップＱ１４に戻り、既に次のフレームとして送出すべき圧縮データが揃っているかどうかを確認する。この場合、次のフレームとして送出すべきデータが揃っている場合は、〔ＤＭＡスタートアドレス■〕にＥＣＭバッファ２１中の送信すべき圧縮データエリアの先頭アドレス、〔ＤＭＡ転送数■〕にＥＣＭバッファ２１中の送信すべき圧縮データエリア終了アドレスをセットする。
【００９５】一方、次のフレームとして送出すべきデータが揃っていない場合には、モデム１８からＤＭＡコントローラ２２への割り込み要求ＩＲＱ２のゲート４２がステップＱ２２において閉じられているので、モデム１８へのデータの出力は行なわれなくなり、モデム１８からは自動的にフレーム間フラグが送出されることになる。
【００９６】データが揃い次第、ステップＱ１６に示すようにゲート４２を開けることにより、ＤＭＡコントローラ２２は、割り込み要求の都度、モデム１８へのデータの出力を再開し、次のフレームデータの送信を行なうことができる。一方、ステップＱ２４の判断でＮＯすなわち１ページ分のデータを圧縮し終わり全てのフレームのデータを送出し終わったら、ＨＤＬＣ制御フィールド用データエリアにＲＣＰフレームのデータ（ＡＦ＝ＯＦＦＨ、ＣＦ＝Ｏ３Ｈ、ＦＣＦ＝８６Ｈ）をセットし（ステップＱ２５）、〔ＤＭＡスタートアドレス■〕にＨＤＬＣ制御フィールド用データエリアの先頭アドレス、〔ＤＭＡ転送数■〕にＨＤＬＣ制御フィールドの有効データ数「３」をセットする。また、〔ＤＭＡスタートアドレス■〕にも、ＨＤＬＣ制御フィールド用データエリアの先頭アドレス、〔ＤＭＡ転送数■〕にも、ＨＤＬＣ制御フィールド用データエリアの有効データ数「３」をセットする（ステップＱ２６）。
【００９７】続いて、ＤＭＡをスタートし（ステップＱ２７）、ゲート４２を開く（ステップＱ２８）。この後、送出終了割り込みＩＲＱ３がかかる度に（ステップＱ２９）、モデム１８にそのフレームが終了したことを、ＥＯＦを立てて通知し（ステップＱ３０）、２回目の送出終了割り込みＩＲＱ３がかかると（ステップＱ３１）、ＥＯＦを立ててモデム１８にフレーム終了を通知すると共に（ステップＱ３２）、ＨＤＬＣ制御フィールド用データエリアのＣＦの部分を最終フレームであることを示すデータすなわち図１３（ａ）に示す「１３Ｈ」に変え（ステップＱ３３）、３回目の送出終了割り込みＩＲＱ３がかかると（ステップＱ３４）、ＥＯＦを立ててモデム１８にフレーム終了を通知すると共に（ステップＱ３５）、ゲート４２を閉じて送出を終了する（ステップＱ３６）。
【００９８】このようにすることにより、図１４（ａ）に示す画情報フレームの後に続いて、図１４（ｂ）に示すＲＣＰフレームを送出することができる。なお、再送時は相手から指定されたＰＰＲ（再送要求）により、再送すべきフレームのフレーム番号を、図１３（ｂ）に示すフレーム番号ストアエリアに順にセットし、再送すべきフレームの先頭アドレスと、転送数を〔ＤＭＡスタートアドレス■〕、〔ＤＭＡ転送数■〕にセットし、同様の制御を行なうことにより再送できる。
【００９９】このように、請求項８記載の実施例においては、ＤＭＡコントローラ２２によるスタートアドレスと転送バイト数を設定するポート４１を複数設け、設定に使用するポート４１を指定する指定部と、指定されたポート４１を使用してのＤＭＡが終了した時点でＤＭＡを停止するか継続するかを選択する選択部と、を備え、ＥＣＭの送信データを前記ＤＭＡコントローラ２２によりＥＣＭバッファ２１からモデム１８に転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１００】以下、請求項９記載の発明を実施例に基づいて説明する。まず、構成を説明する。図８に示す本実施例においては、ＥＣＭの受信データをＤＭＡコントローラ２２によりモデム１８からＥＣＭバッファ２１に転送する。次に、作用を説明する。
【０１０１】図１５はＥＣＭ受信時のポート設定例を示す図であり、本実施例では、ＤＭＡに関するスタートアドレスと転送数の設定を３組使用し、３組目（■の設定）終了時、ＤＭＡはストップするようになっているものとして説明する。図１６および図１７は請求項９記載の実施例を実現するＥＣＭ受信時の制御手順を示すフローチャートである。まず、ＤＭＡをマスクした状態で、モデム１８をＨＤＬＣ受信モードにセットアップし（ステップＵ１）、ゲート４２を閉じる（ステップＵ２）。次いで、図１５に示したようにポート４１を設定し、設定■〜■までのデータ転送が終了した後はＤＭＡを終了するよう選択する（ステップＵ３）。すなわち、ＨＤＬＣ制御フィールド用エリアアドレスを〔ＤＭＡスタートアドレス■〕に設定し（ステップＵ４）、〔ＤＭＡ転送数■〕として制御用データ数「３」を設定する（ステップＵ５）。
【０１０２】また、〔ＤＭＡスタートアドレス■〕にＤＭＡスタートアドレス■の中位８ビットを設定すべきＩ／Ｏポートのアドレスをセットし（ステップＵ６）、〔ＤＭＡ転送数■〕として「１」をセットする（ステップＵ７）。さらに、〔ＤＭＡスタートアドレス■〕の上位８ビットとして、使用するＥＣＭバッファ２１のアドレス情報２４ビットのうちの上位８ビットを設定し、下位８ビットとして「ＯＯＨ」を設定しておく（ステップＵ８）。また、〔ＤＭＡ転送数■〕として、フレーム中のユーザーデータのバイト数（「２５６」または「６４」）をセットする（ステップＵ９）。
【０１０３】ここで、ゲート４２を開けて（ステップＵ１０）、ＤＭＡをスタートする（ステップＵ１１）。ＤＭＡコントローラ２２は、モデム１８からデータ出力要求ＩＲＱ２がある度に、受信データを１バイトずつ転送する。上記のように設定されている場合、まず最初の３バイトをＨＤＬＣ制御フィールド用エリアに転送し、３バイト転送終了後、ＩＲＱ３にてＣＰＵ１１に通知する（ステップＵ１２）。その後、次のフレーム番号データは、自らの〔ＤＭＡスタートアドレス■〕の中位８ビットデータとして転送する。この転送により、〔ＤＭＡスタートアドレス■〕の上記８ビットの設定は既に終了しているので、ＤＭＡスタートアドレス■に関する設定が終了することになる。
【０１０４】この後、ＤＭＡコントローラ２２はストップせずに〔ＤＭＡスタートアドレス■〕によって示されたＥＣＭバッファエリアに対してユーザーデータの転送を行なう。一方、ステップＵ１２の判断でＹＥＳすなわちＣＰＵ１１にＤＭＡコントローラ２２からの割り込みＩＲＱ３が入ったら、ＨＤＬＣ制御フィールド内のデータの正当性を評価し（ステップＵ１３）、ＲＣＰフレームであるか（ステップＵ１４）、または画情報フレームであるか（ステップＵ１５）を判定する。ここで、ＲＣＰフレームとして正当な値の場合には受信の処理を終了する。また、画情報フレームでもＲＣＰフレームでもない場合は、そのフレームをエラーフレームとする処理を行ない（ステップＵ１６）、ＤＭＡ■および■のデータ転送終了割り込みＩＲＱ３を待って（ステップＵ１７、１８）、ＤＭＡを再スタートする。
【０１０５】一方、ステップＵ１５の判断でＹＥＳすなわち画情報フレームとして正当な値の場合には、ＤＭＡ■のデータ転送終了割り込みＩＲＱ３を待って（ステップＵ１９）、フレーム終了割り込みＩＲＱ１の発生を監視する（ステップＵ２０）。ここで、ＩＲＱ１が発生しないままにＤＭＡ■のデータ転送終了割り込みＩＲＱ３が発生した場合は（ステップＵ２１）、続いてＩＲＱ１の発生を監視し（ステップＵ２２）、ＩＲＱ１が発生しない場合は、１フレームのデータが多すぎるとしてＮＧフレーム処理をし（ステップＵ２３）、ＤＭＡを再スタートする。
【０１０６】一方、ステップＵ２０またはＵ２２において、モデム１８からのステータスに割り込みＩＲＱ１が発生したら、割り込みの要因をチェックし（ステップＵ２４）、フレーム受信終了の割り込みの場合には、モデム１８のＣＲＣのステータスをチェックし（ステップＵ２５）、ＣＲＣがＯＫの場合は正常フレーム処理（ステップＵ２６）、またＣＲＣがＮＧの場合はＮＧフレーム処理を行なって（ステップＵ２７）、ＤＭＡの再スタートをかける。
【０１０７】ユーザーデータの転送先スタートアドレスは相手から送られてくるフレーム番号によって自動的に設定されるため、何も設定を変えずに、以降、再スタートをかけ続けながら上記のように割り込み毎のチェックを行なうことによりＥＣＭデータの受信が可能となる。このように、請求項９記載の実施例においては、ＥＣＭの受信データをＤＭＡコントローラ２２によりモデム１８からＥＣＭバッファ２１に転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１０８】以下、請求項１０記載の発明を実施例に基づいて説明する。まず、構成を説明する。図８に示す本実施例においては、非ＥＣＭの送信データをＤＭＡコントローラ２２によりＦＩＦＯメモリ２１からモデム１８に転送する。次に、作用を説明する。
【０１０９】図１８は非ＥＣＭ送信時のポート設定例を示す図であり、本実施例では、ＤＭＡに関するスタートアドレスと転送数の設定を２組使用し、２組目（■の設定）終了時、ＤＭＡはストップせずに引き続き１組目（■の設定）により動作するものとして説明する。図１９R>９は請求項１０記載の実施例を実現する非ＥＣＭ送信時の制御手順を示すフローチャートである。まず、モデム１８をＨＤＬＣを使用せずにデータ送出するモードにセットアップする（ステップＶ１）。このとき、ゲート４２は閉じている（ステップＶ２）。その後、ＦＩＦＯメモリ２１に圧縮データがある程度たまるのを待ち、図１８R>８に示したようにポート４１を設定し、設定■〜■までの動作を繰り返すよう設定する（ステップＶ３）。すなわち、〔ＤＭＡスタートアドレス■〕にＦＩＦＯメモリ２１の先頭アドレスをセットし（ステップＶ４）、〔ＤＭＡ転送数■〕に任意の数（たとえば、２５６バイトの圧縮データがたまった時点で２５６等の数値）をセットする（ステップＶ５）。また、〔ＤＭＡスタートアドレス■〕に、次のアドレス〔ＤＭＡスタートアドレス■〕＋〔ＤＭＡ転送数■〕）を設定し（ステップＶ６）、〔ＤＭＡ転送数■〕にも任意の値を設定した後（ステップＶ７）、ＤＭＡのスタートをかける（ステップＶ８）。このときゲート４２を開く（ステップＶ９）。
【０１１０】スタートをかけられると、ＤＭＡコントローラ２２は、モデム１８からの割り込み要求ＩＲＱ２がある都度、ＦＩＦＯメモリ２１のデータを１バイトずつモデム１８に出力する。〔ＤＭＡ転送数■〕で指定されたバイト数分だけ転送し終えたら、ＤＭＡコントローラ２２は、ＣＰＵ１１に割り込みＩＲＱ３にて通知する（ステップＶ１０）。ＣＰＵ１１は、割り込みＩＲＱ３にてＤＭＡの終了が通知されると、〔ＤＭＡスタートアドレス■〕を、〔ＤＭＡスタートアドレス■〕＋〔ＤＭＡ転送数■〕により更新し（ステップＶ１１）、次が最終データかどうかを判断する（ステップＶ１２）。次が最終データでない場合は、〔ＤＭＡ転送数■〕で指定されたバイト数分だけ転送し終えたら、ＤＭＡコントローラ２２は、ＣＰＵ１１に割り込みＩＲＱ３にて通知する（ステップＶ１３）。ＣＰＵ１１は、割り込みＩＲＱ３にてＤＭＡの終了が通知されると、〔ＤＭＡスタートアドレス■〕を、〔ＤＭＡスタートアドレス■〕＋〔ＤＭＡ転送数■〕により更新し（ステップＶ１４）、次が最終データかどうかを判断する（ステップＶ１５）。次が最終データでない場合は、ステップＶ１０に戻り、以後、■→■→■…の動作を繰り返す。
【０１１１】一方、ステップＶ１２またはＶ１５の判断で、次が最終データの場合は、１ページ分のデータの圧縮が終了した時点で、そのデータの送出設定時にＤＭＡ転送数に残りのデータ数を設定し（ステップＶ１６）、このデータ数分の転送が終了すると、ＤＭＡコントローラ２２は、ＣＰＵ１１に最後のＤＭＡ終了割り込みＩＲＱ３にて通知し（ステップＶ１７）、ゲート４２を閉じて（ステップＶ１８）、モデム１８へのデータ入力を終了する（ステップＶ１９）。
【０１１２】このように、請求項１０記載の実施例においては、非ＥＣＭの送信データをＤＭＡコントローラ２２によりＦＩＦＯメモリ２１からモデム１８に転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１１３】以下、請求項１１記載の発明を実施例に基づいて説明する。まず、構成を説明する。図８に示す本実施例においては、非ＥＣＭの受信データをＤＭＡコントローラ２２によりモデム１８からＦＩＦＯメモリ２１に転送する。次に、作用を説明する。
【０１１４】図２０は非ＥＣＭ受信時のポート設定例を示す図であり、本実施例では、ＤＭＡに関するスタートアドレスと転送数の設定を２組使用し、２組目（■の設定）終了時、ＤＭＡはストップせずに引き続き１組目（■の設定）により動作するものとして説明する。図２１R>１は請求項１１記載の発明を実現する非ＥＣＭ受信時の制御手順を示すフローチャートである。まず、モデムをＨＤＬＣを使用せずにデータ受信するモードにセットアップする（ステップＷ１）。このとき、ゲート４２は閉じている（ステップＷ２）。その後、図２０に示したようにポート４１を設定し、設定■〜■までの動作を繰り返すよう設定する（ステップＷ３）。すなわち、〔ＤＭＡスタートアドレス■〕にＦＩＦＯメモリ２１の先頭アドレスをセットし（ステップＷ４）、〔ＤＭＡ転送数■〕に任意の数（たとえば、２５６等の数値）をセットする（ステップＷ５）。また、〔ＤＭＡスタートアドレス■〕に、次のアドレス〔ＤＭＡスタートアドレス■〕＋〔ＤＭＡ転送数■〕を設定し（ステップＷ６）、〔ＤＭＡ転送数■〕にも任意の値を設定した後（ステップＷ７）、ＤＭＡのスタートをかける（ステップＷ８）。このとき、ゲート４２を開き（ステップＷ９）、モデム１８によるデータの受信を開始する。
【０１１５】スタートをかけられると、ＤＭＡコントローラ２２は、キャリアすなわちユーザーデータである受信データの有無を判断し（ステップＷ１０）、受信データが有る場合は、モデム１８からの割り込み要求ＩＲＱ２がある都度、モデム１８からユーザーデータを読み込み、１バイトずつＦＩＦＯメモリ２１に転送する。〔ＤＭＡ転送数■〕で指定されたバイト数分だけ転送し終えたら、ＤＭＡコントローラ２２は、ＣＰＵ１１に割り込みＩＲＱ３にて通知する（ステップＷ１１）。ＣＰＵ１１は、割り込みＩＲＱ３にてＤＭＡの終了が通知されると、〔ＤＭＡスタートアドレス■〕を、〔ＤＭＡスタートアドレス■〕＋〔ＤＭＡ転送数■〕により更新し（ステップＷ１２）、再びキャリアの有無を判断する（ステップＷ１３）。ここで、キャリアが有る場合は、モデム１８からの割り込み要求ＩＲＱ２がある都度、モデム１８からユーザーデータを読み込み、１バイトずつＦＩＦＯメモリ２１に転送する。
【０１１６】〔ＤＭＡ転送数■〕で指定されたバイト数分だけ転送し終えたら、ＤＭＡコントローラ２２は、ＣＰＵ１１に割り込みＩＲＱ３にて通知する（ステップＷ１４）。ＣＰＵ１１は、割り込みＩＲＱ３にてＤＭＡの終了が通知されると、〔ＤＭＡスタートアドレス■〕を、〔ＤＭＡスタートアドレス■〕＋〔ＤＭＡ転送数■〕により更新し（ステップＷ１５）、ステップＷ１０に戻ってキャリアの有無を判断する。以後、■→■→■…の動作を繰り返す。
【０１１７】非ＥＣＭ受信時は、どこでデータの受信が終了するか復調するまでわからないので、相手からのデータのキャリアが切れるまで同様の動作を繰り返し、ステップＷ１０またはＷ１３で、キャリアが切れたと判断した時点で、ゲート４２を閉じ（ステップＷ１６）、ＤＭＡを停止させて（ステップＷ１７）、１ページ分の制御を終了する。
【０１１８】このように、請求項１１記載の実施例においては、非ＥＣＭの受信データをＤＭＡコントローラ２２によりモデム１８からＦＩＦＯメモリ２１に転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１１９】
【発明の効果】以上説明したように、請求項１記載の発明に係るデータ通信装置によれば、非ＥＣＭ送信時にモデムからのデータ入力要求がある度に、ＤＭＡコントローラによってＦＩＦＯメモリからモデムに所定バイト数のデータを転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【０１２０】また、請求項２記載の発明に係るデータ通信装置によれば、非ＥＣＭ受信時にモデムからのデータ出力要求がある度に、ＤＭＡコントローラによってモデムからＦＩＦＯメモリに所定バイト数のデータを転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【０１２１】また、請求項３記載の発明に係るデータ通信装置によれば、ハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生するフィールド情報発生部と、ＥＣＭバッファにおけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成するアドレス／フレーム番号変換部と、を設け、ＥＣＭ送信時にモデムからのデータ入力要求がある度に、ＤＭＡコントローラによってＥＣＭバッファからモデムに順次データを転送し、このデータを前記フレーム番号に従ってＨＤＬＣにフレーミングするので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【０１２２】また、請求項４記載の発明に係るデータ通信装置によれば、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識するフィールド認識部と、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別するデータ識別部と、画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭバッファの格納アドレスを自動発生するフレーム番号／アドレス変換部と、を設け、ＥＣＭ受信時にモデムからのデータ出力要求がある度に、ＤＭＡコントローラによってモデムからＥＣＭバッファに順次データを転送し、このデータを前記格納アドレスに従ってＥＣＭバッファに格納するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【０１２３】また、請求項５記載の発明に係るデータ通信装置によれば、ＥＣＭバッファとモデム間でデータを中継するデータバッファと、このデータバッファとモデム間で該モデムからの要求に応えてデータを転送するＤＭＡコントローラと、を設け、ＥＣＭ送信時にＣＰＵによってＥＣＭバッファからデータバッファにデータをコピーし、データバッファにコピーされたデータをＤＭＡコントローラによってモデムに転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【０１２４】また、請求項６記載の発明に係るデータ通信装置によれば、ＥＣＭ受信時にＤＭＡコントローラによってモデムからＤＭＡデータバッファにデータを転送し、ＤＭＡデータバッファに転送されたデータをＣＰＵによってＥＣＭバッファにコピーするので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【０１２５】また、請求項７記載の発明に係るデータ通信装置によれば、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータもＥＣＭバッファとデータバッファ間ではＣＰＵによって転送し、データバッファとモデム間ではＤＭＡコントローラによって転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【０１２６】また、請求項８記載の発明に係るデータ通信装置によれば、ＤＭＡコントローラによるスタートアドレスと転送バイト数を設定するポートを複数設け、設定に使用するポートを指定する指定部と、指定されたポートを使用してのＤＭＡが終了した時点でＤＭＡを停止するか継続するかを選択する選択部と、を備え、ＥＣＭの送信データを前記ＤＭＡコントローラによりＥＣＭバッファからモデムに転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１２７】また、請求項９記載の発明に係るデータ通信装置によれば、ＥＣＭの受信データをＤＭＡコントローラによりモデムからＥＣＭバッファに転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１２８】また、請求項１０記載の発明に係るデータ通信装置によれば、非ＥＣＭの送信データをＤＭＡコントローラによりＦＩＦＯメモリからモデムに転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１２９】また、請求項１１記載の発明に係るデータ通信装置によれば、非ＥＣＭの受信データをＤＭＡコントローラによりモデムからＦＩＦＯメモリに転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【図面の簡単な説明】
【図１】請求項１〜４いずれかに記載された発明の一実施例に係るデータ通信装置としてのファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）はＥＣＭ画情報のＨＤＬＣフレーム構造を示す図である。
【図２】請求項１記載の実施例における１ページ送信時の制御手順を示すフローチャートである。
【図３】請求項２記載の実施例における１ページ受信時の制御手順を示すフローチャートである。
【図４】請求項３記載の実施例における１ページ送信時の制御手順を示すフローチャートである。
【図５】請求項４記載の実施例における１ページ受信時の制御手順を示すフローチャートである。
【図６】請求項５〜７いずれかに記載された発明の一実施例に係るデータ通信装置としてファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）はＤＭＡデータバッファの実施例を示す構成図である。
【図７】図６に示すファクシミリ装置におけるデータフローを示す図であり、同図（ａ）はＥＣＭ送信時のデータフロー、同図（ｂ）はＥＣＭ受信時のデータフローを示す。
【図８】請求項８〜１１いずれかに記載された発明の一実施例に係るデータ通信装置としてファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）は割り込みの発生状況を示す構成図である。
【図９】図８（ａ）に示すＤＭＡ設定用出力ポートの設定項目および構成を示す図である。
【図１０】ＥＣＭ送信時のポート設定例を示す図である。
【図１１】請求項８記載の実施例を実現するＥＣＭ送信時の制御手順を示すフローチャートである。
【図１２】図１１に続く制御手順を示すフローチャートである。
【図１３】ＲＡＭ内のデータエリアを示す図であり、同図（ａ）はＨＤＬＣ制御フィールド用データエリアを示し、同図（ｂ）はフレーム番号ストアエリアを示す。
【図１４】ＨＤＬＣフレームを示す構成図であり、同図（ａ）はＥＣＭ画情報フレーム、同図（ｂ）はＲＣＰフレームをそれぞれ示す。
【図１５】ＥＣＭ受信時のポート設定例を示す図である。
【図１６】請求項９記載の実施例を実現するＥＣＭ受信時の制御手順を示すフローチャートである。
【図１７】図１６に続く制御手順を示すフローチャートである。
【図１８】非ＥＣＭ送信時のポート設定例を示す図である。
【図１９】請求項１０記載の実施例を実現する非ＥＣＭ送信時の制御手順を示すフローチャートである。
【図２０】非ＥＣＭ受信時のポート設定例を示す図である。
【図２１】請求項１１記載の発明を実現する非ＥＣＭ受信時の制御手順を示すフローチャートである。
【符号の説明】
１１ ＣＰＵ
１８ モデム
２１ ＦＩＦＯおよびＥＣＭバッファ
２２ ＤＭＡコントローラ
【０００１】
【産業上の利用分野】本発明は例えばファクシミリ装置のようにモデムを用いてデータを送受信するデータ通信装置に関し、特にモデムの高速化に対処して尚且つＣＰＵの負担を軽減するデータ通信装置に関する。
【０００２】
【従来の技術】従来、ファクシミリ装置等のデータ通信装置が多用されているが、このデータ通信装置たとえばファクシミリ装置において、モデムに対するデータの入出力は、モデムが発生する割り込み要求を基にソフトウェアにて、ＣＰＵの割り込み処理の中で行なっていた。
【０００３】しかし、近年、送信中でもコピーや次の原稿の読取およびメモリ蓄積などができるデュアルアクセス等の機能が増大し、ＣＰＵの負担が増大している。また、モデムの送受信スピードも高速化の傾向にあり、もはや１４４００ｂｐｓのモデムを搭載したファクシミリ装置が常識化している。
【０００４】
【発明が解決しようとする課題】しかしながら、このような従来のデータ通信装置にあっては、モデムのスピードが上がるにつれてＣＰＵへの割り込み要求の頻度も上がり、これに前述したような送受信以外の制御が重なった場合、モデムのデータ送受信サイクルにＣＰＵからのデータ入出力が間に合わなくなってしまうという問題があった。
【０００５】そこで、請求項１〜４いずれかに記載の発明は、ＣＰＵから独立したＤＭＡによってＲＡＭエリアとモデム間のデータ転送を行なうことにより、ＣＰＵの負担を軽減したうえで高速なモデム制御を実現できるデータ通信装置を提供することを目的としている。次に、前記請求項１〜４いずれかに記載の発明を実現したデータ通信装置にあっては、ＣＰＵの負担を軽減したうえで高速なモデム制御が可能となるが、この構成だとハードウェアに依存する部分が多いため、イレギュラなフレームを受信したような場合に柔軟な対応が難しくなる虞れがある。
【０００６】そこで、請求項５〜７いずれかに記載の発明は、ＲＡＭエリアとモデム間でデータを中継するデータバッファを設け、ＲＡＭエリアとデータバッファ間ではＣＰＵによってデータを転送し、またデータバッファとモデム間ではＤＭＡによってデータを転送することにより、高速なモデム制御を実現したうえでハードウェアの負担を軽減するデータ通信装置を提供することを目的としている。
【０００７】次に、前記請求項１〜４いずれかに記載の発明を実現した場合であっても、制御およびハードウェアのより一層の単純化が望まれ、また前記請求項５〜７いずれかに記載の発明を実現した場合であっても、モデムの割り込みから次の割り込みまでの１バイト時間以内にデータ転送制御を実行しなければならないという制約があるので、システムの負荷をかなり軽減できるというもののリスクは残る。
【０００８】そこで、請求項８〜１１いずれかに記載の発明は、ＤＭＡのスタートアドレスと転送バイト数を設定するポートを複数設け、これらのポートを用いてＤＭＡの動作を設定することにより、ＣＰＵの負担を軽減しシステムのリスクをも軽減するデータ通信装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、上記目的を達成するために、画情報の正誤判定機能を有するエラーコレクションモードＥＣＭと非ＥＣＭとを設け、ＥＣＭまたは非ＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるＥＣＭデータを格納するＥＣＭバッファと、前記モデムによって送受信される非ＥＣＭデータを格納するＦＩＦＯメモリと、このＦＩＦＯメモリとモデム間または前記ＥＣＭバッファとモデム間のデータ転送を制御するＣＰＵと、を備えたデータ通信装置において、前記モデムからの要求に応えて前記ＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送を制御するＤＭＡコントローラを設け、非ＥＣＭ送信時に前記モデムからのデータ入力要求がある度に前記ＤＭＡコントローラによってＦＩＦＯメモリからモデムに所定バイト数のデータを転送することを特徴とする。
【００１０】また、請求項２記載の発明は、上記目的を達成するために、請求項１記載のデータ通信装置において、非ＥＣＭ受信時に前記モデムからのデータ出力要求がある度に前記ＤＭＡコントローラによってモデムからＦＩＦＯメモリに所定バイト数のデータを転送することを特徴とする。また、請求項３記載の発明は、上記目的を達成するために、請求項１または２記載のデータ通信装置において、ハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生するフィールド情報発生部と、ＥＣＭバッファにおけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成するアドレス／フレーム番号変換部と、を設け、ＥＣＭ送信時に前記モデムからのデータ入力要求がある度に前記ＤＭＡコントローラによってＥＣＭバッファからモデムに順次データを転送し、このデータを前記フレーム番号に従ってＨＤＬＣにフレーミングすることを特徴とする。
【００１１】また、請求項４記載の発明は、上記目的を達成するために、請求項３記載のデータ通信装置において、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識するフィールド認識部と、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別するデータ識別部と、画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭバッファの格納アドレスを自動発生するフレーム番号／アドレス変換部と、を設け、ＥＣＭ受信時に前記モデムからのデータ出力要求がある度に前記ＤＭＡコントローラによってモデムからＥＣＭバッファに順次データを転送し、このデータを前記格納アドレスに従ってＥＣＭバッファに格納することを特徴とする。
【００１２】また、請求項５記載の発明は、上記目的を達成するために、画情報の正誤判定機能を有するエラーコレクションモードＥＣＭを設け、このＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるデータを格納するＥＣＭバッファと、このＥＣＭバッファとモデム間のデータ転送を制御するＣＰＵと、を備えたデータ通信装置において、前記ＥＣＭバッファとモデム間でデータを中継するデータバッファと、このデータバッファとモデム間で該モデムからの要求に応えてデータを転送するＤＭＡコントローラと、を設け、ＥＣＭ送信時に前記ＣＰＵによってＥＣＭバッファからデータバッファにデータをコピーし、データバッファにコピーされたデータを前記ＤＭＡコントローラによってモデムに転送することを特徴とする。
【００１３】また、請求項６記載の発明は、上記目的を達成するために、請求項５記載のデータ通信装置において、ＥＣＭ受信時にＤＭＡコントローラによってモデムからデータバッファにデータを転送し、データバッファに転送されたデータをＣＰＵによってＥＣＭバッファにコピーすることを特徴とする。また、請求項７記載の発明は、上記目的を達成するために、請求項５または６記載のデータ通信装置において、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータをＥＣＭバッファとデータバッファ間ではＣＰＵによって転送し、データバッファとモデム間ではＤＭＡコントローラによって転送することを特徴とする。
【００１４】また、請求項８記載の発明は、上記目的を達成するために、画情報の正誤判定機能を有するエラーコレクションモードＥＣＭと非ＥＣＭとを設け、ＥＣＭまたは非ＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるＥＣＭデータを格納するＥＣＭバッファと、前記モデムによって送受信される非ＥＣＭデータを格納するＦＩＦＯメモリと、前記モデムからの要求に応えて前記ＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送を制御するＤＭＡコントローラと、を備えたデータ通信装置において、前記ＤＭＡコントローラによるスタートアドレスと転送バイト数を設定するポートを複数設け、設定に使用するポートを指定する指定部と、指定されたポートを使用してのＤＭＡが終了した時点でＤＭＡを停止するか継続するかを選択する選択部と、を備え、ＥＣＭの送信データを前記ＤＭＡコントローラによりＥＣＭバッファからモデムに転送することを特徴とする。
【００１５】また、請求項９記載の発明は、上記目的を達成するために、請求項８記載のデータ通信装置において、ＥＣＭの受信データをＤＭＡコントローラによりモデムからＥＣＭバッファに転送することを特徴とする。また、請求項１０記載の発明は、上記目的を達成するために、請求項８記載のデータ通信装置において、非ＥＣＭの送信データをＤＭＡコントローラによりＦＩＦＯメモリからモデムに転送することを特徴とする。
【００１６】また、請求項１１記載の発明は、上記目的を達成するために、請求項８記載のデータ通信装置において、非ＥＣＭの受信データをＤＭＡコントローラによりモデムからＦＩＦＯメモリに転送することを特徴とする。
【００１７】
【作用】上記構成を有する請求項１記載の発明においては、モデムからの要求に応えてＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送を制御するＤＭＡコントローラを設け、非ＥＣＭ送信時にモデムからのデータ入力要求がある度に、ＤＭＡコントローラによってＦＩＦＯメモリからモデムに所定バイト数のデータを転送する。
【００１８】また、上記構成を有する請求項２記載の発明においては、非ＥＣＭ受信時にモデムからのデータ出力要求がある度に、ＤＭＡコントローラによってモデムからＦＩＦＯメモリに所定バイト数のデータを転送する。また、上記構成を有する請求項３記載の発明においては、ハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生するフィールド情報発生部と、ＥＣＭバッファにおけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成するアドレス／フレーム番号変換部と、を設け、ＥＣＭ送信時にモデムからのデータ入力要求がある度に、ＤＭＡコントローラによってＥＣＭバッファからモデムに順次データを転送し、このデータを前記フレーム番号に従ってＨＤＬＣにフレーミングする。
【００１９】また、上記構成を有する請求項４記載の発明においては、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識するフィールド認識部と、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別するデータ識別部と、画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させてＥＣＭバッファの格納アドレスを自動発生するフレーム番号／アドレス変換部と、を設け、ＥＣＭ受信時にモデムからのデータ出力要求がある度に、ＤＭＡコントローラによってモデムからＥＣＭバッファに順次データを転送し、このデータを前記格納アドレスに従ってＥＣＭバッファに格納する。
【００２０】また、上記構成を有する請求項５記載の発明においては、ＥＣＭバッファとモデム間でデータを中継するデータバッファと、このデータバッファとモデム間で該モデムからの要求に応えてデータを転送するＤＭＡコントローラと、を設け、ＥＣＭ送信時にＣＰＵによってＥＣＭバッファからデータバッファにデータをコピーし、データバッファにコピーされたデータを前記ＤＭＡコントローラによってモデムに転送する。
【００２１】また、上記構成を有する請求項６記載の発明においては、ＥＣＭ受信時にＤＭＡコントローラによってモデムからデータバッファにデータを転送し、データバッファに転送されたデータをＣＰＵによってＥＣＭバッファにコピーする。また、上記構成を有する請求項７記載の発明においては、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータをＥＣＭバッファとデータバッファ間ではＣＰＵによって転送し、データバッファとモデム間ではＤＭＡコントローラによって転送する。
【００２２】また、上記構成を有する請求項８記載の発明においては、ＤＭＡコントローラによるスタートアドレスと転送バイト数を設定するポートを複数設け、設定に使用するポートを指定する指定部と、指定されたポートを使用してのＤＭＡが終了した時点でＤＭＡを停止するか継続するかを選択する選択部と、を備え、ＥＣＭの送信データをＤＭＡコントローラによりＥＣＭバッファからモデムに転送する。
【００２３】また、上記構成を有する請求項９記載の発明においては、ＥＣＭの受信データをＤＭＡコントローラによりモデムからＥＣＭバッファに転送する。また、上記構成を有する請求項１０記載の発明においては、非ＥＣＭの送信データをＤＭＡコントローラによりＦＩＦＯメモリからモデムに転送する。また、上記構成を有する請求項１１記載の発明においては、非ＥＣＭの受信データをＤＭＡコントローラによりモデムからＦＩＦＯメモリに転送する。
【００２４】
【実施例】以下、本発明を実施例に基づいて説明する。図１は請求項１〜４いずれかに記載された発明の一実施例に係るデータ通信装置としてのファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）はＥＣＭ画情報のＨＤＬＣフレーム構造を示す図である。
【００２５】まず、構成を説明する。図１（ａ）において、ＣＰＵ（Central Processing Unit）１１は、ＲＯＭ（Read Only Memory）１２に書き込まれたプログラムに従って、ファクシミリ装置全体のシステムを制御する。ＲＡＭ（Random Access Memory）１３は、ＣＰＵ１１の動作に必要なワークエリアやデータを記憶する。スキャナ１４は、例えば送信原稿やコピー原稿を所定の解像度で読み取る。プロッタ１５は、受信した画情報または受信したことを知らせるための受信レポート等をプリントアウトする。オペポート１６は、本ファクシミリ装置を操作するために必要な表示装置またはキー入力装置等から構成されている操作表示部である。ＤＣＲ（符号化復号化部）１７は、送信する画情報を所定の方式で符号化してその情報量を圧縮すると共に、受信時に符号化されている画情報を復号化して元の画情報に復元する。
【００２６】モデム（変復調装置）１８は、ファクシミリ通信に係る変復調を行なうものであり、画情報をデータとして送受信するデータ送受信部１９と、ハイレベル・データリンク制御手順ＨＤＬＣに従ってフレーム処理するＨＤＬＣ処理部２０とを備えている。ＨＤＬＣのフレーム構造が図１（ｂ）に示され、フレームＮｏ．に対応させて２５６または６４バイトの画情報がフレーミングされる。ここで、フレーミングされる画情報は、画情報の制御判定機能を有するエラーコレクションモードＥＣＭの画情報であり、非ＥＣＭの画情報は図示していない通常通りのデータ構成となっている。
【００２７】ＦＩＦＯおよびＥＣＭバッファ２１は、前記モデム１８によって送受信される非ＥＣＭデータを格納するＦＩＦＯメモリと、ＥＣＭデータを格納するＥＣＭバッファとを備えたメモリであり、例えば前記ＲＡＭ１３にエリア設定されている。従来であれば、このＦＩＦＯおよびＥＣＭバッファ２１とモデム１８間、すなわちＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送はＣＰＵ１１によって制御されるが、本実施例においてはＤＭＡコントローラ２２によって制御する。
【００２８】ＡＦ発生認識部２３は、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ（図１（ｂ）参照）の情報を、ＥＣＭ送信時には発生し、またＥＣＭ受信時には識別する。ＣＦ発生認識部２４は、ＨＤＬＣで規定されるフレームを構成するコントロールフィールドＣＦ（図１（ｂ）参照）の情報を、ＥＣＭ送信時には発生し、またＥＣＭ受信時には識別する。
【００２９】ＦＣＦ発生認識部２５は、ＨＤＬＣで規定されるフレームを構成するファクシミリコントロールフィールドＦＣＦ（図１（ｂ）参照）の情報を、ＥＣＭ送信時には発生し、またＥＣＭ受信時には識別する。スタートアドレス設定部２６は、ＤＭＡコントローラ２２によるスタートアドレスを設定する。
【００３０】フレーム番号⇔アドレス変換部２７は、ＥＣＭ送信時にＥＣＭバッファ２１におけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成し、またＥＣＭ受信時にＨＤＬＣのフレーム番号に対応させてＥＣＭバッファ２１の格納アドレスを自動発生する。エンドアドレス設定部２８は、ＤＭＡコントローラ２２によるエンドアドレスを設定する。
【００３１】上記構成において、請求項１記載の発明は、非ＥＣＭ送信時に前記モデム１８からのデータ入力要求がある度に、前記ＤＭＡコントローラ２２によってＦＩＦＯメモリ２１からモデム１８に所定バイト数のデータを転送する。次に、図２のフローチャートに従って請求項１記載の実施例についてその作用を説明する。なお、図２は請求項１記載の実施例における１ページ送信時の制御手順を示すフローチャートである。
【００３２】Ｇ３非ＥＣＭによる画情報送信時は、まずモデムスピード等から算出したダミーデータをＦＩＦＯメモリ２１に格納し（ステップＳ１）、このＦＩＦＯメモリ２１の先頭アドレスをスタートアドレス設定部２６に設定する（ステップＳ２）。次いで、ダミーデータをＦＩＦＯメモリ２１に格納した時点でのＦＩＦＯメモリ２１への書込みポインタをエンドアドレスに設定し（ステップＳ３）、ＤＭＡのスタートをかける（ステップＳ４）。
【００３３】スタートがかけられると、ＤＭＡコントローラ２２は、モデム１８からのデータ入力要求割り込み信号を監視し、リクエストがある度にＦＩＦＯメモリ２１から１バイトずつデータをモデム１８に転送する。このとき、ＤＣＲ１７によってライン毎にライン終端信号ＥＯＬ（End of Line）（ステップＳ５）、１ライン分の圧縮データ（ステップＳ６）、および所定のフィルビット（Fill bit）を付加する（ステップＳ７）。
【００３４】続いて、１ラインの処理が終了する度に１ページのデータ処理が終了したかどうかを判断し（ステップＳ８）、１ページ未了の場合はエンドアドレス設定部２８によりＤＭＡエンドアドレスを更新して次のライン処理を実行するが（ステップＳ９）、１ページ分のデータの圧縮が終了したら、画情報の終了を示すＲＴＣ（Return to Control）パターンをＦＩＦＯメモリ２１に格納し（ステップＳ１０）、エンドアドレス設定部２８によりＤＭＡエンドアドレスを更新して（ステップＳ１１）、ＤＭＡコントローラ２２から出力される処理終了割り込みを待って１ページ分の処理を終了する（ステップＳ１２）。なお、処理終了割り込みは、エンドアドレス設定部２８によるエンドアドレスに達した時点で、ＤＭＡコントローラ２２からＣＰＵ１１に出力される。
【００３５】なお、本実施例では１ライン分のデータをＦＩＦＯメモリ２１に格納後、ＤＭＡエンドアドレスの更新を行なっているが、ＦＩＦＯメモリ２１に１バイトまたは所定のバイト数分だけ格納する度に更新してもよい。また、本実施例では８ビットのＣＰＵ１１で、６４ｋバイトのＦＩＦＯメモリ２１を用いた場合の例であり、アドレスが××ＦＦＦＦ（Ｈ）の後で自動的に××００００（Ｈ）になるため、特別なＦＩＦＯ管理を行なっていないが、ＦＩＦＯメモリ２１の容量がこれより少ない場合は、ＦＩＦＯメモリ２１のエンドアドレスまでデータを入力する都度、ＤＭＡのエンドアドレスをＦＩＦＯメモリ２１のエンドアドレスに設定し、ＤＭＡコントローラ２２からの終了割り込みを待ち、その後ＦＩＦＯメモリ２１の先頭アドレスをＤＭＡのスタートアドレスに設定してからＤＭＡの再スタートをかけることが望ましい。
【００３６】このように、請求項１記載の実施例においては、非ＥＣＭ送信時にモデム１８からのデータ入力要求がある度に、ＤＭＡコントローラ２２によってＦＩＦＯメモリ２１からモデム１８に所定バイト数のデータを転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【００３７】以下、請求項２記載の発明を実施例に基づいて説明する。まず、構成を説明する。図１（ａ）に示す本実施例において、非ＥＣＭ受信時に前記モデム１８からのデータ出力要求がある度に、前記ＤＭＡコントローラ２２によってモデム１８からＦＩＦＯメモリ２１に所定バイト数のデータを転送する。
【００３８】次に、図３のフローチャートに従って請求項２記載の実施例についてその作用を説明する。なお、図３は請求項２記載の実施例における１ページ受信時の制御手順を示すフローチャートである。まず、Ｇ３非ＥＣＭによる画情報の受信フローに入ったら、スタートアドレス設定部２６にＦＩＦＯメモリ２１の先頭アドレスをＤＭＡのスタートアドレスとして設定し（ステップＴ１）、エンドアドレス設定部２８に例えばＦＩＦＯメモリ２１のエンドアドレス等の充分に大きな値をＤＭＡのエンドアドレスとして設定した後（ステップＴ２）、ＤＭＡのスタートをかける（ステップＴ３）。
【００３９】ＤＭＡコントローラ２２は、スタートがかけられたら、モデム１８からのデータ出力要求割り込み信号を監視し、要求がある度に、モデム１８からＦＩＦＯメモリ２１に受信データを転送する。このとき、ＤＣＲ１７の復調動作を制御するＣＰＵ１１のデータ復調制御部（以下、ＤＣＲモジュールとも云う）では、ライン終端信号ＥＯＬを監視しながら（ステップＴ４）、１ライン復調する毎に（ステップＴ５）、画情報終了信号ＲＴＣの有無を判断する（ステップＴ６）。ここで、ＲＴＣが無い場合は１ラインに付加されているフィルビットを削除し（ステップＴ７）、現在復調を終了したラインの終了アドレスをＤＭＡのエンドアドレスとしてセットし（ステップＴ８）、ステップＴ４に戻って次のラインを復調する。
【００４０】一方、ステップＴ６の判断で画情報終了信号ＲＴＣを発見した場合は、受信終了と判断し、ＤＭＡを強制終了して（ステップＴ９）、処理を終了する。この場合も前記実施例と同様に、１バイトまたは所定のバイト数の画情報をＦＩＦＯメモリ２１からＤＣＲ１７が読み出す都度、ＤＭＡエンドアドレスの設定を行なってもよい。また、ＦＩＦＯメモリ２１が６４バイトより小さい場合も前記実施例と同様に、エンドアドレスとスタートアドレスを設定する。
【００４１】このように、請求項２記載の実施例においては、非ＥＣＭ受信時にモデム１８からのデータ出力要求がある度に、ＤＭＡコントローラ２２によってモデム１８からＦＩＦＯメモリ２１に所定バイト数のデータを転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【００４２】以下、請求項３記載の発明を実施例に基づいて説明する。まず、構成を説明する。図１（ａ）に示す本実施例において、フィールド情報発生部としてＡＦ発生認識部２３、ＣＦ発生認識部２４、およびＦＣＦ発生認識部２５が設けられており、それぞれハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生する。また、アドレス／フレーム番号変換部としてフレーム番号⇔アドレス変換部２７が設けられており、ＥＣＭバッファ２１におけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成する。ここで、ＤＭＡコントローラ２２は、ＥＣＭ送信時に前記モデム１８からのデータ入力要求がある度に、ＥＣＭバッファ２１からモデム１８に順次データを転送する。このデータは、モデム１８のＨＤＬＣ処理部２０において、前記フレーム番号に従ってＨＤＬＣにフレーミングされる。
【００４３】次に、図４のフローチャートに従って請求項３記載の実施例についてその作用を説明する。なお、図４は請求項３記載の実施例における１ページ送信時の制御手順を示すフローチャートである。Ｇ３ＥＣＭによる画情報送信時は、まずモデム１８をＨＤＬＣフレーミング用にセットアップする（ステップＰ１）。これにより、図１（ｂ）に示すＨＤＬＣフレームのフラグ（FLAG）およびフレームチェックシーケンスＦＣＳ（Frame Check Sequence）は、モデム１８のＨＤＬＣ処理部２０により自動的に出力される。また、画情報送信時にはＣＰＵ１１のデータ圧縮制御部によって、ＡＦ発生認識部２３、ＣＦ発生認識部２４、およびＦＣＦ発生認識部２５に、ＥＣＭ画データであることを示す所定のデータをセットする（ステップＰ２）。
【００４４】次いで、ＤＣＲ１７により画情報を圧縮し（ステップＰ３）、１フレーム分のデータの圧縮が終了する毎に（ステップＰ４）、圧縮データをＥＣＭバッファ２１に格納し、そのフレームのスタートアドレスをＤＭＡのスタートアドレスに（ステップＰ５）、またそのフレームの終了アドレスをＤＭＡのエンドアドレスにセットし（ステップＰ６）、ＤＭＡのスタートをかける（ステップＰ７）。
【００４５】スタートがかけられると、ＤＭＡコントローラ２２は、モデム１８からのデータ入力要求の都度、順にＡＦ、ＣＦ、ＦＣＦをそれぞれのフィールド情報発生部２３、２４、２５からモデム１８に転送し、その後ＤＭＡスタートアドレスから計算したフレーム番号を変換部２７からモデム１８に転送し、続いてＥＣＭバッファ２１中の圧縮データをモデム１８に転送する（ステップＰ８）。
【００４６】ＤＭＡエンドアドレスに達すると（ステップＰ９）、ＤＭＡコントローラ２２はＣＰＵ１１に処理終了を通知し（ステップＰ１０）、ページ終了までステップＰ４からの処理を繰り返す（ステップＰ１１）。一方、ＣＰＵ１１では処理終了が通知されると、モデム１８に対し１フレームの終了を通知し、次のフレームの圧縮が終了するまで待つ。また、モデム１８は、ＨＤＬＣフレーミング用にセットアップされていると、それまでのデータからＣＲＣ（Cyclic Redundancy Check）演算した結果をＦＣＳとして出力した後、次のフレームのデータが入力されるまでフレーム間フラグを出力し続ける。
【００４７】ステップＰ１１においてページ終了を判断すると、ＡＦ発生認識部２３、ＣＦ発生認識部２４、およびＦＣＦ発生認識部２５を画情報終了信号ＲＣＰ用にセットアップして（ステップＰ１２）、図１（ｂ）に示すＨＤＬＣフレームのＡＦ、ＣＦ、およびＦＣＦにＲＣＰフレームをセットして送信し（ステップＰ１３）、処理を終了する。
【００４８】このように、請求項３記載の実施例においては、ハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生するフィールド情報発生部２３、２４、および２５と、ＥＣＭバッファ２１におけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成するアドレス／フレーム番号変換部２７と、を設け、ＥＣＭ送信時に前記モデム１８からのデータ入力要求がある度に、前記ＤＭＡコントローラ２２によってＥＣＭバッファ２１からモデム１８に順次データを転送し、このデータを前記フレーム番号に従ってＨＤＬＣにフレーミングするので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【００４９】以下、請求項４記載の発明を実施例に基づいて説明する。まず、構成を説明する。図１（ａ）に示す本実施例において、フィールド認識部としてＡＦ発生認識部２３、ＣＦ発生認識部２４、およびＦＣＦ発生認識部２５が設けられており、それぞれＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識する。なお、ＦＣＦ発生認識部２５はデータ識別部として、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別する。また、フレーム番号／アドレス変換部としてフレーム番号⇔アドレス変換部２７が設けられており、前記ＦＣＦ発生認識部２５によって画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭバッファ２１の格納アドレスを自動発生する。ここで、ＤＭＡコントローラ２２は、ＥＣＭ受信時に前記モデム１８からのデータ出力要求がある度に、モデム１８からＥＣＭバッファ２１に順次データを転送する。このデータは、前記格納アドレスに従ってＥＣＭバッファ２１に格納される。
【００５０】次に、図５のフローチャートに従って請求項４記載の実施例についてその作用を説明する。なお、図５は請求項４記載の実施例における１ページ受信時の制御手順を示すフローチャートである。Ｇ３ＥＣＭによる画情報受信時は、まずモデム１８をＨＤＬＣフレーム用にセットアップする（ステップＲ１）。これにより、モデム１８からは、図１（ｂ）に示すＡＦから画情報までのデータ、およびフレーム終了を示すステータス割り込みと、そのフレームのＦＣＳからそのフレームが正常に受信できたか否かのステータスが示される。
【００５１】ＣＰＵ１１では、フレームサイズ（２５６オクテットまたは６４オクテット）をフレーム番号⇔アドレス変更部２７にセットし（ステップＲ２）、ＤＭＡのスタートをかける（ステップＲ３）。スタートがかけられると、ＤＭＡコントローラ２２では、フィールド認識部２３、２４、および２５によってＡＦ、ＣＦ、ＦＣＦを認識し、画情報であると判断すると次のフレーム番号から、ＥＣＭバッファ２１へのデータ転送スタートアドレスおよびそのスタートアドレスにフレームサイズを足したＤＭＡ終了アドレスを生成する。そして、モデム１８からのデータ出力要求の度に、モデム１８から受信データをＥＣＭバッファ２１に転送する。
【００５２】ＥＣＭバッファ２１に転送されたデータは、ＤＣＲ１７によって復調され（ステップＲ４）、フレームエンドがチェックされる（ステップＲ５）。エンドアドレスに達したら、フレームが正常に受信できたかどうかをＣＲＣ演算によりチェックし（ステップＲ６）、合わせてＲＣＰフレームすなわちＡＦ、ＣＦ、ＦＣＦがＲＣＰフレームにセットされているかどうかを判断し（ステップＲ７）、正常受信の場合は次のフロックがあるかどうかを判断し（ステップＲ８）、無い場合は残りの受信データの復調を完了し（ステップＲ９）、処理を終了する。
【００５３】一方、ステップＲ８の判断で次のブロックがある場合は、処理の継続を設定するフェーズＤ処理を行なって（ステップＲ１０）、ステップＲ１に戻って次のフレーム受信に供える。ＣＰＵ１１は、モデム１８からフレーム終了を通知する割り込みが入ると、その時点でモデム１８から示されるステータスすなわちそのフレームが正常に受信できたか否かを示すステータスを判断し、そのフレームの再送要求を行なうか否かを決定する。
【００５４】このように、請求項４記載の実施例においては、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識するフィールド認識部２３、２４、および２５と、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別するデータ識別部２５と、画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭバッファの格納アドレスを自動発生するフレーム番号／アドレス変換部２７と、を設け、ＥＣＭ受信時に前記モデム１８からのデータ出力要求がある度に、前記ＤＭＡコントローラ２２によってモデム１８からＥＣＭバッファ２１に順次データを転送し、このデータを前記格納アドレスに従ってＥＣＭバッファ２１に格納するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【００５５】以下、請求項５〜７いずれかに記載の発明を実施例に基づいて説明する。図６は請求項５〜７いずれかに記載された発明の一実施例に係るデータ通信装置としてファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）はＤＭＡデータバッファの実施例を示す構成図である。なお、本実施例において上述例と同一の構成については、同一符号を付してその具体的な説明を省略する。
【００５６】まず、構成を説明する。図６（ａ）において、モデム１８は、画情報の正誤判定機能を有するエラーコレクションモードＥＣＭの画情報をデータとして送受信する。このモデム１８によって送受信されるデータは、ＥＣＭバッファ２１に格納される。従来であれば、このＥＣＭバッファ２１とモデム１８間のデータ転送はＣＰＵ１１によって制御されるが、本実施例においては、前記ＥＣＭバッファ２１とモデム１８間でデータを中継するＤＭＡデータバッファ３１を設け、このＤＭＡデータバッファ３１とモデム１８間のデータ転送を、モデム１８からの要求に応えてＤＭＡコントローラ２２によって実行する。
【００５７】なお、図６（ａ）において、網制御装置３２は、回線の捕捉、発信先電話番号である選択信号の送出、または着信の検出等を行い、所定の発呼動作および着信動作を制御する。通信制御部３３は、前記網制御装置３２とモデム１８を制御して、ＣＣＩＴＴ（国際電信電話諮問委員会）勧告による例えばＧ３規格に準拠した所定の伝送制御手順によりファクシミリ伝送を実現する。また、ＥＣＭバッファ２１およびＤＭＡバッファ３１は、例えばＲＡＭ１３にエリア設定されている。
【００５８】上記ＤＭＡバッファ３１の構成例が図６（ｂ）に示され、本実施例においては、２６０バイトのＤＭＡデータバッファ３１を２組備えるものとする。図示のように、各ＤＭＡデータバッファ３１の先頭にはステータスＳＴＳを示すエリアが用意され、ＡＦからＦＩＦまでの全てのバイト数をセットするエリアが用意されている。
【００５９】ここで、ＳＴＳエリアのアサイン例（ビットフラグ方式等にしても良い）を示す。
［送信時］
００ｈ：空き状態０１ｈ：ＣＰＵ１１のＤＣＲモジュールによりデータ入力済み０２ｈ：モデム割り込みによりデータ送出中。モデム１８によるデータ送出が終了すると再び空き状態（００ｈ）に戻す。
［受信時］
１０ｈ：空き状態１１ｈ：モデム１８によりデータ入力中１２ｈ：ＣＲＣチェック済み（フレームＯＫ）
１３ｈ：ＣＲＣチェック済み（フレームＮＧ）。「ＣＲＣチェック済み（フレームＯＫ）」の状態になると、ＣＰＵ１１のＤＣＲモジュールにてＤＭＡデータバッファ３１からＥＣＭバッファ２１にデータをコピーした後、空き状態（１０ｈ）に戻す。
【００６０】図７は図６に示すファクシミリ装置におけるデータフローを示す図であり、同図（ａ）はＥＣＭ送信時のデータフロー、同図（ｂ）はＥＣＭ受信時のデータフローを示す。
【００６１】図示のように、モデム１８からのデータリクエストすなわちＩＲＱ２は、ＤＭＡコントローラ２２にのみ入力する。また、モデム１８のステータス割り込み（プログラマブルインタラプト）すなわちＩＲＱ１は、ＤＭＡコントローラ２２のみに通知される。そして、ＤＭＡコントローラ２２からのＤＭＡ終了割り込み、すなわちＩＲＱ３がＣＰＵ１１に通知される。
【００６２】上記構成において、請求項５記載の発明は、図７（ａ）に示すＥＣＭ送信時にＣＰＵ１１によってＥＣＭバッファ２１からＤＭＡデータバッファ３１にデータをコピーし、このＤＭＡデータバッファ３１にコピーされたデータを、ＤＭＡコントローラ２２によってモデム１８に転送する。次に、作用を説明する。
［ＥＣＭ送信時（パーシャルページ）］図７（ａ）に示すＥＣＭ送信時において、まずＤＭＡコントローラ２２をマスクした状態で、モデム１８をＨＤＬＣ高速データ送信モードにセットアップし、データ送出要求ＲＴＳをＯＮする。これにより、モデム１８は、データ入力要求ＩＲＱ２をかけてもデータが入力されないため、フラグを送出し続けることになる。
【００６３】一方、図６（ａ）に示す符号化復号化部ＤＣＲ１７は、ＣＰＵ１１のＤＣＲモジュールによってコントロールされて、ＲＡＭ１３にあるラインバッファのデータを圧縮し、ＥＣＭバッファ２１に入力する。１フレーム分のデータが圧縮し終わると、ＣＰＵ１１は、ＤＭＡデータバッファ３１のステータスＳＴＳ（図６（ｂ）参照）をチェックし、空き状態「００ｈ」の時は、ＡＦ、ＣＦ、ＦＣＦ、フレームナンバーＦＲＭを付加して、ＥＣＭバッファ２１の１フレーム分の圧縮データをＤＭＡデータバッファ３１にコピーする。
【００６４】コピーし終わったら、ＡＦからＦＩＦまでのデータのバイト数をセットして、ステータスを「ＤＣＲによるデータ入力済み」＝０１ｈに設定する。ここで、同時に動作するメインフローのプロトコルモジュールにおいて、モデム１８がフラグを出し始めてから２００ｍｓ間、ウエイトし、その後、まず１つ目のＤＭＡバッファ３１のステータスをチェックして、データ入力済み「０２ｈ」の場合は、そのＤＭＡデータバッファ３１のアドレスをＤＭＡのスタートアドレスとして設定し、このＤＭＡスタートアドレスにデータのバイト数を足した値をＤＭＡエンドアドレスとして設定する。例えば、２５６オクテットの場合、ＤＭＡスタートアドレスには１つ目のＤＭＡデータバッファ３１の先頭アドレス、ＤＭＡエンドアドレスには１つ目のＤＭＡデータバッファ３１の先頭アドレスに２５６＋４＝２６０バイト足したアドレスをセットする。このようにアドレス設定後、ＤＭＡのマスクを解除する。
【００６５】ＤＭＡコントローラ２２は、モデム１８からのデータリクエストＩＲＱ２がある度に、ＤＭＡデータバッファ３１の中のデータを１バイトずつモデム１８に転送する。ＤＭＡエンドアドレスに達したら、即座に割り込みＩＲＱ３にてＣＰＵ１１に知らせる。ＣＰＵ１１は、ＤＭＡコントローラ２２から割り込みＩＲＱ３にてＤＭＡの終了が通知されると、割り込みＪＯＢ中でモデム１８にそのフレームが終了したことを通知（ＥＯＦを立てる）し、ＤＭＡをマスクした後に、そのＤＭＡデータバッファ３１のステータスを「空き状態」＝００ｈに戻す。
【００６６】ＣＰＵ１１のプロトコルモジュールでは、モデム１８による１フレーム分のデータの送出終了を認識すると、もう１つのＤＭＡデータバッファ３１のステータスをチェックし、「ＤＣＲによるデータ入力済み」＝００ｈになっていたら、ＤＭＡスタートアドレスとＤＭＡエンドアドレスを上記と同様に設定した後、ＤＭＡのマスクを解除する。「ＤＣＲによるデータ入力済み」＝００ｈになっていなかったら、ＤＭＡのマスクを解除せずにウェイトする。このようにすることにより、ＤＣＲ１７によるデータの圧縮が遅れた場合でも、自動的にフレーム間フラグの送出タイミングを延ばすことができる。
【００６７】ＣＰＵ１１のＤＣＲモジュールでは、１ページ分のデータを圧縮し終わり、全てのフレームのデータをＥＣＭバッファ２１に転送し終わると、次にＤＭＡデータバッファ３１が空き状態「００ｈ」になった時に、ＤＭＡデータバッファ３１にＲＣＰフレームのデータをセットする。このようにすることにより、画情報フレームＦＩＦの後に続いてＲＣＰフレームを送出することができる。
［ＥＣＭ送信時（再送）］ＣＰＵ１１のＤＣＲモジュールにて、再送マップに基づいてＥＣＭバッファ２１のデータを順次ＡＦ、ＣＦ、ＦＣＦ、フレームナンバーを付加してＤＭＡデータバッファ３１にコピーする。
【００６８】再送すべきフレームのデータを全て、ＤＭＡデータバッファ３１にコピーし終えたら、ＲＣＰフレームの情報をＤＭＡデータバッファ３１にセットし、処理を終える。なお、プロトコルモジュールと割り込みＪＯＢの制御は、前述したパーシャルページ送出時と同様である。このように、本実施例においては、ＥＣＭバッファ２１とモデム１８間でデータを中継するＤＭＡデータバッファ３１と、このＤＭＡデータバッファ３１とモデム１８間で該モデム１８からの要求に応えてデータを転送するＤＭＡコントローラ２２と、を設け、ＥＣＭ送信時にＣＰＵ１１によってＥＣＭバッファ２１からＤＭＡデータバッファ３１にデータをコピーし、ＤＭＡデータバッファ３１にコピーされたデータをＤＭＡコントローラ２２によってモデム１８に転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【００６９】以下、請求項６記載の発明を実施例に基づいて説明する。まず、構成を説明する。図６（ａ）に示す本実施例において、ＤＭＡコントローラ２２は図７（ｂ）に示すＥＣＭ受信時に、モデム１８からＤＭＡデータバッファ３１にデータを転送する。ＤＭＡデータバッファ３１に転送されたデータは、ＣＰＵ１１によってＥＣＭバッファ２１にコピーされる。
【００７０】次に、作用を説明する。図７（ｂ）に示すＥＣＭ受信時において、まずＣＰＵ１１のプロトコルモジュールにて、モデム１８を高速ＨＤＬＣデータ受信モードにセットアップし、ＤＭＡの第１データ出力先スタートアドレスとして第１ＤＭＡデータバッファの先頭アドレスを、また第２データ出力先スタートアドレスとして第２ＤＭＡデータバッファの先頭アドレスを、それぞれ設定する。
【００７１】さらに、ＨＤＬＣフレーム情報が壊れた場合に備えて、エンドアドレスとしてスタートアドレスにフレームサイズとＡＦ等のバイト数を足したアドレス（２５６オクテットの場合、スタートアドレスに２６０バイトを足したアドレス）をセットしておく。ＤＭＡコントローラ２２は、モデム１８からデータ出力要求ＩＲＱ２がある度に、１バイトずつ受信データを第１のＤＭＡデータバッファ３１に転送する。
【００７２】また、モデム１８からのステータス割り込みＩＲＱ１が発生したら、ＤＭＡのスタートアドレスを第２のＤＭＡデータバッファ３１に切り換えてＤＭＡを再スタートすると共に割り込みにてＣＰＵ１１に通知する。なお、エンドアドレスとして設定されたアドレスまでデータを転送し終えた場合も、ＤＭＡコントローラ２２は割り込みにてＣＰＵ１１に通知する。
【００７３】ＤＭＡコントローラ２２からの割り込みがかけられると、ＣＰＵ１１は割り込みＪＯＢで割り込み要因をチェックする。ここで、アボート、アンダーランによる割り込みの場合は、そのＤＭＡデータバッファ３１のステータスＳＴＳを「空き状態」＝１０ｈに戻す。また、フレーム終了による割り込みの場合には、ＣＲＣのステータスチェックを行ないフレームが正しく受信できた場合には「ＣＲＣチェック済み（ＯＫフレーム）」＝１２ｈを、また正しく受信できなかった場合は「ＣＲＣチェック済み（ＮＧフレーム）」＝１３ｈのステータスＳＴＳをセットする。
【００７４】ＣＰＵ１１のＤＣＲモジュールによって制御される符号化復号化部ＤＣＲ１７では、ＤＭＡデータバッファ３１のステータスＳＴＳを監視し、ステータスＳＴＳが「ＣＲＣチェック済み（ＯＫフレーム）」＝１２ｈとなったものは、ＡＦ、ＣＦ、ＦＣＦをチェックし、ＦＣＤ（Facsimile Corded Data）の場合には、フレームナンバーＦＲＭからＥＣＭバッファ２１の格納すべきアドレスを算出し、ＦＩＦデータのコピーを行なうと共に、受信フレームマップのそのフレームに対応するビットを「０」にする。その後、このフレームマップに従い、ＥＣＭバッファ２１中の受信データの復調を行なう。
【００７５】一方、ＡＦ、ＣＦ、ＦＣＦのチェックの結果、ＲＣＰフレームだとわかった場合は、ＤＭＡおよびモデムの割り込みを全てマスクして、プロトコルモジュールに対して受信フレームマップの情報を渡すと共に、高速データ受信の終了を通知する。このように、本実施例においては、ＥＣＭ受信時にＤＭＡコントローラ２２によってモデム１８からＤＭＡデータバッファ３１にデータを転送し、ＤＭＡデータバッファ３１に転送されたデータをＣＰＵ１１によってＥＣＭバッファ２１にコピーするので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【００７６】以下、請求項７記載の発明を実施例に基づいて説明する。まず、構成を説明する。図６（ａ）において、モデム１８は、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信する画情報をデータとして送受信する。このモデム１８によって送受信されるデータは、ＥＣＭバッファ２１に格納される。従来であれば、このＥＣＭバッファ２１とモデム１８間のデータ転送はＣＰＵ１１によって制御されるが、本実施例においては、前記ＥＣＭバッファ２１とモデム１８間でデータを中継するＤＭＡデータバッファ３１を設け、このＤＭＡデータバッファ３１とモデム１８間のデータ転送を、モデム１８からの要求に応えてＤＭＡコントローラ２２によって実行する。
【００７７】本実施例の作用は、前記請求項５または６記載の実施例で説明したものと同様である。すなわち、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータもＥＣＭバッファ２１とＤＭＡデータバッファ３１間ではＣＰＵ１１によって転送し、ＤＭＡデータバッファ３１とモデム１８間ではＤＭＡコントローラ２２によって転送する。ただし、本実施例において、送受信データは符号化復号化部ＤＣＲ１７を通さず、ＣＰＵ１１のプロトコルモジュールにおいて作成・判断される。
【００７８】このように、本実施例においては、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータをＥＣＭバッファ２１とＤＭＡデータバッファ３１間ではＣＰＵ１１によって転送し、ＤＭＡデータバッファ３１とモデム１８間ではＤＭＡコントローラ２２によって転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【００７９】以下、請求項８〜１１いずれかに記載の発明を実施例に基づいて説明する。図８は請求項８〜１１いずれかに記載された発明の一実施例に係るデータ通信装置としてファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）は割り込みの発生状況を示す構成図である。なお、本実施例において上述例と同一の構成については、同一符号を付してその具体的な説明を省略する。
【００８０】まず、構成を説明する。図８（ａ）において、モデム１８は、画情報の正誤判定機能を有するエラーコレクションモードＥＣＭまたは非ＥＣＭの画情報をデータとして送受信する。このモデム１８によって送受信されるＥＣＭデータは、ＦＩＦＯおよびＥＣＭバッファ２１のＥＣＭバッファに格納される。また、モデム１８によって送受信される非ＥＣＭデータは、ＦＩＦＯおよびＥＣＭバッファ２１のＦＩＦＯメモリに格納される。ＤＭＡコントローラ２２は、前記モデム１８からの要求に応えて、前記ＦＩＦＯメモリ２１とモデム１８間またはＥＣＭバッファ２１とモデム１８間のデータ転送を制御する。
【００８１】ここで、前記ＤＭＡコントローラ２２によるスタートアドレスと転送バイト数を設定するために、複数たとえば３組みのポート４１が設けられている。３組みのポート４１は、所定の指定部により設定に使用するポートを指定することができ、また指定されたポートを使用してのＤＭＡが終了した時点で、ＤＭＡを停止するか継続するかを所定の選択部により選択することができる。これらの指定部および選択部は、ＲＯＭ１２内のプログラムにソフトウェアとして備えられている。
【００８２】モデム１８は、ＨＤＬＣデータ送受信モードに設定されると、図８（ｂ）に示すように、フレーム終了を知らせる割り込み要求ＩＲＱ１と、データ入力出力要求の割り込み要求ＩＲＱ２とを発生する。ＨＤＬＣを使用しないような設定にした場合、データ入力出力要求の割り込み要求ＩＲＱ２のみを発生する。なお、データ入出力要求ＩＲＱ２は、ゲート４２によってＤＭＡコントローラ２２への要求タイミングが制御されている。
【００８３】モデム１８はＨＤＬＣモードにセットアップすることにより、送信時は、フレーム間フラグおよびフレームエンド設定時のフレームチェックシーケンス（ＦＣＳ）を自動的に送出し、受信時には、フレーム間フラグおよびフレームチェックシーケンス（ＦＣＳ）をユーザーデータとして開示せず、ポーリング可能なステータスによって、そのフレームが正常に受信できたものか否かの情報をＣＰＵ１１に対して提示する。
【００８４】図８（ｂ）において、フレーム受信終了を示す割り込み要求ＩＲＱ１は、モデム１８からＣＰＵ１１側にのみに通知される。モデム１８からのデータ入出力要求ＩＲＱ２は、ゲート４２を通してＤＭＡコントローラ２２側にのみ入力する。また、ＤＭＡコントローラ２２は、指定されたデータの転送を終了したら、その都度割り込みＩＲＱ３を発生させ、ＣＰＵ１１に通知する。
【００８５】図９は図８（ａ）に示すＤＭＡ設定用出力ポート４１の設定項目および構成を示す図である。ポート４１は、３組みのポートにより構成されて、ＤＭＡコントローラ２２のスタートアドレス
【００８６】ＤＭＡに関する設定は、スタートアドレス、転送数が、それぞれ
【００８７】上記構成において、請求項８記載の発明は、ＥＣＭの送信データを前記ＤＭＡコントローラ２２によりＥＣＭバッファ２１からモデム１８に転送する。次に、作用を説明する。図１０はＥＣＭ送信時のポート設定例を示す図であり、本実施例では、ＤＭＡに関するスタートアドレスと転送数の設定を３組使用し、３組目（
【００８８】図１１および図１２は請求項８記載の実施例を実現するＥＣＭ送信時の制御手順を示すフローチャートである。まず、ＤＭＡをマスクした状態で、モデム１８をＨＤＬＣ高速データ送出モードにセットアップし（ステップＱ１）、ゲート４２を閉じたまま（ステップＱ２）、データ送出要求ＲＴＳすなわちＩＲＱ２をＯＮする（ステップＱ３）。このため、モデム１８は、データ入力要求ＩＲＱ２をかけてもデータが入力されないため、フラグを送出し続けることになる。
【００８９】一方、符号化復号化部１７は、ＣＰＵ１１のＤＣＲモジュールによってコントロールされ、例えばＲＡＭ１３内のラインバッファのデータを圧縮し、ＥＣＭバッファ２１に入力する。ここで、図１０に示したようにポート４１を設定し、設定
【００９０】続いて、図１０に示す〔ＤＭＡスタートアドレス
【００９１】この後、モデム１８がフラグパターンを最低保証時間（２００ｍｓ）出し終わったら（ステップＱ１３）、送出すべきフレームデータが揃っていることを条件に（ステップＱ１４）、ＤＭＡをスタートし（ステップＱ１５）、ゲート４２を開けてモデム１８からＤＭＡコントローラ２２にデータ入力要求ＩＲＱ２を通知する（ステップＱ１６）。
【００９２】ＤＭＡコントローラ２２は、モデム１８からのデータリクエストＩＲＱ２がある度に、図１０の〔ＤＭＡスタートアドレス
【００９３】さらにこの後、モデム１８からのデータ入力要求ＩＲＱ２がある度に、引き続き〔ＤＭＡスタートアドレス
【００９４】また、〔ＤＭＡ転送数
【００９５】一方、次のフレームとして送出すべきデータが揃っていない場合には、モデム１８からＤＭＡコントローラ２２への割り込み要求ＩＲＱ２のゲート４２がステップＱ２２において閉じられているので、モデム１８へのデータの出力は行なわれなくなり、モデム１８からは自動的にフレーム間フラグが送出されることになる。
【００９６】データが揃い次第、ステップＱ１６に示すようにゲート４２を開けることにより、ＤＭＡコントローラ２２は、割り込み要求の都度、モデム１８へのデータの出力を再開し、次のフレームデータの送信を行なうことができる。一方、ステップＱ２４の判断でＮＯすなわち１ページ分のデータを圧縮し終わり全てのフレームのデータを送出し終わったら、ＨＤＬＣ制御フィールド用データエリアにＲＣＰフレームのデータ（ＡＦ＝ＯＦＦＨ、ＣＦ＝Ｏ３Ｈ、ＦＣＦ＝８６Ｈ）をセットし（ステップＱ２５）、〔ＤＭＡスタートアドレス
【００９７】続いて、ＤＭＡをスタートし（ステップＱ２７）、ゲート４２を開く（ステップＱ２８）。この後、送出終了割り込みＩＲＱ３がかかる度に（ステップＱ２９）、モデム１８にそのフレームが終了したことを、ＥＯＦを立てて通知し（ステップＱ３０）、２回目の送出終了割り込みＩＲＱ３がかかると（ステップＱ３１）、ＥＯＦを立ててモデム１８にフレーム終了を通知すると共に（ステップＱ３２）、ＨＤＬＣ制御フィールド用データエリアのＣＦの部分を最終フレームであることを示すデータすなわち図１３（ａ）に示す「１３Ｈ」に変え（ステップＱ３３）、３回目の送出終了割り込みＩＲＱ３がかかると（ステップＱ３４）、ＥＯＦを立ててモデム１８にフレーム終了を通知すると共に（ステップＱ３５）、ゲート４２を閉じて送出を終了する（ステップＱ３６）。
【００９８】このようにすることにより、図１４（ａ）に示す画情報フレームの後に続いて、図１４（ｂ）に示すＲＣＰフレームを送出することができる。なお、再送時は相手から指定されたＰＰＲ（再送要求）により、再送すべきフレームのフレーム番号を、図１３（ｂ）に示すフレーム番号ストアエリアに順にセットし、再送すべきフレームの先頭アドレスと、転送数を〔ＤＭＡスタートアドレス
【００９９】このように、請求項８記載の実施例においては、ＤＭＡコントローラ２２によるスタートアドレスと転送バイト数を設定するポート４１を複数設け、設定に使用するポート４１を指定する指定部と、指定されたポート４１を使用してのＤＭＡが終了した時点でＤＭＡを停止するか継続するかを選択する選択部と、を備え、ＥＣＭの送信データを前記ＤＭＡコントローラ２２によりＥＣＭバッファ２１からモデム１８に転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１００】以下、請求項９記載の発明を実施例に基づいて説明する。まず、構成を説明する。図８に示す本実施例においては、ＥＣＭの受信データをＤＭＡコントローラ２２によりモデム１８からＥＣＭバッファ２１に転送する。次に、作用を説明する。
【０１０１】図１５はＥＣＭ受信時のポート設定例を示す図であり、本実施例では、ＤＭＡに関するスタートアドレスと転送数の設定を３組使用し、３組目（
【０１０２】また、〔ＤＭＡスタートアドレス
【０１０３】ここで、ゲート４２を開けて（ステップＵ１０）、ＤＭＡをスタートする（ステップＵ１１）。ＤＭＡコントローラ２２は、モデム１８からデータ出力要求ＩＲＱ２がある度に、受信データを１バイトずつ転送する。上記のように設定されている場合、まず最初の３バイトをＨＤＬＣ制御フィールド用エリアに転送し、３バイト転送終了後、ＩＲＱ３にてＣＰＵ１１に通知する（ステップＵ１２）。その後、次のフレーム番号データは、自らの〔ＤＭＡスタートアドレス
【０１０４】この後、ＤＭＡコントローラ２２はストップせずに〔ＤＭＡスタートアドレス
【０１０５】一方、ステップＵ１５の判断でＹＥＳすなわち画情報フレームとして正当な値の場合には、ＤＭＡ
【０１０６】一方、ステップＵ２０またはＵ２２において、モデム１８からのステータスに割り込みＩＲＱ１が発生したら、割り込みの要因をチェックし（ステップＵ２４）、フレーム受信終了の割り込みの場合には、モデム１８のＣＲＣのステータスをチェックし（ステップＵ２５）、ＣＲＣがＯＫの場合は正常フレーム処理（ステップＵ２６）、またＣＲＣがＮＧの場合はＮＧフレーム処理を行なって（ステップＵ２７）、ＤＭＡの再スタートをかける。
【０１０７】ユーザーデータの転送先スタートアドレスは相手から送られてくるフレーム番号によって自動的に設定されるため、何も設定を変えずに、以降、再スタートをかけ続けながら上記のように割り込み毎のチェックを行なうことによりＥＣＭデータの受信が可能となる。このように、請求項９記載の実施例においては、ＥＣＭの受信データをＤＭＡコントローラ２２によりモデム１８からＥＣＭバッファ２１に転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１０８】以下、請求項１０記載の発明を実施例に基づいて説明する。まず、構成を説明する。図８に示す本実施例においては、非ＥＣＭの送信データをＤＭＡコントローラ２２によりＦＩＦＯメモリ２１からモデム１８に転送する。次に、作用を説明する。
【０１０９】図１８は非ＥＣＭ送信時のポート設定例を示す図であり、本実施例では、ＤＭＡに関するスタートアドレスと転送数の設定を２組使用し、２組目（
【０１１０】スタートをかけられると、ＤＭＡコントローラ２２は、モデム１８からの割り込み要求ＩＲＱ２がある都度、ＦＩＦＯメモリ２１のデータを１バイトずつモデム１８に出力する。〔ＤＭＡ転送数
【０１１１】一方、ステップＶ１２またはＶ１５の判断で、次が最終データの場合は、１ページ分のデータの圧縮が終了した時点で、そのデータの送出設定時にＤＭＡ転送数に残りのデータ数を設定し（ステップＶ１６）、このデータ数分の転送が終了すると、ＤＭＡコントローラ２２は、ＣＰＵ１１に最後のＤＭＡ終了割り込みＩＲＱ３にて通知し（ステップＶ１７）、ゲート４２を閉じて（ステップＶ１８）、モデム１８へのデータ入力を終了する（ステップＶ１９）。
【０１１２】このように、請求項１０記載の実施例においては、非ＥＣＭの送信データをＤＭＡコントローラ２２によりＦＩＦＯメモリ２１からモデム１８に転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１１３】以下、請求項１１記載の発明を実施例に基づいて説明する。まず、構成を説明する。図８に示す本実施例においては、非ＥＣＭの受信データをＤＭＡコントローラ２２によりモデム１８からＦＩＦＯメモリ２１に転送する。次に、作用を説明する。
【０１１４】図２０は非ＥＣＭ受信時のポート設定例を示す図であり、本実施例では、ＤＭＡに関するスタートアドレスと転送数の設定を２組使用し、２組目（
【０１１５】スタートをかけられると、ＤＭＡコントローラ２２は、キャリアすなわちユーザーデータである受信データの有無を判断し（ステップＷ１０）、受信データが有る場合は、モデム１８からの割り込み要求ＩＲＱ２がある都度、モデム１８からユーザーデータを読み込み、１バイトずつＦＩＦＯメモリ２１に転送する。〔ＤＭＡ転送数
【０１１６】〔ＤＭＡ転送数
【０１１７】非ＥＣＭ受信時は、どこでデータの受信が終了するか復調するまでわからないので、相手からのデータのキャリアが切れるまで同様の動作を繰り返し、ステップＷ１０またはＷ１３で、キャリアが切れたと判断した時点で、ゲート４２を閉じ（ステップＷ１６）、ＤＭＡを停止させて（ステップＷ１７）、１ページ分の制御を終了する。
【０１１８】このように、請求項１１記載の実施例においては、非ＥＣＭの受信データをＤＭＡコントローラ２２によりモデム１８からＦＩＦＯメモリ２１に転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１１９】
【発明の効果】以上説明したように、請求項１記載の発明に係るデータ通信装置によれば、非ＥＣＭ送信時にモデムからのデータ入力要求がある度に、ＤＭＡコントローラによってＦＩＦＯメモリからモデムに所定バイト数のデータを転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【０１２０】また、請求項２記載の発明に係るデータ通信装置によれば、非ＥＣＭ受信時にモデムからのデータ出力要求がある度に、ＤＭＡコントローラによってモデムからＦＩＦＯメモリに所定バイト数のデータを転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【０１２１】また、請求項３記載の発明に係るデータ通信装置によれば、ハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生するフィールド情報発生部と、ＥＣＭバッファにおけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成するアドレス／フレーム番号変換部と、を設け、ＥＣＭ送信時にモデムからのデータ入力要求がある度に、ＤＭＡコントローラによってＥＣＭバッファからモデムに順次データを転送し、このデータを前記フレーム番号に従ってＨＤＬＣにフレーミングするので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【０１２２】また、請求項４記載の発明に係るデータ通信装置によれば、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識するフィールド認識部と、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別するデータ識別部と、画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭバッファの格納アドレスを自動発生するフレーム番号／アドレス変換部と、を設け、ＥＣＭ受信時にモデムからのデータ出力要求がある度に、ＤＭＡコントローラによってモデムからＥＣＭバッファに順次データを転送し、このデータを前記格納アドレスに従ってＥＣＭバッファに格納するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデムの制御が可能となる。
【０１２３】また、請求項５記載の発明に係るデータ通信装置によれば、ＥＣＭバッファとモデム間でデータを中継するデータバッファと、このデータバッファとモデム間で該モデムからの要求に応えてデータを転送するＤＭＡコントローラと、を設け、ＥＣＭ送信時にＣＰＵによってＥＣＭバッファからデータバッファにデータをコピーし、データバッファにコピーされたデータをＤＭＡコントローラによってモデムに転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【０１２４】また、請求項６記載の発明に係るデータ通信装置によれば、ＥＣＭ受信時にＤＭＡコントローラによってモデムからＤＭＡデータバッファにデータを転送し、ＤＭＡデータバッファに転送されたデータをＣＰＵによってＥＣＭバッファにコピーするので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【０１２５】また、請求項７記載の発明に係るデータ通信装置によれば、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータもＥＣＭバッファとデータバッファ間ではＣＰＵによって転送し、データバッファとモデム間ではＤＭＡコントローラによって転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしに、マルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができる。
【０１２６】また、請求項８記載の発明に係るデータ通信装置によれば、ＤＭＡコントローラによるスタートアドレスと転送バイト数を設定するポートを複数設け、設定に使用するポートを指定する指定部と、指定されたポートを使用してのＤＭＡが終了した時点でＤＭＡを停止するか継続するかを選択する選択部と、を備え、ＥＣＭの送信データを前記ＤＭＡコントローラによりＥＣＭバッファからモデムに転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１２７】また、請求項９記載の発明に係るデータ通信装置によれば、ＥＣＭの受信データをＤＭＡコントローラによりモデムからＥＣＭバッファに転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１２８】また、請求項１０記載の発明に係るデータ通信装置によれば、非ＥＣＭの送信データをＤＭＡコントローラによりＦＩＦＯメモリからモデムに転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【０１２９】また、請求項１１記載の発明に係るデータ通信装置によれば、非ＥＣＭの受信データをＤＭＡコントローラによりモデムからＦＩＦＯメモリに転送するので、より処理スピードの高いＣＰＵやマルチＣＰＵ構成というようなコストアップなしにマルチタスク処理を実行でき、高速なモデム制御を実現したうえでハードウェアの負担を軽減することができ、さらにシステムのリスクをも軽減することができる。
【図面の簡単な説明】
【図１】請求項１〜４いずれかに記載された発明の一実施例に係るデータ通信装置としてのファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）はＥＣＭ画情報のＨＤＬＣフレーム構造を示す図である。
【図２】請求項１記載の実施例における１ページ送信時の制御手順を示すフローチャートである。
【図３】請求項２記載の実施例における１ページ受信時の制御手順を示すフローチャートである。
【図４】請求項３記載の実施例における１ページ送信時の制御手順を示すフローチャートである。
【図５】請求項４記載の実施例における１ページ受信時の制御手順を示すフローチャートである。
【図６】請求項５〜７いずれかに記載された発明の一実施例に係るデータ通信装置としてファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）はＤＭＡデータバッファの実施例を示す構成図である。
【図７】図６に示すファクシミリ装置におけるデータフローを示す図であり、同図（ａ）はＥＣＭ送信時のデータフロー、同図（ｂ）はＥＣＭ受信時のデータフローを示す。
【図８】請求項８〜１１いずれかに記載された発明の一実施例に係るデータ通信装置としてファクシミリ装置を示す図であり、同図（ａ）はそのブロック構成図、同図（ｂ）は割り込みの発生状況を示す構成図である。
【図９】図８（ａ）に示すＤＭＡ設定用出力ポートの設定項目および構成を示す図である。
【図１０】ＥＣＭ送信時のポート設定例を示す図である。
【図１１】請求項８記載の実施例を実現するＥＣＭ送信時の制御手順を示すフローチャートである。
【図１２】図１１に続く制御手順を示すフローチャートである。
【図１３】ＲＡＭ内のデータエリアを示す図であり、同図（ａ）はＨＤＬＣ制御フィールド用データエリアを示し、同図（ｂ）はフレーム番号ストアエリアを示す。
【図１４】ＨＤＬＣフレームを示す構成図であり、同図（ａ）はＥＣＭ画情報フレーム、同図（ｂ）はＲＣＰフレームをそれぞれ示す。
【図１５】ＥＣＭ受信時のポート設定例を示す図である。
【図１６】請求項９記載の実施例を実現するＥＣＭ受信時の制御手順を示すフローチャートである。
【図１７】図１６に続く制御手順を示すフローチャートである。
【図１８】非ＥＣＭ送信時のポート設定例を示す図である。
【図１９】請求項１０記載の実施例を実現する非ＥＣＭ送信時の制御手順を示すフローチャートである。
【図２０】非ＥＣＭ受信時のポート設定例を示す図である。
【図２１】請求項１１記載の発明を実現する非ＥＣＭ受信時の制御手順を示すフローチャートである。
【符号の説明】
１１ ＣＰＵ
１８ モデム
２１ ＦＩＦＯおよびＥＣＭバッファ
２２ ＤＭＡコントローラ
【特許請求の範囲】
【請求項１】画情報の正誤判定機能を有するエラーコレクションモードＥＣＭと非ＥＣＭとを設け、ＥＣＭまたは非ＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるＥＣＭデータを格納するＥＣＭバッファと、前記モデムによって送受信される非ＥＣＭデータを格納するＦＩＦＯメモリと、このＦＩＦＯメモリとモデム間または前記ＥＣＭバッファとモデム間のデータ転送を制御するＣＰＵと、を備えたデータ通信装置において、前記モデムからの要求に応えて前記ＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送を制御するＤＭＡコントローラを設け、非ＥＣＭ送信時に前記モデムからのデータ入力要求がある度に前記ＤＭＡコントローラによってＦＩＦＯメモリからモデムに所定バイト数のデータを転送することを特徴とするデータ通信装置。
【請求項２】請求項１記載のデータ通信装置において、非ＥＣＭ受信時に前記モデムからのデータ出力要求がある度に前記ＤＭＡコントローラによってモデムからＦＩＦＯメモリに所定バイト数のデータを転送することを特徴とするデータ通信装置。
【請求項３】請求項１または２記載のデータ通信装置において、ハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生するフィールド情報発生部と、ＥＣＭバッファにおけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成するアドレス／フレーム番号変換部と、を設け、ＥＣＭ送信時に前記モデムからのデータ入力要求がある度に前記ＤＭＡコントローラによってＥＣＭバッファからモデムに順次データを転送し、このデータを前記フレーム番号に従ってＨＤＬＣにフレーミングすることを特徴とするデータ通信装置。
【請求項４】請求項３記載のデータ通信装置において、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識するフィールド認識部と、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別するデータ識別部と、画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭバッファの格納アドレスを自動発生するフレーム番号／アドレス変換部と、を設け、ＥＣＭ受信時に前記モデムからのデータ出力要求がある度に前記ＤＭＡコントローラによってモデムからＥＣＭバッファに順次データを転送し、このデータを前記格納アドレスに従ってＥＣＭバッファに格納することを特徴とするデータ通信装置。
【請求項５】画情報の正誤判定機能を有するエラーコレクションモードＥＣＭを設け、このＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるデータを格納するＥＣＭバッファと、このＥＣＭバッファとモデム間のデータ転送を制御するＣＰＵと、を備えたデータ通信装置において、前記ＥＣＭバッファとモデム間でデータを中継するデータバッファと、このデータバッファとモデム間で該モデムからの要求に応えてデータを転送するＤＭＡコントローラと、を設け、ＥＣＭ送信時に前記ＣＰＵによってＥＣＭバッファからデータバッファにデータをコピーし、データバッファにコピーされたデータを前記ＤＭＡコントローラによってモデムに転送することを特徴とするデータ通信装置。
【請求項６】請求項５記載のデータ通信装置において、ＥＣＭ受信時にＤＭＡコントローラによってモデムからデータバッファにデータを転送し、データバッファに転送されたデータをＣＰＵによってＥＣＭバッファにコピーすることを特徴とするデータ通信装置。
【請求項７】請求項５または６記載のデータ通信装置において、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータをＥＣＭバッファとデータバッファ間ではＣＰＵによって転送し、データバッファとモデム間ではＤＭＡコントローラによって転送することを特徴とするデータ通信装置。
【請求項８】画情報の正誤判定機能を有するエラーコレクションモードＥＣＭと非ＥＣＭとを設け、ＥＣＭまたは非ＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるＥＣＭデータを格納するＥＣＭバッファと、前記モデムによって送受信される非ＥＣＭデータを格納するＦＩＦＯメモリと、前記モデムからの要求に応えて前記ＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送を制御するＤＭＡコントローラと、を備えたデータ通信装置において、前記ＤＭＡコントローラによるスタートアドレスと転送バイト数を設定するポートを複数設け、設定に使用するポートを指定する指定部と、指定されたポートを使用してのＤＭＡが終了した時点でＤＭＡを停止するか継続するかを選択する選択部と、を備え、ＥＣＭの送信データを前記ＤＭＡコントローラによりＥＣＭバッファからモデムに転送することを特徴とするデータ通信装置。
【請求項９】請求項８記載のデータ通信装置において、ＥＣＭの受信データをＤＭＡコントローラによりモデムからＥＣＭバッファに転送することを特徴とするデータ通信装置。
【請求項１０】請求項８記載のデータ通信装置において、非ＥＣＭの送信データをＤＭＡコントローラによりＦＩＦＯメモリからモデムに転送することを特徴とするデータ通信装置。
【請求項１１】請求項８記載のデータ通信装置において、非ＥＣＭの受信データをＤＭＡコントローラによりモデムからＦＩＦＯメモリに転送することを特徴とするデータ通信装置。
【請求項１】画情報の正誤判定機能を有するエラーコレクションモードＥＣＭと非ＥＣＭとを設け、ＥＣＭまたは非ＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるＥＣＭデータを格納するＥＣＭバッファと、前記モデムによって送受信される非ＥＣＭデータを格納するＦＩＦＯメモリと、このＦＩＦＯメモリとモデム間または前記ＥＣＭバッファとモデム間のデータ転送を制御するＣＰＵと、を備えたデータ通信装置において、前記モデムからの要求に応えて前記ＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送を制御するＤＭＡコントローラを設け、非ＥＣＭ送信時に前記モデムからのデータ入力要求がある度に前記ＤＭＡコントローラによってＦＩＦＯメモリからモデムに所定バイト数のデータを転送することを特徴とするデータ通信装置。
【請求項２】請求項１記載のデータ通信装置において、非ＥＣＭ受信時に前記モデムからのデータ出力要求がある度に前記ＤＭＡコントローラによってモデムからＦＩＦＯメモリに所定バイト数のデータを転送することを特徴とするデータ通信装置。
【請求項３】請求項１または２記載のデータ通信装置において、ハイレベル・データリンク制御手順ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦの各情報を発生するフィールド情報発生部と、ＥＣＭバッファにおけるデータの格納アドレスに対応させて前記ＨＤＬＣにおけるフレーム番号を生成するアドレス／フレーム番号変換部と、を設け、ＥＣＭ送信時に前記モデムからのデータ入力要求がある度に前記ＤＭＡコントローラによってＥＣＭバッファからモデムに順次データを転送し、このデータを前記フレーム番号に従ってＨＤＬＣにフレーミングすることを特徴とするデータ通信装置。
【請求項４】請求項３記載のデータ通信装置において、ＨＤＬＣで規定されるフレームを構成するアドレスフィールドＡＦ、コントロールフィールドＣＦ、およびファクシミリコントロールフィールドＦＣＦを認識するフィールド認識部と、認識されたＦＣＦの内容に基づいて前記ＨＤＬＣにフレーミングされているデータが画情報か画情報以外かを識別するデータ識別部と、画情報と識別されたデータの前記ＨＤＬＣにおけるフレーム番号に対応させて前記ＥＣＭバッファの格納アドレスを自動発生するフレーム番号／アドレス変換部と、を設け、ＥＣＭ受信時に前記モデムからのデータ出力要求がある度に前記ＤＭＡコントローラによってモデムからＥＣＭバッファに順次データを転送し、このデータを前記格納アドレスに従ってＥＣＭバッファに格納することを特徴とするデータ通信装置。
【請求項５】画情報の正誤判定機能を有するエラーコレクションモードＥＣＭを設け、このＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるデータを格納するＥＣＭバッファと、このＥＣＭバッファとモデム間のデータ転送を制御するＣＰＵと、を備えたデータ通信装置において、前記ＥＣＭバッファとモデム間でデータを中継するデータバッファと、このデータバッファとモデム間で該モデムからの要求に応えてデータを転送するＤＭＡコントローラと、を設け、ＥＣＭ送信時に前記ＣＰＵによってＥＣＭバッファからデータバッファにデータをコピーし、データバッファにコピーされたデータを前記ＤＭＡコントローラによってモデムに転送することを特徴とするデータ通信装置。
【請求項６】請求項５記載のデータ通信装置において、ＥＣＭ受信時にＤＭＡコントローラによってモデムからデータバッファにデータを転送し、データバッファに転送されたデータをＣＰＵによってＥＣＭバッファにコピーすることを特徴とするデータ通信装置。
【請求項７】請求項５または６記載のデータ通信装置において、ＣＣＩＴＴ勧告Ｖ．２１に従って送受信するデータをＥＣＭバッファとデータバッファ間ではＣＰＵによって転送し、データバッファとモデム間ではＤＭＡコントローラによって転送することを特徴とするデータ通信装置。
【請求項８】画情報の正誤判定機能を有するエラーコレクションモードＥＣＭと非ＥＣＭとを設け、ＥＣＭまたは非ＥＣＭの画情報をデータとして送受信するモデムと、このモデムによって送受信されるＥＣＭデータを格納するＥＣＭバッファと、前記モデムによって送受信される非ＥＣＭデータを格納するＦＩＦＯメモリと、前記モデムからの要求に応えて前記ＦＩＦＯメモリとモデム間またはＥＣＭバッファとモデム間のデータ転送を制御するＤＭＡコントローラと、を備えたデータ通信装置において、前記ＤＭＡコントローラによるスタートアドレスと転送バイト数を設定するポートを複数設け、設定に使用するポートを指定する指定部と、指定されたポートを使用してのＤＭＡが終了した時点でＤＭＡを停止するか継続するかを選択する選択部と、を備え、ＥＣＭの送信データを前記ＤＭＡコントローラによりＥＣＭバッファからモデムに転送することを特徴とするデータ通信装置。
【請求項９】請求項８記載のデータ通信装置において、ＥＣＭの受信データをＤＭＡコントローラによりモデムからＥＣＭバッファに転送することを特徴とするデータ通信装置。
【請求項１０】請求項８記載のデータ通信装置において、非ＥＣＭの送信データをＤＭＡコントローラによりＦＩＦＯメモリからモデムに転送することを特徴とするデータ通信装置。
【請求項１１】請求項８記載のデータ通信装置において、非ＥＣＭの受信データをＤＭＡコントローラによりモデムからＦＩＦＯメモリに転送することを特徴とするデータ通信装置。
【図１】
【図１３】
【図１４】
【図２】
【図９】
【図１０】
【図３】
【図４】
【図５】
【図１５】
【図１６】
【図６】
【図１８】
【図２０】
【図７】
【図８】
【図１１】
【図１２】
【図１７】
【図１９】
【図２１】
【図１３】
【図１４】
【図２】
【図９】
【図１０】
【図３】
【図４】
【図５】
【図１５】
【図１６】
【図６】
【図１８】
【図２０】
【図７】
【図８】
【図１１】
【図１２】
【図１７】
【図１９】
【図２１】
【公開番号】特開平５−３３６３６８
【公開日】平成５年（１９９３）１２月１７日
【国際特許分類】
【出願番号】特願平４−１４３７６８
【出願日】平成４年（１９９２）６月４日
【出願人】（０００００６７４７）株式会社リコー (37,907)
【公開日】平成５年（１９９３）１２月１７日
【国際特許分類】
【出願日】平成４年（１９９２）６月４日
【出願人】（０００００６７４７）株式会社リコー (37,907)
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