トランジスタ装置および電子デバイス
【課題】１本の棒状素子が破壊しても、他の棒状素子が正常に動作し、正常動作を続けるトランジスタ装置を提供する。
【解決手段】トランジスタ装置は、基板５と、この基板５上に配置された２本の棒状素子１とを有する。このため、一方の棒状素子１が破壊しても、他方の棒状素子１が正常に動作し、トランジスタ装置は、正常動作を続ける。
【解決手段】トランジスタ装置は、基板５と、この基板５上に配置された２本の棒状素子１とを有する。このため、一方の棒状素子１が破壊しても、他方の棒状素子１が正常に動作し、トランジスタ装置は、正常動作を続ける。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トランジスタ装置および電子デバイスに関する。
【背景技術】
【０００２】
従来、トランジスタ装置としては、基板と、この基板に配置された１つのチップとを備えたものがある（特開平９−２３２７１５号公報：特許文献１参照）。
【０００３】
しかしながら、上記従来のトランジスタ装置では、１つのチップで構成されているため、このチップが破壊すると、トランジスタ装置は使用不可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２３２７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、この発明の課題は、１本の棒状素子が破壊しても、他の棒状素子が正常に動作し、正常動作を続けるトランジスタ装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、この発明のトランジスタ装置は、
基板と、
この基板上に配置された複数の棒状素子と
を備え、
上記棒状素子は、第１、第２および第３の端子を有し、上記第１の端子と上記第３の端子との間に流れる電流は、上記第２の端子への入力によって、制御され、
上記複数の棒状素子のそれぞれの上記第１の端子は、第１の共有端子に、共有に接続され、
上記複数の棒状素子のそれぞれの上記第２の端子は、第２の共有端子に、共有に接続され、
上記複数の棒状素子のそれぞれの上記第３の端子は、第３の共有端子に、共有に接続され、
上記第１の共有端子と上記第３の共有端子との間に流れる電流は、上記第２の共有端子への入力によって、制御されることを特徴としている。
【０００７】
この発明のトランジスタ装置によれば、複数の棒状素子で構成されているため、１つの棒状素子が破壊しても、他の棒状素子が正常に動作し、トランジスタ装置は正常動作を続ける。このため、信頼性が上がる。
【０００８】
また、棒状素子を用いることでプレーナー型に比べ体積を小さくでき、内部応力を小さくできる。これにより、使用時の信頼性を上げることができる。
【０００９】
また、一実施形態のトランジスタ装置では、上記棒状素子は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮまたはＳｉＣの少なくとも一つを含む。
【００１０】
この実施形態のトランジスタ装置によれば、上記棒状素子は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮまたはＳｉＣの少なくとも一つを含むので、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮやＳｉＣは、Ｓｉに比べて、バンドギャップが大きいため、破壊電解強度および電子移動度が高く、パワートランジスタや高周波トランジスタに適したものとなる。
【００１１】
ここで、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮやＳｉＣは、Ｓｉに比べ結晶性が悪く、転位やトラップが多く存在する。転位やトラップは、デバイスの短期および長期信頼性に大きく関係し、Ｓｉデバイスに比べＧａＮデバイスやＳｉＣデバイスは破壊が起こりやすい。
【００１２】
本発明では、複数の棒状素子で構成されているため、１つの棒状素子が破壊しても、他の棒状素子が正常に動作するため、トランジスタ装置は正常に動作する。これにより、信頼性がＳｉに比べて劣るＧａＮ、ＡｌＧａＮ、ＩｎＧａＮやＳｉＣを用いたトランジスタ装置であっても、高い信頼性を確保することができる。
【００１３】
また、一実施形態のトランジスタ装置では、上記棒状素子は、過電流によって断線するように、構成されている。
【００１４】
この実施形態のトランジスタ装置によれば、複数の棒状素子を並列に接続すると、個々の棒状素子の閾値が異なるため、スイッチング時に閾値の低い棒状素子に大電流が流れ、スイッチング損失が増大する。また、プロセス不良等で棒状素子がショートする場合がある。
【００１５】
本発明では、上記棒状素子は、過電流によって断線するように、構成されているので、例えば、閾値が低くスイッチング損失を増大させる棒状素子や、ショート不良の棒状素子を断線することで、安全で低損失のトランジスタ装置を作成できる。
【００１６】
また、一実施形態のトランジスタ装置では、上記棒状素子は、過電流によって上記第１の端子と上記第３の端子の間で断線するように、構成されている。
【００１７】
この実施形態のトランジスタ装置によれば、複数の棒状素子を並列に接続すると、個々の棒状素子の閾値が異なるため、スイッチング時に閾値の低い棒状素子に大電流が流れ、スイッチング損失が増大する。また、プロセス不良等で棒状素子がショートする場合がある。
【００１８】
本発明では、上記棒状素子は、過電流によって上記第１の端子と上記第３の端子の間で断線するように、構成されているので、例えば、閾値が低くスイッチング損失を増大させる棒状素子や、ショート不良の棒状素子を断線することで、安全で低損失のトランジスタ装置を作成できる。また、棒状素子内部で断線するために、配線部に断線部（ヒューズ）等を設ける必要がなく、安価に安全で低損失なトランジスタ装置を作成できる。
【００１９】
また、一実施形態のトランジスタ装置では、上記複数の棒状素子の数量は、１００本以上である。
【００２０】
この実施形態のトランジスタ装置によれば、上記複数の棒状素子の数量は、１００本以上であるので、棒状素子が１本破壊されて電流が流れなくなっても、電流変動は１％以下であり、電流値にほとんど影響を与えない。また、１０％の電流減少でスイッチング素子が使用不能になる場合、１０個のスイッチング素子が破壊されるまで通常使用可能となり、信頼性が増加する。
【００２１】
また、一実施形態のトランジスタ装置では、
上記棒状素子は、軸方向に沿って、ソース領域、チャネル領域およびドレイン領域を有し、
上記チャネル領域の断面積Ｓｂと、上記棒状素子の数量ｎと、上記基板の上記棒状素子を配置する面の面積Ｓｓとの間に、Ｓｂ×ｎ＜Ｓｓの関係式が成り立つ。
【００２２】
この実施形態のトランジスタ装置によれば、Ｓｂ×ｎ＜Ｓｓの関係式が成り立つので、単位基板面積当たりの発熱量が小さくなって、放熱構造を簡素化および低コスト化にできる。
【００２３】
また、一実施形態のトランジスタ装置では、上記棒状素子は、上記棒状素子の長手方向が上記基板の上記棒状素子を配置する面に対して平行となるように、配置されている。
【００２４】
この実施形態のトランジスタ装置によれば、上記棒状素子の長手方向が、上記基板の面に対して平行となっているので、棒状素子を配線しやすい。
【００２５】
また、一実施形態のトランジスタ装置では、上記第１の共有端子と上記第３の共有端子との間には、１０Ｖ以上の電圧を印加可能で、または、０．５Ａ以上の電流を流すことが可能である。
【００２６】
この実施形態のトランジスタ装置によれば、上記第１の共有端子と上記第３の共有端子との間には、１０Ｖ以上の電圧を印加可能で、または、０．５Ａ以上の電流を流すことが可能であるので、非常に信頼性の高いパワートランジスタ装置を作成できる。
【００２７】
また、パワートランジスタ装置は動力に使用されることもあり、急に破壊すると危険であるが、本発明のトランジスタ装置は急に破壊せず、使用限界に達する直前に信号で知らせることもでき、安全である。
【００２８】
また、一実施形態の電子デバイスでは、
上記トランジスタ装置と、
上記トランジスタ装置の電流、電圧または温度の少なくとも一つの情報を検出する検出手段と、
上記検出手段で検出された情報を外部に伝達する伝達手段と
を備えている。
【００２９】
この実施形態の電子デバイスによれば、トランジスタ装置と検出手段と伝達手段とを備えているので、トランジスタ装置の電流値、電圧降下または温度から、トランジスタ装置の棒状素子の劣化や破壊状況を検出し、外部に知らせることができ、トランジスタ装置が使用限界に達する直前に交換が可能となる。
【００３０】
また、一実施形態の空調機では、上記トランジスタ装置を有するインバータまたはＰＦＣを備える。
【００３１】
この実施形態の空調機によれば、上記トランジスタ装置を有するインバータまたはＰＦＣを備えるので、信頼性の高い空調機を実現できる。
【００３２】
また、一実施形態のパワーコンディショナーでは、上記トランジスタ装置を有する。
【００３３】
この実施形態のパワーコンディショナーによれば、信頼性の高いパワーコンディショナーを実現できる。
【００３４】
また、一実施形態の電機自動車では、上記トランジスタ装置を有するコンバータまたはインバータを備える。
【００３５】
この実施形態の電機自動車によれば、上記トランジスタ装置を有するコンバータまたはインバータを備えるので、信頼性の高い電機自動車を実現できる。つまり、電機自動車のコンバータまたはインバータに用いているトランジスタ装置が破壊すると、自動車が急に止まり危険であるが、本発明のトランジスタ装置を使用すると、トランジスタ装置の信頼性が高いため、安全な電気自動車を作ることができる。
【発明の効果】
【００３６】
この発明のトランジスタ装置によれば、複数の棒状素子で構成されているため、１本の棒状素子が破壊しても、他の棒状素子が正常に動作し、トランジスタ装置は正常動作を続ける。
【図面の簡単な説明】
【００３７】
【図１】本発明のトランジスタ装置の第１実施形態を示す簡略構成図である。
【図２】棒状素子の斜視図である。
【図３】トランジスタ装置の断線状態を示す説明図である。
【図４Ａ】本発明のトランジスタ装置の第２実施形態を示す簡略構成図である。
【図４Ｂ】トランジスタ装置の断線状態を示す説明図である。
【図５Ａ】他のトランジスタ装置を示す簡略構成図である。
【図５Ｂ】他のトランジスタ装置の断線状態を示す説明図である。
【図６】本発明のトランジスタ装置の第３実施形態を示す簡略構成図である。
【図７Ａ】トランジスタ装置の製造方法の第１工程を示す構成図である。
【図７Ｂ】トランジスタ装置の製造方法の第２工程を示す構成図である。
【図７Ｃ】トランジスタ装置の製造方法の第３工程を示す構成図である。
【図７Ｄ】トランジスタ装置の製造方法の第４工程を示す構成図である。
【図７Ｅ】トランジスタ装置の製造方法の第５工程を示す構成図である。
【図７Ｆ】トランジスタ装置の製造方法の第６工程を示す構成図である。
【図７Ｇ】トランジスタ装置の製造方法の第７工程を示す構成図である。
【図７Ｈ】トランジスタ装置の製造方法の第８工程を示す構成図である。
【図８】棒状素子とプレーナー型素子とのエッジの比較を説明する説明図である。
【図９Ａ】棒状素子を基板に配置する方法の第１工程を説明する説明図である。
【図９Ｂ】棒状素子を基板に配置する方法の第２工程を説明する説明図である。
【図１０Ａ】棒状素子を電極対に配置したときの状態を説明する説明図である。
【図１０Ｂ】正方形薄型素子を電極対に配置したときの状態を説明する説明図である。
【図１０Ｃ】正方形薄型素子を電極対に配置したときの状態を説明する説明図である。
【図１１Ａ】トランジスタ装置の他の製造方法の第１工程を示す構成図である。
【図１１Ｂ】トランジスタ装置の他の製造方法の第２工程を示す構成図である。
【図１１Ｃ】トランジスタ装置の他の製造方法の第３工程を示す構成図である。
【図１１Ｄ】トランジスタ装置の他の製造方法の第４工程を示す構成図である。
【図１１Ｅ】トランジスタ装置の他の製造方法の第５工程を示す構成図である。
【図１１Ｆ】トランジスタ装置の他の製造方法の第６工程を示す構成図である。
【図１１Ｇ】トランジスタ装置の他の製造方法の第７工程を示す構成図である。
【図１１Ｈ】トランジスタ装置の他の製造方法の第８工程を示す構成図である。
【図１２Ａ】トランジスタ装置の別の製造方法の第１工程を示す構成図である。
【図１２Ｂ】トランジスタ装置の別の製造方法の第２工程を示す構成図である。
【図１２Ｃ】トランジスタ装置の別の製造方法の第３工程を示す構成図である。
【図１２Ｄ】トランジスタ装置の別の製造方法の第４工程を示す構成図である。
【図１２Ｅ】トランジスタ装置の別の製造方法の第５工程を示す構成図である。
【図１２Ｆ】トランジスタ装置の別の製造方法の第６工程を示す構成図である。
【図１２Ｇ】トランジスタ装置の別の製造方法の第７工程を示す構成図である。
【図１２Ｈ】トランジスタ装置の別の製造方法の第８工程を示す構成図である。
【図１３Ａ】トランジスタ装置のさらに他の製造方法の第１工程を示す構成図である。
【図１３Ｂ】トランジスタ装置のさらに他の製造方法の第２工程を示す構成図である。
【図１３Ｃ】トランジスタ装置のさらに他の製造方法の第３工程を示す構成図である。
【図１３Ｄ】トランジスタ装置のさらに他の製造方法の第４工程を示す構成図である。
【図１３Ｅ】トランジスタ装置のさらに他の製造方法の第５工程を示す構成図である。
【図１３Ｆ】トランジスタ装置のさらに他の製造方法の第６工程を示す構成図である。
【図１３Ｇ】トランジスタ装置のさらに他の製造方法の第７工程を示す構成図である。
【図１３Ｈ】トランジスタ装置のさらに他の製造方法の第８工程を示す構成図である。
【図１４】本発明の電子デバイスの一実施形態を示す簡略構成図である。
【図１５】棒状素子の大きさを説明する説明図である。
【発明を実施するための形態】
【００３８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３９】
（第１の実施形態）
図１は、この発明のトランジスタ装置の一実施形態である簡略構成図を示している。図１に示すように、トランジスタ装置は、基板５と、この基板５上に配置された２本の棒状素子１とを有する。
【００４０】
図２に示すように、上記棒状素子１は、半導体からなる棒状コア１０と、この棒状コア１０の周囲に嵌合する環状シェル２０とを有する。
【００４１】
上記棒状コア１０は、軸方向に沿って、ソース領域１１、チャネル領域１２およびドレイン領域１３を有する。ソース領域１１およびドレイン領域１３は、第１導電型（例えば、Ｎ型）の半導体領域である。チャネル領域１２は、第２導電型（例えば、Ｐ型あるいは真性）の半導体領域である。チャネル領域１２は、環状シェル２０に囲まれている領域である。
【００４２】
上記環状シェル２０は、内層側のゲート絶縁膜２１と外層側のゲート電極２２とを有する。上記ソース領域１１には、ソース電極１５が設けられ、上記ドレイン領域１３には、ドレイン電極１６が設けられている。ソース電極１５が、棒状素子１の第１の端子を構成し、ゲート電極２２が、棒状素子１の第２の端子を構成し、ドレイン電極１６が、棒状素子１の第３の端子を構成する。
【００４３】
そして、第１の端子としてのソース電極１５と第３の端子としてのドレイン電極１６との間に流れる電流は、第２の端子としてのゲート電極２２への入力によって、制御される。つまり、棒状素子１は、電界効果トランジスタである。
【００４４】
上記棒状素子１の直径は１ｎｍ〜１０μｍであり、棒状素子１の長さは１０ｎｍ〜５００μｍである。より好ましくは、十分な出力が得られる（現在電界効果とランジスは４５ｎｍルールで作られている）、直径が２００ｎｍ〜１μｍ、長さが１μｍ〜５０μｍであり、さらに好ましくは、直径が５００ｎｍ〜３μｍ、長さが５μｍ〜２０μｍである。
【００４５】
図１に示すように、上記２本の棒状素子１のそれぞれのソース電極１５は、第１の共有端子３１に、共有に接続されている。２本の棒状素子１のそれぞれのゲート電極２２は、第２の共有端子３２に、共有に接続されている。２本の棒状素子１のそれぞれのドレイン電極１６は、第３の共有端子３３に、共有に接続されている。そして、第１の共有端子３１と第３の共有端子３３との間に流れる電流は、第２の共有端子３２への入力によって、制御される。
【００４６】
上記構成のトランジスタ装置によれば、２本の棒状素子１で構成されているため、１つの棒状素子１が破壊しても、他の棒状素子１が正常に動作し、トランジスタ装置は正常動作を続ける。このため、信頼性が上がる。また、棒状素子１を用いることでプレーナー型に比べ体積を小さくでき、内部応力を小さくできる。これにより、使用時の信頼性を上げることができる。
【００４７】
上記棒状素子１は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮまたはＳｉＣの少なくとも一つを含む。したがって、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮやＳｉＣは、Ｓｉに比べて、バンドギャップが大きいため、破壊電解強度および電子移動度が高く、パワートランジスタや高周波トランジスタに適したものとなる。
【００４８】
ここで、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮやＳｉＣは、Ｓｉに比べ結晶性が悪く、転位やトラップが多く存在する。転位やトラップは、デバイスの短期および長期信頼性に大きく関係し、Ｓｉデバイスに比べＧａＮデバイスやＳｉＣデバイスは破壊が起こりやすい。
【００４９】
本発明では、２本の棒状素子１で構成されているため、１つの棒状素子１が破壊しても、他の棒状素子１が正常に動作するため、トランジスタ装置は正常に動作する。これにより、信頼性がＳｉに比べて劣るＧａＮ、ＡｌＧａＮ、ＩｎＧａＮやＳｉＣを用いたトランジスタ装置であっても、高い信頼性を確保することができる。
【００５０】
上記棒状素子１は、過電流によってソース電極１５とドレイン電極１６の間で断線するように、構成されている。つまり、棒状コア１０のソース電極１５とドレイン電極１６の間の部分が、過電流によって、断線する。なお、棒状素子１は、ソース電極１５とドレイン電極１６の間以外の部分で、過電流によって断線するように、構成されていてもよい。
【００５１】
ここで、２本の棒状素子１を並列に接続すると、個々の棒状素子１の閾値が異なるため、スイッチング時に閾値の低い棒状素子１に大電流が流れ、スイッチング損失が増大する。また、プロセス不良等で棒状素子１がショートする場合がある。
【００５２】
本発明では、上記棒状素子１は、過電流によって上記第１の端子と上記第３の端子の間で断線するように、構成されているので、例えば、閾値が低くスイッチング損失を増大させる棒状素子１や、ショート不良の棒状素子１を断線することで、安全で低損失のトランジスタ装置を作成できる。また、棒状素子１内部で断線するために、配線部に断線部（ヒューズ）等を設ける必要がなく、安価に安全で低損失なトランジスタ装置を作成できる。
【００５３】
図３に示すように、一方の棒状素子１が破壊してショート状態になった場合、破壊した棒状素子１に大電流が流れて、この棒状素子１は断線する。断線した後、他方の棒状素子１のみでトランジスタ動作を行う。
【００５４】
例えば、棒状素子１が保障期間内で破壊する確率が０．１％である２本の棒状素子１を１つのトランジスタ装置として使用する場合、一方の棒状素子１が破壊しても、他方の棒状素子１が正常動作し、トランジスタとしての動作を続ける。棒状素子１が２本とも破壊するとトランジスタは動作しなくなるが、棒状素子１が２本とも破壊する確率は、１０−４％となり、スイッチング素子の信頼性が大幅にあがる。
【００５５】
上記棒状素子１のチャネル領域１２の断面積Ｓｂと、棒状素子１の数量ｎ（本実施形態では、２本）と、基板５の棒状素子１を配置する面５ａの面積Ｓｓとの間に、Ｓｂ×ｎ＜Ｓｓの関係が成り立つ。したがって、単位基板面積当たりの発熱量が小さくなって、放熱構造を簡素化および低コスト化にできる。
【００５６】
上記棒状素子１は、棒状素子１の長手方向（軸方向）が基板５の棒状素子１を配置する面５ａに対して平行となるように、配置されている。したがって、棒状素子を配線しやすい。例えば、棒状素子の長手方向が基板の表面に垂直となる場合（図６参照）、棒状素子の作成後に、少なくとも、順に、絶縁膜デポ、絶縁膜エッチング、電極エッチング、絶縁膜デポ、絶縁膜エッチング、電極デポおよび電極エッチングの工程が必要となる。一方、棒状素子１の長手方向が基板５の表面に平行である場合、棒状素子１の配置後に、順に、電極エッチング、電極デポおよび電極エッチングの工程を経て、電極を形成できる。
【００５７】
上記第１の共有端子３１と上記第３の共有端子３３との間には、１０Ｖ以上の電圧を印加可能で、または、０．５Ａ以上の電流を流すことが可能である。したがって、非常に信頼性の高いパワートランジスタ装置を作成できる。パワートランジスタ装置は動力に使用されることもあり、急に破壊すると危険であるが、本発明のトランジスタ装置は急に破壊せず、使用限界に達する直前に信号で知らせることもでき、安全である。
【００５８】
（第２の実施形態）
図４Ａは、この発明のトランジスタ装置の第２の実施形態を示している。上記第１の実施形態と相違する点を説明すると、この第２の実施形態では、棒状素子の数量が２本よりも多い。なお、この第２の実施形態において、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００５９】
図４Ａに示すように、棒状素子１の数量は、１００本である。基板５上において、横向きの棒状素子１を縦方向に複数本並べて一つの列を構成し、複数の列を形成している。横向きとは、棒状素子１の長手方向が図中左右方向に一致することをいい、縦方向とは、図中上下方向をいう。
【００６０】
各列において、上記基板５上では、複数の棒状素子１のそれぞれのソース電極１５は、第１の配線４１に、共有に接続されている。複数の棒状素子１のそれぞれのゲート電極２２は、第２の配線４２に、共有に接続されている。複数の棒状素子１のそれぞれのドレイン電極１６は、第３の配線４３に、共有に接続されている。そして、第１の配線４１は、第１の共有端子３１に接続され、第２の配線４２は、第２の共有端子３２に接続され、第３の配線４３は、第３の共有端子３３に接続されている。
【００６１】
上記構成のトランジスタ装置によれば、棒状素子１の数量は、１００本であるので、棒状素子１が１本破壊されて電流が流れなくなっても、電流変動は１％であり、電流値にほとんど影響を与えない。また、１０％の電流減少でスイッチング素子が使用不能になる場合、１０個のスイッチング素子が破壊されるまで通常使用可能となり、信頼性が増加する。図４Ｂに示すように、棒状素子１Ａがショート破壊すると、ショートした部分に通常流れる電流よりも大きな電流が流れて、棒状素子１Ａあるいは棒状素子１Ａの近傍の配線４１，４２，４３が焼け切れ、破壊した棒状素子１Ａは断線常態になる。
【００６２】
例えば、１０００Ｖ耐圧以下のＧａＮトランジスタのオン時の抵抗率は、０．１〜０．６ｍΩｃｍ２であり（Ｏｋμｍｕｒａ，ＪＪＡＰ４５，７５６５）、例えば、一辺が１μｍ、長さが２０μｍの三角柱形状のＧａＮトランジスタの場合、抵抗が４．３３×１０６Ω〜２．６×１０７Ωとなる。絶縁膜が破壊するなどしてショート不良になった場合は，オン時の抵抗とほぼ同程度になるとする。
【００６３】
そして、ソース・ドレイン間に、例えば２０Ｖの電圧が印加されると、７．７×１０−７Ａ（１８Ａ／ｍｍ２）の電流が流れる。通常、ＧａＮの許容電流は、２Ａ／ｍｍ２であり、許容電流を大幅に超えているため、素子が焼き切れる。また、素子が棒状であるため、素子を容易に焼き切ることができる。
【００６４】
このとき、効果的に焼き切るためには、素子の断面積は、１０μｍ×１０μｍ以下がよい。あるいは、素子を連結するＡｌ配線の一部を、細くし、例えば、幅１μｍ、長さ２０μｍ、厚さ１００ｎｍにする。この配線に、５×１０−７Ａの電流を流すと、毎秒３０ｎＪの発熱量となる。この細くなっているＡｌ配線部分が完全に熱的に独立していれば、１０ｍｓ程度で断線する。実際には細くなった部分につながっているＡｌ配線から熱が逃げるため、５０〜２００ｍｓ程度で断線する。例えば、図５Ａに示すように、棒状素子１Ｅが破壊してソース・ドレインあるいはゲート・ドレインがショートすると、大電流が破壊した棒状素子１Ｅに流れる。そして、図５Ｂに示すように、大電流が流れることにより電極が焼き切れ、ショート破壊した棒状素子１Ｅがオープンになる。
【００６５】
また、閾値の低い棒状素子を焼き切る方法の一例を示す。ここでは、一辺が１μｍ、長さが２０μｍ、の三角柱状のＧａＮトランジスタを考える。閾値の低い棒状素子にはスイッチング時に負荷が集中し、発熱が集中する。スイッチング周波数を、例えばパワー素子では１００ｋＨｚ〜１０ＭＨｚとし、高周波素子では１〜１０ＧＨｚとすることにより、スイッチング時の発熱により棒状素子を断線することができる。
【００６６】
閾値の低い素子で起こるスイッチングによる発熱量を３〜３００ｎＪに設定することで、閾値の低い素子は断線する。この時、通常閾値の素子は断線しないで閾値の低い素子のみが断線する発熱量になるように、周波数を設定することで、閾値の低い素子のみを断線できる。
【００６７】
１本の棒状素子に流れる電流は全電流の（１／（棒状素子の数））であるため、棒状素子に通常の１０倍の電流が流れると断線する場合であっても、断線時の過電流による電流増加は前電流にあまり影響を与えない。オープンになった後、電流は（（（棒状素子の数）−１）／（棒状素子の数））となるため、デバイス特性にはほとんど影響を与えない。
【００６８】
このため、オープン破壊だけでなく、ショート破壊に対しても、ロバスト性が格段に上がる。例えば、１００本の棒状素子で構成されたＧａＮパワートランジスタ装置が１０年以内に使用限界に達する確率を計算する。
【００６９】
１本の棒状素子が１０年以内に破壊する確率を１％とし、抵抗が１０％以上になると使用限界になるとする。つまり、１００本の棒状素子の場合、１０本の棒状素子が破壊すると、使用限界になる。棒状素子が１０年以内に１０本以上破壊する確率は、
１００Ｃ１０×（０．０１１０）×（０．９９９０）＋１００Ｃ１１×（０．０１１１）×（０．９９８９）＋・・・＋１００Ｃ９９×（０．０１９９）×（０．９９）＋１００Ｃ１００×（０．０１１００）＝７．６×１０−８となる。
【００７０】
１本のＧａＮ棒状素子の１０年以内の破壊確率は１％と高くても、本発明のパワートランジスタ装置では、１０年以内に使用限界以下になる棒状素子は１０−５％以下となり、格段にロバスト性が上がっている。
【００７１】
なお、上記棒状素子１の数量は、１００本以上であってもよく、この場合、棒状素子１が１本破壊されて電流が流れなくなっても、電流変動は１％以下であり、電流値にほとんど影響を与えない。
【００７２】
（第３の実施形態）
図６は、この発明のトランジスタ装置の第３の実施形態を示している。上記第１の実施形態と相違する点を説明すると、この第３の実施形態では、棒状素子の配置が異なる。なお、この第３の実施形態において、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００７３】
図６に示すように、棒状素子１は、棒状素子１の長手方向が基板５の棒状素子１を配置する面５ａに対して直交するように、配置されている。複数の棒状素子１は、互いに平行に、配列されている。棒状素子１のソース領域１１が、基板５に接触する。
【００７４】
（第４の実施形態）
図７Ａ〜図７Ｈは、この発明のトランジスタ装置の製造方法を示している。このトランジスタ装置に用いられる棒状素子は、ＧａＮを含む電界効果トランジスタである。なお、この第４の実施形態において、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００７５】
図７Ａに示すように、サファイア基板１００にＮｉ１０１を堆積し、熱処理をすることにより、Ｎｉ１０１をコロイドにする。図７Ｂに示すように、ＶＬＳ法でＧａＮ棒状コア１０２を成長し、図７Ｃに示すように、Ｎｉ１０１を除去した後に、図７Ｄに示すように、絶縁膜１０３と電極１０４を形成する。
【００７６】
その後、図７Ｅに示すように、棒状コア１０２を基板１００から分離し、図７Ｆに示すように、棒状コア１０２を、別のセラミック基板１０５に、横向きに配置する。そして、図７Ｇに示すように、リソグラフィーとエッチングにより、棒状コア１０２のソース領域１０２ａおよびドレイン領域１０２ｂを露出させ、図７Ｈに示すように、ソース領域１０２ａにソース電極１０６を設け、ドレイン領域１０２ｂにドレイン電極１０７を設け、電極１０４にゲート側電極１０８を設けて、棒状素子１を有するトランジスタ装置を製造する。つまり、棒状コア１０２、ソース電極１０６、電極１０４、ドレイン電極１０７が、図２の棒状コア１０、ソース電極１５、ゲート電極２２、ドレイン電極１６に相当する。
【００７７】
図８に示すように、上記方法によって製造された棒状素子１では、エッジＥは、棒状素子１の棒状コア１０の両端に存在するため、信頼性に影響を与えず、信頼性が高いトランジスタ装置を作成できる。これに対して、通常のプレーナー型素子６００では、エッジＥは、ソース領域６０１とドレイン領域６０２との間でゲート電極６０３の下側のチャネル領域６０４に存在する。これによって、エッジＥ付近では電界集中が起こるため、信頼性が下がる。
【００７８】
次に、上記棒状素子１を別基板に配置する方法の一例を示す。
【００７９】
図９Ａに示すように、成長基板から分離した棒状素子１を含む溶液７０１を、棒状素子１を配置する基板７００上に満たす。棒状素子１を配置する基板７００には、予め、電極対７０２，７０３を形成する。
【００８０】
そして、電源７０４から電圧を印加すると、図９Ｂに示すように、電極対７０２，７０３の間に棒状素子１が配置する。電極対７０２，７０３の間に多数の棒状素子１が配置するため、一括配線が可能となる。棒状素子１を１本毎にボンディングする必要がないので、短時間に低コストで棒状素子１の配線ができる。
【００８１】
図１０Ａに示すように、上記方法によって棒状素子１を電極対７０２，７０３に配置すると、棒状素子１は、電極対７０２，７０３とほぼ平行に配置される。これに対して、図１０Ｂに示すように、正方形の薄型素子８００を、上記方法によって、電極対７０２，７０３に配置する場合、正方形の薄型素子８００は、電極対７０２，７０３に対して、斜めに配置され、または、図１０Ｃに示すように、正方形の薄型素子８００は、電極対７０２，７０３に対して、ずれて配置され、配線工程での位置あわせが困難になる。
【００８２】
ここで、棒状素子１の全体の長さが１００μｍを超え、または、棒状素子１の最も太い部分の長さが２０μｍを超えると、重力の影響が大きくなり、溶液７０１中での棒状素子１の移動の制御が困難となる。これに対して、棒状素子１の長さが１００μｍ以下となり、棒状素子１の最も太い部分の長さが２０μｍ以下となると、基板と棒状素子の熱膨張率の差、配線と棒状素子の熱膨張率の差によるストレスが極めて小さくなり、使用時の信頼性が上がる。
【００８３】
（第５の実施形態）
図１１Ａ〜図１１Ｈは、この発明のトランジスタ装置の他の製造方法を示している。このトランジスタ装置に用いられる棒状素子は、ＧａＮを含む高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）である。
【００８４】
図１１Ａに示すように、Ｓｉ基板２００にＮｉ２０１を堆積し、熱処理をすることにより、Ｎｉ２０１をコロイドにする。図１１Ｂに示すように、ＶＬＳ法でＧａＮ棒状コア２０２を成長し、図１１Ｃに示すように、Ｎｉ２０１を除去した後に、図１１Ｄに示すように、ＡｌＧａＮ２０３と電極２０４を形成する。このとき、ＧａＮ棒状コア２０２の側面には、極性面あるいは半極性面が発生している。ＧａＮ棒状コア２０２とＡｌＧａＮ２０３の間に、ＡｌＮを数ｎｍ入れることによって、２次元電子ガス層の濃度を高くできる。
【００８５】
その後、図１１Ｅに示すように、絶縁膜２０５を堆積し、図１１Ｆに示すように、絶縁膜２０５をエッチングすることにより、棒状コア２０２を覆う電極２０４の一部が、絶縁膜２０５から露出した構造にする。
【００８６】
そして、図１１Ｇに示すように、絶縁膜２０５から露出している電極２０４の一部を除去し、再び、絶縁膜２０５の堆積とエッチングを行って、図１１Ｈに示すように、ドレイン電極２０６を堆積することで、棒状素子１Ｂを有するトランジスタ装置を製造する。棒状素子１Ｂは、ＨＥＭＴ（高電子移動度トランジスタ）である。電極２０４は、棒状素子１Ｂの第２の端子（ゲート電極）に相当し、ソース電極は、図示しないが、ゲート電極２０４に関しドレイン電極２０６と反対側に、位置し、棒状コア２０２に接触する。
【００８７】
（第６の実施形態）
図１２Ａ〜図１２Ｈは、この発明のトランジスタ装置の他の製造方法を示している。このトランジスタ装置に用いられる棒状素子は、ＳｉＣを含む電界効果トランジスタである。
【００８８】
図１２Ａに示すように、ＳｉＣ基板３００にキャップ層３０１をデポ、エッチングし、棒状素子となる部分のみにキャップ層３０１を残す。図１２Ｂに示すように、エッチングによりＳｉＣ棒状コア３０２を形成し、図１２Ｃに示すように、キャップ層３０１を除去して、図１２Ｄに示すように、絶縁膜３０３と電極３０４を形成する。
【００８９】
その後、図１２Ｅに示すように、棒状コア３０２を基板３００から分離し、図１２Ｆに示すように、棒状コア３０２を、別のセラミック基板３０５に、横向きに配置する。そして、図１２Ｇに示すように、リソグラフィーとエッチングにより、棒状コア３０２のソース領域３０２ａおよびドレイン領域３０２ｂを露出させ、図１２Ｈに示すように、ソース領域３０２ａにソース電極３０６を設け、ドレイン領域３０２ｂにドレイン電極３０７を設け、電極３０４にゲート側電極３０８を設けて、棒状素子１Ｃを有するトランジスタ装置を製造する。棒状素子１Ｃは、電界効果トランジスタである。電極３０４は、棒状素子１Ｃの第２の端子（ゲート電極）に相当する。
【００９０】
（第７の実施形態）
図１３Ａ〜図１３Ｈは、この発明のトランジスタ装置の別の製造方法を示している。このトランジスタ装置に用いられる棒状素子は、Ｓｉを含むバイポーラトランジスタである。
【００９１】
図１３Ａに示すように、Ｓｉ基板４００にＡｕ４０１を堆積し、熱処理をすることにより、Ａｕ４０１をコロイドにする。図１３Ｂに示すように、ＶＬＳ法で、ｎ−Ｓｉ層４０２ａを成長し、ｐ−Ｓｉ層４０２ｂを成長して、Ｓｉ棒状コア４０２を形成する。図１３Ｃに示すように、Ａｕ４０１を除去した後に、図１３Ｄに示すように、棒状コア４０２の側面にｐ−Ｓｉ層４０３とｎ−Ｓｉ層４０４を堆積して、コア・シェル・シェル構造とする。
【００９２】
その後、図１３Ｅに示すように、棒状コア４０２を基板４００から分離し、図１３Ｆに示すように、棒状コア４０２を、別のガラス基板４０５に、横向きに配置する。そして、図１３Ｇに示すように、ｐ−Ｓｉ層４０３およびｎ−Ｓｉ層４０４のシェルとして残す部分に、キャップ層４０６を堆積し、キャップ層４０６から露出している部分を酸化して酸化膜４０７を形成する。
【００９３】
その後、図１３Ｈに示すように、この酸化膜４０７を除去して、棒状コア４０２を露出させ、棒状コア４０２のｎ−Ｓｉ層４０２ａにコレクタ電極４０８を設け、棒状コア４０２のｐ−Ｓｉ層４０２ｂにベース電極４０９を設け、シェルのｎ−Ｓｉ層４０４にエミッタ電極４１０を設けて、棒状素子１Ｄを有するトランジスタ装置を製造する。棒状素子１Ｄは、バイポーラトランジスタである。コレクタ電極４０８は、棒状素子１Ｄの第１の端子に相当し、ベース電極４０９は、棒状素子１Ｄの第２の端子に相当し、エミッタ電極４１０は、棒状素子１Ｄの第３の端子に相当する。
【００９４】
（第８の実施形態）
図１４は、この発明の電子デバイスの一実施形態を示している。図１４に示すように、この電子デバイスは、上記第２の実施形態（図４Ａ）のトランジスタ装置４と、トランジスタ装置４の電流を検出する検出手段としての電流センサ５１と、トランジスタ装置４の電圧を検出する検出手段としての電圧センサ５２と、トランジスタ装置４の温度を検出する検出手段としての温度センサ５３と、上記センサ５１，５２，５３で検出された情報を外部に伝達する伝達手段としての制御部５５とを備えている。
【００９５】
上記トランジスタ装置４は、上記第２の実施形態のトランジスタ装置と同じであり、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００９６】
上記電流センサ５１は、第１の共有端子３１に接続され、上記電圧センサ５２は、第１の共有端子３１と第３の共有端子３３との間に接続され、上記温度センサ５３は、基板５に取り付けられる。
【００９７】
上記制御部５５は、上記センサ５１，５２，５３によってトランジスタ装置４をモニタリングし、棒状素子１の状態を検知し、外部に信号を送って、棒状素子１の交換時期を知らせる。
【００９８】
したがって、トランジスタ装置４の電流値、電圧降下または温度から、トランジスタ装置４の棒状素子１の劣化や破壊状況を検出し、外部に知らせることができ、トランジスタ装置４が使用限界に達する直前に交換が可能となる。
【００９９】
特に、パワートランジスタ装置ではモーターを制御することもあり、急にトランジスタ装置が破壊しモーターが制御不能になると非常に危険であるが、本発明のトランジスタ装置では急にトランジスタ装置が破壊せず、外部に信号を発することで、使用限界直前に回路を取替え可能であり、極めて安全である。
【０１００】
なお、検出手段として、電流センサ５１、電圧センサ５２および温度センサ５３の内の少なくとも一つのセンサを有していればよく、伝達手段は、電流、電圧または温度の少なくとも一つの情報を外部に伝達するようにする。
【０１０１】
図１５に示すように、棒状素子１の長さを、少なくとも１μｍ以上、好ましくは１０μｍ以上にすることにより、１０Ｖ以上の耐圧を持つ棒状素子１を基板５の表面と平行に配置し、ショートすることなく低抵抗コンタクトをとることができる。
【０１０２】
棒状素子１はパワートランジスタであり、棒状素子１の低抵抗化のために、棒状コア１０のソース領域１１に接触するソースコンタクト６１の大きさと、棒状コア１０のドレイン領域１３に接触するドレインコンタクト６３の大きさとは、少なくとも（（幅０．２μｍ）×（棒状コア１０の外周））以上、好ましくは（（幅２μｍ）×（棒状コア１０の外周））以上が必要である。
【０１０３】
ゲート電極２２に信号を入力するために、ゲート電極２２に接触するゲートコンタクト６２の幅は、少なくとも０．１μｍ以上、好ましくは１μｍ以上が必要である。
【０１０４】
ショート不良が起こらないために、ソースコンタクト６１とゲートコンタクト６２の間の距離は、少なくとも０．２μｍ以上、好ましくは２μｍが必要であり、また、耐圧が必要であるため、ゲートコンタクト６２とドレインコンタクト６３の間の距離は、少なくとも０．３μｍ以上、好ましくは３μｍが必要となる。
【０１０５】
このため、少なくとも１μｍ以上、好ましくは１０μｍ以上の長さの棒状素子１を使うことにより、１０Ｖ以上の耐圧をもつ棒状素子１を基板５の表面と平行に配置しても、ショートが起こらず低抵抗なコンタクトを実現することができる。
【０１０６】
また、棒状コア１０の断面積を、０．２μｍ２より大きくすることで、一般的に使用されているパッケージを使用することができる。通常１０Ａを流す６００Ｖ耐圧のトランジスタには、ＴＯ２２０にパッケージングが使用される。
【０１０７】
ＳｉＣやＧａＮの最大電流密度は２Ａ／ｍｍ２である。１０Ａを流すために必要な基板５の面積は５ｍｍ２になる。断面積０．２μｍ２の棒状コア１０を使用すると、１０Ａを流すためには、２．５×１０７本の棒状素子１が必要となる。
【０１０８】
棒状素子１を並べた場合、横に並ぶ棒状素子１の距離は、５μｍ以上が必要である。横に並ぶ棒状素子１の距離が５μｍ以下であると、電極や絶縁膜を等方エッチングするときに、棒状素子１の裏面がエッチングできずに残り、ゲートとソースの間のショートやゲートとドレインの間のショートの原因となる。
【０１０９】
また、長手方向に並ぶ棒状素子１の距離は、位置ばらつきによるショート不良を起こさないために、１０μｍ離す必要がある。以上のことから、１本の棒状素子１が占有する面積は、少なくとも１００μｍ２となる。
【０１１０】
このため、棒状素子１の断面積が０．２μｍ２（円筒形であれば直径５００ｎｍ）よりも大きくなると、１０Ａを流すデバイスは、５ｍｍ×５ｍｍの面積を有する基板５で作成でき、ＴＯ２２０あるいはＴＯ２４７にパッケージングすることができる。例えば、直径１００ｎｍの棒状コア１０を使用すると、２５ｍｍ×２５ｍｍの面積を有する基板５となり、使用が制限される。
【０１１１】
なお、この発明は上述の実施形態に限定されない。例えば、上記第１から上記第８の実施形態のそれぞれの特徴点を様々に組み合わせてもよい。
【０１１２】
また、棒状素子の数量は、３本以上であってもよく、１本または２本の棒状素子が破壊しても、他の棒状素子が正常に動作し、トランジスタ装置は正常動作を続ける。このため、信頼性が上がる。
【０１１３】
また、棒状素子が電界効果トランジスタである場合、棒状素子は、ＮＰＮ型のトランジスタ以外に、ＰＮＰ型のトランジスタであってもよい。また、棒状素子は、電界効果トランジスタやバイポーラトランジスタ以外のトランジスタであってもよい。
【０１１４】
また、本発明のトランジスタ装置を、エアコン等の空調機に用いてもよく、この場合、トランジスタ装置を、インバータまたはＰＦＣ（Power Factor Correction）に用いる。したがって、信頼性の高い空調機を実現できる。
【０１１５】
また、本発明のトランジスタ装置を、ソーラーパネルに用いられるパワーコンディショナーに用いてもよい。したがって、信頼性の高いパワーコンディショナーを実現できる。
【０１１６】
また、本発明のトランジスタ装置を、ＥＶ、ＨＥＶ、ＰＨＥＶ等の電気自動車に用いてもよく、この場合、トランジスタ装置を、コンバータまたはインバータに用いる。したがって、信頼性の高い電機自動車を実現できる。つまり、電機自動車のコンバータまたはインバータに用いているトランジスタ装置が破壊すると、自動車が急に止まり危険であるが、本発明のトランジスタ装置を使用すると、トランジスタ装置の信頼性が高いため、安全な電気自動車を作ることができる。
【符号の説明】
【０１１７】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ 棒状素子
４ トランジスタ装置
５ 基板
５ａ 面
１０ 棒状コア
１１ ソース領域
１２ チャネル領域
１３ ドレイン領域
１５ ソース電極（第１の端子）
１６ ドレイン電極（第３の端子）
２０ 環状シェル
２１ ゲート絶縁膜
２２ ゲート電極（第２の端子）
３１ 第１の共有端子
３２ 第２の共有端子
３３ 第３の共有端子
４１ 第１の配線
４２ 第２の配線
４３ 第３の配線
５１ 電流センサ（検出手段）
５２ 電圧センサ（検出手段）
５３ 温度センサ（検出手段）
５５ 制御部（伝達手段）
【技術分野】
【０００１】
この発明は、トランジスタ装置および電子デバイスに関する。
【背景技術】
【０００２】
従来、トランジスタ装置としては、基板と、この基板に配置された１つのチップとを備えたものがある（特開平９−２３２７１５号公報：特許文献１参照）。
【０００３】
しかしながら、上記従来のトランジスタ装置では、１つのチップで構成されているため、このチップが破壊すると、トランジスタ装置は使用不可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２３２７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、この発明の課題は、１本の棒状素子が破壊しても、他の棒状素子が正常に動作し、正常動作を続けるトランジスタ装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、この発明のトランジスタ装置は、
基板と、
この基板上に配置された複数の棒状素子と
を備え、
上記棒状素子は、第１、第２および第３の端子を有し、上記第１の端子と上記第３の端子との間に流れる電流は、上記第２の端子への入力によって、制御され、
上記複数の棒状素子のそれぞれの上記第１の端子は、第１の共有端子に、共有に接続され、
上記複数の棒状素子のそれぞれの上記第２の端子は、第２の共有端子に、共有に接続され、
上記複数の棒状素子のそれぞれの上記第３の端子は、第３の共有端子に、共有に接続され、
上記第１の共有端子と上記第３の共有端子との間に流れる電流は、上記第２の共有端子への入力によって、制御されることを特徴としている。
【０００７】
この発明のトランジスタ装置によれば、複数の棒状素子で構成されているため、１つの棒状素子が破壊しても、他の棒状素子が正常に動作し、トランジスタ装置は正常動作を続ける。このため、信頼性が上がる。
【０００８】
また、棒状素子を用いることでプレーナー型に比べ体積を小さくでき、内部応力を小さくできる。これにより、使用時の信頼性を上げることができる。
【０００９】
また、一実施形態のトランジスタ装置では、上記棒状素子は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮまたはＳｉＣの少なくとも一つを含む。
【００１０】
この実施形態のトランジスタ装置によれば、上記棒状素子は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮまたはＳｉＣの少なくとも一つを含むので、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮやＳｉＣは、Ｓｉに比べて、バンドギャップが大きいため、破壊電解強度および電子移動度が高く、パワートランジスタや高周波トランジスタに適したものとなる。
【００１１】
ここで、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮやＳｉＣは、Ｓｉに比べ結晶性が悪く、転位やトラップが多く存在する。転位やトラップは、デバイスの短期および長期信頼性に大きく関係し、Ｓｉデバイスに比べＧａＮデバイスやＳｉＣデバイスは破壊が起こりやすい。
【００１２】
本発明では、複数の棒状素子で構成されているため、１つの棒状素子が破壊しても、他の棒状素子が正常に動作するため、トランジスタ装置は正常に動作する。これにより、信頼性がＳｉに比べて劣るＧａＮ、ＡｌＧａＮ、ＩｎＧａＮやＳｉＣを用いたトランジスタ装置であっても、高い信頼性を確保することができる。
【００１３】
また、一実施形態のトランジスタ装置では、上記棒状素子は、過電流によって断線するように、構成されている。
【００１４】
この実施形態のトランジスタ装置によれば、複数の棒状素子を並列に接続すると、個々の棒状素子の閾値が異なるため、スイッチング時に閾値の低い棒状素子に大電流が流れ、スイッチング損失が増大する。また、プロセス不良等で棒状素子がショートする場合がある。
【００１５】
本発明では、上記棒状素子は、過電流によって断線するように、構成されているので、例えば、閾値が低くスイッチング損失を増大させる棒状素子や、ショート不良の棒状素子を断線することで、安全で低損失のトランジスタ装置を作成できる。
【００１６】
また、一実施形態のトランジスタ装置では、上記棒状素子は、過電流によって上記第１の端子と上記第３の端子の間で断線するように、構成されている。
【００１７】
この実施形態のトランジスタ装置によれば、複数の棒状素子を並列に接続すると、個々の棒状素子の閾値が異なるため、スイッチング時に閾値の低い棒状素子に大電流が流れ、スイッチング損失が増大する。また、プロセス不良等で棒状素子がショートする場合がある。
【００１８】
本発明では、上記棒状素子は、過電流によって上記第１の端子と上記第３の端子の間で断線するように、構成されているので、例えば、閾値が低くスイッチング損失を増大させる棒状素子や、ショート不良の棒状素子を断線することで、安全で低損失のトランジスタ装置を作成できる。また、棒状素子内部で断線するために、配線部に断線部（ヒューズ）等を設ける必要がなく、安価に安全で低損失なトランジスタ装置を作成できる。
【００１９】
また、一実施形態のトランジスタ装置では、上記複数の棒状素子の数量は、１００本以上である。
【００２０】
この実施形態のトランジスタ装置によれば、上記複数の棒状素子の数量は、１００本以上であるので、棒状素子が１本破壊されて電流が流れなくなっても、電流変動は１％以下であり、電流値にほとんど影響を与えない。また、１０％の電流減少でスイッチング素子が使用不能になる場合、１０個のスイッチング素子が破壊されるまで通常使用可能となり、信頼性が増加する。
【００２１】
また、一実施形態のトランジスタ装置では、
上記棒状素子は、軸方向に沿って、ソース領域、チャネル領域およびドレイン領域を有し、
上記チャネル領域の断面積Ｓｂと、上記棒状素子の数量ｎと、上記基板の上記棒状素子を配置する面の面積Ｓｓとの間に、Ｓｂ×ｎ＜Ｓｓの関係式が成り立つ。
【００２２】
この実施形態のトランジスタ装置によれば、Ｓｂ×ｎ＜Ｓｓの関係式が成り立つので、単位基板面積当たりの発熱量が小さくなって、放熱構造を簡素化および低コスト化にできる。
【００２３】
また、一実施形態のトランジスタ装置では、上記棒状素子は、上記棒状素子の長手方向が上記基板の上記棒状素子を配置する面に対して平行となるように、配置されている。
【００２４】
この実施形態のトランジスタ装置によれば、上記棒状素子の長手方向が、上記基板の面に対して平行となっているので、棒状素子を配線しやすい。
【００２５】
また、一実施形態のトランジスタ装置では、上記第１の共有端子と上記第３の共有端子との間には、１０Ｖ以上の電圧を印加可能で、または、０．５Ａ以上の電流を流すことが可能である。
【００２６】
この実施形態のトランジスタ装置によれば、上記第１の共有端子と上記第３の共有端子との間には、１０Ｖ以上の電圧を印加可能で、または、０．５Ａ以上の電流を流すことが可能であるので、非常に信頼性の高いパワートランジスタ装置を作成できる。
【００２７】
また、パワートランジスタ装置は動力に使用されることもあり、急に破壊すると危険であるが、本発明のトランジスタ装置は急に破壊せず、使用限界に達する直前に信号で知らせることもでき、安全である。
【００２８】
また、一実施形態の電子デバイスでは、
上記トランジスタ装置と、
上記トランジスタ装置の電流、電圧または温度の少なくとも一つの情報を検出する検出手段と、
上記検出手段で検出された情報を外部に伝達する伝達手段と
を備えている。
【００２９】
この実施形態の電子デバイスによれば、トランジスタ装置と検出手段と伝達手段とを備えているので、トランジスタ装置の電流値、電圧降下または温度から、トランジスタ装置の棒状素子の劣化や破壊状況を検出し、外部に知らせることができ、トランジスタ装置が使用限界に達する直前に交換が可能となる。
【００３０】
また、一実施形態の空調機では、上記トランジスタ装置を有するインバータまたはＰＦＣを備える。
【００３１】
この実施形態の空調機によれば、上記トランジスタ装置を有するインバータまたはＰＦＣを備えるので、信頼性の高い空調機を実現できる。
【００３２】
また、一実施形態のパワーコンディショナーでは、上記トランジスタ装置を有する。
【００３３】
この実施形態のパワーコンディショナーによれば、信頼性の高いパワーコンディショナーを実現できる。
【００３４】
また、一実施形態の電機自動車では、上記トランジスタ装置を有するコンバータまたはインバータを備える。
【００３５】
この実施形態の電機自動車によれば、上記トランジスタ装置を有するコンバータまたはインバータを備えるので、信頼性の高い電機自動車を実現できる。つまり、電機自動車のコンバータまたはインバータに用いているトランジスタ装置が破壊すると、自動車が急に止まり危険であるが、本発明のトランジスタ装置を使用すると、トランジスタ装置の信頼性が高いため、安全な電気自動車を作ることができる。
【発明の効果】
【００３６】
この発明のトランジスタ装置によれば、複数の棒状素子で構成されているため、１本の棒状素子が破壊しても、他の棒状素子が正常に動作し、トランジスタ装置は正常動作を続ける。
【図面の簡単な説明】
【００３７】
【図１】本発明のトランジスタ装置の第１実施形態を示す簡略構成図である。
【図２】棒状素子の斜視図である。
【図３】トランジスタ装置の断線状態を示す説明図である。
【図４Ａ】本発明のトランジスタ装置の第２実施形態を示す簡略構成図である。
【図４Ｂ】トランジスタ装置の断線状態を示す説明図である。
【図５Ａ】他のトランジスタ装置を示す簡略構成図である。
【図５Ｂ】他のトランジスタ装置の断線状態を示す説明図である。
【図６】本発明のトランジスタ装置の第３実施形態を示す簡略構成図である。
【図７Ａ】トランジスタ装置の製造方法の第１工程を示す構成図である。
【図７Ｂ】トランジスタ装置の製造方法の第２工程を示す構成図である。
【図７Ｃ】トランジスタ装置の製造方法の第３工程を示す構成図である。
【図７Ｄ】トランジスタ装置の製造方法の第４工程を示す構成図である。
【図７Ｅ】トランジスタ装置の製造方法の第５工程を示す構成図である。
【図７Ｆ】トランジスタ装置の製造方法の第６工程を示す構成図である。
【図７Ｇ】トランジスタ装置の製造方法の第７工程を示す構成図である。
【図７Ｈ】トランジスタ装置の製造方法の第８工程を示す構成図である。
【図８】棒状素子とプレーナー型素子とのエッジの比較を説明する説明図である。
【図９Ａ】棒状素子を基板に配置する方法の第１工程を説明する説明図である。
【図９Ｂ】棒状素子を基板に配置する方法の第２工程を説明する説明図である。
【図１０Ａ】棒状素子を電極対に配置したときの状態を説明する説明図である。
【図１０Ｂ】正方形薄型素子を電極対に配置したときの状態を説明する説明図である。
【図１０Ｃ】正方形薄型素子を電極対に配置したときの状態を説明する説明図である。
【図１１Ａ】トランジスタ装置の他の製造方法の第１工程を示す構成図である。
【図１１Ｂ】トランジスタ装置の他の製造方法の第２工程を示す構成図である。
【図１１Ｃ】トランジスタ装置の他の製造方法の第３工程を示す構成図である。
【図１１Ｄ】トランジスタ装置の他の製造方法の第４工程を示す構成図である。
【図１１Ｅ】トランジスタ装置の他の製造方法の第５工程を示す構成図である。
【図１１Ｆ】トランジスタ装置の他の製造方法の第６工程を示す構成図である。
【図１１Ｇ】トランジスタ装置の他の製造方法の第７工程を示す構成図である。
【図１１Ｈ】トランジスタ装置の他の製造方法の第８工程を示す構成図である。
【図１２Ａ】トランジスタ装置の別の製造方法の第１工程を示す構成図である。
【図１２Ｂ】トランジスタ装置の別の製造方法の第２工程を示す構成図である。
【図１２Ｃ】トランジスタ装置の別の製造方法の第３工程を示す構成図である。
【図１２Ｄ】トランジスタ装置の別の製造方法の第４工程を示す構成図である。
【図１２Ｅ】トランジスタ装置の別の製造方法の第５工程を示す構成図である。
【図１２Ｆ】トランジスタ装置の別の製造方法の第６工程を示す構成図である。
【図１２Ｇ】トランジスタ装置の別の製造方法の第７工程を示す構成図である。
【図１２Ｈ】トランジスタ装置の別の製造方法の第８工程を示す構成図である。
【図１３Ａ】トランジスタ装置のさらに他の製造方法の第１工程を示す構成図である。
【図１３Ｂ】トランジスタ装置のさらに他の製造方法の第２工程を示す構成図である。
【図１３Ｃ】トランジスタ装置のさらに他の製造方法の第３工程を示す構成図である。
【図１３Ｄ】トランジスタ装置のさらに他の製造方法の第４工程を示す構成図である。
【図１３Ｅ】トランジスタ装置のさらに他の製造方法の第５工程を示す構成図である。
【図１３Ｆ】トランジスタ装置のさらに他の製造方法の第６工程を示す構成図である。
【図１３Ｇ】トランジスタ装置のさらに他の製造方法の第７工程を示す構成図である。
【図１３Ｈ】トランジスタ装置のさらに他の製造方法の第８工程を示す構成図である。
【図１４】本発明の電子デバイスの一実施形態を示す簡略構成図である。
【図１５】棒状素子の大きさを説明する説明図である。
【発明を実施するための形態】
【００３８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３９】
（第１の実施形態）
図１は、この発明のトランジスタ装置の一実施形態である簡略構成図を示している。図１に示すように、トランジスタ装置は、基板５と、この基板５上に配置された２本の棒状素子１とを有する。
【００４０】
図２に示すように、上記棒状素子１は、半導体からなる棒状コア１０と、この棒状コア１０の周囲に嵌合する環状シェル２０とを有する。
【００４１】
上記棒状コア１０は、軸方向に沿って、ソース領域１１、チャネル領域１２およびドレイン領域１３を有する。ソース領域１１およびドレイン領域１３は、第１導電型（例えば、Ｎ型）の半導体領域である。チャネル領域１２は、第２導電型（例えば、Ｐ型あるいは真性）の半導体領域である。チャネル領域１２は、環状シェル２０に囲まれている領域である。
【００４２】
上記環状シェル２０は、内層側のゲート絶縁膜２１と外層側のゲート電極２２とを有する。上記ソース領域１１には、ソース電極１５が設けられ、上記ドレイン領域１３には、ドレイン電極１６が設けられている。ソース電極１５が、棒状素子１の第１の端子を構成し、ゲート電極２２が、棒状素子１の第２の端子を構成し、ドレイン電極１６が、棒状素子１の第３の端子を構成する。
【００４３】
そして、第１の端子としてのソース電極１５と第３の端子としてのドレイン電極１６との間に流れる電流は、第２の端子としてのゲート電極２２への入力によって、制御される。つまり、棒状素子１は、電界効果トランジスタである。
【００４４】
上記棒状素子１の直径は１ｎｍ〜１０μｍであり、棒状素子１の長さは１０ｎｍ〜５００μｍである。より好ましくは、十分な出力が得られる（現在電界効果とランジスは４５ｎｍルールで作られている）、直径が２００ｎｍ〜１μｍ、長さが１μｍ〜５０μｍであり、さらに好ましくは、直径が５００ｎｍ〜３μｍ、長さが５μｍ〜２０μｍである。
【００４５】
図１に示すように、上記２本の棒状素子１のそれぞれのソース電極１５は、第１の共有端子３１に、共有に接続されている。２本の棒状素子１のそれぞれのゲート電極２２は、第２の共有端子３２に、共有に接続されている。２本の棒状素子１のそれぞれのドレイン電極１６は、第３の共有端子３３に、共有に接続されている。そして、第１の共有端子３１と第３の共有端子３３との間に流れる電流は、第２の共有端子３２への入力によって、制御される。
【００４６】
上記構成のトランジスタ装置によれば、２本の棒状素子１で構成されているため、１つの棒状素子１が破壊しても、他の棒状素子１が正常に動作し、トランジスタ装置は正常動作を続ける。このため、信頼性が上がる。また、棒状素子１を用いることでプレーナー型に比べ体積を小さくでき、内部応力を小さくできる。これにより、使用時の信頼性を上げることができる。
【００４７】
上記棒状素子１は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮまたはＳｉＣの少なくとも一つを含む。したがって、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮやＳｉＣは、Ｓｉに比べて、バンドギャップが大きいため、破壊電解強度および電子移動度が高く、パワートランジスタや高周波トランジスタに適したものとなる。
【００４８】
ここで、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮやＳｉＣは、Ｓｉに比べ結晶性が悪く、転位やトラップが多く存在する。転位やトラップは、デバイスの短期および長期信頼性に大きく関係し、Ｓｉデバイスに比べＧａＮデバイスやＳｉＣデバイスは破壊が起こりやすい。
【００４９】
本発明では、２本の棒状素子１で構成されているため、１つの棒状素子１が破壊しても、他の棒状素子１が正常に動作するため、トランジスタ装置は正常に動作する。これにより、信頼性がＳｉに比べて劣るＧａＮ、ＡｌＧａＮ、ＩｎＧａＮやＳｉＣを用いたトランジスタ装置であっても、高い信頼性を確保することができる。
【００５０】
上記棒状素子１は、過電流によってソース電極１５とドレイン電極１６の間で断線するように、構成されている。つまり、棒状コア１０のソース電極１５とドレイン電極１６の間の部分が、過電流によって、断線する。なお、棒状素子１は、ソース電極１５とドレイン電極１６の間以外の部分で、過電流によって断線するように、構成されていてもよい。
【００５１】
ここで、２本の棒状素子１を並列に接続すると、個々の棒状素子１の閾値が異なるため、スイッチング時に閾値の低い棒状素子１に大電流が流れ、スイッチング損失が増大する。また、プロセス不良等で棒状素子１がショートする場合がある。
【００５２】
本発明では、上記棒状素子１は、過電流によって上記第１の端子と上記第３の端子の間で断線するように、構成されているので、例えば、閾値が低くスイッチング損失を増大させる棒状素子１や、ショート不良の棒状素子１を断線することで、安全で低損失のトランジスタ装置を作成できる。また、棒状素子１内部で断線するために、配線部に断線部（ヒューズ）等を設ける必要がなく、安価に安全で低損失なトランジスタ装置を作成できる。
【００５３】
図３に示すように、一方の棒状素子１が破壊してショート状態になった場合、破壊した棒状素子１に大電流が流れて、この棒状素子１は断線する。断線した後、他方の棒状素子１のみでトランジスタ動作を行う。
【００５４】
例えば、棒状素子１が保障期間内で破壊する確率が０．１％である２本の棒状素子１を１つのトランジスタ装置として使用する場合、一方の棒状素子１が破壊しても、他方の棒状素子１が正常動作し、トランジスタとしての動作を続ける。棒状素子１が２本とも破壊するとトランジスタは動作しなくなるが、棒状素子１が２本とも破壊する確率は、１０−４％となり、スイッチング素子の信頼性が大幅にあがる。
【００５５】
上記棒状素子１のチャネル領域１２の断面積Ｓｂと、棒状素子１の数量ｎ（本実施形態では、２本）と、基板５の棒状素子１を配置する面５ａの面積Ｓｓとの間に、Ｓｂ×ｎ＜Ｓｓの関係が成り立つ。したがって、単位基板面積当たりの発熱量が小さくなって、放熱構造を簡素化および低コスト化にできる。
【００５６】
上記棒状素子１は、棒状素子１の長手方向（軸方向）が基板５の棒状素子１を配置する面５ａに対して平行となるように、配置されている。したがって、棒状素子を配線しやすい。例えば、棒状素子の長手方向が基板の表面に垂直となる場合（図６参照）、棒状素子の作成後に、少なくとも、順に、絶縁膜デポ、絶縁膜エッチング、電極エッチング、絶縁膜デポ、絶縁膜エッチング、電極デポおよび電極エッチングの工程が必要となる。一方、棒状素子１の長手方向が基板５の表面に平行である場合、棒状素子１の配置後に、順に、電極エッチング、電極デポおよび電極エッチングの工程を経て、電極を形成できる。
【００５７】
上記第１の共有端子３１と上記第３の共有端子３３との間には、１０Ｖ以上の電圧を印加可能で、または、０．５Ａ以上の電流を流すことが可能である。したがって、非常に信頼性の高いパワートランジスタ装置を作成できる。パワートランジスタ装置は動力に使用されることもあり、急に破壊すると危険であるが、本発明のトランジスタ装置は急に破壊せず、使用限界に達する直前に信号で知らせることもでき、安全である。
【００５８】
（第２の実施形態）
図４Ａは、この発明のトランジスタ装置の第２の実施形態を示している。上記第１の実施形態と相違する点を説明すると、この第２の実施形態では、棒状素子の数量が２本よりも多い。なお、この第２の実施形態において、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００５９】
図４Ａに示すように、棒状素子１の数量は、１００本である。基板５上において、横向きの棒状素子１を縦方向に複数本並べて一つの列を構成し、複数の列を形成している。横向きとは、棒状素子１の長手方向が図中左右方向に一致することをいい、縦方向とは、図中上下方向をいう。
【００６０】
各列において、上記基板５上では、複数の棒状素子１のそれぞれのソース電極１５は、第１の配線４１に、共有に接続されている。複数の棒状素子１のそれぞれのゲート電極２２は、第２の配線４２に、共有に接続されている。複数の棒状素子１のそれぞれのドレイン電極１６は、第３の配線４３に、共有に接続されている。そして、第１の配線４１は、第１の共有端子３１に接続され、第２の配線４２は、第２の共有端子３２に接続され、第３の配線４３は、第３の共有端子３３に接続されている。
【００６１】
上記構成のトランジスタ装置によれば、棒状素子１の数量は、１００本であるので、棒状素子１が１本破壊されて電流が流れなくなっても、電流変動は１％であり、電流値にほとんど影響を与えない。また、１０％の電流減少でスイッチング素子が使用不能になる場合、１０個のスイッチング素子が破壊されるまで通常使用可能となり、信頼性が増加する。図４Ｂに示すように、棒状素子１Ａがショート破壊すると、ショートした部分に通常流れる電流よりも大きな電流が流れて、棒状素子１Ａあるいは棒状素子１Ａの近傍の配線４１，４２，４３が焼け切れ、破壊した棒状素子１Ａは断線常態になる。
【００６２】
例えば、１０００Ｖ耐圧以下のＧａＮトランジスタのオン時の抵抗率は、０．１〜０．６ｍΩｃｍ２であり（Ｏｋμｍｕｒａ，ＪＪＡＰ４５，７５６５）、例えば、一辺が１μｍ、長さが２０μｍの三角柱形状のＧａＮトランジスタの場合、抵抗が４．３３×１０６Ω〜２．６×１０７Ωとなる。絶縁膜が破壊するなどしてショート不良になった場合は，オン時の抵抗とほぼ同程度になるとする。
【００６３】
そして、ソース・ドレイン間に、例えば２０Ｖの電圧が印加されると、７．７×１０−７Ａ（１８Ａ／ｍｍ２）の電流が流れる。通常、ＧａＮの許容電流は、２Ａ／ｍｍ２であり、許容電流を大幅に超えているため、素子が焼き切れる。また、素子が棒状であるため、素子を容易に焼き切ることができる。
【００６４】
このとき、効果的に焼き切るためには、素子の断面積は、１０μｍ×１０μｍ以下がよい。あるいは、素子を連結するＡｌ配線の一部を、細くし、例えば、幅１μｍ、長さ２０μｍ、厚さ１００ｎｍにする。この配線に、５×１０−７Ａの電流を流すと、毎秒３０ｎＪの発熱量となる。この細くなっているＡｌ配線部分が完全に熱的に独立していれば、１０ｍｓ程度で断線する。実際には細くなった部分につながっているＡｌ配線から熱が逃げるため、５０〜２００ｍｓ程度で断線する。例えば、図５Ａに示すように、棒状素子１Ｅが破壊してソース・ドレインあるいはゲート・ドレインがショートすると、大電流が破壊した棒状素子１Ｅに流れる。そして、図５Ｂに示すように、大電流が流れることにより電極が焼き切れ、ショート破壊した棒状素子１Ｅがオープンになる。
【００６５】
また、閾値の低い棒状素子を焼き切る方法の一例を示す。ここでは、一辺が１μｍ、長さが２０μｍ、の三角柱状のＧａＮトランジスタを考える。閾値の低い棒状素子にはスイッチング時に負荷が集中し、発熱が集中する。スイッチング周波数を、例えばパワー素子では１００ｋＨｚ〜１０ＭＨｚとし、高周波素子では１〜１０ＧＨｚとすることにより、スイッチング時の発熱により棒状素子を断線することができる。
【００６６】
閾値の低い素子で起こるスイッチングによる発熱量を３〜３００ｎＪに設定することで、閾値の低い素子は断線する。この時、通常閾値の素子は断線しないで閾値の低い素子のみが断線する発熱量になるように、周波数を設定することで、閾値の低い素子のみを断線できる。
【００６７】
１本の棒状素子に流れる電流は全電流の（１／（棒状素子の数））であるため、棒状素子に通常の１０倍の電流が流れると断線する場合であっても、断線時の過電流による電流増加は前電流にあまり影響を与えない。オープンになった後、電流は（（（棒状素子の数）−１）／（棒状素子の数））となるため、デバイス特性にはほとんど影響を与えない。
【００６８】
このため、オープン破壊だけでなく、ショート破壊に対しても、ロバスト性が格段に上がる。例えば、１００本の棒状素子で構成されたＧａＮパワートランジスタ装置が１０年以内に使用限界に達する確率を計算する。
【００６９】
１本の棒状素子が１０年以内に破壊する確率を１％とし、抵抗が１０％以上になると使用限界になるとする。つまり、１００本の棒状素子の場合、１０本の棒状素子が破壊すると、使用限界になる。棒状素子が１０年以内に１０本以上破壊する確率は、
１００Ｃ１０×（０．０１１０）×（０．９９９０）＋１００Ｃ１１×（０．０１１１）×（０．９９８９）＋・・・＋１００Ｃ９９×（０．０１９９）×（０．９９）＋１００Ｃ１００×（０．０１１００）＝７．６×１０−８となる。
【００７０】
１本のＧａＮ棒状素子の１０年以内の破壊確率は１％と高くても、本発明のパワートランジスタ装置では、１０年以内に使用限界以下になる棒状素子は１０−５％以下となり、格段にロバスト性が上がっている。
【００７１】
なお、上記棒状素子１の数量は、１００本以上であってもよく、この場合、棒状素子１が１本破壊されて電流が流れなくなっても、電流変動は１％以下であり、電流値にほとんど影響を与えない。
【００７２】
（第３の実施形態）
図６は、この発明のトランジスタ装置の第３の実施形態を示している。上記第１の実施形態と相違する点を説明すると、この第３の実施形態では、棒状素子の配置が異なる。なお、この第３の実施形態において、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００７３】
図６に示すように、棒状素子１は、棒状素子１の長手方向が基板５の棒状素子１を配置する面５ａに対して直交するように、配置されている。複数の棒状素子１は、互いに平行に、配列されている。棒状素子１のソース領域１１が、基板５に接触する。
【００７４】
（第４の実施形態）
図７Ａ〜図７Ｈは、この発明のトランジスタ装置の製造方法を示している。このトランジスタ装置に用いられる棒状素子は、ＧａＮを含む電界効果トランジスタである。なお、この第４の実施形態において、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００７５】
図７Ａに示すように、サファイア基板１００にＮｉ１０１を堆積し、熱処理をすることにより、Ｎｉ１０１をコロイドにする。図７Ｂに示すように、ＶＬＳ法でＧａＮ棒状コア１０２を成長し、図７Ｃに示すように、Ｎｉ１０１を除去した後に、図７Ｄに示すように、絶縁膜１０３と電極１０４を形成する。
【００７６】
その後、図７Ｅに示すように、棒状コア１０２を基板１００から分離し、図７Ｆに示すように、棒状コア１０２を、別のセラミック基板１０５に、横向きに配置する。そして、図７Ｇに示すように、リソグラフィーとエッチングにより、棒状コア１０２のソース領域１０２ａおよびドレイン領域１０２ｂを露出させ、図７Ｈに示すように、ソース領域１０２ａにソース電極１０６を設け、ドレイン領域１０２ｂにドレイン電極１０７を設け、電極１０４にゲート側電極１０８を設けて、棒状素子１を有するトランジスタ装置を製造する。つまり、棒状コア１０２、ソース電極１０６、電極１０４、ドレイン電極１０７が、図２の棒状コア１０、ソース電極１５、ゲート電極２２、ドレイン電極１６に相当する。
【００７７】
図８に示すように、上記方法によって製造された棒状素子１では、エッジＥは、棒状素子１の棒状コア１０の両端に存在するため、信頼性に影響を与えず、信頼性が高いトランジスタ装置を作成できる。これに対して、通常のプレーナー型素子６００では、エッジＥは、ソース領域６０１とドレイン領域６０２との間でゲート電極６０３の下側のチャネル領域６０４に存在する。これによって、エッジＥ付近では電界集中が起こるため、信頼性が下がる。
【００７８】
次に、上記棒状素子１を別基板に配置する方法の一例を示す。
【００７９】
図９Ａに示すように、成長基板から分離した棒状素子１を含む溶液７０１を、棒状素子１を配置する基板７００上に満たす。棒状素子１を配置する基板７００には、予め、電極対７０２，７０３を形成する。
【００８０】
そして、電源７０４から電圧を印加すると、図９Ｂに示すように、電極対７０２，７０３の間に棒状素子１が配置する。電極対７０２，７０３の間に多数の棒状素子１が配置するため、一括配線が可能となる。棒状素子１を１本毎にボンディングする必要がないので、短時間に低コストで棒状素子１の配線ができる。
【００８１】
図１０Ａに示すように、上記方法によって棒状素子１を電極対７０２，７０３に配置すると、棒状素子１は、電極対７０２，７０３とほぼ平行に配置される。これに対して、図１０Ｂに示すように、正方形の薄型素子８００を、上記方法によって、電極対７０２，７０３に配置する場合、正方形の薄型素子８００は、電極対７０２，７０３に対して、斜めに配置され、または、図１０Ｃに示すように、正方形の薄型素子８００は、電極対７０２，７０３に対して、ずれて配置され、配線工程での位置あわせが困難になる。
【００８２】
ここで、棒状素子１の全体の長さが１００μｍを超え、または、棒状素子１の最も太い部分の長さが２０μｍを超えると、重力の影響が大きくなり、溶液７０１中での棒状素子１の移動の制御が困難となる。これに対して、棒状素子１の長さが１００μｍ以下となり、棒状素子１の最も太い部分の長さが２０μｍ以下となると、基板と棒状素子の熱膨張率の差、配線と棒状素子の熱膨張率の差によるストレスが極めて小さくなり、使用時の信頼性が上がる。
【００８３】
（第５の実施形態）
図１１Ａ〜図１１Ｈは、この発明のトランジスタ装置の他の製造方法を示している。このトランジスタ装置に用いられる棒状素子は、ＧａＮを含む高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）である。
【００８４】
図１１Ａに示すように、Ｓｉ基板２００にＮｉ２０１を堆積し、熱処理をすることにより、Ｎｉ２０１をコロイドにする。図１１Ｂに示すように、ＶＬＳ法でＧａＮ棒状コア２０２を成長し、図１１Ｃに示すように、Ｎｉ２０１を除去した後に、図１１Ｄに示すように、ＡｌＧａＮ２０３と電極２０４を形成する。このとき、ＧａＮ棒状コア２０２の側面には、極性面あるいは半極性面が発生している。ＧａＮ棒状コア２０２とＡｌＧａＮ２０３の間に、ＡｌＮを数ｎｍ入れることによって、２次元電子ガス層の濃度を高くできる。
【００８５】
その後、図１１Ｅに示すように、絶縁膜２０５を堆積し、図１１Ｆに示すように、絶縁膜２０５をエッチングすることにより、棒状コア２０２を覆う電極２０４の一部が、絶縁膜２０５から露出した構造にする。
【００８６】
そして、図１１Ｇに示すように、絶縁膜２０５から露出している電極２０４の一部を除去し、再び、絶縁膜２０５の堆積とエッチングを行って、図１１Ｈに示すように、ドレイン電極２０６を堆積することで、棒状素子１Ｂを有するトランジスタ装置を製造する。棒状素子１Ｂは、ＨＥＭＴ（高電子移動度トランジスタ）である。電極２０４は、棒状素子１Ｂの第２の端子（ゲート電極）に相当し、ソース電極は、図示しないが、ゲート電極２０４に関しドレイン電極２０６と反対側に、位置し、棒状コア２０２に接触する。
【００８７】
（第６の実施形態）
図１２Ａ〜図１２Ｈは、この発明のトランジスタ装置の他の製造方法を示している。このトランジスタ装置に用いられる棒状素子は、ＳｉＣを含む電界効果トランジスタである。
【００８８】
図１２Ａに示すように、ＳｉＣ基板３００にキャップ層３０１をデポ、エッチングし、棒状素子となる部分のみにキャップ層３０１を残す。図１２Ｂに示すように、エッチングによりＳｉＣ棒状コア３０２を形成し、図１２Ｃに示すように、キャップ層３０１を除去して、図１２Ｄに示すように、絶縁膜３０３と電極３０４を形成する。
【００８９】
その後、図１２Ｅに示すように、棒状コア３０２を基板３００から分離し、図１２Ｆに示すように、棒状コア３０２を、別のセラミック基板３０５に、横向きに配置する。そして、図１２Ｇに示すように、リソグラフィーとエッチングにより、棒状コア３０２のソース領域３０２ａおよびドレイン領域３０２ｂを露出させ、図１２Ｈに示すように、ソース領域３０２ａにソース電極３０６を設け、ドレイン領域３０２ｂにドレイン電極３０７を設け、電極３０４にゲート側電極３０８を設けて、棒状素子１Ｃを有するトランジスタ装置を製造する。棒状素子１Ｃは、電界効果トランジスタである。電極３０４は、棒状素子１Ｃの第２の端子（ゲート電極）に相当する。
【００９０】
（第７の実施形態）
図１３Ａ〜図１３Ｈは、この発明のトランジスタ装置の別の製造方法を示している。このトランジスタ装置に用いられる棒状素子は、Ｓｉを含むバイポーラトランジスタである。
【００９１】
図１３Ａに示すように、Ｓｉ基板４００にＡｕ４０１を堆積し、熱処理をすることにより、Ａｕ４０１をコロイドにする。図１３Ｂに示すように、ＶＬＳ法で、ｎ−Ｓｉ層４０２ａを成長し、ｐ−Ｓｉ層４０２ｂを成長して、Ｓｉ棒状コア４０２を形成する。図１３Ｃに示すように、Ａｕ４０１を除去した後に、図１３Ｄに示すように、棒状コア４０２の側面にｐ−Ｓｉ層４０３とｎ−Ｓｉ層４０４を堆積して、コア・シェル・シェル構造とする。
【００９２】
その後、図１３Ｅに示すように、棒状コア４０２を基板４００から分離し、図１３Ｆに示すように、棒状コア４０２を、別のガラス基板４０５に、横向きに配置する。そして、図１３Ｇに示すように、ｐ−Ｓｉ層４０３およびｎ−Ｓｉ層４０４のシェルとして残す部分に、キャップ層４０６を堆積し、キャップ層４０６から露出している部分を酸化して酸化膜４０７を形成する。
【００９３】
その後、図１３Ｈに示すように、この酸化膜４０７を除去して、棒状コア４０２を露出させ、棒状コア４０２のｎ−Ｓｉ層４０２ａにコレクタ電極４０８を設け、棒状コア４０２のｐ−Ｓｉ層４０２ｂにベース電極４０９を設け、シェルのｎ−Ｓｉ層４０４にエミッタ電極４１０を設けて、棒状素子１Ｄを有するトランジスタ装置を製造する。棒状素子１Ｄは、バイポーラトランジスタである。コレクタ電極４０８は、棒状素子１Ｄの第１の端子に相当し、ベース電極４０９は、棒状素子１Ｄの第２の端子に相当し、エミッタ電極４１０は、棒状素子１Ｄの第３の端子に相当する。
【００９４】
（第８の実施形態）
図１４は、この発明の電子デバイスの一実施形態を示している。図１４に示すように、この電子デバイスは、上記第２の実施形態（図４Ａ）のトランジスタ装置４と、トランジスタ装置４の電流を検出する検出手段としての電流センサ５１と、トランジスタ装置４の電圧を検出する検出手段としての電圧センサ５２と、トランジスタ装置４の温度を検出する検出手段としての温度センサ５３と、上記センサ５１，５２，５３で検出された情報を外部に伝達する伝達手段としての制御部５５とを備えている。
【００９５】
上記トランジスタ装置４は、上記第２の実施形態のトランジスタ装置と同じであり、上記第１の実施形態と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００９６】
上記電流センサ５１は、第１の共有端子３１に接続され、上記電圧センサ５２は、第１の共有端子３１と第３の共有端子３３との間に接続され、上記温度センサ５３は、基板５に取り付けられる。
【００９７】
上記制御部５５は、上記センサ５１，５２，５３によってトランジスタ装置４をモニタリングし、棒状素子１の状態を検知し、外部に信号を送って、棒状素子１の交換時期を知らせる。
【００９８】
したがって、トランジスタ装置４の電流値、電圧降下または温度から、トランジスタ装置４の棒状素子１の劣化や破壊状況を検出し、外部に知らせることができ、トランジスタ装置４が使用限界に達する直前に交換が可能となる。
【００９９】
特に、パワートランジスタ装置ではモーターを制御することもあり、急にトランジスタ装置が破壊しモーターが制御不能になると非常に危険であるが、本発明のトランジスタ装置では急にトランジスタ装置が破壊せず、外部に信号を発することで、使用限界直前に回路を取替え可能であり、極めて安全である。
【０１００】
なお、検出手段として、電流センサ５１、電圧センサ５２および温度センサ５３の内の少なくとも一つのセンサを有していればよく、伝達手段は、電流、電圧または温度の少なくとも一つの情報を外部に伝達するようにする。
【０１０１】
図１５に示すように、棒状素子１の長さを、少なくとも１μｍ以上、好ましくは１０μｍ以上にすることにより、１０Ｖ以上の耐圧を持つ棒状素子１を基板５の表面と平行に配置し、ショートすることなく低抵抗コンタクトをとることができる。
【０１０２】
棒状素子１はパワートランジスタであり、棒状素子１の低抵抗化のために、棒状コア１０のソース領域１１に接触するソースコンタクト６１の大きさと、棒状コア１０のドレイン領域１３に接触するドレインコンタクト６３の大きさとは、少なくとも（（幅０．２μｍ）×（棒状コア１０の外周））以上、好ましくは（（幅２μｍ）×（棒状コア１０の外周））以上が必要である。
【０１０３】
ゲート電極２２に信号を入力するために、ゲート電極２２に接触するゲートコンタクト６２の幅は、少なくとも０．１μｍ以上、好ましくは１μｍ以上が必要である。
【０１０４】
ショート不良が起こらないために、ソースコンタクト６１とゲートコンタクト６２の間の距離は、少なくとも０．２μｍ以上、好ましくは２μｍが必要であり、また、耐圧が必要であるため、ゲートコンタクト６２とドレインコンタクト６３の間の距離は、少なくとも０．３μｍ以上、好ましくは３μｍが必要となる。
【０１０５】
このため、少なくとも１μｍ以上、好ましくは１０μｍ以上の長さの棒状素子１を使うことにより、１０Ｖ以上の耐圧をもつ棒状素子１を基板５の表面と平行に配置しても、ショートが起こらず低抵抗なコンタクトを実現することができる。
【０１０６】
また、棒状コア１０の断面積を、０．２μｍ２より大きくすることで、一般的に使用されているパッケージを使用することができる。通常１０Ａを流す６００Ｖ耐圧のトランジスタには、ＴＯ２２０にパッケージングが使用される。
【０１０７】
ＳｉＣやＧａＮの最大電流密度は２Ａ／ｍｍ２である。１０Ａを流すために必要な基板５の面積は５ｍｍ２になる。断面積０．２μｍ２の棒状コア１０を使用すると、１０Ａを流すためには、２．５×１０７本の棒状素子１が必要となる。
【０１０８】
棒状素子１を並べた場合、横に並ぶ棒状素子１の距離は、５μｍ以上が必要である。横に並ぶ棒状素子１の距離が５μｍ以下であると、電極や絶縁膜を等方エッチングするときに、棒状素子１の裏面がエッチングできずに残り、ゲートとソースの間のショートやゲートとドレインの間のショートの原因となる。
【０１０９】
また、長手方向に並ぶ棒状素子１の距離は、位置ばらつきによるショート不良を起こさないために、１０μｍ離す必要がある。以上のことから、１本の棒状素子１が占有する面積は、少なくとも１００μｍ２となる。
【０１１０】
このため、棒状素子１の断面積が０．２μｍ２（円筒形であれば直径５００ｎｍ）よりも大きくなると、１０Ａを流すデバイスは、５ｍｍ×５ｍｍの面積を有する基板５で作成でき、ＴＯ２２０あるいはＴＯ２４７にパッケージングすることができる。例えば、直径１００ｎｍの棒状コア１０を使用すると、２５ｍｍ×２５ｍｍの面積を有する基板５となり、使用が制限される。
【０１１１】
なお、この発明は上述の実施形態に限定されない。例えば、上記第１から上記第８の実施形態のそれぞれの特徴点を様々に組み合わせてもよい。
【０１１２】
また、棒状素子の数量は、３本以上であってもよく、１本または２本の棒状素子が破壊しても、他の棒状素子が正常に動作し、トランジスタ装置は正常動作を続ける。このため、信頼性が上がる。
【０１１３】
また、棒状素子が電界効果トランジスタである場合、棒状素子は、ＮＰＮ型のトランジスタ以外に、ＰＮＰ型のトランジスタであってもよい。また、棒状素子は、電界効果トランジスタやバイポーラトランジスタ以外のトランジスタであってもよい。
【０１１４】
また、本発明のトランジスタ装置を、エアコン等の空調機に用いてもよく、この場合、トランジスタ装置を、インバータまたはＰＦＣ（Power Factor Correction）に用いる。したがって、信頼性の高い空調機を実現できる。
【０１１５】
また、本発明のトランジスタ装置を、ソーラーパネルに用いられるパワーコンディショナーに用いてもよい。したがって、信頼性の高いパワーコンディショナーを実現できる。
【０１１６】
また、本発明のトランジスタ装置を、ＥＶ、ＨＥＶ、ＰＨＥＶ等の電気自動車に用いてもよく、この場合、トランジスタ装置を、コンバータまたはインバータに用いる。したがって、信頼性の高い電機自動車を実現できる。つまり、電機自動車のコンバータまたはインバータに用いているトランジスタ装置が破壊すると、自動車が急に止まり危険であるが、本発明のトランジスタ装置を使用すると、トランジスタ装置の信頼性が高いため、安全な電気自動車を作ることができる。
【符号の説明】
【０１１７】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ 棒状素子
４ トランジスタ装置
５ 基板
５ａ 面
１０ 棒状コア
１１ ソース領域
１２ チャネル領域
１３ ドレイン領域
１５ ソース電極（第１の端子）
１６ ドレイン電極（第３の端子）
２０ 環状シェル
２１ ゲート絶縁膜
２２ ゲート電極（第２の端子）
３１ 第１の共有端子
３２ 第２の共有端子
３３ 第３の共有端子
４１ 第１の配線
４２ 第２の配線
４３ 第３の配線
５１ 電流センサ（検出手段）
５２ 電圧センサ（検出手段）
５３ 温度センサ（検出手段）
５５ 制御部（伝達手段）
【特許請求の範囲】
【請求項１】
基板と、
この基板上に配置された複数の棒状素子と
を備え、
上記棒状素子は、第１、第２および第３の端子を有し、上記第１の端子と上記第３の端子との間に流れる電流は、上記第２の端子への入力によって、制御され、
上記複数の棒状素子のそれぞれの上記第１の端子は、第１の共有端子に、共有に接続され、
上記複数の棒状素子のそれぞれの上記第２の端子は、第２の共有端子に、共有に接続され、
上記複数の棒状素子のそれぞれの上記第３の端子は、第３の共有端子に、共有に接続され、
上記第１の共有端子と上記第３の共有端子との間に流れる電流は、上記第２の共有端子への入力によって、制御されることを特徴とするトランジスタ装置。
【請求項２】
請求項１に記載のトランジスタ装置において、
上記棒状素子は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮまたはＳｉＣの少なくとも一つを含むことを特徴とするトランジスタ装置。
【請求項３】
請求項１または２に記載のトランジスタ装置において、
上記棒状素子は、過電流によって断線するように、構成されていることを特徴とするトランジスタ装置。
【請求項４】
請求項３に記載のトランジスタ装置において、
上記棒状素子は、過電流によって上記第１の端子と上記第３の端子の間で断線するように、構成されていることを特徴とするトランジスタ装置。
【請求項５】
請求項１から４の何れか一つに記載のトランジスタ装置において、
上記複数の棒状素子の数量は、１００本以上であることを特徴とするトランジスタ装置。
【請求項６】
請求項１から５の何れか一つに記載のトランジスタ装置において、
上記棒状素子は、軸方向に沿って、ソース領域、チャネル領域およびドレイン領域を有し、
上記チャネル領域の断面積Ｓｂと、上記棒状素子の数量ｎと、上記基板の上記棒状素子を配置する面の面積Ｓｓとの間に、Ｓｂ×ｎ＜Ｓｓの関係式が成り立つことを特徴とするトランジスタ装置。
【請求項７】
請求項１から６の何れか一つに記載のトランジスタ装置において、
上記棒状素子は、上記棒状素子の長手方向が上記基板の上記棒状素子を配置する面に対して平行となるように、配置されていることを特徴とするトランジスタ装置。
【請求項８】
請求項１から７の何れか一つに記載のトランジスタ装置において、
上記第１の共有端子と上記第３の共有端子との間には、１０Ｖ以上の電圧を印加可能で、または、０．５Ａ以上の電流を流すことが可能であることを特徴とするトランジスタ装置。
【請求項９】
請求項１から８の何れか一つに記載のトランジスタ装置と、
上記トランジスタ装置の電流、電圧または温度の少なくとも一つの情報を検出する検出手段と、
上記検出手段で検出された情報を外部に伝達する伝達手段と
を備えていることを特徴とする電子デバイス。
【請求項１０】
請求項１から８の何れか一つに記載のトランジスタ装置を有するインバータまたはＰＦＣを備えることを特徴とする空調機。
【請求項１１】
請求項１から８の何れか一つに記載のトランジスタ装置を有することを特徴とするパワーコンディショナー。
【請求項１２】
請求項１から８の何れか一つに記載のトランジスタ装置を有するコンバータまたはインバータを備えることを特徴とする電機自動車。
【請求項１】
基板と、
この基板上に配置された複数の棒状素子と
を備え、
上記棒状素子は、第１、第２および第３の端子を有し、上記第１の端子と上記第３の端子との間に流れる電流は、上記第２の端子への入力によって、制御され、
上記複数の棒状素子のそれぞれの上記第１の端子は、第１の共有端子に、共有に接続され、
上記複数の棒状素子のそれぞれの上記第２の端子は、第２の共有端子に、共有に接続され、
上記複数の棒状素子のそれぞれの上記第３の端子は、第３の共有端子に、共有に接続され、
上記第１の共有端子と上記第３の共有端子との間に流れる電流は、上記第２の共有端子への入力によって、制御されることを特徴とするトランジスタ装置。
【請求項２】
請求項１に記載のトランジスタ装置において、
上記棒状素子は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮまたはＳｉＣの少なくとも一つを含むことを特徴とするトランジスタ装置。
【請求項３】
請求項１または２に記載のトランジスタ装置において、
上記棒状素子は、過電流によって断線するように、構成されていることを特徴とするトランジスタ装置。
【請求項４】
請求項３に記載のトランジスタ装置において、
上記棒状素子は、過電流によって上記第１の端子と上記第３の端子の間で断線するように、構成されていることを特徴とするトランジスタ装置。
【請求項５】
請求項１から４の何れか一つに記載のトランジスタ装置において、
上記複数の棒状素子の数量は、１００本以上であることを特徴とするトランジスタ装置。
【請求項６】
請求項１から５の何れか一つに記載のトランジスタ装置において、
上記棒状素子は、軸方向に沿って、ソース領域、チャネル領域およびドレイン領域を有し、
上記チャネル領域の断面積Ｓｂと、上記棒状素子の数量ｎと、上記基板の上記棒状素子を配置する面の面積Ｓｓとの間に、Ｓｂ×ｎ＜Ｓｓの関係式が成り立つことを特徴とするトランジスタ装置。
【請求項７】
請求項１から６の何れか一つに記載のトランジスタ装置において、
上記棒状素子は、上記棒状素子の長手方向が上記基板の上記棒状素子を配置する面に対して平行となるように、配置されていることを特徴とするトランジスタ装置。
【請求項８】
請求項１から７の何れか一つに記載のトランジスタ装置において、
上記第１の共有端子と上記第３の共有端子との間には、１０Ｖ以上の電圧を印加可能で、または、０．５Ａ以上の電流を流すことが可能であることを特徴とするトランジスタ装置。
【請求項９】
請求項１から８の何れか一つに記載のトランジスタ装置と、
上記トランジスタ装置の電流、電圧または温度の少なくとも一つの情報を検出する検出手段と、
上記検出手段で検出された情報を外部に伝達する伝達手段と
を備えていることを特徴とする電子デバイス。
【請求項１０】
請求項１から８の何れか一つに記載のトランジスタ装置を有するインバータまたはＰＦＣを備えることを特徴とする空調機。
【請求項１１】
請求項１から８の何れか一つに記載のトランジスタ装置を有することを特徴とするパワーコンディショナー。
【請求項１２】
請求項１から８の何れか一つに記載のトランジスタ装置を有するコンバータまたはインバータを備えることを特徴とする電機自動車。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１２Ｆ】
【図１２Ｇ】
【図１２Ｈ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１３Ｆ】
【図１３Ｇ】
【図１３Ｈ】
【図１４】
【図１５】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１１Ｈ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１２Ｆ】
【図１２Ｇ】
【図１２Ｈ】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１３Ｆ】
【図１３Ｇ】
【図１３Ｈ】
【図１４】
【図１５】
【公開番号】特開２０１３−９８１７９（Ｐ２０１３−９８１７９Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３６３５９（Ｐ２０１１−２３６３５９）
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月２７日（２０１１．１０．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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