トランジスタ駆動回路
【課題】より簡単な構成で、出力トランジスタを確実にオフ状態に維持できるトランジスタ駆動回路を提供する。
【解決手段】ＮチャネルＭＯＳＦＥＴ５とコイル２との共通接続点；出力端子ＯＵＴとグランドとの間にフライホイールダイオード３を接続する。ＦＥＴ５のゲートには、ＮＰＮトランジスタ６及びＰＮＰトランジスタ７のプッシュプル回路により制御信号を出力し、トランジスタ７のベースとグランドとの間にＮＰＮトランジスタ１１を接続し、トランジスタ１１のベースとグランドとの間にＮチャネルＭＯＳＦＥＴ１４を接続して、ＦＥＴ１４にＰＷＭ信号を入力する。ダイオード１３は、ＦＥＴ１４がオフ状態になるとトランジスタ１１のベースにベース電流を供給し、ダイオード１５をダイオード１３のアノードとトランジスタ６及び７のベースとの間に接続する。ＮＰＮトランジスタ２２をＦＥＴ５のゲートと出力端子との間に接続し、トランジスタ２２をＰＷＭ信号に応じてＦＥＴ５がオフする際にオンさせる。
【解決手段】ＮチャネルＭＯＳＦＥＴ５とコイル２との共通接続点；出力端子ＯＵＴとグランドとの間にフライホイールダイオード３を接続する。ＦＥＴ５のゲートには、ＮＰＮトランジスタ６及びＰＮＰトランジスタ７のプッシュプル回路により制御信号を出力し、トランジスタ７のベースとグランドとの間にＮＰＮトランジスタ１１を接続し、トランジスタ１１のベースとグランドとの間にＮチャネルＭＯＳＦＥＴ１４を接続して、ＦＥＴ１４にＰＷＭ信号を入力する。ダイオード１３は、ＦＥＴ１４がオフ状態になるとトランジスタ１１のベースにベース電流を供給し、ダイオード１５をダイオード１３のアノードとトランジスタ６及び７のベースとの間に接続する。ＮＰＮトランジスタ２２をＦＥＴ５のゲートと出力端子との間に接続し、トランジスタ２２をＰＷＭ信号に応じてＦＥＴ５がオフする際にオンさせる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源と誘導性負荷との間に接続される出力トランジスタを駆動するトランジスタ駆動回路に関する。
【背景技術】
【０００２】
図９は、降圧型スイッチングレギュレータの一構成例であり、ＮチャネルＭＯＳＦＥＴを駆動する駆動回路部分を示す。ＩＣ１の出力端子ＯＵＴには、外部においてコイル２及びダイオード３のカソードが接続されており、ダイオード３のアノードはグランドに接続されている。また、コイル２の他端とグランドとの間にはコンデンサ４が接続されている。
【０００３】
ＩＣ１の内部において、バッテリ電源ＶＢと出力端子ＯＵＴとの間には、ＮチャネルＭＯＳＦＥＴ５（出力ＭＯＳ）と、昇圧電源ＶＣＰと出力端子ＯＵＴとの間には、ＮＰＮトランジスタ６及びＰＮＰトランジスタ７の直列回路（エミッタ共通）とが接続されている。ＮＰＮトランジスタ６及びＰＮＰトランジスタ７は、ＮチャネルＭＯＳＦＥＴ５をプッシュプル駆動するもので、両者の共通接続点は、抵抗素子８を介してＮチャネルＭＯＳＦＥＴ５のゲートに接続されている。また、ＰＮＰトランジスタ７のエミッタ，ベース間には抵抗素子９が接続されている。
【０００４】
電源ＶＣＰとＩＣ１の回路グランドとの間には、抵抗素子１０及びＮＰＮトランジスタ１１の直列回路が接続されており、両者の共通接続点には、ＮＰＮトランジスタ６のベースが接続されている。また、３Ｖ電源とグランドとの間には電流源１２，ダイオード１３及びＮチャネルＭＯＳＦＥＴ１４の直列回路が接続されており、ダイオード１３のカソードにはＮＰＮトランジスタ１１のベースが接続されている。また、ダイオード１３のアノードとＮＰＮトランジスタ１１のコレクタとの間にはダイオード１５が接続されている。
【０００５】
以上において、ＩＣ１の内部回路でＮチャネルＭＯＳＦＥＴ５を除いた部分が駆動回路１６を構成している。駆動回路１６では、ＮチャネルＭＯＳＦＥＴ１４のゲートにＰＷＭ信号を与えることで、出力段のＮチャネルＭＯＳＦＥＴ５をスイッチングさせて、コイル２に供給する電流を断続してコンデンサの端子電圧を制御する。すなわち、ＰＷＭ信号のレベルがローである場合は、ダイオード１３を介してＮＰＮトランジスタ１１にベース電流が供給され、ＮＰＮトランジスタ１１がオンする。するとＮＰＮトランジスタ６はオフとなり、ＰＮＰトランジスタ７がオンするので、ＮチャネルＭＯＳＦＥＴ５のゲート電位はローレベルとなり、ＮチャネルＭＯＳＦＥＴ５はオフする。一方、ＰＷＭ信号のレベルがハイである場合は、ＮＰＮトランジスタ１１がオフする。するとＮＰＮトランジスタ６はオンとなり、ＰＮＰトランジスタ７がオフするので、ＮチャネルＭＯＳＦＥＴ５のゲート電位はハイレベルとなり、ＮチャネルＭＯＳＦＥＴ５はオンする。
【０００６】
図９には、ＰＷＭ信号のレベルがローでＮチャネルＭＯＳＦＥＴ５がオフした場合に流れる電流の経路を１点鎖線で示している。当初は、ＰＮＰトランジスタ７がオンしてＮチャネルＭＯＳＦＥＴ５のゲート容量分に充電されている電荷を放電させる。そして、放電が完了するとＰＮＰトランジスタ７はオフ状態になる。この時のＮチャネルＭＯＳＦＥＴ５のゲート電位は、ＮＰＮトランジスタ１１のベース−エミッタ間電圧（Ｖｆ）に、ダイオード１３の順方向電圧Ｖｆを加え、ダイオード１５の順方向電圧Ｖｆを差し引くとグランド基準でＶｆとなっている。一方、ＮチャネルＭＯＳＦＥＴ５がオフした期間は、コイル２に遅れ電流が流れるので、ダイオード３のカソード電位、すなわち、ＮチャネルＭＯＳＦＥＴ５のソース電位は−Ｖｆとなっている。したがって、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース電位は２Ｖｆとなっている。
【０００７】
２Ｖｆは、ＭＯＳＦＥＴの種類によっては閾値電圧に近い電圧となる場合もあるため、ＮチャネルＭＯＳＦＥＴ５のオフ状態が確実に維持されるとは言えず、問題がある。したがって、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース電圧をクランプする対策が必要となる。
【０００８】
このような問題に関連する技術として、例えば特許文献１には、ＦＥＴをプッシュプル回路により駆動する構成において、ＦＥＴをオフさせる場合には、ブートストラップ回路のコンデンサに充電されている電荷をプッシュプル回路上段のトランジスタのベースに供給することで、当該トランジスタをオンさせて、ＦＥＴのゲートソース間電圧をトランジスタのＶceでクランプする構成が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１０３６９号公報（図１参照）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１では、ダイオード及びコンデンサからなるブートストラップ回路を用いることが前提であり、使用する回路素子のサイズが大きくなることが問題となる。
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で、出力トランジスタを確実にオフ状態に維持できるトランジスタ駆動回路を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１記載のトランジスタ駆動回路によれば、出力トランジスタと誘導性負荷との共通接続点を出力端子とし、その出力端子とグランドとの間にフライホイールダイオードを接続する。出力トランジスタの制御端子にはプッシュプル回路により制御信号を出力するが、プッシュプル回路を構成するプル側トランジスタの制御端子とグランドとの間に第１制御用トランジスタを接続し、第１制御用トランジスタの制御端子とグランドとの間に第２制御用トランジスタを接続して、この第２制御用トランジスタに制御信号を入力する。
【００１２】
第１ダイオードは、第２制御用トランジスタがオフ状態になると第１制御用トランジスタの制御端子に制御電流を供給し、第２ダイオードを、第１ダイオードのアノードとプッシュプル回路を構成するトランジスタの制御端子との間に接続する。そして、クランプトランジスタを出力トランジスタの制御端子と出力端子との間に接続し、クランプトランジスタは、制御信号に応じて出力トランジスタがオフする際にオンとなる。
【００１３】
したがって、出力トランジスタがオフ状態となった場合の制御端子−出力端子間の電位は、クランプトランジスタの導通端子間電位にクランプされるので、クランプトランジスタを接続しない場合の同端子間電位２Ｖｆよりも大きく低下させることができる。また、クランプトランジスタの制御端子に逆流防止用のダイオードを挿入することで、クランプトランジスタがオンした場合の出力端子の電位が駆動電源電圧になり、制御信号のハイレベルより高い電圧となっても、上記制御端子側に電流が逆流することを阻止できる。
【００１４】
請求項２記載のトランジスタ駆動回路によれば、クランプ作用無効化手段は、制御信号としてのＰＷＭ信号のデューティ比が所定値以上を示すと、クランプトランジスタがオンすることを阻止するように動作する。すなわち各素子の特性によって、出力トランジスタがターンオンするタイミングに対してクランプトランジスタがターンオフするタイミングに遅れがあると、ＰＷＭ信号のデューティ比が高くなりローレベル期間（出力トランジスタがオフ，クランプトランジスタがオンする期間とする）が短くなった場合に、クランプトランジスタのターンオフ完了が間に合わず、出力端子の電圧波形に大きなリップルが生じるおそれがある。そこで、ＰＷＭ信号のデューティ比が所定値以上を示すと、クランプ作用無効化手段がクランプトランジスタのオンを阻止するように動作すれば、クランプトランジスタのターンオフ遅れが及ぼす影響を排除できる。尚、ＰＷＭ信号のデューティ比が高い場合にクランプ作用を無効化することの影響は小さい。
【００１５】
請求項３記載のトランジスタ駆動回路によれば、クランプ作用無効化手段は、カウンタによってＰＷＭ信号がハイレベルを示す期間の長さをカウントし、当該期間の長さが前記所定値に相当する時間を超えると出力信号のレベルを変化させ、マルチプレクサは、前記出力信号のレベルが変化すると、入力選択をＰＷＭ信号からオフ信号に切り替えて出力する。このように構成すれば、カウンタによりＰＷＭ信号のハイレベル期間をカウントすることで、クランプトランジスタの作用の無効化を適切に行うことができる。
【００１６】
請求項４記載のトランジスタ駆動回路によれば、出力端子とグランドとの間に、もう１つの誘導性負荷が接続される構成において、クランプトランジスタのグランド側導通端子の電位を、回路グランドの電位を基準として変換することで、クランプトランジスタのオン状態が固定されることを防止するレベルシフト回路を備える。すなわち、上述のように２つの誘導性負荷が接続される構成としては、例えば昇降圧型の電源回路等が想定される。この場合、クランプトランジスタのグランド側導通端子の電位は、負極性側に変化する期間があり、クランプトランジスタのオン状態が固定されて必要なタイミングでオフできなくなることが想定される。そこで、レベルシフト回路によりグランド側導通端子の電位を変換すれば、クランプトランジスタを必要なタイミングでオフできるようになる。
【００１７】
請求項５記載のトランジスタ駆動回路によれば、クランプトランジスタを電圧駆動型のトランジスタとする。すなわち、電圧駆動型のトランジスタは、電位基準側導通端子（請求項４の「グランド側導通端子」に対応する）と制御端子との間の電位差により導通制御されるので、電位基準側導通端子の電位を、回路グランドの電位を基準として変換することで導通制御を問題なく行うことができる。
【００１８】
請求項６記載のトランジスタ駆動回路によれば、レベルシフト回路を、電源側に構成され、制御信号の二値レベル変化に応じて制御される電源側カレントミラー回路を備えて構成し、電源側カレントミラー回路にミラー電流が流れるとクランプトランジスタがオンするように構成する。したがって、クランプトランジスタをオンさせた場合の電位基準側導通端子の電位は、回路グランドを基準とする電源電圧より、少なくとも電源側カレントミラー回路を構成するトランジスタの飽和電圧と、クランプトランジスタの制御端子−電位基準側導通端子間の電圧を減じた電位で決定される。
【００１９】
請求項７記載のトランジスタ駆動回路によれば、電源側カレントミラー回路を、制御信号がそれぞれ一方，他方のレベルを示す場合に動作する第１，第２電源側カレントミラー回路とで構成し、低電位側カレントミラー回路の基準電流経路とミラー電流経路とを、第１及び第２電源側カレントミラー回路のミラー電流経路側にそれぞれ接続する。そして、クランプトランジスタの制御端子を、低電位側カレントミラー回路のミラー電流経路側に接続する。
【００２０】
このように構成すれば、低電位側カレントミラー回路は、第１，第２電源側カレントミラー回路の一方が動作すると動作し、他方が動作すると停止する。そして、低電位側カレントミラー回路が動作すれば、クランプトランジスタの制御端子の電位はローレベルとなり、低電位側カレントミラー回路が動作を停止すれば、クランプトランジスタの制御端子の電位は、一方の電源側カレントミラー回路の動作によりハイレベルとなる。したがって、クランプトランジスタをオンさせた場合の電位基準側導通端子の電位は、請求項６と同様に決定されるが、低電位側カレントミラー回路が動作することでクランプトランジスタの制御端子の電位をローレベルにするので、クランプトランジスタを請求項６よりも速く動作させることができる。
【図面の簡単な説明】
【００２１】
【図１】第１実施例であり、トランジスタ駆動回路の電気的構成を示す図
【図２】第２実施例を示す図１相当図
【図３】各部の信号波形を示す図
【図４】マスク回路を用いない構成について各部の信号波形を示す図
【図５】第３実施例を示す図１相当図
【図６】昇降圧型スイッチングレギュレータの動作を説明する図
【図７】各部の信号波形を示す図
【図８】第４実施例を示す図１相当図
【図９】従来技術を示す図１相当図
【発明を実施するための形態】
【００２２】
（第１実施例）
以下、第１実施例について図１を参照して説明する。尚、図９と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。ＩＣ２０の内部に構成される駆動回路２１は、ＮチャネルＭＯＳＦＥＴ５（出力トランジスタ）のゲート（制御端子），ソースに、ＮＰＮトランジスタ２２のコレクタ，エミッタがそれぞれ接続されており、ＮＰＮトランジスタ２２（クランプトランジスタ）のベース（制御端子），エミッタ（グランド側導通端子）間には抵抗素子２３が接続されている。また、ＰＷＭ信号（制御信号）が入力されるＮチャネルＭＯＳＦＥＴ１４のゲートと、ＮＰＮトランジスタ２２のベースとの間には、ＮＯＴゲート２４及びダイオード２５の直列回路が挿入されている。
【００２３】
次に、本実施例の作用について説明する。前述したようにＰＷＭ信号がローレベルを示す場合、ＮチャネルＭＯＳＦＥＴ５はオフするが、この時ＮＰＮトランジスタ２２のベースには、ＮＯＴゲート２４を介してハイレベルの信号が与えられるので、ＮＰＮトランジスタ２２はベース電流（制御電流）が供給されてオンすることになる。したがって、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース間電位は、ＮＰＮトランジスタ２２のコレクタ−エミッタ間飽和電圧Ｖsatによってクランプされる。一般に、飽和電圧Ｖsatは１Ｖ未満であるから、ＮチャネルＭＯＳＦＥＴ５は確実にオフ状態を維持する。
【００２４】
以上のように本実施例によれば、ＮチャネルＭＯＳＦＥＴ５とコイル２（誘導性負荷）との共通接続点；出力端子ＯＵＴとグランドとの間にフライホイールダイオード３を接続する。ＮチャネルＭＯＳＦＥＴ５のゲートには、ＮＰＮトランジスタ６及びＰＮＰトランジスタ７（プル側トランジスタ）のプッシュプル回路により制御信号を出力し、ＰＮＰトランジスタ７のベースとグランドとの間にＮＰＮトランジスタ１１（第１制御用トランジスタ）を接続し、ＮＰＮトランジスタ１１のベースとグランドとの間にＮチャネルＭＯＳＦＥＴ１４（第２制御用トランジスタ）を接続して、このＮチャネルＭＯＳＦＥＴ１４にＰＷＭ信号を入力する。
【００２５】
ダイオード１３（第１ダイオード）は、ＮチャネルＭＯＳＦＥＴ１４がオフ状態になるとＮＰＮトランジスタ１１のベースにベース電流を供給し、ダイオード１５（第２ダイオード）を、ダイオード１３のアノードとトランジスタ６及び７のベースとの間に接続する。そして、ＮＰＮトランジスタ２２をＮチャネルＭＯＳＦＥＴ５のゲートと出力端子ＯＵＴとの間に接続し、ＮＰＮトランジスタ２２を、ＰＷＭ信号に応じてＮチャネルＭＯＳＦＥＴ５がオフする際にオンするようにした。
【００２６】
したがって、ＮチャネルＭＯＳＦＥＴ５がオフ状態となった場合のゲート−ソース間電位は、ＮＰＮトランジスタ２２のコレクタ−エミッタ間電圧Ｖsatにクランプされるので、ＮＰＮトランジスタ２２を接続しない場合の同端子間電位２Ｖｆよりも大きく低下させることができる。また、ＮＰＮトランジスタ２２のベースに逆流防止用のダイオード２５を挿入することで、ＮチャネルＭＯＳＦＥＴ５がオンした場合の出力端子の電位が電源電圧ＶＢとなり、ＰＷＭ信号のハイレベルより高い電圧となっても、上記ベース側に電流が逆流することを阻止できる。
【００２７】
（第２実施例）
図２ないし図４は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。ＩＣ２０Ａの内部に構成される駆動回路３１は、第１実施例の駆動回路２１にマスク回路３２（クランプ作用無効化手段）を追加したものである。マスク回路３２は、カウンタ３３，ＮＯＴゲート２４に替わるＮＯＴゲート３４及びマルチプレクサ３５で構成されている。
【００２８】
カウンタ３３はＰＷＭ信号がローレベルを示す期間はリセットされており、ハイレベルを示す期間Ｔ＿ＯＮに、クロック信号ＣＬＫによるカウント動作を行う。そして、期間Ｔ＿ＯＮの長さが所定期間Ｔ＿Ｃ未満である間は出力信号Ｃ＿ＯＵＴをローレベルにし、所定期間Ｔ＿Ｃ以上になると出力信号Ｃ＿ＯＵＴをハイレベルに変化させる。出力信号Ｃ＿ＯＵＴは、マルチプレクサ３５に選択切り替え信号として入力されている。
【００２９】
マルチプレクサ３５の入力端子の一方には、ＮＯＴゲート３４により反転されたＰＷＭ信号（ＰＷＭＢ信号）
が入力されており、入力端子の他方はグランドに接続されている。そして、マルチプレクサ３５は、カウンタ３３からの出力信号Ｃ＿ＯＵＴがローレベルであればＮＯＴゲート３４側を選択して出力し、出力信号Ｃ＿ＯＵＴがハイレベルであればグランド側を選択してローレベル信号（オフ信号）を出力する。
【００３０】
次に、第２実施例の作用について図３及び図４を参照して説明する。第２実施例では、素子の特性として、ＮチャネルＭＯＳＦＥＴ５がターンオンする速度に対して、ＮＰＮトランジスタ２２がターンオフする速度が遅い場合について対策するため、マスク回路３２を用いている。図４は、マスク回路３２を用いない構成について各部の電圧波形を示すもので、図４（ａ）はデューティが９０％付近のＰＷＭ信号を示す。この時、ＮチャネルＭＯＳＦＥＴ５のゲート信号は（ｂ）に示すようにＰＷＭ信号に等しい波形となり、ＰＷＭ信号がローレベルを示す期間にＮチャネルＭＯＳＦＥＴ５はオフであり、ＮＰＮトランジスタ２２（ＢＩＰＴｒ）はオンになっている。
【００３１】
そして、ＰＷＭ信号がローレベルからハイレベルに変化すると、ＮチャネルＭＯＳＦＥＴ５はターンオンして、ＮＰＮトランジスタ２２は少し遅れたタイミングでターンオフするが、ＮＰＮトランジスタ２２のターンオフが遅れると、それに伴いＮチャネルＭＯＳＦＥＴ５のゲート信号の立ち上りも遅れてしまう（（ｂ）参照）。すると、ＮチャネルＭＯＳＦＥＴ５のソース電位の立ち上がりも遅れるため（（ｃ）参照）、スイッチングレギュレータとしての出力電圧のリップルも大きくなってしまう（（ｄ）参照）。
【００３２】
そこで、マスク回路３２を設けて、カウンタ３３によりＰＷＭ信号のハイレベル期間Ｔ＿ＯＮの長さをカウントし、上記所定期間Ｔ＿Ｃは、例えばＰＷＭ信号のデューティ比７０％程度に相当する期間長に設定する。図３（ｂ）に示すように、期間Ｔ＿ＯＮが所定期間Ｔ＿Ｃ未満であれば、出力信号Ｃ＿ＯＵＴはローレベルであるから、マルチプレクサ３５は、反転されたＰＷＭ信号（ＰＷＭＢ信号）を選択して出力する。これにより、ＮＰＮトランジスタ２２は第１実施例と同様に動作する。
【００３３】
一方、図３（ａ）に示すように、期間Ｔ＿ＯＮが所定期間Ｔ＿Ｃ以上になると、出力信号Ｃ＿ＯＵＴはハイレベルとなるので、マルチプレクサ３５は、ローレベル信号を出力する。これにより、ＮチャネルＭＯＳＦＥＴ５のオフ期間にＮＰＮトランジスタ２２がオンすることは阻止されるので、ＮＰＮトランジスタ２２のターンオフタイミングが遅れることで出力電源電圧のリップルが増加することは抑制される。尚、ＰＷＭ信号のデューティ比が高い場合に、ＮＰＮトランジスタ２２によるクランプ作用を無効化することの影響は小さいので問題はない。
【００３４】
以上のように第２実施例によれば、マスク回路３２は、制御信号としてのＰＷＭ信号のデューティ比が所定値以上を示すと、ＮＰＮトランジスタ２２がオンすることを阻止するように動作する。具体的には、カウンタ３３によりＰＷＭ信号がハイレベルを示す期間Ｔ＿ＯＮの長さをカウントし、期間Ｔ＿ＯＮの長さが所定期間Ｔ＿Ｃに相当する時間を超えると出力信号Ｃ＿ＯＵＴのレベルを変化させ、マルチプレクサ３５は、出力信号Ｃ＿ＯＵＴのレベルが変化すると、入力選択をＰＷＭＢ信号からローレベル信号に切り替えて出力する。したがって、ＮＰＮトランジスタ２２のターンオフタイミングが遅れることで出力電源電圧のリップルが増加することを回避できる。
【００３５】
（第３実施例）
図５ないし図７は第３実施例であり、第１実施例と異なる部分について説明する。ＩＣ２０Ｂの出力端子ＯＵＴとグランドとの間にはコイル４１（誘導性負荷）が接続されており、出力端子ＯＵＴとコイル２との間にはコンデンサ４２が接続されている。すなわち、第３実施例では、ＩＣ２０Ｂと外部回路とにより昇降圧型（ｚｅｔａ型）のスイッチングレギュレータが構成されている。
【００３６】
この場合、図６及び図７に示すように、ＮチャネルＭＯＳＦＥＴ５（Ｑ１）がターンオフすると、出力端子ＯＵＴの電位は−Ｖｏ（＞−２Ｖｆ）に大きく低下する。すると、ＮＰＮトランジスタ２２は、ベース電位がローレベル；０Ｖであってもオンすることになり、ＮチャネルＭＯＳＦＥＴ５のゲート電位をローレベルにし続けてＮチャネルＭＯＳＦＥＴ５をターンオンできなくなるおそれがある。
【００３７】
そこで、第３実施例の駆動回路４３では、ＮＰＮトランジスタ２２に替えてＮチャネルＭＯＳＦＥＴ４４（クランプトランジスタ，電圧駆動型トランジスタ）を使用し、このＮチャネルＭＯＳＦＥＴ４４をＭＯＳ駆動回路４５（レベルシフト回路）により駆動制御する。電源Ｖｓｓには、ＰチャネルＭＯＳＦＥＴ４６ａ及び４６ｂ，４７ａ及び４７ｂのソースが接続されている。ＰチャネルＭＯＳＦＥＴ４６ａ及び４６ｂのゲートはＮチャネルＭＯＳＦＥＴ４６ａのドレインに接続され、ＰチャネルＭＯＳＦＥＴ４７ａ及び４７ｂのゲートはＮチャネルＭＯＳＦＥＴ４７ａのドレインに接続されてそれぞれカレントミラー回路４６，４７（第１，第２電源側カレントミラー回路）を構成している。
【００３８】
尚、カレントミラー回路４６，４７において、ＮチャネルＭＯＳＦＥＴ４６ａ，４７ａのドレインが基準電流経路に対応し、ＮチャネルＭＯＳＦＥＴ４６ｂ，４７ｂのドレインがミラー電流経路に対応する。
【００３９】
ＩＣ２０Ｂの回路グランドには、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂのソースが接続されており、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂのドレインは、それぞれＰチャネルＭＯＳＦＥＴ４６ａ,４７ａのドレインに接続されている。ＮチャネルＭＯＳＦＥＴ４８ａのゲートにはＰＷＭ信号が入力され、ＮチャネルＭＯＳＦＥＴ４８ｂのゲートには、ＮＯＴゲート４９により反転されたＰＷＭ信号が入力されている。
【００４０】
出力端子ＯＵＴには、ＮチャネルＭＯＳＦＥＴ５０ａ及び５０ｂのソースが接続されており、これらのゲートはＮチャネルＭＯＳＦＥＴ５０ａのドレインに接続されてカレントミラー回路５０（低電位側カレントミラー回路）を構成している。ＮチャネルＭＯＳＦＥＴ５０ａ，５０ｂのドレインは、それぞれ逆方向のダイオード５１ａ,５１ｂを介してＰチャネルＭＯＳＦＥＴ４６ｂ,４７ｂのドレインに接続されている。これらのダイオード５１ａ,５１ｂは、ＮチャネルＭＯＳＦＥＴ５がオンした場合の逆流防止用である。また、ＮチャネルＭＯＳＦＥＴ４４のゲート，ソース（電位基準側導通端子，グランド側導通端子）間には抵抗素子５２が接続されている。尚、カレントミラー回路５０についても、ＮチャネルＭＯＳＦＥＴ５０ａのドレインが基準電流経路に対応し、ＮチャネルＭＯＳＦＥＴ５０ｂのドレインがミラー電流経路に対応する。
【００４１】
次に、第３実施例の作用について説明する。ＰＷＭ信号がローレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂは、それぞれオフ，オンとなる。これにより、カレントミラー回路４６はオフし、カレントミラー回路４７はオンする。すると、カレントミラー回路５０もオフする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は、ＰチャネルＭＯＳＦＥＴ４７ｂ，ダイオード５１ｂを介して供給される電流によりハイレベルとなり、ＮチャネルＭＯＳＦＥＴ４４がオンすることでクランプ作用を成す。この時、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース間電圧は、ＮチャネルＭＯＳＦＥＴ４４のドレイン−ソース間電圧でクランプされる。
【００４２】
また、この時の出力端子ＯＵＴの電位は、回路グランドを基準とする電源電圧Ｖｓｓより、ＰチャネルＭＯＳＦＥＴ４７ｂのドレイン−ソース間電圧，ダイオード５１ｂの順方向電圧Ｖｆ，ＮチャネルＭＯＳＦＥＴ４４の閾値電圧Ｖｔを減じた電位となっている。
【００４３】
一方、ＰＷＭ信号がハイレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂがそれぞれオン，オフとなり、カレントミラー回路４６はオンし、カレントミラー回路４７はオフする。すると、カレントミラー回路５０がオンする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は、ＮチャネルＭＯＳＦＥＴ５０ｂがオンすることでローレベルとなる。
【００４４】
以上のように第３実施例によれば、ＩＣ２０Ｂの出力端子ＯＵＴと外部グランドとの間に、もう１つのコイル４１が接続される構成において、ＮチャネルＭＯＳＦＥＴ４４のソース電位を、回路グランドの電位を基準として変換することで、ＮチャネルＭＯＳＦＥＴ４４のオン状態が固定されることを防止するＭＯＳ駆動回路４５を備えたので、ＮチャネルＭＯＳＦＥＴ５がスイッチング制御され、コイル４１の作用により出力端子ＯＵＴの電位が大きく低下する場合でも、ＮチャネルＭＯＳＦＥＴ４４を必要なタイミングでオフすることができる。そして、ＮチャネルＭＯＳＦＥＴ４４は電圧駆動側のトランジスタであるから、ＭＯＳ駆動回路４５によりゲート−ソース間の電位差を変化させることでスイッチング制御を簡単に行うことができる。
【００４５】
そして、ＭＯＳ駆動回路４５を、カレントミラー回路４６，４７，５０により構成し、ＰＷＭ信号がローレベルを示す場合にカレントミラー回路４７を動作させてＮチャネルＭＯＳＦＥＴ４４をオンさせ、ＰＷＭ信号がハイレベルを示す場合にカレントミラー回路４６及び５０を動作させてＮチャネルＭＯＳＦＥＴ４４をオフさせるようにした。したがって、ＮチャネルＭＯＳＦＥＴ４４がオンした時の出力端子ＯＵＴの電位を、回路グランドを基準とする電源電圧Ｖｓｓより、ＰチャネルＭＯＳＦＥＴ４７ｂのドレイン−ソース間電圧，ダイオード５１ｂの順方向電圧Ｖｆ，ＮチャネルＭＯＳＦＥＴ４４の閾値電圧Ｖｔを減じた電位に設定することができる。
【００４６】
（第４実施例）
図８は第４実施例であり、第３実施例と異なる部分について説明する。第４実施例の駆動回路６１では、ＭＯＳ駆動回路６２（レベルシフト回路）を、第３実施例のＭＯＳ駆動回路４５よりも少ない素子数で構成している。すなわち、ＭＯＳ駆動回路４５より、カレントミラー回路４６及び５０，ＮチャネルＭＯＳＦＥＴ４８ａ,ＮＯＴゲート４９，ダイオード５１ａを削除している。
【００４７】
次に、第４実施例の作用について説明する。ＰＷＭ信号がローレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ａがオンとなり、カレントミラー回路４７はオンする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は、ＰチャネルＭＯＳＦＥＴ４７ｂ，ダイオード５１ｂを介して供給される電流によりハイレベルとなり、ＮチャネルＭＯＳＦＥＴ４４がオンすることでクランプ作用を成す。一方、ＰＷＭ信号がハイレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ｂがオフとなり、カレントミラー回路４７はオフする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は抵抗素子５２によりプルダウンされてローレベルとなり、ＮチャネルＭＯＳＦＥＴ４４はオフとなる。
【００４８】
以上のように構成される第４実施例によれば、第３実施例のＭＯＳ駆動回路４５よりも少ない素子数でＭＯＳ駆動回路６２を構成できる。但し、ＮチャネルＭＯＳＦＥＴ４４をターンオフする場合に、ＭＯＳ駆動回路４５ではゲート電位をＮチャネルＭＯＳＦＥＴ５０ｂにより引くことでローレベルにしているのに対し、第４実施例では抵抗素子５２によりプルダウンするだけなので、ターンオフ応答に関しては第３実施例の方がより速くなるというメリットがある。
【００４９】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
出力トランジスタを、ＩＧＢＴやＰチャネルＭＯＳＦＥＴで構成しても良い。
【符号の説明】
【００５０】
図面中、２はコイル（誘導性負荷）、５はＮチャネルＭＯＳＦＥＴ（出力トランジスタ）、７はＰＮＰトランジスタ（プル側トランジスタ）、１１はＮＰＮトランジスタ（第１制御用トランジスタ）、１３はダイオード（第１ダイオード）、１４はＮチャネルＭＯＳＦＥＴ（第２制御用トランジスタ）、１５はダイオード（第２ダイオード）、２１は駆動回路、２２はＮＰＮトランジスタ（クランプトランジスタ）、２５はダイオード（逆流防止用ダイオード）、３１は駆動回路、３２はマスク回路（クランプ作用無効化手段）、３３はカウンタ、３５はマルチプレクサ、４１はコイル（誘導性負荷）、４３は駆動回路、４４はＮチャネルＭＯＳＦＥＴ（クランプトランジスタ，電圧駆動型トランジスタ）、４５はＭＯＳ駆動回路（レベルシフト回路）、４６，４７はカレントミラー回路（第１，第２電源側カレントミラー回路）、５０はカレントミラー回路（低電位側カレントミラー回路）、５１ｂはダイオード（逆流防止用ダイオード）、６１は駆動回路、６２はＭＯＳ駆動回路（レベルシフト回路）を示す。
【技術分野】
【０００１】
本発明は、電源と誘導性負荷との間に接続される出力トランジスタを駆動するトランジスタ駆動回路に関する。
【背景技術】
【０００２】
図９は、降圧型スイッチングレギュレータの一構成例であり、ＮチャネルＭＯＳＦＥＴを駆動する駆動回路部分を示す。ＩＣ１の出力端子ＯＵＴには、外部においてコイル２及びダイオード３のカソードが接続されており、ダイオード３のアノードはグランドに接続されている。また、コイル２の他端とグランドとの間にはコンデンサ４が接続されている。
【０００３】
ＩＣ１の内部において、バッテリ電源ＶＢと出力端子ＯＵＴとの間には、ＮチャネルＭＯＳＦＥＴ５（出力ＭＯＳ）と、昇圧電源ＶＣＰと出力端子ＯＵＴとの間には、ＮＰＮトランジスタ６及びＰＮＰトランジスタ７の直列回路（エミッタ共通）とが接続されている。ＮＰＮトランジスタ６及びＰＮＰトランジスタ７は、ＮチャネルＭＯＳＦＥＴ５をプッシュプル駆動するもので、両者の共通接続点は、抵抗素子８を介してＮチャネルＭＯＳＦＥＴ５のゲートに接続されている。また、ＰＮＰトランジスタ７のエミッタ，ベース間には抵抗素子９が接続されている。
【０００４】
電源ＶＣＰとＩＣ１の回路グランドとの間には、抵抗素子１０及びＮＰＮトランジスタ１１の直列回路が接続されており、両者の共通接続点には、ＮＰＮトランジスタ６のベースが接続されている。また、３Ｖ電源とグランドとの間には電流源１２，ダイオード１３及びＮチャネルＭＯＳＦＥＴ１４の直列回路が接続されており、ダイオード１３のカソードにはＮＰＮトランジスタ１１のベースが接続されている。また、ダイオード１３のアノードとＮＰＮトランジスタ１１のコレクタとの間にはダイオード１５が接続されている。
【０００５】
以上において、ＩＣ１の内部回路でＮチャネルＭＯＳＦＥＴ５を除いた部分が駆動回路１６を構成している。駆動回路１６では、ＮチャネルＭＯＳＦＥＴ１４のゲートにＰＷＭ信号を与えることで、出力段のＮチャネルＭＯＳＦＥＴ５をスイッチングさせて、コイル２に供給する電流を断続してコンデンサの端子電圧を制御する。すなわち、ＰＷＭ信号のレベルがローである場合は、ダイオード１３を介してＮＰＮトランジスタ１１にベース電流が供給され、ＮＰＮトランジスタ１１がオンする。するとＮＰＮトランジスタ６はオフとなり、ＰＮＰトランジスタ７がオンするので、ＮチャネルＭＯＳＦＥＴ５のゲート電位はローレベルとなり、ＮチャネルＭＯＳＦＥＴ５はオフする。一方、ＰＷＭ信号のレベルがハイである場合は、ＮＰＮトランジスタ１１がオフする。するとＮＰＮトランジスタ６はオンとなり、ＰＮＰトランジスタ７がオフするので、ＮチャネルＭＯＳＦＥＴ５のゲート電位はハイレベルとなり、ＮチャネルＭＯＳＦＥＴ５はオンする。
【０００６】
図９には、ＰＷＭ信号のレベルがローでＮチャネルＭＯＳＦＥＴ５がオフした場合に流れる電流の経路を１点鎖線で示している。当初は、ＰＮＰトランジスタ７がオンしてＮチャネルＭＯＳＦＥＴ５のゲート容量分に充電されている電荷を放電させる。そして、放電が完了するとＰＮＰトランジスタ７はオフ状態になる。この時のＮチャネルＭＯＳＦＥＴ５のゲート電位は、ＮＰＮトランジスタ１１のベース−エミッタ間電圧（Ｖｆ）に、ダイオード１３の順方向電圧Ｖｆを加え、ダイオード１５の順方向電圧Ｖｆを差し引くとグランド基準でＶｆとなっている。一方、ＮチャネルＭＯＳＦＥＴ５がオフした期間は、コイル２に遅れ電流が流れるので、ダイオード３のカソード電位、すなわち、ＮチャネルＭＯＳＦＥＴ５のソース電位は−Ｖｆとなっている。したがって、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース電位は２Ｖｆとなっている。
【０００７】
２Ｖｆは、ＭＯＳＦＥＴの種類によっては閾値電圧に近い電圧となる場合もあるため、ＮチャネルＭＯＳＦＥＴ５のオフ状態が確実に維持されるとは言えず、問題がある。したがって、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース電圧をクランプする対策が必要となる。
【０００８】
このような問題に関連する技術として、例えば特許文献１には、ＦＥＴをプッシュプル回路により駆動する構成において、ＦＥＴをオフさせる場合には、ブートストラップ回路のコンデンサに充電されている電荷をプッシュプル回路上段のトランジスタのベースに供給することで、当該トランジスタをオンさせて、ＦＥＴのゲートソース間電圧をトランジスタのＶceでクランプする構成が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１０３６９号公報（図１参照）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１では、ダイオード及びコンデンサからなるブートストラップ回路を用いることが前提であり、使用する回路素子のサイズが大きくなることが問題となる。
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で、出力トランジスタを確実にオフ状態に維持できるトランジスタ駆動回路を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１記載のトランジスタ駆動回路によれば、出力トランジスタと誘導性負荷との共通接続点を出力端子とし、その出力端子とグランドとの間にフライホイールダイオードを接続する。出力トランジスタの制御端子にはプッシュプル回路により制御信号を出力するが、プッシュプル回路を構成するプル側トランジスタの制御端子とグランドとの間に第１制御用トランジスタを接続し、第１制御用トランジスタの制御端子とグランドとの間に第２制御用トランジスタを接続して、この第２制御用トランジスタに制御信号を入力する。
【００１２】
第１ダイオードは、第２制御用トランジスタがオフ状態になると第１制御用トランジスタの制御端子に制御電流を供給し、第２ダイオードを、第１ダイオードのアノードとプッシュプル回路を構成するトランジスタの制御端子との間に接続する。そして、クランプトランジスタを出力トランジスタの制御端子と出力端子との間に接続し、クランプトランジスタは、制御信号に応じて出力トランジスタがオフする際にオンとなる。
【００１３】
したがって、出力トランジスタがオフ状態となった場合の制御端子−出力端子間の電位は、クランプトランジスタの導通端子間電位にクランプされるので、クランプトランジスタを接続しない場合の同端子間電位２Ｖｆよりも大きく低下させることができる。また、クランプトランジスタの制御端子に逆流防止用のダイオードを挿入することで、クランプトランジスタがオンした場合の出力端子の電位が駆動電源電圧になり、制御信号のハイレベルより高い電圧となっても、上記制御端子側に電流が逆流することを阻止できる。
【００１４】
請求項２記載のトランジスタ駆動回路によれば、クランプ作用無効化手段は、制御信号としてのＰＷＭ信号のデューティ比が所定値以上を示すと、クランプトランジスタがオンすることを阻止するように動作する。すなわち各素子の特性によって、出力トランジスタがターンオンするタイミングに対してクランプトランジスタがターンオフするタイミングに遅れがあると、ＰＷＭ信号のデューティ比が高くなりローレベル期間（出力トランジスタがオフ，クランプトランジスタがオンする期間とする）が短くなった場合に、クランプトランジスタのターンオフ完了が間に合わず、出力端子の電圧波形に大きなリップルが生じるおそれがある。そこで、ＰＷＭ信号のデューティ比が所定値以上を示すと、クランプ作用無効化手段がクランプトランジスタのオンを阻止するように動作すれば、クランプトランジスタのターンオフ遅れが及ぼす影響を排除できる。尚、ＰＷＭ信号のデューティ比が高い場合にクランプ作用を無効化することの影響は小さい。
【００１５】
請求項３記載のトランジスタ駆動回路によれば、クランプ作用無効化手段は、カウンタによってＰＷＭ信号がハイレベルを示す期間の長さをカウントし、当該期間の長さが前記所定値に相当する時間を超えると出力信号のレベルを変化させ、マルチプレクサは、前記出力信号のレベルが変化すると、入力選択をＰＷＭ信号からオフ信号に切り替えて出力する。このように構成すれば、カウンタによりＰＷＭ信号のハイレベル期間をカウントすることで、クランプトランジスタの作用の無効化を適切に行うことができる。
【００１６】
請求項４記載のトランジスタ駆動回路によれば、出力端子とグランドとの間に、もう１つの誘導性負荷が接続される構成において、クランプトランジスタのグランド側導通端子の電位を、回路グランドの電位を基準として変換することで、クランプトランジスタのオン状態が固定されることを防止するレベルシフト回路を備える。すなわち、上述のように２つの誘導性負荷が接続される構成としては、例えば昇降圧型の電源回路等が想定される。この場合、クランプトランジスタのグランド側導通端子の電位は、負極性側に変化する期間があり、クランプトランジスタのオン状態が固定されて必要なタイミングでオフできなくなることが想定される。そこで、レベルシフト回路によりグランド側導通端子の電位を変換すれば、クランプトランジスタを必要なタイミングでオフできるようになる。
【００１７】
請求項５記載のトランジスタ駆動回路によれば、クランプトランジスタを電圧駆動型のトランジスタとする。すなわち、電圧駆動型のトランジスタは、電位基準側導通端子（請求項４の「グランド側導通端子」に対応する）と制御端子との間の電位差により導通制御されるので、電位基準側導通端子の電位を、回路グランドの電位を基準として変換することで導通制御を問題なく行うことができる。
【００１８】
請求項６記載のトランジスタ駆動回路によれば、レベルシフト回路を、電源側に構成され、制御信号の二値レベル変化に応じて制御される電源側カレントミラー回路を備えて構成し、電源側カレントミラー回路にミラー電流が流れるとクランプトランジスタがオンするように構成する。したがって、クランプトランジスタをオンさせた場合の電位基準側導通端子の電位は、回路グランドを基準とする電源電圧より、少なくとも電源側カレントミラー回路を構成するトランジスタの飽和電圧と、クランプトランジスタの制御端子−電位基準側導通端子間の電圧を減じた電位で決定される。
【００１９】
請求項７記載のトランジスタ駆動回路によれば、電源側カレントミラー回路を、制御信号がそれぞれ一方，他方のレベルを示す場合に動作する第１，第２電源側カレントミラー回路とで構成し、低電位側カレントミラー回路の基準電流経路とミラー電流経路とを、第１及び第２電源側カレントミラー回路のミラー電流経路側にそれぞれ接続する。そして、クランプトランジスタの制御端子を、低電位側カレントミラー回路のミラー電流経路側に接続する。
【００２０】
このように構成すれば、低電位側カレントミラー回路は、第１，第２電源側カレントミラー回路の一方が動作すると動作し、他方が動作すると停止する。そして、低電位側カレントミラー回路が動作すれば、クランプトランジスタの制御端子の電位はローレベルとなり、低電位側カレントミラー回路が動作を停止すれば、クランプトランジスタの制御端子の電位は、一方の電源側カレントミラー回路の動作によりハイレベルとなる。したがって、クランプトランジスタをオンさせた場合の電位基準側導通端子の電位は、請求項６と同様に決定されるが、低電位側カレントミラー回路が動作することでクランプトランジスタの制御端子の電位をローレベルにするので、クランプトランジスタを請求項６よりも速く動作させることができる。
【図面の簡単な説明】
【００２１】
【図１】第１実施例であり、トランジスタ駆動回路の電気的構成を示す図
【図２】第２実施例を示す図１相当図
【図３】各部の信号波形を示す図
【図４】マスク回路を用いない構成について各部の信号波形を示す図
【図５】第３実施例を示す図１相当図
【図６】昇降圧型スイッチングレギュレータの動作を説明する図
【図７】各部の信号波形を示す図
【図８】第４実施例を示す図１相当図
【図９】従来技術を示す図１相当図
【発明を実施するための形態】
【００２２】
（第１実施例）
以下、第１実施例について図１を参照して説明する。尚、図９と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。ＩＣ２０の内部に構成される駆動回路２１は、ＮチャネルＭＯＳＦＥＴ５（出力トランジスタ）のゲート（制御端子），ソースに、ＮＰＮトランジスタ２２のコレクタ，エミッタがそれぞれ接続されており、ＮＰＮトランジスタ２２（クランプトランジスタ）のベース（制御端子），エミッタ（グランド側導通端子）間には抵抗素子２３が接続されている。また、ＰＷＭ信号（制御信号）が入力されるＮチャネルＭＯＳＦＥＴ１４のゲートと、ＮＰＮトランジスタ２２のベースとの間には、ＮＯＴゲート２４及びダイオード２５の直列回路が挿入されている。
【００２３】
次に、本実施例の作用について説明する。前述したようにＰＷＭ信号がローレベルを示す場合、ＮチャネルＭＯＳＦＥＴ５はオフするが、この時ＮＰＮトランジスタ２２のベースには、ＮＯＴゲート２４を介してハイレベルの信号が与えられるので、ＮＰＮトランジスタ２２はベース電流（制御電流）が供給されてオンすることになる。したがって、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース間電位は、ＮＰＮトランジスタ２２のコレクタ−エミッタ間飽和電圧Ｖsatによってクランプされる。一般に、飽和電圧Ｖsatは１Ｖ未満であるから、ＮチャネルＭＯＳＦＥＴ５は確実にオフ状態を維持する。
【００２４】
以上のように本実施例によれば、ＮチャネルＭＯＳＦＥＴ５とコイル２（誘導性負荷）との共通接続点；出力端子ＯＵＴとグランドとの間にフライホイールダイオード３を接続する。ＮチャネルＭＯＳＦＥＴ５のゲートには、ＮＰＮトランジスタ６及びＰＮＰトランジスタ７（プル側トランジスタ）のプッシュプル回路により制御信号を出力し、ＰＮＰトランジスタ７のベースとグランドとの間にＮＰＮトランジスタ１１（第１制御用トランジスタ）を接続し、ＮＰＮトランジスタ１１のベースとグランドとの間にＮチャネルＭＯＳＦＥＴ１４（第２制御用トランジスタ）を接続して、このＮチャネルＭＯＳＦＥＴ１４にＰＷＭ信号を入力する。
【００２５】
ダイオード１３（第１ダイオード）は、ＮチャネルＭＯＳＦＥＴ１４がオフ状態になるとＮＰＮトランジスタ１１のベースにベース電流を供給し、ダイオード１５（第２ダイオード）を、ダイオード１３のアノードとトランジスタ６及び７のベースとの間に接続する。そして、ＮＰＮトランジスタ２２をＮチャネルＭＯＳＦＥＴ５のゲートと出力端子ＯＵＴとの間に接続し、ＮＰＮトランジスタ２２を、ＰＷＭ信号に応じてＮチャネルＭＯＳＦＥＴ５がオフする際にオンするようにした。
【００２６】
したがって、ＮチャネルＭＯＳＦＥＴ５がオフ状態となった場合のゲート−ソース間電位は、ＮＰＮトランジスタ２２のコレクタ−エミッタ間電圧Ｖsatにクランプされるので、ＮＰＮトランジスタ２２を接続しない場合の同端子間電位２Ｖｆよりも大きく低下させることができる。また、ＮＰＮトランジスタ２２のベースに逆流防止用のダイオード２５を挿入することで、ＮチャネルＭＯＳＦＥＴ５がオンした場合の出力端子の電位が電源電圧ＶＢとなり、ＰＷＭ信号のハイレベルより高い電圧となっても、上記ベース側に電流が逆流することを阻止できる。
【００２７】
（第２実施例）
図２ないし図４は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。ＩＣ２０Ａの内部に構成される駆動回路３１は、第１実施例の駆動回路２１にマスク回路３２（クランプ作用無効化手段）を追加したものである。マスク回路３２は、カウンタ３３，ＮＯＴゲート２４に替わるＮＯＴゲート３４及びマルチプレクサ３５で構成されている。
【００２８】
カウンタ３３はＰＷＭ信号がローレベルを示す期間はリセットされており、ハイレベルを示す期間Ｔ＿ＯＮに、クロック信号ＣＬＫによるカウント動作を行う。そして、期間Ｔ＿ＯＮの長さが所定期間Ｔ＿Ｃ未満である間は出力信号Ｃ＿ＯＵＴをローレベルにし、所定期間Ｔ＿Ｃ以上になると出力信号Ｃ＿ＯＵＴをハイレベルに変化させる。出力信号Ｃ＿ＯＵＴは、マルチプレクサ３５に選択切り替え信号として入力されている。
【００２９】
マルチプレクサ３５の入力端子の一方には、ＮＯＴゲート３４により反転されたＰＷＭ信号（ＰＷＭＢ信号）
が入力されており、入力端子の他方はグランドに接続されている。そして、マルチプレクサ３５は、カウンタ３３からの出力信号Ｃ＿ＯＵＴがローレベルであればＮＯＴゲート３４側を選択して出力し、出力信号Ｃ＿ＯＵＴがハイレベルであればグランド側を選択してローレベル信号（オフ信号）を出力する。
【００３０】
次に、第２実施例の作用について図３及び図４を参照して説明する。第２実施例では、素子の特性として、ＮチャネルＭＯＳＦＥＴ５がターンオンする速度に対して、ＮＰＮトランジスタ２２がターンオフする速度が遅い場合について対策するため、マスク回路３２を用いている。図４は、マスク回路３２を用いない構成について各部の電圧波形を示すもので、図４（ａ）はデューティが９０％付近のＰＷＭ信号を示す。この時、ＮチャネルＭＯＳＦＥＴ５のゲート信号は（ｂ）に示すようにＰＷＭ信号に等しい波形となり、ＰＷＭ信号がローレベルを示す期間にＮチャネルＭＯＳＦＥＴ５はオフであり、ＮＰＮトランジスタ２２（ＢＩＰＴｒ）はオンになっている。
【００３１】
そして、ＰＷＭ信号がローレベルからハイレベルに変化すると、ＮチャネルＭＯＳＦＥＴ５はターンオンして、ＮＰＮトランジスタ２２は少し遅れたタイミングでターンオフするが、ＮＰＮトランジスタ２２のターンオフが遅れると、それに伴いＮチャネルＭＯＳＦＥＴ５のゲート信号の立ち上りも遅れてしまう（（ｂ）参照）。すると、ＮチャネルＭＯＳＦＥＴ５のソース電位の立ち上がりも遅れるため（（ｃ）参照）、スイッチングレギュレータとしての出力電圧のリップルも大きくなってしまう（（ｄ）参照）。
【００３２】
そこで、マスク回路３２を設けて、カウンタ３３によりＰＷＭ信号のハイレベル期間Ｔ＿ＯＮの長さをカウントし、上記所定期間Ｔ＿Ｃは、例えばＰＷＭ信号のデューティ比７０％程度に相当する期間長に設定する。図３（ｂ）に示すように、期間Ｔ＿ＯＮが所定期間Ｔ＿Ｃ未満であれば、出力信号Ｃ＿ＯＵＴはローレベルであるから、マルチプレクサ３５は、反転されたＰＷＭ信号（ＰＷＭＢ信号）を選択して出力する。これにより、ＮＰＮトランジスタ２２は第１実施例と同様に動作する。
【００３３】
一方、図３（ａ）に示すように、期間Ｔ＿ＯＮが所定期間Ｔ＿Ｃ以上になると、出力信号Ｃ＿ＯＵＴはハイレベルとなるので、マルチプレクサ３５は、ローレベル信号を出力する。これにより、ＮチャネルＭＯＳＦＥＴ５のオフ期間にＮＰＮトランジスタ２２がオンすることは阻止されるので、ＮＰＮトランジスタ２２のターンオフタイミングが遅れることで出力電源電圧のリップルが増加することは抑制される。尚、ＰＷＭ信号のデューティ比が高い場合に、ＮＰＮトランジスタ２２によるクランプ作用を無効化することの影響は小さいので問題はない。
【００３４】
以上のように第２実施例によれば、マスク回路３２は、制御信号としてのＰＷＭ信号のデューティ比が所定値以上を示すと、ＮＰＮトランジスタ２２がオンすることを阻止するように動作する。具体的には、カウンタ３３によりＰＷＭ信号がハイレベルを示す期間Ｔ＿ＯＮの長さをカウントし、期間Ｔ＿ＯＮの長さが所定期間Ｔ＿Ｃに相当する時間を超えると出力信号Ｃ＿ＯＵＴのレベルを変化させ、マルチプレクサ３５は、出力信号Ｃ＿ＯＵＴのレベルが変化すると、入力選択をＰＷＭＢ信号からローレベル信号に切り替えて出力する。したがって、ＮＰＮトランジスタ２２のターンオフタイミングが遅れることで出力電源電圧のリップルが増加することを回避できる。
【００３５】
（第３実施例）
図５ないし図７は第３実施例であり、第１実施例と異なる部分について説明する。ＩＣ２０Ｂの出力端子ＯＵＴとグランドとの間にはコイル４１（誘導性負荷）が接続されており、出力端子ＯＵＴとコイル２との間にはコンデンサ４２が接続されている。すなわち、第３実施例では、ＩＣ２０Ｂと外部回路とにより昇降圧型（ｚｅｔａ型）のスイッチングレギュレータが構成されている。
【００３６】
この場合、図６及び図７に示すように、ＮチャネルＭＯＳＦＥＴ５（Ｑ１）がターンオフすると、出力端子ＯＵＴの電位は−Ｖｏ（＞−２Ｖｆ）に大きく低下する。すると、ＮＰＮトランジスタ２２は、ベース電位がローレベル；０Ｖであってもオンすることになり、ＮチャネルＭＯＳＦＥＴ５のゲート電位をローレベルにし続けてＮチャネルＭＯＳＦＥＴ５をターンオンできなくなるおそれがある。
【００３７】
そこで、第３実施例の駆動回路４３では、ＮＰＮトランジスタ２２に替えてＮチャネルＭＯＳＦＥＴ４４（クランプトランジスタ，電圧駆動型トランジスタ）を使用し、このＮチャネルＭＯＳＦＥＴ４４をＭＯＳ駆動回路４５（レベルシフト回路）により駆動制御する。電源Ｖｓｓには、ＰチャネルＭＯＳＦＥＴ４６ａ及び４６ｂ，４７ａ及び４７ｂのソースが接続されている。ＰチャネルＭＯＳＦＥＴ４６ａ及び４６ｂのゲートはＮチャネルＭＯＳＦＥＴ４６ａのドレインに接続され、ＰチャネルＭＯＳＦＥＴ４７ａ及び４７ｂのゲートはＮチャネルＭＯＳＦＥＴ４７ａのドレインに接続されてそれぞれカレントミラー回路４６，４７（第１，第２電源側カレントミラー回路）を構成している。
【００３８】
尚、カレントミラー回路４６，４７において、ＮチャネルＭＯＳＦＥＴ４６ａ，４７ａのドレインが基準電流経路に対応し、ＮチャネルＭＯＳＦＥＴ４６ｂ，４７ｂのドレインがミラー電流経路に対応する。
【００３９】
ＩＣ２０Ｂの回路グランドには、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂのソースが接続されており、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂのドレインは、それぞれＰチャネルＭＯＳＦＥＴ４６ａ,４７ａのドレインに接続されている。ＮチャネルＭＯＳＦＥＴ４８ａのゲートにはＰＷＭ信号が入力され、ＮチャネルＭＯＳＦＥＴ４８ｂのゲートには、ＮＯＴゲート４９により反転されたＰＷＭ信号が入力されている。
【００４０】
出力端子ＯＵＴには、ＮチャネルＭＯＳＦＥＴ５０ａ及び５０ｂのソースが接続されており、これらのゲートはＮチャネルＭＯＳＦＥＴ５０ａのドレインに接続されてカレントミラー回路５０（低電位側カレントミラー回路）を構成している。ＮチャネルＭＯＳＦＥＴ５０ａ，５０ｂのドレインは、それぞれ逆方向のダイオード５１ａ,５１ｂを介してＰチャネルＭＯＳＦＥＴ４６ｂ,４７ｂのドレインに接続されている。これらのダイオード５１ａ,５１ｂは、ＮチャネルＭＯＳＦＥＴ５がオンした場合の逆流防止用である。また、ＮチャネルＭＯＳＦＥＴ４４のゲート，ソース（電位基準側導通端子，グランド側導通端子）間には抵抗素子５２が接続されている。尚、カレントミラー回路５０についても、ＮチャネルＭＯＳＦＥＴ５０ａのドレインが基準電流経路に対応し、ＮチャネルＭＯＳＦＥＴ５０ｂのドレインがミラー電流経路に対応する。
【００４１】
次に、第３実施例の作用について説明する。ＰＷＭ信号がローレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂは、それぞれオフ，オンとなる。これにより、カレントミラー回路４６はオフし、カレントミラー回路４７はオンする。すると、カレントミラー回路５０もオフする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は、ＰチャネルＭＯＳＦＥＴ４７ｂ，ダイオード５１ｂを介して供給される電流によりハイレベルとなり、ＮチャネルＭＯＳＦＥＴ４４がオンすることでクランプ作用を成す。この時、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース間電圧は、ＮチャネルＭＯＳＦＥＴ４４のドレイン−ソース間電圧でクランプされる。
【００４２】
また、この時の出力端子ＯＵＴの電位は、回路グランドを基準とする電源電圧Ｖｓｓより、ＰチャネルＭＯＳＦＥＴ４７ｂのドレイン−ソース間電圧，ダイオード５１ｂの順方向電圧Ｖｆ，ＮチャネルＭＯＳＦＥＴ４４の閾値電圧Ｖｔを減じた電位となっている。
【００４３】
一方、ＰＷＭ信号がハイレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂがそれぞれオン，オフとなり、カレントミラー回路４６はオンし、カレントミラー回路４７はオフする。すると、カレントミラー回路５０がオンする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は、ＮチャネルＭＯＳＦＥＴ５０ｂがオンすることでローレベルとなる。
【００４４】
以上のように第３実施例によれば、ＩＣ２０Ｂの出力端子ＯＵＴと外部グランドとの間に、もう１つのコイル４１が接続される構成において、ＮチャネルＭＯＳＦＥＴ４４のソース電位を、回路グランドの電位を基準として変換することで、ＮチャネルＭＯＳＦＥＴ４４のオン状態が固定されることを防止するＭＯＳ駆動回路４５を備えたので、ＮチャネルＭＯＳＦＥＴ５がスイッチング制御され、コイル４１の作用により出力端子ＯＵＴの電位が大きく低下する場合でも、ＮチャネルＭＯＳＦＥＴ４４を必要なタイミングでオフすることができる。そして、ＮチャネルＭＯＳＦＥＴ４４は電圧駆動側のトランジスタであるから、ＭＯＳ駆動回路４５によりゲート−ソース間の電位差を変化させることでスイッチング制御を簡単に行うことができる。
【００４５】
そして、ＭＯＳ駆動回路４５を、カレントミラー回路４６，４７，５０により構成し、ＰＷＭ信号がローレベルを示す場合にカレントミラー回路４７を動作させてＮチャネルＭＯＳＦＥＴ４４をオンさせ、ＰＷＭ信号がハイレベルを示す場合にカレントミラー回路４６及び５０を動作させてＮチャネルＭＯＳＦＥＴ４４をオフさせるようにした。したがって、ＮチャネルＭＯＳＦＥＴ４４がオンした時の出力端子ＯＵＴの電位を、回路グランドを基準とする電源電圧Ｖｓｓより、ＰチャネルＭＯＳＦＥＴ４７ｂのドレイン−ソース間電圧，ダイオード５１ｂの順方向電圧Ｖｆ，ＮチャネルＭＯＳＦＥＴ４４の閾値電圧Ｖｔを減じた電位に設定することができる。
【００４６】
（第４実施例）
図８は第４実施例であり、第３実施例と異なる部分について説明する。第４実施例の駆動回路６１では、ＭＯＳ駆動回路６２（レベルシフト回路）を、第３実施例のＭＯＳ駆動回路４５よりも少ない素子数で構成している。すなわち、ＭＯＳ駆動回路４５より、カレントミラー回路４６及び５０，ＮチャネルＭＯＳＦＥＴ４８ａ,ＮＯＴゲート４９，ダイオード５１ａを削除している。
【００４７】
次に、第４実施例の作用について説明する。ＰＷＭ信号がローレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ａがオンとなり、カレントミラー回路４７はオンする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は、ＰチャネルＭＯＳＦＥＴ４７ｂ，ダイオード５１ｂを介して供給される電流によりハイレベルとなり、ＮチャネルＭＯＳＦＥＴ４４がオンすることでクランプ作用を成す。一方、ＰＷＭ信号がハイレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ｂがオフとなり、カレントミラー回路４７はオフする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は抵抗素子５２によりプルダウンされてローレベルとなり、ＮチャネルＭＯＳＦＥＴ４４はオフとなる。
【００４８】
以上のように構成される第４実施例によれば、第３実施例のＭＯＳ駆動回路４５よりも少ない素子数でＭＯＳ駆動回路６２を構成できる。但し、ＮチャネルＭＯＳＦＥＴ４４をターンオフする場合に、ＭＯＳ駆動回路４５ではゲート電位をＮチャネルＭＯＳＦＥＴ５０ｂにより引くことでローレベルにしているのに対し、第４実施例では抵抗素子５２によりプルダウンするだけなので、ターンオフ応答に関しては第３実施例の方がより速くなるというメリットがある。
【００４９】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
出力トランジスタを、ＩＧＢＴやＰチャネルＭＯＳＦＥＴで構成しても良い。
【符号の説明】
【００５０】
図面中、２はコイル（誘導性負荷）、５はＮチャネルＭＯＳＦＥＴ（出力トランジスタ）、７はＰＮＰトランジスタ（プル側トランジスタ）、１１はＮＰＮトランジスタ（第１制御用トランジスタ）、１３はダイオード（第１ダイオード）、１４はＮチャネルＭＯＳＦＥＴ（第２制御用トランジスタ）、１５はダイオード（第２ダイオード）、２１は駆動回路、２２はＮＰＮトランジスタ（クランプトランジスタ）、２５はダイオード（逆流防止用ダイオード）、３１は駆動回路、３２はマスク回路（クランプ作用無効化手段）、３３はカウンタ、３５はマルチプレクサ、４１はコイル（誘導性負荷）、４３は駆動回路、４４はＮチャネルＭＯＳＦＥＴ（クランプトランジスタ，電圧駆動型トランジスタ）、４５はＭＯＳ駆動回路（レベルシフト回路）、４６，４７はカレントミラー回路（第１，第２電源側カレントミラー回路）、５０はカレントミラー回路（低電位側カレントミラー回路）、５１ｂはダイオード（逆流防止用ダイオード）、６１は駆動回路、６２はＭＯＳ駆動回路（レベルシフト回路）を示す。
【特許請求の範囲】
【請求項１】
電源と誘導性負荷との間に接続される出力トランジスタを駆動するトランジスタ駆動回路において、
前記出力トランジスタと前記誘導性負荷との共通接続点を出力端子とすると、前記出力端子とグランドとの間にフライホイールダイオードが接続されており、
電源と前記出力端子との間に直列接続される２つのトランジスタで構成され、前記出力トランジスタの制御端子に制御信号を出力するプッシュプル回路と、
このプッシュプル回路を構成するプル側トランジスタの制御端子とグランドとの間に接続される第１制御用トランジスタと、
この第１制御用トランジスタの制御端子とグランドとの間に接続され、制御信号が入力される第２制御用トランジスタと、
この第２制御用トランジスタがオフ状態になると、前記第１制御用トランジスタの制御端子に制御電流を供給するように接続される第１ダイオードと、
この第１ダイオードのアノードと、前記プッシュプル回路を構成するトランジスタの制御端子との間に接続される第２ダイオードと、
前記出力トランジスタの制御端子と前記出力端子との間に接続され、前記制御信号に応じて前記出力トランジスタがオフする際にオンとなるクランプトランジスタと、
このクランプトランジスタの制御端子に挿入される逆流防止用のダイオードとを備えることを特徴とするトランジスタ駆動回路。
【請求項２】
前記制御信号はＰＷＭ信号であり、
前記ＰＷＭ信号のデューティ比が所定値以上を示すと、前記クランプトランジスタがオンすることを阻止するクランプ作用無効化手段を備えたことを特徴とする請求項１記載のトランジスタ駆動回路。
【請求項３】
前記クランプ作用無効化手段は、前記ＰＷＭ信号がハイレベルを示す期間の長さをカウントし、前記期間の長さが前記所定値に相当する時間を超えると出力信号のレベルを変化させるカウンタと、
前記ＰＷＭ信号と、前記クランプトランジスタをオフにするレベルのオフ信号との何れかを選択して出力するマルチプレクサとを備え、
前記マルチプレクサは、前記カウンタからの出力信号のレベルが変化すると、前記オフ信号を選択して出力することを特徴とする請求項２記載のトランジスタ駆動回路。
【請求項４】
前記出力端子とグランドとの間に、もう１つの誘導性負荷が接続される構成において、
前記クランプトランジスタのグランド側導通端子の電位を、回路グランドの電位を基準として変換することで、前記クランプトランジスタのオン状態が固定されることを防止するレベルシフト回路を備えたことを特徴とする請求項１ないし３の何れかに記載のトランジスタ駆動回路。
【請求項５】
前記クランプトランジスタを、電圧駆動型のトランジスタで構成したことを特徴とする請求項４記載のトランジスタ駆動回路。
【請求項６】
前記レベルシフト回路は、電源側に構成され、前記制御信号の二値レベル変化に応じて制御される電源側カレントミラー回路を備え、
前記クランプトランジスタは、前記電源側カレントミラー回路にミラー電流が流れるとオンするように構成されることを特徴とする請求項５記載のトランジスタ駆動回路。
【請求項７】
前記クランプトランジスタの電位基準側導通端子に接続されて構成される低電位側カレントミラー回路を備え、
前記電源側カレントミラー回路は、前記制御信号が一方のレベルを示す場合に動作する第１電源側カレントミラー回路と、前記制御信号が他方のレベルを示す場合に動作する第２電源側カレントミラー回路とで構成され、
前記低電位側カレントミラー回路の基準電流経路とミラー電流経路とは、前記第１及び第２電源側カレントミラー回路のミラー電流経路にそれぞれ接続され、
前記クランプトランジスタの制御端子は、前記低電位側カレントミラー回路のミラー電流経路側に接続されることを特徴とする請求項６記載のトランジスタ駆動回路。
【請求項１】
電源と誘導性負荷との間に接続される出力トランジスタを駆動するトランジスタ駆動回路において、
前記出力トランジスタと前記誘導性負荷との共通接続点を出力端子とすると、前記出力端子とグランドとの間にフライホイールダイオードが接続されており、
電源と前記出力端子との間に直列接続される２つのトランジスタで構成され、前記出力トランジスタの制御端子に制御信号を出力するプッシュプル回路と、
このプッシュプル回路を構成するプル側トランジスタの制御端子とグランドとの間に接続される第１制御用トランジスタと、
この第１制御用トランジスタの制御端子とグランドとの間に接続され、制御信号が入力される第２制御用トランジスタと、
この第２制御用トランジスタがオフ状態になると、前記第１制御用トランジスタの制御端子に制御電流を供給するように接続される第１ダイオードと、
この第１ダイオードのアノードと、前記プッシュプル回路を構成するトランジスタの制御端子との間に接続される第２ダイオードと、
前記出力トランジスタの制御端子と前記出力端子との間に接続され、前記制御信号に応じて前記出力トランジスタがオフする際にオンとなるクランプトランジスタと、
このクランプトランジスタの制御端子に挿入される逆流防止用のダイオードとを備えることを特徴とするトランジスタ駆動回路。
【請求項２】
前記制御信号はＰＷＭ信号であり、
前記ＰＷＭ信号のデューティ比が所定値以上を示すと、前記クランプトランジスタがオンすることを阻止するクランプ作用無効化手段を備えたことを特徴とする請求項１記載のトランジスタ駆動回路。
【請求項３】
前記クランプ作用無効化手段は、前記ＰＷＭ信号がハイレベルを示す期間の長さをカウントし、前記期間の長さが前記所定値に相当する時間を超えると出力信号のレベルを変化させるカウンタと、
前記ＰＷＭ信号と、前記クランプトランジスタをオフにするレベルのオフ信号との何れかを選択して出力するマルチプレクサとを備え、
前記マルチプレクサは、前記カウンタからの出力信号のレベルが変化すると、前記オフ信号を選択して出力することを特徴とする請求項２記載のトランジスタ駆動回路。
【請求項４】
前記出力端子とグランドとの間に、もう１つの誘導性負荷が接続される構成において、
前記クランプトランジスタのグランド側導通端子の電位を、回路グランドの電位を基準として変換することで、前記クランプトランジスタのオン状態が固定されることを防止するレベルシフト回路を備えたことを特徴とする請求項１ないし３の何れかに記載のトランジスタ駆動回路。
【請求項５】
前記クランプトランジスタを、電圧駆動型のトランジスタで構成したことを特徴とする請求項４記載のトランジスタ駆動回路。
【請求項６】
前記レベルシフト回路は、電源側に構成され、前記制御信号の二値レベル変化に応じて制御される電源側カレントミラー回路を備え、
前記クランプトランジスタは、前記電源側カレントミラー回路にミラー電流が流れるとオンするように構成されることを特徴とする請求項５記載のトランジスタ駆動回路。
【請求項７】
前記クランプトランジスタの電位基準側導通端子に接続されて構成される低電位側カレントミラー回路を備え、
前記電源側カレントミラー回路は、前記制御信号が一方のレベルを示す場合に動作する第１電源側カレントミラー回路と、前記制御信号が他方のレベルを示す場合に動作する第２電源側カレントミラー回路とで構成され、
前記低電位側カレントミラー回路の基準電流経路とミラー電流経路とは、前記第１及び第２電源側カレントミラー回路のミラー電流経路にそれぞれ接続され、
前記クランプトランジスタの制御端子は、前記低電位側カレントミラー回路のミラー電流経路側に接続されることを特徴とする請求項６記載のトランジスタ駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−２６９６３（Ｐ２０１３−２６９６３Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６２０６７（Ｐ２０１１−１６２０６７）
【出願日】平成２３年７月２５日（２０１１．７．２５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２５日（２０１１．７．２５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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