トランジスタ駆動装置
【課題】負荷を駆動するブリッジ回路のローサイド側のトランジスタを駆動するのに好適なトランジスタ駆動装置を提供する。
【解決手段】トランジスタ駆動装置１００を、駆動制御部１０と、駆動電力供給部１１と、電流レベル検出部１２とを含んだ構成とし、駆動電力供給部１１は、Ｈブリッジ回路のローサイド側のＤＭＯＳＦＥＴであるＱ２又はＱ４を、最初はＰＴｒ２のみで駆動し、Ｈブリッジ回路の電流検出抵抗の電圧レベルと、そのハーフ・オン状態時の電圧レベルとを比較する電流レベル検出部１２からの比較信号から、Ｑ２又はＱ４がハーフ・オン状態になったと判別したときに、ＰＴｒ２に加えてＰＴｒ３をオンにし、これら２つのトランジスタを介してＱ２又はＱ４のゲート端子に駆動電流を供給する。
【解決手段】トランジスタ駆動装置１００を、駆動制御部１０と、駆動電力供給部１１と、電流レベル検出部１２とを含んだ構成とし、駆動電力供給部１１は、Ｈブリッジ回路のローサイド側のＤＭＯＳＦＥＴであるＱ２又はＱ４を、最初はＰＴｒ２のみで駆動し、Ｈブリッジ回路の電流検出抵抗の電圧レベルと、そのハーフ・オン状態時の電圧レベルとを比較する電流レベル検出部１２からの比較信号から、Ｑ２又はＱ４がハーフ・オン状態になったと判別したときに、ＰＴｒ２に加えてＰＴｒ３をオンにし、これら２つのトランジスタを介してＱ２又はＱ４のゲート端子に駆動電流を供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ等の負荷を駆動するブリッジ回路のローサイド側のトランジスタをオフ状態からオン状態へと駆動するのに好適なトランジスタ駆動装置に関する。
【背景技術】
【０００２】
従来、モータなどの負荷を駆動する回路として、高電位側（ハイサイド側）のトランジスタと、低電位側（ローサイド側）のトランジスタとから構成されるハーフ・ブリッジ回路、フル・ブリッジ回路などがある。このようなブリッジ回路は、ハイサイド側のトランジスタと、ローサイド側のトランジスタとがそれぞれ独立にオン又はオフに駆動制御され、負荷を通電又は非通電の状態にする。
【０００３】
また、比較的高い電力を必要とし且つ高速なスイッチング動作を要求される負荷に対しては、ブリッジ回路を構成するトランジスタとして大電力用に設計されたＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が用いられる。大電力用のＭＯＳＦＥＴとしては、例えば、ＤＭＯＳ（Double-Diffused MOSFET）などがある。
また、ブリッジ回路のローサイド側のトランジスタを駆動する回路としては、例えば、非特許文献１に記載のロー・サイド・ゲート・ドライブ回路がある。かかるゲート・ドライブ回路は、図１４に示すように、ＮＰＮバイポーラ型トランジスタであるＮＰＮＴｒと、ＰＮＰバイポーラ型トランジスタであるＰＮＰＴｒと、ゲート直列抵抗ＲGと、ショットキ・バリア・ダイオードＳＤとを含んで構成される。ＮＰＮＴｒのエミッタ端子とＰＮＰＴｒのエミッタ端子とが接続されており、更に、ＮＰＮＴｒのコレクタ端子が電源に接続され、ＰＮＰＴｒのコレクタ端子が接地されて、エミッタ・フォロア回路を構成している。ＮＰＮＴｒとＰＮＰＴｒとの接続部はゲート直列抵抗ＲGを介してブリッジ回路のローサイド側のＦＥＴＱ２のゲート端子に電気的に接続されている。更に、ＲGと並列にＳＤが、Ｑ２のターン・オン時にはオフとなる方向に接続されている。
【０００４】
従って、ＮＰＮＴｒとＰＮＰＴｒの共通の入力端子にパルス・ジェネレータ（以下、ＰＧという）からハイレベル（以下、Ｈレベルという）の信号が入力されると、ＮＰＮＴｒがオン状態に、ＰＮＰＴｒ、ＳＤはオフ状態になる。これによって、ＮＰＮＴｒのコレクタ−エミッタ間を電流が流れ、この電流がＲGを介してＱ２のゲートに流れ込む。この流れ込む電流は、Ｑ２の入力容量Ｃiss（電極間容量＋α）をチャージして、Ｑ２のゲート電圧を駆動電位にまで引き上げ、Ｑ２をオン状態へと駆動する。
【０００５】
一方、入力端子にＰＧからローレベル（以下、Ｌレベルという）の信号が入力されると、ＰＮＰＴｒ、ＳＤがオン状態に、ＮＰＮＴｒはオフ状態になる。これにより、Ｑ２のゲート電流（Ｃissの蓄積電荷）がＲGをパスしてＳＤを流れ、ＰＮＰＴｒのエミッタ−コレクタ間を通ってグラウンド（低電位側）に放出される。そして、Ｃissの蓄積電荷が放出されるとＱ２がオフ状態となる。
【非特許文献１】パワーMOSFET活用の基礎と実際、稲葉 保著、CQ出版社、2004年初版、P.053〜054
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来技術においては、Ｑ２がオフ状態からオン状態へと移行する途中において、Ｑ２トランジスタのゲート−ドレイン間容量Ｃgdによるミラー効果の影響によって、図１５に示すように、Ｑ２のゲート電位（入力波形）とドレイン電位（出力波形）とが中間電位で一定になる状態（ハーフ・オン状態）が発生する。図１５において、横軸は時間[μｓ]、縦軸は電圧[Ｖ]である。特に、Ｑ２のＣgdが大きくなるほどハーフ・オン状態の期間は長くなり、ブリッジ回路の動作に不具合を引き起こす恐れがある。また、このハーフ・オン状態は、特にＨブリッジ回路のトランジスタのオン・オフ動作時にハイサイド側のトランジスタとローサイド側のトランジスタとの間に多大な貫通電流を生じさせて、消費電流の増大化を引き起こす恐れがあった。
【０００７】
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、負荷を駆動するブリッジ回路のローサイド側のトランジスタを駆動するのに好適なトランジスタ駆動装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
〔形態１〕 上記目的を達成するために、形態１のトランジスタ駆動装置は、駆動対象である負荷に電気的に接続されるハイサイド側の第１のトランジスタとローサイド側の第２のトランジスタとを含み、前記第１及び第２のトランジスタをオン又はオフにすることで前記負荷が通電又は非通電の状態となるブリッジ回路の前記第２のトランジスタを駆動するトランジスタ駆動装置であって、第１電源電位の供給される第１電源ノードと、前記第１電源電位よりも低電位の第２電源電位の供給される第２電源ノードと、前記第１電源ノードと前記第２電源ノードとの間に並列に接続された、第１の入力でオン・オフする第３のトランジスタ及び第２の入力でオン・オフする第４のトランジスタとを含み、前記第３及び第４のトランジスタの電流供給端子を前記第２のトランジスタの駆動端子に電気的に接続して、前記第３及び第４のトランジスタの一方又は両方をオンにしたときに前記第２のトランジスタの前記駆動端子に駆動電力を供給する駆動電力供給手段と、前記第２のトランジスタのオフからオンへの移行途中における、該第２のトランジスタの出力電圧が中間電位で略一定となるハーフ・オン状態を検出する駆動状態検出手段と、前記第２のトランジスタをオフからオンにするときに、前記第１及び第２の入力を制御して前記第４のトランジスタよりも先に前記第３のトランジスタをオンにし、前記駆動状態検出手段で前記ハーフ・オン状態が検出されると前記第１及び第２の入力を制御して前記第３のトランジスタに加えて前記第４のトランジスタをオンにする駆動制御手段と、を備える。
【０００９】
このような構成であれば、駆動制御手段が、第１及び第２の入力を制御して第３のトランジスタをオン状態にすると、第２のトランジスタに駆動電位が供給され駆動電流の供給が開始される。駆動電流が供給されると、第２のトランジスタはその入力容量がチャージされチャージ量の増加に伴いオフからオンへと移行していく。このオフからオンへの移行途中において、駆動状態検出手段によって、第２のトランジスタがハーフ・オン状態となったことが検出されると、駆動制御手段は、第１及び第２の入力を制御して、第３のトランジスタに加えて第４のトランジスタをオンにする。第４のトランジスタがオンされると、第２のトランジスタには、第３のトランジスタからの駆動電流に加え、第４のトランジスタからの駆動電流が供給される。
【００１０】
これによって、第２のトランジスタには、ハーフ・オン状態のときに２つのトランジスタからの駆動電流が流れ込むことになり、入力容量のチャージ速度が上がって、従来のトランジスタ１つの駆動と比較して、ハーフ・オン状態となる期間を短くすることができるという効果が得られる。
更に、ハーフ・オン状態が検出されるまでは第３のトランジスタだけをオンにして電流を供給し、ハーフ・オン状態が検出されてから第４のトランジスタもオンにするようにしたので、トランジスタがハーフ・オン状態になるまでの急激な電位変動の発生を低減しつつ、ハーフ・オン状態の期間を短くすることができるという効果が得られる。
【００１１】
ここで、トランジスタがハーフ・オン状態になるまでに発生する急激な電位変動は負荷に接続する配線等のインダクタ成分によるサージ電圧を発生させやすくし、これによるトランジスタの破壊（ゲート膜破壊やドレイン端子破壊など）を引き起こしやすくする。
また、特にＨブリッジ回路では、縦に接続された、ハイサイド側の第１のトランジスタと、ローサイド側の第２のトランジスタとが同時にオン状態となる場合があるため、このときに両者に貫通電流が流れる。そのため、例えば、第３及び第４のトランジスタを同時にオンにしたり、最初から第３のトランジスタよりも電流供給能力の大きいトランジスタを用いたりして、第２のトランジスタを駆動した場合は、トランジスタのゲート電位が第３のトランジスタだけで駆動したときよりも高くなり（ＶTHより高い電位で一度フラットになる）、両者に流れる貫通電流を大きくしてしまう可能性がある。
【００１２】
つまり、ハーフ・オン状態になるまでは、比較的ゆっくりと入力容量のチャージを行ない、ハーフ・オン状態になってから一気にチャージを行うことで、サージ電圧の発生や貫通電流の増加を引き起こし難くしつつ、チャージ速度を増加させることができる。
ここで、上記ハーフ・オン状態とは、トランジスタの入力容量のチャージ中に、ミラー効果の影響で入力容量が増加するために発生する状態であり、トランジスタの出力電圧が中間の電位で略一定となる状態のことである。具体例を挙げると、例えば、トランジスタがＭＯＳＦＥＴである場合は、ゲート駆動によって入力容量のチャージ中に、該ＭＯＳＦＥＴのゲート電圧がミラー効果の影響で中間電位で略一定となる期間が発生する。この期間では、ＦＥＴの出力電圧（ドレイン電圧）も略一定となる。
また、上記電流供給端子は、第３及び第４のトランジスタが、バイポーラトランジスタであれば、例えば、エミッタ端子となり、ＦＥＴであれば、例えば、ドレイン端子となる。
【００１３】
〔形態２〕 更に、形態２のトランジスタ駆動装置は、形態１に記載のトランジスタ駆動装置において、前記第４のトランジスタは、前記第３のトランジスタよりも電流供給能力の大きいトランジスタサイズである。
【００１４】
このような構成であれば、前記ハーフ・オン状態になるまでは、サイズの比較的小さい（電流供給能力の小さい）第３のトランジスタで第２のトランジスタの入力容量をチャージし、前記ハーフ・オン状態となると、第３のトランジスタに加えてサイズの比較的大きい（電流供給能力の大きい）第４のトランジスタで第２のトランジスタの入力容量をチャージすることができる。これにより、前記ハーフ・オン状態となるまでは、比較的少ない電流量でチャージし、前記ハーフ・オン状態となると比較的大きい電流量で一気に入力容量をチャージすることができるという効果が得られる。
【００１５】
〔形態３〕 更に、形態３のトランジスタ駆動装置は、形態２に記載のトランジスタ駆動装置において、前記駆動制御手段は、前記ハーフ・オン状態が検出されると前記第３のトランジスタに代えて前記第４のトランジスタをオンにするように前記第１及び第２の入力を制御する。
このような構成であれば、前記ハーフ・オン状態になるまでは、サイズの比較的小さい（電流供給能力の小さい）第３のトランジスタで第２のトランジスタの入力容量をチャージし、前記ハーフ・オン状態となると、第３のトランジスタに代えてサイズの比較的大きい（電流供給能力の大きい）第４のトランジスタで第２のトランジスタの入力容量をチャージすることができる。つまり、第３及び第４のトランジスタのサイズが異なる場合（電流供給能力の異なる場合）は、ハーフ・オン状態になったときに、２つともオンにするのではなく、第４のトランジスタだけをオン状態にする。
【００１６】
〔形態４〕 更に、形態４のトランジスタ駆動装置は、形態１乃至３のいずれか１に記載のトランジスタ駆動装置において、前記第１及び第２のトランジスタは、電界効果トランジスタであり、前記第２のトランジスタの駆動端子はゲート端子である。
このような構成であれば、電界効果トランジスタである第２のトランジスタのターン・オン時間（入力容量のチャージ時間）を短縮することができ、従来と比較して、前記ハーフ・オン状態となる期間を短くすることができるという効果が得られる。
【００１７】
ここで、上記電界効果トランジスタ（ＦＥＴ）が、例えば、大電力用に設計されたものである場合は、第２のトランジスタの入力容量が比較的大きくなり、それだけ前記ハーフ・オン状態の期間が長くなる。この入力容量は、電流量やオン状態時の抵抗の大きさなどとのトレードオフとなる。つまり、ＦＥＴを大電流且つ低抵抗にしたい場合は、トランジスタサイズを大きくする必要があり入力容量も大きくなる。
【００１８】
〔形態５〕 更に、形態５のトランジスタ駆動装置は、形態１乃至請求項４のいずれか１に記載のトランジスタ駆動装置において、前記駆動状態検出手段は、前記負荷を通って前記第２のトランジスタに流れる電流の電流レベルを検出する電流検出部と、前記電流検出部で検出した電流レベルと前記第２のトランジスタが前記ハーフ・オン状態となるときの所定の電流レベルとを比較する電流レベル比較部とを有し、前記電流検出部で検出される電流レベルが前記所定の電流レベルとなったときに、前記ハーフ・オン状態を検出する。
【００１９】
このような構成であれば、第３のトランジスタがオン状態になり、第２のトランジスタに駆動電流が供給されると、駆動状態検出手段は、電流検出部において、負荷を通って第２のトランジスタに流れる電流の電流レベルを検出する。電流レベルが検出されると、電流レベル比較部において、検出された電流レベルと予め用意された前記ハーフ・オン状態時の電流レベル（以下、不完全電流レベルという）とが比較される。そして、駆動制御手段は、この比較結果から、検出された電流レベルの方が不完全電流レベルよりも小さいレベルであれば、第３のトランジスタのみをオン状態にする。一方、検出された電流レベルが不完全電流レベル以上となった場合は、第３のトランジスタに加えて又は代えて、第４のトランジスタをオン状態にする。
【００２０】
これにより、負荷の特性や第２のトランジスタの特性などに応じた不完全電流レベルを予め実験等によって得ておくことで、前記ハーフ・オン状態を確実に検出することができるという効果が得られる。
ここで、上記電流レベルの比較は、電流レベルを電圧レベルに変換して行っても良い。
【００２１】
〔形態６〕 更に、形態６のトランジスタ駆動装置は、形態１乃至４のいずれか１に記載のトランジスタ駆動装置において、前記駆動状態検出手段は、前記第２のトランジスタの前記負荷との接続部の電圧レベルを検出する電圧検出部と、前記電圧検出部で検出される前記電圧レベルと前記第２のトランジスタが前記ハーフ・オン状態となるときの所定の電圧レベルとを比較する電圧レベル比較部とを有し、前記電圧検出部で検出される電圧レベルが前記所定の電圧レベルとなったときに、前記ハーフ・オン状態を検出する。
【００２２】
このような構成であれば、第３のトランジスタがオン状態になり、第２のトランジスタに駆動電流が供給されると、駆動状態検出手段は、電圧検出部において、第２のトランジスタと負荷との電気的な接続部の電圧レベルを検出する。電圧レベルが検出されると、電圧レベル比較部において、検出された電圧レベルと予め用意された前記ハーフ・オン状態時の電圧レベル（以下、不完全電圧レベルという）とが比較される。そして、駆動制御手段は、この比較結果から、検出された電圧レベルの方が不完全電圧レベルよりも小さいレベルであれば、第３のトランジスタのみをオン状態にする。一方、検出された電圧レベルが不完全電圧レベル以上となった場合は、第３のトランジスタに加えて又は代えて、第４のトランジスタをオン状態にする。
【００２３】
これにより、負荷の特性や第２のトランジスタの特性などに応じた不完全電圧レベルを予め実験等によって得ておくことで、前記ハーフ・オン状態を確実に検出することができるという効果が得られる。
【００２４】
〔形態７〕 更に、形態７のトランジスタ駆動装置は、形態６に記載のトランジスタ駆動装置において、前記第２のトランジスタに駆動電流が供給されてからの経過時間を計測する時間計測手段と、前記電圧検出部で検出される電圧レベルが前記所定の電圧レベルとなるときの前記時間計測部の計測時間の情報を記録する時間記録手段とを更に備え、前記駆動制御手段は、前記時間記録手段によって計測時間が記録されると、以降は、前記時間計測手段の計測時間が前記記録した計測時間になるタイミングで、前記第４のトランジスタをオンにするように前記第１及び第２の入力を制御する。
【００２５】
このような構成であれば、第３のトランジスタがオンされ、第２のトランジスタに駆動電流が供給されると、時間計測手段によって、駆動電流の供給が開始されてからの時間が計測される。一方、電圧検出部では接続部の電圧レベルが検出され、電圧レベル比較部において、検出された電圧レベルと不完全電圧レベルとが比較される。そして、検出された電圧レベルが不完全電圧レベルになると、時間記録手段において、そのときの時間計測手段の計測時間が記録される。計測時間が記録されると、以降は、駆動制御手段は、第２のトランジスタをオフ状態からオン状態にするときに、時間計測手段の計測時間が、記録された計測時間になるまでは、第３のトランジスタのみをオンにして駆動電流を供給し、時間計測手段の計測時間が記録された計測時間になるタイミングで、第３のトランジスタに加えて又は代えて、第４のトランジスタをオンにする。
【００２６】
これにより、前記ハーフ・オン状態をより確実に検出することができるという効果が得られる。
更に、例えば、起動後に変動の少ない負荷（例えば、ＰＣのファンモータなど）を駆動するときは、計測時間の記録後に、電圧レベル比較部の動作を完全に停止することができるので、低消費電流化できるという効果も得られる。
【００２７】
ここで、時間計測部は、第２のトランジスタに駆動電流の供給が開始されてからの経過時間を、例えば、カウンタ回路によって、外部から又は内部で供給されるクロックをカウントすることで計測する。そして、時間記録部は、不完全オン状態が発生したときのカウント値を記録し、次回からは、時間計測部のカウント値が記録されたカウント値になったときに不完全オン状態が発生したと判断する。
【００２８】
〔形態８〕 更に、形態８のトランジスタ駆動装置は、形態１乃至７のいずれか１に記載のトランジスタ駆動装置において、前記ブリッジ回路は、ハイサイド側の一対の前記第１のトランジスタと、ローサイド側の一対の前記第２のトランジスタとから構成され、前記負荷への通電方向に応じて、対角に位置する第１のトランジスタ及び第２のトランジスタがオン又はオフされるＨブリッジ型の回路である。
【００２９】
このような構成であれば、負荷への通電方向を任意に変えることができるＨブリッジ型の回路のローサイド側の第２のトランジスタに対しても、従来と比較して、ハーフ・オン状態への移行時の急激な電位変動の発生を抑えつつ、前記ハーフ・オン状態となる期間を短くすることができるという効果が得られる。
【００３０】
〔形態９〕 更に、形態９のトランジスタ駆動装置は、形態１乃至８のいずれか１に記載のトランジスタ駆動装置において、前記駆動電力供給手段は、前記第３のトランジスタと前記第２電源ノードとの間に直列に接続された、第３の入力でオン・オフする第５のトランジスタと、前記第４のトランジスタと前記第２電源ノードとの間に直列に接続された、第４の入力でオン・オフする第６のトランジスタとを更に含み、前記第３及び第５のトランジスタの接続部と、前記第４及び第６のトランジスタの接続部とを前記第２のトランジスタの駆動端子に電気的に接続して、前記第３及び第４のトランジスタをオフにし且つ前記第５及び第６のトランジスタの一方又は両方をオンにしたときに前記第２のトランジスタから前記第２電源ノード側に電流を引き込む構成となっており、前記駆動制御手段は、前記第２のトランジスタをオン状態からオフ状態にするときに、前記第３及び第４のトランジスタを両方ともオフ状態にし、前記第５及び第６のトランジスタを両方ともオン状態にするように前記第１〜第４の入力を制御する。
【００３１】
このような構成であれば、第２のトランジスタをオン状態からオフ状態にするときに、その入力容量として蓄積された電荷を２つのトランジスタを介して第２電源ノード側に引き込むことができるので、トランジスタ１つで引き込んでいた従来と比較して第２のトランジスタのターン・オフ時間を短縮することができる。これにより、オフ状態への移行中に発生する不完全オン状態の期間を従来と比較して短くすることができるという効果が得られる。
【発明を実施するための最良の形態】
【００３２】
〔第１の実施の形態〕
以下、本発明の第１の実施の形態を図面に基づき説明する。図１〜図９は、本発明に係るトランジスタ駆動装置の第１の実施の形態を示す図である。
本実施の形態において、本発明に係るトランジスタ駆動装置を、モータを駆動するＨブリッジ回路に適用し、このＨブリッジ回路のローサイド側のトランジスタを駆動する構成とした。
【００３３】
まず、本発明に係るモータ駆動装置１の構成を図１に基づき説明する。図１は、本発明に係るモータ駆動装置１の構成を示すブロック図である。
モータ駆動装置１は、図１に示すように、トランジスタ駆動装置１００と、Ｈブリッジ回路２００とを含んで構成される。
トランジスタ駆動装置１００は、不図示のマイコンからの制御信号に基づき、Ｈブリッジ回路２００を構成する各トランジスタを駆動する。
【００３４】
Ｈブリッジ回路２００は、自身を構成するハイサイド側のトランジスタとローサイド側のトランジスタとが、トランジスタ駆動装置１００によってそれぞれ独立に駆動制御されると、その制御内容に応じて、駆動対象である直流モータ２を、正回転駆動、逆回転駆動、ブレーキ駆動などする。
【００３５】
次に、図２に基づき、Ｈブリッジ回路２００の詳細な構成を説明する。
ここで、図２は、Ｈブリッジ回路２００の詳細な構成を示す図である。
Ｈブリッジ回路２００は、図２に示すように、スイッチング素子としての役割を果たす４つのＮチャンネル型のＤＭＯＳＦＥＴＱ１〜Ｑ４を、Ｑ１、Ｑ３をハイサイド側に、Ｑ２、Ｑ４をローサイド側に配してＨブリッジ型に接続して構成される。
具体的に、Ｑ１のソース端子とＱ２のドレイン端子とを電気的に接続し、Ｑ３のソース端子とＱ４のドレイン端子とを電気的に接続し、Ｑ１及びＱ２の接続部から出力を取り出す出力端子ＯＵＴＡと、Ｑ３及びＱ４の接続部から出力を取り出す出力端子ＯＵＴＢとをそれぞれ形成して構成される。そして、このＯＵＴＡ及びＯＵＴＢには、直流モータ２が接続されている。また、Ｄ１〜Ｄ４は、Ｑ１〜Ｑ４の内部に寄生的に作られたボディダイオードである。
【００３６】
このＨブリッジ回路２００のハイサイド側（Ｑ１、Ｑ３のドレイン端子）には、モータの駆動電源から駆動電圧ＶBBが供給されるようになっている。一方、ローサイド側（Ｑ２、Ｑ４のソース端子側）は、電流検出用の抵抗Ｒｓを介してグラウンドに接続されている。
Ｈブリッジ回路２００のＱ１〜Ｑ４のゲート端子には、トランジスタ駆動装置１００からの駆動線がそれぞれ電気的に接続されており、該駆動線を介して供給される駆動電位及び駆動電流に基づきＱ１〜Ｑ４がそれぞれ独立に駆動制御される。
【００３７】
次に、図３に基づき、ＤＭＯＳＦＥＴ（Ｑ１〜Ｑ４）の入力容量について説明する。
ここで、図３は、ＤＭＯＳＦＥＴの等価回路を示す図である。
ＤＭＯＳＦＥＴは、図３に示すように、ゲート−ドレイン電極間の電極間容量Ｃgdと、ゲート−ソース電極間の電極間容量Ｃgsとを有する。ゲート電圧が０[Ｖ]のときのＣgdとＣgsとの和は入力容量Ｃissと呼ばれる。このようなＤＭＯＳＦＥＴをオン状態に駆動するには、Ｃissをチャージする必要がある。しかしながら、ＤＭＯＳＦＥＴがオフからオンへと移行する過程において、ゲート−ソース間電圧ＶGSの変化によって、Ｃgdの容量が大きく変化するためＣissの容量も大きく変化する（ミラー効果）。この見かけのＣissは、下式（１）によって算出できる。
Ｃiss＝Ｃgs＋（１−ＡV）・Ｃgd ・・・（１）
上式（１）において、ＡVは電流増幅率である。
【００３８】
ミラー効果の影響によって、オフからオンへと移行時のＶGSが中間の電位で略一定になる状態が発生する。この状態が発生している期間は、ドレイン−ソース間電圧ＶDSも中間電位で略一定となる。この状態をハーフ・オン状態と呼ぶ。このハーフ・オン状態の期間は、Ｃissの容量の大きさに比例して長くなる。例えば、レイアウト換算で、３００〜５００[ｐＦ]などの大容量となると、ハーフ・オン状態の期間が長くなり、チャージ時間、放出時間の増加も重なって、ターン・オン時間、ターン・オフ時間も長くなる。
【００３９】
ハーフ・オン状態の期間が長いと、高抵抗状態のドレイン−ソース間に電流が流れる期間が長くなるため、ＤＭＯＳＦＥＴの発熱による自身のゲート膜の破壊などの不具合が生じる可能性がある。従って、ハーフ・オン状態の期間は短ければ短いほどよく、本発明は、Ｈブリッジ回路２００のローサイド側のトランジスタ（Ｑ２、Ｑ４）について、ハーフ・オン状態の期間を短くすることを目的としている。
【００４０】
次に、図４に基づき、トランジスタ駆動装置１００の構成を説明する。
ここで、図４は、トランジスタ駆動装置１００の概略構成を示すブロック図である。
トランジスタ駆動装置１００は、図４に示すように、駆動制御部１０と、駆動電力供給部１１と、電流レベル検出部１２とを含んで構成される。
駆動制御部１０は、不図示のマイコンからの制御信号と電流レベル検出部１２からの信号とに基づき、駆動電力供給部１１の動作を制御する。
【００４１】
駆動電力供給部１１は、ハイサイド側のＱ１、Ｑ３をそれぞれ独立に制御するハイサイド用の駆動回路と、ローサイド側のＱ２、Ｑ４をそれぞれ独立に制御するローサイド用の駆動回路を有し、マイコンからの制御信号及び駆動制御部１０からの制御信号に基づき、Ｈブリッジ回路２００のＱ１〜Ｑ４のオン・オフ動作を独立に制御する。
電流レベル検出部１２は、Ｈブリッジ回路２００の電流検出抵抗Ｒｓを流れる電流のレベルを検出する。更に、検出した電流レベルを電圧レベルに変換し、該電圧レベルと基準電圧レベルとを比較して、この比較結果を示す信号（以下、比較信号signal_aという）を駆動制御部１０に出力する。
【００４２】
次に、図５に基づき、駆動制御部１０及び駆動電力供給部１１の内部構成を説明する。
ここで、図５は、駆動制御部１０及び駆動電力供給部１１の内部構成を示すブロック図である。
駆動制御部１０は、図５に示すように、駆動電力供給部１１の第１ＬＳＴ（ローサイド・トランジスタ）駆動回路１１ｃを制御する第１のＴＧ（タイミングジェネレート）回路１０ａと、第２ＬＳＴ駆動回路１１ｄを制御する第２のＴＧ回路１０ｂとを含んで構成される。
【００４３】
第１のＴＧ回路１０ａは、マイコンからの制御信号ctrl3と不図示のオシレータからのクロック信号CKと電流レベル検出部１２からの比較信号signal_aとに基づき第１ＬＳＴ駆動回路１１ｃの動作を制御する制御信号cnt_PTr3（詳細は後述）を生成し、これを第１ＬＳＴ駆動回路１１ｃに供給する。
第２のＴＧ回路１０ｂは、マイコンからの制御信号ctrl4とクロック信号CKと電流レベル検出部１２からの比較信号signal_aとに基づき第２ＬＳＴ駆動回路１１ｄの動作を制御する制御信号cnt_PTr3を生成し、これを第２ＬＳＴ駆動回路１１ｄに供給する。
【００４４】
次に、駆動電力供給部１１は、図５に示すように、マイコンからの制御信号ctrl1に基づき、Ｈブリッジ回路２００のＱ１のオン・オフ動作を制御する第１ＨＳＴ駆動回路１１ａと、マイコンからの制御信号ctrl2に基づき、Ｑ３のオン・オフ動作を制御する第２ＨＳＴ駆動回路１１ｂとを含んで構成される。
更に、駆動電力供給部１１は、マイコンからの制御信号ctrl3と、制御信号cnt_PTr2（詳細は後述）とに基づき、Ｈブリッジ回路２００のＱ２のオン・オフ動作を制御する第１ＬＳＴ駆動回路１１ｃと、マイコンからの制御信号ctrl4と、第１のＴＧ回路１０ａからの制御信号cnt_PTr3とに基づき、Ｑ４のオン・オフ動作を制御する第２ＬＳＴ駆動回路１１ｄとを含んで構成される。
【００４５】
ここで、マイコンからの制御信号ctrl1〜ctrl4は、モータの駆動内容に応じてＱ１〜Ｑ４のオン・オフを制御する信号（例えば、ＰＷＭ信号）であり、Ｑ１〜Ｑ４は、トランジスタ駆動装置１００において、各ＤＭＯＳＦＥＴに対応する制御信号がＬレベルでオンに、Ｈレベルでオフに駆動制御される。
【００４６】
次に、図６に基づき、第１ＨＳＴ駆動回路１１ａの詳細な回路構成を説明する。
ここで、図６は、第１ＨＳＴ駆動回路１１ａの詳細な回路構成を示す図である。
第１ＨＳＴ駆動回路１１ａは、図６に示すように、Ｐチャンネル型の電界効果トランジスタＰＴｒ１、ＰＴｒ１０と、Ｎチャンネル型の電界効果トランジスタＮＴｒ１、ＮＴｒ１０と、レベルシフタ３０と、電圧クランプ回路３２とを含んで構成される。
ＰＴｒ１とＮＴｒ１とは、電源電位ＶBB＋ＶGL（ＶGH）の供給されるＶGHノードと、電源電位ＶBBの供給されるＶBBノードとの間に直列に接続されている。ここで、ＶBBはモータ駆動電位、ＶGHは、ハイサイド側のＤＭＯＳＦＥＴ（Ｑ１、Ｑ３）のゲート駆動電位、ＶGLは、ローサイド側のＤＭＯＳＦＥＴ（Ｑ２、Ｑ４）のゲート駆動電位である。
【００４７】
より具体的に、ＰＴｒ１のソース端子はＶGHノードに電気的に接続され、ドレイン端子はＮＴｒ１のドレイン端子に電気的に接続され、ＮＴｒ１のソース端子はＶBBノードに電気的に接続されている。ＰＴｒ１０のソース端子はＶGHノードに電気的に接続され、ドレイン端子はＮＴｒ１０のドレイン端子に電気的に接続され、ＰＴｒ１０及びＮＴｒ１０のゲート端子は電圧クランプ回路３２に電気的に接続され、ＮＴｒ１０のソース端子は、電圧クランプ回路３２とＱ１及びＱ２の接続部（ＯＵＴＡ）と電気的に接続されている。
【００４８】
ＰＴｒ１とＮＴｒ１のゲート端子は、共通線でレベルシフタ３０の出力端子と電気的に接続されている。ＰＴｒ１とＮＴｒ１のドレイン接続部は、ＰＴｒ１０とＮＴｒ１０のゲート接続部と電気的に接続され、ＰＴｒ１０とＮＴｒ１０のドレイン接続部は、Ｑ１のゲート端子に電気的に接続されている。
レベルシフタ３０は、ＶGLと、ＶBBと、ＶGHとの３種類の電源電位に基づき、入力信号の電圧レベル０[Ｖ]〜ＶGL[Ｖ]を、ＶBB[Ｖ]〜ＶGH[Ｖ]にレベルシフトして、その信号を出力する回路である。
【００４９】
具体的に、マイコンからの制御信号ctrl1の信号電位Ｖ1がＬレベル（例えば０[Ｖ]）のときは、この信号の電圧レベルをＶBB[Ｖ]までシフトして、ＶBB[Ｖ]の信号を出力する。この場合は、ＰＴｒ１がオン、ＮＴｒ１がオフとなり、ＰＴｒ１を介して駆動電流がＱ１のゲート端子に供給され、Ｑ１をオフからオンへと駆動する。
一方、マイコンからの制御信号の信号電位Ｖ1がＨレベル（例えば５[Ｖ]）のときは、この信号の電圧レベルをＶGH[Ｖ]にレベルシフトして、ＶGH[Ｖ]の信号を出力する。この場合は、ＮＴｒ１がオン、ＰＴｒ１がオフとなり、ＮＴｒ１を介して、Ｑ１の入力容量Ｃissに蓄積された電荷をＶBBノード側へと引き込む。
【００５０】
電圧クランプ回路３２は、ツェナーダイオード等で構成されており、ＮＴｒ１０のゲート−ソース間に定格電圧以上の高い電圧が印加されないように保護する回路である。
なお、第２ＨＳＴ駆動回路１１ｂは、駆動制御する対象がＱ３となるだけで、第１ＨＳＴ駆動回路１１ａと同様の構成となる。
【００５１】
次に、図７に基づき、第１ＬＳＴ駆動回路１１ｃの詳細な回路構成を説明する。
ここで、図７は、第１ＬＳＴ駆動回路１１ｃの詳細な回路構成を示す図である。
第１ＬＳＴ駆動回路１１ｃは、図７に示すように、Ｐチャンネル型の電界効果トランジスタＰＴｒ２と、Ｎチャンネル型の電界効果トランジスタＮＴｒ２、ＮＴｒ３と、ＰＴｒ２よりも電流供給能力の大きいＰチャンネル型の電界効果トランジスタＰＴｒ３と、レベルシフタ３１とを含んで構成される。
【００５２】
ＰＴｒ２とＮＴｒ２とは、電源電位ＶGLの供給されるＶGLノード（第１電源ノード）と、接地電位の供給される接地ノード（第２電源ノード）との間に直列に接続されており、ＰＴｒ３とＮＴｒ３とは、ＶGLノードと、接地ノードとの間に直列に接続されている。そして、これら直列接続されたＰＴｒ２及びＮＴｒ２と、ＰＴｒ３及びＮＴｒ３とは並列に接続されている。
【００５３】
より具体的に、ＰＴｒ２のソース端子は、ＶGLノードに電気的に接続され、ドレイン端子はＮＴｒ２のドレイン端子に電気的に接続され、ＮＴｒ２のソース端子は接地ノードに電気的に接続されている。ＰＴｒ３のソース端子は、ＶGLノードに電気的に接続され、ドレイン端子はＮＴｒ３のドレイン端子に電気的に接続され、ＮＴｒ３のソース端子は接地ノードに電気的に接続されている。
【００５４】
ＰＴｒ２とＮＴｒ２のゲート端子は、共通線でレベルシフタ３１の出力端子と電気的に接続されている。ＰＴｒ２とＮＴｒ２のドレイン接続部はＱ２のゲート端子に電気的に接続されている。
ＰＴｒ３のゲート端子は、マイコンからの制御信号を入力する不図示の端子に電気的に接続されている。ＮＴｒ３のゲート端子はレベルシフタ３１の出力端子に電気的に接続されている。ＰＴｒ３とＮＴｒ３の接続部はＱ２のゲート端子に電気的に接続されている。
【００５５】
レベルシフタ３１は、ＶGLと、マイコンからの制御信号の電位Ｖ2と接地電位との３種類の電源電位に基づき、入力信号の電圧レベルＶ2[Ｖ]をＶGL[Ｖ]にレベルシフトした信号を出力する回路である。なお、Ｖ2が０[Ｖ]の場合は、０[Ｖ]（接地電位）の信号を出力するように構成されている。
具体的に、マイコンからの制御信号の信号電位Ｖ2がＬレベル（例えば０[Ｖ]）のときは、Ｌレベルの信号（０[Ｖ]の信号）を制御信号cnt_PTr2（第１の入力）として出力する。この場合は、ＰＴｒ２がオン、ＮＴｒ２がオフとなり、ＰＴｒ２を介して駆動電流がＱ２のゲート端子に供給される。
【００５６】
一方、マイコンからの制御信号がＨレベル（例えば５[Ｖ]）のときは、この信号の電圧レベルをＶGL[Ｖ]にレベルシフトして、ＶGL[Ｖ]の信号を制御信号cnt_PTr2として出力する。この場合は、ＮＴｒ２がオン、ＮＴｒ３がオン、ＰＴｒ２がオフとなり、ＮＴｒ２、ＮＴｒ３を介して、Ｑ２の入力容量Ｃissに蓄積された電荷を接地ノード側へと引き込む。
【００５７】
つまり、２つのトランジスタを介して入力容量Ｃissにチャージされた電荷を引き込むようにしたので、トランジスタ１つで引き込む場合と比較して、オン状態からオフ状態への移行時のハーフ・オン状態の期間を短くできると共に、Ｑ２のターン・オフ時間も短くすることができる。
更に、第１のＴＧ回路１０ａからのＬレベル（例えば０[Ｖ]）の制御信号cnt_PTr3（第２の入力）がＰＴｒ３のゲート端子に入力されると、ＰＴｒ３がオンとなり、ＰＴｒ３を介して駆動電流がＱ２のゲート端子に供給される。このＰＴｒ３を、ＰＴｒ２と同時にオンにすると、ＰＴｒ２及びＰＴｒ３の２つのトランジスタを介して駆動電流がＱ２へと供給される。しかも、ＰＴｒ２よりも電流供給能力の大きいＰＴｒ３が加わるため、これにより、入力容量のチャージ速度が急激に上がり、ハーフ・オン状態の期間を短縮することができる。
【００５８】
従って、駆動制御部１０における第１のＴＧ回路１０ａは、ＰＴｒ２とＰＴｒ３の両方を用いて、Ｑ２をオフからオン状態に駆動するタイミングの制御信号cnt_PTr3を生成し、第１ＬＳＴ駆動回路１１ｃに供給するようになっている。第２のＴＧ回路１０ｂについても、対象が第２ＬＳＴ駆動回路１１ｄとなるだけで同様である。
本発明は、このＰＴｒ３を設け、Ｑ２（Ｑ４）をオン駆動するときにＰＴｒ２に加えてＰＴｒ３をオンにする点と、ＰＴｒ３をオンにするタイミングとに主な特徴がある。ＰＴｒ３をオンにするタイミングについては後述する。
【００５９】
なお、第２ＬＳＴ駆動回路１１ｄは、駆動制御する対象がＱ４となるだけで、第１ＬＳＴ駆動回路１１ｃと同様の構成となる。
また、ＰＴｒ２とＰＴｒ３のトランジスタサイズを「ＰＴｒ２＜ＰＴｒ３」としたが、ＰＴｒ２のトランジスタサイズは、Ｑ２、Ｑ４のデバイス特性に基づき決定する。また、ＰＴｒ３のトランジスタサイズは、Ｑ２、Ｑ４のターン・オン時間、ターン・オフ時間、ターン・オン、オフ時の伝播遅延時間などに基づき決定する。
【００６０】
例えば、Ｑ２、Ｑ４のデバイス特性が、スレッショルド電圧ＶＴＨが「1.4±0.2[Ｖ]」、オン状態における抵抗ＲＯＮが「0.30Ω・ｍｍ2以下」、ブレークダウン電圧ＢＶＤＳ「60[Ｖ]以上」、電流容量「1.0[Ａ]〜1.5[Ａ]」であるとすると、これらの特性に基づき、Ｑ２、Ｑ４のゲートをドライブ可能なサイズにＰＴｒ２のトランジスタサイズを決定する。
【００６１】
また、Ｑ２、Ｑ４の伝播遅延時間が「出力電流ＩＯ＝±1.3[Ａ]、５０％to９０％ENABLEオンからシンク出力オン1.0[μｓ]」、「出力電流ＩＯ＝±1.3[Ａ]、５０％to９０％ENABLEオフからシンク出力オフ0.8[μｓ]」であるとすると、これらの遅延時間に基づきＰＴｒ３のトランジスタサイズを決定する。
【００６２】
次に、図８に基づき、電流レベル検出部１２の構成を説明する。
ここで、図８は、電流レベル検出部１２の構成を示す図である。
電流レベル検出部１２は、図８に示すように、Ｉ／Ｖ変換回路１２ａと、比較器１２ｂとを含んで構成される。
Ｉ／Ｖ変換回路１２ａは、その入力端子がＨブリッジ回路２００の電流検出抵抗Ｒｓの両端に電気的に接続されており、その出力端子が比較器１２ｂの入力端子に電気的に接続されている。そして、Ｈブリッジ回路のＲｓを流れる電流が入力されると、その電流を電圧に変換して比較器１２ｂに入力する。
【００６３】
比較器１２ｂは、その出力端子が、駆動制御部１０の第１のＴＧ回路１０ａ及び第２のＴＧ回路１０ｂの入力端子に電気的に接続されている。そして、Ｉ／Ｖ変換回路１２ａから入力された電圧Ｖsと、基準電圧Ｖrefとを比較して、Ｖsの電圧レベルがＶrefのレベル以上であればＨレベルの比較信号signal_aを出力し、Ｖsの電圧レベルがＶrefのレベル未満であればＬレベルの比較信号signal_aを出力する。
【００６４】
ここで、Ｒｓを流れる電流Ｉｓは、例えば、図８に示すように、Ｈブリッジ回路２００のＱ３がオン状態のときで、且つＱ２がオフ状態からオン状態へと移行し、Ｑ２のドレイン−ソース間を電流が流れる状態となったときに、モータ２のコイルＭＬを通過して流れる電流である（図中の点線矢印）。
本実施の形態においては、検出電圧Ｖsのレベルが、先述したハーフ・オン状態となるレベル（中間電位）を予め実験で得るか、負荷（モータ）や回路を構成する各素子の特性等から算出などして得ておき、そのレベルの電圧を基準電圧Ｖrefとして比較器１２ｂに入力する。
【００６５】
つまり、電流レベル検出部１２は、Ｒｓを流れるＩｓのレベルを電圧レベルＶsに変換してＶrefと比較し、この比較結果を駆動制御部１０に出力する。
従って、この比較結果を示す信号signal_aは、検出電圧Ｖsが中間電位の状態にあるときはＨレベルの信号となり、そうでないときはＬレベルの信号となる。
【００６６】
次に、図９に基づき、第１又は第２ＬＳＴ駆動回路１１ｃ又は１１ｄのＰＴｒ２及びＰＴｒ３の駆動タイミングについて説明する。
ここで、図９は、第１又は第２ＬＳＴ駆動回路１１ｃ又は１１ｄのＰＴｒ２及びＰＴｒ３の駆動タイミングを示すタイミングチャートである。
本発明は、Ｑ２、Ｑ４のオフ状態からオン状態への移行時のハーフ・オン状態の期間を短くするために、第１及び第２ＬＳＴ駆動回路１１ｃ及び１１ｄのＰＴｒ２及びＰＴｒ３をオン・オフのタイミングを制御する。なお、ＰＴｒ２及びＰＴｒ３のタイミング制御については、第１及び第２ＬＳＴ駆動回路１１ｃ及び１１ｄの双方において同様の制御内容となるので、以下、第１ＬＳＴ駆動回路１１ｃのＰＴｒ２及びＰＴｒ３のタイミング制御について説明する。
【００６７】
本実施の形態においては、マイコンからの制御信号ctrl3がそのまま第１ＬＳＴ駆動回路１１ｃに入力される。そして、第１ＬＳＴ駆動回路１１ｃは、ctrl3がＨレベルの信号の場合はレベルシフタ３１でゲートの駆動電位ＶGLまでレベルシフトして、この信号をＰＴｒ２のゲート端子に供給する。一方、ctrl3がＬレベルの場合はそのままＰＴｒ２のゲート端子に供給する。
【００６８】
従って、ctrl3がＬレベルの信号であればＰＴｒ２を制御する制御信号cnt_PTr2はＬレベルの信号となり、ＰＴｒ２をオンにする。これにより、ＰＴｒ２を介してＱ２のゲート端子に駆動電流が供給され、入力容量Ｃissのチャージが開始される。
一方、第１のＴＧ回路１０ａは、マイコンからの制御信号であるctrl3と、電流レベル検出部１２の比較器１２ｂから入力されるsignal_aとに基づきＰＴｒ３のオン・オフを制御する制御信号cnt_PTr3を生成する。
【００６９】
具体的に、マイコンからのctrl3がＬレベルの信号であり、図９に示すように、比較器１２ｂからのsignal_aがＬレベルの信号であるときは、Ｑ２はハーフ・オン状態ではないと判断できるので、cnt_PTr3としてＨレベルの信号を生成し、この信号をＰＴｒ３のゲート端子に供給する。この場合、ＰＴｒ３はオフとなる。
一方、ctrl3がＬレベルの信号であり、図９に示すように、signal_aがＨレベルの信号であるときは、Ｑ２がハーフ・オン状態になっていると判断できるので、cnt_PTr3としてＬレベルの信号を生成し、この信号をＰＴｒ３のゲート端子に供給する。この場合、ＰＴｒ３はオン状態となる。このとき、cnt_PTr2をＬレベルに維持してＰＴｒ２のオン状態を維持する。従って、ＰＴｒ２及びＰＴｒ３の２つのトランジスタを介して、Ｑ２のゲート端子に駆動電流が供給される。
【００７０】
また、ctrl3がＬレベルからＨレベルの信号になると、図９に示すように、cnt_PTr2もＨレベルの信号となり、ＰＴｒ２をオフにする。cnt_PTr2はＮＴｒ２及びＮＴｒ３のゲート端子にも供給されるので、ＮＴｒ２及びＮＴｒ３が共にオン状態となる。そして、これら２つのトランジスタを介して、Ｑ２のＣissにチャージされた電荷が接地ノード側に引き込まれ放出される。
【００７１】
一方、図９に示すように、ctrl3（cnt_PTr2）がＨレベルの信号になると、第１のＴＧ回路１０ａは、cnt_PTr3としてＨレベル（ＶGL）の信号を生成し、この信号をＰＴｒ３のゲート端子に供給する。これにより、ＰＴｒ３はオフとなる。
なお、本実施の形態においては、ＰＴｒ３を、ＰＴｒ２よりも電流供給能力の大きなトランジスタサイズで形成しているため、ＰＴｒ３をオンにするときに、ＰＴｒ２をオフにしてもよい。
【００７２】
以上、本実施の形態のトランジスタ駆動装置１００は、モータ２を駆動するＨブリッジ回路２００のローサイド側のトランジスタＱ２、Ｑ４をオフからオンに駆動する際に、Ｑ２、Ｑ４をオンに駆動するトランジスタであるＰＴｒ２及びＰＴｒ３における、ＰＴｒ２を先にオンにして、ＰＴｒ２のみでＱ２又はＱ４のゲートに駆動電流を供給し、電流レベル検出部１２の比較結果から、Ｑ２又はＱ４のハーフ・オン状態が検出されたときは、ＰＴｒ２に加えてＰＴｒ３をオンにして、ＰＴｒ２及びＰＴｒ３の２つのトランジスタを介して、Ｑ２のゲートに駆動電流を供給するようにした。
【００７３】
これにより、トランジスタがハーフ・オン状態になるまでの急激な電位変動の発生を低減しつつ、オフからオンに移行時のハーフ・オン状態の期間を短くすることができる。
更に、Ｑ２、Ｑ４をオンからオフに駆動する際に、ＮＴｒ２及びＮＴｒ３の２つのトランジスタをオンにして、Ｑ２、Ｑ４の入力容量Ｃissにチャージされた電荷が接地ノード側に引き込むこうにした。
【００７４】
これにより、オンからオフへの移行時のハーフ・オン状態の期間を短くすることができる。
上記第１の実施の形態において、駆動電力供給部１１は、形態１又は９に記載の駆動電力供給手段に対応し、駆動制御部１０及びマイコンによる駆動電力供給部１１の制御処理は、形態１、３及び９のいずれか１に記載の駆動制御手段に対応し、電流レベル検出部１２は、形態１又は５に記載の駆動状態検出手段に対応する。
【００７５】
〔第２の実施の形態〕
次に、本発明の第２の実施の形態を図面に基づき説明する。図１０〜図１３は、本発明に係るトランジスタ駆動装置の第２の実施の形態を示す図である。
【００７６】
本実施の形態は、上記第１の実施の形態のＨブリッジ回路２００のＱ２、Ｑ４のハーフ・オン状態を判断するのに、Ｑ２、Ｑ４のドレイン−ソース間電圧ＶDSを基準電圧Ｖrefと比較する点と、Ｑ２、Ｑ４をオフ状態からオン状態に駆動するときに、最初の１回目は、ＰＴｒ２のみを駆動したときの、Ｑ２、Ｑ４に駆動電流の供給を開始してからハーフ・オン状態となるまでの時間（カウント値）を計測して記録し、２回目以降は、カウント値が記録した値となったときに、ＰＴｒ２に加えてＰＴｒ３をオンに駆動する点とが上記第１の実施の形態と異なる。
【００７７】
以下、上記第１の実施の形態と同様の構成部については同じ符号を付して説明を適宜省略し、異なる部分について詳細に説明する。
まず、図１０に基づき、本実施の形態に係るトランジスタ駆動装置１００’の構成を説明する。
ここで、図１０は、トランジスタ駆動装置１００’の構成を示すブロック図である。
【００７８】
トランジスタ駆動装置１００’は、図１０に示すように、駆動制御部１３と、駆動電力供給部１１と、電圧レベル検出部１４とを含んで構成される。
駆動制御部１３は、第１及び第２ＬＳＴ駆動回路１１ｃ及び１１ｄからのＰＴｒ２の出力信号out_PTr2（Ｑ２のゲートに供給される信号）と電圧レベル検出部１４からの信号とに基づき、駆動電力供給部１１の動作を制御する。
【００７９】
電圧レベル検出部１４は、Ｈブリッジ回路２００のＱ２、Ｑ４のＶDSを検出し、この電圧レベルと基準電圧レベルとを比較して、この比較結果を示す信号（以下、比較信号outCompという）を駆動制御部１３に出力する。
【００８０】
次に、図１１に基づき、駆動制御部１３の内部構成を説明する。
ここで、図１１は、駆動制御部１３及び駆動電力供給部１１の内部構成を示すブロック図である。
駆動制御部１３は、図１１に示すように、第１ＬＳＴ駆動回路１１ｃを制御する第１制御回路１３ａと、第２ＬＳＴ駆動回路１１ｄを制御する第２制御回路１３ｂとを含んで構成される。
【００８１】
第１制御回路１３ａは、第１ＬＳＴ駆動回路１１ｃからの出力信号out_PTr2と不図示のオシレータからのクロック信号CKと電圧レベル検出部１４からの比較信号outComp1とに基づき第１ＬＳＴ駆動回路１１ｃのＰＴｒ３のオン・オフ動作を制御する制御信号cnt_PTr3を生成し、これを第１ＬＳＴ駆動回路１１ｃに供給する。
【００８２】
第２制御回路１３ｂは、第２ＬＳＴ駆動回路１１ｄからの出力信号out_PTr2とクロック信号CKと電圧レベル検出部１４からの比較信号outComp2とに基づき第２ＬＳＴ駆動回路１１ｄのＰＴｒ３のオン・オフ動作を制御する制御信号cnt_PTr3を生成し、これを第２ＬＳＴ駆動回路１１ｄに供給する。
なお、図示しないが、第１ＬＳＴ駆動回路１１ｃから出力信号out_PTr2を得るために、第１制御回路１３ａのout_PTr2の入力端子と、第１ＬＳＴ駆動回路１１ｃのＰＴｒ２の出力端子とが電気的に接続されている。
同様に、第２制御回路１３ｂのout_PTr2の入力端子と、第２ＬＳＴ駆動回路１１ｄのＰＴｒ２の出力端子とが電気的に接続されている。
【００８３】
次に、図１２に基づき、電圧レベル検出部１４の構成を説明する。
ここで、図１２は、電圧レベル検出部１４の構成を示す図である。
電圧レベル検出部１４は、図１２に示すように、第１比較器１４ａと、第２比較器１４ｂとを含んで構成される。
【００８４】
第１比較器１４ａは、入力端子にＨブリッジ回路２００のＱ１とＱ２との接続部Ｎ１が電気的に接続されており、出力端子が駆動制御部１０の第１制御回路１３ａの入力端子に電気的に接続されている。そして、入力端子に入力される接続部Ｎ１の電位（Ｑ２のＶDS）と、基準電圧Ｖrefとを比較して、ＶDSの電圧レベルがＶrefのレベル以上であればＨレベルの第１比較信号outComp1を出力し、ＶDSの電圧レベルがＶrefのレベル未満であればＬレベルの第１比較信号outComp1を出力する。
【００８５】
第２比較器１４ｂは、入力端子にＨブリッジ回路２００のＱ３とＱ４との接続部Ｎ２が電気的に接続されており、出力端子が駆動制御部１０の第２制御回路１３ｂの入力端子に電気的に接続されている。そして、入力端子に入力される接続部Ｎ２の電位（Ｑ４のＶDS）と、基準電圧Ｖrefとを比較して、ＶDSの電圧レベルがＶrefのレベル以上であればＨレベルの第２比較信号outComp2を出力し、ＶDSの電圧レベルがＶrefのレベル未満であればＬレベルの第２比較信号outComp2を出力する。
【００８６】
ここで、ＶDSのレベルは、Ｑ２又はＱ４の入力容量のチャージ量と比例する。そこで、本実施の形態では、ＶDSのレベルがハーフ・オン状態となるレベルか否かを検出する。
なお、本実施の形態においては、Ｑ２及びＱ４のＶDSのレベルが、先述したハーフ・オン状態となるレベル（中間電位）を予め実験で得るか、負荷（モータ）や回路を構成する各素子の特性等から算出などして得ておき、そのレベルの電圧を基準電圧Ｖrefとして比較器１２ｂに入力する。
【００８７】
つまり、電圧レベル検出部１４は、接続部Ｎ１、Ｎ２の電圧レベルＶDSとＶrefとを比較し、この比較結果を駆動制御部１３に出力する。
従って、この比較結果を示す信号outComp1、outComp2は、Ｑ２、Ｑ４のＶDSが中間電位の状態にあるときはＨレベルの信号となり、そうでないときはＬレベルの信号となる。
【００８８】
次に、図１３に基づき、第１制御回路１３ａの詳細な回路構成を説明する。
ここで、図１３は、第１制御回路１３ａの詳細な回路構成を示す図である。
第１制御回路１３ａは、図１３に示すように、第１ＴＧ（タイミングジェネレータ）４０と、カウンタ４１と、ＦＦ（フリップフロップ）回路４２と、比較器４３と、第２ＴＧ４４とを含んで構成される。
【００８９】
第１ＴＧ４０は、カウンタ４１及びＦＦ回路４２とそれぞれ電気的に接続されており、第１ＬＳＴ駆動回路１１ｃからの信号cnt_PTr2と、電圧レベル検出部１４からの比較信号outComp1と、オシレータからのクロック信号CKとに基づき、カウンタのリセット信号と、ＦＦ回路４２のラッチタイミング信号とを生成し、それぞれに出力する。カウンタ４１のリセット信号は、cnt_PTr2のレベルがＨレベルからＬレベルに変化したときにカウンタ４１に出力される。ラッチタイミング信号は、最初の１回だけ、outComp1がＬレベルからＨレベルに変化したときに、例えばＬレベルからＨレベルに変化する信号がＦＦ回路４２に出力される。
【００９０】
カウンタ４１は、ＦＦ回路４２と比較器４３とそれぞれ電気的に接続されており、オシレータから入力されるCKをカウントし、そのカウント値を示すカウント信号をＦＦ回路４２及び比較器４３に出力する。また、第１ＴＧ４０からリセット信号が入力されると、カウンタを初期値へとリセットする。
ＦＦ回路４２は、第１ＴＧ４０から入力されるラッチタイミング信号に基づき、カウンタ４１から入力されるカウント信号（各ビットの信号）をラッチし、ラッチしたカウント値の信号を比較器４３に出力する。なお、ラッチタイミング信号は、ラッチしたカウント値を保持し続けるように制御される（例えばＬレベルに固定）。つまり、Ｑ２に駆動電流が供給されてからハーフ・オン状態になる時間（カウント値）がＦＦ回路４２に記録（保持）されることになる。
【００９１】
比較器４３は、第２ＴＧ４４と電気的に接続されており、カウンタ４１から入力されるカウント信号と、ＦＦ回路４２から入力されるラッチされたカウント信号とを比較し、カウント信号のカウント値が、ラッチされたカウント信号のカウント値未満であるときは、Ｌレベルの信号を第２ＴＧ４４に出力する。一方、カウント信号のカウント値が、ラッチされたカウント信号のカウント値以上のときは、Ｈレベルの信号を第２ＴＧ４４に出力する。つまり、Ｑ２がハーフ・オン状態になったときにＨレベルの信号が第２ＴＧ４４に出力される。
【００９２】
第２ＴＧ４４は、第１ＬＳＴ駆動回路１１ｃのＰＴｒ３のゲート端子に電気的に接続されており、比較器４３から、Ｈレベルの信号が入力されたときにＬレベルの制御信号cnt_PTr3をＰＴｒ３のゲート端子に出力し、Ｌレベルの信号が入力されたときにＨレベルの制御信号cnt_PTr3をＰＴｒ３のゲート端子に出力する。
【００９３】
つまり、第１制御回路１３ａは、電源が投入されてから、Ｑ２をオフ状態からオン状態に駆動する最初の１回目は、Ｑ２のゲート端子に供給される信号out_PTr2がＨレベルになってからＱ２がハーフ・オン状態になるまでの時間（ＣＫのカウント数）を計測して、これをＦＦ回路４２に保持する。そして、２回目以降は、outComp1を無視して、保持したカウント値とカウンタ４１のカウント値とを比較し、カウンタ４１のカウント値がＦＦ４２に保持されたカウント値以上になったときに、ＰＴｒ３をオンにするＬレベルのcnt_PTr3を出力する。これにより、マイコンからのctrl3が第１ＬＳＴ駆動回路１１ｃに入力されると、Ｑ２は、最初にＰＴｒ２だけで駆動電流が供給され、やがてＱ２がハーフ・オン状態になると、ＰＴｒ２に加えてＰＴｒ３がオンとなり、ＰＴｒ２及びＰＴｒ３の２つのトランジスタによって駆動電流が供給される。
【００９４】
なお、第１ＬＳＴ駆動回路１１ｃの動作は、上記第１の実施の形態と同様となる。
また、第２制御回路１３ｂは、駆動制御する対象が第２ＬＳＴ駆動回路１１ｄのＰＴｒ３となるだけで、第１制御回路１３ａと同様の構成及び動作となる。
一方、本実施の形態では、上記２回目以降の動作において、電圧レベル検出部１４の第１比較器１４ａ及び第２比較器１４ｂへの電源供給のオン／オフを切り替えることが可能な不図示のスイッチを切り替えて、電圧レベル検出部１４の第１比較器１４ａへの電流供給を停止する。なお、Ｑ４の２回目以降の動作に対しては、第２比較器１４ｂへの電流供給を停止する。
【００９５】
なお、電流供給の停止（オフ）タイミングは、例えば、モータ２が、変動の少ない負荷であれば、２回目以降の動作において、ずっと停止状態にする。また、モータ２が、動作状態（通常回転、逆回転、ブレーキなど）が変わるまでは変動が少ないような負荷である場合は、動作状態が変わるまで停止状態にするなど、負荷の性質に応じてタイミングを制御することができる。
【００９６】
以上、本実施の形態のトランジスタ駆動装置１００’は、ハーフ・オン状態の検出において、電圧レベル検出部１４によって、Ｑ２、Ｑ４のＶDSを検出し、この電圧レベルと、予め得ておいたハーフ・オン状態のときの電圧レベルＶrefとを比較して、ＶDSがＶref以上となったときにハーフ・オン状態になったことを示す信号を出力することができる。
これにより、Ｑ２、Ｑ４の入力容量と関係の深いゲートにかかる電圧で判断をすることができるので、ハーフ・オン状態の検出をより正確に行うことができる。
【００９７】
更に、最初の１回目のオフ状態からオン状態への駆動時において、Ｑ２又はＱ４に駆動電流が供給されてからハーフ・オン状態となるまでの経過時間（カウント値）を計測して、これを保持し、２回目以降は、この保持された経過時間と、計測時間とを比較し、計測時間が保持された経過時間以上となったときに、Ｑ２又はＱ４がハーフ・オン状態になったと判断し、ＰＴｒ３をオンに駆動する信号を生成して出力することができる。更に、Ｑ２、Ｑ４の２回目以降の動作において、第１比較器１４ａ、第２比較器１４ｂへの電源供給を停止することができる。
【００９８】
これにより、ハーフ・オン状態になるまでの経過時間が記録されると、比較器の動作を停止して、カウンタ４１のカウント値に基づく制御を行うことができるので、低消費電流化できる。
上記第２の実施の形態において、駆動電力供給部１１は、形態１又は９に記載の駆動電力供給手段に対応し、駆動制御部１３及びマイコンによる駆動電力供給部１１の制御処理は、形態７又は９に記載の駆動制御手段に対応し、電圧レベル検出部１４は、形態６に記載の駆動状態検出手段に対応する。
【００９９】
なお、上記第１及び第２の実施の形態においては、Ｑ２、Ｑ４をオン状態からオフ状態にするときに、最初からＮＴｒ２及びＮＴｒ３を両方ともオンにする構成としたが、これに限らず、ＰＴｒ２及びＰＴｒ３と同様に、最初にＮＴｒ２だけをオンにし、ハーフ・オン状態が検出されたら、ＮＴｒ２に加えてＮＴｒ３をオンにする構成としてもよい。この場合において、ＮＴｒ２とＮＴｒ３のトランジスタサイズを「ＮＴｒ２＜ＮＴｒ３」としてもよい。また、「ＮＴｒ２＜ＮＴｒ３」とした場合は、ハーフ・オン状態が検出されたら、ＮＴｒ２に代えてＮＴｒ３をオンさせる構成としてもよい。
【０１００】
また、上記第１及び第２の実施の形態においては、第１及び第２ＨＳＴ駆動回路１１ａ及び１１ｂと第１及び第２ＬＳＴ駆動回路１１ｃ及び１１ｄとを、電界効果トランジスタ（ＮＴｒ１〜３，１０及びＰＴｒ１〜３，１０）で構成したが、これに限らず、Ｑ１〜Ｑ４を駆動可能なバイポーラトランジスタで構成してもよい。
また、上記第１及び第２の実施の形態においては、Ｑ１〜Ｑ４を全てＮチャンネル型のＤＭＯＳＦＥＴとしたが、これに限らず、ハイサイド側のＱ１、Ｑ３をＰチャンネル型で構成したり、ＤＭＯＳＦＥＴに限らず、他のパワートランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などで構成したりしてもよい。
【０１０１】
また、上記第１及び第２の実施の形態においては、本発明を直流モータを駆動するＨブリッジ回路に適用したが、これに限らず、電磁弁などの負荷を駆動するブリッジ回路に本発明を適用してもよい。特に、電磁弁は、開弁側又は閉弁側への一方向の通電を行えばよいため、ブリッジ回路をハーフブリッジ構成とすることができる。
【図面の簡単な説明】
【０１０２】
【図１】本発明に係るモータ駆動装置１の構成を示すブロック図である。
【図２】Ｈブリッジ回路２００の詳細な構成を示す図である。
【図３】ＤＭＯＳＦＥＴの等価回路を示す図である。
【図４】トランジスタ駆動装置１００の概略構成を示すブロック図である。
【図５】駆動制御部１３及び駆動電力供給部１１の内部構成を示すブロック図である。
【図６】第１ＨＳＴ駆動回路１１ａの詳細な回路構成を示す図である。
【図７】第１ＬＳＴ駆動回路１１ｃの詳細な回路構成を示す図である。
【図８】電流レベル検出部１２の構成を示す図である。
【図９】第１又は第２ＬＳＴ駆動回路１１ｃ又は１１ｄのＰＴｒ２及びＰＴｒ３の駆動タイミングを示すタイミングチャートである。
【図１０】トランジスタ駆動装置１００’の構成を示すブロック図である。
【図１１】駆動制御部１３及び駆動電力供給部１１の内部構成を示すブロック図である。
【図１２】電圧レベル検出部１４の構成を示す図である。
【図１３】第１制御回路１３ａの詳細な回路構成を示す図である。
【図１４】従来のローサイド側のトランジスタのゲート駆動回路の一例を示す図である。
【図１５】ハーフ・オン状態の例を示す波形図である。
【符号の説明】
【０１０３】
１…モータ駆動装置、２…直流モータ、１００…トランジスタ駆動装置、２００…Ｈブリッジ回路、Ｑ１〜Ｑ４…Ｎチャンネル型のＤＭＯＳＦＥＴ、１０，１３…駆動制御回路、１０ａ，１０ｂ…第１、第２ＴＧ回路、１１…駆動電力供給部、１１ａ，１１ｂ…第１，第２ＨＳＴ駆動回路、１１ｃ，１１ｄ…第１，第２ＬＳＴ駆動回路、１２…電流レベル検出部、１２ａ…Ｉ／Ｖ変換回路、１２ｂ…比較器、１３ａ、１３ｂ…第１、第２制御回路、１４…電圧レベル検出部、１４ａ，１４ｂ…第１、第２比較器、ＰＴｒ１〜ＰＴｒ３，ＰＴｒ１０…Ｐチャンネル型の電界効果トランジスタ、ＮＴｒ１〜ＮＴｒ３，ＮＴｒ１０…Ｎチャンネル型の電界効果トランジスタ、４１…カウンタ、４２…ＦＦ回路、４３…比較器
【技術分野】
【０００１】
本発明は、モータ等の負荷を駆動するブリッジ回路のローサイド側のトランジスタをオフ状態からオン状態へと駆動するのに好適なトランジスタ駆動装置に関する。
【背景技術】
【０００２】
従来、モータなどの負荷を駆動する回路として、高電位側（ハイサイド側）のトランジスタと、低電位側（ローサイド側）のトランジスタとから構成されるハーフ・ブリッジ回路、フル・ブリッジ回路などがある。このようなブリッジ回路は、ハイサイド側のトランジスタと、ローサイド側のトランジスタとがそれぞれ独立にオン又はオフに駆動制御され、負荷を通電又は非通電の状態にする。
【０００３】
また、比較的高い電力を必要とし且つ高速なスイッチング動作を要求される負荷に対しては、ブリッジ回路を構成するトランジスタとして大電力用に設計されたＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）が用いられる。大電力用のＭＯＳＦＥＴとしては、例えば、ＤＭＯＳ（Double-Diffused MOSFET）などがある。
また、ブリッジ回路のローサイド側のトランジスタを駆動する回路としては、例えば、非特許文献１に記載のロー・サイド・ゲート・ドライブ回路がある。かかるゲート・ドライブ回路は、図１４に示すように、ＮＰＮバイポーラ型トランジスタであるＮＰＮＴｒと、ＰＮＰバイポーラ型トランジスタであるＰＮＰＴｒと、ゲート直列抵抗ＲGと、ショットキ・バリア・ダイオードＳＤとを含んで構成される。ＮＰＮＴｒのエミッタ端子とＰＮＰＴｒのエミッタ端子とが接続されており、更に、ＮＰＮＴｒのコレクタ端子が電源に接続され、ＰＮＰＴｒのコレクタ端子が接地されて、エミッタ・フォロア回路を構成している。ＮＰＮＴｒとＰＮＰＴｒとの接続部はゲート直列抵抗ＲGを介してブリッジ回路のローサイド側のＦＥＴＱ２のゲート端子に電気的に接続されている。更に、ＲGと並列にＳＤが、Ｑ２のターン・オン時にはオフとなる方向に接続されている。
【０００４】
従って、ＮＰＮＴｒとＰＮＰＴｒの共通の入力端子にパルス・ジェネレータ（以下、ＰＧという）からハイレベル（以下、Ｈレベルという）の信号が入力されると、ＮＰＮＴｒがオン状態に、ＰＮＰＴｒ、ＳＤはオフ状態になる。これによって、ＮＰＮＴｒのコレクタ−エミッタ間を電流が流れ、この電流がＲGを介してＱ２のゲートに流れ込む。この流れ込む電流は、Ｑ２の入力容量Ｃiss（電極間容量＋α）をチャージして、Ｑ２のゲート電圧を駆動電位にまで引き上げ、Ｑ２をオン状態へと駆動する。
【０００５】
一方、入力端子にＰＧからローレベル（以下、Ｌレベルという）の信号が入力されると、ＰＮＰＴｒ、ＳＤがオン状態に、ＮＰＮＴｒはオフ状態になる。これにより、Ｑ２のゲート電流（Ｃissの蓄積電荷）がＲGをパスしてＳＤを流れ、ＰＮＰＴｒのエミッタ−コレクタ間を通ってグラウンド（低電位側）に放出される。そして、Ｃissの蓄積電荷が放出されるとＱ２がオフ状態となる。
【非特許文献１】パワーMOSFET活用の基礎と実際、稲葉 保著、CQ出版社、2004年初版、P.053〜054
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来技術においては、Ｑ２がオフ状態からオン状態へと移行する途中において、Ｑ２トランジスタのゲート−ドレイン間容量Ｃgdによるミラー効果の影響によって、図１５に示すように、Ｑ２のゲート電位（入力波形）とドレイン電位（出力波形）とが中間電位で一定になる状態（ハーフ・オン状態）が発生する。図１５において、横軸は時間[μｓ]、縦軸は電圧[Ｖ]である。特に、Ｑ２のＣgdが大きくなるほどハーフ・オン状態の期間は長くなり、ブリッジ回路の動作に不具合を引き起こす恐れがある。また、このハーフ・オン状態は、特にＨブリッジ回路のトランジスタのオン・オフ動作時にハイサイド側のトランジスタとローサイド側のトランジスタとの間に多大な貫通電流を生じさせて、消費電流の増大化を引き起こす恐れがあった。
【０００７】
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、負荷を駆動するブリッジ回路のローサイド側のトランジスタを駆動するのに好適なトランジスタ駆動装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
〔形態１〕 上記目的を達成するために、形態１のトランジスタ駆動装置は、駆動対象である負荷に電気的に接続されるハイサイド側の第１のトランジスタとローサイド側の第２のトランジスタとを含み、前記第１及び第２のトランジスタをオン又はオフにすることで前記負荷が通電又は非通電の状態となるブリッジ回路の前記第２のトランジスタを駆動するトランジスタ駆動装置であって、第１電源電位の供給される第１電源ノードと、前記第１電源電位よりも低電位の第２電源電位の供給される第２電源ノードと、前記第１電源ノードと前記第２電源ノードとの間に並列に接続された、第１の入力でオン・オフする第３のトランジスタ及び第２の入力でオン・オフする第４のトランジスタとを含み、前記第３及び第４のトランジスタの電流供給端子を前記第２のトランジスタの駆動端子に電気的に接続して、前記第３及び第４のトランジスタの一方又は両方をオンにしたときに前記第２のトランジスタの前記駆動端子に駆動電力を供給する駆動電力供給手段と、前記第２のトランジスタのオフからオンへの移行途中における、該第２のトランジスタの出力電圧が中間電位で略一定となるハーフ・オン状態を検出する駆動状態検出手段と、前記第２のトランジスタをオフからオンにするときに、前記第１及び第２の入力を制御して前記第４のトランジスタよりも先に前記第３のトランジスタをオンにし、前記駆動状態検出手段で前記ハーフ・オン状態が検出されると前記第１及び第２の入力を制御して前記第３のトランジスタに加えて前記第４のトランジスタをオンにする駆動制御手段と、を備える。
【０００９】
このような構成であれば、駆動制御手段が、第１及び第２の入力を制御して第３のトランジスタをオン状態にすると、第２のトランジスタに駆動電位が供給され駆動電流の供給が開始される。駆動電流が供給されると、第２のトランジスタはその入力容量がチャージされチャージ量の増加に伴いオフからオンへと移行していく。このオフからオンへの移行途中において、駆動状態検出手段によって、第２のトランジスタがハーフ・オン状態となったことが検出されると、駆動制御手段は、第１及び第２の入力を制御して、第３のトランジスタに加えて第４のトランジスタをオンにする。第４のトランジスタがオンされると、第２のトランジスタには、第３のトランジスタからの駆動電流に加え、第４のトランジスタからの駆動電流が供給される。
【００１０】
これによって、第２のトランジスタには、ハーフ・オン状態のときに２つのトランジスタからの駆動電流が流れ込むことになり、入力容量のチャージ速度が上がって、従来のトランジスタ１つの駆動と比較して、ハーフ・オン状態となる期間を短くすることができるという効果が得られる。
更に、ハーフ・オン状態が検出されるまでは第３のトランジスタだけをオンにして電流を供給し、ハーフ・オン状態が検出されてから第４のトランジスタもオンにするようにしたので、トランジスタがハーフ・オン状態になるまでの急激な電位変動の発生を低減しつつ、ハーフ・オン状態の期間を短くすることができるという効果が得られる。
【００１１】
ここで、トランジスタがハーフ・オン状態になるまでに発生する急激な電位変動は負荷に接続する配線等のインダクタ成分によるサージ電圧を発生させやすくし、これによるトランジスタの破壊（ゲート膜破壊やドレイン端子破壊など）を引き起こしやすくする。
また、特にＨブリッジ回路では、縦に接続された、ハイサイド側の第１のトランジスタと、ローサイド側の第２のトランジスタとが同時にオン状態となる場合があるため、このときに両者に貫通電流が流れる。そのため、例えば、第３及び第４のトランジスタを同時にオンにしたり、最初から第３のトランジスタよりも電流供給能力の大きいトランジスタを用いたりして、第２のトランジスタを駆動した場合は、トランジスタのゲート電位が第３のトランジスタだけで駆動したときよりも高くなり（ＶTHより高い電位で一度フラットになる）、両者に流れる貫通電流を大きくしてしまう可能性がある。
【００１２】
つまり、ハーフ・オン状態になるまでは、比較的ゆっくりと入力容量のチャージを行ない、ハーフ・オン状態になってから一気にチャージを行うことで、サージ電圧の発生や貫通電流の増加を引き起こし難くしつつ、チャージ速度を増加させることができる。
ここで、上記ハーフ・オン状態とは、トランジスタの入力容量のチャージ中に、ミラー効果の影響で入力容量が増加するために発生する状態であり、トランジスタの出力電圧が中間の電位で略一定となる状態のことである。具体例を挙げると、例えば、トランジスタがＭＯＳＦＥＴである場合は、ゲート駆動によって入力容量のチャージ中に、該ＭＯＳＦＥＴのゲート電圧がミラー効果の影響で中間電位で略一定となる期間が発生する。この期間では、ＦＥＴの出力電圧（ドレイン電圧）も略一定となる。
また、上記電流供給端子は、第３及び第４のトランジスタが、バイポーラトランジスタであれば、例えば、エミッタ端子となり、ＦＥＴであれば、例えば、ドレイン端子となる。
【００１３】
〔形態２〕 更に、形態２のトランジスタ駆動装置は、形態１に記載のトランジスタ駆動装置において、前記第４のトランジスタは、前記第３のトランジスタよりも電流供給能力の大きいトランジスタサイズである。
【００１４】
このような構成であれば、前記ハーフ・オン状態になるまでは、サイズの比較的小さい（電流供給能力の小さい）第３のトランジスタで第２のトランジスタの入力容量をチャージし、前記ハーフ・オン状態となると、第３のトランジスタに加えてサイズの比較的大きい（電流供給能力の大きい）第４のトランジスタで第２のトランジスタの入力容量をチャージすることができる。これにより、前記ハーフ・オン状態となるまでは、比較的少ない電流量でチャージし、前記ハーフ・オン状態となると比較的大きい電流量で一気に入力容量をチャージすることができるという効果が得られる。
【００１５】
〔形態３〕 更に、形態３のトランジスタ駆動装置は、形態２に記載のトランジスタ駆動装置において、前記駆動制御手段は、前記ハーフ・オン状態が検出されると前記第３のトランジスタに代えて前記第４のトランジスタをオンにするように前記第１及び第２の入力を制御する。
このような構成であれば、前記ハーフ・オン状態になるまでは、サイズの比較的小さい（電流供給能力の小さい）第３のトランジスタで第２のトランジスタの入力容量をチャージし、前記ハーフ・オン状態となると、第３のトランジスタに代えてサイズの比較的大きい（電流供給能力の大きい）第４のトランジスタで第２のトランジスタの入力容量をチャージすることができる。つまり、第３及び第４のトランジスタのサイズが異なる場合（電流供給能力の異なる場合）は、ハーフ・オン状態になったときに、２つともオンにするのではなく、第４のトランジスタだけをオン状態にする。
【００１６】
〔形態４〕 更に、形態４のトランジスタ駆動装置は、形態１乃至３のいずれか１に記載のトランジスタ駆動装置において、前記第１及び第２のトランジスタは、電界効果トランジスタであり、前記第２のトランジスタの駆動端子はゲート端子である。
このような構成であれば、電界効果トランジスタである第２のトランジスタのターン・オン時間（入力容量のチャージ時間）を短縮することができ、従来と比較して、前記ハーフ・オン状態となる期間を短くすることができるという効果が得られる。
【００１７】
ここで、上記電界効果トランジスタ（ＦＥＴ）が、例えば、大電力用に設計されたものである場合は、第２のトランジスタの入力容量が比較的大きくなり、それだけ前記ハーフ・オン状態の期間が長くなる。この入力容量は、電流量やオン状態時の抵抗の大きさなどとのトレードオフとなる。つまり、ＦＥＴを大電流且つ低抵抗にしたい場合は、トランジスタサイズを大きくする必要があり入力容量も大きくなる。
【００１８】
〔形態５〕 更に、形態５のトランジスタ駆動装置は、形態１乃至請求項４のいずれか１に記載のトランジスタ駆動装置において、前記駆動状態検出手段は、前記負荷を通って前記第２のトランジスタに流れる電流の電流レベルを検出する電流検出部と、前記電流検出部で検出した電流レベルと前記第２のトランジスタが前記ハーフ・オン状態となるときの所定の電流レベルとを比較する電流レベル比較部とを有し、前記電流検出部で検出される電流レベルが前記所定の電流レベルとなったときに、前記ハーフ・オン状態を検出する。
【００１９】
このような構成であれば、第３のトランジスタがオン状態になり、第２のトランジスタに駆動電流が供給されると、駆動状態検出手段は、電流検出部において、負荷を通って第２のトランジスタに流れる電流の電流レベルを検出する。電流レベルが検出されると、電流レベル比較部において、検出された電流レベルと予め用意された前記ハーフ・オン状態時の電流レベル（以下、不完全電流レベルという）とが比較される。そして、駆動制御手段は、この比較結果から、検出された電流レベルの方が不完全電流レベルよりも小さいレベルであれば、第３のトランジスタのみをオン状態にする。一方、検出された電流レベルが不完全電流レベル以上となった場合は、第３のトランジスタに加えて又は代えて、第４のトランジスタをオン状態にする。
【００２０】
これにより、負荷の特性や第２のトランジスタの特性などに応じた不完全電流レベルを予め実験等によって得ておくことで、前記ハーフ・オン状態を確実に検出することができるという効果が得られる。
ここで、上記電流レベルの比較は、電流レベルを電圧レベルに変換して行っても良い。
【００２１】
〔形態６〕 更に、形態６のトランジスタ駆動装置は、形態１乃至４のいずれか１に記載のトランジスタ駆動装置において、前記駆動状態検出手段は、前記第２のトランジスタの前記負荷との接続部の電圧レベルを検出する電圧検出部と、前記電圧検出部で検出される前記電圧レベルと前記第２のトランジスタが前記ハーフ・オン状態となるときの所定の電圧レベルとを比較する電圧レベル比較部とを有し、前記電圧検出部で検出される電圧レベルが前記所定の電圧レベルとなったときに、前記ハーフ・オン状態を検出する。
【００２２】
このような構成であれば、第３のトランジスタがオン状態になり、第２のトランジスタに駆動電流が供給されると、駆動状態検出手段は、電圧検出部において、第２のトランジスタと負荷との電気的な接続部の電圧レベルを検出する。電圧レベルが検出されると、電圧レベル比較部において、検出された電圧レベルと予め用意された前記ハーフ・オン状態時の電圧レベル（以下、不完全電圧レベルという）とが比較される。そして、駆動制御手段は、この比較結果から、検出された電圧レベルの方が不完全電圧レベルよりも小さいレベルであれば、第３のトランジスタのみをオン状態にする。一方、検出された電圧レベルが不完全電圧レベル以上となった場合は、第３のトランジスタに加えて又は代えて、第４のトランジスタをオン状態にする。
【００２３】
これにより、負荷の特性や第２のトランジスタの特性などに応じた不完全電圧レベルを予め実験等によって得ておくことで、前記ハーフ・オン状態を確実に検出することができるという効果が得られる。
【００２４】
〔形態７〕 更に、形態７のトランジスタ駆動装置は、形態６に記載のトランジスタ駆動装置において、前記第２のトランジスタに駆動電流が供給されてからの経過時間を計測する時間計測手段と、前記電圧検出部で検出される電圧レベルが前記所定の電圧レベルとなるときの前記時間計測部の計測時間の情報を記録する時間記録手段とを更に備え、前記駆動制御手段は、前記時間記録手段によって計測時間が記録されると、以降は、前記時間計測手段の計測時間が前記記録した計測時間になるタイミングで、前記第４のトランジスタをオンにするように前記第１及び第２の入力を制御する。
【００２５】
このような構成であれば、第３のトランジスタがオンされ、第２のトランジスタに駆動電流が供給されると、時間計測手段によって、駆動電流の供給が開始されてからの時間が計測される。一方、電圧検出部では接続部の電圧レベルが検出され、電圧レベル比較部において、検出された電圧レベルと不完全電圧レベルとが比較される。そして、検出された電圧レベルが不完全電圧レベルになると、時間記録手段において、そのときの時間計測手段の計測時間が記録される。計測時間が記録されると、以降は、駆動制御手段は、第２のトランジスタをオフ状態からオン状態にするときに、時間計測手段の計測時間が、記録された計測時間になるまでは、第３のトランジスタのみをオンにして駆動電流を供給し、時間計測手段の計測時間が記録された計測時間になるタイミングで、第３のトランジスタに加えて又は代えて、第４のトランジスタをオンにする。
【００２６】
これにより、前記ハーフ・オン状態をより確実に検出することができるという効果が得られる。
更に、例えば、起動後に変動の少ない負荷（例えば、ＰＣのファンモータなど）を駆動するときは、計測時間の記録後に、電圧レベル比較部の動作を完全に停止することができるので、低消費電流化できるという効果も得られる。
【００２７】
ここで、時間計測部は、第２のトランジスタに駆動電流の供給が開始されてからの経過時間を、例えば、カウンタ回路によって、外部から又は内部で供給されるクロックをカウントすることで計測する。そして、時間記録部は、不完全オン状態が発生したときのカウント値を記録し、次回からは、時間計測部のカウント値が記録されたカウント値になったときに不完全オン状態が発生したと判断する。
【００２８】
〔形態８〕 更に、形態８のトランジスタ駆動装置は、形態１乃至７のいずれか１に記載のトランジスタ駆動装置において、前記ブリッジ回路は、ハイサイド側の一対の前記第１のトランジスタと、ローサイド側の一対の前記第２のトランジスタとから構成され、前記負荷への通電方向に応じて、対角に位置する第１のトランジスタ及び第２のトランジスタがオン又はオフされるＨブリッジ型の回路である。
【００２９】
このような構成であれば、負荷への通電方向を任意に変えることができるＨブリッジ型の回路のローサイド側の第２のトランジスタに対しても、従来と比較して、ハーフ・オン状態への移行時の急激な電位変動の発生を抑えつつ、前記ハーフ・オン状態となる期間を短くすることができるという効果が得られる。
【００３０】
〔形態９〕 更に、形態９のトランジスタ駆動装置は、形態１乃至８のいずれか１に記載のトランジスタ駆動装置において、前記駆動電力供給手段は、前記第３のトランジスタと前記第２電源ノードとの間に直列に接続された、第３の入力でオン・オフする第５のトランジスタと、前記第４のトランジスタと前記第２電源ノードとの間に直列に接続された、第４の入力でオン・オフする第６のトランジスタとを更に含み、前記第３及び第５のトランジスタの接続部と、前記第４及び第６のトランジスタの接続部とを前記第２のトランジスタの駆動端子に電気的に接続して、前記第３及び第４のトランジスタをオフにし且つ前記第５及び第６のトランジスタの一方又は両方をオンにしたときに前記第２のトランジスタから前記第２電源ノード側に電流を引き込む構成となっており、前記駆動制御手段は、前記第２のトランジスタをオン状態からオフ状態にするときに、前記第３及び第４のトランジスタを両方ともオフ状態にし、前記第５及び第６のトランジスタを両方ともオン状態にするように前記第１〜第４の入力を制御する。
【００３１】
このような構成であれば、第２のトランジスタをオン状態からオフ状態にするときに、その入力容量として蓄積された電荷を２つのトランジスタを介して第２電源ノード側に引き込むことができるので、トランジスタ１つで引き込んでいた従来と比較して第２のトランジスタのターン・オフ時間を短縮することができる。これにより、オフ状態への移行中に発生する不完全オン状態の期間を従来と比較して短くすることができるという効果が得られる。
【発明を実施するための最良の形態】
【００３２】
〔第１の実施の形態〕
以下、本発明の第１の実施の形態を図面に基づき説明する。図１〜図９は、本発明に係るトランジスタ駆動装置の第１の実施の形態を示す図である。
本実施の形態において、本発明に係るトランジスタ駆動装置を、モータを駆動するＨブリッジ回路に適用し、このＨブリッジ回路のローサイド側のトランジスタを駆動する構成とした。
【００３３】
まず、本発明に係るモータ駆動装置１の構成を図１に基づき説明する。図１は、本発明に係るモータ駆動装置１の構成を示すブロック図である。
モータ駆動装置１は、図１に示すように、トランジスタ駆動装置１００と、Ｈブリッジ回路２００とを含んで構成される。
トランジスタ駆動装置１００は、不図示のマイコンからの制御信号に基づき、Ｈブリッジ回路２００を構成する各トランジスタを駆動する。
【００３４】
Ｈブリッジ回路２００は、自身を構成するハイサイド側のトランジスタとローサイド側のトランジスタとが、トランジスタ駆動装置１００によってそれぞれ独立に駆動制御されると、その制御内容に応じて、駆動対象である直流モータ２を、正回転駆動、逆回転駆動、ブレーキ駆動などする。
【００３５】
次に、図２に基づき、Ｈブリッジ回路２００の詳細な構成を説明する。
ここで、図２は、Ｈブリッジ回路２００の詳細な構成を示す図である。
Ｈブリッジ回路２００は、図２に示すように、スイッチング素子としての役割を果たす４つのＮチャンネル型のＤＭＯＳＦＥＴＱ１〜Ｑ４を、Ｑ１、Ｑ３をハイサイド側に、Ｑ２、Ｑ４をローサイド側に配してＨブリッジ型に接続して構成される。
具体的に、Ｑ１のソース端子とＱ２のドレイン端子とを電気的に接続し、Ｑ３のソース端子とＱ４のドレイン端子とを電気的に接続し、Ｑ１及びＱ２の接続部から出力を取り出す出力端子ＯＵＴＡと、Ｑ３及びＱ４の接続部から出力を取り出す出力端子ＯＵＴＢとをそれぞれ形成して構成される。そして、このＯＵＴＡ及びＯＵＴＢには、直流モータ２が接続されている。また、Ｄ１〜Ｄ４は、Ｑ１〜Ｑ４の内部に寄生的に作られたボディダイオードである。
【００３６】
このＨブリッジ回路２００のハイサイド側（Ｑ１、Ｑ３のドレイン端子）には、モータの駆動電源から駆動電圧ＶBBが供給されるようになっている。一方、ローサイド側（Ｑ２、Ｑ４のソース端子側）は、電流検出用の抵抗Ｒｓを介してグラウンドに接続されている。
Ｈブリッジ回路２００のＱ１〜Ｑ４のゲート端子には、トランジスタ駆動装置１００からの駆動線がそれぞれ電気的に接続されており、該駆動線を介して供給される駆動電位及び駆動電流に基づきＱ１〜Ｑ４がそれぞれ独立に駆動制御される。
【００３７】
次に、図３に基づき、ＤＭＯＳＦＥＴ（Ｑ１〜Ｑ４）の入力容量について説明する。
ここで、図３は、ＤＭＯＳＦＥＴの等価回路を示す図である。
ＤＭＯＳＦＥＴは、図３に示すように、ゲート−ドレイン電極間の電極間容量Ｃgdと、ゲート−ソース電極間の電極間容量Ｃgsとを有する。ゲート電圧が０[Ｖ]のときのＣgdとＣgsとの和は入力容量Ｃissと呼ばれる。このようなＤＭＯＳＦＥＴをオン状態に駆動するには、Ｃissをチャージする必要がある。しかしながら、ＤＭＯＳＦＥＴがオフからオンへと移行する過程において、ゲート−ソース間電圧ＶGSの変化によって、Ｃgdの容量が大きく変化するためＣissの容量も大きく変化する（ミラー効果）。この見かけのＣissは、下式（１）によって算出できる。
Ｃiss＝Ｃgs＋（１−ＡV）・Ｃgd ・・・（１）
上式（１）において、ＡVは電流増幅率である。
【００３８】
ミラー効果の影響によって、オフからオンへと移行時のＶGSが中間の電位で略一定になる状態が発生する。この状態が発生している期間は、ドレイン−ソース間電圧ＶDSも中間電位で略一定となる。この状態をハーフ・オン状態と呼ぶ。このハーフ・オン状態の期間は、Ｃissの容量の大きさに比例して長くなる。例えば、レイアウト換算で、３００〜５００[ｐＦ]などの大容量となると、ハーフ・オン状態の期間が長くなり、チャージ時間、放出時間の増加も重なって、ターン・オン時間、ターン・オフ時間も長くなる。
【００３９】
ハーフ・オン状態の期間が長いと、高抵抗状態のドレイン−ソース間に電流が流れる期間が長くなるため、ＤＭＯＳＦＥＴの発熱による自身のゲート膜の破壊などの不具合が生じる可能性がある。従って、ハーフ・オン状態の期間は短ければ短いほどよく、本発明は、Ｈブリッジ回路２００のローサイド側のトランジスタ（Ｑ２、Ｑ４）について、ハーフ・オン状態の期間を短くすることを目的としている。
【００４０】
次に、図４に基づき、トランジスタ駆動装置１００の構成を説明する。
ここで、図４は、トランジスタ駆動装置１００の概略構成を示すブロック図である。
トランジスタ駆動装置１００は、図４に示すように、駆動制御部１０と、駆動電力供給部１１と、電流レベル検出部１２とを含んで構成される。
駆動制御部１０は、不図示のマイコンからの制御信号と電流レベル検出部１２からの信号とに基づき、駆動電力供給部１１の動作を制御する。
【００４１】
駆動電力供給部１１は、ハイサイド側のＱ１、Ｑ３をそれぞれ独立に制御するハイサイド用の駆動回路と、ローサイド側のＱ２、Ｑ４をそれぞれ独立に制御するローサイド用の駆動回路を有し、マイコンからの制御信号及び駆動制御部１０からの制御信号に基づき、Ｈブリッジ回路２００のＱ１〜Ｑ４のオン・オフ動作を独立に制御する。
電流レベル検出部１２は、Ｈブリッジ回路２００の電流検出抵抗Ｒｓを流れる電流のレベルを検出する。更に、検出した電流レベルを電圧レベルに変換し、該電圧レベルと基準電圧レベルとを比較して、この比較結果を示す信号（以下、比較信号signal_aという）を駆動制御部１０に出力する。
【００４２】
次に、図５に基づき、駆動制御部１０及び駆動電力供給部１１の内部構成を説明する。
ここで、図５は、駆動制御部１０及び駆動電力供給部１１の内部構成を示すブロック図である。
駆動制御部１０は、図５に示すように、駆動電力供給部１１の第１ＬＳＴ（ローサイド・トランジスタ）駆動回路１１ｃを制御する第１のＴＧ（タイミングジェネレート）回路１０ａと、第２ＬＳＴ駆動回路１１ｄを制御する第２のＴＧ回路１０ｂとを含んで構成される。
【００４３】
第１のＴＧ回路１０ａは、マイコンからの制御信号ctrl3と不図示のオシレータからのクロック信号CKと電流レベル検出部１２からの比較信号signal_aとに基づき第１ＬＳＴ駆動回路１１ｃの動作を制御する制御信号cnt_PTr3（詳細は後述）を生成し、これを第１ＬＳＴ駆動回路１１ｃに供給する。
第２のＴＧ回路１０ｂは、マイコンからの制御信号ctrl4とクロック信号CKと電流レベル検出部１２からの比較信号signal_aとに基づき第２ＬＳＴ駆動回路１１ｄの動作を制御する制御信号cnt_PTr3を生成し、これを第２ＬＳＴ駆動回路１１ｄに供給する。
【００４４】
次に、駆動電力供給部１１は、図５に示すように、マイコンからの制御信号ctrl1に基づき、Ｈブリッジ回路２００のＱ１のオン・オフ動作を制御する第１ＨＳＴ駆動回路１１ａと、マイコンからの制御信号ctrl2に基づき、Ｑ３のオン・オフ動作を制御する第２ＨＳＴ駆動回路１１ｂとを含んで構成される。
更に、駆動電力供給部１１は、マイコンからの制御信号ctrl3と、制御信号cnt_PTr2（詳細は後述）とに基づき、Ｈブリッジ回路２００のＱ２のオン・オフ動作を制御する第１ＬＳＴ駆動回路１１ｃと、マイコンからの制御信号ctrl4と、第１のＴＧ回路１０ａからの制御信号cnt_PTr3とに基づき、Ｑ４のオン・オフ動作を制御する第２ＬＳＴ駆動回路１１ｄとを含んで構成される。
【００４５】
ここで、マイコンからの制御信号ctrl1〜ctrl4は、モータの駆動内容に応じてＱ１〜Ｑ４のオン・オフを制御する信号（例えば、ＰＷＭ信号）であり、Ｑ１〜Ｑ４は、トランジスタ駆動装置１００において、各ＤＭＯＳＦＥＴに対応する制御信号がＬレベルでオンに、Ｈレベルでオフに駆動制御される。
【００４６】
次に、図６に基づき、第１ＨＳＴ駆動回路１１ａの詳細な回路構成を説明する。
ここで、図６は、第１ＨＳＴ駆動回路１１ａの詳細な回路構成を示す図である。
第１ＨＳＴ駆動回路１１ａは、図６に示すように、Ｐチャンネル型の電界効果トランジスタＰＴｒ１、ＰＴｒ１０と、Ｎチャンネル型の電界効果トランジスタＮＴｒ１、ＮＴｒ１０と、レベルシフタ３０と、電圧クランプ回路３２とを含んで構成される。
ＰＴｒ１とＮＴｒ１とは、電源電位ＶBB＋ＶGL（ＶGH）の供給されるＶGHノードと、電源電位ＶBBの供給されるＶBBノードとの間に直列に接続されている。ここで、ＶBBはモータ駆動電位、ＶGHは、ハイサイド側のＤＭＯＳＦＥＴ（Ｑ１、Ｑ３）のゲート駆動電位、ＶGLは、ローサイド側のＤＭＯＳＦＥＴ（Ｑ２、Ｑ４）のゲート駆動電位である。
【００４７】
より具体的に、ＰＴｒ１のソース端子はＶGHノードに電気的に接続され、ドレイン端子はＮＴｒ１のドレイン端子に電気的に接続され、ＮＴｒ１のソース端子はＶBBノードに電気的に接続されている。ＰＴｒ１０のソース端子はＶGHノードに電気的に接続され、ドレイン端子はＮＴｒ１０のドレイン端子に電気的に接続され、ＰＴｒ１０及びＮＴｒ１０のゲート端子は電圧クランプ回路３２に電気的に接続され、ＮＴｒ１０のソース端子は、電圧クランプ回路３２とＱ１及びＱ２の接続部（ＯＵＴＡ）と電気的に接続されている。
【００４８】
ＰＴｒ１とＮＴｒ１のゲート端子は、共通線でレベルシフタ３０の出力端子と電気的に接続されている。ＰＴｒ１とＮＴｒ１のドレイン接続部は、ＰＴｒ１０とＮＴｒ１０のゲート接続部と電気的に接続され、ＰＴｒ１０とＮＴｒ１０のドレイン接続部は、Ｑ１のゲート端子に電気的に接続されている。
レベルシフタ３０は、ＶGLと、ＶBBと、ＶGHとの３種類の電源電位に基づき、入力信号の電圧レベル０[Ｖ]〜ＶGL[Ｖ]を、ＶBB[Ｖ]〜ＶGH[Ｖ]にレベルシフトして、その信号を出力する回路である。
【００４９】
具体的に、マイコンからの制御信号ctrl1の信号電位Ｖ1がＬレベル（例えば０[Ｖ]）のときは、この信号の電圧レベルをＶBB[Ｖ]までシフトして、ＶBB[Ｖ]の信号を出力する。この場合は、ＰＴｒ１がオン、ＮＴｒ１がオフとなり、ＰＴｒ１を介して駆動電流がＱ１のゲート端子に供給され、Ｑ１をオフからオンへと駆動する。
一方、マイコンからの制御信号の信号電位Ｖ1がＨレベル（例えば５[Ｖ]）のときは、この信号の電圧レベルをＶGH[Ｖ]にレベルシフトして、ＶGH[Ｖ]の信号を出力する。この場合は、ＮＴｒ１がオン、ＰＴｒ１がオフとなり、ＮＴｒ１を介して、Ｑ１の入力容量Ｃissに蓄積された電荷をＶBBノード側へと引き込む。
【００５０】
電圧クランプ回路３２は、ツェナーダイオード等で構成されており、ＮＴｒ１０のゲート−ソース間に定格電圧以上の高い電圧が印加されないように保護する回路である。
なお、第２ＨＳＴ駆動回路１１ｂは、駆動制御する対象がＱ３となるだけで、第１ＨＳＴ駆動回路１１ａと同様の構成となる。
【００５１】
次に、図７に基づき、第１ＬＳＴ駆動回路１１ｃの詳細な回路構成を説明する。
ここで、図７は、第１ＬＳＴ駆動回路１１ｃの詳細な回路構成を示す図である。
第１ＬＳＴ駆動回路１１ｃは、図７に示すように、Ｐチャンネル型の電界効果トランジスタＰＴｒ２と、Ｎチャンネル型の電界効果トランジスタＮＴｒ２、ＮＴｒ３と、ＰＴｒ２よりも電流供給能力の大きいＰチャンネル型の電界効果トランジスタＰＴｒ３と、レベルシフタ３１とを含んで構成される。
【００５２】
ＰＴｒ２とＮＴｒ２とは、電源電位ＶGLの供給されるＶGLノード（第１電源ノード）と、接地電位の供給される接地ノード（第２電源ノード）との間に直列に接続されており、ＰＴｒ３とＮＴｒ３とは、ＶGLノードと、接地ノードとの間に直列に接続されている。そして、これら直列接続されたＰＴｒ２及びＮＴｒ２と、ＰＴｒ３及びＮＴｒ３とは並列に接続されている。
【００５３】
より具体的に、ＰＴｒ２のソース端子は、ＶGLノードに電気的に接続され、ドレイン端子はＮＴｒ２のドレイン端子に電気的に接続され、ＮＴｒ２のソース端子は接地ノードに電気的に接続されている。ＰＴｒ３のソース端子は、ＶGLノードに電気的に接続され、ドレイン端子はＮＴｒ３のドレイン端子に電気的に接続され、ＮＴｒ３のソース端子は接地ノードに電気的に接続されている。
【００５４】
ＰＴｒ２とＮＴｒ２のゲート端子は、共通線でレベルシフタ３１の出力端子と電気的に接続されている。ＰＴｒ２とＮＴｒ２のドレイン接続部はＱ２のゲート端子に電気的に接続されている。
ＰＴｒ３のゲート端子は、マイコンからの制御信号を入力する不図示の端子に電気的に接続されている。ＮＴｒ３のゲート端子はレベルシフタ３１の出力端子に電気的に接続されている。ＰＴｒ３とＮＴｒ３の接続部はＱ２のゲート端子に電気的に接続されている。
【００５５】
レベルシフタ３１は、ＶGLと、マイコンからの制御信号の電位Ｖ2と接地電位との３種類の電源電位に基づき、入力信号の電圧レベルＶ2[Ｖ]をＶGL[Ｖ]にレベルシフトした信号を出力する回路である。なお、Ｖ2が０[Ｖ]の場合は、０[Ｖ]（接地電位）の信号を出力するように構成されている。
具体的に、マイコンからの制御信号の信号電位Ｖ2がＬレベル（例えば０[Ｖ]）のときは、Ｌレベルの信号（０[Ｖ]の信号）を制御信号cnt_PTr2（第１の入力）として出力する。この場合は、ＰＴｒ２がオン、ＮＴｒ２がオフとなり、ＰＴｒ２を介して駆動電流がＱ２のゲート端子に供給される。
【００５６】
一方、マイコンからの制御信号がＨレベル（例えば５[Ｖ]）のときは、この信号の電圧レベルをＶGL[Ｖ]にレベルシフトして、ＶGL[Ｖ]の信号を制御信号cnt_PTr2として出力する。この場合は、ＮＴｒ２がオン、ＮＴｒ３がオン、ＰＴｒ２がオフとなり、ＮＴｒ２、ＮＴｒ３を介して、Ｑ２の入力容量Ｃissに蓄積された電荷を接地ノード側へと引き込む。
【００５７】
つまり、２つのトランジスタを介して入力容量Ｃissにチャージされた電荷を引き込むようにしたので、トランジスタ１つで引き込む場合と比較して、オン状態からオフ状態への移行時のハーフ・オン状態の期間を短くできると共に、Ｑ２のターン・オフ時間も短くすることができる。
更に、第１のＴＧ回路１０ａからのＬレベル（例えば０[Ｖ]）の制御信号cnt_PTr3（第２の入力）がＰＴｒ３のゲート端子に入力されると、ＰＴｒ３がオンとなり、ＰＴｒ３を介して駆動電流がＱ２のゲート端子に供給される。このＰＴｒ３を、ＰＴｒ２と同時にオンにすると、ＰＴｒ２及びＰＴｒ３の２つのトランジスタを介して駆動電流がＱ２へと供給される。しかも、ＰＴｒ２よりも電流供給能力の大きいＰＴｒ３が加わるため、これにより、入力容量のチャージ速度が急激に上がり、ハーフ・オン状態の期間を短縮することができる。
【００５８】
従って、駆動制御部１０における第１のＴＧ回路１０ａは、ＰＴｒ２とＰＴｒ３の両方を用いて、Ｑ２をオフからオン状態に駆動するタイミングの制御信号cnt_PTr3を生成し、第１ＬＳＴ駆動回路１１ｃに供給するようになっている。第２のＴＧ回路１０ｂについても、対象が第２ＬＳＴ駆動回路１１ｄとなるだけで同様である。
本発明は、このＰＴｒ３を設け、Ｑ２（Ｑ４）をオン駆動するときにＰＴｒ２に加えてＰＴｒ３をオンにする点と、ＰＴｒ３をオンにするタイミングとに主な特徴がある。ＰＴｒ３をオンにするタイミングについては後述する。
【００５９】
なお、第２ＬＳＴ駆動回路１１ｄは、駆動制御する対象がＱ４となるだけで、第１ＬＳＴ駆動回路１１ｃと同様の構成となる。
また、ＰＴｒ２とＰＴｒ３のトランジスタサイズを「ＰＴｒ２＜ＰＴｒ３」としたが、ＰＴｒ２のトランジスタサイズは、Ｑ２、Ｑ４のデバイス特性に基づき決定する。また、ＰＴｒ３のトランジスタサイズは、Ｑ２、Ｑ４のターン・オン時間、ターン・オフ時間、ターン・オン、オフ時の伝播遅延時間などに基づき決定する。
【００６０】
例えば、Ｑ２、Ｑ４のデバイス特性が、スレッショルド電圧ＶＴＨが「1.4±0.2[Ｖ]」、オン状態における抵抗ＲＯＮが「0.30Ω・ｍｍ2以下」、ブレークダウン電圧ＢＶＤＳ「60[Ｖ]以上」、電流容量「1.0[Ａ]〜1.5[Ａ]」であるとすると、これらの特性に基づき、Ｑ２、Ｑ４のゲートをドライブ可能なサイズにＰＴｒ２のトランジスタサイズを決定する。
【００６１】
また、Ｑ２、Ｑ４の伝播遅延時間が「出力電流ＩＯ＝±1.3[Ａ]、５０％to９０％ENABLEオンからシンク出力オン1.0[μｓ]」、「出力電流ＩＯ＝±1.3[Ａ]、５０％to９０％ENABLEオフからシンク出力オフ0.8[μｓ]」であるとすると、これらの遅延時間に基づきＰＴｒ３のトランジスタサイズを決定する。
【００６２】
次に、図８に基づき、電流レベル検出部１２の構成を説明する。
ここで、図８は、電流レベル検出部１２の構成を示す図である。
電流レベル検出部１２は、図８に示すように、Ｉ／Ｖ変換回路１２ａと、比較器１２ｂとを含んで構成される。
Ｉ／Ｖ変換回路１２ａは、その入力端子がＨブリッジ回路２００の電流検出抵抗Ｒｓの両端に電気的に接続されており、その出力端子が比較器１２ｂの入力端子に電気的に接続されている。そして、Ｈブリッジ回路のＲｓを流れる電流が入力されると、その電流を電圧に変換して比較器１２ｂに入力する。
【００６３】
比較器１２ｂは、その出力端子が、駆動制御部１０の第１のＴＧ回路１０ａ及び第２のＴＧ回路１０ｂの入力端子に電気的に接続されている。そして、Ｉ／Ｖ変換回路１２ａから入力された電圧Ｖsと、基準電圧Ｖrefとを比較して、Ｖsの電圧レベルがＶrefのレベル以上であればＨレベルの比較信号signal_aを出力し、Ｖsの電圧レベルがＶrefのレベル未満であればＬレベルの比較信号signal_aを出力する。
【００６４】
ここで、Ｒｓを流れる電流Ｉｓは、例えば、図８に示すように、Ｈブリッジ回路２００のＱ３がオン状態のときで、且つＱ２がオフ状態からオン状態へと移行し、Ｑ２のドレイン−ソース間を電流が流れる状態となったときに、モータ２のコイルＭＬを通過して流れる電流である（図中の点線矢印）。
本実施の形態においては、検出電圧Ｖsのレベルが、先述したハーフ・オン状態となるレベル（中間電位）を予め実験で得るか、負荷（モータ）や回路を構成する各素子の特性等から算出などして得ておき、そのレベルの電圧を基準電圧Ｖrefとして比較器１２ｂに入力する。
【００６５】
つまり、電流レベル検出部１２は、Ｒｓを流れるＩｓのレベルを電圧レベルＶsに変換してＶrefと比較し、この比較結果を駆動制御部１０に出力する。
従って、この比較結果を示す信号signal_aは、検出電圧Ｖsが中間電位の状態にあるときはＨレベルの信号となり、そうでないときはＬレベルの信号となる。
【００６６】
次に、図９に基づき、第１又は第２ＬＳＴ駆動回路１１ｃ又は１１ｄのＰＴｒ２及びＰＴｒ３の駆動タイミングについて説明する。
ここで、図９は、第１又は第２ＬＳＴ駆動回路１１ｃ又は１１ｄのＰＴｒ２及びＰＴｒ３の駆動タイミングを示すタイミングチャートである。
本発明は、Ｑ２、Ｑ４のオフ状態からオン状態への移行時のハーフ・オン状態の期間を短くするために、第１及び第２ＬＳＴ駆動回路１１ｃ及び１１ｄのＰＴｒ２及びＰＴｒ３をオン・オフのタイミングを制御する。なお、ＰＴｒ２及びＰＴｒ３のタイミング制御については、第１及び第２ＬＳＴ駆動回路１１ｃ及び１１ｄの双方において同様の制御内容となるので、以下、第１ＬＳＴ駆動回路１１ｃのＰＴｒ２及びＰＴｒ３のタイミング制御について説明する。
【００６７】
本実施の形態においては、マイコンからの制御信号ctrl3がそのまま第１ＬＳＴ駆動回路１１ｃに入力される。そして、第１ＬＳＴ駆動回路１１ｃは、ctrl3がＨレベルの信号の場合はレベルシフタ３１でゲートの駆動電位ＶGLまでレベルシフトして、この信号をＰＴｒ２のゲート端子に供給する。一方、ctrl3がＬレベルの場合はそのままＰＴｒ２のゲート端子に供給する。
【００６８】
従って、ctrl3がＬレベルの信号であればＰＴｒ２を制御する制御信号cnt_PTr2はＬレベルの信号となり、ＰＴｒ２をオンにする。これにより、ＰＴｒ２を介してＱ２のゲート端子に駆動電流が供給され、入力容量Ｃissのチャージが開始される。
一方、第１のＴＧ回路１０ａは、マイコンからの制御信号であるctrl3と、電流レベル検出部１２の比較器１２ｂから入力されるsignal_aとに基づきＰＴｒ３のオン・オフを制御する制御信号cnt_PTr3を生成する。
【００６９】
具体的に、マイコンからのctrl3がＬレベルの信号であり、図９に示すように、比較器１２ｂからのsignal_aがＬレベルの信号であるときは、Ｑ２はハーフ・オン状態ではないと判断できるので、cnt_PTr3としてＨレベルの信号を生成し、この信号をＰＴｒ３のゲート端子に供給する。この場合、ＰＴｒ３はオフとなる。
一方、ctrl3がＬレベルの信号であり、図９に示すように、signal_aがＨレベルの信号であるときは、Ｑ２がハーフ・オン状態になっていると判断できるので、cnt_PTr3としてＬレベルの信号を生成し、この信号をＰＴｒ３のゲート端子に供給する。この場合、ＰＴｒ３はオン状態となる。このとき、cnt_PTr2をＬレベルに維持してＰＴｒ２のオン状態を維持する。従って、ＰＴｒ２及びＰＴｒ３の２つのトランジスタを介して、Ｑ２のゲート端子に駆動電流が供給される。
【００７０】
また、ctrl3がＬレベルからＨレベルの信号になると、図９に示すように、cnt_PTr2もＨレベルの信号となり、ＰＴｒ２をオフにする。cnt_PTr2はＮＴｒ２及びＮＴｒ３のゲート端子にも供給されるので、ＮＴｒ２及びＮＴｒ３が共にオン状態となる。そして、これら２つのトランジスタを介して、Ｑ２のＣissにチャージされた電荷が接地ノード側に引き込まれ放出される。
【００７１】
一方、図９に示すように、ctrl3（cnt_PTr2）がＨレベルの信号になると、第１のＴＧ回路１０ａは、cnt_PTr3としてＨレベル（ＶGL）の信号を生成し、この信号をＰＴｒ３のゲート端子に供給する。これにより、ＰＴｒ３はオフとなる。
なお、本実施の形態においては、ＰＴｒ３を、ＰＴｒ２よりも電流供給能力の大きなトランジスタサイズで形成しているため、ＰＴｒ３をオンにするときに、ＰＴｒ２をオフにしてもよい。
【００７２】
以上、本実施の形態のトランジスタ駆動装置１００は、モータ２を駆動するＨブリッジ回路２００のローサイド側のトランジスタＱ２、Ｑ４をオフからオンに駆動する際に、Ｑ２、Ｑ４をオンに駆動するトランジスタであるＰＴｒ２及びＰＴｒ３における、ＰＴｒ２を先にオンにして、ＰＴｒ２のみでＱ２又はＱ４のゲートに駆動電流を供給し、電流レベル検出部１２の比較結果から、Ｑ２又はＱ４のハーフ・オン状態が検出されたときは、ＰＴｒ２に加えてＰＴｒ３をオンにして、ＰＴｒ２及びＰＴｒ３の２つのトランジスタを介して、Ｑ２のゲートに駆動電流を供給するようにした。
【００７３】
これにより、トランジスタがハーフ・オン状態になるまでの急激な電位変動の発生を低減しつつ、オフからオンに移行時のハーフ・オン状態の期間を短くすることができる。
更に、Ｑ２、Ｑ４をオンからオフに駆動する際に、ＮＴｒ２及びＮＴｒ３の２つのトランジスタをオンにして、Ｑ２、Ｑ４の入力容量Ｃissにチャージされた電荷が接地ノード側に引き込むこうにした。
【００７４】
これにより、オンからオフへの移行時のハーフ・オン状態の期間を短くすることができる。
上記第１の実施の形態において、駆動電力供給部１１は、形態１又は９に記載の駆動電力供給手段に対応し、駆動制御部１０及びマイコンによる駆動電力供給部１１の制御処理は、形態１、３及び９のいずれか１に記載の駆動制御手段に対応し、電流レベル検出部１２は、形態１又は５に記載の駆動状態検出手段に対応する。
【００７５】
〔第２の実施の形態〕
次に、本発明の第２の実施の形態を図面に基づき説明する。図１０〜図１３は、本発明に係るトランジスタ駆動装置の第２の実施の形態を示す図である。
【００７６】
本実施の形態は、上記第１の実施の形態のＨブリッジ回路２００のＱ２、Ｑ４のハーフ・オン状態を判断するのに、Ｑ２、Ｑ４のドレイン−ソース間電圧ＶDSを基準電圧Ｖrefと比較する点と、Ｑ２、Ｑ４をオフ状態からオン状態に駆動するときに、最初の１回目は、ＰＴｒ２のみを駆動したときの、Ｑ２、Ｑ４に駆動電流の供給を開始してからハーフ・オン状態となるまでの時間（カウント値）を計測して記録し、２回目以降は、カウント値が記録した値となったときに、ＰＴｒ２に加えてＰＴｒ３をオンに駆動する点とが上記第１の実施の形態と異なる。
【００７７】
以下、上記第１の実施の形態と同様の構成部については同じ符号を付して説明を適宜省略し、異なる部分について詳細に説明する。
まず、図１０に基づき、本実施の形態に係るトランジスタ駆動装置１００’の構成を説明する。
ここで、図１０は、トランジスタ駆動装置１００’の構成を示すブロック図である。
【００７８】
トランジスタ駆動装置１００’は、図１０に示すように、駆動制御部１３と、駆動電力供給部１１と、電圧レベル検出部１４とを含んで構成される。
駆動制御部１３は、第１及び第２ＬＳＴ駆動回路１１ｃ及び１１ｄからのＰＴｒ２の出力信号out_PTr2（Ｑ２のゲートに供給される信号）と電圧レベル検出部１４からの信号とに基づき、駆動電力供給部１１の動作を制御する。
【００７９】
電圧レベル検出部１４は、Ｈブリッジ回路２００のＱ２、Ｑ４のＶDSを検出し、この電圧レベルと基準電圧レベルとを比較して、この比較結果を示す信号（以下、比較信号outCompという）を駆動制御部１３に出力する。
【００８０】
次に、図１１に基づき、駆動制御部１３の内部構成を説明する。
ここで、図１１は、駆動制御部１３及び駆動電力供給部１１の内部構成を示すブロック図である。
駆動制御部１３は、図１１に示すように、第１ＬＳＴ駆動回路１１ｃを制御する第１制御回路１３ａと、第２ＬＳＴ駆動回路１１ｄを制御する第２制御回路１３ｂとを含んで構成される。
【００８１】
第１制御回路１３ａは、第１ＬＳＴ駆動回路１１ｃからの出力信号out_PTr2と不図示のオシレータからのクロック信号CKと電圧レベル検出部１４からの比較信号outComp1とに基づき第１ＬＳＴ駆動回路１１ｃのＰＴｒ３のオン・オフ動作を制御する制御信号cnt_PTr3を生成し、これを第１ＬＳＴ駆動回路１１ｃに供給する。
【００８２】
第２制御回路１３ｂは、第２ＬＳＴ駆動回路１１ｄからの出力信号out_PTr2とクロック信号CKと電圧レベル検出部１４からの比較信号outComp2とに基づき第２ＬＳＴ駆動回路１１ｄのＰＴｒ３のオン・オフ動作を制御する制御信号cnt_PTr3を生成し、これを第２ＬＳＴ駆動回路１１ｄに供給する。
なお、図示しないが、第１ＬＳＴ駆動回路１１ｃから出力信号out_PTr2を得るために、第１制御回路１３ａのout_PTr2の入力端子と、第１ＬＳＴ駆動回路１１ｃのＰＴｒ２の出力端子とが電気的に接続されている。
同様に、第２制御回路１３ｂのout_PTr2の入力端子と、第２ＬＳＴ駆動回路１１ｄのＰＴｒ２の出力端子とが電気的に接続されている。
【００８３】
次に、図１２に基づき、電圧レベル検出部１４の構成を説明する。
ここで、図１２は、電圧レベル検出部１４の構成を示す図である。
電圧レベル検出部１４は、図１２に示すように、第１比較器１４ａと、第２比較器１４ｂとを含んで構成される。
【００８４】
第１比較器１４ａは、入力端子にＨブリッジ回路２００のＱ１とＱ２との接続部Ｎ１が電気的に接続されており、出力端子が駆動制御部１０の第１制御回路１３ａの入力端子に電気的に接続されている。そして、入力端子に入力される接続部Ｎ１の電位（Ｑ２のＶDS）と、基準電圧Ｖrefとを比較して、ＶDSの電圧レベルがＶrefのレベル以上であればＨレベルの第１比較信号outComp1を出力し、ＶDSの電圧レベルがＶrefのレベル未満であればＬレベルの第１比較信号outComp1を出力する。
【００８５】
第２比較器１４ｂは、入力端子にＨブリッジ回路２００のＱ３とＱ４との接続部Ｎ２が電気的に接続されており、出力端子が駆動制御部１０の第２制御回路１３ｂの入力端子に電気的に接続されている。そして、入力端子に入力される接続部Ｎ２の電位（Ｑ４のＶDS）と、基準電圧Ｖrefとを比較して、ＶDSの電圧レベルがＶrefのレベル以上であればＨレベルの第２比較信号outComp2を出力し、ＶDSの電圧レベルがＶrefのレベル未満であればＬレベルの第２比較信号outComp2を出力する。
【００８６】
ここで、ＶDSのレベルは、Ｑ２又はＱ４の入力容量のチャージ量と比例する。そこで、本実施の形態では、ＶDSのレベルがハーフ・オン状態となるレベルか否かを検出する。
なお、本実施の形態においては、Ｑ２及びＱ４のＶDSのレベルが、先述したハーフ・オン状態となるレベル（中間電位）を予め実験で得るか、負荷（モータ）や回路を構成する各素子の特性等から算出などして得ておき、そのレベルの電圧を基準電圧Ｖrefとして比較器１２ｂに入力する。
【００８７】
つまり、電圧レベル検出部１４は、接続部Ｎ１、Ｎ２の電圧レベルＶDSとＶrefとを比較し、この比較結果を駆動制御部１３に出力する。
従って、この比較結果を示す信号outComp1、outComp2は、Ｑ２、Ｑ４のＶDSが中間電位の状態にあるときはＨレベルの信号となり、そうでないときはＬレベルの信号となる。
【００８８】
次に、図１３に基づき、第１制御回路１３ａの詳細な回路構成を説明する。
ここで、図１３は、第１制御回路１３ａの詳細な回路構成を示す図である。
第１制御回路１３ａは、図１３に示すように、第１ＴＧ（タイミングジェネレータ）４０と、カウンタ４１と、ＦＦ（フリップフロップ）回路４２と、比較器４３と、第２ＴＧ４４とを含んで構成される。
【００８９】
第１ＴＧ４０は、カウンタ４１及びＦＦ回路４２とそれぞれ電気的に接続されており、第１ＬＳＴ駆動回路１１ｃからの信号cnt_PTr2と、電圧レベル検出部１４からの比較信号outComp1と、オシレータからのクロック信号CKとに基づき、カウンタのリセット信号と、ＦＦ回路４２のラッチタイミング信号とを生成し、それぞれに出力する。カウンタ４１のリセット信号は、cnt_PTr2のレベルがＨレベルからＬレベルに変化したときにカウンタ４１に出力される。ラッチタイミング信号は、最初の１回だけ、outComp1がＬレベルからＨレベルに変化したときに、例えばＬレベルからＨレベルに変化する信号がＦＦ回路４２に出力される。
【００９０】
カウンタ４１は、ＦＦ回路４２と比較器４３とそれぞれ電気的に接続されており、オシレータから入力されるCKをカウントし、そのカウント値を示すカウント信号をＦＦ回路４２及び比較器４３に出力する。また、第１ＴＧ４０からリセット信号が入力されると、カウンタを初期値へとリセットする。
ＦＦ回路４２は、第１ＴＧ４０から入力されるラッチタイミング信号に基づき、カウンタ４１から入力されるカウント信号（各ビットの信号）をラッチし、ラッチしたカウント値の信号を比較器４３に出力する。なお、ラッチタイミング信号は、ラッチしたカウント値を保持し続けるように制御される（例えばＬレベルに固定）。つまり、Ｑ２に駆動電流が供給されてからハーフ・オン状態になる時間（カウント値）がＦＦ回路４２に記録（保持）されることになる。
【００９１】
比較器４３は、第２ＴＧ４４と電気的に接続されており、カウンタ４１から入力されるカウント信号と、ＦＦ回路４２から入力されるラッチされたカウント信号とを比較し、カウント信号のカウント値が、ラッチされたカウント信号のカウント値未満であるときは、Ｌレベルの信号を第２ＴＧ４４に出力する。一方、カウント信号のカウント値が、ラッチされたカウント信号のカウント値以上のときは、Ｈレベルの信号を第２ＴＧ４４に出力する。つまり、Ｑ２がハーフ・オン状態になったときにＨレベルの信号が第２ＴＧ４４に出力される。
【００９２】
第２ＴＧ４４は、第１ＬＳＴ駆動回路１１ｃのＰＴｒ３のゲート端子に電気的に接続されており、比較器４３から、Ｈレベルの信号が入力されたときにＬレベルの制御信号cnt_PTr3をＰＴｒ３のゲート端子に出力し、Ｌレベルの信号が入力されたときにＨレベルの制御信号cnt_PTr3をＰＴｒ３のゲート端子に出力する。
【００９３】
つまり、第１制御回路１３ａは、電源が投入されてから、Ｑ２をオフ状態からオン状態に駆動する最初の１回目は、Ｑ２のゲート端子に供給される信号out_PTr2がＨレベルになってからＱ２がハーフ・オン状態になるまでの時間（ＣＫのカウント数）を計測して、これをＦＦ回路４２に保持する。そして、２回目以降は、outComp1を無視して、保持したカウント値とカウンタ４１のカウント値とを比較し、カウンタ４１のカウント値がＦＦ４２に保持されたカウント値以上になったときに、ＰＴｒ３をオンにするＬレベルのcnt_PTr3を出力する。これにより、マイコンからのctrl3が第１ＬＳＴ駆動回路１１ｃに入力されると、Ｑ２は、最初にＰＴｒ２だけで駆動電流が供給され、やがてＱ２がハーフ・オン状態になると、ＰＴｒ２に加えてＰＴｒ３がオンとなり、ＰＴｒ２及びＰＴｒ３の２つのトランジスタによって駆動電流が供給される。
【００９４】
なお、第１ＬＳＴ駆動回路１１ｃの動作は、上記第１の実施の形態と同様となる。
また、第２制御回路１３ｂは、駆動制御する対象が第２ＬＳＴ駆動回路１１ｄのＰＴｒ３となるだけで、第１制御回路１３ａと同様の構成及び動作となる。
一方、本実施の形態では、上記２回目以降の動作において、電圧レベル検出部１４の第１比較器１４ａ及び第２比較器１４ｂへの電源供給のオン／オフを切り替えることが可能な不図示のスイッチを切り替えて、電圧レベル検出部１４の第１比較器１４ａへの電流供給を停止する。なお、Ｑ４の２回目以降の動作に対しては、第２比較器１４ｂへの電流供給を停止する。
【００９５】
なお、電流供給の停止（オフ）タイミングは、例えば、モータ２が、変動の少ない負荷であれば、２回目以降の動作において、ずっと停止状態にする。また、モータ２が、動作状態（通常回転、逆回転、ブレーキなど）が変わるまでは変動が少ないような負荷である場合は、動作状態が変わるまで停止状態にするなど、負荷の性質に応じてタイミングを制御することができる。
【００９６】
以上、本実施の形態のトランジスタ駆動装置１００’は、ハーフ・オン状態の検出において、電圧レベル検出部１４によって、Ｑ２、Ｑ４のＶDSを検出し、この電圧レベルと、予め得ておいたハーフ・オン状態のときの電圧レベルＶrefとを比較して、ＶDSがＶref以上となったときにハーフ・オン状態になったことを示す信号を出力することができる。
これにより、Ｑ２、Ｑ４の入力容量と関係の深いゲートにかかる電圧で判断をすることができるので、ハーフ・オン状態の検出をより正確に行うことができる。
【００９７】
更に、最初の１回目のオフ状態からオン状態への駆動時において、Ｑ２又はＱ４に駆動電流が供給されてからハーフ・オン状態となるまでの経過時間（カウント値）を計測して、これを保持し、２回目以降は、この保持された経過時間と、計測時間とを比較し、計測時間が保持された経過時間以上となったときに、Ｑ２又はＱ４がハーフ・オン状態になったと判断し、ＰＴｒ３をオンに駆動する信号を生成して出力することができる。更に、Ｑ２、Ｑ４の２回目以降の動作において、第１比較器１４ａ、第２比較器１４ｂへの電源供給を停止することができる。
【００９８】
これにより、ハーフ・オン状態になるまでの経過時間が記録されると、比較器の動作を停止して、カウンタ４１のカウント値に基づく制御を行うことができるので、低消費電流化できる。
上記第２の実施の形態において、駆動電力供給部１１は、形態１又は９に記載の駆動電力供給手段に対応し、駆動制御部１３及びマイコンによる駆動電力供給部１１の制御処理は、形態７又は９に記載の駆動制御手段に対応し、電圧レベル検出部１４は、形態６に記載の駆動状態検出手段に対応する。
【００９９】
なお、上記第１及び第２の実施の形態においては、Ｑ２、Ｑ４をオン状態からオフ状態にするときに、最初からＮＴｒ２及びＮＴｒ３を両方ともオンにする構成としたが、これに限らず、ＰＴｒ２及びＰＴｒ３と同様に、最初にＮＴｒ２だけをオンにし、ハーフ・オン状態が検出されたら、ＮＴｒ２に加えてＮＴｒ３をオンにする構成としてもよい。この場合において、ＮＴｒ２とＮＴｒ３のトランジスタサイズを「ＮＴｒ２＜ＮＴｒ３」としてもよい。また、「ＮＴｒ２＜ＮＴｒ３」とした場合は、ハーフ・オン状態が検出されたら、ＮＴｒ２に代えてＮＴｒ３をオンさせる構成としてもよい。
【０１００】
また、上記第１及び第２の実施の形態においては、第１及び第２ＨＳＴ駆動回路１１ａ及び１１ｂと第１及び第２ＬＳＴ駆動回路１１ｃ及び１１ｄとを、電界効果トランジスタ（ＮＴｒ１〜３，１０及びＰＴｒ１〜３，１０）で構成したが、これに限らず、Ｑ１〜Ｑ４を駆動可能なバイポーラトランジスタで構成してもよい。
また、上記第１及び第２の実施の形態においては、Ｑ１〜Ｑ４を全てＮチャンネル型のＤＭＯＳＦＥＴとしたが、これに限らず、ハイサイド側のＱ１、Ｑ３をＰチャンネル型で構成したり、ＤＭＯＳＦＥＴに限らず、他のパワートランジスタや、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などで構成したりしてもよい。
【０１０１】
また、上記第１及び第２の実施の形態においては、本発明を直流モータを駆動するＨブリッジ回路に適用したが、これに限らず、電磁弁などの負荷を駆動するブリッジ回路に本発明を適用してもよい。特に、電磁弁は、開弁側又は閉弁側への一方向の通電を行えばよいため、ブリッジ回路をハーフブリッジ構成とすることができる。
【図面の簡単な説明】
【０１０２】
【図１】本発明に係るモータ駆動装置１の構成を示すブロック図である。
【図２】Ｈブリッジ回路２００の詳細な構成を示す図である。
【図３】ＤＭＯＳＦＥＴの等価回路を示す図である。
【図４】トランジスタ駆動装置１００の概略構成を示すブロック図である。
【図５】駆動制御部１３及び駆動電力供給部１１の内部構成を示すブロック図である。
【図６】第１ＨＳＴ駆動回路１１ａの詳細な回路構成を示す図である。
【図７】第１ＬＳＴ駆動回路１１ｃの詳細な回路構成を示す図である。
【図８】電流レベル検出部１２の構成を示す図である。
【図９】第１又は第２ＬＳＴ駆動回路１１ｃ又は１１ｄのＰＴｒ２及びＰＴｒ３の駆動タイミングを示すタイミングチャートである。
【図１０】トランジスタ駆動装置１００’の構成を示すブロック図である。
【図１１】駆動制御部１３及び駆動電力供給部１１の内部構成を示すブロック図である。
【図１２】電圧レベル検出部１４の構成を示す図である。
【図１３】第１制御回路１３ａの詳細な回路構成を示す図である。
【図１４】従来のローサイド側のトランジスタのゲート駆動回路の一例を示す図である。
【図１５】ハーフ・オン状態の例を示す波形図である。
【符号の説明】
【０１０３】
１…モータ駆動装置、２…直流モータ、１００…トランジスタ駆動装置、２００…Ｈブリッジ回路、Ｑ１〜Ｑ４…Ｎチャンネル型のＤＭＯＳＦＥＴ、１０，１３…駆動制御回路、１０ａ，１０ｂ…第１、第２ＴＧ回路、１１…駆動電力供給部、１１ａ，１１ｂ…第１，第２ＨＳＴ駆動回路、１１ｃ，１１ｄ…第１，第２ＬＳＴ駆動回路、１２…電流レベル検出部、１２ａ…Ｉ／Ｖ変換回路、１２ｂ…比較器、１３ａ、１３ｂ…第１、第２制御回路、１４…電圧レベル検出部、１４ａ，１４ｂ…第１、第２比較器、ＰＴｒ１〜ＰＴｒ３，ＰＴｒ１０…Ｐチャンネル型の電界効果トランジスタ、ＮＴｒ１〜ＮＴｒ３，ＮＴｒ１０…Ｎチャンネル型の電界効果トランジスタ、４１…カウンタ、４２…ＦＦ回路、４３…比較器
【特許請求の範囲】
【請求項１】
駆動対象である負荷に電気的に接続されるハイサイド側の第１のトランジスタとローサイド側の第２のトランジスタとを含み、前記第１及び第２のトランジスタをオン又はオフにすることで前記負荷が通電又は非通電の状態となるブリッジ回路の前記第２のトランジスタを駆動するトランジスタ駆動装置であって、
第１電源電位の供給される第１電源ノードと、前記第１電源電位よりも低電位の第２電源電位の供給される第２電源ノードと、前記第１電源ノードと前記第２電源ノードとの間に並列に接続された、第１の入力でオン・オフする第３のトランジスタ及び第２の入力でオン・オフする第４のトランジスタとを含み、前記第３及び第４のトランジスタの電流供給端子を前記第２のトランジスタの駆動端子に電気的に接続して、前記第３及び第４のトランジスタの一方又は両方をオンにしたときに前記第２のトランジスタの前記駆動端子に駆動電力を供給する駆動電力供給手段と、
前記第２のトランジスタのオフからオンへの移行途中における、該第２のトランジスタの出力電圧が中間電位で略一定となるハーフ・オン状態を検出する駆動状態検出手段と、
前記第２のトランジスタをオフからオンにするときに、前記第１及び第２の入力を制御して前記第４のトランジスタよりも先に前記第３のトランジスタをオンにし、前記駆動状態検出手段で前記ハーフ・オン状態が検出されると前記第１及び第２の入力を制御して前記第３のトランジスタに加えて前記第４のトランジスタをオンにする駆動制御手段と、を備えることを特徴とするトランジスタ駆動装置。
【請求項２】
前記第４のトランジスタは、前記第３のトランジスタよりも電流供給能力の大きいトランジスタサイズであることを特徴とする請求項１に記載のトランジスタ駆動装置。
【請求項３】
前記駆動制御手段は、前記ハーフ・オン状態が検出されると前記第３のトランジスタに代えて前記第４のトランジスタをオンにするように前記第１及び第２の入力を制御することを特徴とする請求項２に記載のトランジスタ駆動装置。
【請求項４】
前記第１及び第２のトランジスタは、電界効果トランジスタであり、前記第２のトランジスタの駆動端子はゲート端子であることを特徴とする請求項１乃至請求項３のいずれか１項に記載のトランジスタ駆動装置。
【請求項５】
前記駆動状態検出手段は、前記負荷を通って前記第２のトランジスタに流れる電流の電流レベルを検出する電流検出部と、前記電流検出部で検出した電流レベルと前記第２のトランジスタが前記ハーフ・オン状態となるときの所定の電流レベルとを比較する電流レベル比較部とを有し、前記電流検出部で検出される電流レベルが前記所定の電流レベルとなったときに、前記ハーフ・オン状態を検出することを特徴とする請求項１乃至請求項４のいずれか１項に記載のトランジスタ駆動装置。
【請求項６】
前記駆動状態検出手段は、前記第２のトランジスタの前記負荷との電気的な接続部の電圧レベルを検出する電圧検出部と、前記電圧検出部で検出される前記電圧レベルと前記第２のトランジスタが前記ハーフ・オン状態となるときの所定の電圧レベルとを比較する電圧レベル比較部とを有し、前記電圧検出部で検出される電圧レベルが前記所定の電圧レベルとなったときに、前記ハーフ・オン状態を検出することを特徴とする請求項１乃至請求項４のいずれか１項に記載のトランジスタ駆動装置。
【請求項７】
前記第２のトランジスタに駆動電流が供給されてからの経過時間を計測する時間計測手段と、
前記電圧検出部で検出される電圧レベルが前記所定の電圧レベルとなるときの前記時間計測部の計測時間の情報を記録する時間記録手段とを更に備え、
前記駆動制御手段は、前記時間記録手段によって計測時間が記録されると、以降は、前記時間計測手段の計測時間が前記記録した計測時間になるタイミングで、前記第４のトランジスタをオンにするように前記第１及び第２の入力を制御することを特徴とする請求項６に記載のトランジスタ駆動装置。
【請求項８】
前記ブリッジ回路は、ハイサイド側の一対の前記第１のトランジスタと、ローサイド側の一対の前記第２のトランジスタとから構成され、前記負荷への通電方向に応じて、対角に位置する第１のトランジスタ及び第２のトランジスタがオン又はオフされるＨブリッジ型の回路であることを特徴とする請求項１乃至請求項７のいずれか１項に記載のトランジスタ駆動装置。
【請求項９】
前記駆動電力供給手段は、前記第３のトランジスタと前記第２電源ノードとの間に直列に接続された、第３の入力でオン・オフする第５のトランジスタと、前記第４のトランジスタと前記第２電源ノードとの間に直列に接続された、第４の入力でオン・オフする第６のトランジスタとを更に含み、前記第３及び第５のトランジスタの接続部と、前記第４及び第６のトランジスタの接続部とを前記第２のトランジスタの駆動端子に電気的に接続して、前記第３及び第４のトランジスタをオフにし且つ前記第５及び第６のトランジスタの一方又は両方をオンにしたときに前記第２のトランジスタから前記第２電源ノード側に電流を引き込む構成となっており、
前記駆動制御手段は、前記第２のトランジスタをオン状態からオフ状態にするときに、前記第３及び第４のトランジスタを両方ともオフ状態にし、前記第５及び第６のトランジスタを両方ともオン状態にするように前記第１〜第４の入力を制御することを特徴とする請求項１乃至請求項８のいずれか１項に記載のトランジスタ駆動装置。
【請求項１】
駆動対象である負荷に電気的に接続されるハイサイド側の第１のトランジスタとローサイド側の第２のトランジスタとを含み、前記第１及び第２のトランジスタをオン又はオフにすることで前記負荷が通電又は非通電の状態となるブリッジ回路の前記第２のトランジスタを駆動するトランジスタ駆動装置であって、
第１電源電位の供給される第１電源ノードと、前記第１電源電位よりも低電位の第２電源電位の供給される第２電源ノードと、前記第１電源ノードと前記第２電源ノードとの間に並列に接続された、第１の入力でオン・オフする第３のトランジスタ及び第２の入力でオン・オフする第４のトランジスタとを含み、前記第３及び第４のトランジスタの電流供給端子を前記第２のトランジスタの駆動端子に電気的に接続して、前記第３及び第４のトランジスタの一方又は両方をオンにしたときに前記第２のトランジスタの前記駆動端子に駆動電力を供給する駆動電力供給手段と、
前記第２のトランジスタのオフからオンへの移行途中における、該第２のトランジスタの出力電圧が中間電位で略一定となるハーフ・オン状態を検出する駆動状態検出手段と、
前記第２のトランジスタをオフからオンにするときに、前記第１及び第２の入力を制御して前記第４のトランジスタよりも先に前記第３のトランジスタをオンにし、前記駆動状態検出手段で前記ハーフ・オン状態が検出されると前記第１及び第２の入力を制御して前記第３のトランジスタに加えて前記第４のトランジスタをオンにする駆動制御手段と、を備えることを特徴とするトランジスタ駆動装置。
【請求項２】
前記第４のトランジスタは、前記第３のトランジスタよりも電流供給能力の大きいトランジスタサイズであることを特徴とする請求項１に記載のトランジスタ駆動装置。
【請求項３】
前記駆動制御手段は、前記ハーフ・オン状態が検出されると前記第３のトランジスタに代えて前記第４のトランジスタをオンにするように前記第１及び第２の入力を制御することを特徴とする請求項２に記載のトランジスタ駆動装置。
【請求項４】
前記第１及び第２のトランジスタは、電界効果トランジスタであり、前記第２のトランジスタの駆動端子はゲート端子であることを特徴とする請求項１乃至請求項３のいずれか１項に記載のトランジスタ駆動装置。
【請求項５】
前記駆動状態検出手段は、前記負荷を通って前記第２のトランジスタに流れる電流の電流レベルを検出する電流検出部と、前記電流検出部で検出した電流レベルと前記第２のトランジスタが前記ハーフ・オン状態となるときの所定の電流レベルとを比較する電流レベル比較部とを有し、前記電流検出部で検出される電流レベルが前記所定の電流レベルとなったときに、前記ハーフ・オン状態を検出することを特徴とする請求項１乃至請求項４のいずれか１項に記載のトランジスタ駆動装置。
【請求項６】
前記駆動状態検出手段は、前記第２のトランジスタの前記負荷との電気的な接続部の電圧レベルを検出する電圧検出部と、前記電圧検出部で検出される前記電圧レベルと前記第２のトランジスタが前記ハーフ・オン状態となるときの所定の電圧レベルとを比較する電圧レベル比較部とを有し、前記電圧検出部で検出される電圧レベルが前記所定の電圧レベルとなったときに、前記ハーフ・オン状態を検出することを特徴とする請求項１乃至請求項４のいずれか１項に記載のトランジスタ駆動装置。
【請求項７】
前記第２のトランジスタに駆動電流が供給されてからの経過時間を計測する時間計測手段と、
前記電圧検出部で検出される電圧レベルが前記所定の電圧レベルとなるときの前記時間計測部の計測時間の情報を記録する時間記録手段とを更に備え、
前記駆動制御手段は、前記時間記録手段によって計測時間が記録されると、以降は、前記時間計測手段の計測時間が前記記録した計測時間になるタイミングで、前記第４のトランジスタをオンにするように前記第１及び第２の入力を制御することを特徴とする請求項６に記載のトランジスタ駆動装置。
【請求項８】
前記ブリッジ回路は、ハイサイド側の一対の前記第１のトランジスタと、ローサイド側の一対の前記第２のトランジスタとから構成され、前記負荷への通電方向に応じて、対角に位置する第１のトランジスタ及び第２のトランジスタがオン又はオフされるＨブリッジ型の回路であることを特徴とする請求項１乃至請求項７のいずれか１項に記載のトランジスタ駆動装置。
【請求項９】
前記駆動電力供給手段は、前記第３のトランジスタと前記第２電源ノードとの間に直列に接続された、第３の入力でオン・オフする第５のトランジスタと、前記第４のトランジスタと前記第２電源ノードとの間に直列に接続された、第４の入力でオン・オフする第６のトランジスタとを更に含み、前記第３及び第５のトランジスタの接続部と、前記第４及び第６のトランジスタの接続部とを前記第２のトランジスタの駆動端子に電気的に接続して、前記第３及び第４のトランジスタをオフにし且つ前記第５及び第６のトランジスタの一方又は両方をオンにしたときに前記第２のトランジスタから前記第２電源ノード側に電流を引き込む構成となっており、
前記駆動制御手段は、前記第２のトランジスタをオン状態からオフ状態にするときに、前記第３及び第４のトランジスタを両方ともオフ状態にし、前記第５及び第６のトランジスタを両方ともオン状態にするように前記第１〜第４の入力を制御することを特徴とする請求項１乃至請求項８のいずれか１項に記載のトランジスタ駆動装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
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【図１０】
【図１１】
【図１２】
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【図１４】
【図１５】
【公開番号】特開２００９−２０１２５６（Ｐ２００９−２０１２５６Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−４０３５９（Ｐ２００８−４０３５９）
【出願日】平成２０年２月２１日（２００８．２．２１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２１日（２００８．２．２１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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