説明

ドライバ装置

【課題】UVLO機能を内蔵したドライバ装置を提供する。
【解決手段】電源に接続された第1のスイッチ素子と、前記第1のスイッチ素子と直列接続された第2と、第3と、前記第3のスイッチ素子と並列接続された第4のスイッチ素子と、一端が前記第3及び第4のスイッチ素子に接続され、他端が前記第1のスイッチ素子の制御電極に接続された第1の抵抗と、前記第1の抵抗を介して前記第3のスイッチ素子の負荷となるカレントミラーと、前記カレントミラーに電流を流す放電回路と、外部から入力信号を受けて、前記第2と第3のスイッチ素子を介して前記第1のスイッチ素子と、を交互にオン、オフするように制御し、かつ、前記放電回路及び前記第4のスイッチ素子を、前記電源が立ち上がるときにオンさせて前記カレントミラーに電流を流すことにより、電源が立ち上がった後は前記第4のスイッチ素子をオフする制御回路を備える。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ドライバ装置に関し、特にUVLO機能を内蔵したドライバ装置に関する。
【背景技術】
【0002】
パワーエレクトロニクス用途に用いられるMOSFET、IGBTなどのパワートランジスタを駆動制御するドライバ装置には、外部供給電源が安定するまで、入力にかかわらず出力端子を低電位にするUVLO(Under Voltage Lock out)機能を備えたものがある(例えば、特許文献1参照)。
また、半導体スイッチング素子の誤オンを防止する機能を備えたものがある(例えば、特許文献2参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2005−318552号公報
【特許文献2】特開2004−112987号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、UVLO機能を内蔵したドライバ装置を提供する。
【課題を解決するための手段】
【0005】
本発明の一態様によれば、電源に接続された第1のスイッチ素子と、前記第1のスイッチ素子と直列接続された第2のスイッチ素子と、第3のスイッチ素子と、前記第3のスイッチ素子と並列接続された第4のスイッチ素子と、一端が前記第3のスイッチ素子及び前記第4のスイッチ素子に接続され、他端が前記第1のスイッチ素子の制御電極に接続された第1の抵抗と、前記第1の抵抗を介して前記第3のスイッチ素子の負荷となるカレントミラーと、前記カレントミラーの基準側に接続され前記カレントミラーに電流を流す放電回路と、制御回路であって、外部から入力信号を受けて、前記第2のスイッチ素子と、前記第3のスイッチ素子を介して前記第1のスイッチ素子と、を交互にオン、オフするように制御し、かつ、前記放電回路及び前記第4のスイッチ素子を、前記電源が立ち上がるときにオンさせて前記カレントミラーに電流を流すことにより前記第1のスイッチ素子をオフさせ、電源が立ち上がった後は前記第4のスイッチ素子をオフする制御回路と、を備えたことを特徴とするドライバ装置が提供される。
【発明の効果】
【0006】
本発明によれば、UVLO機能を内蔵したドライバ装置が提供される。
【図面の簡単な説明】
【0007】
【図1】本発明の実施形態に係るドライバ装置の構成を例示する回路図である。
【図2】比較例のドライバ装置の回路図である。
【図3】比較例のドライバ装置の主要な信号のタイミングチャートである。
【図4】図1に表したドライバ装置の主要な信号のタイミングチャートである。
【図5】図1に表した放電回路の構成を例示する回路図である。
【図6】放電回路の他の構成を例示する回路図である。
【図7】放電回路の他の構成を例示する回路図である。
【図8】本発明の他の実施形態に係るドライバ装置の構成を例示する回路図である。
【発明を実施するための形態】
【0008】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本願明細書においては、論理値ローレベルを”0”で、ハイレベルを”1”で表す。
【0009】
(第1の実施形態)
図1は、本発明の実施形態に係るドライバ装置の構成を例示する回路図である。
図1に表したように、本実施例のドライバ装置61は、第1のスイッチ素子M1、第2のスイッチ素子M2、第3のスイッチ素子M3、第4のスイッチ素子M4、第1の抵抗R1、カレントミラー20、放電回路30及び制御回路10を備える。
そして、これらを同じ半導体基板に形成して1チップ化した構造、または複数のチップに形成して1つのパッケージ体としてパッケージングした構造を備える。
【0010】
第1のスイッチ素子M1と第2のスイッチ素子M2とは、互いに直列接続され、第1のスイッチ素子M1は電源VCCに、第2のスイッチ素子M2はグランドGNDに接続されている。第1のスイッチ素子M1と第2のスイッチ素子M2との接続点は、出力信号VOとして外部に出力され、例えば、パワーMOSFET、IGBTを駆動する。
このように、第1及び第2のスイッチ素子M1、M2は、第1のスイッチ素子M1をハイサイド、第2のスイッチ素子M2をローサイドとするハーフブリッジを構成する。
【0011】
第3のスイッチ素子M3と第4のスイッチ素子M4とは、並列接続され、一端は第1の抵抗R1を介して第1のスイッチ素子M1の制御電極(配線56)を駆動する。また、他端は、グランドGNDに接続される。
なお、第1の抵抗R1は、電流制限及び保護などのために挿入されている。
【0012】
第2のスイッチ素子M2は、配線58を介して制御回路10により制御される。また、第1のスイッチ素子M1は、配線57、第3のスイッチ素子M3、第1の抵抗R1そして配線56(制御電極)を介して、制御回路10により制御される。
【0013】
カレントミラー20は、トランジスタ20a、20bを有する。
カレントミラー20の基準側のトランジスタ20aは配線55により電流源21に接続され、ミラー側のトランジスタ20bは、第1の抵抗R1を介して第3及び第4のスイッチ素子M3、M4に接続されている。このように、カレントミラー20は、第3及び第4のスイッチ素子M3、M4の負荷となっている。
【0014】
放電回路30は、配線54からグランドGNDに電流を流す回路である。また、配線53または配線52の電位を制御することにより、配線54からグランドGNDに流れる電流をオン、オフ制御可能な構成とすることもできる。本実施例においては、配線53は、第2の抵抗R2を介して電源VCCに接続されている。また、配線53は否定(INV)回路Iv1の出力に接続され、否定回路Iv1の入力端は配線52により、制御回路10に接続されている。さらに、配線54は、配線55つまりカレントミラー20の基準側のトランジスタ20aに接続されている。
【0015】
電源が立ち上がるとき否定回路Iv1はまだ動作状態にないため、配線53の電位は、第2の抵抗R2を介して電源VCCの電位の上昇とともに上昇していく。そのため、放電回路30は、電源が立ち上がるとき、配線54、配線55を介してカレントミラー20の基準側20aから電流を流す。
【0016】
これにより、カレントミラー20を構成するトランジスタ20a、20bに蓄積された電荷を放電し、第1のスイッチ素子M1の誤オンを防止する。すなわち、UVLO機能を確実に実現する。なお、UVLO機能について、詳細は後述する。
【0017】
また、電源VCCが立ち上がって電位が安定した後、制御回路10は配線52の電位を”0”から”1”にする。否定回路Iv1の出力端に接続された配線53の電位は、”0”となり、第4のスイッチ素子M4及び放電回路30は、オフとなる。以後、通常の動作状態となる。
【0018】
通常動作状態において、制御回路10は、外部から入力信号VIを受けて、配線58を介して第2のスイッチ素子M2を制御する。また配線57により第3のスイッチ素子M3を介して第1のスイッチ素子M1を制御する。すなわち、制御回路10は、入力信号VIの論理値”0”、”1”を受けて、第1及び第2のスイッチ素子M1、M2を、いずれか一方をオン、他方をオフに制御する。これにより、入力信号VIに応じて出力信号VOは、電源VCCまたはグランドGNDとに電気的に接続され、例えば、外部に接続したMOSFET、IGBTをドライブすることができる。
【0019】
なお、本実施例においては、第1〜第4のスイッチ素子M1〜M4は、n型MOSFET、カレントミラー20は、p型MOSFETの場合を例示している。しかし、本発明は、これに限定されるものではなく、バイポーラトランジスタでもよい。また、第1のスイッチ素子M1の制御電極(配線56)と第1及び第2のスイッチ素子の接続点(出力信号VO)とに保護用のツェナーダイオードを接続してもよい。
【0020】
(比較例)
ここで、本実施例のドライバ装置61のUVLO機能について詳述する前に、放電回路30がない場合のドライバ装置の動作と問題点について説明する。
図2は、比較例のドライバ装置の回路図である。
図2に表した比較例のドライバ装置161は、放電回路30がない点以外は、本実施例のドライバ装置61と同様である。
【0021】
すなわち、比較例のドライバ装置161は、電源が立ち上がって電源VCCの電位が安定した後は、本実施例のドライバ装置61と同様の動作をする。
また、電源が立ち上がるとき、第4のスイッチ素子M4をオンさせることにより、配線56を低電位に保ち、第1のスイッチ素子M1をオフする。これにより、UVLO機能を実現する。
【0022】
ところで、電源VCCの電位が0Vからドライバ装置161内部の電源回路が動作できるようになるまでは、ドライバ装置161内部の素子は動作していない。例えば、否定回路Iv1、電流源21、カレントミラー20、第3のスイッチ素子M3は、動作していない。
【0023】
このため、上記のとおり、電源が立ち上がるとき、第2の抵抗R2を介して、配線53の電位は電源VCCの電位とともに上昇していき、第4のスイッチ素子M4は、オンとなる。
そして第1の抵抗R1を介して、配線56を低電位にして、第1のスイッチ素子M1をオフにする。これにより、UVLO機能を実現する。
【0024】
しかし、第4のスイッチ素子M4をオンさせて、配線56を低電位にすると、第1のスイッチ素子M1をオフするだけでなく、カレントミラー20を構成するトランジスタ20bのドレインも低電位にする。
ここで、カレントミラー20の基準側に接続された電流源21は、まだ動作していないため、基準側のトランジスタ20aはオフである。
【0025】
そのため、トランジスタ20bは、ソースに電源VCCの電位、ドレインに配線56の低電位が印加された状態となる。ところで、トランジスタ20bには、ゲート・ソース間容量Cgs、ゲート・ドレイン間容量Cgdの寄生容量が存在する。従って、トランジスタ20bのゲート・ソース間には、電源VCCの電位と配線56の電位との差電圧を、ゲート・ソース間容量Cgs、ゲート・ドレイン間容量Cgdで分圧した電圧Vgsがかかることになる。
【0026】
ここで基準側のトランジスタ20aはオフのため、トランジスタ20bのゲート端子から流れ出す電荷はない。そのため、ゲート・ソース間電圧Vgsによってトランジスタ20bがオンする場合がある。
トランジスタ20bがオンすると、電源VCCからトランジスタ20b、第1の抵抗R1、第4のスイッチ素子M4を介してグランドGNDに電流Iが流れる。
【0027】
この電流Iにより生じる第1の抵抗R1の電圧R1×Iが、第1のスイッチ素子M1の閾値電圧を越えると、第1のスイッチ素子M1はオンする。このとき、出力信号VOは、電源VCCの電位となり、UVLO機能を実現できないことになる。
【0028】
図3は、比較例のドライバ装置の主要な信号のタイミングチャートである。
図3においては、比較例のドライバ装置161の主要な信号、電源VCCの電位、電流源21の電流、配線52の電位、配線53の電位、配線の55の電流、第1の抵抗R1の電流I、配線56の電位及び出力信号VOをそれぞれ模式的に表している(同図(a)〜(h))。
【0029】
図3(a)に表したように、時間t=0で電源が入り、電源VCCの電位が0Vから立ち上がるとすると、電源VCCの電位は時間T4で安定するまで上昇する。
また、図3(b)に表したように、電流源21の電流Iは、時間t=T3で電流源21の電流Iが立ち上がるまで、0である。
【0030】
ドライバ装置161の内部の電源回路が動作できるようになるまで、ドライバ装置161の内部の素子はオフ状態である。そのため、図3(c)に表したように、制御回路10の出力である配線52の電位は、電源VCCの電位が時間t=T4で安定した後、所定の時間T5で”1”に制御されるまで、”0”である。
【0031】
同様に否定回路Iv1の出力端に接続された配線53の電位は、否定回路が動作していない期間は、電源VCCに接続された第2の抵抗R2により、電源VCCの電位とともに上昇する。電源VCCの電位が安定した後、時間T5で”0”となる。
【0032】
カレントミラー20の基準側の配線55の電流は、電流源21の電流Iと等しく、電流源21が時間t=T3で動作するようになるまで、0である(図3(e))。
上記のとおり、時間t<T3においてカレントミラー20の基準側のトランジスタ20aはオフであり、トランジスタ20bのゲート端子から流れ出す電荷はない。そのため、トランジスタ20bのゲート・ソース間には、電源VCCの電位と配線56の電位との差電圧を、ゲート・ソース間容量Cgs、ゲート・ドレイン間容量Cgdで分圧した電圧Vgsがかかる。
【0033】
この電圧Vgsにより、時間t=T1でトランジスタ20bがオンすると、第1の抵抗R1には電流Iが流れ始める(図3(f))。第1の抵抗R1を流れる電流Iは、時間t=T3で電流源21及びカレントミラー20が動作できるようになると、電流源21の電流Iと等しくなるように制限される。
【0034】
従って、時間tがT1<t<T3において、第1の抵抗R1を流れる電流Iによる電圧R1×Iにより、配線56の電位は、上昇する(図3(g))。そして、配線56の電位が第1のスイッチ素子M1の閾値電圧Vthを越えたとき(時間t=T2)、出力信号VOは、0から電源VCCの電位に変化する(図3(h))。
【0035】
時間t=T3で電流源21及びカレントミラー20が動作を始めると、第1の抵抗R1を流れる電流Iは、電流源21の電流Iと等しくなり、配線56の電位は、正常値に戻り(図3(g))、出力信号VOは、電源VCCの電位から0に変化する(図3(h))。
【0036】
このように、比較例のドライバ装置161は、電源VCCが立ち上がるときに、UVLO機能が誤動作する場合がある。
次に、本実施例のドライバ回路61の動作について説明する。
【0037】
図4は、図1に表したドライバ装置の主要な信号のタイミングチャートである。
図4においては、本実施例のドライバ装置61の主要な信号、電源VCCの電位、電流源21の電流、配線52の電位、配線53の電位、配線55の電流、配線54の電流、第1の抵抗R1の電流I、配線56の電位及び出力信号VOをそれぞれ模式的に表している(同図(a)〜(i))。
【0038】
図4(a)〜(d)に表したように、電源VCCの電位、電流源21の電流、配線52の電位及び配線53の電位については、図3(a)〜(d)と同様である。
本実施例のドライバ装置61においては、放電回路30により、電源VCCが立ち上がるとき、配線54に微小な電流Iを流す点が異なる(図4(f))。
【0039】
このため、図4(e)に表したように、カレントミラー20の基準側の配線55の電流は、電流源21が動作していない時間t=0〜T3の間も、放電回路30の配線54を介して微小な電流Iが流れる。
【0040】
そして、配線54から放電回路30を流れる電流Iにより、配線55を介してトランジスタ20bのゲートから電荷の一部が消失しトランジスタ20bを流れる電流Iは、Iに制限される。すなわち、放電回路30を流れる電流Iは、カレントミラー20の基準電流となり、トランジスタ20b、第1の抵抗R1、第4のスイッチ素子M4からグランドGNDに流れる電流IはIと等しくなるように制限される(図4(g))。
【0041】
ここで、第1の抵抗R1に生じる電圧R1×Iが第1のスイッチ素子M1の閾値電圧Vthを越えないように、第1の抵抗R1の値または電流Iを設定する(図4(h))。これにより、出力信号VOを、電源VCCが立ち上がるとき0に保持でき、UVLO機能を確実に実現できることになる。
【0042】
なお、時間t=T3で、電流源21及び内部の素子が動作を始めた後の動作については、比較例のドライバ装置161と同様である。
また、本実施例のドライバ装置61においては、電源VCCの電位が安定した後、時間t=T5で、制御回路10が配線52の電位を”0”から”1”に制御しているため、否定回路Iv1の出力端に接続された配線53の電位は”1”から”0”に変化する。これにより、放電回路30はオフし、配線54の電流Iは0となる。
【0043】
このように、本実施例のドライバ装置61によれば、電源が立ち上がるとき第3のスイッチ素子M3の負荷となるカレントミラー20の基準側に、放電回路30により電流を流すことにより、第1のスイッチ素子M1の誤オンを防止して、UVLO機能を確実に実現することができる。
【0044】
図5は、図1に表した放電回路の構成を例示する回路図である。
図5に表したように、放電回路30aは、第5のスイッチ素子M5、第3の抵抗R3を有する。なお、本具体例においては、第5のスイッチ素子がn型MOSFETの場合を例示している。
第5のスイッチ素子M5(n型MOSFET)のソースは第3の抵抗R3を介してグランドGNDに接続され、ドレイン、ゲートはそれぞれ配線54、53に接続されている。
【0045】
電源が立ち上がるとき、配線53は電源VCCの電位とともに上昇し、第4のスイッチ素子M4、第5のスイッチ素子M5をオンする。
しかし、第5のスイッチ素子M5のソースには第3の抵抗R3が挿入されているため、配線54から吸い込む電流Iは微少電流に制限される。
【0046】
また、電源が立ち上がって、電源VCCの電位が安定した後、配線53は制御回路10により”0”となり、第5のスイッチ素子M5はオフする。このため、放電回路30aはオフし、電流Iは流れなくなる。このように、放電回路30aは、起動時のみ配線54に電流Iを流してUVLO機能を確実に実現し、電源VCCの電位が安定した通常動作時はオフする。
【0047】
なお、図1に表した放電回路30は、このように起動時に配線54に電流Iを流せればよく、他の構成、例えば電流源による構成も可能である。
図6は、放電回路の他の構成を例示する回路図である。
図6に表したように、放電回路30bは、トランジスタQ32、Q33、抵抗R32、R33からなる電流源を有する。
【0048】
トランジスタQ32、Q33のベースは互いに接続され、トランジスタQ33のエミッタはグランドGNDに、またトランジスタQ32のエミッタは抵抗R32を介してグランドGNDにそれぞれ接続されている。また、トランジスタQ32のコレクタは配線54に接続され、トランジスタQ33のコレクタは抵抗R33を介して電源VCCに接続されている。
【0049】
すなわち、本具体例の放電回路30bは、ワイドラー電流源(ワイドラー型カレントミラー)である。
通常のカレントミラーや図5に表した放電回路30aと比較して、ワイドラー電流源30bを用いることにより、微小電流Iを流すために必要となる抵抗R32を比較的小さい抵抗値に抑えることができる。つまり、電源VCCの電位が上昇するとき、抵抗R32により、電流Iは微小電流に制限されることになる。
【0050】
なお、本具体例においては、トランジスタQ32、Q33がバイポーラトランジスタの場合を例示しているが、MOSFETにより構成することもできる。
また、電源VCCの電位が安定した後に放電回路30bをオフする構成とすることもできる。
【0051】
図7は、放電回路の他の構成を例示する回路図である。
図7に表したように、本具体例の放電回路30cは、トランジスタQ32〜Q34、抵抗R33を有する。
トランジスタQ32、Q33はカレントミラーを構成し、基準側のトランジスタQ33は、抵抗R33を介して電源VCCに接続されている。また、トランジスタQ32のコレクタは配線54に接続されている。これにより、トランジスタQ32、Q33、抵抗R33は電流源となり、電流Iを配線54から吸い込む。
【0052】
また、トランジスタQ34は、基準側のトランジスタQ33と並列に接続され、ベースが配線52に接続され制御回路10により制御される。
電源が立ち上がるとき、配線52の電位は”0”のためトランジスタQ34はオフであり、トランジスタQ32、Q33、抵抗R33は電流源となり、電流Iを配線54から吸い込む。これにより、UVLO機能を確実に実現する。
【0053】
また、電源VCCの電位が安定した後は、制御回路10により配線52の電位は”1”となり、トランジスタQ34がオンとなる。これにより、トランジスタQ32、Q33、抵抗R33からなる電流源はオフとなり、配線54は、電流Iを吸い込まなくなる。
【0054】
なお、本具体例においては、トランジスタQ32〜Q34がバイポーラトランジスタの場合を例示しているが、MOSFETにより構成することもできる。また、トランジスタQ32、Q33、抵抗R33は、他の電流源、例えば、上記のワイドラー電流源により構成することもできる。
【0055】
図8は、本発明の他の実施形態に係るドライバ装置の構成を例示する回路図である。
図8に表したように、本実施例のドライバ装置62は、フォトカプラ40をさらに備える。
そして、これらを、同じ半導体基板に形成して1チップ化した構造、または複数のチップに形成して1つのパッケージ体としてパッケージングした構造を備える。
【0056】
フォトカプラ40は、外部から入力信号VINを受けて光信号に変換する電気光変換素子41と、その光信号を再度電気信号に変換する光電気変換素子42と、光電気変換素子42の電気信号を制御回路10の入力信号VIに出力する増幅回路43とを有する。
また、入力信号VIを受けて、出力信号VOを出力する部分については、上記のドライバ装置61と同様である。
【0057】
ドライバ装置62は、外部からフォトカプラ40に入力される入力信号VINにより制御される出力信号VOを出力する。この出力信号VOにより、例えば、パワーMOSFET、IGBTを駆動することができる。
このように、本実施例のドライバ装置62によれば、フォトカプラ40の絶縁入力により制御する、UVLO機能を確実に実現するドライバ装置を提供することができる。
【0058】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、ドライバ装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0059】
その他、本発明の実施形態として上述したドライバ装置を基にして、当業者が適宜設計変更して実施し得る全てのドライバ装置も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【0060】
10 制御回路
20 カレントミラー
20a、20b トランジスタ
21 電流源
30、30a、30b、30c 放電回路
40 フォトカプラ
41 電気光変換素子
42 光電気変換素子
43 増幅回路
52〜58 配線
61、62、161 ドライバ装置
GND グランド
Iv1 否定回路
M1 第1のスイッチ素子
M2 第2のスイッチ素子
M3 第3のスイッチ素子
M4 第4のスイッチ素子
M5 第5のスイッチ素子
Q32、Q33、Q34 トランジスタ
R1 第1の抵抗
R2 第2の抵抗
R3 第3の抵抗
R32、R33 抵抗
VCC 電源
VI、VIN 入力信号
VO 出力信号

【特許請求の範囲】
【請求項1】
電源に接続された第1のスイッチ素子と、
前記第1のスイッチ素子と直列接続された第2のスイッチ素子と、
第3のスイッチ素子と、
前記第3のスイッチ素子と並列接続された第4のスイッチ素子と、
一端が前記第3のスイッチ素子及び前記第4のスイッチ素子に接続され、他端が前記第1のスイッチ素子の制御電極に接続された第1の抵抗と、
前記第1の抵抗を介して前記第3のスイッチ素子の負荷となるカレントミラーと、
前記カレントミラーの基準側に接続され前記カレントミラーに電流を流す放電回路と、
制御回路であって、
外部から入力信号を受けて、前記第2のスイッチ素子と、前記第3のスイッチ素子を介して前記第1のスイッチ素子と、を交互にオン、オフするように制御し、
かつ、前記放電回路及び前記第4のスイッチ素子を、前記電源が立ち上がるときにオンさせて前記カレントミラーに電流を流すことにより前記第1のスイッチ素子をオフさせ、電源が立ち上がった後は前記第4のスイッチ素子をオフする制御回路と、
を備えたことを特徴とするドライバ装置。
【請求項2】
前記放電回路は、
第5のスイッチ素子と、
前記電源の電位をセンスし前記第5のスイッチ素子を制御する第2の抵抗と、
前記第5のスイッチ素子に直列接続され電流を制限する第3の抵抗と、
を有することを特徴とする請求項1記載のドライバ装置。
【請求項3】
前記放電回路は、電流源回路を有することを特徴とする請求項1記載のドライバ装置。
【請求項4】
前記制御回路は、前記電源が立ち上がった後に前記放電回路をオフすることを特徴とする請求項1〜3のいずれか1つに記載のドライバ装置。
【請求項5】
前記入力信号を光信号に変換し、その光信号を再度電気信号に変換して前記制御回路に出力するフォトカプラをさらに備えたことを特徴とする請求項1〜4のいずれか1つに記載のドライバ装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【公開番号】特開2010−219947(P2010−219947A)
【公開日】平成22年9月30日(2010.9.30)
【国際特許分類】
【出願番号】特願2009−65073(P2009−65073)
【出願日】平成21年3月17日(2009.3.17)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】