ニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器
【課題】回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供すること。
【解決手段】本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに並列に接続する２ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。
【解決手段】本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに並列に接続する２ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ−デジタル変換器に関する。特に、ニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器に関する。
【背景技術】
【０００２】
アナログ−デジタル変換器（以下、ＡＤ変換器という）は、連続的なアナログ信号を離散的なデジタル信号に変換する回路である。ＡＤ変換器には様々な型式があるが、高速変換を必要とする場合には、並列型ＡＤ変換器の一つであるフラッシュ型ＡＤ変換器がよく用いられる。このフラッシュ型ＡＤ変換器は、直列に接続された複数の分圧用抵抗により複数の基準電圧を生成し、それぞれの基準電圧とアナログ入力信号電圧を各コンパレータで比較し、その比較結果に基づいてアナログ入力信号に対応するデジタル信号を出力するものである。
【０００３】
フラッシュ型ＡＤ変換器では、ｎビットの分解能を得るために２ｎ−１個のコンパレータを必要とする。そのため分解能が上がるにつれて回路規模が指数関数的に増大し、これに伴って消費電力が増加するという問題があった。さらに、コンパレータ自体も一般のＣＭＯＳ（相補型金属酸化膜半導体）論理ゲートなどと比べると、回路構造が複雑で回路規模も大きく、消費電力も大きい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−６６７９号公報
【特許文献２】国際公開番号 ＷＯ９６／３０８５５
【特許文献３】特開平７−２２６０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フラッシュ型ＡＤ変換器は、分解能を高くしようとするとレイアウト面積及び消費電力が指数関数的に増加する。本発明は、回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するフローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路の出力に接続する２ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。
【０００７】
前記ニューロンＣＭＯＳ回路は、電源電圧が印加され、第１の容量を有する第１のゲートと、アナログ入力電圧が印加され、第２の容量を有する第２のゲートと、前記第１のＣＭＯＳ回路と接続し、第３の容量を有する第３のゲートと、を備えてもよい。
【０００８】
前記第１の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第２の容量は基本容量の２ｎ−１倍に等しく、前記第３の容量は前記基本容量の（２ｎ−１−ｉ）倍に等しく、前記ｉは１番目の前記ニューロンＣＭＯＳ回路から２ｎ−１−１番目の前記ニューロンＣＭＯＳ回路に対応する整数であってもよい。
【０００９】
前記ニューロンＣＭＯＳ回路の閾値と前記ＣＭＯＳ回路の閾値は、電源電圧の１／２であってもよい。
【００１０】
前記量子化出力部は、前記ニューロンＣＭＯＳ回路と前記第１のＣＭＯＳ回路とにそれぞれ直列に接続する２ｎ−１個のＣＭＯＳ回路を備えてもよい。
【００１１】
前記エンコード部は、前記量子化出力電圧をVi（ｉ＝１〜２ｎ−１−１）、前記デジタル変換出力端子に出力される電圧をVOi（ｉ＝１〜ｎ−２）とすると、ｉ番目のデジタル変換出力端子に出力される電圧VOi（ｉ＝１〜ｎ−２）と、前記量子化出力電圧をVi（ｉ＝１〜２ｎ−１−１）とは、以下の式の関係を満たしてもよい。
【数１】
【００１２】
本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するフローティングゲートを有し、３個のゲートがフローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路の出力に接続する７個のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続する４個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。
【００１３】
前記ニューロンＣＭＯＳ回路は、電源電圧が印加され、第１の容量を有する第１のゲートと、アナログ入力電圧が印加され、第２の容量を有する第２のゲートと、前記第１のＣＭＯＳ回路と接続し、第３の容量を有する第３のゲートと、を備えてもよい。
【００１４】
前記第１の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第２の容量は基本容量の８倍に等しく、前記第３の容量は前記基本容量の（８−ｉ）倍に等しく、前記ｉは１番目の前記ニューロンＣＭＯＳ回路から７番目の前記ニューロンＣＭＯＳ回路に対応する整数であってもよい。
【００１５】
前記ニューロンＣＭＯＳ回路の閾値と前記ＣＭＯＳ回路の閾値は、電源電圧の１／２であってもよい。
【００１６】
前記量子化出力部は、前記ニューロンＣＭＯＳ回路と前記第１のＣＭＯＳ回路とにそれぞれ直列に接続する８個のＣＭＯＳ回路を備えてもよい。
【００１７】
前記エンコード部は、偶数番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路にそれぞれ直列に接続する３個のＣＭＯＳ回路と、奇数番目の前記ニューロンＣＭＯＳ回路に接続する４個の前記ＣＭＯＳ回路と、偶数番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する３個の前記ＣＭＯＳ回路と、に接続し、７個の前記ＣＭＯＳ回路から出力される量子化出力電圧を演算する７個のＮＡＮＤ回路と、前記７個のＮＡＮＤ回路に接続する１個のＮＡＮＤ回路と、２番目及び６番目の前記ニューロンＣＭＯＳ回路に接続する前記ＣＭＯＳ回路と、４番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する前記ＣＭＯＳ回路と、に接続し、３個の前記ＣＭＯＳ回路から出力される量子化出力電圧を演算する３個のＮＡＮＤ回路と、前記３個のＮＡＮＤ回路に接続する１個のＮＡＮＤ回路と、を備えてもよい。
【００１８】
前記デジタル変換出力端子は、前記第１のＣＭＯＳ回路に直列に接続するＣＭＯＳ回路に接続し、第１のビットを出力する第１のデジタル変換出力端子と、前記４番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する前記ＣＭＯＳ回路に接続し、第２のビットを出力する第２のデジタル変換出力端子と、前記３個のＮＡＮＤ回路に接続するＮＡＮＤ回路に接続し、第３のビットを出力する第３のデジタル変換出力端子と、前記７個のＮＡＮＤ回路に接続するＮＡＮＤ回路に接続し、第４のビットを出力する第４のデジタル変換出力端子と、を備えてもよい。
【発明の効果】
【００１９】
本発明によると、分解能を高くしても、回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器が提供される。
【図面の簡単な説明】
【００２０】
【図１】４ビットＡＤ変換器９００の回路図である。
【図２】（ａ）は図１のニューロンＣＭＯＳ回路９０１の回路図であり、（ｂ）はニューロンＣＭＯＳ回路９０１の等価回路９９１の回路図を示す。
【図３】４ビットＡＤ変換器９００のアナログ入力電圧と、量子化出力電圧及びＡＤ変換出力との関係を示す図である。
【図４】本発明の一実施形態に係る４ビットフラッシュ型ＡＤ変換器１００の回路図である。
【図５】本発明の一実施形態に係る４ビットフラッシュ型ＡＤ変換器１００のニューロンＣＭＯＳ回路とその等価回路。
【図６】本発明の一実施形態に係る４ビットフラッシュ型ＡＤ変換器１００の回路のアナログ入力電圧と、量子化出力電圧及びＡＤ変換出力との関係を示す図である。
【図７】本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器２００の回路図である。
【図８】本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器２００のニューロンＣＭＯＳ回路とその等価回路。
【図９】本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器３００の回路図である。
【図１０】本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器３００のニューロンＣＭＯＳ回路（νCMOSi（ｉ＝１〜２ｎ−１−１））とその等価回路。
【図１１】本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器３００のニューロンＣＭＯＳ回路（νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１））とその等価回路。
【図１２】４ビットフラッシュ型ＡＤ変換器１００のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００２１】
本発明においては、上記課題を解決するために、コンパレータよりも回路構造が簡単で、回路規模及び消費電力の少ないニューロンＣＭＯＳ回路を用いてフラッシュ型ＡＤ変換器を構成することを鋭意検討した。本発明者らは、電源電圧の１／２を閾値とするＣＭＯＳ回路を用いて、アナログ入力電圧が電源電圧の１／２以上の場合と、アナログ入力電圧が電源電圧の１／２未満の場合とで、ニューロンＣＭＯＳ回路に印加する電圧を切り替えることにより、従来のフラッシュ型ＡＤ変換器を構成する場合に必要とされたコンパレータの約半分の２ｎ−１−１個のニューロンＣＭＯＳ回路でフラッシュ型ＡＤ変換器を構成できることを見出した。
【００２２】
以下、図面を参照して本発明に係るフラッシュ型ＡＤ変換器について詳細に説明する。但し、本発明のフラッシュ型ＡＤ変換器は多くの異なる態様で実施することも可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、本実施の形態及び実施例で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（４ビットＡＤ変換器）
ここで、後述する本願発明に係るフラッシュ型ＡＤ変換器の理解をしやすくするために、本発明者らが以前に発明し、２０１０年２月４日に財団法人北九州産業学術推進機構の主催による「第２回ユニーク・自作チップ・コンテストｉｎひびきの」において発表した４ビットＡＤ変換器について、まず説明する。図１は、４ビットＡＤ変換器９００の回路図である。また、図２（ａ）はニューロンＣＭＯＳ回路９０１であり、図２（ｂ）はニューロンＣＭＯＳ回路９０１の等価回路９９１の回路図である。
【００２４】
４ビットＡＤ変換器９００は、８個のＣＭＯＳ回路と、３個のニューロンＣＭＯＳ回路とを含む。図１においてNi（ｉ＝１〜８）はＣＭＯＳ回路を示し、νCMOSi（ｉ＝１〜３）はニューロンＣＭＯＳ回路を示す。なお、νCMOS1はニューロンＣＭＯＳ回路９０１で、νCMOS2はニューロンＣＭＯＳ回路９０３で、νCMOS3はニューロンＣＭＯＳ回路９０５で構成される。
【００２５】
ここで、ニューロンＣＭＯＳ回路とは、ＣＭＯＳのフローティングゲートに複数のゲートを配設した回路である。図１及び図２においては、ニューロンＣＭＯＳ回路のｎチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳという）とｐチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳという）のフローティングゲートを共通にして、複数のゲートを配設した構成を示したが、ＮＭＯＳとＰＭＯＳのそれぞれのフローティングゲートに並列に接続する複数のゲートを配設することもできる。本願発明に係るニューロンＣＭＯＳ回路には、回路構成がシンプルであるため、ＮＭＯＳとＰＭＯＳのフローティングゲートを共通にして、複数のゲートを配設したニューロンＣＭＯＳ回路が好ましい。
【００２６】
ニューロンＣＭＯＳ回路９０１は、ＰＭＯＳのソースに電源電圧VDDが印加され、ＮＭＯＳのソースは接地する。また、ニューロンＣＭＯＳ回路９０１には、容量C1,1のゲートと容量C1,2のゲートが配設される。ニューロンＣＭＯＳ回路９０３には、容量C2,1のゲート、容量C2,2のゲート及び容量C2,3のゲートが配設される。ニューロンＣＭＯＳ回路９０５には、容量C3,1のゲート、容量C3,2のゲート、容量C3,3のゲート及び容量C3,4のゲートが配設される。
【００２７】
４ビットＡＤ変換器９００において、各ＣＭＯＳ回路の閾値は電源電圧VDDの１／２、各ニューロンＣＭＯＳ回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの１／２とする。Ci,1（ｉ＝１〜３）、Ci,2（ｉ＝１〜３）、Ci,3（ｉ＝２〜３）及びC3,4はニューロンＣＭＯＳ回路の閾値を決定するための容量であり、以下の式（２）〜（５）の関係を有する。
【数２】
ただし、ｎはビット数を表す自然数であり、４ビットＡＤ変換器９００においては４である。なお、Cuは半導体の設計上で最適に設定される基本容量である。
【数３】
【数４】
【数５】
ただし、４ビットＡＤ変換器９００においては、C3,4＝Cuである。
【００２８】
４ビットＡＤ変換器９００において、アナログ入力電圧VINはＣＭＯＳ回路N1と、νCMOSi（ｉ＝１〜３）の容量Ci,1（ｉ＝１〜３）を有する各ゲートとに入力される。ＣＭＯＳ回路N1は、アナログ入力電圧VINがVDD／２以上の場合には０Ｖを出力し、アナログ入力電圧VINがVDD／２未満の場合には電源電圧VDDを出力する。ＣＭＯＳ回路N1に接続するＣＭＯＳ回路N2は、ＣＭＯＳ回路N1の量子化出力電圧を反転してＡＤ変換出力VO1をデジタル変換出力端子に出力する。また、ＣＭＯＳ回路N2からの量子化出力電圧は、ＣＭＯＳ回路N3により反転され、νCMOSi（ｉ＝１〜３）の容量Ci,2（ｉ＝１〜３）を有する各ゲートに入力される。
【００２９】
νCMOS1は、２つのゲートに入力される電圧に応じて、式（６）のように量子化出力電圧V1を出力する。
【数６】
【００３０】
式（６）に式（２）〜（３）を代入して、ＡＤ変換出力VO1が０の場合と、VDDの場合とで整理すると、式（７）のようになる。
【数７】
【００３１】
電圧V1はＣＭＯＳ回路N4により反転され、ＡＤ変換出力VO2としてデジタル変換出力端子に出力される。また、ＣＭＯＳ回路N5は、ＣＭＯＳ回路N4からの量子化出力電圧を更に反転した電圧をC2,3及びC3,3に印加する。なお、電圧V１をＣＭＯＳ回路N4とN5により２度反転してC2,3及びC3,3に印加しているが、これは波形整形のためである。
【００３２】
νCMOS2は、３つのゲートに入力される電圧に応じて、式（８）のように電圧V2を出力する。
【数８】
【００３３】
【数９】
【００３４】
電圧V2はＣＭＯＳ回路N6により反転され、ＡＤ変換出力VO3としてデジタル変換出力端子に出力される。また、ＣＭＯＳ回路N7は、ＣＭＯＳ回路N6からの量子化出力電圧を更に反転した電圧をC3,4に印加する。なお、電圧V2をＣＭＯＳ回路N6とN7により２度反転してC3,4に印加しているが、これは波形整形のためである。
【００３５】
νCMOS3は、４つのゲートに入力される電圧に応じて、式（１０）のように量子化出力電圧V3を出力する。
【数１０】
【００３６】
【００３７】
したがって、図３に示すように、４ビットＡＤ変換器９００は、アナログ入力電圧VINに応じて４ビットのＡＤ変換出力VO1〜VO4を４個のデジタル変換出力端子に出力することができる。４ビットＡＤ変換器９００は、回路中に抵抗器やコンパレータを用いることなく、３つのニューロンＣＭＯＳ回路９０１〜９０５及び８個のＣＭＯＳ回路N1〜N8のみを用いてシンプルな回路構造を構成することができ、優れたＡＤ変換器を実現することができる。
【００３８】
しかし、４ビットＡＤ変換器９００は、ｎビットに拡張するのが難しい。４ビットＡＤ変換器９００をｎビットに拡張する場合、ｎ−１個のニューロンＣＭＯＳ回路が必要となる。このとき、ｎ−１番目のニューロンＣＭＯＳ回路には、ｎ個のゲートの入力端子を備えることになる。すなわち、ｎ−１番目のニューロンＣＭＯＳ回路には、容量の異なるｎ個のゲートを備える必要があり、変換出力のビット数が増加するに連れて回路の製造が困難になる。また、ゲート数の増加に伴って、フローティングゲートの電圧変化が小さくなり動作が不安定になる。
【００３９】
（本発明に係る４ビットフラッシュ型ＡＤ変換器）
上述の課題を解決し、４ビットＡＤ変換器９００の問題点を解消する、本発明に係るフラッシュ型ＡＤ変換器について、以下に説明する。本発明に係るフラッシュ型ＡＤ変換器は、３つのゲートを有するニューロンＣＭＯＳ回路を２ｎ−１−１個用いることにより、ｎビット（ここで、ｎは３以上の整数）のフラッシュ型ＡＤ変換器を構成することができる。本発明に係るフラッシュ型ＡＤ変換器の構成を理解するために、本実施形態においては、まず、４ビットのフラッシュ型ＡＤ変換器１００を例に説明する。その後、ｎビットに拡張した場合について説明する。
【００４０】
図４は、本発明の一実施形態に係る４ビットフラッシュ型ＡＤ変換器１００の回路図である。４ビットフラッシュ型ＡＤ変換器１００は、量子化出力部１３０とエンコード部１５０を有する。図４においてNi（ｉ＝１〜７）、NIN1、NIN2はＣＭＯＳ回路、νCMOSi（ｉ＝１〜７）はニューロンＣＭＯＳ回路である。ニューロンＣＭＯＳ回路のゲートに付したCi,1、Ci,2、Ci,3（ｉ＝１〜７）は、ニューロンＣＭＯＳ回路の各入力端子とフローティングゲート間の結合容量である。本実施形態に係る４ビットフラッシュ型ＡＤ変換器１００は、アナログ入力電圧VINを入力する端子と並列に接続する７個のニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜７）とを量子化出力部１３０に備える。また、量子化出力部１３０には、それぞれのニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜７）に直列に接続する７個の波形整形用のＣＭＯＳ回路Ni（ｉ＝１〜７）と、ＣＭＯＳ回路NIN1に直列に接続するＣＭＯＳ回路NIN2と、を備える。
【００４１】
また、４ビットフラッシュ型ＡＤ変換器１００は、エンコード部１５０を更に備える。エンコード部１５０は、偶数番目のＣＭＯＳ回路N2、N4及びN6にそれぞれ接続するＣＭＯＳ回路N2a、N4a及びN6aを有し、奇数番目のＣＭＯＳ回路N1、N3、N5及びN7と、偶数番目のＣＭＯＳ回路に接続するＣＭＯＳ回路N2a、N4a及びN6aと、からの量子化出力電圧を演算するＮＡＮＤ回路NAND1〜NAND8を有する。ＮＡＮＤ回路NAND8はＮＡＮＤ回路NAND1〜NAND7の量子化出力電圧を演算して、ＡＤ変換出力VO1をデジタル変換出力端子に出力する。また、エンコード部１５０は、ＣＭＯＳ回路N2、N4a及びN6からの量子化出力電圧を演算するＮＡＮＤ回路NAND9〜NAND12を有し、ＮＡＮＤ回路NAND12はＮＡＮＤ回路NAND9〜NAND11の量子化出力電圧を演算して、ＡＤ変換出力VO2をデジタル変換出力端子に出力する。４ビットフラッシュ型ＡＤ変換器１００は、ＣＭＯＳ回路N4の量子化出力電圧をＡＤ変換出力VO3としてデジタル変換出力端子に出力し、ＣＭＯＳ回路NIN2の量子化出力電圧をＡＤ変換出力VO4としてデジタル変換出力端子に出力する。
【００４２】
図５は、図４のｉ番目のニューロンＣＭＯＳ回路νCMOSiとその等価回路である。ニューロンＣＭＯＳ回路νCMOSiにおいて、Ci,1は、ニューロンＣＭＯＳ回路の閾値がフローティングゲート−基板間容量の影響により変動するのを防ぐための容量であり、式（１１）のように、フローティングゲート−基板間容量Ci,0（図示していない）と同容量である。このように、容量Ci,1と、フローティングゲート−基板間容量Ci,0とを同容量にすることにより、閾値への影響を抑えるニューロンＣＭＯＳ回路は、これまで報告されていない。
【数１１】
【００４３】
Ci,2、Ci,3はニューロンＣＭＯＳ回路の閾値を決定するための容量であり、それぞれ次に示す式（１２）、式（１３）の関係を満たす。
【数１２】
【数１３】
【００４４】
なお、Cuは半導体の設計上で最適に設定される基本容量で、例えば、０．０５ｐＦを用いることができる。また、全てのＣＭＯＳ回路の閾値は電源電圧VDDの１／２、全てのニューロンＣＭＯＳ回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの１／２とする。
【００４５】
図５において、Ci,0はフローティングゲート−基板間容量、Φｉは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φｉは、次に示す式（１４）のようになる。
【数１４】
【００４６】
ニューロンＣＭＯＳ回路は、フローティングゲートの電圧がVDD／２以上の場合に０Ｖ、VDD／２未満の場合に電源電圧VDDを出力する素子である。ニューロンＣＭＯＳ回路νCMOSiの出力をＣＭＯＳ回路Niにより反転した電圧が量子化出力電圧Vi（ｉ＝１〜７）であり、量子化出力電圧Viは式（１５）のようになる。
【数１５】
【００４７】
式（１５）に、式（１１）、式（１２）、式（１３）を代入し整理すると、式（１６）のようになる。
【数１６】
【００４８】
【数１７】
【００４９】
【００５０】
【数１８】
【００５１】
【数１９】
【００５２】
式（１８）及び式（１９）より、式（２０）のようになる。
【数２０】
【００５３】
式（２０）より、アナログ入力電圧VINを０Ｖから電源電圧VDDまで徐々に増加させると、量子化出力電圧Vi（ｉ＝１〜７）は、i・VDD／１６以上になると０ＶからVDDに変化し、VDD／２になると０に反転し、VDD−i・VDD／１６以上になると０ＶからVDDに反転する。すなわち、アナログ入力電圧VINを０Ｖから電源電圧VDDまで徐々に増加させると、アナログ入力電圧VINがVDD／１６増える毎に、量子化出力電圧V1、V2、V3、V4、V5、V６、V7が順次０ＶからVDDに変化して、入力電圧VINがVDD／２以上になると量子化出力電圧V8がVDDとなり、量子化出力電圧Vi（ｉ＝１〜７）が０になる。
【００５４】
さらに、アナログ入力電圧VINがVDD／１６増える毎に量子化出力電圧V7、V6、V5、V4、V3、V2、V1の順番で０ＶからVDDに反転する。量子化出力電圧Vi（ｉ＝１〜７）及びV8は、エンコード部１５０に入力され、エンコード部１５０により４ビットのＡＤ変換出力に変換している。図６は、図４の回路のアナログ入力電圧VINと、量子化出力電圧V1〜V8及びＡＤ変換出力VO1〜VO4の関係を表す図である。
【００５５】
本実施形態に係る４ビットフラッシュ型ＡＤ変換器１００は、上述したように、アナログ入力電圧VINに応じて４ビットのＡＤ変換出力VO1〜VO4を４個のデジタル変換出力端子に出力することができる。４ビットフラッシュ型ＡＤ変換器１００は、回路中に抵抗器やコンパレータを用いることなく、フローティングゲートに３つのゲートを有するニューロンＣＭＯＳ回路を７個用いて回路構造を構成することができる。ｎビットに拡張する場合にも、４ビットＡＤ変換器９００のように容量の異なるｎ個のゲートを備えたニューロンＣＭＯＳ回路を用いる必要はない。
【００５６】
【００５７】
ｎビットフラッシュ型ＡＤ変換器２００は、量子化出力部２３０とエンコード部２５０を有する。図７においてNi（ｉ＝１〜２ｎ−１−１）、NIN1、NIN2はＣＭＯＳ回路、νCMOSi（ｉ＝１〜２ｎ−１−１）はニューロンＣＭＯＳ回路である。ニューロンＣＭＯＳ回路のゲートに付したCi,1、Ci,2、Ci,3（ｉ＝１〜２ｎ−１−１）は、ニューロンＣＭＯＳ回路の各入力端子とフローティングゲート間の結合容量である。本実施形態に係るｎビットフラッシュ型ＡＤ変換器２００は、アナログ入力電圧VINを入力する端子と並列に接続する２ｎ−１−１個のニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜２ｎ−１−１）と１個のＣＭＯＳ回路NIN1とを量子化出力部２３０に備える。また、量子化出力部２３０には、それぞれのニューロンＣＭＯＳ回路に接続する２ｎ−１−１個の波形整形用のＣＭＯＳ回路Ni（ｉ＝１〜２ｎ−１−１）と、ＣＭＯＳ回路NIN1に直列に接続するＣＭＯＳ回路NIN2と、を備える。
【００５８】
また、ｎビットフラッシュ型ＡＤ変換器２００は、エンコード部２５０を更に有する。
ｎビットの場合のＡＤ変換出力VOi（ｉ＝１〜ｎ−２）を得るための回路は、式（２１）により設計できる。
【数２１】
【００５９】
Ci,1は、ニューロンＣＭＯＳ回路の閾値がフローティングゲート−基板間容量の影響により変動するのを防ぐための容量であり、式（２２）のように、フローティングゲート−基板間容量Ci,0（図示していない）と同容量である。
【数２２】
【００６０】
Ci,2、Ci,3はニューロンＣＭＯＳ回路の閾値を決定するための容量であり、それぞれ次に示す式（２３）、式（２４）の関係を満たす。
【数２３】
【数２４】
【００６１】
また、全てのＣＭＯＳ回路の閾値は電源電圧VDDの１／２、全てのニューロンＣＭＯＳ回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの１／２とする。
【００６２】
図８は、図７の上からｉ番目のニューロンＣＭＯＳ回路νCMOSiの回路とその等価回路である。図８において、Ci,0はフローティングゲート−基板間容量、Φｉは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φｉは、次に示す式（２５）のようになる。
【数２５】
【００６３】
ニューロンＣＭＯＳ回路は、フローティングゲートの電圧が電源電圧VDDの１／２以上の場合に０Ｖ、VDD／２未満の場合に電源電圧VDDを出力する素子である。ニューロンＣＭＯＳ回路νCMOSiの出力を回路Niにより反転した電圧が量子化出力電圧Vi（ｉ＝１〜２ｎ−１−１）であり、量子化出力電圧Viは式（２６）のようになる。
【数２６】
【００６４】
式（２６）に、式（２２）、式（２３）、式（２４）を代入し整理すると、式（２７）のようになる。
【数２７】
【００６５】
【数２８】
【００６６】
【００６７】
【数２９】
【００６８】
【数３０】
【００６９】
式（２９）及び式（３０）より、式（３１）のようになる。
【数３１】
【００７０】
【００７１】
【００７２】
以上説明したように、４ビットフラッシュ型ＡＤ変換器１００は、ｎビットフラッシュ型ＡＤ変換器２００に拡張することができる。本実施形態に係るｎビットフラッシュ型ＡＤ変換器２００は、回路中に抵抗器やコンパレータを用いることなく、３つのゲートを有するニューロンＣＭＯＳ回路を２ｎ−１−１個用いて回路構造を構成することができる。ｎビットフラッシュ型ＡＤ変換器２００は、４ビットＡＤ変換器９００のように容量の異なるｎ個のゲートを備えたニューロンＣＭＯＳ回路を用いる必要はない。また、本実施形態に係るｎビットフラッシュ型ＡＤ変換器２００は、電圧を比較する素子としてコンパレータに比べて回路規模が小さく消費電力の少ないニューロンＣＭＯＳ回路を用いると共に１個のニューロンＣＭＯＳ回路に２個の電圧レベルを判定する機能を持たせることにより使用する素子数を半減しており、回路規模が小さく低消費電力特性を有するフラッシュ型ＡＤ変換器を提供できる。
【００７３】
【００７４】
ｎビットフラッシュ型ＡＤ変換器３００は、量子化出力部３３０とエンコード部３５０を有する。図９は、本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器３００の回路図である。ｎビットフラッシュ型ＡＤ変換器３００においては、構成に必要なニューロンＣＭＯＳ回路の数は従来のフラッシュ型ＡＤ変換器を構成するコンパレータ数に比べて１個少ないだけである。図９においてNi（ｉ＝１〜２ｎ−１−１）、Nj（ｊ＝２ｎ−１＋１〜２ｎ−１）、NIN1、NIN2はＣＭＯＳ回路、νCMOSi（ｉ＝１〜２ｎ−１−１）、νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）はニューロンＣＭＯＳ回路である。ｎビットフラッシュ型ＡＤ変換器３００は、νCMOSi（ｉ＝１〜２ｎ−１−１）及びνCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）、すなわち、２ｎ−２個のニューロンＣＭＯＳ回路と１個のＣＭＯＳ回路NIN1とがアナログ入力電圧VINを入力する端子に接続し、各ニューロンＣＭＯＳ回路には波形整形用のＣＭＯＳ回路が１個ずつ直列に接続し、ＣＭＯＳ回路NIN1にはＣＭＯＳ回路NIN2が直列に接続する。
【００７５】
ニューロンＣＭＯＳ回路のゲートに付したCi,1、Ci,2、Ci,3（ｉ＝１〜２ｎ−１−１）及びCj,1、Cj,2、Cj,3（ｊ＝２ｎ−１＋１〜２ｎ−１）は、ニューロンＣＭＯＳ回路の各入力端子とフローティングゲート間の結合容量である。ｎビットフラッシュ型ＡＤ変換器３００においては、ニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜２ｎ−１−１）及びνCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）の容量Ci,1（ｉ＝１〜２ｎ−１−１）及びCj,1（ｊ＝２ｎ−１＋１〜２ｎ−１）を有するゲートには電源電圧VDDが印加され、容量Ci,2（ｉ＝１〜２ｎ−１−１）及びCj,2（ｊ＝２ｎ−１＋１〜２ｎ−１）を有するゲートにはアナログ入力電圧VINが印加される。νCMOSi（ｉ＝１〜２ｎ−１−１）の容量Ci,3（ｉ＝１〜２ｎ−１−１）を有するゲートには電源電圧VDDが印加され、νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）の容量Cj,3（ｊ＝２ｎ−１＋１〜２ｎ−１）を有するゲートは接地される。アナログ入力電圧VINは、ＣＭＯＳ回路NIN2に直列に接続したＣＭＯＳ回路NIN1にも印加される。
【００７６】
また、ｎビットフラッシュ型ＡＤ変換器３００は、エンコード部３５０を更に有する。ｎビットの場合のＡＤ変換出力VOi（ｉ＝１〜ｎ−１）を得るための回路は、式（３２）により設計できる。
【数３２】
【００７７】
Ci,1、Cj,1は、ニューロンＣＭＯＳ回路の閾値がフローティングゲート−基板間容量の影響により変動するのを防ぐための容量であり、式（３３）、式（３４）のように、フローティングゲート−基板間容量Ci,0（図示していない）、Cj,0（図示していない）と同容量である。
【００７８】
【数３３】
【数３４】
【００７９】
Ci,2、Ci,3、Cj,2、Cj,3はニューロンＣＭＯＳ回路の閾値を決定するための容量であり、それぞれ次に示す式（３５）〜式（３８）の関係を満たす。
【数３５】
【数３６】
【数３７】
【数３８】
また、全てのＣＭＯＳ回路の閾値は電源電圧VDDの１／２、全てのニューロンＣＭＯＳ回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの１／２とする。
【００８０】
図１０は、図９の上からｉ番目（ｉ＝１〜２ｎ−１−１）のニューロンＣＭＯＳ回路νCMOSiの回路とその等価回路であり、図１１は図９の上からｊ番目（ｊ＝２ｎ−１＋１〜２ｎ−１）のニューロンＣＭＯＳ回路νCMOSjの回路とその等価回路である。図１０、図１１において、Ci,0、Cj,0はフローティングゲート−基板間容量、Φｉ及びΦjは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φｉ、Φjは、次に示す式（３９）、（４０）のようになる。
【数３９】
【数４０】
【００８１】
ニューロンＣＭＯＳ回路は、フローティングゲートの電圧が電源電圧VDDの１／２以上の場合に０Ｖ、VDD／２未満の場合に電源電圧VDDを出力する素子である。ニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜２ｎ−１−１）の出力を回路Ni（ｉ＝１〜２ｎ−１−１）により反転した電圧が量子化出力電圧Vi（ｉ＝１〜２ｎ−１−１）であり、ニューロンＣＭＯＳ回路νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）の出力をＣＭＯＳ回路Nj（ｊ＝２ｎ−１＋１〜２ｎ−１）により反転した電圧が量子化出力電圧Vj（ｊ＝２ｎ−１＋１〜２ｎ−１）である。したがって、量子化出力電圧Vi（ｉ＝１〜２ｎ−１）及びVj（ｊ＝２ｎ−１＋１〜２ｎ−１）は、式（４１）、式（４２）のようになる。
【数４１】
【数４２】
【００８２】
式（４１）に、式（３３）、式（３５）、式（３６）を代入し整理すると、式（４３）のようになる。また、式（４２）に式（３４）、式（３７）、式（３８）を代入し整理すると、式（４４）のようになる。
【数４３】
【数４４】
【００８３】
【００８４】
【００８５】
【００８６】
すななち、ｎビットフラッシュ型ＡＤ変換器２００は、最上位ビットを得るために必要な電源電圧VDDの１／２を閾値とする信号を事前に発生させ、これをニューロンＣＭＯＳ回路に印加し、１個のニューロンＣＭＯＳ回路に２個の閾値を判定させることにより回路規模を１／２にしている。同様に、上位２ビットの信号またはこれを得るために必要な電源電圧VDDの１／４、２／４、３／４を閾値とする信号を事前に発生させ、これをニューロンＣＭＯＳ回路に印加し、１個のニューロンＣＭＯＳ回路に４個の閾値を判定させることにより回路規模を１／４にすることも可能である。さらに、上位ｋビットの信号またはこれを得るために必要な信号を事前に発生させ、これをニューロンＣＭＯＳ回路に印加し、１個のニューロンＣＭＯＳ回路に２ｋ個の閾値を判定させることにより回路規模を１／２ｋにすることも可能である。
【実施例】
【００８７】
（実施例）
図１２は、図４に示した本発明の実施形態に係る４ビットフラッシュ型ＡＤ変換器１００のシミュレーション結果である。本実施例のシミュレーションは、回路シミュレータＨＳＰＩＣＥを用いて行なった。本実施例においては、Cuを０．０５ｐＦとして計算した。図１２に示したように、４ビットフラッシュ型ＡＤ変換器１００は、アナログ入力電圧VINを４ビットのデジタル値に変換してＡＤ変換出力VO1〜VO4を出力することができる。
【符号の説明】
【００８８】
１００：４ビットフラッシュ型ＡＤ変換器、１３０：量子化出力部、１５０：エンコード部、２００：ｎビットフラッシュ型ＡＤ変換器、２３０：量子化出力部、２５０：エンコード部、３００：ｎビットフラッシュ型ＡＤ変換器、３３０：量子化出力部、３５０：エンコード部、９００：４ビットＡＤ変換器、９０１：ニューロンＣＭＯＳ回路、９０３：ニューロンＣＭＯＳ回路、９０５：ニューロンＣＭＯＳ回路、９９１：ニューロンＣＭＯＳ回路９０１の等価回路
【技術分野】
【０００１】
本発明はアナログ−デジタル変換器に関する。特に、ニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器に関する。
【背景技術】
【０００２】
アナログ−デジタル変換器（以下、ＡＤ変換器という）は、連続的なアナログ信号を離散的なデジタル信号に変換する回路である。ＡＤ変換器には様々な型式があるが、高速変換を必要とする場合には、並列型ＡＤ変換器の一つであるフラッシュ型ＡＤ変換器がよく用いられる。このフラッシュ型ＡＤ変換器は、直列に接続された複数の分圧用抵抗により複数の基準電圧を生成し、それぞれの基準電圧とアナログ入力信号電圧を各コンパレータで比較し、その比較結果に基づいてアナログ入力信号に対応するデジタル信号を出力するものである。
【０００３】
フラッシュ型ＡＤ変換器では、ｎビットの分解能を得るために２ｎ−１個のコンパレータを必要とする。そのため分解能が上がるにつれて回路規模が指数関数的に増大し、これに伴って消費電力が増加するという問題があった。さらに、コンパレータ自体も一般のＣＭＯＳ（相補型金属酸化膜半導体）論理ゲートなどと比べると、回路構造が複雑で回路規模も大きく、消費電力も大きい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−６６７９号公報
【特許文献２】国際公開番号 ＷＯ９６／３０８５５
【特許文献３】特開平７−２２６０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フラッシュ型ＡＤ変換器は、分解能を高くしようとするとレイアウト面積及び消費電力が指数関数的に増加する。本発明は、回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するフローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路の出力に接続する２ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。
【０００７】
前記ニューロンＣＭＯＳ回路は、電源電圧が印加され、第１の容量を有する第１のゲートと、アナログ入力電圧が印加され、第２の容量を有する第２のゲートと、前記第１のＣＭＯＳ回路と接続し、第３の容量を有する第３のゲートと、を備えてもよい。
【０００８】
前記第１の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第２の容量は基本容量の２ｎ−１倍に等しく、前記第３の容量は前記基本容量の（２ｎ−１−ｉ）倍に等しく、前記ｉは１番目の前記ニューロンＣＭＯＳ回路から２ｎ−１−１番目の前記ニューロンＣＭＯＳ回路に対応する整数であってもよい。
【０００９】
前記ニューロンＣＭＯＳ回路の閾値と前記ＣＭＯＳ回路の閾値は、電源電圧の１／２であってもよい。
【００１０】
前記量子化出力部は、前記ニューロンＣＭＯＳ回路と前記第１のＣＭＯＳ回路とにそれぞれ直列に接続する２ｎ−１個のＣＭＯＳ回路を備えてもよい。
【００１１】
前記エンコード部は、前記量子化出力電圧をVi（ｉ＝１〜２ｎ−１−１）、前記デジタル変換出力端子に出力される電圧をVOi（ｉ＝１〜ｎ−２）とすると、ｉ番目のデジタル変換出力端子に出力される電圧VOi（ｉ＝１〜ｎ−２）と、前記量子化出力電圧をVi（ｉ＝１〜２ｎ−１−１）とは、以下の式の関係を満たしてもよい。
【数１】
【００１２】
本発明の一実施形態によると、第１のＣＭＯＳ回路と、共通するフローティングゲートを有し、３個のゲートがフローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路の出力に接続する７個のニューロンＣＭＯＳ回路と、を備える量子化出力部と、前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、前記量子化出力部又は前記エンコード部に接続する４個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器が提供される。
【００１３】
前記ニューロンＣＭＯＳ回路は、電源電圧が印加され、第１の容量を有する第１のゲートと、アナログ入力電圧が印加され、第２の容量を有する第２のゲートと、前記第１のＣＭＯＳ回路と接続し、第３の容量を有する第３のゲートと、を備えてもよい。
【００１４】
前記第１の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第２の容量は基本容量の８倍に等しく、前記第３の容量は前記基本容量の（８−ｉ）倍に等しく、前記ｉは１番目の前記ニューロンＣＭＯＳ回路から７番目の前記ニューロンＣＭＯＳ回路に対応する整数であってもよい。
【００１５】
前記ニューロンＣＭＯＳ回路の閾値と前記ＣＭＯＳ回路の閾値は、電源電圧の１／２であってもよい。
【００１６】
前記量子化出力部は、前記ニューロンＣＭＯＳ回路と前記第１のＣＭＯＳ回路とにそれぞれ直列に接続する８個のＣＭＯＳ回路を備えてもよい。
【００１７】
前記エンコード部は、偶数番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路にそれぞれ直列に接続する３個のＣＭＯＳ回路と、奇数番目の前記ニューロンＣＭＯＳ回路に接続する４個の前記ＣＭＯＳ回路と、偶数番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する３個の前記ＣＭＯＳ回路と、に接続し、７個の前記ＣＭＯＳ回路から出力される量子化出力電圧を演算する７個のＮＡＮＤ回路と、前記７個のＮＡＮＤ回路に接続する１個のＮＡＮＤ回路と、２番目及び６番目の前記ニューロンＣＭＯＳ回路に接続する前記ＣＭＯＳ回路と、４番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する前記ＣＭＯＳ回路と、に接続し、３個の前記ＣＭＯＳ回路から出力される量子化出力電圧を演算する３個のＮＡＮＤ回路と、前記３個のＮＡＮＤ回路に接続する１個のＮＡＮＤ回路と、を備えてもよい。
【００１８】
前記デジタル変換出力端子は、前記第１のＣＭＯＳ回路に直列に接続するＣＭＯＳ回路に接続し、第１のビットを出力する第１のデジタル変換出力端子と、前記４番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する前記ＣＭＯＳ回路に接続し、第２のビットを出力する第２のデジタル変換出力端子と、前記３個のＮＡＮＤ回路に接続するＮＡＮＤ回路に接続し、第３のビットを出力する第３のデジタル変換出力端子と、前記７個のＮＡＮＤ回路に接続するＮＡＮＤ回路に接続し、第４のビットを出力する第４のデジタル変換出力端子と、を備えてもよい。
【発明の効果】
【００１９】
本発明によると、分解能を高くしても、回路規模の増大を抑制し、低消費電力化を実現するフラッシュ型ＡＤ変換器が提供される。
【図面の簡単な説明】
【００２０】
【図１】４ビットＡＤ変換器９００の回路図である。
【図２】（ａ）は図１のニューロンＣＭＯＳ回路９０１の回路図であり、（ｂ）はニューロンＣＭＯＳ回路９０１の等価回路９９１の回路図を示す。
【図３】４ビットＡＤ変換器９００のアナログ入力電圧と、量子化出力電圧及びＡＤ変換出力との関係を示す図である。
【図４】本発明の一実施形態に係る４ビットフラッシュ型ＡＤ変換器１００の回路図である。
【図５】本発明の一実施形態に係る４ビットフラッシュ型ＡＤ変換器１００のニューロンＣＭＯＳ回路とその等価回路。
【図６】本発明の一実施形態に係る４ビットフラッシュ型ＡＤ変換器１００の回路のアナログ入力電圧と、量子化出力電圧及びＡＤ変換出力との関係を示す図である。
【図７】本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器２００の回路図である。
【図８】本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器２００のニューロンＣＭＯＳ回路とその等価回路。
【図９】本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器３００の回路図である。
【図１０】本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器３００のニューロンＣＭＯＳ回路（νCMOSi（ｉ＝１〜２ｎ−１−１））とその等価回路。
【図１１】本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器３００のニューロンＣＭＯＳ回路（νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１））とその等価回路。
【図１２】４ビットフラッシュ型ＡＤ変換器１００のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００２１】
本発明においては、上記課題を解決するために、コンパレータよりも回路構造が簡単で、回路規模及び消費電力の少ないニューロンＣＭＯＳ回路を用いてフラッシュ型ＡＤ変換器を構成することを鋭意検討した。本発明者らは、電源電圧の１／２を閾値とするＣＭＯＳ回路を用いて、アナログ入力電圧が電源電圧の１／２以上の場合と、アナログ入力電圧が電源電圧の１／２未満の場合とで、ニューロンＣＭＯＳ回路に印加する電圧を切り替えることにより、従来のフラッシュ型ＡＤ変換器を構成する場合に必要とされたコンパレータの約半分の２ｎ−１−１個のニューロンＣＭＯＳ回路でフラッシュ型ＡＤ変換器を構成できることを見出した。
【００２２】
以下、図面を参照して本発明に係るフラッシュ型ＡＤ変換器について詳細に説明する。但し、本発明のフラッシュ型ＡＤ変換器は多くの異なる態様で実施することも可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、本実施の形態及び実施例で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（４ビットＡＤ変換器）
ここで、後述する本願発明に係るフラッシュ型ＡＤ変換器の理解をしやすくするために、本発明者らが以前に発明し、２０１０年２月４日に財団法人北九州産業学術推進機構の主催による「第２回ユニーク・自作チップ・コンテストｉｎひびきの」において発表した４ビットＡＤ変換器について、まず説明する。図１は、４ビットＡＤ変換器９００の回路図である。また、図２（ａ）はニューロンＣＭＯＳ回路９０１であり、図２（ｂ）はニューロンＣＭＯＳ回路９０１の等価回路９９１の回路図である。
【００２４】
４ビットＡＤ変換器９００は、８個のＣＭＯＳ回路と、３個のニューロンＣＭＯＳ回路とを含む。図１においてNi（ｉ＝１〜８）はＣＭＯＳ回路を示し、νCMOSi（ｉ＝１〜３）はニューロンＣＭＯＳ回路を示す。なお、νCMOS1はニューロンＣＭＯＳ回路９０１で、νCMOS2はニューロンＣＭＯＳ回路９０３で、νCMOS3はニューロンＣＭＯＳ回路９０５で構成される。
【００２５】
ここで、ニューロンＣＭＯＳ回路とは、ＣＭＯＳのフローティングゲートに複数のゲートを配設した回路である。図１及び図２においては、ニューロンＣＭＯＳ回路のｎチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳという）とｐチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳという）のフローティングゲートを共通にして、複数のゲートを配設した構成を示したが、ＮＭＯＳとＰＭＯＳのそれぞれのフローティングゲートに並列に接続する複数のゲートを配設することもできる。本願発明に係るニューロンＣＭＯＳ回路には、回路構成がシンプルであるため、ＮＭＯＳとＰＭＯＳのフローティングゲートを共通にして、複数のゲートを配設したニューロンＣＭＯＳ回路が好ましい。
【００２６】
ニューロンＣＭＯＳ回路９０１は、ＰＭＯＳのソースに電源電圧VDDが印加され、ＮＭＯＳのソースは接地する。また、ニューロンＣＭＯＳ回路９０１には、容量C1,1のゲートと容量C1,2のゲートが配設される。ニューロンＣＭＯＳ回路９０３には、容量C2,1のゲート、容量C2,2のゲート及び容量C2,3のゲートが配設される。ニューロンＣＭＯＳ回路９０５には、容量C3,1のゲート、容量C3,2のゲート、容量C3,3のゲート及び容量C3,4のゲートが配設される。
【００２７】
４ビットＡＤ変換器９００において、各ＣＭＯＳ回路の閾値は電源電圧VDDの１／２、各ニューロンＣＭＯＳ回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの１／２とする。Ci,1（ｉ＝１〜３）、Ci,2（ｉ＝１〜３）、Ci,3（ｉ＝２〜３）及びC3,4はニューロンＣＭＯＳ回路の閾値を決定するための容量であり、以下の式（２）〜（５）の関係を有する。
【数２】
ただし、ｎはビット数を表す自然数であり、４ビットＡＤ変換器９００においては４である。なお、Cuは半導体の設計上で最適に設定される基本容量である。
【数３】
【数４】
【数５】
ただし、４ビットＡＤ変換器９００においては、C3,4＝Cuである。
【００２８】
４ビットＡＤ変換器９００において、アナログ入力電圧VINはＣＭＯＳ回路N1と、νCMOSi（ｉ＝１〜３）の容量Ci,1（ｉ＝１〜３）を有する各ゲートとに入力される。ＣＭＯＳ回路N1は、アナログ入力電圧VINがVDD／２以上の場合には０Ｖを出力し、アナログ入力電圧VINがVDD／２未満の場合には電源電圧VDDを出力する。ＣＭＯＳ回路N1に接続するＣＭＯＳ回路N2は、ＣＭＯＳ回路N1の量子化出力電圧を反転してＡＤ変換出力VO1をデジタル変換出力端子に出力する。また、ＣＭＯＳ回路N2からの量子化出力電圧は、ＣＭＯＳ回路N3により反転され、νCMOSi（ｉ＝１〜３）の容量Ci,2（ｉ＝１〜３）を有する各ゲートに入力される。
【００２９】
νCMOS1は、２つのゲートに入力される電圧に応じて、式（６）のように量子化出力電圧V1を出力する。
【数６】
【００３０】
式（６）に式（２）〜（３）を代入して、ＡＤ変換出力VO1が０の場合と、VDDの場合とで整理すると、式（７）のようになる。
【数７】
【００３１】
電圧V1はＣＭＯＳ回路N4により反転され、ＡＤ変換出力VO2としてデジタル変換出力端子に出力される。また、ＣＭＯＳ回路N5は、ＣＭＯＳ回路N4からの量子化出力電圧を更に反転した電圧をC2,3及びC3,3に印加する。なお、電圧V１をＣＭＯＳ回路N4とN5により２度反転してC2,3及びC3,3に印加しているが、これは波形整形のためである。
【００３２】
νCMOS2は、３つのゲートに入力される電圧に応じて、式（８）のように電圧V2を出力する。
【数８】
【００３３】
【数９】
【００３４】
電圧V2はＣＭＯＳ回路N6により反転され、ＡＤ変換出力VO3としてデジタル変換出力端子に出力される。また、ＣＭＯＳ回路N7は、ＣＭＯＳ回路N6からの量子化出力電圧を更に反転した電圧をC3,4に印加する。なお、電圧V2をＣＭＯＳ回路N6とN7により２度反転してC3,4に印加しているが、これは波形整形のためである。
【００３５】
νCMOS3は、４つのゲートに入力される電圧に応じて、式（１０）のように量子化出力電圧V3を出力する。
【数１０】
【００３６】
【００３７】
したがって、図３に示すように、４ビットＡＤ変換器９００は、アナログ入力電圧VINに応じて４ビットのＡＤ変換出力VO1〜VO4を４個のデジタル変換出力端子に出力することができる。４ビットＡＤ変換器９００は、回路中に抵抗器やコンパレータを用いることなく、３つのニューロンＣＭＯＳ回路９０１〜９０５及び８個のＣＭＯＳ回路N1〜N8のみを用いてシンプルな回路構造を構成することができ、優れたＡＤ変換器を実現することができる。
【００３８】
しかし、４ビットＡＤ変換器９００は、ｎビットに拡張するのが難しい。４ビットＡＤ変換器９００をｎビットに拡張する場合、ｎ−１個のニューロンＣＭＯＳ回路が必要となる。このとき、ｎ−１番目のニューロンＣＭＯＳ回路には、ｎ個のゲートの入力端子を備えることになる。すなわち、ｎ−１番目のニューロンＣＭＯＳ回路には、容量の異なるｎ個のゲートを備える必要があり、変換出力のビット数が増加するに連れて回路の製造が困難になる。また、ゲート数の増加に伴って、フローティングゲートの電圧変化が小さくなり動作が不安定になる。
【００３９】
（本発明に係る４ビットフラッシュ型ＡＤ変換器）
上述の課題を解決し、４ビットＡＤ変換器９００の問題点を解消する、本発明に係るフラッシュ型ＡＤ変換器について、以下に説明する。本発明に係るフラッシュ型ＡＤ変換器は、３つのゲートを有するニューロンＣＭＯＳ回路を２ｎ−１−１個用いることにより、ｎビット（ここで、ｎは３以上の整数）のフラッシュ型ＡＤ変換器を構成することができる。本発明に係るフラッシュ型ＡＤ変換器の構成を理解するために、本実施形態においては、まず、４ビットのフラッシュ型ＡＤ変換器１００を例に説明する。その後、ｎビットに拡張した場合について説明する。
【００４０】
図４は、本発明の一実施形態に係る４ビットフラッシュ型ＡＤ変換器１００の回路図である。４ビットフラッシュ型ＡＤ変換器１００は、量子化出力部１３０とエンコード部１５０を有する。図４においてNi（ｉ＝１〜７）、NIN1、NIN2はＣＭＯＳ回路、νCMOSi（ｉ＝１〜７）はニューロンＣＭＯＳ回路である。ニューロンＣＭＯＳ回路のゲートに付したCi,1、Ci,2、Ci,3（ｉ＝１〜７）は、ニューロンＣＭＯＳ回路の各入力端子とフローティングゲート間の結合容量である。本実施形態に係る４ビットフラッシュ型ＡＤ変換器１００は、アナログ入力電圧VINを入力する端子と並列に接続する７個のニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜７）とを量子化出力部１３０に備える。また、量子化出力部１３０には、それぞれのニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜７）に直列に接続する７個の波形整形用のＣＭＯＳ回路Ni（ｉ＝１〜７）と、ＣＭＯＳ回路NIN1に直列に接続するＣＭＯＳ回路NIN2と、を備える。
【００４１】
また、４ビットフラッシュ型ＡＤ変換器１００は、エンコード部１５０を更に備える。エンコード部１５０は、偶数番目のＣＭＯＳ回路N2、N4及びN6にそれぞれ接続するＣＭＯＳ回路N2a、N4a及びN6aを有し、奇数番目のＣＭＯＳ回路N1、N3、N5及びN7と、偶数番目のＣＭＯＳ回路に接続するＣＭＯＳ回路N2a、N4a及びN6aと、からの量子化出力電圧を演算するＮＡＮＤ回路NAND1〜NAND8を有する。ＮＡＮＤ回路NAND8はＮＡＮＤ回路NAND1〜NAND7の量子化出力電圧を演算して、ＡＤ変換出力VO1をデジタル変換出力端子に出力する。また、エンコード部１５０は、ＣＭＯＳ回路N2、N4a及びN6からの量子化出力電圧を演算するＮＡＮＤ回路NAND9〜NAND12を有し、ＮＡＮＤ回路NAND12はＮＡＮＤ回路NAND9〜NAND11の量子化出力電圧を演算して、ＡＤ変換出力VO2をデジタル変換出力端子に出力する。４ビットフラッシュ型ＡＤ変換器１００は、ＣＭＯＳ回路N4の量子化出力電圧をＡＤ変換出力VO3としてデジタル変換出力端子に出力し、ＣＭＯＳ回路NIN2の量子化出力電圧をＡＤ変換出力VO4としてデジタル変換出力端子に出力する。
【００４２】
図５は、図４のｉ番目のニューロンＣＭＯＳ回路νCMOSiとその等価回路である。ニューロンＣＭＯＳ回路νCMOSiにおいて、Ci,1は、ニューロンＣＭＯＳ回路の閾値がフローティングゲート−基板間容量の影響により変動するのを防ぐための容量であり、式（１１）のように、フローティングゲート−基板間容量Ci,0（図示していない）と同容量である。このように、容量Ci,1と、フローティングゲート−基板間容量Ci,0とを同容量にすることにより、閾値への影響を抑えるニューロンＣＭＯＳ回路は、これまで報告されていない。
【数１１】
【００４３】
Ci,2、Ci,3はニューロンＣＭＯＳ回路の閾値を決定するための容量であり、それぞれ次に示す式（１２）、式（１３）の関係を満たす。
【数１２】
【数１３】
【００４４】
なお、Cuは半導体の設計上で最適に設定される基本容量で、例えば、０．０５ｐＦを用いることができる。また、全てのＣＭＯＳ回路の閾値は電源電圧VDDの１／２、全てのニューロンＣＭＯＳ回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの１／２とする。
【００４５】
図５において、Ci,0はフローティングゲート−基板間容量、Φｉは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φｉは、次に示す式（１４）のようになる。
【数１４】
【００４６】
ニューロンＣＭＯＳ回路は、フローティングゲートの電圧がVDD／２以上の場合に０Ｖ、VDD／２未満の場合に電源電圧VDDを出力する素子である。ニューロンＣＭＯＳ回路νCMOSiの出力をＣＭＯＳ回路Niにより反転した電圧が量子化出力電圧Vi（ｉ＝１〜７）であり、量子化出力電圧Viは式（１５）のようになる。
【数１５】
【００４７】
式（１５）に、式（１１）、式（１２）、式（１３）を代入し整理すると、式（１６）のようになる。
【数１６】
【００４８】
【数１７】
【００４９】
【００５０】
【数１８】
【００５１】
【数１９】
【００５２】
式（１８）及び式（１９）より、式（２０）のようになる。
【数２０】
【００５３】
式（２０）より、アナログ入力電圧VINを０Ｖから電源電圧VDDまで徐々に増加させると、量子化出力電圧Vi（ｉ＝１〜７）は、i・VDD／１６以上になると０ＶからVDDに変化し、VDD／２になると０に反転し、VDD−i・VDD／１６以上になると０ＶからVDDに反転する。すなわち、アナログ入力電圧VINを０Ｖから電源電圧VDDまで徐々に増加させると、アナログ入力電圧VINがVDD／１６増える毎に、量子化出力電圧V1、V2、V3、V4、V5、V６、V7が順次０ＶからVDDに変化して、入力電圧VINがVDD／２以上になると量子化出力電圧V8がVDDとなり、量子化出力電圧Vi（ｉ＝１〜７）が０になる。
【００５４】
さらに、アナログ入力電圧VINがVDD／１６増える毎に量子化出力電圧V7、V6、V5、V4、V3、V2、V1の順番で０ＶからVDDに反転する。量子化出力電圧Vi（ｉ＝１〜７）及びV8は、エンコード部１５０に入力され、エンコード部１５０により４ビットのＡＤ変換出力に変換している。図６は、図４の回路のアナログ入力電圧VINと、量子化出力電圧V1〜V8及びＡＤ変換出力VO1〜VO4の関係を表す図である。
【００５５】
本実施形態に係る４ビットフラッシュ型ＡＤ変換器１００は、上述したように、アナログ入力電圧VINに応じて４ビットのＡＤ変換出力VO1〜VO4を４個のデジタル変換出力端子に出力することができる。４ビットフラッシュ型ＡＤ変換器１００は、回路中に抵抗器やコンパレータを用いることなく、フローティングゲートに３つのゲートを有するニューロンＣＭＯＳ回路を７個用いて回路構造を構成することができる。ｎビットに拡張する場合にも、４ビットＡＤ変換器９００のように容量の異なるｎ個のゲートを備えたニューロンＣＭＯＳ回路を用いる必要はない。
【００５６】
【００５７】
ｎビットフラッシュ型ＡＤ変換器２００は、量子化出力部２３０とエンコード部２５０を有する。図７においてNi（ｉ＝１〜２ｎ−１−１）、NIN1、NIN2はＣＭＯＳ回路、νCMOSi（ｉ＝１〜２ｎ−１−１）はニューロンＣＭＯＳ回路である。ニューロンＣＭＯＳ回路のゲートに付したCi,1、Ci,2、Ci,3（ｉ＝１〜２ｎ−１−１）は、ニューロンＣＭＯＳ回路の各入力端子とフローティングゲート間の結合容量である。本実施形態に係るｎビットフラッシュ型ＡＤ変換器２００は、アナログ入力電圧VINを入力する端子と並列に接続する２ｎ−１−１個のニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜２ｎ−１−１）と１個のＣＭＯＳ回路NIN1とを量子化出力部２３０に備える。また、量子化出力部２３０には、それぞれのニューロンＣＭＯＳ回路に接続する２ｎ−１−１個の波形整形用のＣＭＯＳ回路Ni（ｉ＝１〜２ｎ−１−１）と、ＣＭＯＳ回路NIN1に直列に接続するＣＭＯＳ回路NIN2と、を備える。
【００５８】
また、ｎビットフラッシュ型ＡＤ変換器２００は、エンコード部２５０を更に有する。
ｎビットの場合のＡＤ変換出力VOi（ｉ＝１〜ｎ−２）を得るための回路は、式（２１）により設計できる。
【数２１】
【００５９】
Ci,1は、ニューロンＣＭＯＳ回路の閾値がフローティングゲート−基板間容量の影響により変動するのを防ぐための容量であり、式（２２）のように、フローティングゲート−基板間容量Ci,0（図示していない）と同容量である。
【数２２】
【００６０】
Ci,2、Ci,3はニューロンＣＭＯＳ回路の閾値を決定するための容量であり、それぞれ次に示す式（２３）、式（２４）の関係を満たす。
【数２３】
【数２４】
【００６１】
また、全てのＣＭＯＳ回路の閾値は電源電圧VDDの１／２、全てのニューロンＣＭＯＳ回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの１／２とする。
【００６２】
図８は、図７の上からｉ番目のニューロンＣＭＯＳ回路νCMOSiの回路とその等価回路である。図８において、Ci,0はフローティングゲート−基板間容量、Φｉは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φｉは、次に示す式（２５）のようになる。
【数２５】
【００６３】
ニューロンＣＭＯＳ回路は、フローティングゲートの電圧が電源電圧VDDの１／２以上の場合に０Ｖ、VDD／２未満の場合に電源電圧VDDを出力する素子である。ニューロンＣＭＯＳ回路νCMOSiの出力を回路Niにより反転した電圧が量子化出力電圧Vi（ｉ＝１〜２ｎ−１−１）であり、量子化出力電圧Viは式（２６）のようになる。
【数２６】
【００６４】
式（２６）に、式（２２）、式（２３）、式（２４）を代入し整理すると、式（２７）のようになる。
【数２７】
【００６５】
【数２８】
【００６６】
【００６７】
【数２９】
【００６８】
【数３０】
【００６９】
式（２９）及び式（３０）より、式（３１）のようになる。
【数３１】
【００７０】
【００７１】
【００７２】
以上説明したように、４ビットフラッシュ型ＡＤ変換器１００は、ｎビットフラッシュ型ＡＤ変換器２００に拡張することができる。本実施形態に係るｎビットフラッシュ型ＡＤ変換器２００は、回路中に抵抗器やコンパレータを用いることなく、３つのゲートを有するニューロンＣＭＯＳ回路を２ｎ−１−１個用いて回路構造を構成することができる。ｎビットフラッシュ型ＡＤ変換器２００は、４ビットＡＤ変換器９００のように容量の異なるｎ個のゲートを備えたニューロンＣＭＯＳ回路を用いる必要はない。また、本実施形態に係るｎビットフラッシュ型ＡＤ変換器２００は、電圧を比較する素子としてコンパレータに比べて回路規模が小さく消費電力の少ないニューロンＣＭＯＳ回路を用いると共に１個のニューロンＣＭＯＳ回路に２個の電圧レベルを判定する機能を持たせることにより使用する素子数を半減しており、回路規模が小さく低消費電力特性を有するフラッシュ型ＡＤ変換器を提供できる。
【００７３】
【００７４】
ｎビットフラッシュ型ＡＤ変換器３００は、量子化出力部３３０とエンコード部３５０を有する。図９は、本発明の一実施形態に係るｎビットフラッシュ型ＡＤ変換器３００の回路図である。ｎビットフラッシュ型ＡＤ変換器３００においては、構成に必要なニューロンＣＭＯＳ回路の数は従来のフラッシュ型ＡＤ変換器を構成するコンパレータ数に比べて１個少ないだけである。図９においてNi（ｉ＝１〜２ｎ−１−１）、Nj（ｊ＝２ｎ−１＋１〜２ｎ−１）、NIN1、NIN2はＣＭＯＳ回路、νCMOSi（ｉ＝１〜２ｎ−１−１）、νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）はニューロンＣＭＯＳ回路である。ｎビットフラッシュ型ＡＤ変換器３００は、νCMOSi（ｉ＝１〜２ｎ−１−１）及びνCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）、すなわち、２ｎ−２個のニューロンＣＭＯＳ回路と１個のＣＭＯＳ回路NIN1とがアナログ入力電圧VINを入力する端子に接続し、各ニューロンＣＭＯＳ回路には波形整形用のＣＭＯＳ回路が１個ずつ直列に接続し、ＣＭＯＳ回路NIN1にはＣＭＯＳ回路NIN2が直列に接続する。
【００７５】
ニューロンＣＭＯＳ回路のゲートに付したCi,1、Ci,2、Ci,3（ｉ＝１〜２ｎ−１−１）及びCj,1、Cj,2、Cj,3（ｊ＝２ｎ−１＋１〜２ｎ−１）は、ニューロンＣＭＯＳ回路の各入力端子とフローティングゲート間の結合容量である。ｎビットフラッシュ型ＡＤ変換器３００においては、ニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜２ｎ−１−１）及びνCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）の容量Ci,1（ｉ＝１〜２ｎ−１−１）及びCj,1（ｊ＝２ｎ−１＋１〜２ｎ−１）を有するゲートには電源電圧VDDが印加され、容量Ci,2（ｉ＝１〜２ｎ−１−１）及びCj,2（ｊ＝２ｎ−１＋１〜２ｎ−１）を有するゲートにはアナログ入力電圧VINが印加される。νCMOSi（ｉ＝１〜２ｎ−１−１）の容量Ci,3（ｉ＝１〜２ｎ−１−１）を有するゲートには電源電圧VDDが印加され、νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）の容量Cj,3（ｊ＝２ｎ−１＋１〜２ｎ−１）を有するゲートは接地される。アナログ入力電圧VINは、ＣＭＯＳ回路NIN2に直列に接続したＣＭＯＳ回路NIN1にも印加される。
【００７６】
また、ｎビットフラッシュ型ＡＤ変換器３００は、エンコード部３５０を更に有する。ｎビットの場合のＡＤ変換出力VOi（ｉ＝１〜ｎ−１）を得るための回路は、式（３２）により設計できる。
【数３２】
【００７７】
Ci,1、Cj,1は、ニューロンＣＭＯＳ回路の閾値がフローティングゲート−基板間容量の影響により変動するのを防ぐための容量であり、式（３３）、式（３４）のように、フローティングゲート−基板間容量Ci,0（図示していない）、Cj,0（図示していない）と同容量である。
【００７８】
【数３３】
【数３４】
【００７９】
Ci,2、Ci,3、Cj,2、Cj,3はニューロンＣＭＯＳ回路の閾値を決定するための容量であり、それぞれ次に示す式（３５）〜式（３８）の関係を満たす。
【数３５】
【数３６】
【数３７】
【数３８】
また、全てのＣＭＯＳ回路の閾値は電源電圧VDDの１／２、全てのニューロンＣＭＯＳ回路のフローティングゲートの電圧に対する閾値は電源電圧VDDの１／２とする。
【００８０】
図１０は、図９の上からｉ番目（ｉ＝１〜２ｎ−１−１）のニューロンＣＭＯＳ回路νCMOSiの回路とその等価回路であり、図１１は図９の上からｊ番目（ｊ＝２ｎ−１＋１〜２ｎ−１）のニューロンＣＭＯＳ回路νCMOSjの回路とその等価回路である。図１０、図１１において、Ci,0、Cj,0はフローティングゲート−基板間容量、Φｉ及びΦjは基板電位を基準としたフローティングゲートの電圧である。フローティングゲートの電圧Φｉ、Φjは、次に示す式（３９）、（４０）のようになる。
【数３９】
【数４０】
【００８１】
ニューロンＣＭＯＳ回路は、フローティングゲートの電圧が電源電圧VDDの１／２以上の場合に０Ｖ、VDD／２未満の場合に電源電圧VDDを出力する素子である。ニューロンＣＭＯＳ回路νCMOSi（ｉ＝１〜２ｎ−１−１）の出力を回路Ni（ｉ＝１〜２ｎ−１−１）により反転した電圧が量子化出力電圧Vi（ｉ＝１〜２ｎ−１−１）であり、ニューロンＣＭＯＳ回路νCMOSj（ｊ＝２ｎ−１＋１〜２ｎ−１）の出力をＣＭＯＳ回路Nj（ｊ＝２ｎ−１＋１〜２ｎ−１）により反転した電圧が量子化出力電圧Vj（ｊ＝２ｎ−１＋１〜２ｎ−１）である。したがって、量子化出力電圧Vi（ｉ＝１〜２ｎ−１）及びVj（ｊ＝２ｎ−１＋１〜２ｎ−１）は、式（４１）、式（４２）のようになる。
【数４１】
【数４２】
【００８２】
式（４１）に、式（３３）、式（３５）、式（３６）を代入し整理すると、式（４３）のようになる。また、式（４２）に式（３４）、式（３７）、式（３８）を代入し整理すると、式（４４）のようになる。
【数４３】
【数４４】
【００８３】
【００８４】
【００８５】
【００８６】
すななち、ｎビットフラッシュ型ＡＤ変換器２００は、最上位ビットを得るために必要な電源電圧VDDの１／２を閾値とする信号を事前に発生させ、これをニューロンＣＭＯＳ回路に印加し、１個のニューロンＣＭＯＳ回路に２個の閾値を判定させることにより回路規模を１／２にしている。同様に、上位２ビットの信号またはこれを得るために必要な電源電圧VDDの１／４、２／４、３／４を閾値とする信号を事前に発生させ、これをニューロンＣＭＯＳ回路に印加し、１個のニューロンＣＭＯＳ回路に４個の閾値を判定させることにより回路規模を１／４にすることも可能である。さらに、上位ｋビットの信号またはこれを得るために必要な信号を事前に発生させ、これをニューロンＣＭＯＳ回路に印加し、１個のニューロンＣＭＯＳ回路に２ｋ個の閾値を判定させることにより回路規模を１／２ｋにすることも可能である。
【実施例】
【００８７】
（実施例）
図１２は、図４に示した本発明の実施形態に係る４ビットフラッシュ型ＡＤ変換器１００のシミュレーション結果である。本実施例のシミュレーションは、回路シミュレータＨＳＰＩＣＥを用いて行なった。本実施例においては、Cuを０．０５ｐＦとして計算した。図１２に示したように、４ビットフラッシュ型ＡＤ変換器１００は、アナログ入力電圧VINを４ビットのデジタル値に変換してＡＤ変換出力VO1〜VO4を出力することができる。
【符号の説明】
【００８８】
１００：４ビットフラッシュ型ＡＤ変換器、１３０：量子化出力部、１５０：エンコード部、２００：ｎビットフラッシュ型ＡＤ変換器、２３０：量子化出力部、２５０：エンコード部、３００：ｎビットフラッシュ型ＡＤ変換器、３３０：量子化出力部、３５０：エンコード部、９００：４ビットＡＤ変換器、９０１：ニューロンＣＭＯＳ回路、９０３：ニューロンＣＭＯＳ回路、９０５：ニューロンＣＭＯＳ回路、９９１：ニューロンＣＭＯＳ回路９０１の等価回路
【特許請求の範囲】
【請求項１】
第１のＣＭＯＳ回路と、
共通するフローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに接続する２ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、
前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、
前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項２】
前記ニューロンＣＭＯＳ回路は、
電源電圧が印加され、第１の容量を有する第１のゲートと、
アナログ入力電圧が印加され、第２の容量を有する第２のゲートと、
前記第１のＣＭＯＳ回路と接続し、第３の容量を有する第３のゲートと、を備えることを特徴とする請求項１に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項３】
前記第１の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第２の容量は基本容量の２ｎ−１倍に等しく、前記第３の容量は前記基本容量の（２ｎ−１−ｉ）倍に等しく、
前記ｉは１番目の前記ニューロンＣＭＯＳ回路から２ｎ−１−１番目の前記ニューロンＣＭＯＳ回路に対応する整数であることを特徴とする請求項１又は２に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項４】
前記ニューロンＣＭＯＳ回路の閾値と前記ＣＭＯＳ回路の閾値は、電源電圧の１／２であることを特徴とする請求項３に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項５】
前記量子化出力部は、前記ニューロンＣＭＯＳ回路と前記第１のＣＭＯＳ回路とにそれぞれ直列に接続する２ｎ−１個のＣＭＯＳ回路を備えることを特徴とする請求項１乃至４の何れか一に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項６】
前記エンコード部は、前記量子化出力電圧をVi（ｉ＝１〜２ｎ−１−１）、前記デジタル変換出力端子に出力される電圧をVOi（ｉ＝１〜ｎ−２）とすると、ｉ番目のデジタル変換出力端子に出力される電圧VOi（ｉ＝１〜ｎ−２）と、前記量子化出力電圧をVi（ｉ＝１〜２ｎ−１−１）とは、以下の式の関係を満たすことを特徴とする請求項１乃至５の何れか一に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項７】
第１のＣＭＯＳ回路と、
共通するフローティングゲートを有し、３個のゲートがフローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに接続する７個のニューロンＣＭＯＳ回路と、を備える量子化出力部と、
前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、
前記量子化出力部又は前記エンコード部に接続する４個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項８】
前記ニューロンＣＭＯＳ回路は、
電源電圧が印加され、第１の容量を有する第１のゲートと、
アナログ入力電圧が印加され、第２の容量を有する第２のゲートと、
前記第１のＣＭＯＳ回路と接続し、第３の容量を有する第３のゲートと、を備えることを特徴とする請求項７に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項９】
前記第１の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第２の容量は基本容量の８倍に等しく、前記第３の容量は前記基本容量の（８−ｉ）倍に等しく、
前記ｉは１番目の前記ニューロンＣＭＯＳ回路から７番目の前記ニューロンＣＭＯＳ回路に対応する整数であることを特徴とする請求項７又は８に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項１０】
前記ニューロンＣＭＯＳ回路の閾値と前記ＣＭＯＳ回路の閾値は、電源電圧の１／２であることを特徴とする請求項９に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項１１】
前記量子化出力部は、前記ニューロンＣＭＯＳ回路と前記第１のＣＭＯＳ回路とにそれぞれ直列に接続する８個のＣＭＯＳ回路を備えることを特徴とする請求項７乃至１０の何れか一に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項１２】
前記エンコード部は、
偶数番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路にそれぞれ直列に接続する３個のＣＭＯＳ回路と、
奇数番目の前記ニューロンＣＭＯＳ回路に接続する４個の前記ＣＭＯＳ回路と、偶数番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する３個の前記ＣＭＯＳ回路と、に接続し、７個の前記ＣＭＯＳ回路から出力される量子化出力電圧を演算する７個のＮＡＮＤ回路と、前記７個のＮＡＮＤ回路に接続する１個のＮＡＮＤ回路と、
２番目及び６番目の前記ニューロンＣＭＯＳ回路に接続する前記ＣＭＯＳ回路と、４番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する前記ＣＭＯＳ回路と、に接続し、３個の前記ＣＭＯＳ回路から出力される量子化出力電圧を演算する３個のＮＡＮＤ回路と、前記３個のＮＡＮＤ回路に接続する１個のＮＡＮＤ回路と、を備えることを特徴とする請求項７乃至１１の何れか一に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項１３】
前記デジタル変換出力端子は、
前記第１のＣＭＯＳ回路に直列に接続するＣＭＯＳ回路に接続し、第１のビットを出力する第１のデジタル変換出力端子と、
前記４番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する前記ＣＭＯＳ回路に接続し、第２のビットを出力する第２のデジタル変換出力端子と、
前記３個のＮＡＮＤ回路に接続するＮＡＮＤ回路に接続し、第３のビットを出力する第３のデジタル変換出力端子と、
前記７個のＮＡＮＤ回路に接続するＮＡＮＤ回路に接続し、第４のビットを出力する第４のデジタル変換出力端子と、を備えることを特徴とする請求項７乃至１２の何れか一に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項１】
第１のＣＭＯＳ回路と、
共通するフローティングゲートを有し、３個のゲートが前記フローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに接続する２ｎ−１−１個（ｎは３以上の整数）のニューロンＣＭＯＳ回路と、を備える量子化出力部と、
前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、
前記量子化出力部又は前記エンコード部に接続するｎ個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項２】
前記ニューロンＣＭＯＳ回路は、
電源電圧が印加され、第１の容量を有する第１のゲートと、
アナログ入力電圧が印加され、第２の容量を有する第２のゲートと、
前記第１のＣＭＯＳ回路と接続し、第３の容量を有する第３のゲートと、を備えることを特徴とする請求項１に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項３】
前記第１の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第２の容量は基本容量の２ｎ−１倍に等しく、前記第３の容量は前記基本容量の（２ｎ−１−ｉ）倍に等しく、
前記ｉは１番目の前記ニューロンＣＭＯＳ回路から２ｎ−１−１番目の前記ニューロンＣＭＯＳ回路に対応する整数であることを特徴とする請求項１又は２に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項４】
前記ニューロンＣＭＯＳ回路の閾値と前記ＣＭＯＳ回路の閾値は、電源電圧の１／２であることを特徴とする請求項３に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項５】
前記量子化出力部は、前記ニューロンＣＭＯＳ回路と前記第１のＣＭＯＳ回路とにそれぞれ直列に接続する２ｎ−１個のＣＭＯＳ回路を備えることを特徴とする請求項１乃至４の何れか一に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項６】
前記エンコード部は、前記量子化出力電圧をVi（ｉ＝１〜２ｎ−１−１）、前記デジタル変換出力端子に出力される電圧をVOi（ｉ＝１〜ｎ−２）とすると、ｉ番目のデジタル変換出力端子に出力される電圧VOi（ｉ＝１〜ｎ−２）と、前記量子化出力電圧をVi（ｉ＝１〜２ｎ−１−１）とは、以下の式の関係を満たすことを特徴とする請求項１乃至５の何れか一に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項７】
第１のＣＭＯＳ回路と、
共通するフローティングゲートを有し、３個のゲートがフローティングゲートに配置され、アナログ入力電圧を入力する端子と前記第１のＣＭＯＳ回路とに接続する７個のニューロンＣＭＯＳ回路と、を備える量子化出力部と、
前記量子化出力部から出力される量子化出力電圧を演算するエンコード部と、
前記量子化出力部又は前記エンコード部に接続する４個のデジタル変換出力端子と、を備えることを特徴とするニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項８】
前記ニューロンＣＭＯＳ回路は、
電源電圧が印加され、第１の容量を有する第１のゲートと、
アナログ入力電圧が印加され、第２の容量を有する第２のゲートと、
前記第１のＣＭＯＳ回路と接続し、第３の容量を有する第３のゲートと、を備えることを特徴とする請求項７に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項９】
前記第１の容量は基板と前記フローティングゲートとの間の容量に等しく、前記第２の容量は基本容量の８倍に等しく、前記第３の容量は前記基本容量の（８−ｉ）倍に等しく、
前記ｉは１番目の前記ニューロンＣＭＯＳ回路から７番目の前記ニューロンＣＭＯＳ回路に対応する整数であることを特徴とする請求項７又は８に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項１０】
前記ニューロンＣＭＯＳ回路の閾値と前記ＣＭＯＳ回路の閾値は、電源電圧の１／２であることを特徴とする請求項９に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項１１】
前記量子化出力部は、前記ニューロンＣＭＯＳ回路と前記第１のＣＭＯＳ回路とにそれぞれ直列に接続する８個のＣＭＯＳ回路を備えることを特徴とする請求項７乃至１０の何れか一に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項１２】
前記エンコード部は、
偶数番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路にそれぞれ直列に接続する３個のＣＭＯＳ回路と、
奇数番目の前記ニューロンＣＭＯＳ回路に接続する４個の前記ＣＭＯＳ回路と、偶数番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する３個の前記ＣＭＯＳ回路と、に接続し、７個の前記ＣＭＯＳ回路から出力される量子化出力電圧を演算する７個のＮＡＮＤ回路と、前記７個のＮＡＮＤ回路に接続する１個のＮＡＮＤ回路と、
２番目及び６番目の前記ニューロンＣＭＯＳ回路に接続する前記ＣＭＯＳ回路と、４番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する前記ＣＭＯＳ回路と、に接続し、３個の前記ＣＭＯＳ回路から出力される量子化出力電圧を演算する３個のＮＡＮＤ回路と、前記３個のＮＡＮＤ回路に接続する１個のＮＡＮＤ回路と、を備えることを特徴とする請求項７乃至１１の何れか一に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【請求項１３】
前記デジタル変換出力端子は、
前記第１のＣＭＯＳ回路に直列に接続するＣＭＯＳ回路に接続し、第１のビットを出力する第１のデジタル変換出力端子と、
前記４番目の前記ニューロンＣＭＯＳ回路に接続した前記ＣＭＯＳ回路に接続する前記ＣＭＯＳ回路に接続し、第２のビットを出力する第２のデジタル変換出力端子と、
前記３個のＮＡＮＤ回路に接続するＮＡＮＤ回路に接続し、第３のビットを出力する第３のデジタル変換出力端子と、
前記７個のＮＡＮＤ回路に接続するＮＡＮＤ回路に接続し、第４のビットを出力する第４のデジタル変換出力端子と、を備えることを特徴とする請求項７乃至１２の何れか一に記載のニューロンＣＭＯＳ回路を備えるフラッシュ型アナログ−デジタル変換器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−３８５４６（Ｐ２０１３−３８５４６Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７２０９５（Ｐ２０１１−１７２０９５）
【出願日】平成２３年８月５日（２０１１．８．５）
【出願人】（０００１２５３６９）学校法人東海大学 (352)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月５日（２０１１．８．５）
【出願人】（０００１２５３６９）学校法人東海大学 (352)
【Ｆターム（参考）】
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