ハイブリッドコンピュータ
本発明のハイブリッドコンピュータでは、アナログ積分回路（１、２）およびマイクロコントローラを含むセルが、調整器セルを経由して互いに接続され、同期して動作し、時間的に連続して積分を実行する。マイクロコントローラによって分処理の結果が、データ取得システムを備えるデジタルコンピュータに送信されて処理される。処理後に、結果が、デジタルコンピュータ（７）に表示される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイブリッドコンピュータに関する。
【背景技術】
【０００２】
マイクロエレクトロニクスの最近の発達と進歩のおかげで、とても強力なデジタルコンピュータを作ることができるようになった。デジタルコンピュータは、いくつかの問題を正確に解くことができないだけでなく、いくつかの他の欠点も有する。
【０００３】
デジタル計算機の欠点の１つは、デジタル回路を連続的に使用することにより、時間を積分することができないので、差分方程式を「有限差分」形式に変換する必要があることである。例えば、不安定状態圧縮流量問題を解くために使用されるナビエーストークス方程式を解く際に、デジタルコンピュータを使用して部分差分方程式を積分すると、不安定誤差および収束問題を容易に引き起こす。
【０００４】
更に、多くの差分方程式を同時に解くことが必要なとき、効率的に並列動作できない事実が、デジタルコンピュータのもう１つの問題である。「最大の既存システムが、完全なプロテイン折り畳み計算を実行するには１００年かかり得る。」Ｔｈｏｍａｓ Ｓｔｅｒｌｉｎｇ，ＮＡＳＡジェット推進研究所、高性能計算機グループ。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
今日のコンピュータが乗り越えねばならない複数の問題は、高費用および過電力消費である。これらと上記の理由とにより、積分器としてアナログ回路を考慮させる。しかし、積分を実行するアナログ回路から得られる結果は、演算増幅器（オペアンプ）の「電圧ドリフト」のために、著しい誤差を含む。フォロワとして使用される理想的なオペアンプは、出力が入力と正確に等しいことが当然であると思われる。しかし、実際に使用されているオペアンプが理想的ではなく、変化する気温および同様な理由により影響を受けるという事実のために、入力電圧と出力電圧との間に差があり、その差が上記の積分に反映されて上記の誤差を引き起こす。従来の技術では、このオフセットを相殺するために、いくつかの方法が試されてきたが、それらは複雑で不十分であった。最も重要な方法はチョッパー安定型である（Ｓｃｈｗａｒｚ，Ｈｅｌｍｕｔ”Ｅｌｅｋｔｒｉｓｃｈｅ Ａｎａｌｏｇｒｅｃｈｎｅｒ”）。しかし、この方法によっても、必要な感度に達することができない。特に小さい差の積分に、大きな誤差が発生する場合を考えると、ドリフト電圧誤差を相殺することがより重要になってくる。
【課題を解決するための手段】
【０００６】
本発明の目的は、時間を連続的にかつ高速に積分できるアナログ積分回路を備えたハイブリッドコンピュータを開発することである。
【発明を実施するための最良の形態】
【０００７】
本発明のハイブリッドコンピュータは、少なくとも１つのポジティブ積分回路（２）を備えるポジティブ積分器セル、少なくとも１つのネガティブ積分回路（１）を備えたネガティブ積分器セル、これらのセルを互いに接続し、ネガティブ積分回路またはポジティブ積分回路（１、２）を含む調整器セル、およびマイクロコントローラ及びアナログ積分器からのデータを格納するデータ取得システム（ＤＡＳ）（７）を備えるデジタルコンピュータを含む。
【０００８】
本発明のハイブリッドコンピュータのセルの数およびこれらのセルに使用される回路の数は、所望の数にすることができる。セルはデジタルマイクロコントローラも含む。マイクロコントローラのＡ／Ｄ変換器およびＤ／Ａ変換器は、セルのアナログ回路とマイクロコントローラとの間のデータ交換を行う。
【０００９】
本発明のハイブリッドコンピュータでは、積分器セルが、調整器セルにより互いに接続され、同時に連続した方法で作動する。さらに、ポジティブ積分器セルおよびネガティブ積分器セルのアナログ積分回路の数は、望めば増やすことができる。上記のハイブリッドコンピュータは２つの主なモードで動作する。
１．リセットモード
２．実行モード
【００１０】
セル内の積分回路のスイッチは、上記の２つのモード間の切り換えを行う。本発明のハイブリッドコンピュータでは、積分を開始する前に、リセットモードで初期状態が積分回路にロードされる。初期状態は、ハイブリッドコンピュータがリセットモードのとき、積分を始める前にノード３（２０３）経由でポジティブ積分器セルおよびネガティブ積分器セルのアナログ回路のキャパシタ２（５０２）にロードされる。ノード３（２０３）とキャパシタ（５０２）との間を接続するスイッチ１２（１１２）は、本発明のハイブリッドコンピュータが実行モードのとき、開いた位置にある。
【００１１】
演算増幅器（オペアンプ）が積分器として使用されたときに起こり得るドリフト電圧は、リセットモードの際、ハイブリッドコンピュータのメモリ内に格納されるが、この拡大されたドリフト電圧は、実行モードの際に、誤差を補正するために使用される。定数による合計、減算、乗算または除算、および積分は、時間的に連続的に、あるいは隣り合うポジティブセルおよびネガティブセルから調整器セルに到達する時間変化情報の連続デジタル更新として、行われ、処理されたフィードバック情報のフローは調整器セルから隣り合う積分器セルに供給される。セルの中に設けられたマイクロコントローラおよびデジタルコンピュータのデータ取得システム（ＤＡＳ）を用いて、コンピュータとアナログ回路との間の情報交換が行われ、デジタルコンピュータに送信される情報が処理され、結果が表示される。ハイブリッドコンピュータは、自由な時間間隔でリセットモードに移る。リセットモードでは、ハイブリッドコンピュータの全てのアナログ積分器（１、２）が、システムから隔離される。このように、温度などの物理的状態の変化のために、時間的に変化した可能性のあるドリフト（誤差）電圧が新しい誤差値として記録され、次の実行モードでは、これらの新しく更新された値が誤差相殺に使用される。短い隔離時間の間、適切なキャパシタが使用されると、調整器（６）フォロワ（５）回路のアナログメモリと同様に、ポジティブ積分器セルおよびネガティブ積分器セル（１、２）のキャパシタ電圧が変化せず、システムは機能停止するのみである。所望ならば、アナログ回路がリセットモードに設定される前に、積分器の値が、マイクロコントローラのデジタルメモリに記録され、実行モードが再開すると逆転送されてもよい。
【００１２】
ハイブリッドコンピュータがリセットモードの中間であって、セル内に含まれるアナログ回路が互いに孤立している間、セルのマイクロコントローラ部分が、セルから到達する獲得された情報を処理および格納するデジタルコンピュータ（７）に応答し続ける。本発明のハイブリッドコンピュータが実行モードを再開すると、全ての積分器セルが調整器セル経由で相互接続され、積分処理が停止時点から再開する。実行モードでは、全てのセルが同時にかつ時間的に連続して動作し、アナログ回路から得られたデータが、マイクロコントローラのＡ／Ｄ（アナログ／デジタル）変換器経由で、デジタル回路に送信される。同様な方法で、デジタル回路から到達するデータは、マイクロコントローラのＤ／Ａ（デジタル／アナログ）変換器経由で、アナログ回路に送信される。更に、本発明のハイブリッドコンピュータのマイクロコントローラはプログラム可能なものである。
【００１３】
ハイブリッドコンピュータがリセットモードにあるとき。
【００１４】
積分器入力電圧が積分の時間にその信号を変化させるので、ネガティブ積分回路（１）の非反転入力、つまりオペアンプ１（入力オペアンプ）（３０１）は、スイッチ１（１０１）経由で、ノード４（２０４）で接地される。スイッチ５（１０５）経由でオペアンプ１（３０１）の出力および反転入力に接続されたレジスタＲ1（４０１）は、レジスタＲ2（４０２）経由でノード４（２０４）に接続される。オペアンプ１（３０１）の出力は、レジスタＲ3（４０３）経由でスイッチ２（１０２）によりオペアンプ２（３０２）の反転入力に接続される。さらに、オペアンプ２（３０２）の出力および反転入力に接続されたレジスタがあり、このレジスタＲ3の値はレジスタの値に等しい。オペアンプ２（３０２）の出力は、閉じた位置にあるスイッチ３（１０３）を用いてキャパシタ１（５０１）に接続される。キャパシタ１（５０１）のこの端子は、オペアンプ３（３０３）の非反転入力にも接続される。しかし、ネガティブ積分回路（１）がリセットモードのとき、オペアンプ３（３０３）は、リセットモードのときは開いているスイッチ５（１０５）を用いて無効にされる。
【００１５】
アナログメモリを備えたネガティブ積分回路がリセットモードのとき（図１ａ）、入力電圧の値は、オペアンプ１（３０１）の非反転（＋）入力が接地されているので、０である。しかし、出力で発生する誤差電圧が、レジスタＲ1（４０１）の値のレジスタＲ2（４０２）の値に対する割合で使用されるオペアンプのタイプにより、可能な限り拡大されたオペアンプ２（３０２）の反転（−）入力に達し、オペアンプ２（３０２）の出力で、（−１）で乗算されて得られる。この値は、キャパシタ１（５０１）にロードされる。したがって、キャパシタ１（５０１）は、ネガティブ積分回路（１）の「拡大された誤差」のアナログメモリユニットを構成する。しかし、アナログメモリの代わりにデジタルメモリを使用することもできる。ネガティブ積分回路でデジタルメモリを使用する場合、オペアンプ１（３０１）の出力で発生するドリフト電圧値は、スイッチ２（１０２）経由でノード１５（２１５）のＡ／Ｄ変換器を用いてデジタルメモリにロードされる。ネガティブ積分回路内のデジタルメモリを使用した場合、キャパシタ１（５０１）、オペアンプ２（３０２）およびオペアンプ３（３０３）は、回路内で使用されない。
【００１６】
ポジティブ積分器セルのアナログ積分回路は、小さな差を有するネガティブ積分回路（１）と構造が似ている。ハイブリッドコンピュータが実行モードのとき、この差が現れる。アナログメモリを備えるポジティブ積分回路（２）がリセットモードのとき（図２ａ）、回路の入力のスイッチ６（１０６）は、開いていて、これにより、ポジティブ積分回路（２）が他の回路から隔離される。ネガティブ積分回路（１）に関して上述したように、誤差電圧が、アナログメモリユニットを備えるキャパシタ１（５０１）にロードされる。デジタルメモリは、アナログメモリの代わりのロード処理のために使用できる。デジタルメモリがポジティブ積分回路（４）内で使用されると、キャパシタ１（５０１）、オペアンプ３（３０３）、およびスイッチ（１０６）が回路の構造から取り除かれ、オペアンプ１（３０１）の出力が、スイッチ２（１０２）経由でノード１５（２１５）のデジタルメモリに接続される。本発明のハイブリッドコンピュータがリセットモードのとき、オペアンプ１の出力で発生する誤差電圧値はこのデジタルメモリにロードされる（図５ａ）。Ａ／Ｄ変換器はロードのために使用される。
【００１７】
本発明のハイブリッドコンピュータでは、ポジティブ積分セルとネガティブ積分セルとの間を接続する調整器セルは、互いに対称の２つの回路、および、フォロワ回路（５）とフォロワ回路（５）に接続されたポジティブ積分回路（１）またはネガティブ積分回路（１）とから成る調整器回路（６）を備える。隣り合うポジティブ積分器セルおよびネガティブ積分器セルの出力に接続された調整器入力レジスタＲ5およびＲ6（４０５、４０６）は、オペアンプ５（３０５）の反転入力に接続され、入力レジスタＲ7およびＲ8(４０７、４０８）は、オペアンプ５（３０５）の非反転入力に接続される。入力レジスタＲ5はノード１０（２１０）でレジスタＲ9（４０９）に接続される。オペアンプ５（３０５）の出力電圧は、レジスタＲ9（４０９）経由でこのオペアンプ（３０５）の反転入力にフィードバックされる。この入力レジスタＲ8（４０８）はノード９（２０９）でレジスタＲ10（４１０）に接続され、レジスタＲ10の他端は接地されている。オペアンプ５（３０５）の出力はノード１１（２１１）でフォロワ回路（５）に接続されている。フォロワ回路（５）の出力はＲ（τ）（４０４）に接続されている。調整器回路（６）の他の対称部分内に、隣り合うポジティブ積分器セルおよびネガティブ積分器セルの出力にも接続された入力レジスタが存在する。これらから、レジスタＲ11およびＲ12（４１１、４１２）はオペアンプ６（３０６）の反転入力に接続され、レジスタＲ13およびR14（４１３、４１４）はオペアンプ６（３０６）の非反転入力（＋）に接続されている。上記のように、調整器のこの部分において、入力レジスタに接続されたオペアンプの出力は、フォロワ回路（５）に接続されている。調整器回路（６）を構成する対称構造の２つの回路は、調整器セルのポジティブ積分回路（１、２）またはネガティブ積分回路（１、２）の入力（２０１）への接続が設けられている場所から、ノード１４（２１４）において、結合される。
【００１８】
ハイブリッドコンピュータがリセットモードのとき、ポジティブ積分回路およびネガティブ積分回路（１、２）が調整器回路（６）から隔離され、それ故、調整器のフォロワ回路（５）が調整器（６）から隔離されると同様に、それらの積分回路が互いに隔離される。
【００１９】
ハイブリッドコンピュータがリセットモードのとき、調整器回路（６）に含まれる高い正確性を提供するフォロワ回路（５）は、スイッチ７（１０７）経由でノード１２（２１２）に接続されたオペアンプ７（３０７）の非反転入力経由で接地される。これにより、フォロワ回路（３）は、リセットモードの際、調整器から隔離される。レジスタＲ17（４１７）はオペアンプ７（３０７）の出力及び反転入力に接続される。Ｒ17（４１７）もノード１３（２１３）でレジスタＲ18（４１８）に接続される。レジスタＲ18（４１８）はスイッチ９（１０９）を用いてノード１２（２１２）に接続される。レジスタＲ17（４１７）の値の、レジスタＲ18（４１８）の値への割合の程度により拡大されるオペアンプ７（３０７）の出力で発生する誤差電圧は、閉じられたスイッチ１０（１１０）およびレジスタＲ19（４１９）経由で通過することにより、オペアンプ８（３０８）の非反転入力に接続されたキャパシタ３（５０３）にロードされる。一端がオペアンプ７（３０７）の非反転入力に接続されたキャパシタ３（５０３）は、誤差電圧が格納されたアナログメモリを構成する。フォロワ回路（５）がリセットモードで動作するとき（図４ａ）、オペアンプ３（３０８）の出力に接続されたスイッチ１１（１１１）が開いているので、オペアンプ８（３０８）が回路を構成しない。
【００２０】
ハイブリッドコンピュータが実行モードにあるとき。
【００２１】
アナログメモリを備えたネガティブ積分回路（１）では（図１ｂ）、時間の関数である入力電圧が入力レジスタＲ（τ）（４０４）に印加される（ノード１（２０１）経由の積分器時間定数［τ］＝Ｃ（τ）Ｒ（τ）がオペアンプ１の反転入力に印加される）。積分回路が使用されている場所により、入力レジスタの数は増加してもよい。入力電圧を印加している間、回路がリセットモードのとき、キャパシタ１（５０１）にロードされる誤差電圧は、オペアンプ３（３０３）経由でレジスタ（４０１、４０２）の出力およびノード７（２０７）経由でオペアンプ１（３０１）の非反転入力に印加される。この結果として、誤差電圧は、リセットモードで印加された拡大量により縮小されてオペアンプ１（３０１）に達する。このように、逆信号であるが誤差電圧に等しく、入力電圧が０に設定される際にロードされる電圧が、オペアンプ１（３０１）の非反転入力に印加され、仮想アースがオペアンプ１（３０１）の反転入力およびキャパシタ２（５０２）の基準地点で得られる。誤差補正とともに実行される積分は、オペアンプ４（３０４）（フォロワオペアンプ）およびノード２（２０２）経由で時間的に連続して他の回路に送信される。ノード２（２０２）から得られる出力値は、逆信号の入力値の積分結果である。ネガティブ積分回路（１）が実行モードのとき、オペアンプ１（３０１）の出力は、スイッチ２（１０２）の位置により、ノード９（２０９）経由でキャパシタ２（５０２）およびオペアンプ４（３０４）の両方に接続される。
【００２２】
ハイブリッドコンピュータが実行モードのときに（図４ｂ）、ネガティブ積分回路（３）内のデジタルメモリを使用する場合、デジタルメモリの誤差電圧は、デジタルにマイナス１（−１）で乗算された後、Ｄ／Ａ変換器を用いてノード１６（２１６）からネガティブ積分回路（１）に印加され、このとき、ノード１６（２１６）は、スイッチ５（１０５）経由でレジスタＲ1（４０１）の出力に接続される。誤差を最小にするために使用される方法は、アナログメモリを備えたネガティブ積分回路（１）に関して説明した方法と同様である。
【００２３】
キャパシタ２（５０２）内では、ネガティブ積分回路（１）内の正の入力電圧は電圧の降下をもたらし、負の入力電圧は電圧の上昇をもたらす。
【００２４】
ネガティブ積分回路（１）が調整器セルの調整器回路（６）に接続されたとき、レジスタＲ（τ）（４０４）が調整器回路（６）の構造内に既に存在するので、ネガティブ積分回路のレジスタＲ（τ）（４０４）は取り除かれる。
【００２５】
ポジティブ積分回路（２）が実行モードのとき（図２ｂ）、スイッチ６（１０６）は閉じられる。時間の関数である入力電圧は、ノード１（２０１）から積分回路に印加され、最初に、オペアンプ２（３０２）の反転入力に達し、オペアンプ２（３０２）の出力では、信号の変化が現れる。オペアンプ２（３０２）の出力で、スイッチ３（１０３）経由で入力レジスタＲ4（τ）に達する入力電圧が、オペアンプ１（３０１）にわたって積分されている間、最初にリセットモードの中間にキャパシタ１（５０１）にロードされる拡大誤差電圧は、最初に拡大レジスタ（４０１、４０２）の出力に達し、そこから、ノード７（２０７）経由でオペアンプ１（３０１）の非反転入力に達する。このように、誤差電圧に等しいが逆信号の電圧がオペアンプ１（３０１）の非反転入力に印加され、この結果として、キャパシタ２（５０２）の基準脚部に、仮想アースがノード８（２０８）経由で得られる。
【００２６】
ポジティブ積分回路（２）が実行モードのとき（図２ｂ）、時間の関数であり、ノード１（２０１）に印加される入力電圧は、最初、オペアンプ２（３０２）においてその信号を変化させ、次に、Ｒ4（τ）（４０４）およびオペアンプ１（３０１）を超えて積分される。したがって、正の入力値に関して、正の出力値がオペアンプ４（３０４）の出力、すなわちノード２（２０２）で得られる。入力レジスタの数は、積分回路が使用される場所によって、増加してもよい。
【００２７】
ポジティブ回路およびネガティブ回路（１、２）のキャパシタ１（５０１）の１つの脚部、およびオペアンプ２（３０２）の非反転入力は、ノード６（２０６）で永久的に接地される。キャパシタ２（５０２）の入力脚部は、リセットモード時のみ、スイッチ４（１０４）およびノード５（２０５）経由で接地される。ポジティブ積分回路内のアナログメモリを使用する場合のように、誤差電圧に等しいが逆信号の電圧がオペアンプ１（３０１）の非反転入力に印加され、この結果として、キャパシタ２（５０２）の基準脚部において、ノード８（２０８）経由で仮想アースが得られる。キャパシタ２（５０２）内では、ポジティブ積分回路（２）内の正の入力電圧が、電圧の上昇をもたらし、負の入力電圧が電圧の降下をもたらす。
【００２８】
ポジティブ積分回路（４）内のデジタルメモリを実行モードで使用する場合（図５ｂ）、メモリの誤差電圧が、ノード１６（２１６）からＤ／Ａ変換器経由でレジスタＲ1（４０１）の出力に達する。一方では、スイッチ６（１０６）が閉じられているので、ノード１（２０１）から印加される入力電圧が、オペアンプ（３０２）の反転入力に達し、次にその信号が変化して、Ｒ（τ）（４０４）に印加される。
【００２９】
ポジティブ積分器回路（２）を、調整器セルの調整器回路（６）に接続する場合、調整器回路（６）がレジスタＲ（τ）（４０４）を備えるので、ポジティブ積分器のレジスタＲ（τ）（４０４）が取り除かれる。
【００３０】
本発明のハイブリッドコンピュータが実行モードのとき、隣り合うポジティブセルおよびネガティブセルの出力からの情報が、入力レジスタＲ5、Ｒ6、Ｒ7およびＲ8（４０５、４０６、４０７および４０８）経由で調整器回路内のオペアンプ５（３０５）に達し、定数による合計、加算、及び乗算などの演算の結果が、オペアンプ５（３０５）の出力に現れる。オペアンプ５（３０５）の出力、すなわちノード１１（２１１）に現れるこの値は、レジスタンスＲ20を越えてオペアンプ７（３０７）の非反転入力に印加される。この時点では、リセットモードの間にフォロワ回路（３）内のキャパシタ３（５０３）にロードされる誤差電圧がオペアンプ８（３０８）の出力に現れ、スイッチ８（１０８）経由でレジスタＲ17（４１７）の出力に達する。誤差電圧が、レジスタＲ17（４１７）の値のレジスタＲ18（４１８）の値に対する比により縮小され、補正電圧としてオペアンプ７（３０７）の反転入力に印加される。キャパシタ３（５０３）の基準脚部がオペアンプ７の非反転入力に接続されているので、反転入力に印加される補正電圧は入力電圧の変化に影響され、入力電圧の全ての値に関して誤差のない出力電圧を得ることができる。同時に、対称構造をもつ調整器回路（６）の第２の部分の入力レジスタＲ11、Ｒ12、Ｒ13およびＲ14（４１１、４１２、４１３および４１４）経由で到達する隣り合うポジティブ積分回路およびネガティブ積分回路からの情報がオペアンプ６（３０６）に印加され、オペアンプ６（３０６）の出力電圧が、上述したフォロワ回路（５）と同じ構造を有するもう１つのフォロワ回路（５）に印加される。フォロワ回路（５）の出力で発生する情報は、レジスタＲ（τ）（４０４）経由でノード１（２０１）に達し、これにより、調整器回路（６）に接続されたネガティブ積分回路またはポジティブ積分回路に達する。このように、隣り合う積分器セルから到達する値が入力レジスタ経由で調整器（６）に入力されることにより、定数による加算、減算、乗算などのいくつかの演算がなされ、次に、調整器セルのポジティブ積分回路又はネガティブ積分回路（１、２）経由で、他の隣り合う積分器セルに送信される。調整器セル（６）のレジスタの数は、所望の演算により変えることができる。
【００３１】
調整器（６）のフォロワ回路（５）は、簡便にするために、図６では詳細には示されておらず、図３ａおよび図３ｂで詳細に示されている。
【００３２】
ハイブリッドコンピュータが実行モードのとき、調整器回路（６）のフォロワ回路（５）では、オペアンプ７（３０７）の非反転入力がスイッチ（１０７）経由でレジスタＲ20（４２０）に接続され、オペアンプ７（３０７）の出力が、スイッチ８（１０８）およびスイッチ９（１０９）経由でレジスタＲ18（４１８）に接続される。このとき、スイッチ１０（１１０）は開いていて、これにより、オペアンプ７（３０７）の出力は、キャパシタ３（５０３）から切り離される。しかし、実行モードでは、キャパシタ３（５０３）の１つの脚部も、リセットモード時のように、オペアンプ７（３０７）の非反転入力に接続される。フォロワ回路（５）が実行モードで動作するとき、オペアンプ７（３０７）およびレジスタＲ17（４０７）の出力はスイッチ８（１０８）を用いて切り離される。レジスタＲ17（４１７）は、閉じたスイッチ１１（１１１）により、オペアンプ８（３０８）の出力に接続される。ハイブリッドコンピュータが実行モードのとき、調整器回路（６）のオペアンプ（３０５、３０６）の出力電圧値は、少なくとも１つの入力レジスタ（４２０）経由でそれらのオペアンプの相互接続されたフォロワ回路（５）に達する。フォロワ回路（５）のキャパシタ（５０３）の基準脚部がオペアンプ１（３０１）の非反転入力に接続されているので、反転入力に印加される補正電圧は、入力電圧の変化により影響される。この結果として、出力電圧は、数マイクロボルトの範囲内で、入力電圧に等しく維持される。高い精度を提供するフォロワ回路は、この目的のために必要な場所に位置することができる。
【００３３】
第１に、最初の状態が、本発明のハイブリッドコンピュータの積分器セルにロードされ、その間、積分器セルがリセットモードであって、誤差電圧をロードする。誤差電圧（ドリフト電圧）の値は、３から４次の大きさで拡大されたアナログ積分器のアナログメモリまたはデジタルメモリにロードされる。次に、積分器回路（１、２）が実行モードに設定され、無視できる誤差しかない演算を実行し、調整器回路（６）経由で互いに接続される。積分回路（１、２）は、積分の時間に補正電圧として積分回路のメモリにロードされる誤差電圧を使用する（±１０Ｖ区間内の誤差はμＶレベルである）。次にデータが、マイクロコントローラを用いてデータ取得システムを備えたデジタルコンピュータに送信され、デジタルコンピュータがこれらのデータを処理し、結果を表示する。
【図面の簡単な説明】
【００３４】
【図１ａ】アナログメモリを備えたネガティブ積分回路のリセットモード。
【図１ｂ】アナログメモリを備えたネガティブ積分回路の実行モード。
【図２ａ】アナログメモリを備えたポジティブ積分回路のリセットモード。
【図２ｂ】アナログメモリを備えたポジティブ積分回路の実行モード。
【図３ａ】フォロワ回路のリセットモード。
【図３ｂ】フォロワ回路の実行モード。
【図４ａ】デジタルメモリを備えたネガティブ積分回路のリセットモード。
【図４ｂ】デジタルメモリを備えたネガティブ積分回路の実行モード。
【図５ａ】デジタルメモリを備えたポジティブ積分回路のリセットモード。
【図５ｂ】デジタルメモリを備えたポジティブ積分回路の実行モード。
【図６】調整回路。
【図７】本発明のハイブリッドコンピュータのブロック図。
【符号の説明】
【００３５】
１ アナログメモリを備えたネガティブ積分回路
２ アナログメモリを備えたポジティブ積分回路
３ デジタルメモリを備えたネガティブ積分回路
４ デジタルメモリを備えたポジティブ積分回路
５ フォロワ回路
６ 調整回路
７ デジタルコンピュータ
１０１ スイッチ１
１０２ スイッチ２
１０３ スイッチ３
１０４ スイッチ４
１０５ スイッチ５
１０６ スイッチ６
１０７ スイッチ７
１０８ スイッチ８
１０９ スイッチ９
１１０ スイッチ１０
１１１ スイッチ１１
１１２ スイッチ１２
２０１ ノード１
２０２ ノード２
２０３ ノード３
２０４ ノード４
２０５ ノード５
２０６ ノード６
２０７ ノード７
２０８ ノード８
２０９ ノード９
２１０ ノード１０
２１１ ノード１１
２１２ ノード１２
２１３ ノード１３
２１４ ノード１４
２１５ ノード１５
２１６ ノード１６
３０１ オペアンプ１
３０２ オペアンプ２
３０３ オペアンプ３
３０４ オペアンプ４
３０５ オペアンプ５
３０６ オペアンプ６
３０７ オペアンプ７
３０８ オペアンプ８
４０１ Ｒ1
４０２ Ｒ2
４０３ Ｒ3
４０４ Ｒ（τ）
４０５ Ｒ5
４０６ Ｒ6
４０７ Ｒ7
４０８ Ｒ8
４０９ Ｒ9
４１０ Ｒ10
４１１ Ｒ11
４１２ Ｒ12
４１３ Ｒ13
４１４ Ｒ14
４１５ Ｒ15
４１６ Ｒ16
４１７ Ｒ17
４１８ Ｒ18
４１９ Ｒ19
４２０ Ｒ20
５０１ キャパシタ１
５０２ キャパシタ２
５０３ キャパシタ３
【技術分野】
【０００１】
本発明は、ハイブリッドコンピュータに関する。
【背景技術】
【０００２】
マイクロエレクトロニクスの最近の発達と進歩のおかげで、とても強力なデジタルコンピュータを作ることができるようになった。デジタルコンピュータは、いくつかの問題を正確に解くことができないだけでなく、いくつかの他の欠点も有する。
【０００３】
デジタル計算機の欠点の１つは、デジタル回路を連続的に使用することにより、時間を積分することができないので、差分方程式を「有限差分」形式に変換する必要があることである。例えば、不安定状態圧縮流量問題を解くために使用されるナビエーストークス方程式を解く際に、デジタルコンピュータを使用して部分差分方程式を積分すると、不安定誤差および収束問題を容易に引き起こす。
【０００４】
更に、多くの差分方程式を同時に解くことが必要なとき、効率的に並列動作できない事実が、デジタルコンピュータのもう１つの問題である。「最大の既存システムが、完全なプロテイン折り畳み計算を実行するには１００年かかり得る。」Ｔｈｏｍａｓ Ｓｔｅｒｌｉｎｇ，ＮＡＳＡジェット推進研究所、高性能計算機グループ。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
今日のコンピュータが乗り越えねばならない複数の問題は、高費用および過電力消費である。これらと上記の理由とにより、積分器としてアナログ回路を考慮させる。しかし、積分を実行するアナログ回路から得られる結果は、演算増幅器（オペアンプ）の「電圧ドリフト」のために、著しい誤差を含む。フォロワとして使用される理想的なオペアンプは、出力が入力と正確に等しいことが当然であると思われる。しかし、実際に使用されているオペアンプが理想的ではなく、変化する気温および同様な理由により影響を受けるという事実のために、入力電圧と出力電圧との間に差があり、その差が上記の積分に反映されて上記の誤差を引き起こす。従来の技術では、このオフセットを相殺するために、いくつかの方法が試されてきたが、それらは複雑で不十分であった。最も重要な方法はチョッパー安定型である（Ｓｃｈｗａｒｚ，Ｈｅｌｍｕｔ”Ｅｌｅｋｔｒｉｓｃｈｅ Ａｎａｌｏｇｒｅｃｈｎｅｒ”）。しかし、この方法によっても、必要な感度に達することができない。特に小さい差の積分に、大きな誤差が発生する場合を考えると、ドリフト電圧誤差を相殺することがより重要になってくる。
【課題を解決するための手段】
【０００６】
本発明の目的は、時間を連続的にかつ高速に積分できるアナログ積分回路を備えたハイブリッドコンピュータを開発することである。
【発明を実施するための最良の形態】
【０００７】
本発明のハイブリッドコンピュータは、少なくとも１つのポジティブ積分回路（２）を備えるポジティブ積分器セル、少なくとも１つのネガティブ積分回路（１）を備えたネガティブ積分器セル、これらのセルを互いに接続し、ネガティブ積分回路またはポジティブ積分回路（１、２）を含む調整器セル、およびマイクロコントローラ及びアナログ積分器からのデータを格納するデータ取得システム（ＤＡＳ）（７）を備えるデジタルコンピュータを含む。
【０００８】
本発明のハイブリッドコンピュータのセルの数およびこれらのセルに使用される回路の数は、所望の数にすることができる。セルはデジタルマイクロコントローラも含む。マイクロコントローラのＡ／Ｄ変換器およびＤ／Ａ変換器は、セルのアナログ回路とマイクロコントローラとの間のデータ交換を行う。
【０００９】
本発明のハイブリッドコンピュータでは、積分器セルが、調整器セルにより互いに接続され、同時に連続した方法で作動する。さらに、ポジティブ積分器セルおよびネガティブ積分器セルのアナログ積分回路の数は、望めば増やすことができる。上記のハイブリッドコンピュータは２つの主なモードで動作する。
１．リセットモード
２．実行モード
【００１０】
セル内の積分回路のスイッチは、上記の２つのモード間の切り換えを行う。本発明のハイブリッドコンピュータでは、積分を開始する前に、リセットモードで初期状態が積分回路にロードされる。初期状態は、ハイブリッドコンピュータがリセットモードのとき、積分を始める前にノード３（２０３）経由でポジティブ積分器セルおよびネガティブ積分器セルのアナログ回路のキャパシタ２（５０２）にロードされる。ノード３（２０３）とキャパシタ（５０２）との間を接続するスイッチ１２（１１２）は、本発明のハイブリッドコンピュータが実行モードのとき、開いた位置にある。
【００１１】
演算増幅器（オペアンプ）が積分器として使用されたときに起こり得るドリフト電圧は、リセットモードの際、ハイブリッドコンピュータのメモリ内に格納されるが、この拡大されたドリフト電圧は、実行モードの際に、誤差を補正するために使用される。定数による合計、減算、乗算または除算、および積分は、時間的に連続的に、あるいは隣り合うポジティブセルおよびネガティブセルから調整器セルに到達する時間変化情報の連続デジタル更新として、行われ、処理されたフィードバック情報のフローは調整器セルから隣り合う積分器セルに供給される。セルの中に設けられたマイクロコントローラおよびデジタルコンピュータのデータ取得システム（ＤＡＳ）を用いて、コンピュータとアナログ回路との間の情報交換が行われ、デジタルコンピュータに送信される情報が処理され、結果が表示される。ハイブリッドコンピュータは、自由な時間間隔でリセットモードに移る。リセットモードでは、ハイブリッドコンピュータの全てのアナログ積分器（１、２）が、システムから隔離される。このように、温度などの物理的状態の変化のために、時間的に変化した可能性のあるドリフト（誤差）電圧が新しい誤差値として記録され、次の実行モードでは、これらの新しく更新された値が誤差相殺に使用される。短い隔離時間の間、適切なキャパシタが使用されると、調整器（６）フォロワ（５）回路のアナログメモリと同様に、ポジティブ積分器セルおよびネガティブ積分器セル（１、２）のキャパシタ電圧が変化せず、システムは機能停止するのみである。所望ならば、アナログ回路がリセットモードに設定される前に、積分器の値が、マイクロコントローラのデジタルメモリに記録され、実行モードが再開すると逆転送されてもよい。
【００１２】
ハイブリッドコンピュータがリセットモードの中間であって、セル内に含まれるアナログ回路が互いに孤立している間、セルのマイクロコントローラ部分が、セルから到達する獲得された情報を処理および格納するデジタルコンピュータ（７）に応答し続ける。本発明のハイブリッドコンピュータが実行モードを再開すると、全ての積分器セルが調整器セル経由で相互接続され、積分処理が停止時点から再開する。実行モードでは、全てのセルが同時にかつ時間的に連続して動作し、アナログ回路から得られたデータが、マイクロコントローラのＡ／Ｄ（アナログ／デジタル）変換器経由で、デジタル回路に送信される。同様な方法で、デジタル回路から到達するデータは、マイクロコントローラのＤ／Ａ（デジタル／アナログ）変換器経由で、アナログ回路に送信される。更に、本発明のハイブリッドコンピュータのマイクロコントローラはプログラム可能なものである。
【００１３】
ハイブリッドコンピュータがリセットモードにあるとき。
【００１４】
積分器入力電圧が積分の時間にその信号を変化させるので、ネガティブ積分回路（１）の非反転入力、つまりオペアンプ１（入力オペアンプ）（３０１）は、スイッチ１（１０１）経由で、ノード４（２０４）で接地される。スイッチ５（１０５）経由でオペアンプ１（３０１）の出力および反転入力に接続されたレジスタＲ1（４０１）は、レジスタＲ2（４０２）経由でノード４（２０４）に接続される。オペアンプ１（３０１）の出力は、レジスタＲ3（４０３）経由でスイッチ２（１０２）によりオペアンプ２（３０２）の反転入力に接続される。さらに、オペアンプ２（３０２）の出力および反転入力に接続されたレジスタがあり、このレジスタＲ3の値はレジスタの値に等しい。オペアンプ２（３０２）の出力は、閉じた位置にあるスイッチ３（１０３）を用いてキャパシタ１（５０１）に接続される。キャパシタ１（５０１）のこの端子は、オペアンプ３（３０３）の非反転入力にも接続される。しかし、ネガティブ積分回路（１）がリセットモードのとき、オペアンプ３（３０３）は、リセットモードのときは開いているスイッチ５（１０５）を用いて無効にされる。
【００１５】
アナログメモリを備えたネガティブ積分回路がリセットモードのとき（図１ａ）、入力電圧の値は、オペアンプ１（３０１）の非反転（＋）入力が接地されているので、０である。しかし、出力で発生する誤差電圧が、レジスタＲ1（４０１）の値のレジスタＲ2（４０２）の値に対する割合で使用されるオペアンプのタイプにより、可能な限り拡大されたオペアンプ２（３０２）の反転（−）入力に達し、オペアンプ２（３０２）の出力で、（−１）で乗算されて得られる。この値は、キャパシタ１（５０１）にロードされる。したがって、キャパシタ１（５０１）は、ネガティブ積分回路（１）の「拡大された誤差」のアナログメモリユニットを構成する。しかし、アナログメモリの代わりにデジタルメモリを使用することもできる。ネガティブ積分回路でデジタルメモリを使用する場合、オペアンプ１（３０１）の出力で発生するドリフト電圧値は、スイッチ２（１０２）経由でノード１５（２１５）のＡ／Ｄ変換器を用いてデジタルメモリにロードされる。ネガティブ積分回路内のデジタルメモリを使用した場合、キャパシタ１（５０１）、オペアンプ２（３０２）およびオペアンプ３（３０３）は、回路内で使用されない。
【００１６】
ポジティブ積分器セルのアナログ積分回路は、小さな差を有するネガティブ積分回路（１）と構造が似ている。ハイブリッドコンピュータが実行モードのとき、この差が現れる。アナログメモリを備えるポジティブ積分回路（２）がリセットモードのとき（図２ａ）、回路の入力のスイッチ６（１０６）は、開いていて、これにより、ポジティブ積分回路（２）が他の回路から隔離される。ネガティブ積分回路（１）に関して上述したように、誤差電圧が、アナログメモリユニットを備えるキャパシタ１（５０１）にロードされる。デジタルメモリは、アナログメモリの代わりのロード処理のために使用できる。デジタルメモリがポジティブ積分回路（４）内で使用されると、キャパシタ１（５０１）、オペアンプ３（３０３）、およびスイッチ（１０６）が回路の構造から取り除かれ、オペアンプ１（３０１）の出力が、スイッチ２（１０２）経由でノード１５（２１５）のデジタルメモリに接続される。本発明のハイブリッドコンピュータがリセットモードのとき、オペアンプ１の出力で発生する誤差電圧値はこのデジタルメモリにロードされる（図５ａ）。Ａ／Ｄ変換器はロードのために使用される。
【００１７】
本発明のハイブリッドコンピュータでは、ポジティブ積分セルとネガティブ積分セルとの間を接続する調整器セルは、互いに対称の２つの回路、および、フォロワ回路（５）とフォロワ回路（５）に接続されたポジティブ積分回路（１）またはネガティブ積分回路（１）とから成る調整器回路（６）を備える。隣り合うポジティブ積分器セルおよびネガティブ積分器セルの出力に接続された調整器入力レジスタＲ5およびＲ6（４０５、４０６）は、オペアンプ５（３０５）の反転入力に接続され、入力レジスタＲ7およびＲ8(４０７、４０８）は、オペアンプ５（３０５）の非反転入力に接続される。入力レジスタＲ5はノード１０（２１０）でレジスタＲ9（４０９）に接続される。オペアンプ５（３０５）の出力電圧は、レジスタＲ9（４０９）経由でこのオペアンプ（３０５）の反転入力にフィードバックされる。この入力レジスタＲ8（４０８）はノード９（２０９）でレジスタＲ10（４１０）に接続され、レジスタＲ10の他端は接地されている。オペアンプ５（３０５）の出力はノード１１（２１１）でフォロワ回路（５）に接続されている。フォロワ回路（５）の出力はＲ（τ）（４０４）に接続されている。調整器回路（６）の他の対称部分内に、隣り合うポジティブ積分器セルおよびネガティブ積分器セルの出力にも接続された入力レジスタが存在する。これらから、レジスタＲ11およびＲ12（４１１、４１２）はオペアンプ６（３０６）の反転入力に接続され、レジスタＲ13およびR14（４１３、４１４）はオペアンプ６（３０６）の非反転入力（＋）に接続されている。上記のように、調整器のこの部分において、入力レジスタに接続されたオペアンプの出力は、フォロワ回路（５）に接続されている。調整器回路（６）を構成する対称構造の２つの回路は、調整器セルのポジティブ積分回路（１、２）またはネガティブ積分回路（１、２）の入力（２０１）への接続が設けられている場所から、ノード１４（２１４）において、結合される。
【００１８】
ハイブリッドコンピュータがリセットモードのとき、ポジティブ積分回路およびネガティブ積分回路（１、２）が調整器回路（６）から隔離され、それ故、調整器のフォロワ回路（５）が調整器（６）から隔離されると同様に、それらの積分回路が互いに隔離される。
【００１９】
ハイブリッドコンピュータがリセットモードのとき、調整器回路（６）に含まれる高い正確性を提供するフォロワ回路（５）は、スイッチ７（１０７）経由でノード１２（２１２）に接続されたオペアンプ７（３０７）の非反転入力経由で接地される。これにより、フォロワ回路（３）は、リセットモードの際、調整器から隔離される。レジスタＲ17（４１７）はオペアンプ７（３０７）の出力及び反転入力に接続される。Ｒ17（４１７）もノード１３（２１３）でレジスタＲ18（４１８）に接続される。レジスタＲ18（４１８）はスイッチ９（１０９）を用いてノード１２（２１２）に接続される。レジスタＲ17（４１７）の値の、レジスタＲ18（４１８）の値への割合の程度により拡大されるオペアンプ７（３０７）の出力で発生する誤差電圧は、閉じられたスイッチ１０（１１０）およびレジスタＲ19（４１９）経由で通過することにより、オペアンプ８（３０８）の非反転入力に接続されたキャパシタ３（５０３）にロードされる。一端がオペアンプ７（３０７）の非反転入力に接続されたキャパシタ３（５０３）は、誤差電圧が格納されたアナログメモリを構成する。フォロワ回路（５）がリセットモードで動作するとき（図４ａ）、オペアンプ３（３０８）の出力に接続されたスイッチ１１（１１１）が開いているので、オペアンプ８（３０８）が回路を構成しない。
【００２０】
ハイブリッドコンピュータが実行モードにあるとき。
【００２１】
アナログメモリを備えたネガティブ積分回路（１）では（図１ｂ）、時間の関数である入力電圧が入力レジスタＲ（τ）（４０４）に印加される（ノード１（２０１）経由の積分器時間定数［τ］＝Ｃ（τ）Ｒ（τ）がオペアンプ１の反転入力に印加される）。積分回路が使用されている場所により、入力レジスタの数は増加してもよい。入力電圧を印加している間、回路がリセットモードのとき、キャパシタ１（５０１）にロードされる誤差電圧は、オペアンプ３（３０３）経由でレジスタ（４０１、４０２）の出力およびノード７（２０７）経由でオペアンプ１（３０１）の非反転入力に印加される。この結果として、誤差電圧は、リセットモードで印加された拡大量により縮小されてオペアンプ１（３０１）に達する。このように、逆信号であるが誤差電圧に等しく、入力電圧が０に設定される際にロードされる電圧が、オペアンプ１（３０１）の非反転入力に印加され、仮想アースがオペアンプ１（３０１）の反転入力およびキャパシタ２（５０２）の基準地点で得られる。誤差補正とともに実行される積分は、オペアンプ４（３０４）（フォロワオペアンプ）およびノード２（２０２）経由で時間的に連続して他の回路に送信される。ノード２（２０２）から得られる出力値は、逆信号の入力値の積分結果である。ネガティブ積分回路（１）が実行モードのとき、オペアンプ１（３０１）の出力は、スイッチ２（１０２）の位置により、ノード９（２０９）経由でキャパシタ２（５０２）およびオペアンプ４（３０４）の両方に接続される。
【００２２】
ハイブリッドコンピュータが実行モードのときに（図４ｂ）、ネガティブ積分回路（３）内のデジタルメモリを使用する場合、デジタルメモリの誤差電圧は、デジタルにマイナス１（−１）で乗算された後、Ｄ／Ａ変換器を用いてノード１６（２１６）からネガティブ積分回路（１）に印加され、このとき、ノード１６（２１６）は、スイッチ５（１０５）経由でレジスタＲ1（４０１）の出力に接続される。誤差を最小にするために使用される方法は、アナログメモリを備えたネガティブ積分回路（１）に関して説明した方法と同様である。
【００２３】
キャパシタ２（５０２）内では、ネガティブ積分回路（１）内の正の入力電圧は電圧の降下をもたらし、負の入力電圧は電圧の上昇をもたらす。
【００２４】
ネガティブ積分回路（１）が調整器セルの調整器回路（６）に接続されたとき、レジスタＲ（τ）（４０４）が調整器回路（６）の構造内に既に存在するので、ネガティブ積分回路のレジスタＲ（τ）（４０４）は取り除かれる。
【００２５】
ポジティブ積分回路（２）が実行モードのとき（図２ｂ）、スイッチ６（１０６）は閉じられる。時間の関数である入力電圧は、ノード１（２０１）から積分回路に印加され、最初に、オペアンプ２（３０２）の反転入力に達し、オペアンプ２（３０２）の出力では、信号の変化が現れる。オペアンプ２（３０２）の出力で、スイッチ３（１０３）経由で入力レジスタＲ4（τ）に達する入力電圧が、オペアンプ１（３０１）にわたって積分されている間、最初にリセットモードの中間にキャパシタ１（５０１）にロードされる拡大誤差電圧は、最初に拡大レジスタ（４０１、４０２）の出力に達し、そこから、ノード７（２０７）経由でオペアンプ１（３０１）の非反転入力に達する。このように、誤差電圧に等しいが逆信号の電圧がオペアンプ１（３０１）の非反転入力に印加され、この結果として、キャパシタ２（５０２）の基準脚部に、仮想アースがノード８（２０８）経由で得られる。
【００２６】
ポジティブ積分回路（２）が実行モードのとき（図２ｂ）、時間の関数であり、ノード１（２０１）に印加される入力電圧は、最初、オペアンプ２（３０２）においてその信号を変化させ、次に、Ｒ4（τ）（４０４）およびオペアンプ１（３０１）を超えて積分される。したがって、正の入力値に関して、正の出力値がオペアンプ４（３０４）の出力、すなわちノード２（２０２）で得られる。入力レジスタの数は、積分回路が使用される場所によって、増加してもよい。
【００２７】
ポジティブ回路およびネガティブ回路（１、２）のキャパシタ１（５０１）の１つの脚部、およびオペアンプ２（３０２）の非反転入力は、ノード６（２０６）で永久的に接地される。キャパシタ２（５０２）の入力脚部は、リセットモード時のみ、スイッチ４（１０４）およびノード５（２０５）経由で接地される。ポジティブ積分回路内のアナログメモリを使用する場合のように、誤差電圧に等しいが逆信号の電圧がオペアンプ１（３０１）の非反転入力に印加され、この結果として、キャパシタ２（５０２）の基準脚部において、ノード８（２０８）経由で仮想アースが得られる。キャパシタ２（５０２）内では、ポジティブ積分回路（２）内の正の入力電圧が、電圧の上昇をもたらし、負の入力電圧が電圧の降下をもたらす。
【００２８】
ポジティブ積分回路（４）内のデジタルメモリを実行モードで使用する場合（図５ｂ）、メモリの誤差電圧が、ノード１６（２１６）からＤ／Ａ変換器経由でレジスタＲ1（４０１）の出力に達する。一方では、スイッチ６（１０６）が閉じられているので、ノード１（２０１）から印加される入力電圧が、オペアンプ（３０２）の反転入力に達し、次にその信号が変化して、Ｒ（τ）（４０４）に印加される。
【００２９】
ポジティブ積分器回路（２）を、調整器セルの調整器回路（６）に接続する場合、調整器回路（６）がレジスタＲ（τ）（４０４）を備えるので、ポジティブ積分器のレジスタＲ（τ）（４０４）が取り除かれる。
【００３０】
本発明のハイブリッドコンピュータが実行モードのとき、隣り合うポジティブセルおよびネガティブセルの出力からの情報が、入力レジスタＲ5、Ｒ6、Ｒ7およびＲ8（４０５、４０６、４０７および４０８）経由で調整器回路内のオペアンプ５（３０５）に達し、定数による合計、加算、及び乗算などの演算の結果が、オペアンプ５（３０５）の出力に現れる。オペアンプ５（３０５）の出力、すなわちノード１１（２１１）に現れるこの値は、レジスタンスＲ20を越えてオペアンプ７（３０７）の非反転入力に印加される。この時点では、リセットモードの間にフォロワ回路（３）内のキャパシタ３（５０３）にロードされる誤差電圧がオペアンプ８（３０８）の出力に現れ、スイッチ８（１０８）経由でレジスタＲ17（４１７）の出力に達する。誤差電圧が、レジスタＲ17（４１７）の値のレジスタＲ18（４１８）の値に対する比により縮小され、補正電圧としてオペアンプ７（３０７）の反転入力に印加される。キャパシタ３（５０３）の基準脚部がオペアンプ７の非反転入力に接続されているので、反転入力に印加される補正電圧は入力電圧の変化に影響され、入力電圧の全ての値に関して誤差のない出力電圧を得ることができる。同時に、対称構造をもつ調整器回路（６）の第２の部分の入力レジスタＲ11、Ｒ12、Ｒ13およびＲ14（４１１、４１２、４１３および４１４）経由で到達する隣り合うポジティブ積分回路およびネガティブ積分回路からの情報がオペアンプ６（３０６）に印加され、オペアンプ６（３０６）の出力電圧が、上述したフォロワ回路（５）と同じ構造を有するもう１つのフォロワ回路（５）に印加される。フォロワ回路（５）の出力で発生する情報は、レジスタＲ（τ）（４０４）経由でノード１（２０１）に達し、これにより、調整器回路（６）に接続されたネガティブ積分回路またはポジティブ積分回路に達する。このように、隣り合う積分器セルから到達する値が入力レジスタ経由で調整器（６）に入力されることにより、定数による加算、減算、乗算などのいくつかの演算がなされ、次に、調整器セルのポジティブ積分回路又はネガティブ積分回路（１、２）経由で、他の隣り合う積分器セルに送信される。調整器セル（６）のレジスタの数は、所望の演算により変えることができる。
【００３１】
調整器（６）のフォロワ回路（５）は、簡便にするために、図６では詳細には示されておらず、図３ａおよび図３ｂで詳細に示されている。
【００３２】
ハイブリッドコンピュータが実行モードのとき、調整器回路（６）のフォロワ回路（５）では、オペアンプ７（３０７）の非反転入力がスイッチ（１０７）経由でレジスタＲ20（４２０）に接続され、オペアンプ７（３０７）の出力が、スイッチ８（１０８）およびスイッチ９（１０９）経由でレジスタＲ18（４１８）に接続される。このとき、スイッチ１０（１１０）は開いていて、これにより、オペアンプ７（３０７）の出力は、キャパシタ３（５０３）から切り離される。しかし、実行モードでは、キャパシタ３（５０３）の１つの脚部も、リセットモード時のように、オペアンプ７（３０７）の非反転入力に接続される。フォロワ回路（５）が実行モードで動作するとき、オペアンプ７（３０７）およびレジスタＲ17（４０７）の出力はスイッチ８（１０８）を用いて切り離される。レジスタＲ17（４１７）は、閉じたスイッチ１１（１１１）により、オペアンプ８（３０８）の出力に接続される。ハイブリッドコンピュータが実行モードのとき、調整器回路（６）のオペアンプ（３０５、３０６）の出力電圧値は、少なくとも１つの入力レジスタ（４２０）経由でそれらのオペアンプの相互接続されたフォロワ回路（５）に達する。フォロワ回路（５）のキャパシタ（５０３）の基準脚部がオペアンプ１（３０１）の非反転入力に接続されているので、反転入力に印加される補正電圧は、入力電圧の変化により影響される。この結果として、出力電圧は、数マイクロボルトの範囲内で、入力電圧に等しく維持される。高い精度を提供するフォロワ回路は、この目的のために必要な場所に位置することができる。
【００３３】
第１に、最初の状態が、本発明のハイブリッドコンピュータの積分器セルにロードされ、その間、積分器セルがリセットモードであって、誤差電圧をロードする。誤差電圧（ドリフト電圧）の値は、３から４次の大きさで拡大されたアナログ積分器のアナログメモリまたはデジタルメモリにロードされる。次に、積分器回路（１、２）が実行モードに設定され、無視できる誤差しかない演算を実行し、調整器回路（６）経由で互いに接続される。積分回路（１、２）は、積分の時間に補正電圧として積分回路のメモリにロードされる誤差電圧を使用する（±１０Ｖ区間内の誤差はμＶレベルである）。次にデータが、マイクロコントローラを用いてデータ取得システムを備えたデジタルコンピュータに送信され、デジタルコンピュータがこれらのデータを処理し、結果を表示する。
【図面の簡単な説明】
【００３４】
【図１ａ】アナログメモリを備えたネガティブ積分回路のリセットモード。
【図１ｂ】アナログメモリを備えたネガティブ積分回路の実行モード。
【図２ａ】アナログメモリを備えたポジティブ積分回路のリセットモード。
【図２ｂ】アナログメモリを備えたポジティブ積分回路の実行モード。
【図３ａ】フォロワ回路のリセットモード。
【図３ｂ】フォロワ回路の実行モード。
【図４ａ】デジタルメモリを備えたネガティブ積分回路のリセットモード。
【図４ｂ】デジタルメモリを備えたネガティブ積分回路の実行モード。
【図５ａ】デジタルメモリを備えたポジティブ積分回路のリセットモード。
【図５ｂ】デジタルメモリを備えたポジティブ積分回路の実行モード。
【図６】調整回路。
【図７】本発明のハイブリッドコンピュータのブロック図。
【符号の説明】
【００３５】
１ アナログメモリを備えたネガティブ積分回路
２ アナログメモリを備えたポジティブ積分回路
３ デジタルメモリを備えたネガティブ積分回路
４ デジタルメモリを備えたポジティブ積分回路
５ フォロワ回路
６ 調整回路
７ デジタルコンピュータ
１０１ スイッチ１
１０２ スイッチ２
１０３ スイッチ３
１０４ スイッチ４
１０５ スイッチ５
１０６ スイッチ６
１０７ スイッチ７
１０８ スイッチ８
１０９ スイッチ９
１１０ スイッチ１０
１１１ スイッチ１１
１１２ スイッチ１２
２０１ ノード１
２０２ ノード２
２０３ ノード３
２０４ ノード４
２０５ ノード５
２０６ ノード６
２０７ ノード７
２０８ ノード８
２０９ ノード９
２１０ ノード１０
２１１ ノード１１
２１２ ノード１２
２１３ ノード１３
２１４ ノード１４
２１５ ノード１５
２１６ ノード１６
３０１ オペアンプ１
３０２ オペアンプ２
３０３ オペアンプ３
３０４ オペアンプ４
３０５ オペアンプ５
３０６ オペアンプ６
３０７ オペアンプ７
３０８ オペアンプ８
４０１ Ｒ1
４０２ Ｒ2
４０３ Ｒ3
４０４ Ｒ（τ）
４０５ Ｒ5
４０６ Ｒ6
４０７ Ｒ7
４０８ Ｒ8
４０９ Ｒ9
４１０ Ｒ10
４１１ Ｒ11
４１２ Ｒ12
４１３ Ｒ13
４１４ Ｒ14
４１５ Ｒ15
４１６ Ｒ16
４１７ Ｒ17
４１８ Ｒ18
４１９ Ｒ19
４２０ Ｒ20
５０１ キャパシタ１
５０２ キャパシタ２
５０３ キャパシタ３
【特許請求の範囲】
【請求項１】
時間依存の入力電圧が少なくとも１つの入力抵抗経由で印加されるとともにその信号が積分後に変化する少なくとも１つの積分回路（１）を含む少なくとも１つのセルと、上記入力電圧がオペアンプ（３０２）の反転入力に印加されて信号を変化させてから少なくとも１つのレジスタに印加される少なくとも１つのアナログ積分回路（２）を含む少なくとも１つのセルと、少なくとも１つの調整器回路（６）ならびに上記調整器回路（６）と、マイクロコントローラ、およびデータ取得システムを含むデジタルコンピュータ（７）と、に接続された少なくとも１つのアナログ積分回路を含む少なくとも１つのセルと、を備えるハイブリッドコンピュータにおいて、
１．同期化され且つ時間的に連続した積分を実行する調整器回路（６）越しに相互接続されたアナログ積分回路（１、２）、
２．積分回路（１、２）内に含まれるメモリ内のオペアンプの入力電圧が０に設定されると発生する拡大された誤差電圧をロードして、要求される時間間隔での全てのアナログ積分器の相互切り離し、
３．アナログ積分回路（１、２）が再度相互接続されるときに、ロード中に印加され且つ積分中の誤差をなくすために使用する同じ拡大比率によって上記メモリにロードされる誤差電圧の縮小、および
４．所望の間隔でアナログ回路からデジタルコンピュータ（７）に送信し、処理後に結果を表示するデータ、
を特徴とするハイブリッドコンピュータ。
【請求項２】
請求項１に記載の調整器回路（６）であって、可変電圧の合計および減算、定数による乗算、定数による除算、ならびに上記調整器回路（６）に接続された上記アナログ積分回路経由で他のアナログ積分回路へのフィードバックとしての出力電圧を有する積分等の演算を実行する調整器回路。
【請求項３】
請求項１に記載のアナログ積分回路であって、反転入力および非反転入力を有し、演算増幅器（オペアンプ）（３０１）は、上記非反転入力が接地され、上記増幅器の出力電圧（誤差電圧）が、拡大されることにより、レジスタ（４０３）経由で非反転入力も備えるもう１つのオペアンプの反転入力に印加され、このオペアンプの出力電圧が、同じ抵抗を含むもう１つのレジスタ経由で、上記反転入力にフィードバックされ、上記オペアンプの出力電圧がキャパシタ（５０１）にロードされるとき、レジスタ（４０１）経由で上記反転入力にフィードバックされる出力電圧を提供するアナログ積分回路。
【請求項４】
請求項３に記載のアナログ積分回路（１）であって、入力電圧が時間の関数であって、オペアンプ（３０１）の非反転入力が接地されていないとき、少なくとも１つの入力レジスタＲ（τ）（４０４）経由で、上記オペアンプ（３０１）の反転入力に印加され、上記オペアンプ（３０１）の出力がキャパシタ（５０２）に接続され、上記オペアンプ（３０１）の非反転入力が拡大により接地されたとき、キャパシタ（５０１）にロードされる電圧は、拡大された量だけ縮小することによりスイッチ（１０５）を用いてレジスタ（４０１）経由でオペアンプ（３０１）の非反転入力に印加され、積分の結果は調整器回路（６）に送信されるアナログ積分回路。
【請求項５】
請求項３に記載のアナログ積分回路（２）であって、時間の関数としての入力電圧が、レジスタ（４０３）経由の非反転入力も備えるオペアンプ（３０２）の反転入力に印加され、上記オペアンプの出力電圧は、上記レジスタ（４０３）と同じ抵抗を有するもう１つのレジスタ（４０３）経由で、上記オペアンプ（３０２）の上記反転入力にフィードバックされ、逆信号を含む上記オペアンプの出力電圧は、少なくとも１つの入力レジスタＲ（τ）（４０４）経由で、反転及び非反転入力を有するもう１つのオペアンプ（３０１）の反転入力に印加され、上記オペアンプ（３０１）の出力がキャパシタ（５０２）に接続されてから上記キャパシタ（５０２）が入力レジスタ（４０４）に接続され、上記オペアンプ（３０１）の非反転入力が拡大により接地されているときにキャパシタ（５０１）にロードされた電圧は、上記オペアンプ（３０１）の非反転入力が接地されていないとき、スイッチによってレジスタ（４０１）経由でオペアンプ（３０１）の非反転入力に縮小によって印加され、積分の結果が調整器回路（６）に送信されるアナログ積分回路。
【請求項６】
請求項１に記載のハイブリッドコンピュータであって、反転入力および非反転入力を有するオペアンプ（３０７）の出力電圧が、上記オペアンプ（３０７）の非反転入力が接地されているときに、レジスタ（４１７）経由で上記オペアンプの上記反転入力にフィードバックされ、上記オペアンプ（３０７）の出力電圧は、拡大によりキャパシタ（５０３）にロードされ、上記キャパシタ（５０３）の基準脚部は、上記オペアンプ（３０７）の非反転入力に接続される回路を備えるハイブリッドコンピュータ。
【請求項７】
請求項６に記載の回路（５）であって、時間の関数としての入力電圧が、反転入力および少なくとも１つのレジスタ（４２０）経由の非反転入力を有するオペアンプ（３０７）の非反転入力に印加され、拡大される前に、キャパシタ（５０３）にロードされる電圧が、同じ比の縮小により、上記オペアンプ（３０７）の反転入力に印加される回路。
【請求項８】
請求項１に記載のコンピュータであって、誤差電圧がアナログメモリにロードされるコンピュータ。
【請求項９】
請求項１に記載のコンピュータであって、誤差電圧がデジタルメモリにロードされるコンピュータ。
【請求項１０】
請求項３に記載の回路であって、初期状態が、入力レジスタ（４０４）に接続されたキャパシタ（５０２）にロードされる回路。
【請求項１１】
請求項５に記載の回路であって、初期状態が、上記入力レジスタ（４０４）に接続された上記キャパシタ（５０２）にロードされる回路。
【請求項１２】
請求項１に記載のコンピュータであって、積分の結果が時間的に連続してデジタルコンピュータ（７）に送信されるコンピュータ。
【請求項１３】
請求項１２に記載のコンピュータであって、積分の結果が、少なくとも１つのマイクロコントローラによりデジタルコンピュータ（７）に連続して送信されるコンピュータ。
【請求項１４】
請求項１に記載のコンピュータであって、少なくとも１つのプログラム可能なマイクロコントローラを備えるコンピュータ。
【請求項１】
時間依存の入力電圧が少なくとも１つの入力抵抗経由で印加されるとともにその信号が積分後に変化する少なくとも１つの積分回路（１）を含む少なくとも１つのセルと、上記入力電圧がオペアンプ（３０２）の反転入力に印加されて信号を変化させてから少なくとも１つのレジスタに印加される少なくとも１つのアナログ積分回路（２）を含む少なくとも１つのセルと、少なくとも１つの調整器回路（６）ならびに上記調整器回路（６）と、マイクロコントローラ、およびデータ取得システムを含むデジタルコンピュータ（７）と、に接続された少なくとも１つのアナログ積分回路を含む少なくとも１つのセルと、を備えるハイブリッドコンピュータにおいて、
１．同期化され且つ時間的に連続した積分を実行する調整器回路（６）越しに相互接続されたアナログ積分回路（１、２）、
２．積分回路（１、２）内に含まれるメモリ内のオペアンプの入力電圧が０に設定されると発生する拡大された誤差電圧をロードして、要求される時間間隔での全てのアナログ積分器の相互切り離し、
３．アナログ積分回路（１、２）が再度相互接続されるときに、ロード中に印加され且つ積分中の誤差をなくすために使用する同じ拡大比率によって上記メモリにロードされる誤差電圧の縮小、および
４．所望の間隔でアナログ回路からデジタルコンピュータ（７）に送信し、処理後に結果を表示するデータ、
を特徴とするハイブリッドコンピュータ。
【請求項２】
請求項１に記載の調整器回路（６）であって、可変電圧の合計および減算、定数による乗算、定数による除算、ならびに上記調整器回路（６）に接続された上記アナログ積分回路経由で他のアナログ積分回路へのフィードバックとしての出力電圧を有する積分等の演算を実行する調整器回路。
【請求項３】
請求項１に記載のアナログ積分回路であって、反転入力および非反転入力を有し、演算増幅器（オペアンプ）（３０１）は、上記非反転入力が接地され、上記増幅器の出力電圧（誤差電圧）が、拡大されることにより、レジスタ（４０３）経由で非反転入力も備えるもう１つのオペアンプの反転入力に印加され、このオペアンプの出力電圧が、同じ抵抗を含むもう１つのレジスタ経由で、上記反転入力にフィードバックされ、上記オペアンプの出力電圧がキャパシタ（５０１）にロードされるとき、レジスタ（４０１）経由で上記反転入力にフィードバックされる出力電圧を提供するアナログ積分回路。
【請求項４】
請求項３に記載のアナログ積分回路（１）であって、入力電圧が時間の関数であって、オペアンプ（３０１）の非反転入力が接地されていないとき、少なくとも１つの入力レジスタＲ（τ）（４０４）経由で、上記オペアンプ（３０１）の反転入力に印加され、上記オペアンプ（３０１）の出力がキャパシタ（５０２）に接続され、上記オペアンプ（３０１）の非反転入力が拡大により接地されたとき、キャパシタ（５０１）にロードされる電圧は、拡大された量だけ縮小することによりスイッチ（１０５）を用いてレジスタ（４０１）経由でオペアンプ（３０１）の非反転入力に印加され、積分の結果は調整器回路（６）に送信されるアナログ積分回路。
【請求項５】
請求項３に記載のアナログ積分回路（２）であって、時間の関数としての入力電圧が、レジスタ（４０３）経由の非反転入力も備えるオペアンプ（３０２）の反転入力に印加され、上記オペアンプの出力電圧は、上記レジスタ（４０３）と同じ抵抗を有するもう１つのレジスタ（４０３）経由で、上記オペアンプ（３０２）の上記反転入力にフィードバックされ、逆信号を含む上記オペアンプの出力電圧は、少なくとも１つの入力レジスタＲ（τ）（４０４）経由で、反転及び非反転入力を有するもう１つのオペアンプ（３０１）の反転入力に印加され、上記オペアンプ（３０１）の出力がキャパシタ（５０２）に接続されてから上記キャパシタ（５０２）が入力レジスタ（４０４）に接続され、上記オペアンプ（３０１）の非反転入力が拡大により接地されているときにキャパシタ（５０１）にロードされた電圧は、上記オペアンプ（３０１）の非反転入力が接地されていないとき、スイッチによってレジスタ（４０１）経由でオペアンプ（３０１）の非反転入力に縮小によって印加され、積分の結果が調整器回路（６）に送信されるアナログ積分回路。
【請求項６】
請求項１に記載のハイブリッドコンピュータであって、反転入力および非反転入力を有するオペアンプ（３０７）の出力電圧が、上記オペアンプ（３０７）の非反転入力が接地されているときに、レジスタ（４１７）経由で上記オペアンプの上記反転入力にフィードバックされ、上記オペアンプ（３０７）の出力電圧は、拡大によりキャパシタ（５０３）にロードされ、上記キャパシタ（５０３）の基準脚部は、上記オペアンプ（３０７）の非反転入力に接続される回路を備えるハイブリッドコンピュータ。
【請求項７】
請求項６に記載の回路（５）であって、時間の関数としての入力電圧が、反転入力および少なくとも１つのレジスタ（４２０）経由の非反転入力を有するオペアンプ（３０７）の非反転入力に印加され、拡大される前に、キャパシタ（５０３）にロードされる電圧が、同じ比の縮小により、上記オペアンプ（３０７）の反転入力に印加される回路。
【請求項８】
請求項１に記載のコンピュータであって、誤差電圧がアナログメモリにロードされるコンピュータ。
【請求項９】
請求項１に記載のコンピュータであって、誤差電圧がデジタルメモリにロードされるコンピュータ。
【請求項１０】
請求項３に記載の回路であって、初期状態が、入力レジスタ（４０４）に接続されたキャパシタ（５０２）にロードされる回路。
【請求項１１】
請求項５に記載の回路であって、初期状態が、上記入力レジスタ（４０４）に接続された上記キャパシタ（５０２）にロードされる回路。
【請求項１２】
請求項１に記載のコンピュータであって、積分の結果が時間的に連続してデジタルコンピュータ（７）に送信されるコンピュータ。
【請求項１３】
請求項１２に記載のコンピュータであって、積分の結果が、少なくとも１つのマイクロコントローラによりデジタルコンピュータ（７）に連続して送信されるコンピュータ。
【請求項１４】
請求項１に記載のコンピュータであって、少なくとも１つのプログラム可能なマイクロコントローラを備えるコンピュータ。
【図１ａ】
【図１ｂ】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図４ａ】
【図４ｂ】
【図５ａ】
【図５ｂ】
【図６】
【図７】
【図１ｂ】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図４ａ】
【図４ｂ】
【図５ａ】
【図５ｂ】
【図６】
【図７】
【公表番号】特表２００７−５２５７６２（Ｐ２００７−５２５７６２Ａ）
【公表日】平成１９年９月６日（２００７．９．６）
【国際特許分類】
【出願番号】特願２００７−５００７２６（Ｐ２００７−５００７２６）
【出願日】平成１６年２月２７日（２００４．２．２７）
【国際出願番号】ＰＣＴ／ＴＲ２００４／００００１３
【国際公開番号】ＷＯ２００５／０８３６２４
【国際公開日】平成１７年９月９日（２００５．９．９）
【出願人】（５０６２８０６０５）
【氏名又は名称原語表記】Ｎｕｒｉ ＳＡＲＹＡＬ
【公表日】平成１９年９月６日（２００７．９．６）
【国際特許分類】
【出願日】平成１６年２月２７日（２００４．２．２７）
【国際出願番号】ＰＣＴ／ＴＲ２００４／００００１３
【国際公開番号】ＷＯ２００５／０８３６２４
【国際公開日】平成１７年９月９日（２００５．９．９）
【出願人】（５０６２８０６０５）
【氏名又は名称原語表記】Ｎｕｒｉ ＳＡＲＹＡＬ
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