ハイブリッドパワーデバイス

【課題】ノーマリオン型のＳｉＣ−ＪＦＥＴとノーマリオフ型のＳｉ−ＭＯＳＦＥＴとをカスコード接続してなるハイブリッドパワーデバイスにおいて、共振の発生を抑制しつつ、スイッチング損失を低減できるようにする。
【解決手段】ハイブリッドパワーデバイスを構成するノーマリオン型のＳｉＣ−ＪＦＥＴ２とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ４とは、各ＦＥＴ２、４のソース及びドレインを互いに接続することによりカスコード接続されており、ＳｉＣ−ＪＦＥＴ２のゲートとＳｉ−ＭＯＳＦＥＴ４のソースはスイッチング速度調整用の抵抗１０を介して接続されている。そして、この抵抗１０にコンデンサ１２を並列接続することにより、ハイブリッドパワーデバイスのスイッチング期間中の前半部分ではスイッチング速度を速くしてスイッチング損失を低減し、後半部分ではスイッチング速度を遅くして発振の発生を防止する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリオン型のＳｉＣ−ＪＦＥＴとノーマリオフ型のＳｉ−ＭＯＳＦＥＴとをカスコード接続してなるハイブリッドパワーデバイスに関する。
【背景技術】
【０００２】
近年、インバータ、ＤＣ−ＤＣコンバータ、スイッチング電源等のパワーエレクトロニクス機器にて使用するのに好適な高耐圧のパワーデバイスとして、ＳｉＣ（シリコンカーバイト）からなるＪＦＥＴ（接合型電界効果トランジスタ）が注目されている。
【０００３】
ところで、ＳｉＣ−ＪＦＥＴは、ゲート酸化膜がないため、ＳｉＣ−ＭＯＳＦＥＴに比べて製造し易いものの、一般的にノーマリオン型であるので、自動車等の信頼性を必要とするパワーエレクトロニクス機器には使い難いという問題があった。
【０００４】
このため、ＳｉＣ−ＪＦＥＴは、Ｓｉ（シリコン）からなるノーマリオフ型の低耐圧ＭＯＳＦＥＴとカスコード接続することで、全体としてノーマリオフ型のスイッチング素子として動作する、ハイブリッドパワーデバイスとして構成することが考えられている。
【０００５】
しかし、図８に示すように、ノーマリオン型のＳｉＣ−ＪＦＥＴ２とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ４とをカスコード接続したハイブリッドパワーデバイスにおいては、製造時に形成される寄生成分（図８に示す容量Ｃ１〜Ｃ３、インダクタンスＬ等）により、共振が発生し易いという問題がある。また、低耐圧Ｓｉ−ＭＯＳＦＥＴに過渡的に高電圧がかかるという問題もある。
【０００６】
そこで、この問題を防止するため、ＳｉＣ−ＪＦＥＴ２のゲートとＳｉ−ＭＯＳＦＥＴ４のソースとの間に抵抗１０を挿入することで、スイッチング速度を遅くすることが提案されている（例えば、特許文献１等、参照）。
【０００７】
なお、図８において、Ｓｉ−ＭＯＳＦＥＴ４のドレインソース間に接続されたダイオード６は、Ｓｉ−ＭＯＳＦＥＴ４の構造上できる寄生ダイオードであり、Ｓｉ−ＭＯＳＦＥＴ４のゲートに接続された抵抗８は入力抵抗である。
【０００８】
また、図８に示すハイブリッドパワーデバイスにおいて、ＳｉＣ−ＪＦＥＴ２、Ｓｉ−ＭＯＳＦＥＴ４にはｎチャネルのものが使用されており、これらをカスコード接続する接続点（ＳｉＣ−ＪＦＥＴ２のソースとＳｉ−ＭＯＳＦＥＴ４のドレインとの接続点）には、センシング用のＳＥ端子が設けられている。
【０００９】
そして、このハイブリッドパワーデバイスにおいては、ＳｉＣ−ＪＦＥＴ２のドレインが、ハイブリッドパワーデバイスのドレイン（Ｄ）、Ｓｉ−ＭＯＳＦＥＴ４のソースが、ハイブリッドパワーデバイスのソース（Ｓ）、Ｓｉ−ＭＯＳＦＥＴ４のゲートが、ハイブリッドパワーデバイスのゲート（Ｇ）となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】ＵＳ２００２０１５３９３８Ａ１
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記提案のハイブリッドパワーデバイスのように、ＳｉＣ−ＪＦＥＴ２のゲートとＳｉ−ＭＯＳＦＥＴ４のソースとの間に抵抗１０を挿入した場合、スイッチング速度を遅くして、Ｓｉ−ＭＯＳＦＥＴ４に過渡的に高電圧が印加されたり、共振が発生したりするのを防止できるが、スイッチング速度の低下によって、ハイブリッドパワーデバイスのターンオン時等に生じるスイッチング損失が増加するという問題があった。
【００１２】
つまり、図８に示したハイブリッドパワーデバイスにおいて、例えば、ターンオン時には、図９に示すように、抵抗１０を介して、２段階（Ａ、Ｂ）で放電を行うことになる。
具体的には、１段目（Ａ）では、ゲート電圧が印加されて、Ｓｉ−ＭＯＳＦＥＴ４がオンし、ＳＥ端子電圧が下がることにより、ＳｉＣ−ＪＦＥＴ２のゲート−ソース間容量Ｃ２の放電Ｑ１を行う。また、２段目（Ｂ）では、ＳｉＣ−ＪＦＥＴ２のゲート−ドレイン間容量Ｃ１の放電Ｑ２を行う。
【００１３】
そして、１段目（Ａ）では、スイッチングを高速化して、その期間（時点ｔ１−ｔ２間）を短くすれば、スイッチング損失を低減できる。また、このときの抵抗１０の両端電圧（ＳｉＣ−ＪＦＥＴ２のゲート電圧Ｖg_jfet）は、マイナスに振れるが、できるだけ高い電位（換言すればマイナスの振れ幅が小さい電位）であるほうが、スイッチング速度が高速になり望ましい。
【００１４】
一方、２段目（Ｂ）では、共振が起こりやすいので、スイッチング速度を遅くするほうが、安定した動作を実現できる。また、このときの抵抗１０の両端電圧（ＳｉＣ−ＪＦＥＴ２のゲート電圧Ｖg_jfet）は、マイナスに振れるが、できるだけ低い電位であるほうが、スイッチング速度が遅くなり、結果的に共振を抑え易い。
【００１５】
しかし、上記提案の技術では、単に抵抗１０を設けてスイッチング速度を抑えるだけであるので、２段目（Ｂ）で共振が発生するのを防止することはできても、１段目（Ａ）でスイッチング損失を増加させてしまうのである。
【００１６】
本発明は、こうした問題に鑑みなされたものであり、ノーマリオン型のＳｉＣ−ＪＦＥＴ２とノーマリオフ型のＳｉ−ＭＯＳＦＥＴ４とをカスコード接続してなるハイブリッドパワーデバイスにおいて、共振の発生を抑制しつつ、スイッチング損失を低減できるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
かかる目的を達成するためになされた請求項１に記載のハイブリッドパワーデバイスは、図８に示した従来装置と同様、ノーマリオン型のＳｉＣ−ＪＦＥＴとノーマリオフ型のＳｉ−ＭＯＳＦＥＴとをカスコード接続することにより構成されている。
【００１８】
そして、ＳｉＣ−ＪＦＥＴのゲートには、当該ハイブリッドパワーデバイスのスイッチング期間中にＳｉＣ−ＪＦＥＴのゲート電流及びゲート電圧を変化させて、スイッチング期間の前半ではスイッチング速度が速く、スイッチング期間の後半ではスイッチング速度が遅くなるよう、当該ハイブリッドパワーデバイスのスイッチング速度を制御する制御手段が設けられている。
【００１９】
このため、本発明のハイブリッドパワーデバイスによれば、図９に示したスイッチング期間の１段目（Ａ）では、スイッチング速度を速くすることで、スイッチング損失を低減し、図９に示したスイッチング期間の２段目（Ｂ）では、スイッチング速度を遅くして、共振が発生するのを防止する、といったことができるようになる。
【００２０】
ここで、制御手段は、例えば、請求項２に記載のように、ＳｉＣ−ＪＦＥＴのゲートとＳｉ−ＭＯＳＦＥＴのソースとの間に設けられたスイッチング速度調整用の抵抗（速度調整抵抗）と、ＳｉＣ−ＪＦＥＴのゲートに接続されたコンデンサとからなるアナログ回路にて構成することができる。
【００２１】
つまり、速度調整抵抗は、図８に示した抵抗１０と同じであり、制御手段には、この速度調整抵抗とは別にコンデンサを設けるのである。
そして、このようにすれば、図１０（ｂ）に例示するように、当該ハイブリッドパワーデバイスのターンオン時には、まずコンデンサに大電流が流れ、コンデンサに電荷が蓄積されると、速度調整抵抗に電流が流れ、最終的には、コンデンサに蓄積された電荷が速度調整抵抗を介して放電されることになる。
【００２２】
つまり、図８に示した従来装置のように速度調整抵抗を設けただけでは、図１０（ａ）に示すように、当該ハイブリッドパワーデバイスのターンオン時に、速度調整抵抗の抵抗値に対応した電流が流れるだけであるが、請求項２に記載のように、制御手段を速度調整抵抗とコンデンサとで構成すれば、スイッチング期間の前半部分でＳｉＣ−ＪＦＥＴのゲートに大電流を流して、スイッチング速度を速くし、スイッチング期間の後半部分ではＳｉＣ−ＪＦＥＴのゲート電流を減少させ、更にスイッチング終了後もゲート電流を流して、スイッチング速度を遅くすることができる。
【００２３】
ここで、上記コンデンサは、請求項３に記載のように、速度調整抵抗に並列に接続するようにしてもよく、或いは、請求項４に記載のように、コンデンサにダイオードと抵抗との並列回路を直列に接続し、その直列回路を、速度調整回路に並列に接続するようにしてもよい。
【００２４】
そして、コンデンサに対し、ダイオードと抵抗との並列回路を直列接続した場合には、図９に示したスイッチング期間の１段目（Ａ）では、ダイオードを介してコンデンサに電流を流すことで、スイッチング速度を速くし、図９に示したスイッチング期間の２段目（Ｂ）では、コンデンサと抵抗との直列回路にてコンデンサに蓄積された電荷を放電することになるので、請求項３に記載のものに比べて、スイッチング速度を更に遅くし、共振の発生を抑えることができる。
【００２５】
またコンデンサは、速度調整抵抗に対し並列接続するのではなく、請求項５に記載のように、コンデンサの一端をＳｉＣ−ＪＦＥＴのゲートに接続し、他端を、Ｓｉ−ＭＯＳＦＥＴのゲートに接続するようにしてもよい。
【００２６】
そして、このようにすれば、ＳｉＣ−ＪＦＥＴのゲートに、Ｓｉ−ＭＯＳＦＥＴのゲートに入力された駆動電圧を直接印加することができるので、Ｓｉ−ＭＯＳＦＥＴのオン・オフ動作に対するＳｉＣ−ＪＦＥＴの動作遅れを少なくして、スイッチング速度を速くして、Ｓｉ−ＭＯＳＦＥＴへの過渡的な電圧印加も防止することができる。
【００２７】
なお、請求項３又は請求項５に記載のハイブリッドパワーデバイスのように、コンデンサを速度調整抵抗に並列接続するか、コンデンサを各ＦＥＴのゲート間に接続する場合には、請求項６に記載のように、コンデンサに対し、速度調整抵抗よりも抵抗値が小さい抵抗を直列に接続するようにしてもよい。
【００２８】
そして、このようにすれば、図１０（ｃ）に示すように、コンデンサに流れる電流（特にピーク電流）を抵抗とコンデンサとの時定数にて調整することができるようになり、延いては、スイッチング速度の調整を容易に行うことができるようになる。
【図面の簡単な説明】
【００２９】
【図１】第１実施形態のハイブリッドパワーデバイスの構成を表す電気回路図である。
【図２】第１実施形態のハイブリッドパワーデバイスの動作を表すタイムチャートである。
【図３】第２実施形態のハイブリッドパワーデバイスの構成を表す電気回路図である。
【図４】第２実施形態のハイブリッドパワーデバイスの動作を表すタイムチャートである。
【図５】第３実施形態のハイブリッドパワーデバイスの構成を表す電気回路図である。
【図６】第４実施形態のハイブリッドパワーデバイスの構成を表す電気回路図である。
【図７】第５実施形態のハイブリッドパワーデバイスの構成を表す電気回路図である。
【図８】従来のハイブリッドパワーデバイスの構成を表す電気回路図である。
【図９】従来のハイブリッドパワーデバイスの動作を表すタイムチャートである。
【図１０】本発明のハイブリッドパワーデバイスにおける電流波形を従来技術と比較して説明する説明図である。
【発明を実施するための形態】
【００３０】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１に示すように、第１実施形態のハイブリッドパワーデバイスは、ノーマリオン型のＳｉＣ−ＪＦＥＴ２と、ノーマリオフ型のＳｉ−ＭＯＳＦＥＴ４とを備え、ＳｉＣ−ＪＦＥＴ２のソースとＳｉ−ＭＯＳＦＥＴ４とをカスコード接続したものであり、基本的には、図８に示した従来ものと同様に構成されている。
【００３１】
そして、図８に示したものと異なる点は、ハイブリッドパワーデバイスのスイッチング速度を制御する制御手段として、ＳｉＣ−ＪＦＥＴ２のゲートとＳｉ−ＭＯＳＦＥＴ４のソースとの間に挿入された抵抗（速度調整抵抗）１０に加えて、この速度調整抵抗１０に並列接続されたコンデンサ１２とを備えた点であり、他の構成は、図８に示したものと全く同じである。
【００３２】
このように構成された本実施形態のハイブリッドパワーデバイスにおいては、速度調整抵抗１０に対しコンデンサ１２が並列に接続されているので、このコンデンサ１２により、スイッチング期間中にスイッチング速度を制御することができる。
【００３３】
以下、この制御について説明する。
図２は、本実施形態のハイブリッドパワーデバイスのターンオン時の、ドレイン−ソース間電圧（ＤＳ間電圧）、ドレイン電流（ＤＳ間電流）、ＳＥ端子電圧、コンデンサ１２に流れるコンデンサ電流、速度調整抵抗１０に流れる速度調整抵抗電流、ＳｉＣ−ＪＦＥＴ２のゲート電圧及びゲート電流を表すタイムチャートである。
【００３４】
なお、図２において、コンデンサ電流及び速度調整抵抗電流は、抵抗１０或いはコンデンサ１２から、ハイブリッドパワーデバイスのソース（Ｓ）側に流れる方向を正（＋）、これとは逆方向を負（−）として記載されている。
【００３５】
図２に示すように、本実施形態のハイブリッドパワーデバイスにおいても、従来のものと同様、２段階で放電を行い、１段目（Ａ）では、ＳＥ端子電圧が下がることにより、ＳｉＣ−ＪＦＥＴ２のゲート−ソース間容量放電を行い、２段目（Ｂ）では、ＳｉＣ−ＪＦＥＴ２のゲート−ドレイン間容量の放電を行う。
【００３６】
そして、１段目（Ａ）の放電時には、コンデンサ１２と速度調整抵抗１０の両方に電流が流れる。また、初期状態では、コンデンサ１２に電荷が溜まっていないので、速度調整抵抗１０よりもコンデンサ１２側に電流が多く流れるが、徐々にコンデンサ１２に電流が流れて電荷が溜まり始めると（換言すればコンデンサ１２の電圧が大きくなり始めると）、コンデンサ１２に流れる電流が減り、速度調整抵抗１０に流れる電流が増加し始める。
【００３７】
ＳｉＣ−ＪＦＥＴ２のゲート電流は、『ゲート電流＝コンデンサ電流＋速度調整抵抗電流』と表すことができ、ＳｉＣ−ＪＦＥＴ２のゲート電流の電荷量は、ＳｉＣ−ＪＦＥＴ２のゲートソース間容量を放電する電荷量（Ｑ１）である。
【００３８】
このため、１段目（Ａ）では、コンデンサ１２が効果的に機能し、図２の（ａ）から明らかなように、ＳｉＣ−ＪＦＥＴ２のゲート電圧が下がり難く、スイッチング速度を高速化できる。なお、１段目（Ａ）では、高速化に伴い、ＳｉＣ−ＪＦＥＴ２のゲート電流は増加する（図２（ｃ）参照）。
【００３９】
一方、２段目（Ｂ）では、コンデンサ１２に電荷が溜まっている（換言すればＳｉＣ−ＪＦＥＴ２のゲート電圧Ｖg_jfetは「０」ではない）ため、コンデンサ１２に電流が流れ難い状態になっている。従って、電流は速度調整抵抗１０に多く流れることになり、ＳｉＣ−ＪＦＥＴ２のゲート電圧が低下し易い。そのため、２段目では、コンデンサ１２によるスピードアップ機能が弱まり、ＳｉＣ−ＪＦＥＴ２のゲート電圧が下がることから、従来と同様、スイッチング速度を遅くすることができる（図２（ｂ）参照）。
［第２実施形態］
図３に示すように、第２実施形態のハイブリッドパワーデバイスは、コンデンサ１２に対し、直列に、ダイオード１４と抵抗１６とを並列接続した回路を接続したものであり、他の構成は、第１実施形態のハイブリッドパワーデバイスと同一である。なお、ダイオード１４は、コンデンサ電流の負（−）方向を順方向として接続されている。また、抵抗１６の抵抗値は、速度調整抵抗１０の抵抗値よりも小さい値に設定されている。
【００４０】
このように構成された本実施形態のハイブリッドパワーデバイスにおいては、図４に示すように、ターンオン時、１段目（Ａ）の前半（時点ｔ１−ｔ１′間）では、主にダイオード１４を通じて電流を流し、１段目（Ａ）の後半部分（時点ｔ１′−ｔ２′間）で、コンデンサ１２に充電し、その後（時点ｔ２′後）放電を開始する。
【００４１】
そして、放電時には、ダイオード１４は逆導通しないので、抵抗１６の抵抗値を大きめに設定することで電流の流れを妨げることができる。つまり、コンデンサ１２に溜まった電荷（換言すればコンデンサ電圧）を保持することができる。
【００４２】
従って、２段目（Ｂ）では、コンデンサ１２に電荷がすでに溜まっているので、電流が流れ難くなり、ＳｉＣ−ＪＦＥＴ２のゲート電流のうち、速度調整抵抗１０を使って流れる量が多くなる。このため、本実施形態によれば、第１実施形態に比べ、ＳｉＣ−ＪＦＥＴ２のゲート電圧が低下し、スイッチング速度を弱める効果を高めることができる。
［第３実施形態］
図５に示すように、第３実施形態のハイブリッドパワーデバイスは、第１実施形態に記載のようにコンデンサ１２を速度調整抵抗１０に並列接続するのではなく、コンデンサ１２を、ＳｉＣ−ＪＦＥＴ２のゲートとＳｉ−ＭＯＳＦＥＴ４のゲートとの間に接続したものであり、他の構成は第１実施形態に記載のものと同じである。
【００４３】
そして、本実施形態のハイブリッドパワーデバイスによれば、コンデンサ１２をＳｉ−ＭＯＳＦＥＴ４の駆動回路に直接接続されることになるので、Ｓｉ−ＭＯＳＦＥＴ４のオン・オフ動作に対するＳｉＣ−ＪＦＥＴ２の遅れが少なくなり、スイッチング速度を高めて、Ｓｉ−ＭＯＳＦＥＴ４の過渡的な電圧変化も抑えることができる。
【００４４】
つまり、第１実施形態のハイブリッドパワーデバイスでは、Ｓｉ−ＭＯＳＦＥＴ４がオン・オフ動作をし、その後にＳｉＣ−ＪＦＥＴ２が遅れて動作するが、本実施形態では、ＳｉＣ−ＪＦＥＴ２の動作を相対的に速くして、スイッチング速度を高めることができるのである。
［第４実施形態］
図６に示すように、第４実施形態のハイブリッドパワーデバイスは、第１実施形態に記載のコンデンサ１２に対し、抵抗１８を直列に接続したものであり、他の構成は第１実施形態に記載のものと同じである。
【００４５】
そして、このようにコンデンサ１２に抵抗１８を直列接続すれば、コンデンサ１２に流れる電流（特にピーク電流）や時間を抵抗１８の抵抗値により調整することができる。
また、共振が改善しない場合は、抵抗１８と直列にダイオードを接続し、充電と放電の電流を変えることも可能である。
［第５実施形態］
図７に示すように、第５実施形態のハイブリッドパワーデバイスは、第３実施形態に記載のコンデンサ１２に対し、抵抗１８を直列に接続したものであり、他の構成は第５実施形態に記載のものと同じである。
【００４６】
そして、このようにコンデンサ１２に抵抗１８を直列接続すれば、第４実施形態と同様に、コンデンサ１２に流れる電流（特にピーク電流）や時間を抵抗１８の抵抗値により調整することができる。
【００４７】
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内にて、種々の態様をとることができる。
【符号の説明】
【００４８】
２…ＳｉＣ−ＪＦＥＴ、４…Ｓｉ−ＭＯＳＦＥＴ、６…ダイオード、８…入力抵抗、１０…速度調整抵抗、１２…コンデンサ、１４…ダイオード、１６，１８…抵抗。

【特許請求の範囲】
【請求項１】
ノーマリオン型のＳｉＣ−ＪＦＥＴと、ノーマリオフ型のＳｉ−ＭＯＳＦＥＴとを備え、前記ＳｉＣ−ＪＦＥＴのソースと前記Ｓｉ−ＭＯＳＦＥＴのドレインとを接続することにより、前記ＳｉＣ−ＪＦＥＴと前記Ｓｉ−ＭＯＳＦＥＴとをカスコード接続してなるハイブリッドパワーデバイスであって、
前記ＳｉＣ−ＪＦＥＴのゲートに接続され、当該ハイブリッドパワーデバイスのスイッチング期間中に前記ＳｉＣ−ＪＦＥＴのゲート電流及びゲート電圧を変化させて、前記スイッチング期間の前半ではスイッチング速度が速く、前記スイッチング期間の後半ではスイッチング速度が遅くなるよう、当該ハイブリッドパワーデバイスのスイッチング速度を制御する制御手段、
を設けたことを特徴とするハイブリッドパワーデバイス。
【請求項２】
前記制御手段は、
前記ＳｉＣ−ＪＦＥＴのゲートと前記Ｓｉ−ＭＯＳＦＥＴのソースとの間に設けられ、前記スイッチング速度を調整するための速度調整抵抗と、
前記ＳｉＣ−ＪＦＥＴのゲートに接続されたコンデンサとからなることを特徴とする請求項１に記載のハイブリッドパワーデバイス。
【請求項３】
前記コンデンサは、前記速度調整抵抗に並列に接続されていることを特徴とする請求項２に記載のハイブリッドパワーデバイス。
【請求項４】
前記コンデンサには、ダイオードと抵抗との並列回路が直列に接続されており、
これらコンデンサと前記並列回路との直列回路は、前記速度調整回路に並列に接続されていることを特徴とする請求項２に記載のハイブリッドパワーデバイス。
【請求項５】
前記コンデンサは、一端が前記ＳｉＣ−ＪＦＥＴのゲートに接続され、他端が前記Ｓｉ−ＭＯＳＦＥＴのゲートに接続されていることを特徴とする請求項２に記載のハイブリッドパワーデバイス。
【請求項６】
前記コンデンサには、前記速度調整抵抗よりも抵抗値が小さい抵抗が、直列に接続されていることを特徴とする請求項３又は請求項５に記載のハイブリッドパワーデバイス。

【図１】