バイアス回路およびそれを有するアンプ回路
【課題】増幅トランジスタのトランスコンダクタンスｇｍの変動を抑制する。
【解決手段】バイアス回路は，第１のドレイン電流を生成する第１のトランジスタと，第２のドレイン電流を生成する第２のトランジスタと，直列に接続された複数の抵抗素子を有し，複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有する。そして，抵抗回路の第１のノードの第１の電圧が第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が第２のトランジスタのゲートに印加され，第１，第２のノードと異なる第３のノードの第３の電圧がバイアス電圧として出力される。
【解決手段】バイアス回路は，第１のドレイン電流を生成する第１のトランジスタと，第２のドレイン電流を生成する第２のトランジスタと，直列に接続された複数の抵抗素子を有し，複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有する。そして，抵抗回路の第１のノードの第１の電圧が第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が第２のトランジスタのゲートに印加され，第１，第２のノードと異なる第３のノードの第３の電圧がバイアス電圧として出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，バイアス回路およびそれを有するアンプ回路に関する。
【背景技術】
【０００２】
アンプ回路は，トランジスタなどの増幅素子とそれに接続される負荷素子とを有する。増幅素子としては，例えば，ＭＯＳトランジスタが，負荷素子としては，例えば，抵抗やインダクタなどが用いられる。
【０００３】
ソース接地型のＭＯＳトランジスタは，ソースが接地され，ゲートに入力信号が入力され，ドレインから出力信号が出力される。入力信号によるゲート電圧に応じてトランジスタのドレイン電流が変化し，そのドレイン電流は，トランジスタのドレイン電流・ゲート電圧特性（以下Id-Vg特性）の傾き（トランスコンダクタンスｇｍ，相互コンダクタンスｇｍ）に応じて入力信号を増幅した電流になる。さらに，ドレインに生成される出力電圧は，トランジスタのドレイン電流に負荷素子のインピーダンスを乗算した電圧である。したがって，トランスコンダクタンスをｇｍ，負荷素子の抵抗値をＲＬとすると，アンプ回路の利得は，−ｇｍＲＬになる。
【０００４】
トランジスタのトランスコンダクタンスｇｍは，製造プロセスのバラツキ，温度変化，電源電圧変化により変化する。つまり，製造プロセスバラツキ，温度変化，電源電圧変化により，トランジスタのId-Vg特性が変化し，それに伴いその特性の傾きであるトランスコンダクタンスｇｍも変化する。このようなトランスコンダクタンスｇｍの変化は，アンプ回路の利得を変化させるので，好ましくない。
【０００５】
利得のバラツキを抑制するために，トランスコンダクタンスｇｍを一定に保つように増幅素子であるトランジスタのゲートバイアス電圧を変化させるバイアス回路が提案されている。たとえば，以下の特許文献がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１４７８００号公報
【特許文献２】ＷＯ２００８／０５０３７５
【特許文献３】特開平７−２８８４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら，従来のバイアス回路は，ＭＯＳトランジスタのドレイン・ソース間電圧の変化に伴ってドレイン電流が変化することを考慮していない。従来の微細化されていないサイズのＭＯＳトランジスタは，ドレイン・ソース間電圧の変化に対応するドレイン電流の変化は微小であるため，ドレイン・ソース間電圧の変化に伴うドレイン電流の変化を無視するバイアス回路でも，アンプ回路の増幅トランジスタのトランスコンダクタンスｇｍの変動を十分抑制することができた。
【０００８】
しかし，近年における高速動作に対応したトランジスタは，チャネル長がより一層短くなる傾向になる。チャネル長が短くなるにしたがって，ドレイン・ソース間電圧の変動に対するドレイン電流の変動幅が大きくなる。そのため，従来のバイアス回路では，微細化されチャネル長が短くなった増幅トランジスタのトランスコンダクタンスｇｍの変動を十分に抑制することは困難である。
【０００９】
そこで，本発明の目的は，アンプ回路内の増幅用トランジスタのトランスコンダクタンスの変動を抑制するバイアス回路と，それを有するアンプ回路とを提供することにある。
【課題を解決するための手段】
【００１０】
バイアス回路の第１の側面は，第１のドレイン電流を生成する第１のトランジスタと，第２のドレイン電流を生成する第２のトランジスタと，直列に接続された複数の抵抗素子を有し，前記複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し，
前記抵抗回路の第１のノードの第１の電圧が前記第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が前記第２のトランジスタのゲートに印加され，前記第１，第２のノードと異なる第３のノードの第３の電圧がバイアス電圧として出力される。
【発明の効果】
【００１１】
第１の側面によれば，アンプ回路内の増幅用トランジスタのトランスコンダクタンスの変動を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】アンプ回路の回路図である。
【図２】増幅トランジスタのゲート電圧・ドレイン電流特性を示す図である。
【図３】微細化トランジスタのＩｄ−Ｖｇ特性とｇｍ−Ｖｇ特性を示す図である
【図４】従来のアンプ回路を示す回路図である。
【図５】図４の場合の２７種類の条件に対するトランジスタのトランスコンダクタンスｇｍの変動を示す図である。
【図６】図４の場合の２７種類の条件に対する利得の変動を示す図である。
【図７】２７種類の条件を示す図である。
【図８】第１の実施の形態におけるバイアス回路の回路図である。
【図９】第１の実施の形態におけるバイアス回路を有するアンプ回路の回路図である。
【図１０】MOSトランジスタのId-Vg特性を示すグラフ図である。
【図１１】図８のバイアス回路により生成される電圧Va,Vbとドレイン電流I(Va)，I(Vb)との関係を示すグラフ図である。
【図１２】トランジスタのId-Vg特性が，低い閾値電圧Vthを有する場合のバイアス回路の動作を示すグラフ図である。
【図１３】トランジスタのId-Vg特性がドレイン電流が増大する特性になった場合のバイアス回路の動作を示すグラフ図である。
【図１４】図９のアンプ回路の一例を示す回路図である。
【図１５】第２の実施の形態におけるバイアス回路を有するアンプ回路の回路図である。
【図１６】本実施の形態におけるアンプ回路の増幅トランジスタのトランスコンダクタンスｇｍを示す図である。
【図１７】本実施の形態におけるアンプ回路の利得を示す図である。
【発明を実施するための形態】
【００１３】
図１は，アンプ回路の回路図である。アンプ回路は，ソースがグランドＧＮＤなどの基準電圧に接続され，ゲートに入力信号Ｖｉｎとバイアス電圧Vbiasとが供給されたＮＭＯＳトランジスタＭ０と，トランジスタＭ０のドレインと電源電圧ＶＤＤとの間に設けられた負荷抵抗素子ＲＬと，直流のバイアス電圧Vbiasを生成するバイアス回路BIASとを有する。高周波の入力信号ＶｉｎはカップリングキャパシタＣｉｎを介してゲートに供給される。つまり，入力信号Ｖｉｎの交流成分だけがゲートに供給される。また，バイアス電圧Vbiasは高抵抗の給電抵抗Ｒｂを介してゲートに供給される。給電抵抗Ｒｂは高い抵抗値を有するので，ゲートからバイアス回路ＢＩＡＳへの電流は微少である。これにより，ゲート電圧は，直流のバイアス電圧Vbiasを中心とし，入力信号Ｖｉｎの交流成分を有する信号になる。
【００１４】
ソース接地のトランジスタＭ０は，ゲート電圧に応じたドレイン電流を生成し，ドレインに接続された出力端子に出力信号Ｖｏｕｔが出力される。出力信号Ｖｏｕｔは，ドレイン電流と負荷抵抗素子ＲＬとの積に対応する振幅電圧を有する。
【００１５】
図２は，増幅トランジスタのドレイン電流・ゲート電圧特性（Ｉｄ−Ｖｇ特性）を示す図である。ゲート電圧Ｖｇが閾値電圧Ｖｔｈを超えるとドレイン電流Ｉｄが発生し，特性曲線１０に示されるとおり，ドレイン電流Ｉｄは，ゲート電圧Ｖｇの閾値電圧Ｖｔｈを超えるオーバードライブ電圧（Ｖｇ−Ｖｔｈ）の二乗に比例して増加する。
【００１６】
入力信号Ｖｉｎの交流成分が直流のバイアス電圧Vbiasに重畳され，この電圧変化は，バイアス電圧VbiasにおけるId-Vg特性曲線１０の傾きｇｍに応じて増幅されたドレイン電流Ｉｄの変化に変換される。このId-Vg特性曲線１０の傾きがトランスコンダクタンスｇｍである。そして，生成されたドレイン電流Ｉｄを負荷抵抗素子ＲＬの抵抗値に乗じた電圧振幅を有する出力信号Ｖｏｕｔがドレインと負荷抵抗素子ＲＬの接続ノードである出力端子に生成される。この出力信号Ｖｏｕｔは入力信号Ｖｉｎの逆相信号である。
【００１７】
上記図２の説明から，アンプ回路の利得は，−ｇｍＲＬであることが理解できる。そして，プロセスバラツキ，温度変化，電源電圧変化などによりゲート電圧・ドレイン電流特性が変動すると，トランジスタのトランスコンダクタンスｇｍが変動し，利得−ｇｍＲＬの変動を招くことが理解できる。
【００１８】
図３は，微細化トランジスタのＩｄ−Ｖｇ特性とｇｍ−Ｖｇ特性を示す図である。この特性は，例えば９０ｎｍ世代の１．２Ｖ電源の微細化トランジスタの特性である。図３のＩｄ−Ｖｇ特性には，プロセスバラツキなどで高速側（Ｆａｓｔ），低速側（Ｓｌｏｗ），ティピカル（Ｔｙｐｉｃａｌ）の特性を持つトランジスタそれぞれについて，さらに，４種類のドレイン電圧Ｖｄ（０．４，０．６，０．８，１．２Ｖ）に対する特性，合計で３×４＝１２の特性が示されている。高速側にばらついたトランジスタの特性（Ｆａｓｔ）は，閾値電圧が低くドレイン電流Ｉｄが大きい。一方，低速側にばらついたトランジスタの特性（Ｓｌｏｗ）は，閾値電圧が高くドレイン電流Ｉｄが小さい。そして，ティピカルなトランジスタの特性（Ｔｙｐｉｃａｌ）は，閾値電圧もドレイン電流も高速側と低速側の間の特性である。
【００１９】
さらに，Ｉｄ−Ｖｇ特性は，ドレイン電圧Ｖｄが異なるとそれに応じて異なる。微細化された短チャネル長のトランジスタのドレイン電流は，飽和領域でも一定ではなく，ドレイン・ソース間電圧の増大に応じて増大することが知られている。このドレイン電流の増加の程度はチャネル長に反比例する。
【００２０】
トランスコンダクタンスｇｍは，図２に示したとおりＩｄ−Ｖｇ特性である２次曲線の傾きである。したがって，ｇｍ−Ｖｇ特性はＩｄ−Ｖｇ特性を微分したものである。高速側（Ｆａｓｔ）のほうが低いゲート電圧Ｖｇでトランスコンダクタンスｇｍが立ち上がることが示されている。また，図示されていないが，高速側（Ｆａｓｔ），低速側（Ｓｌｏｗ），ティピカル（Ｔｙｐｉｃａｌ）のいずれにおいても，ドレイン電圧Ｖｄが高いほど，トランスコンダクタンスｇｍが大きくなっている。このｇｍ−Ｖｇ特性に示されるとおり，ＭＯＳトランジスタのトランスコンダクタンスｇｍを一定にするためには，プロセスバラツキ等の変動とドレイン電圧Ｖｄの変動とに応じて，ゲート電圧Ｖｇを変化させることが必要であることが理解できる。
【００２１】
図４は，従来のアンプ回路を示す回路図である。図４には，ゲートバイアス電圧Vbiasを生成するバイアス回路BIASと，負荷抵抗RLがドレインに接続された増幅トランジスタM0とが示されている。バイアス電圧Vbiasは給電抵抗Rbを介して増幅トランジスタM0のゲートに供給され，入力信号VinはカップリングキャパシタCinを介してゲートに供給される。
【００２２】
バイアス回路BIASは，トランジスタサイズW/L（Wはチャネル幅,Lはチャネル長）の比がK:1のトランジスタM1,M2と，トランジスタM1のソースとグランド間に接続された抵抗Rsと，両トランジスタM1,M2のドレインと電源電圧VDDとの間にそれぞれ設けられた電流ミラー回路１０とを有する。電流ミラー回路１０により両トランジスタM1,M2のドレイン電流は等しくなる。つまりIM1=IM2である。
【００２３】
そして，以下に示すとおり，トランジスタM2のトランスコンダクタンスｇｍが一定に保たれるようなバイアス電圧Vbiasを生成する。そして，トランジスタM2,M0が共にソース接地型のトランジスタであるので，トランジスタM2のｇｍが一定であれば，同じバイアス電圧Vbiasがゲートに供給されている増幅用トランジスタM0のｇｍも一定であることを前提にしている。
【００２４】
トランジスタM1,M2に流れる電流IM1,IM2は，つぎのとおりである
【００２５】
【数１】
【００２６】
【数２】
【００２７】
【数３】
【００２８】
【数４】
【００２９】
【数５】
【００３０】
ここで，μは移動度，Coxは単位面積当たりのゲートキャパシタ，WはトランジスタM2のゲート幅，KWはトランジスタM1のゲート幅，Lは両トランジスタM1,M2のゲート長，VxはトランジスタM1と抵抗Rsとの間のノードの電圧（トランジスタM1のソース電圧），Vthはトランジスタの閾値電圧である。
【００３１】
数式(3.4)から数式(3.1)と数式(3.3)の右辺は等しいので，次の通りである。
【００３２】
【数６】
【００３３】
そして，数式(3.6)の両辺の平方根をとり，√Kで除算して整理すると，ソース電圧Vxは次の通りである。
【００３４】
【数７】
【００３５】
さらに，数式(3.4)から数式(3.2)と数式(3.3)の右辺も等しいので，
【００３６】
【数８】
【００３７】
数式(3.7)の電圧Vxを数式(3.8)に代入して（Vg-Vth）について整理すると，
【００３８】
【数９】
【００３９】
数式(3.9)を数式(3.3)に代入すると，
【００４０】
【数１０】
【００４１】
数式(3.4)からIM1=IM2であるので，数式(3.10)を数式(3.5)に代入すると以下のとおりgmが得られる。
【００４２】
【数１１】
【００４３】
つまり，トランジスタM2のトランスコンダクタンスgmは，一定の値である。
【００４４】
しかしながら，図４のバイアス回路には，次の問題点がある。
（１）トランジスタのドレイン電流がドレイン・ソース間電圧Vdsに大きく依存することが考慮されていない。
（２）（１）のドレイン電流のドレイン・ソース間電圧Vds依存性があるにもかかわらず，トランジスタM1のソースとグランドとの間に抵抗Rsが設けられ，両トランジスタM1,M2のドレイン・ソース間電圧が異なる。そのためバイアス電圧Vbiasに対する両トランジスタM1,M2のトランスコンダクタンスｇｍは異なることになるが，上記の演算式はｇｍが等しいと見なしている。
（３）（１）のドレイン電流のドレイン・ソース間電圧Vds依存性があるにもかかわらず，増幅用トランジスタM0とバイアス回路のトランジスタM1,M2のドレイン電圧がそれぞれ独立しているので，トランジスタM2について所望のｇｍが得られるバイアス電圧Vbiasを生成しても，増幅用トランジスタM0について同じ所望のｇｍが得られる保証はない。
【００４５】
上記の問題点（１）は，後述するドレイン電流の計算式に示されるとおり，正確なドレイン電流を算出するためには，数式(3.1)(3.3)に，（１＋λVds）（λはチャネル長Lに反比例する定数）を乗算する必要があることを意味する。上記の数式(3.1)(3.3)はλ＝０とした近似式である。しかし，微細化された短チャネルのトランジスタの場合は，λが大きくなり，ドレイン・ソース間電圧Vdsに依存してドレイン電流が変動する。そのため，図４の回路では，増幅用トランジスタM0のトランスコンダクタンスｇｍを所望の一定値に制御することができない。
【００４６】
したがって，上記の３つの問題点は，トランジスタM0,M1,M2が短チャネルになるほど，そして電源電圧が低電圧になるほど顕著になり，増幅トランジスタM0を所望のｇｍに制御するバイアス電圧Vbiasの生成が困難になる。
【００４７】
図５は，図４の場合の２７種類の条件に対するトランジスタのトランスコンダクタンスｇｍの変動を示す図である。また，図６は，図４の場合の２７種類の条件に対する利得の変動を示す図である。そして，図７は，２７種類の条件を示す図である。２７種類の条件は，Fast, Typical, Slowの３つのトランジスタ条件，３つの温度条件，そして３種類の電源電圧条件の組み合わせである。
【００４８】
つまり，トランスコンダクタンスｇｍは，トランジスタ条件がFastなほど大きく，温度が低いほど大きく，電源電圧が高いほど大きくなる方向にばらついている。
【００４９】
［第１の実施の形態］
図８は，第１の実施の形態におけるバイアス回路の回路図である。左側が概略回路図，右側が概略回路図の電流差分生成部を具体的に示す詳細回路図である。
【００５０】
図８の左側に示したバイアス回路は，第１のドレイン電流I(Va)を生成する第１のNMOSトランジスタMaと，第２のドレイン電流I(Vb)を生成する第２のNMOSトランジスタMbとを有する。これらのトランジスタのゲート幅，チャネル長は，例えば同じとする。
【００５１】
さらに，バイアス回路は，直列に接続された複数の抵抗素子R1-R4を有し，それら複数の抵抗素子に第２のドレイン電流I(Vb)と第１のドレイン電流I（Va）の差分電流dI（＝I(Vb)-I(Va)）が供給され，複数の抵抗素子間の複数のノードにそれぞれ対応する電圧Va, Vb, Vg,outを生成する抵抗回路３０を有する。そして，抵抗回路の第１のノードの第１の電圧Vaが第１のトランジスタMaのゲートに印加され，第２のノードの第２の電圧Vbが第２のトランジスタMbのゲートに印加され，第１，第２のノードと異なる第３のノードから第３の電圧Vg,outがバイアス電圧として出力される。このバイアス電圧Vg,outは，ソース接地の増幅トランジスタ（図８には図示せず）のゲートに給電抵抗を介して供給される。
【００５２】
電流差分生成部２０は，両トランジスタMa,Mbのドレインと電源電圧VDDとの間に設けられ，電流差分生成部の入力端子INb,INaに流れる両トランジスタMb,Maのドレイン電流I(Vb)とI(Va)の差分電流を出力端子dIに生成する回路である。そして，その出力端子dIの差分電流が抵抗回路３０に流れる。
【００５３】
図８の右側に示した詳細回路図には，この電流差分生成部２０の回路例が示されている。電流差分生成部２０は，両トランジスタMa,Mbのドレインに接続される入力端子INa,INbの電位の差動電圧を増幅するオペレーションアンプ２２と，入力端子INa,INbと電源電圧VDDとの間にそれぞれ設けられたPMOSトランジスタMc,Mdとを有し，オペレーションアンプ２２の出力電圧がPMOSトランジスタMc,Mdのゲートに印加される。これにより，トランジスタMc,Mdには等しい電流が生成され，また，入力端子INa,INbの電圧は等しくなるよう制御される。そして，出力端子dIから差分電流I(Vb)-I(Va)が抵抗回路３０の直列接続された抵抗群R1-R4に流れるように構成される。
【００５４】
抵抗回路３０は，抵抗R1-R4がグランドと電流出力端子dIとの間に直列に接続され，差分電流dI（＝I(Vb)-I(Va)）が供給される。さらに，抵抗R2,R3の合計抵抗値Rsが，所望のトランスコンダクタンスｇｍの逆数(Rs=1/gm)と等しくなるように設定される。また，抵抗R2,R3は，例えば抵抗値Rsの1/2の抵抗値Rs/2を有する。そして，抵抗R2,R3の接続ノードから出力電圧Vg,outがバイアス電圧として出力される。抵抗R1は，設定抵抗RsのN倍（Nは正の任意の数）に設定され，また，抵抗R4は，任意の抵抗値を有する。
【００５５】
上記の抵抗群R1，R2とR3，R4の抵抗比は任意の比率に変更することができる。ただし，R2とR3は等しい抵抗値を有することが望ましい。また，抵抗R4は，例えば抵抗値を０にすることもできる。
【００５６】
図９は，第１の実施の形態におけるバイアス回路を有するアンプ回路の回路図である。アンプ回路は，ゲートに入力される入力信号Vinを増幅し出力信号Voutを出力する増幅トランジスタを有するアンプ４０と，それに並列に設けられたレプリカアンプ５０と，レプリカアンプ５０の出力電圧とバイアス回路内のトランジスタMaのドレイン電圧（入力端子INaの電圧）とを入力するオペレーションアンプ２４とを有する。そして，オペレーションアンプ２４の出力電圧VFをフィードバックし，その出力電圧VFで抵抗R4の抵抗を可変制御して，トランジスタMaのドレイン電圧とレプリカアンプ５０のドレイン電圧とが等しくなるようにする。
【００５７】
アンプ４０とレプリカアンプ５０は，同様の回路構成を有し，ソース接地のNMOSトランジスタと，それのドレインと電源電圧との間に設けた負荷回路とを有する。レプリカアンプ５０の回路は，アンプ４０の回路の増幅トランジスタや負荷回路より少ない電流を消費するように構成されるが，レプリカアンプ５０内のトランジスタとアンプ４０内のトランジスタとは同様の動作を行い，ドレイン電圧は互いに等しい。
【００５８】
したがって，バイアス回路内のトランジスタMaのドレイン電圧とレプリカアンプ内のドレイン電圧とを等しくするように制御することで，間接的にアンプ４０内のドレイン電圧もバイアス回路内のドレイン電圧と等しくすることができる。
【００５９】
図９のようなレプリカアンプ５０とオペレーションアンプ２４の構成により，バイアス回路内のトランジスタMaのドレイン電圧と，アンプ４０内の増幅トランジスタ（図示せず）のドレイン電圧（アンプ４０の出力電圧Vout）とを等しくして，バイアス回路が生成したバイアス電圧Vg,outによりアンプ４０内の増幅トランジスタのトランスコンダクタンスｇｍが所望の値に制御されるようにしている。
【００６０】
以下，図８のバイアス回路と，図９のアンプ回路の動作について説明する。
【００６１】
トランジスタMa,Mbは共にソースが基準電圧であるグランドGNDに接続され，オペレーションアンプ２２により両トランジスタMa,Mbのドレイン電圧である入力端子INa,INbの電圧は等しくなるように制御される。したがって，両トランジスタMa,Mbのドレイン・ソース間電圧は等しい。一方，トランジスタMaのゲートには抵抗R1,R2の接続ノードの電圧Vaが印加され，トランジスタMbのゲートには抵抗R3,R4の接続ノードの電圧Vbが印加される。両電圧Va,VbはVa＜Vbの関係にあるので，ゲート電圧・ドレイン電流の特性により，両トランジスタのドレイン電流I(Va),I(Vb)もI(Va)＜I(Vb)になる。
【００６２】
一方，オペレーションアンプ２２の出力が共にゲートに印加されるトランジスタMc,Mdのドレイン電流は等しくなる。したがって，トランジスタMcにはトランジスタMdと同じ電流が流れ，トランジスタMdとMbは同じドレイン電流I(Vb)であるので，入力端子INaから抵抗回路３０に流れる電流は，トランジスタMa,Mbのドレイン電流の差分電流I(Vb)-I(Va)である。
【００６３】
そして，両トランジスタMa,Mbのゲートに印加される電圧Va,Vbは，所望とするトランスコンダクタンスｇｍの逆数に等しい抵抗Rs(=1/gm)に差分電流I(Vb)-I(Va)を乗じた電圧差を有し，出力されるバイアス電圧Vg,outは，電圧Va,Vbの中間電圧になる。
【００６４】
つまり，図８のバイアス回路によれば，トランジスタMa,Mbのドレイン電圧が変動しても，また，トランジスタのId-Vg特性がFast,Slow,Typicalのいずれに変動しても，また温度や電源電圧が変動しても，抵抗回路３０内の電圧Va,Vbと差分電流I(Vb)-I(Va)との間には，次の関係が維持される。
Vb-Va＝Rs（I(Vb)-I(Va)）
ここで，Rs=1/gmであるので，上記式を変形して，次の関係が導かれる。
gm＝（I(Vb)-I(Va)）/(Vb-Va) (4.1)
図１０は，MOSトランジスタのId-Vg特性を示すグラフ図である。アンプ４０内の増幅トランジスタのゲートにバイアス電圧Vg,outを印加すると，Id-Vg特性のゲート電圧Vg,outにおける傾きがトランスコンダクタンスｇｍになる。したがって，バイアス回路は，この傾きｇｍが変動しないバイアス電圧Vg,outを生成すれば良いことになる。
【００６５】
図１１は，図８のバイアス回路により生成される電圧Va,Vbとドレイン電流I(Va)，I(Vb)との関係を示すグラフ図である。図１１にもMOSトランジスタのId-Vg特性が示されている。そして，図８のバイアス回路は，前述の数式(4.1)の関係を常に満たすように動作する。従って，図１１の３つの頂点（Va,I(Va)），（Vb,I(Vb)），（Vb,I(Va)）からなる三角形TRの斜辺の傾きは，常に数式(4.1)となる。この三角形TRの斜辺の傾きは，Id-Vg特性がプロセスバラツキ，温度変動，電源電圧変動，そしてトランジスタのドレイン・ソース間電圧の変動によっても，抵抗Rsの逆数１／Rs＝ｇｍに維持される。このｇｍは，所望とするトランスコンダクタンスである。
【００６６】
一方，Id-Vg特性によれば，ドレイン電流Idは，ゲート電圧Vgの閾値電圧Vthを超えるオーバードライブ電圧（Vg-Vth）の二乗に比例する。この二次曲線の特性から，ゲート電圧Va,Vbの中点(Va+Vb)/2での二次曲線の傾きは，数式(4.1)に示した２頂点（Va,I(Va)），（Vb,I(Vb)）間の傾きと常に等しくなることは数学的に証明されている。
【００６７】
その結果，電圧Va,Vbの中間電圧（Va+Vb）/2をゲートバイアス電圧Vg,outとして増幅トランジスタのゲートに供給することで，増幅トランジスタのトランスコンダクタンスは常に所望の値である1/Rs=gmに維持される。
【００６８】
図１１のグラフ図から理解されるとおり，抵抗R1の抵抗値NRsの倍数Nは，Id-Vg特性の閾値電圧Vthと，三角形TRの位置に応じて，適切な値が選択可能である。同じ斜面の傾きを有する三角形TRがId-Vg特性と一致する解は無数にある。しかし，この数Nを固定することで，Id-Vg特性内において三角形TRがどのような大きさでどのような位置に発生するかが決まる。発明者が検討したところ，数Nは８〜１０程度が望ましい。
【００６９】
図１２は，トランジスタのId-Vg特性が，低い閾値電圧Vthを有する場合のバイアス回路の動作を示すグラフ図である。図１２のId-Vg特性の閾値電圧Vthは，図１１の閾値電圧Vthよりも低くなっている。ただし，バイアス回路内の抵抗回路３０の抵抗R1：(R2+R3)＝N:1の関係を変えることなく，三角形TRが，そのサイズが縮小されて，Id-Vg特性上に形成されている。つまり，電圧Va,Vbは小さくなり，その差電圧Vb-Vaも小さくなっている。ただし，三角形TRの斜辺の傾きは所望のトランスコンダクタンスｇｍ（１／Rs）に維持されている。
【００７０】
図１３は，トランジスタのId-Vg特性がドレイン電流が増大する特性になった場合のバイアス回路の動作を示すグラフ図である。この場合でも，バイアス回路の動作により三角形TRの斜辺の傾きが所望のトランスコンダクタンスｇｍになる。つまり，Id-Vg特性がId-Vg(1)からId-Vg(2)に変動した場合，特性Id-Vg(1)の場合の三角形TR(1)は，差分電流（I(Vb)-I(Va)）が低下し，トランジスタMa,Mbのゲートの電圧Va,Vbが低下し，ドレイン電流I(Vb),I(Va)が低下した新たな三角形TR(2)になる。これにより，増幅トランジスタのゲートのバイアス電圧Vg,outも低下し，そのドレイン電流Idも下がり，ドレイン電圧Vdは上昇すると考えられる。ただし，三角形TR(2)により増幅トランジスタのトランスコンダクタンスgmは一定に保たれる。
【００７１】
図１４は，図９のアンプ回路の一例を示す回路図である。図１４の例では，アンプ４０がソース接地のNMOSトランジスタである増幅トランジスタM0と，そのドレインと電源電圧VDDとの間に設けられた負荷抵抗RLとを有し，バイアス電圧が給電抵抗Rbを介して増幅トランジスタM0のゲートに接続されるとともに，入力信号VinがカップリングキャパシタCinを介して増幅トランジスタM0のゲートに接続され，増幅トランジスタM0と負荷抵抗RLとの接続ノードであるドレイン端子がアンプ４０の出力信号Voutである。
【００７２】
そして，レプリカアンプ５０は，アンプ４０の増幅トランジスタM0と同様に，ソース接地されたNMOSトランジスタMrと，それと電源電圧VDDとの間に設けられた負荷抵抗Rrとを有する。レプリカアンプ５０のトランジスタMrのトランジスタサイズ（ゲート幅）は，増幅トランジスタM0のｋ倍（但し，レプリカ比ｋ，ｋ＜１）と小さく，その分，レプリカアンプ５０の負荷抵抗Rrは，増幅トランジスタM0の負荷抵抗RLの1/k倍（1/k＞１）と大きく，それにより，レプリカアンプ５０のドレイン電流は，アンプ４０のドレイン電流のｋ倍（ｋ＜１）と小さくなっている。ただし，同じゲートバイアス電圧が供給されれば，両トランジスタMr,M0のドレイン電圧は等しくなる。
【００７３】
また，バイアス回路内の可変抵抗R4は，CMOSトランジスタMe,Mfを並列に接続したトランスファーゲート回路であり，トランジスタMaのドレイン電圧とレプリカトランジスタMrのドレイン電圧との差分電圧を増幅するオペレーションアンプ２４の出力電圧VFと，その出力電圧VFをトランジスタM10と負荷抵抗R10を有するインバータで反転され反転電圧VFxとが，PMOSトランジスタMeとNMOSトランジスタMfのゲートにそれぞれ印加されている。
【００７４】
いま仮に，レプリカアンプ５０のドレイン電圧が上昇したとすると，オペレーションアンプ２４の出力電圧VFが増大し，反転電圧VFxが低下し，可変抵抗R4の抵抗が上昇し，トランジスタMaのドレイン端子INaの電圧も上昇する。レプリカアンプ５０のドレイン電圧が低下したときは，上記の逆の動作によりトランジスタMaのドレイン電圧は低下する。その結果，レプリカアンプのドレイン電圧とバイアス回路内のトランジスタMaのドレイン電圧とが等しくなるように制御される。
【００７５】
そして，増幅トランジスタM0のドレイン電圧とレプリカトランジスタMrのドレイン電圧とは同じ方向に変動するので，結局，増幅トランジスタM0のドレイン電圧は，バイアス回路内のトランジスタMa,Mbのドレイン電圧と等しくなる。
【００７６】
このように，バイアス回路内のトランジスタMa,Mbと，アンプ４０内の増幅トランジスタM0と，レプリカアンプ５０内のレプリカトランジスタMrとは，全て，ソースが基準電圧であるグランドGNDに接続され，ドレイン電圧は等しく制御される。そして，バイアス回路の動作により，トランジスタMa,MbのId-Vg特性において所望のトランスコンダクタンスｇｍを生成するバイアス電圧Vg,outが，増幅トランジスタM0のゲートに供給される。その結果，増幅トランジスタM0のトランスコンダクタンスは，所望の値に維持される。
【００７７】
再度，第１の実施の形態におけるバイアス回路の必要な条件を整理すると以下のとおりである。
条件α：（I(Vb)-I(Va)）/(Vb-Va)＝gm（1/Rs＝gm）
条件β：N(Vb-Va)＝Va
条件αは，抵抗R2,R3により成り立ち，条件βは，抵抗R1,R2,R3により成り立つ。
【００７８】
条件αとβが満たされることで，図１１，１２，１３で説明したとおり，トランジスタのId-Vg特性がプロセスバラツキ，温度変動，電源電圧変動等により変動しても，３つの頂点（Va,I(Va)），（Vb,I(Vb)），（Vb,I(Va)）からなる三角形TRの斜辺の傾きは常に理想的なトランスコンダクタンスｇｍになる。
【００７９】
一方，バイアス回路内のトランジスタMaのドレイン電圧Vdは，次の式になる。
Vd＝（I(Vb)-I(Va)）×（N×Rs＋Rs/2＋Rs/2＋R4）
そして，抵抗R4の抵抗値を変更しても，上記の条件α，βは満たされる。そこで，図１４のように抵抗R4の抵抗値を可変制御して，バイアス回路のトランジスタMaと増幅トランジスタM0のドレイン電圧が等しくなるように制御している。これにより，トランジスタMa,Mbと増幅トランジスタM0のドレイン電圧とドレイン・ソース間電圧は全て等しく制御される。また，これらのトランジスタMa,Mb,M0のサイズを簡単のために等しいとすると，これらのトランジスタのId-Vg特性は，同じように変動する。
【００８０】
そこで，バイアス回路の抵抗R2,R3間の接続ノードに生成される電圧Va,Vbの中間電圧（Va+Vb）/2を，バイアス電圧Vg,outとして，増幅トランジスタM0のゲートに印加すれば，増幅トランジスタM0のId-Vg特性におけるゲート電圧（Va+Vb）/2に対する傾きも理想的なトランスコンダクタンスｇｍに制御される。
【００８１】
このように，第１の実施の形態におけるバイアス回路とそれを有するアンプ回路は，前述した従来の問題点（１）（２）（３）の全てを解決している。
【００８２】
図１４のアンプ回路において，トランジスタMa,Mb,M0のドレイン電圧Vdsを求める数式を，以下に示す。
トランジスタMa,Mbでは，各ドレイン電流は，次の通り。
【００８３】
【数１２】
【００８４】
抵抗回路では，次の通り。
【００８５】
【数１３】
【００８６】
そして，増幅トランジスタM0では，ドレイン電流とドレイン・ソース間電圧は次の通り。
【００８７】
【数１４】
【００８８】
ここで，β＝μＣox（W/L），μは移動度，Coxはゲート容量，Wはゲート幅，Lはゲート長またはチャネル長，λはチャネル長に反比例する係数，RVARは可変抵抗R4の抵抗値，Rrはレプリカアンプの負荷抵抗値である。
【００８９】
上記の式を解くことで，各トランジスタMa,Mb,M0のドレイン・ソース間電圧Vdsを物理パラメータにより表すことができる。
【００９０】
上記の数１２に示されるとおり，トランジスタMb,MaのId-Vg特性のドレイン電流は，ゲート電圧Vb,Vaの閾値電圧Vthを超えるオーバードライブ電圧（Vb-Vth），(Va-Vth)の二乗に（１＋λVds）を乗算してそれぞれ求められる。従来のバイアス回路では，数式(3.1)(3.3)に示されるとおり，ドレイン・ソース間電圧Vdsに依存してドレイン電流Idが変動することが考慮されていないのに対して，本実施の形態ではそれが考慮されている。
【００９１】
再度，図１３のようにId-Vg特性が変化した場合の増幅トランジスタM0のドレイン電流I，トランスコンダクタンスｇｍ，ドレイン・ソース間電圧Vdsについて説明する。増幅トランジスタM0のドレイン電流I，トランスコンダクタンスｇｍ，ドレイン・ソース間電圧Vdsは，以下の数式のとおりである。
【００９２】
【数１５】
【００９３】
そして，例えば，トランジスタ特性のβが108/100倍に変動したとする。その場合，バイアス回路は，トランスコンダクタンスｇｍを一定値に保つように動作し，例えば，（（Va+Vb）/2-Vth）が10/12倍に，（１＋λVds）が10/9倍に変動し，ｇｍは108/100×10/12×10/9＝１となり，変動が抑制される。この時に，増幅トランジスタのドレイン電流Iは，108/100×(10/12)2×10/9＝10/12倍に減少し，負荷抵抗RLによる電圧降下が小さくなり，ドレイン電圧Vdsは上昇する。つまり，結論は前述の図１３の説明と同じである。
【００９４】
［第２の実施の形態］
図１５は，第２の実施の形態におけるバイアス回路を有するアンプ回路の回路図である。図１５のバイアス回路BIASは，図９と同様の回路構成である。一方，図１５の例では，レプリカアンプが設けられていない。ただし，図１５のアンプ４０は，ソース接地の増幅トランジスタM0と，そのトランジスタのドレインと電源電圧VDD1との間のインダクタンス素子LLを有する負荷回路とを有する。負荷回路は，上記のインダクタンス素子LLに加えて，抵抗素子RL，キャパシタ素子CLも並列に有していても良い。負荷回路がインダクタンス素子LLを有しているので，ドレインと電源電圧VDD1とは直流的に短絡されていると見なすことができ，ドレインの直流電圧は電源電圧VDD1と等しい。そして，ドレイン端子には，電源電圧VDD1の電位を中心にする増幅された交流信号が出力信号Voutとして生成される。
【００９５】
そこで，図１５のバイアス回路BIASは，アンプ４０の電源電圧VDD1をオペレーションアンプ２４に入力し，電源電圧VDD1とバイアス回路内のトランジスタMaのドレイン電圧とが等しくなるようにフィードバック回路を構成している。例えば，電源電圧VDD1の電圧が上昇すると，オペレーションアンプ２４の出力電圧VFが上昇し，可変抵抗R4の抵抗値が高くなり，トランジスタMaのドレイン電圧も上昇して電源電圧VDD1と等しくなる。電源電圧VDD1の電圧が低下すると，上記と逆の動作によりトランジスタMaのドレイン電圧も低下し等しくなる。そして，出力信号Voutが生成される増幅トランジスタM0のドレイン端子の直流電圧は，電源電圧VDD1と同じ電位であるので，増幅トランジスタM0のドレイン電圧は，トランジスタMaのドレイン電圧と等しくなる。
【００９６】
ただし，バイアス回路内のトランジスタMaのドレイン電圧がアンプ４０の電源電圧VDD1と等しくなるので，バイアス回路BIAS内の電源電圧VDD2は，電源電圧VDD1より高い電圧にすることが必要になる。例えば，アンプ４０の電源電圧VDD1を1.2Vにすると，バイアス回路の電源電圧VDD2は2.5Vにするのが望ましい。ただし，トランジスタの耐圧の制限から，バイアス回路BIAS内のトランジスタは，トランジスタMa,Mbを除いては電源電圧2.5V用のトランジスタにするのが望ましい。トランジスタMa,Mbは，アンプ４０内の増幅トランジスタM0と同じ電源電圧1.2V用のサイズが小さいトランジスタにする。これにより，これらのトランジスタのId-Vg特性は同等になり，バイアス回路で生成したバイアス電圧Vg,outを増幅トランジスタM0のゲートに供給することで，所望のトランスコンダクタンスｇｍにすることができる。
【００９７】
また，オペレーションアンプ２２，２４も高い電位の電源電圧VDD2とし，そのトランジスタは2.5V用の耐圧が高いトランジスタにすることが望ましい。
【００９８】
図１６，図１７は，本実施の形態におけるアンプ回路の増幅トランジスタのトランスコンダクタンスｇｍと利得を示す図である。図１６，１７には，図５，６に示した２７種類のバラツキ条件に対するトランスコンダクタンスｇｍと利得を示す白丸に，第１または第２の実施の形態のアンプ回路における増幅トランジスタのトランスコンダクタンスｇｍと利得を示す黒丸を追加して示している。これらの図からわかるとおり，２７種類のバラツキの条件に対して，トランスコンダクタンスｇｍと利得の変動は，図５，６の白丸より大きく抑制されている。
【００９９】
以上の通り，本実施の形態のバイアス回路と，バイアス回路を有するアンプ回路によれば，増幅トランジスタのトランスコンダクタンスｇｍのバラツキを抑制し，アンプ回路の利得のバラツキを抑制することができる。
【０１００】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１０１】
（付記１）
第１のドレイン電流を生成する第１のトランジスタと，
第２のドレイン電流を生成する第２のトランジスタと，
直列に接続された複数の抵抗素子を有し，前記複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し，
前記抵抗回路の第１のノードの第１の電圧が前記第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が前記第２のトランジスタのゲートに印加され，前記第１，第２のノードと異なる第３のノードの第３の電圧がバイアス電圧として出力されるバイアス回路。
【０１０２】
（付記２）
付記１において，
さらに，前記差電流を生成する差電流生成回路を有し，
前記第１，第２のトランジスタのソースは，第１の電圧に接続され，
前記第３のノードは前記第１および第２のノードの間にあり，前記第３の電圧は前記第１，第２の電圧の中間電圧であり，且つ，前記第１および第２のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定されているバイアス回路。
【０１０３】
（付記３）
付記２において，
前記差電流生成回路は，前記第１，第２のトランジスタのドレイン電圧を等しくするように制御し，
さらに，前記第１または第２のトランジスタのドレイン電圧を，前記バイアス電圧がゲートに供給される増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するバイアス回路。
【０１０４】
（付記４）
付記３において，
前記ドレイン電圧制御回路は，前記第１または第２のトランジスタのドレイン電圧と，前記増幅トランジスタのドレイン電圧または前記増幅トランジスタと同じ回路構造を有しドレイン電流が前記増幅トランジスタのドレイン電流より小さいレプリカトランジスタのドレイン電圧との差電圧に応じて出力電圧を生成するオペレーションアンプと，前記第２のノードと前記第１または第２のトランジスタのドレイン端子との間に設けられ前記オペレーションアンプの出力電圧に応じて抵抗値が可変制御される可変抵抗素子とを有するバイアス回路。
【０１０５】
（付記５）
付記３において，
前記差電流生成回路は，電源電圧と前記第１および第２のトランジスタのドレインとの間にそれぞれ設けられた第１および第２の電流源トランジスタと，前記第１および第２のトランジスタのドレイン電圧の差電圧に応じた第２の出力電圧を生成し前記第１および第２の電流源トランジスタのゲートに供給するオペレーションアンプとを有するバイアス回路。
【０１０６】
（付記６）
ソースが基準電圧に接続され，ゲートに入力信号とバイアス電圧が供給され，電源電圧に接続された負荷回路がドレインに接続された増幅トランジスタと，
前記バイアス電圧を生成し，前記増幅トランジスタのゲートに前記バイアス電圧を供給するバイアス回路とを有し，
前記バイアス回路は，
ソースが前記基準電圧に接続され，第１のドレイン電流を生成する第１のトランジスタと，
ソースが前記基準電圧に接続され，第２のドレイン電流を生成する第２のトランジスタと，
直列に接続された複数の抵抗素子を有し，前記複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し，
前記抵抗回路の第１のノードの第１の電圧が前記第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が前記第２のトランジスタのゲートに印加され，前記第１，第２のノード間にある第３のノードの第３の電圧を，前記バイアス電圧として出力し，前記第１および第２のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定され，
さらに，前記第１，第２のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するアンプ回路。
【０１０７】
（付記７）
付記６において，
前記バイアス回路は，前記差電流を生成する差電流生成回路を有し，
前記差電流生成回路は，前記第１，第２のトランジスタのドレイン電圧を等しくするように制御し，
前記ドレイン電圧制御回路は，前記第１または第２のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするアンプ回路。
【０１０８】
（付記８）
付記７において，
前記ドレイン電圧制御回路は，前記第１または第２のトランジスタのドレイン電圧と，前記増幅トランジスタのドレイン電圧または前記増幅トランジスタと同じ回路構造を有しドレイン電流が小さいレプリカトランジスタのドレイン電圧との差電圧に応じて出力電圧を生成するオペレーションアンプと，前記第２のノードと前記第１または第２のトランジスタのドレイン端子との間に設けられ前記オペレーションアンプの出力電圧に応じて抵抗値が可変制御される可変抵抗素子とを有するアンプ回路。
【符号の説明】
【０１０９】
Ma,Mb：第１，第２のトランジスタ
３０：抵抗回路
２０：電流差分生成回路
【技術分野】
【０００１】
本発明は，バイアス回路およびそれを有するアンプ回路に関する。
【背景技術】
【０００２】
アンプ回路は，トランジスタなどの増幅素子とそれに接続される負荷素子とを有する。増幅素子としては，例えば，ＭＯＳトランジスタが，負荷素子としては，例えば，抵抗やインダクタなどが用いられる。
【０００３】
ソース接地型のＭＯＳトランジスタは，ソースが接地され，ゲートに入力信号が入力され，ドレインから出力信号が出力される。入力信号によるゲート電圧に応じてトランジスタのドレイン電流が変化し，そのドレイン電流は，トランジスタのドレイン電流・ゲート電圧特性（以下Id-Vg特性）の傾き（トランスコンダクタンスｇｍ，相互コンダクタンスｇｍ）に応じて入力信号を増幅した電流になる。さらに，ドレインに生成される出力電圧は，トランジスタのドレイン電流に負荷素子のインピーダンスを乗算した電圧である。したがって，トランスコンダクタンスをｇｍ，負荷素子の抵抗値をＲＬとすると，アンプ回路の利得は，−ｇｍＲＬになる。
【０００４】
トランジスタのトランスコンダクタンスｇｍは，製造プロセスのバラツキ，温度変化，電源電圧変化により変化する。つまり，製造プロセスバラツキ，温度変化，電源電圧変化により，トランジスタのId-Vg特性が変化し，それに伴いその特性の傾きであるトランスコンダクタンスｇｍも変化する。このようなトランスコンダクタンスｇｍの変化は，アンプ回路の利得を変化させるので，好ましくない。
【０００５】
利得のバラツキを抑制するために，トランスコンダクタンスｇｍを一定に保つように増幅素子であるトランジスタのゲートバイアス電圧を変化させるバイアス回路が提案されている。たとえば，以下の特許文献がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１４７８００号公報
【特許文献２】ＷＯ２００８／０５０３７５
【特許文献３】特開平７−２８８４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら，従来のバイアス回路は，ＭＯＳトランジスタのドレイン・ソース間電圧の変化に伴ってドレイン電流が変化することを考慮していない。従来の微細化されていないサイズのＭＯＳトランジスタは，ドレイン・ソース間電圧の変化に対応するドレイン電流の変化は微小であるため，ドレイン・ソース間電圧の変化に伴うドレイン電流の変化を無視するバイアス回路でも，アンプ回路の増幅トランジスタのトランスコンダクタンスｇｍの変動を十分抑制することができた。
【０００８】
しかし，近年における高速動作に対応したトランジスタは，チャネル長がより一層短くなる傾向になる。チャネル長が短くなるにしたがって，ドレイン・ソース間電圧の変動に対するドレイン電流の変動幅が大きくなる。そのため，従来のバイアス回路では，微細化されチャネル長が短くなった増幅トランジスタのトランスコンダクタンスｇｍの変動を十分に抑制することは困難である。
【０００９】
そこで，本発明の目的は，アンプ回路内の増幅用トランジスタのトランスコンダクタンスの変動を抑制するバイアス回路と，それを有するアンプ回路とを提供することにある。
【課題を解決するための手段】
【００１０】
バイアス回路の第１の側面は，第１のドレイン電流を生成する第１のトランジスタと，第２のドレイン電流を生成する第２のトランジスタと，直列に接続された複数の抵抗素子を有し，前記複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し，
前記抵抗回路の第１のノードの第１の電圧が前記第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が前記第２のトランジスタのゲートに印加され，前記第１，第２のノードと異なる第３のノードの第３の電圧がバイアス電圧として出力される。
【発明の効果】
【００１１】
第１の側面によれば，アンプ回路内の増幅用トランジスタのトランスコンダクタンスの変動を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】アンプ回路の回路図である。
【図２】増幅トランジスタのゲート電圧・ドレイン電流特性を示す図である。
【図３】微細化トランジスタのＩｄ−Ｖｇ特性とｇｍ−Ｖｇ特性を示す図である
【図４】従来のアンプ回路を示す回路図である。
【図５】図４の場合の２７種類の条件に対するトランジスタのトランスコンダクタンスｇｍの変動を示す図である。
【図６】図４の場合の２７種類の条件に対する利得の変動を示す図である。
【図７】２７種類の条件を示す図である。
【図８】第１の実施の形態におけるバイアス回路の回路図である。
【図９】第１の実施の形態におけるバイアス回路を有するアンプ回路の回路図である。
【図１０】MOSトランジスタのId-Vg特性を示すグラフ図である。
【図１１】図８のバイアス回路により生成される電圧Va,Vbとドレイン電流I(Va)，I(Vb)との関係を示すグラフ図である。
【図１２】トランジスタのId-Vg特性が，低い閾値電圧Vthを有する場合のバイアス回路の動作を示すグラフ図である。
【図１３】トランジスタのId-Vg特性がドレイン電流が増大する特性になった場合のバイアス回路の動作を示すグラフ図である。
【図１４】図９のアンプ回路の一例を示す回路図である。
【図１５】第２の実施の形態におけるバイアス回路を有するアンプ回路の回路図である。
【図１６】本実施の形態におけるアンプ回路の増幅トランジスタのトランスコンダクタンスｇｍを示す図である。
【図１７】本実施の形態におけるアンプ回路の利得を示す図である。
【発明を実施するための形態】
【００１３】
図１は，アンプ回路の回路図である。アンプ回路は，ソースがグランドＧＮＤなどの基準電圧に接続され，ゲートに入力信号Ｖｉｎとバイアス電圧Vbiasとが供給されたＮＭＯＳトランジスタＭ０と，トランジスタＭ０のドレインと電源電圧ＶＤＤとの間に設けられた負荷抵抗素子ＲＬと，直流のバイアス電圧Vbiasを生成するバイアス回路BIASとを有する。高周波の入力信号ＶｉｎはカップリングキャパシタＣｉｎを介してゲートに供給される。つまり，入力信号Ｖｉｎの交流成分だけがゲートに供給される。また，バイアス電圧Vbiasは高抵抗の給電抵抗Ｒｂを介してゲートに供給される。給電抵抗Ｒｂは高い抵抗値を有するので，ゲートからバイアス回路ＢＩＡＳへの電流は微少である。これにより，ゲート電圧は，直流のバイアス電圧Vbiasを中心とし，入力信号Ｖｉｎの交流成分を有する信号になる。
【００１４】
ソース接地のトランジスタＭ０は，ゲート電圧に応じたドレイン電流を生成し，ドレインに接続された出力端子に出力信号Ｖｏｕｔが出力される。出力信号Ｖｏｕｔは，ドレイン電流と負荷抵抗素子ＲＬとの積に対応する振幅電圧を有する。
【００１５】
図２は，増幅トランジスタのドレイン電流・ゲート電圧特性（Ｉｄ−Ｖｇ特性）を示す図である。ゲート電圧Ｖｇが閾値電圧Ｖｔｈを超えるとドレイン電流Ｉｄが発生し，特性曲線１０に示されるとおり，ドレイン電流Ｉｄは，ゲート電圧Ｖｇの閾値電圧Ｖｔｈを超えるオーバードライブ電圧（Ｖｇ−Ｖｔｈ）の二乗に比例して増加する。
【００１６】
入力信号Ｖｉｎの交流成分が直流のバイアス電圧Vbiasに重畳され，この電圧変化は，バイアス電圧VbiasにおけるId-Vg特性曲線１０の傾きｇｍに応じて増幅されたドレイン電流Ｉｄの変化に変換される。このId-Vg特性曲線１０の傾きがトランスコンダクタンスｇｍである。そして，生成されたドレイン電流Ｉｄを負荷抵抗素子ＲＬの抵抗値に乗じた電圧振幅を有する出力信号Ｖｏｕｔがドレインと負荷抵抗素子ＲＬの接続ノードである出力端子に生成される。この出力信号Ｖｏｕｔは入力信号Ｖｉｎの逆相信号である。
【００１７】
上記図２の説明から，アンプ回路の利得は，−ｇｍＲＬであることが理解できる。そして，プロセスバラツキ，温度変化，電源電圧変化などによりゲート電圧・ドレイン電流特性が変動すると，トランジスタのトランスコンダクタンスｇｍが変動し，利得−ｇｍＲＬの変動を招くことが理解できる。
【００１８】
図３は，微細化トランジスタのＩｄ−Ｖｇ特性とｇｍ−Ｖｇ特性を示す図である。この特性は，例えば９０ｎｍ世代の１．２Ｖ電源の微細化トランジスタの特性である。図３のＩｄ−Ｖｇ特性には，プロセスバラツキなどで高速側（Ｆａｓｔ），低速側（Ｓｌｏｗ），ティピカル（Ｔｙｐｉｃａｌ）の特性を持つトランジスタそれぞれについて，さらに，４種類のドレイン電圧Ｖｄ（０．４，０．６，０．８，１．２Ｖ）に対する特性，合計で３×４＝１２の特性が示されている。高速側にばらついたトランジスタの特性（Ｆａｓｔ）は，閾値電圧が低くドレイン電流Ｉｄが大きい。一方，低速側にばらついたトランジスタの特性（Ｓｌｏｗ）は，閾値電圧が高くドレイン電流Ｉｄが小さい。そして，ティピカルなトランジスタの特性（Ｔｙｐｉｃａｌ）は，閾値電圧もドレイン電流も高速側と低速側の間の特性である。
【００１９】
さらに，Ｉｄ−Ｖｇ特性は，ドレイン電圧Ｖｄが異なるとそれに応じて異なる。微細化された短チャネル長のトランジスタのドレイン電流は，飽和領域でも一定ではなく，ドレイン・ソース間電圧の増大に応じて増大することが知られている。このドレイン電流の増加の程度はチャネル長に反比例する。
【００２０】
トランスコンダクタンスｇｍは，図２に示したとおりＩｄ−Ｖｇ特性である２次曲線の傾きである。したがって，ｇｍ−Ｖｇ特性はＩｄ−Ｖｇ特性を微分したものである。高速側（Ｆａｓｔ）のほうが低いゲート電圧Ｖｇでトランスコンダクタンスｇｍが立ち上がることが示されている。また，図示されていないが，高速側（Ｆａｓｔ），低速側（Ｓｌｏｗ），ティピカル（Ｔｙｐｉｃａｌ）のいずれにおいても，ドレイン電圧Ｖｄが高いほど，トランスコンダクタンスｇｍが大きくなっている。このｇｍ−Ｖｇ特性に示されるとおり，ＭＯＳトランジスタのトランスコンダクタンスｇｍを一定にするためには，プロセスバラツキ等の変動とドレイン電圧Ｖｄの変動とに応じて，ゲート電圧Ｖｇを変化させることが必要であることが理解できる。
【００２１】
図４は，従来のアンプ回路を示す回路図である。図４には，ゲートバイアス電圧Vbiasを生成するバイアス回路BIASと，負荷抵抗RLがドレインに接続された増幅トランジスタM0とが示されている。バイアス電圧Vbiasは給電抵抗Rbを介して増幅トランジスタM0のゲートに供給され，入力信号VinはカップリングキャパシタCinを介してゲートに供給される。
【００２２】
バイアス回路BIASは，トランジスタサイズW/L（Wはチャネル幅,Lはチャネル長）の比がK:1のトランジスタM1,M2と，トランジスタM1のソースとグランド間に接続された抵抗Rsと，両トランジスタM1,M2のドレインと電源電圧VDDとの間にそれぞれ設けられた電流ミラー回路１０とを有する。電流ミラー回路１０により両トランジスタM1,M2のドレイン電流は等しくなる。つまりIM1=IM2である。
【００２３】
そして，以下に示すとおり，トランジスタM2のトランスコンダクタンスｇｍが一定に保たれるようなバイアス電圧Vbiasを生成する。そして，トランジスタM2,M0が共にソース接地型のトランジスタであるので，トランジスタM2のｇｍが一定であれば，同じバイアス電圧Vbiasがゲートに供給されている増幅用トランジスタM0のｇｍも一定であることを前提にしている。
【００２４】
トランジスタM1,M2に流れる電流IM1,IM2は，つぎのとおりである
【００２５】
【数１】
【００２６】
【数２】
【００２７】
【数３】
【００２８】
【数４】
【００２９】
【数５】
【００３０】
ここで，μは移動度，Coxは単位面積当たりのゲートキャパシタ，WはトランジスタM2のゲート幅，KWはトランジスタM1のゲート幅，Lは両トランジスタM1,M2のゲート長，VxはトランジスタM1と抵抗Rsとの間のノードの電圧（トランジスタM1のソース電圧），Vthはトランジスタの閾値電圧である。
【００３１】
数式(3.4)から数式(3.1)と数式(3.3)の右辺は等しいので，次の通りである。
【００３２】
【数６】
【００３３】
そして，数式(3.6)の両辺の平方根をとり，√Kで除算して整理すると，ソース電圧Vxは次の通りである。
【００３４】
【数７】
【００３５】
さらに，数式(3.4)から数式(3.2)と数式(3.3)の右辺も等しいので，
【００３６】
【数８】
【００３７】
数式(3.7)の電圧Vxを数式(3.8)に代入して（Vg-Vth）について整理すると，
【００３８】
【数９】
【００３９】
数式(3.9)を数式(3.3)に代入すると，
【００４０】
【数１０】
【００４１】
数式(3.4)からIM1=IM2であるので，数式(3.10)を数式(3.5)に代入すると以下のとおりgmが得られる。
【００４２】
【数１１】
【００４３】
つまり，トランジスタM2のトランスコンダクタンスgmは，一定の値である。
【００４４】
しかしながら，図４のバイアス回路には，次の問題点がある。
（１）トランジスタのドレイン電流がドレイン・ソース間電圧Vdsに大きく依存することが考慮されていない。
（２）（１）のドレイン電流のドレイン・ソース間電圧Vds依存性があるにもかかわらず，トランジスタM1のソースとグランドとの間に抵抗Rsが設けられ，両トランジスタM1,M2のドレイン・ソース間電圧が異なる。そのためバイアス電圧Vbiasに対する両トランジスタM1,M2のトランスコンダクタンスｇｍは異なることになるが，上記の演算式はｇｍが等しいと見なしている。
（３）（１）のドレイン電流のドレイン・ソース間電圧Vds依存性があるにもかかわらず，増幅用トランジスタM0とバイアス回路のトランジスタM1,M2のドレイン電圧がそれぞれ独立しているので，トランジスタM2について所望のｇｍが得られるバイアス電圧Vbiasを生成しても，増幅用トランジスタM0について同じ所望のｇｍが得られる保証はない。
【００４５】
上記の問題点（１）は，後述するドレイン電流の計算式に示されるとおり，正確なドレイン電流を算出するためには，数式(3.1)(3.3)に，（１＋λVds）（λはチャネル長Lに反比例する定数）を乗算する必要があることを意味する。上記の数式(3.1)(3.3)はλ＝０とした近似式である。しかし，微細化された短チャネルのトランジスタの場合は，λが大きくなり，ドレイン・ソース間電圧Vdsに依存してドレイン電流が変動する。そのため，図４の回路では，増幅用トランジスタM0のトランスコンダクタンスｇｍを所望の一定値に制御することができない。
【００４６】
したがって，上記の３つの問題点は，トランジスタM0,M1,M2が短チャネルになるほど，そして電源電圧が低電圧になるほど顕著になり，増幅トランジスタM0を所望のｇｍに制御するバイアス電圧Vbiasの生成が困難になる。
【００４７】
図５は，図４の場合の２７種類の条件に対するトランジスタのトランスコンダクタンスｇｍの変動を示す図である。また，図６は，図４の場合の２７種類の条件に対する利得の変動を示す図である。そして，図７は，２７種類の条件を示す図である。２７種類の条件は，Fast, Typical, Slowの３つのトランジスタ条件，３つの温度条件，そして３種類の電源電圧条件の組み合わせである。
【００４８】
つまり，トランスコンダクタンスｇｍは，トランジスタ条件がFastなほど大きく，温度が低いほど大きく，電源電圧が高いほど大きくなる方向にばらついている。
【００４９】
［第１の実施の形態］
図８は，第１の実施の形態におけるバイアス回路の回路図である。左側が概略回路図，右側が概略回路図の電流差分生成部を具体的に示す詳細回路図である。
【００５０】
図８の左側に示したバイアス回路は，第１のドレイン電流I(Va)を生成する第１のNMOSトランジスタMaと，第２のドレイン電流I(Vb)を生成する第２のNMOSトランジスタMbとを有する。これらのトランジスタのゲート幅，チャネル長は，例えば同じとする。
【００５１】
さらに，バイアス回路は，直列に接続された複数の抵抗素子R1-R4を有し，それら複数の抵抗素子に第２のドレイン電流I(Vb)と第１のドレイン電流I（Va）の差分電流dI（＝I(Vb)-I(Va)）が供給され，複数の抵抗素子間の複数のノードにそれぞれ対応する電圧Va, Vb, Vg,outを生成する抵抗回路３０を有する。そして，抵抗回路の第１のノードの第１の電圧Vaが第１のトランジスタMaのゲートに印加され，第２のノードの第２の電圧Vbが第２のトランジスタMbのゲートに印加され，第１，第２のノードと異なる第３のノードから第３の電圧Vg,outがバイアス電圧として出力される。このバイアス電圧Vg,outは，ソース接地の増幅トランジスタ（図８には図示せず）のゲートに給電抵抗を介して供給される。
【００５２】
電流差分生成部２０は，両トランジスタMa,Mbのドレインと電源電圧VDDとの間に設けられ，電流差分生成部の入力端子INb,INaに流れる両トランジスタMb,Maのドレイン電流I(Vb)とI(Va)の差分電流を出力端子dIに生成する回路である。そして，その出力端子dIの差分電流が抵抗回路３０に流れる。
【００５３】
図８の右側に示した詳細回路図には，この電流差分生成部２０の回路例が示されている。電流差分生成部２０は，両トランジスタMa,Mbのドレインに接続される入力端子INa,INbの電位の差動電圧を増幅するオペレーションアンプ２２と，入力端子INa,INbと電源電圧VDDとの間にそれぞれ設けられたPMOSトランジスタMc,Mdとを有し，オペレーションアンプ２２の出力電圧がPMOSトランジスタMc,Mdのゲートに印加される。これにより，トランジスタMc,Mdには等しい電流が生成され，また，入力端子INa,INbの電圧は等しくなるよう制御される。そして，出力端子dIから差分電流I(Vb)-I(Va)が抵抗回路３０の直列接続された抵抗群R1-R4に流れるように構成される。
【００５４】
抵抗回路３０は，抵抗R1-R4がグランドと電流出力端子dIとの間に直列に接続され，差分電流dI（＝I(Vb)-I(Va)）が供給される。さらに，抵抗R2,R3の合計抵抗値Rsが，所望のトランスコンダクタンスｇｍの逆数(Rs=1/gm)と等しくなるように設定される。また，抵抗R2,R3は，例えば抵抗値Rsの1/2の抵抗値Rs/2を有する。そして，抵抗R2,R3の接続ノードから出力電圧Vg,outがバイアス電圧として出力される。抵抗R1は，設定抵抗RsのN倍（Nは正の任意の数）に設定され，また，抵抗R4は，任意の抵抗値を有する。
【００５５】
上記の抵抗群R1，R2とR3，R4の抵抗比は任意の比率に変更することができる。ただし，R2とR3は等しい抵抗値を有することが望ましい。また，抵抗R4は，例えば抵抗値を０にすることもできる。
【００５６】
図９は，第１の実施の形態におけるバイアス回路を有するアンプ回路の回路図である。アンプ回路は，ゲートに入力される入力信号Vinを増幅し出力信号Voutを出力する増幅トランジスタを有するアンプ４０と，それに並列に設けられたレプリカアンプ５０と，レプリカアンプ５０の出力電圧とバイアス回路内のトランジスタMaのドレイン電圧（入力端子INaの電圧）とを入力するオペレーションアンプ２４とを有する。そして，オペレーションアンプ２４の出力電圧VFをフィードバックし，その出力電圧VFで抵抗R4の抵抗を可変制御して，トランジスタMaのドレイン電圧とレプリカアンプ５０のドレイン電圧とが等しくなるようにする。
【００５７】
アンプ４０とレプリカアンプ５０は，同様の回路構成を有し，ソース接地のNMOSトランジスタと，それのドレインと電源電圧との間に設けた負荷回路とを有する。レプリカアンプ５０の回路は，アンプ４０の回路の増幅トランジスタや負荷回路より少ない電流を消費するように構成されるが，レプリカアンプ５０内のトランジスタとアンプ４０内のトランジスタとは同様の動作を行い，ドレイン電圧は互いに等しい。
【００５８】
したがって，バイアス回路内のトランジスタMaのドレイン電圧とレプリカアンプ内のドレイン電圧とを等しくするように制御することで，間接的にアンプ４０内のドレイン電圧もバイアス回路内のドレイン電圧と等しくすることができる。
【００５９】
図９のようなレプリカアンプ５０とオペレーションアンプ２４の構成により，バイアス回路内のトランジスタMaのドレイン電圧と，アンプ４０内の増幅トランジスタ（図示せず）のドレイン電圧（アンプ４０の出力電圧Vout）とを等しくして，バイアス回路が生成したバイアス電圧Vg,outによりアンプ４０内の増幅トランジスタのトランスコンダクタンスｇｍが所望の値に制御されるようにしている。
【００６０】
以下，図８のバイアス回路と，図９のアンプ回路の動作について説明する。
【００６１】
トランジスタMa,Mbは共にソースが基準電圧であるグランドGNDに接続され，オペレーションアンプ２２により両トランジスタMa,Mbのドレイン電圧である入力端子INa,INbの電圧は等しくなるように制御される。したがって，両トランジスタMa,Mbのドレイン・ソース間電圧は等しい。一方，トランジスタMaのゲートには抵抗R1,R2の接続ノードの電圧Vaが印加され，トランジスタMbのゲートには抵抗R3,R4の接続ノードの電圧Vbが印加される。両電圧Va,VbはVa＜Vbの関係にあるので，ゲート電圧・ドレイン電流の特性により，両トランジスタのドレイン電流I(Va),I(Vb)もI(Va)＜I(Vb)になる。
【００６２】
一方，オペレーションアンプ２２の出力が共にゲートに印加されるトランジスタMc,Mdのドレイン電流は等しくなる。したがって，トランジスタMcにはトランジスタMdと同じ電流が流れ，トランジスタMdとMbは同じドレイン電流I(Vb)であるので，入力端子INaから抵抗回路３０に流れる電流は，トランジスタMa,Mbのドレイン電流の差分電流I(Vb)-I(Va)である。
【００６３】
そして，両トランジスタMa,Mbのゲートに印加される電圧Va,Vbは，所望とするトランスコンダクタンスｇｍの逆数に等しい抵抗Rs(=1/gm)に差分電流I(Vb)-I(Va)を乗じた電圧差を有し，出力されるバイアス電圧Vg,outは，電圧Va,Vbの中間電圧になる。
【００６４】
つまり，図８のバイアス回路によれば，トランジスタMa,Mbのドレイン電圧が変動しても，また，トランジスタのId-Vg特性がFast,Slow,Typicalのいずれに変動しても，また温度や電源電圧が変動しても，抵抗回路３０内の電圧Va,Vbと差分電流I(Vb)-I(Va)との間には，次の関係が維持される。
Vb-Va＝Rs（I(Vb)-I(Va)）
ここで，Rs=1/gmであるので，上記式を変形して，次の関係が導かれる。
gm＝（I(Vb)-I(Va)）/(Vb-Va) (4.1)
図１０は，MOSトランジスタのId-Vg特性を示すグラフ図である。アンプ４０内の増幅トランジスタのゲートにバイアス電圧Vg,outを印加すると，Id-Vg特性のゲート電圧Vg,outにおける傾きがトランスコンダクタンスｇｍになる。したがって，バイアス回路は，この傾きｇｍが変動しないバイアス電圧Vg,outを生成すれば良いことになる。
【００６５】
図１１は，図８のバイアス回路により生成される電圧Va,Vbとドレイン電流I(Va)，I(Vb)との関係を示すグラフ図である。図１１にもMOSトランジスタのId-Vg特性が示されている。そして，図８のバイアス回路は，前述の数式(4.1)の関係を常に満たすように動作する。従って，図１１の３つの頂点（Va,I(Va)），（Vb,I(Vb)），（Vb,I(Va)）からなる三角形TRの斜辺の傾きは，常に数式(4.1)となる。この三角形TRの斜辺の傾きは，Id-Vg特性がプロセスバラツキ，温度変動，電源電圧変動，そしてトランジスタのドレイン・ソース間電圧の変動によっても，抵抗Rsの逆数１／Rs＝ｇｍに維持される。このｇｍは，所望とするトランスコンダクタンスである。
【００６６】
一方，Id-Vg特性によれば，ドレイン電流Idは，ゲート電圧Vgの閾値電圧Vthを超えるオーバードライブ電圧（Vg-Vth）の二乗に比例する。この二次曲線の特性から，ゲート電圧Va,Vbの中点(Va+Vb)/2での二次曲線の傾きは，数式(4.1)に示した２頂点（Va,I(Va)），（Vb,I(Vb)）間の傾きと常に等しくなることは数学的に証明されている。
【００６７】
その結果，電圧Va,Vbの中間電圧（Va+Vb）/2をゲートバイアス電圧Vg,outとして増幅トランジスタのゲートに供給することで，増幅トランジスタのトランスコンダクタンスは常に所望の値である1/Rs=gmに維持される。
【００６８】
図１１のグラフ図から理解されるとおり，抵抗R1の抵抗値NRsの倍数Nは，Id-Vg特性の閾値電圧Vthと，三角形TRの位置に応じて，適切な値が選択可能である。同じ斜面の傾きを有する三角形TRがId-Vg特性と一致する解は無数にある。しかし，この数Nを固定することで，Id-Vg特性内において三角形TRがどのような大きさでどのような位置に発生するかが決まる。発明者が検討したところ，数Nは８〜１０程度が望ましい。
【００６９】
図１２は，トランジスタのId-Vg特性が，低い閾値電圧Vthを有する場合のバイアス回路の動作を示すグラフ図である。図１２のId-Vg特性の閾値電圧Vthは，図１１の閾値電圧Vthよりも低くなっている。ただし，バイアス回路内の抵抗回路３０の抵抗R1：(R2+R3)＝N:1の関係を変えることなく，三角形TRが，そのサイズが縮小されて，Id-Vg特性上に形成されている。つまり，電圧Va,Vbは小さくなり，その差電圧Vb-Vaも小さくなっている。ただし，三角形TRの斜辺の傾きは所望のトランスコンダクタンスｇｍ（１／Rs）に維持されている。
【００７０】
図１３は，トランジスタのId-Vg特性がドレイン電流が増大する特性になった場合のバイアス回路の動作を示すグラフ図である。この場合でも，バイアス回路の動作により三角形TRの斜辺の傾きが所望のトランスコンダクタンスｇｍになる。つまり，Id-Vg特性がId-Vg(1)からId-Vg(2)に変動した場合，特性Id-Vg(1)の場合の三角形TR(1)は，差分電流（I(Vb)-I(Va)）が低下し，トランジスタMa,Mbのゲートの電圧Va,Vbが低下し，ドレイン電流I(Vb),I(Va)が低下した新たな三角形TR(2)になる。これにより，増幅トランジスタのゲートのバイアス電圧Vg,outも低下し，そのドレイン電流Idも下がり，ドレイン電圧Vdは上昇すると考えられる。ただし，三角形TR(2)により増幅トランジスタのトランスコンダクタンスgmは一定に保たれる。
【００７１】
図１４は，図９のアンプ回路の一例を示す回路図である。図１４の例では，アンプ４０がソース接地のNMOSトランジスタである増幅トランジスタM0と，そのドレインと電源電圧VDDとの間に設けられた負荷抵抗RLとを有し，バイアス電圧が給電抵抗Rbを介して増幅トランジスタM0のゲートに接続されるとともに，入力信号VinがカップリングキャパシタCinを介して増幅トランジスタM0のゲートに接続され，増幅トランジスタM0と負荷抵抗RLとの接続ノードであるドレイン端子がアンプ４０の出力信号Voutである。
【００７２】
そして，レプリカアンプ５０は，アンプ４０の増幅トランジスタM0と同様に，ソース接地されたNMOSトランジスタMrと，それと電源電圧VDDとの間に設けられた負荷抵抗Rrとを有する。レプリカアンプ５０のトランジスタMrのトランジスタサイズ（ゲート幅）は，増幅トランジスタM0のｋ倍（但し，レプリカ比ｋ，ｋ＜１）と小さく，その分，レプリカアンプ５０の負荷抵抗Rrは，増幅トランジスタM0の負荷抵抗RLの1/k倍（1/k＞１）と大きく，それにより，レプリカアンプ５０のドレイン電流は，アンプ４０のドレイン電流のｋ倍（ｋ＜１）と小さくなっている。ただし，同じゲートバイアス電圧が供給されれば，両トランジスタMr,M0のドレイン電圧は等しくなる。
【００７３】
また，バイアス回路内の可変抵抗R4は，CMOSトランジスタMe,Mfを並列に接続したトランスファーゲート回路であり，トランジスタMaのドレイン電圧とレプリカトランジスタMrのドレイン電圧との差分電圧を増幅するオペレーションアンプ２４の出力電圧VFと，その出力電圧VFをトランジスタM10と負荷抵抗R10を有するインバータで反転され反転電圧VFxとが，PMOSトランジスタMeとNMOSトランジスタMfのゲートにそれぞれ印加されている。
【００７４】
いま仮に，レプリカアンプ５０のドレイン電圧が上昇したとすると，オペレーションアンプ２４の出力電圧VFが増大し，反転電圧VFxが低下し，可変抵抗R4の抵抗が上昇し，トランジスタMaのドレイン端子INaの電圧も上昇する。レプリカアンプ５０のドレイン電圧が低下したときは，上記の逆の動作によりトランジスタMaのドレイン電圧は低下する。その結果，レプリカアンプのドレイン電圧とバイアス回路内のトランジスタMaのドレイン電圧とが等しくなるように制御される。
【００７５】
そして，増幅トランジスタM0のドレイン電圧とレプリカトランジスタMrのドレイン電圧とは同じ方向に変動するので，結局，増幅トランジスタM0のドレイン電圧は，バイアス回路内のトランジスタMa,Mbのドレイン電圧と等しくなる。
【００７６】
このように，バイアス回路内のトランジスタMa,Mbと，アンプ４０内の増幅トランジスタM0と，レプリカアンプ５０内のレプリカトランジスタMrとは，全て，ソースが基準電圧であるグランドGNDに接続され，ドレイン電圧は等しく制御される。そして，バイアス回路の動作により，トランジスタMa,MbのId-Vg特性において所望のトランスコンダクタンスｇｍを生成するバイアス電圧Vg,outが，増幅トランジスタM0のゲートに供給される。その結果，増幅トランジスタM0のトランスコンダクタンスは，所望の値に維持される。
【００７７】
再度，第１の実施の形態におけるバイアス回路の必要な条件を整理すると以下のとおりである。
条件α：（I(Vb)-I(Va)）/(Vb-Va)＝gm（1/Rs＝gm）
条件β：N(Vb-Va)＝Va
条件αは，抵抗R2,R3により成り立ち，条件βは，抵抗R1,R2,R3により成り立つ。
【００７８】
条件αとβが満たされることで，図１１，１２，１３で説明したとおり，トランジスタのId-Vg特性がプロセスバラツキ，温度変動，電源電圧変動等により変動しても，３つの頂点（Va,I(Va)），（Vb,I(Vb)），（Vb,I(Va)）からなる三角形TRの斜辺の傾きは常に理想的なトランスコンダクタンスｇｍになる。
【００７９】
一方，バイアス回路内のトランジスタMaのドレイン電圧Vdは，次の式になる。
Vd＝（I(Vb)-I(Va)）×（N×Rs＋Rs/2＋Rs/2＋R4）
そして，抵抗R4の抵抗値を変更しても，上記の条件α，βは満たされる。そこで，図１４のように抵抗R4の抵抗値を可変制御して，バイアス回路のトランジスタMaと増幅トランジスタM0のドレイン電圧が等しくなるように制御している。これにより，トランジスタMa,Mbと増幅トランジスタM0のドレイン電圧とドレイン・ソース間電圧は全て等しく制御される。また，これらのトランジスタMa,Mb,M0のサイズを簡単のために等しいとすると，これらのトランジスタのId-Vg特性は，同じように変動する。
【００８０】
そこで，バイアス回路の抵抗R2,R3間の接続ノードに生成される電圧Va,Vbの中間電圧（Va+Vb）/2を，バイアス電圧Vg,outとして，増幅トランジスタM0のゲートに印加すれば，増幅トランジスタM0のId-Vg特性におけるゲート電圧（Va+Vb）/2に対する傾きも理想的なトランスコンダクタンスｇｍに制御される。
【００８１】
このように，第１の実施の形態におけるバイアス回路とそれを有するアンプ回路は，前述した従来の問題点（１）（２）（３）の全てを解決している。
【００８２】
図１４のアンプ回路において，トランジスタMa,Mb,M0のドレイン電圧Vdsを求める数式を，以下に示す。
トランジスタMa,Mbでは，各ドレイン電流は，次の通り。
【００８３】
【数１２】
【００８４】
抵抗回路では，次の通り。
【００８５】
【数１３】
【００８６】
そして，増幅トランジスタM0では，ドレイン電流とドレイン・ソース間電圧は次の通り。
【００８７】
【数１４】
【００８８】
ここで，β＝μＣox（W/L），μは移動度，Coxはゲート容量，Wはゲート幅，Lはゲート長またはチャネル長，λはチャネル長に反比例する係数，RVARは可変抵抗R4の抵抗値，Rrはレプリカアンプの負荷抵抗値である。
【００８９】
上記の式を解くことで，各トランジスタMa,Mb,M0のドレイン・ソース間電圧Vdsを物理パラメータにより表すことができる。
【００９０】
上記の数１２に示されるとおり，トランジスタMb,MaのId-Vg特性のドレイン電流は，ゲート電圧Vb,Vaの閾値電圧Vthを超えるオーバードライブ電圧（Vb-Vth），(Va-Vth)の二乗に（１＋λVds）を乗算してそれぞれ求められる。従来のバイアス回路では，数式(3.1)(3.3)に示されるとおり，ドレイン・ソース間電圧Vdsに依存してドレイン電流Idが変動することが考慮されていないのに対して，本実施の形態ではそれが考慮されている。
【００９１】
再度，図１３のようにId-Vg特性が変化した場合の増幅トランジスタM0のドレイン電流I，トランスコンダクタンスｇｍ，ドレイン・ソース間電圧Vdsについて説明する。増幅トランジスタM0のドレイン電流I，トランスコンダクタンスｇｍ，ドレイン・ソース間電圧Vdsは，以下の数式のとおりである。
【００９２】
【数１５】
【００９３】
そして，例えば，トランジスタ特性のβが108/100倍に変動したとする。その場合，バイアス回路は，トランスコンダクタンスｇｍを一定値に保つように動作し，例えば，（（Va+Vb）/2-Vth）が10/12倍に，（１＋λVds）が10/9倍に変動し，ｇｍは108/100×10/12×10/9＝１となり，変動が抑制される。この時に，増幅トランジスタのドレイン電流Iは，108/100×(10/12)2×10/9＝10/12倍に減少し，負荷抵抗RLによる電圧降下が小さくなり，ドレイン電圧Vdsは上昇する。つまり，結論は前述の図１３の説明と同じである。
【００９４】
［第２の実施の形態］
図１５は，第２の実施の形態におけるバイアス回路を有するアンプ回路の回路図である。図１５のバイアス回路BIASは，図９と同様の回路構成である。一方，図１５の例では，レプリカアンプが設けられていない。ただし，図１５のアンプ４０は，ソース接地の増幅トランジスタM0と，そのトランジスタのドレインと電源電圧VDD1との間のインダクタンス素子LLを有する負荷回路とを有する。負荷回路は，上記のインダクタンス素子LLに加えて，抵抗素子RL，キャパシタ素子CLも並列に有していても良い。負荷回路がインダクタンス素子LLを有しているので，ドレインと電源電圧VDD1とは直流的に短絡されていると見なすことができ，ドレインの直流電圧は電源電圧VDD1と等しい。そして，ドレイン端子には，電源電圧VDD1の電位を中心にする増幅された交流信号が出力信号Voutとして生成される。
【００９５】
そこで，図１５のバイアス回路BIASは，アンプ４０の電源電圧VDD1をオペレーションアンプ２４に入力し，電源電圧VDD1とバイアス回路内のトランジスタMaのドレイン電圧とが等しくなるようにフィードバック回路を構成している。例えば，電源電圧VDD1の電圧が上昇すると，オペレーションアンプ２４の出力電圧VFが上昇し，可変抵抗R4の抵抗値が高くなり，トランジスタMaのドレイン電圧も上昇して電源電圧VDD1と等しくなる。電源電圧VDD1の電圧が低下すると，上記と逆の動作によりトランジスタMaのドレイン電圧も低下し等しくなる。そして，出力信号Voutが生成される増幅トランジスタM0のドレイン端子の直流電圧は，電源電圧VDD1と同じ電位であるので，増幅トランジスタM0のドレイン電圧は，トランジスタMaのドレイン電圧と等しくなる。
【００９６】
ただし，バイアス回路内のトランジスタMaのドレイン電圧がアンプ４０の電源電圧VDD1と等しくなるので，バイアス回路BIAS内の電源電圧VDD2は，電源電圧VDD1より高い電圧にすることが必要になる。例えば，アンプ４０の電源電圧VDD1を1.2Vにすると，バイアス回路の電源電圧VDD2は2.5Vにするのが望ましい。ただし，トランジスタの耐圧の制限から，バイアス回路BIAS内のトランジスタは，トランジスタMa,Mbを除いては電源電圧2.5V用のトランジスタにするのが望ましい。トランジスタMa,Mbは，アンプ４０内の増幅トランジスタM0と同じ電源電圧1.2V用のサイズが小さいトランジスタにする。これにより，これらのトランジスタのId-Vg特性は同等になり，バイアス回路で生成したバイアス電圧Vg,outを増幅トランジスタM0のゲートに供給することで，所望のトランスコンダクタンスｇｍにすることができる。
【００９７】
また，オペレーションアンプ２２，２４も高い電位の電源電圧VDD2とし，そのトランジスタは2.5V用の耐圧が高いトランジスタにすることが望ましい。
【００９８】
図１６，図１７は，本実施の形態におけるアンプ回路の増幅トランジスタのトランスコンダクタンスｇｍと利得を示す図である。図１６，１７には，図５，６に示した２７種類のバラツキ条件に対するトランスコンダクタンスｇｍと利得を示す白丸に，第１または第２の実施の形態のアンプ回路における増幅トランジスタのトランスコンダクタンスｇｍと利得を示す黒丸を追加して示している。これらの図からわかるとおり，２７種類のバラツキの条件に対して，トランスコンダクタンスｇｍと利得の変動は，図５，６の白丸より大きく抑制されている。
【００９９】
以上の通り，本実施の形態のバイアス回路と，バイアス回路を有するアンプ回路によれば，増幅トランジスタのトランスコンダクタンスｇｍのバラツキを抑制し，アンプ回路の利得のバラツキを抑制することができる。
【０１００】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１０１】
（付記１）
第１のドレイン電流を生成する第１のトランジスタと，
第２のドレイン電流を生成する第２のトランジスタと，
直列に接続された複数の抵抗素子を有し，前記複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し，
前記抵抗回路の第１のノードの第１の電圧が前記第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が前記第２のトランジスタのゲートに印加され，前記第１，第２のノードと異なる第３のノードの第３の電圧がバイアス電圧として出力されるバイアス回路。
【０１０２】
（付記２）
付記１において，
さらに，前記差電流を生成する差電流生成回路を有し，
前記第１，第２のトランジスタのソースは，第１の電圧に接続され，
前記第３のノードは前記第１および第２のノードの間にあり，前記第３の電圧は前記第１，第２の電圧の中間電圧であり，且つ，前記第１および第２のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定されているバイアス回路。
【０１０３】
（付記３）
付記２において，
前記差電流生成回路は，前記第１，第２のトランジスタのドレイン電圧を等しくするように制御し，
さらに，前記第１または第２のトランジスタのドレイン電圧を，前記バイアス電圧がゲートに供給される増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するバイアス回路。
【０１０４】
（付記４）
付記３において，
前記ドレイン電圧制御回路は，前記第１または第２のトランジスタのドレイン電圧と，前記増幅トランジスタのドレイン電圧または前記増幅トランジスタと同じ回路構造を有しドレイン電流が前記増幅トランジスタのドレイン電流より小さいレプリカトランジスタのドレイン電圧との差電圧に応じて出力電圧を生成するオペレーションアンプと，前記第２のノードと前記第１または第２のトランジスタのドレイン端子との間に設けられ前記オペレーションアンプの出力電圧に応じて抵抗値が可変制御される可変抵抗素子とを有するバイアス回路。
【０１０５】
（付記５）
付記３において，
前記差電流生成回路は，電源電圧と前記第１および第２のトランジスタのドレインとの間にそれぞれ設けられた第１および第２の電流源トランジスタと，前記第１および第２のトランジスタのドレイン電圧の差電圧に応じた第２の出力電圧を生成し前記第１および第２の電流源トランジスタのゲートに供給するオペレーションアンプとを有するバイアス回路。
【０１０６】
（付記６）
ソースが基準電圧に接続され，ゲートに入力信号とバイアス電圧が供給され，電源電圧に接続された負荷回路がドレインに接続された増幅トランジスタと，
前記バイアス電圧を生成し，前記増幅トランジスタのゲートに前記バイアス電圧を供給するバイアス回路とを有し，
前記バイアス回路は，
ソースが前記基準電圧に接続され，第１のドレイン電流を生成する第１のトランジスタと，
ソースが前記基準電圧に接続され，第２のドレイン電流を生成する第２のトランジスタと，
直列に接続された複数の抵抗素子を有し，前記複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し，
前記抵抗回路の第１のノードの第１の電圧が前記第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が前記第２のトランジスタのゲートに印加され，前記第１，第２のノード間にある第３のノードの第３の電圧を，前記バイアス電圧として出力し，前記第１および第２のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定され，
さらに，前記第１，第２のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するアンプ回路。
【０１０７】
（付記７）
付記６において，
前記バイアス回路は，前記差電流を生成する差電流生成回路を有し，
前記差電流生成回路は，前記第１，第２のトランジスタのドレイン電圧を等しくするように制御し，
前記ドレイン電圧制御回路は，前記第１または第２のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするアンプ回路。
【０１０８】
（付記８）
付記７において，
前記ドレイン電圧制御回路は，前記第１または第２のトランジスタのドレイン電圧と，前記増幅トランジスタのドレイン電圧または前記増幅トランジスタと同じ回路構造を有しドレイン電流が小さいレプリカトランジスタのドレイン電圧との差電圧に応じて出力電圧を生成するオペレーションアンプと，前記第２のノードと前記第１または第２のトランジスタのドレイン端子との間に設けられ前記オペレーションアンプの出力電圧に応じて抵抗値が可変制御される可変抵抗素子とを有するアンプ回路。
【符号の説明】
【０１０９】
Ma,Mb：第１，第２のトランジスタ
３０：抵抗回路
２０：電流差分生成回路
【特許請求の範囲】
【請求項１】
第１のドレイン電流を生成する第１のトランジスタと，
第２のドレイン電流を生成する第２のトランジスタと，
直列に接続された複数の抵抗素子を有し，前記複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し，
前記抵抗回路の第１のノードの第１の電圧が前記第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が前記第２のトランジスタのゲートに印加され，前記第１，第２のノードと異なる第３のノードの第３の電圧がバイアス電圧として出力されるバイアス回路。
【請求項２】
請求項１において，
さらに，前記差電流を生成する差電流生成回路を有し，
前記第１，第２のトランジスタのソースは，第１の電圧に接続され，
前記第３のノードは前記第１および第２のノードの間にあり，前記第３の電圧は前記第１，第２の電圧の中間電圧であり，且つ，前記第１および第２のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定されているバイアス回路。
【請求項３】
請求項２において，
前記差電流生成回路は，前記第１，第２のトランジスタのドレイン電圧を等しくするように制御し，
さらに，前記第１または第２のトランジスタのドレイン電圧を，前記バイアス電圧がゲートに供給される増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するバイアス回路。
【請求項４】
請求項３において，
前記ドレイン電圧制御回路は，前記第１または第２のトランジスタのドレイン電圧と，前記増幅トランジスタのドレイン電圧または前記増幅トランジスタと同じ回路構造を有しドレイン電流が前記増幅トランジスタのドレイン電流より小さいレプリカトランジスタのドレイン電圧との差電圧に応じて出力電圧を生成するオペレーションアンプと，前記第２のノードと前記第１または第２のトランジスタのドレイン端子との間に設けられ前記オペレーションアンプの出力電圧に応じて抵抗値が可変制御される可変抵抗素子とを有するバイアス回路。
【請求項５】
請求項３において，
前記差電流生成回路は，電源電圧と前記第１および第２のトランジスタのドレインとの間にそれぞれ設けられた第１および第２の電流源トランジスタと，前記第１および第２のトランジスタのドレイン電圧の差電圧に応じた第２の出力電圧を生成し前記第１および第２の電流源トランジスタのゲートに供給するオペレーションアンプとを有するバイアス回路。
【請求項６】
ソースが基準電圧に接続され，ゲートに入力信号とバイアス電圧が供給され，電源電圧に接続された負荷回路がドレインに接続された増幅トランジスタと，
前記バイアス電圧を生成し，前記増幅トランジスタのゲートに前記バイアス電圧を供給するバイアス回路とを有し，
前記バイアス回路は，
ソースが前記基準電圧に接続され，第１のドレイン電流を生成する第１のトランジスタと，
ソースが前記基準電圧に接続され，第２のドレイン電流を生成する第２のトランジスタと，
直列に接続された複数の抵抗素子を有し，前記複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し，
前記抵抗回路の第１のノードの第１の電圧が前記第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が前記第２のトランジスタのゲートに印加され，前記第１，第２のノード間にある第３のノードの第３の電圧を，前記バイアス電圧として出力し，前記第１および第２のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定され，
さらに，前記第１，第２のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するアンプ回路。
【請求項７】
請求項６において，
前記バイアス回路は，前記差電流を生成する差電流生成回路を有し，
前記差電流生成回路は，前記第１，第２のトランジスタのドレイン電圧を等しくするように制御し，
前記ドレイン電圧制御回路は，前記第１または第２のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするアンプ回路。
【請求項１】
第１のドレイン電流を生成する第１のトランジスタと，
第２のドレイン電流を生成する第２のトランジスタと，
直列に接続された複数の抵抗素子を有し，前記複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し，
前記抵抗回路の第１のノードの第１の電圧が前記第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が前記第２のトランジスタのゲートに印加され，前記第１，第２のノードと異なる第３のノードの第３の電圧がバイアス電圧として出力されるバイアス回路。
【請求項２】
請求項１において，
さらに，前記差電流を生成する差電流生成回路を有し，
前記第１，第２のトランジスタのソースは，第１の電圧に接続され，
前記第３のノードは前記第１および第２のノードの間にあり，前記第３の電圧は前記第１，第２の電圧の中間電圧であり，且つ，前記第１および第２のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定されているバイアス回路。
【請求項３】
請求項２において，
前記差電流生成回路は，前記第１，第２のトランジスタのドレイン電圧を等しくするように制御し，
さらに，前記第１または第２のトランジスタのドレイン電圧を，前記バイアス電圧がゲートに供給される増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するバイアス回路。
【請求項４】
請求項３において，
前記ドレイン電圧制御回路は，前記第１または第２のトランジスタのドレイン電圧と，前記増幅トランジスタのドレイン電圧または前記増幅トランジスタと同じ回路構造を有しドレイン電流が前記増幅トランジスタのドレイン電流より小さいレプリカトランジスタのドレイン電圧との差電圧に応じて出力電圧を生成するオペレーションアンプと，前記第２のノードと前記第１または第２のトランジスタのドレイン端子との間に設けられ前記オペレーションアンプの出力電圧に応じて抵抗値が可変制御される可変抵抗素子とを有するバイアス回路。
【請求項５】
請求項３において，
前記差電流生成回路は，電源電圧と前記第１および第２のトランジスタのドレインとの間にそれぞれ設けられた第１および第２の電流源トランジスタと，前記第１および第２のトランジスタのドレイン電圧の差電圧に応じた第２の出力電圧を生成し前記第１および第２の電流源トランジスタのゲートに供給するオペレーションアンプとを有するバイアス回路。
【請求項６】
ソースが基準電圧に接続され，ゲートに入力信号とバイアス電圧が供給され，電源電圧に接続された負荷回路がドレインに接続された増幅トランジスタと，
前記バイアス電圧を生成し，前記増幅トランジスタのゲートに前記バイアス電圧を供給するバイアス回路とを有し，
前記バイアス回路は，
ソースが前記基準電圧に接続され，第１のドレイン電流を生成する第１のトランジスタと，
ソースが前記基準電圧に接続され，第２のドレイン電流を生成する第２のトランジスタと，
直列に接続された複数の抵抗素子を有し，前記複数の抵抗素子に前記第２のドレイン電流と第１のドレイン電流の差電流が供給され，前記複数の抵抗素子間の複数のノードにそれぞれ対応する電圧を生成する抵抗回路とを有し，
前記抵抗回路の第１のノードの第１の電圧が前記第１のトランジスタのゲートに印加され，第２のノードの第２の電圧が前記第２のトランジスタのゲートに印加され，前記第１，第２のノード間にある第３のノードの第３の電圧を，前記バイアス電圧として出力し，前記第１および第２のノード間の抵抗値は所望のトランスコンダクタンスの逆数に設定され，
さらに，前記第１，第２のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするドレイン電圧制御回路を有するアンプ回路。
【請求項７】
請求項６において，
前記バイアス回路は，前記差電流を生成する差電流生成回路を有し，
前記差電流生成回路は，前記第１，第２のトランジスタのドレイン電圧を等しくするように制御し，
前記ドレイン電圧制御回路は，前記第１または第２のトランジスタのドレイン電圧を前記増幅トランジスタのドレイン電圧と等しくするアンプ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−９３７３３（Ｐ２０１３−９３７３３Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３４４１１（Ｐ２０１１−２３４４１１）
【出願日】平成２３年１０月２５日（２０１１．１０．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２５日（２０１１．１０．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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