バイポーラトランジスタおよびその製造方法
【課題】HBTによる段差を低減し、接合面積をより小さくできるようにする。
【解決手段】半絶縁性のInPからなる基板101の上に形成されたアンドープInPからなる第1半導体層102と、第1半導体層102の上に接して形成された第1導電型のInPからなるエミッタ層103と、第1半導体層102の上に接して形成された第2導電型のInGaAsからなるベース層106と、第1半導体層102の上に接して形成されたInGaAsからなるコレクタ層107とを少なくとも備える。加えて、エミッタ層103,ベース層106,およびコレクタ層107は、これらの順に第1半導体層102の平面上で配列して接続されている。
【解決手段】半絶縁性のInPからなる基板101の上に形成されたアンドープInPからなる第1半導体層102と、第1半導体層102の上に接して形成された第1導電型のInPからなるエミッタ層103と、第1半導体層102の上に接して形成された第2導電型のInGaAsからなるベース層106と、第1半導体層102の上に接して形成されたInGaAsからなるコレクタ層107とを少なくとも備える。加えて、エミッタ層103,ベース層106,およびコレクタ層107は、これらの順に第1半導体層102の平面上で配列して接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、InPからなる基板の上に形成されるヘテロ接合型のバイポーラトランジスタに関するものである。
【背景技術】
【0002】
超高速動作が可能なバイポーラトランジスタとして、HBT(Heterojunction Bipolar Transistor)が知られている。HBTは、エミッタにベースよりも広いバンドギャップを有する半導体材料を用いて構成されている。このため、HBTは、ホモ接合バイポーラトランジスタに比較し、エミッタに対してベースの不純物濃度を高めても高い電流増幅率を維持でき、ベース層の薄層化とベース抵抗低減を同時に実現できるため超高速動作が可能になる。
【0003】
このようなHBTにおいて、さらに、III−V族化合物半導体を用いると、材料の選択によりヘテロ接合の組み合わせ自由度が広がり、また、電子デバイスのみならず光デバイスとの融合も可能になるなど、利点が増加する。
【0004】
III−V族化合物半導体を用いたHBT、特に、InPからエミッタを構成し、InGaAsからベースを構成したn−p−n型InP/InGaAsHBTでは、InGaAsの優れた電子輸送特性により、高速性能の指標である電流利得遮断周波数fTが700GHzを越え、トランジスタの中での最高性能が得られている。加えて、InP/InGaAsHBTは、エミッタ/ベース接合のターンオン電圧が低いため、集積回路の低消費電力化に有利である。
【0005】
また、プロセス上では、特にエッチング加工において、InGaAsとInPに対して各々完全な選択ウェットエッチング溶液を用いることができるため、エッチングのウエハ面内均一性に優れる。このように、閾値に相当するエミッタ/ベース接合間ターンオン電圧のウエハ面内均一性が優れていることと合わせて、InP/InGaAsHBTは、大規模集積回路を構成するデバイスとして有利である。
【0006】
上述したようなIII−V族化合物半導体を用いたHBTは、図3に示すように構成されている(特許文献1参照)。このHBTは、半絶縁性InPからなる基板301上に、InGaAsからなるコレクタ層302、p+−InGaAsからなるベース層303、およびn−InPからなるエミッタ層304が積層され、ベース層303の側方のコレクタ層302の上にコレクタ電極305が形成され、エミッタ層304の側方のベース層303の上にベース電極306が形成され、エミッタ層304の上にエミッタ電極307が形成されている。また、各層および各電極を覆うように、有機樹脂かなる層間絶縁層308が形成されている。
【0007】
上述したHBTは、コレクタ/ベース/エミッタの各層は、通常エピタキシャル成長による積層して形成している。この構造は、いわゆるメサ型を有する縦型トランジスタである。また、最上層をエミッタとしたエミッタアップ構造である。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開平07−142507号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、上述した縦型トランジスタでは、エミッタ層上のエミッタ電極から最下部の基板まで1μm以上の段差が生じる。このため、例えば、層間絶縁層の上から、コレクタ電極,ベース電極,エミッタ電極までの距離が各々異なり、各電極へのコンタクト配線を、同時に形成することができないなど、配線を形成するための工程数が増加する。このように、上述したHBTでは、基板の平面方向(横方向)にチャネルが形成され、各電極に大きな段差が生じない電界効果トランジスタに比較し、配線プロセスや層間絶縁膜形成プロセスの工程数が増加するという問題を生じている。また、上述した段差のため、集積回路を構成する複数のトランジスタの疎密により、配線,層間絶縁膜内スルーホール形成の再現性、およびウエハ面内均一性に問題を生じていた。
【0010】
また、コレクタ,ベース,エミッタの各層が基板の上に積層されている縦型のHBTでは、各層の間の接合面は基板に平行に形成される。ここで、各層は、公知のリソグラフィー技術およびエッチング技術により形成されるため、例えば、エミッタ/ベースの接合面積は、リソグラフィー技術で形成できる最小パターンの寸法で制限されることになる。
【0011】
例えば、露光光源としてi線(波長365nm)を用いた縮小投影露光装置によるフォトリソグラフィーでは、形成可能なパターン寸法の最小値は0.4μmが限界である。また、電子ビーム露光技術を用いた場合でも、形成可能なパターン寸法の最小値は0.1μmが限界である。また、電子ビーム露光では、露光から現像に要する時間が長く、短いスループットが要求される大規模集積回路の作製には適していない。
【0012】
これらのように、上述したHBTでは、大きな段差を有するために製造工程の増大を招き、また、接合面積の微細化が容易ではないという問題がある。大きな段差は、製造工程数の増大を招くとともに、接続される配線やパッシブ素子の作製を困難にしている。また、HBTにおける接合面積は、低消費電力のためには重要であり、上述したHBTでは、低消費電力化のための接合面積の微細化が容易ではない。
【0013】
本発明は、以上のような問題点を解消するためになされたものであり、HBTによる段差を低減し、接合面積をより小さくできるようにすることを目的とする。
【課題を解決するための手段】
【0014】
本発明に係るバイポーラトランジスタは、半絶縁性のInPからなる基板の上に形成されたアンドープInPからなる第1半導体層と、この第1半導体層の上に接して形成された第1導電型のInPからなるエミッタ層と、第1半導体層の上に接して形成された第2導電型のInGaAsからなるベース層と、第1半導体層の上に接して形成されたInGaAsからなるコレクタ層とを少なくとも備え、エミッタ層,ベース層,およびコレクタ層は、この順に第1半導体層の平面上で配列して接続されている。
【0015】
また、本発明に係るバイポーラトランジスタの製造方法は、半絶縁性のInPからなる基板の上に、アンドープInPからなる第1半導体層を形成する第1工程と、第1半導体層の上に接して第1導電型のInPからなる第2半導体層を形成する工程と、第2半導体層をパターニングしてエミッタ層を形成する第2工程と、エミッタ層以外の領域の第1半導体層の上に接し、基板の平面方向にエミッタ層に連続して第2導電型のInGaAsからなる第3半導体層を形成する第3工程と、エミッタ層の上および第3半導体層の一部領域の上部にかけて連続して形成したマスクパターンをマスクとして第3半導体層を選択的にエッチングして第1半導体層の表面を露出させ、基板の平面方向にエミッタ層に接続するベース層を、第1半導体層の上に接して形成する第4工程と、マスクパターン以外の第1半導体層が露出している領域に接し、InGaAsからなるコレクタ層をベース層に連続して形成する第5工程とを備える。
【発明の効果】
【0016】
以上説明したように、本発明によれば、エミッタ層,ベース層,およびコレクタ層は、この順に第1半導体層の平面上で配列して接続されているようにしたので、HBTによる段差を低減し、接合面積をより小さくできるという優れた効果が得られる。
【図面の簡単な説明】
【0017】
【図1A】本発明の実施の形態におけるバイポーラトランジスタの構成を示す断面図である。
【図1B】本発明の実施の形態におけるバイポーラトランジスタの構成を示す平面図である。
【図2A】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2B】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2C】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2D】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2E】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2F】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2G】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2H】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2I】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2J】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図3】ヘテロ接合バイポーラトランジスタの構成を示す平面図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施の形態について図を参照して説明する。図1Aは、本発明の実施の形態におけるバイポーラトランジスタの構成を示す断面図である。図1Aでは、断面を模式的に示している。また、図1Bは、本発明の実施の形態におけるバイポーラトランジスタの構成を示す平面図である。
【0019】
バイポーラトランジスタは、半絶縁性のInPからなる基板101の上に形成されたアンドープInPからなる第1半導体層102と、第1半導体層102の上に接して形成された第1導電型のInPからなるエミッタ層103と、第1半導体層102の上に接して形成された第2導電型のInGaAsからなるベース層106と、第1半導体層102の上に接して形成されたInGaAsからなるコレクタ層107とを少なくとも備える。加えて、エミッタ層103,ベース層106,およびコレクタ層107は、これらの順に第1半導体層102の平面上で配列して接続されている。
【0020】
また、エミッタ層103の上には、高濃度に第1導電型の不純物が導入されたInPからなるエミッタキャップ層104が形成され、エミッタキャップ層104の上には、高濃度に第1導電型の不純物が導入されたInGaAsからなるエミッタコンタクト層105が形成され、エミッタコンタクト層105の上には、エミッタ電極110が形成されている。なお、エミッタキャップ層104およびエミッタコンタクト層105は、よく知られているように、必ず必要なものではない。ただし、エミッタコンタクト層105は、エミッタ電極110をオーミック接続させるために用いた方がよい。また、エミッタキャップ層104は、エミッタ層103からエミッタコンタクト層105にかけてのバンドの変化をよりなだらかにするために用いた方がよい。
【0021】
また、コレクタ層107の上には、高濃度に第1導電型の不純物が導入されたInGaAsからなるコレクタコンタクト層108が形成され、コレクタコンタクト層108の上にはコレクタ電極111が形成されている。なお、コレクタコンタクト層108は、よく知られているように、必ず必要なものではない。ただし、コレクタコンタクト層108は、コレクタ電極111をオーミック接続させるために用いた方がよい。
【0022】
なお、ベース電極112は、図1Bに示すように、ベース層106に連続して一体に形成されている第2導電型のInGaAsからなるベースコンタクト層106aの上に形成されている。ベースコンタクト層106aは、エミッタコンタクト層105およびコレクタコンタクト層108の上面と同じ高さに形成されていればよい。なお、ベース層106(ベースコンタクト層106a)は、InGaAsから構成されているので、この層に接してベース電極112を形成することで、オーミック接続が得られる。なお、各電極は、Ti/Pt/Auの積層構造から構成することができる。
【0023】
上述した本実施の形態によれば、まず、エミッタ,ベース,コレクタの各層が、基板平面方向(横方向)に配列されるので、特許文献1に示されている縦型の構造によるエミッタ,ベース,コレクタの段差がない状態となる。このように、本実施の形態では、素子の平坦性に優れ、縦型のHBTでは問題となっていたトランジスタと配線およびパッシブ素子との接続が容易となる。
【0024】
また、本実施の形態によれば、エミッタ,ベース,コレクタの各接合界面の大きさが、各層の層厚で規定されるようになるので、接合面積の縮小が容易である。例えば、各層は、よく知られた有機金属気相成長法によりエピタキシャル成長させることで形成できるが、層厚を0.1μm以下にすることが容易であり、リソグラフィー技術の寸法制限にかかわらず、接合面積をより小さくすることが容易である。
【0025】
また、本実施の形態では、アンドープInPからなる第1半導体層102を設け、この上にエミッタ,ベース,コレクタの各層を配列した。この構成により、基板101とこの上の層との界面に流れる表面再結合リーク電流による問題から、エミッタ層103,ベース層104,コレクタ層107からなるHBTを分離させることができる。本実施の形態におけるバイポーラトランジスタは、第1半導体層102を設けることで、基板平面方向にエミッタ,ベース,コレクタの各層を配列させることを可能としている。
【0026】
また、上述した本実施の形態によれば、高い電流増幅率を有し、高周波特性および素子寿命に優れたHBTから構成される、低消費電力の大規模集積回路を提供することができる。
【0027】
次に、本実施の形態におけるバイポーラトランジスタの製造方法について説明する。まず図2Aに示すように、半絶縁性のInPからなる基板101上に、アンドープのInPからなる第1半導体層102,第1導電型としてn型のドーパント(不純物)をドーピングしたn−InPからなる半導体層(第2半導体層)201,n型のドーパントを高濃度にドーピングしたn+−InPからなる半導体層202,およびn型のドーパントを高濃度にドーピングしたn+−InGaAsよりなる半導体層203を、順次にエピタキシャル成長する。これらの半導体層は、MOCVD(有機金属気相成長法)またはMBE(分子ビームエピタキシー法)などにより形成できる。なお、InGaAsは、InPよりバンドギャップが狭い半導体である。
【0028】
次に、図2Bに示すように、窒化シリコンよりなるマスクパターン204を用いた選択的なエッチングにより、マスクパターン204の下に、エミッタ層103,エミッタキャップ層104,エミッタコンタクト層105を形成し、マスクパターン204以外の領域の第1半導体層102の表面を露出させる。例えば、半導体層203の上にプラズマCVD法により窒化シリコン層を形成し、この窒化シリコン層を公知のフォトリソグラフィー技術および反応性イオンエッチング技術によりパターニングすることで、マスクパターン204が形成できる。
【0029】
次に、図2Cに示すように、露出した第1半導体層102の上に、第2導電型としてp形のドーパントを高濃度ドーピングしたp+−InGaAsからなる半導体層205をエピタキシャル成長により形成する。半導体層205は、エミッタコンタクト層105の上面と同じ高さになるまで形成する。このエピタキシャル成長では、窒化シリコンの上にはInGaAsが成長しないので、露出している第1半導体層102の上に選択的に半導体層205の形成ができる。
【0030】
次に、フォトレジストによるレジストパターンをマスクとして半導体層205を選択的にエッチング除去し、ベース電極を形成するためのベースコンタクト層となる領域を形成する(図1A参照)。このエッチングでは、図2Dに示すように、レジストパターンにより覆われていない領域に半導体層(第3半導体層)205aが残るようにする。また、半導体層205aは、エミッタ層103と同じ高さに形成する。半導体層205aは、基板101の平面方向にエミッタ層103に連続して形成された状態となる。
【0031】
次に、上記レジストパターンを除去した後、基板101の上の全域に窒化シリコンを堆積して窒化シリコン膜を形成し、さらに、形成した窒化シリコン膜の全域をエッチバックする。このエッチバックのエッチングにおいて、処理時間を制御することで、図2Eに示すように、エミッタコンタクト層105(エミッタ層103)の上に形成されているマスクパターン204に連続し、半導体層205aの一部領域の上部にかけて配置されるマスクパターン206を形成する。マスクパターン204およびマスクパターン206により、エミッタ層103の上および半導体層205aの一部領域の上部にかけて連続して形成したマスクパターンが構成されていることになる。
【0032】
マスクパターン206は、エミッタキャップ層104,エミッタコンタクト層105,およびマスクパターン204からなる積層構造のパターンに対し、いわゆる側壁(サイドウォール)となる。よく知られているように、上述した窒化シリコン膜の成膜時の膜厚やエッチバックするときの処理時間の制御により、図2Eに示す断面方向(基板平面方向)のマスクパターン206の幅を制御できる。
【0033】
次に、マスクパターン204およびマスクパターン206をマスクとして半導体層205aをエッチングすることで、図2Fに示すように、マスクパターン206の直下にベース層106を形成する。このエッチングでは、第1半導体層102を露出させる。ベース層106の幅は、マスクパターン206の幅により規定される。従って、エミッタとコレクタとの間のベース幅は、サイドウォールとして形成しているマスクパターン206の幅の制御により制御できる。
【0034】
なお、上述したベース層106形成のためのエッチングにおいては、図示していないベースコンタクト層もエッチングされるため、ベースコンタクト層の層厚が薄くなる。ここで、マスクパターン206を形成した後に、ベースコンタクト層に対応するレジストパターンを形成し、この状態で上述した半導体層205aの一部領域のエッチングを行うことで、ベースコンタクト層のエッチングが防げ、ベースコンタクト層が、エミッタコンタクト層105の上層と同じ高さに形成されている状態が維持できる。また、ベース層106形成のための半導体層205aのエッチング量を考慮し、半導体層205をより厚く形成しておいてもよい。
【0035】
次に、ベース層106の形成により露出した第1半導体層102の上に、まず、InGaAsからなる半導体層を、ベース層106と同じ高さ(層厚)にエピタキシャル成長し、引き続いて、n型ドーパントを高濃度にドーピングしたn+−InGaAsからなる半導体層を、エミッタコンタクト層105の上面と同じ高さになるまでエピタキシャル成長することで、図2Gに示すように、コレクタ層107およびコレクタコンタクト層108を形成する。コレクタ層107とする半導体層は、アンドープInGaAsから構成してもよく、また、n型ドーパントをドーピングしたInGaAsから構成してもよい。
【0036】
次に、図2Hに示すように、ベース層106の側のコレクタコンタクト層108端部を、ベース層106の位置より離間させ、マスクパターン206とコレクタコンタクト層108との間に隙間を空けてこの下部のコレクタ層107の表面を露出させる。例えば、フォトレジストのパターンを用いたコレクタコンタクト層108の選択的なエッチングにより、上述した隙間を形成することができる。隙間を形成した後に、フォトレジストのパターンは除去する。このように隙間を形成することで、HBTのブレークダウン電圧を上げることができる。この隙間の量は、所望とする特性に合わせて適宜に設定すればよい。
【0037】
次に、図2Iに示すように、エミッタ電極110およびコレクタ電極111を形成する。例えば、フォトレジストパターンを用いた選択的なエッチングによりマスクパターン204に開口部を形成し、この開口部に電極用の金属を堆積することで、エミッタ電極110が形成できる。同様に、コレクタ電極111を形成しようとする箇所に開口を有するレジストパターンを形成し、この開口に電極用の金属を堆積することで、コレクタ電極111が形成できる。また、図示しないベースコンタクト層の所望の箇所に、上述同様に電極用の金属を堆積することで、ベース電極が形成できる。
【0038】
次に、エミッタ、ベース,およびコレクタとする領域以外の領域(素子領域)が開放(開口)したフォトレジストパターンを用いた選択的なエッチングにより、図2Jに示すように素子領域以外の基板101の表面を露出させて素子間分離を行う。また、全域にパシベーション膜207を形成する。パシベーション膜207は、例えば、有機樹脂からなる絶縁材料であるBCB(Benzo Cyclo Butene:ベンゾシクロブテン)をスピンコーティングで塗布することで形成すればよい。
【0039】
以上に説明したように、本発明では、エミッタ,ベース,コレクタの各領域を、基板平面方向の横方向に配置したので、縦型のHBTが有していた課題を解決し、トランジスタと配線およびパッシブ素子との接続が容易となり、歩留まりと再現性に優れた集積回路の製造ができるようになる。
【0040】
また、本発明によれば、HBTの接合部の寸法は、各層の層厚により規定されるので、容易に0.1μm以下にすることができる。例えば、接合部の平面方向の長さをフォトリソグラフィー技術で形成して0.5μmとすることができるので、エミッタ層厚を0.05μmとすれば、この場合、エミッタ接合面積を0.025μm2以下まで微細化することができる。
【0041】
また、本発明では、エミッタ領域を構成するInP半導体層,ベース領域を構成するInGaAs層,およびコレクタ領域を構成するInGaAs層の全てが、基板上にエピタキシャル成長したアンドープInP層上に形成されているので、基板と不純物ドーピングされたInP,InGaAs半導体層界面近傍に発生する表面再結合リーク電流を抑制することが可能になり、特に素子寸法が微細化されたも信頼性に優れたHBTを実現できる。これにより高い電流増幅率を有し、高周波特性および素子寿命に優れたHBTから構成される低消費電力大規模集積回路を提供することができる。
【0042】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、上述では、エミッタおよびコレクタとn型とし、ベースをp形としたが、これら導電型を入れ替えてもよいことはいうまでもない。また、各層の層厚は、所望とする特性に合わせて適宜に設定すればよい。
【符号の説明】
【0043】
101…基板、102…第1半導体層、103…エミッタ層、104…エミッタキャップ層、105…エミッタコンタクト層、106…ベース層、106a…ベースコンタクト層、107…コレクタ層、108…コレクタコンタクト層、110…エミッタ電極、111…コレクタ電極、112…ベース電極。
【技術分野】
【0001】
本発明は、InPからなる基板の上に形成されるヘテロ接合型のバイポーラトランジスタに関するものである。
【背景技術】
【0002】
超高速動作が可能なバイポーラトランジスタとして、HBT(Heterojunction Bipolar Transistor)が知られている。HBTは、エミッタにベースよりも広いバンドギャップを有する半導体材料を用いて構成されている。このため、HBTは、ホモ接合バイポーラトランジスタに比較し、エミッタに対してベースの不純物濃度を高めても高い電流増幅率を維持でき、ベース層の薄層化とベース抵抗低減を同時に実現できるため超高速動作が可能になる。
【0003】
このようなHBTにおいて、さらに、III−V族化合物半導体を用いると、材料の選択によりヘテロ接合の組み合わせ自由度が広がり、また、電子デバイスのみならず光デバイスとの融合も可能になるなど、利点が増加する。
【0004】
III−V族化合物半導体を用いたHBT、特に、InPからエミッタを構成し、InGaAsからベースを構成したn−p−n型InP/InGaAsHBTでは、InGaAsの優れた電子輸送特性により、高速性能の指標である電流利得遮断周波数fTが700GHzを越え、トランジスタの中での最高性能が得られている。加えて、InP/InGaAsHBTは、エミッタ/ベース接合のターンオン電圧が低いため、集積回路の低消費電力化に有利である。
【0005】
また、プロセス上では、特にエッチング加工において、InGaAsとInPに対して各々完全な選択ウェットエッチング溶液を用いることができるため、エッチングのウエハ面内均一性に優れる。このように、閾値に相当するエミッタ/ベース接合間ターンオン電圧のウエハ面内均一性が優れていることと合わせて、InP/InGaAsHBTは、大規模集積回路を構成するデバイスとして有利である。
【0006】
上述したようなIII−V族化合物半導体を用いたHBTは、図3に示すように構成されている(特許文献1参照)。このHBTは、半絶縁性InPからなる基板301上に、InGaAsからなるコレクタ層302、p+−InGaAsからなるベース層303、およびn−InPからなるエミッタ層304が積層され、ベース層303の側方のコレクタ層302の上にコレクタ電極305が形成され、エミッタ層304の側方のベース層303の上にベース電極306が形成され、エミッタ層304の上にエミッタ電極307が形成されている。また、各層および各電極を覆うように、有機樹脂かなる層間絶縁層308が形成されている。
【0007】
上述したHBTは、コレクタ/ベース/エミッタの各層は、通常エピタキシャル成長による積層して形成している。この構造は、いわゆるメサ型を有する縦型トランジスタである。また、最上層をエミッタとしたエミッタアップ構造である。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開平07−142507号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、上述した縦型トランジスタでは、エミッタ層上のエミッタ電極から最下部の基板まで1μm以上の段差が生じる。このため、例えば、層間絶縁層の上から、コレクタ電極,ベース電極,エミッタ電極までの距離が各々異なり、各電極へのコンタクト配線を、同時に形成することができないなど、配線を形成するための工程数が増加する。このように、上述したHBTでは、基板の平面方向(横方向)にチャネルが形成され、各電極に大きな段差が生じない電界効果トランジスタに比較し、配線プロセスや層間絶縁膜形成プロセスの工程数が増加するという問題を生じている。また、上述した段差のため、集積回路を構成する複数のトランジスタの疎密により、配線,層間絶縁膜内スルーホール形成の再現性、およびウエハ面内均一性に問題を生じていた。
【0010】
また、コレクタ,ベース,エミッタの各層が基板の上に積層されている縦型のHBTでは、各層の間の接合面は基板に平行に形成される。ここで、各層は、公知のリソグラフィー技術およびエッチング技術により形成されるため、例えば、エミッタ/ベースの接合面積は、リソグラフィー技術で形成できる最小パターンの寸法で制限されることになる。
【0011】
例えば、露光光源としてi線(波長365nm)を用いた縮小投影露光装置によるフォトリソグラフィーでは、形成可能なパターン寸法の最小値は0.4μmが限界である。また、電子ビーム露光技術を用いた場合でも、形成可能なパターン寸法の最小値は0.1μmが限界である。また、電子ビーム露光では、露光から現像に要する時間が長く、短いスループットが要求される大規模集積回路の作製には適していない。
【0012】
これらのように、上述したHBTでは、大きな段差を有するために製造工程の増大を招き、また、接合面積の微細化が容易ではないという問題がある。大きな段差は、製造工程数の増大を招くとともに、接続される配線やパッシブ素子の作製を困難にしている。また、HBTにおける接合面積は、低消費電力のためには重要であり、上述したHBTでは、低消費電力化のための接合面積の微細化が容易ではない。
【0013】
本発明は、以上のような問題点を解消するためになされたものであり、HBTによる段差を低減し、接合面積をより小さくできるようにすることを目的とする。
【課題を解決するための手段】
【0014】
本発明に係るバイポーラトランジスタは、半絶縁性のInPからなる基板の上に形成されたアンドープInPからなる第1半導体層と、この第1半導体層の上に接して形成された第1導電型のInPからなるエミッタ層と、第1半導体層の上に接して形成された第2導電型のInGaAsからなるベース層と、第1半導体層の上に接して形成されたInGaAsからなるコレクタ層とを少なくとも備え、エミッタ層,ベース層,およびコレクタ層は、この順に第1半導体層の平面上で配列して接続されている。
【0015】
また、本発明に係るバイポーラトランジスタの製造方法は、半絶縁性のInPからなる基板の上に、アンドープInPからなる第1半導体層を形成する第1工程と、第1半導体層の上に接して第1導電型のInPからなる第2半導体層を形成する工程と、第2半導体層をパターニングしてエミッタ層を形成する第2工程と、エミッタ層以外の領域の第1半導体層の上に接し、基板の平面方向にエミッタ層に連続して第2導電型のInGaAsからなる第3半導体層を形成する第3工程と、エミッタ層の上および第3半導体層の一部領域の上部にかけて連続して形成したマスクパターンをマスクとして第3半導体層を選択的にエッチングして第1半導体層の表面を露出させ、基板の平面方向にエミッタ層に接続するベース層を、第1半導体層の上に接して形成する第4工程と、マスクパターン以外の第1半導体層が露出している領域に接し、InGaAsからなるコレクタ層をベース層に連続して形成する第5工程とを備える。
【発明の効果】
【0016】
以上説明したように、本発明によれば、エミッタ層,ベース層,およびコレクタ層は、この順に第1半導体層の平面上で配列して接続されているようにしたので、HBTによる段差を低減し、接合面積をより小さくできるという優れた効果が得られる。
【図面の簡単な説明】
【0017】
【図1A】本発明の実施の形態におけるバイポーラトランジスタの構成を示す断面図である。
【図1B】本発明の実施の形態におけるバイポーラトランジスタの構成を示す平面図である。
【図2A】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2B】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2C】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2D】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2E】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2F】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2G】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2H】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2I】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図2J】本発明の実施の形態におけるバイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図3】ヘテロ接合バイポーラトランジスタの構成を示す平面図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施の形態について図を参照して説明する。図1Aは、本発明の実施の形態におけるバイポーラトランジスタの構成を示す断面図である。図1Aでは、断面を模式的に示している。また、図1Bは、本発明の実施の形態におけるバイポーラトランジスタの構成を示す平面図である。
【0019】
バイポーラトランジスタは、半絶縁性のInPからなる基板101の上に形成されたアンドープInPからなる第1半導体層102と、第1半導体層102の上に接して形成された第1導電型のInPからなるエミッタ層103と、第1半導体層102の上に接して形成された第2導電型のInGaAsからなるベース層106と、第1半導体層102の上に接して形成されたInGaAsからなるコレクタ層107とを少なくとも備える。加えて、エミッタ層103,ベース層106,およびコレクタ層107は、これらの順に第1半導体層102の平面上で配列して接続されている。
【0020】
また、エミッタ層103の上には、高濃度に第1導電型の不純物が導入されたInPからなるエミッタキャップ層104が形成され、エミッタキャップ層104の上には、高濃度に第1導電型の不純物が導入されたInGaAsからなるエミッタコンタクト層105が形成され、エミッタコンタクト層105の上には、エミッタ電極110が形成されている。なお、エミッタキャップ層104およびエミッタコンタクト層105は、よく知られているように、必ず必要なものではない。ただし、エミッタコンタクト層105は、エミッタ電極110をオーミック接続させるために用いた方がよい。また、エミッタキャップ層104は、エミッタ層103からエミッタコンタクト層105にかけてのバンドの変化をよりなだらかにするために用いた方がよい。
【0021】
また、コレクタ層107の上には、高濃度に第1導電型の不純物が導入されたInGaAsからなるコレクタコンタクト層108が形成され、コレクタコンタクト層108の上にはコレクタ電極111が形成されている。なお、コレクタコンタクト層108は、よく知られているように、必ず必要なものではない。ただし、コレクタコンタクト層108は、コレクタ電極111をオーミック接続させるために用いた方がよい。
【0022】
なお、ベース電極112は、図1Bに示すように、ベース層106に連続して一体に形成されている第2導電型のInGaAsからなるベースコンタクト層106aの上に形成されている。ベースコンタクト層106aは、エミッタコンタクト層105およびコレクタコンタクト層108の上面と同じ高さに形成されていればよい。なお、ベース層106(ベースコンタクト層106a)は、InGaAsから構成されているので、この層に接してベース電極112を形成することで、オーミック接続が得られる。なお、各電極は、Ti/Pt/Auの積層構造から構成することができる。
【0023】
上述した本実施の形態によれば、まず、エミッタ,ベース,コレクタの各層が、基板平面方向(横方向)に配列されるので、特許文献1に示されている縦型の構造によるエミッタ,ベース,コレクタの段差がない状態となる。このように、本実施の形態では、素子の平坦性に優れ、縦型のHBTでは問題となっていたトランジスタと配線およびパッシブ素子との接続が容易となる。
【0024】
また、本実施の形態によれば、エミッタ,ベース,コレクタの各接合界面の大きさが、各層の層厚で規定されるようになるので、接合面積の縮小が容易である。例えば、各層は、よく知られた有機金属気相成長法によりエピタキシャル成長させることで形成できるが、層厚を0.1μm以下にすることが容易であり、リソグラフィー技術の寸法制限にかかわらず、接合面積をより小さくすることが容易である。
【0025】
また、本実施の形態では、アンドープInPからなる第1半導体層102を設け、この上にエミッタ,ベース,コレクタの各層を配列した。この構成により、基板101とこの上の層との界面に流れる表面再結合リーク電流による問題から、エミッタ層103,ベース層104,コレクタ層107からなるHBTを分離させることができる。本実施の形態におけるバイポーラトランジスタは、第1半導体層102を設けることで、基板平面方向にエミッタ,ベース,コレクタの各層を配列させることを可能としている。
【0026】
また、上述した本実施の形態によれば、高い電流増幅率を有し、高周波特性および素子寿命に優れたHBTから構成される、低消費電力の大規模集積回路を提供することができる。
【0027】
次に、本実施の形態におけるバイポーラトランジスタの製造方法について説明する。まず図2Aに示すように、半絶縁性のInPからなる基板101上に、アンドープのInPからなる第1半導体層102,第1導電型としてn型のドーパント(不純物)をドーピングしたn−InPからなる半導体層(第2半導体層)201,n型のドーパントを高濃度にドーピングしたn+−InPからなる半導体層202,およびn型のドーパントを高濃度にドーピングしたn+−InGaAsよりなる半導体層203を、順次にエピタキシャル成長する。これらの半導体層は、MOCVD(有機金属気相成長法)またはMBE(分子ビームエピタキシー法)などにより形成できる。なお、InGaAsは、InPよりバンドギャップが狭い半導体である。
【0028】
次に、図2Bに示すように、窒化シリコンよりなるマスクパターン204を用いた選択的なエッチングにより、マスクパターン204の下に、エミッタ層103,エミッタキャップ層104,エミッタコンタクト層105を形成し、マスクパターン204以外の領域の第1半導体層102の表面を露出させる。例えば、半導体層203の上にプラズマCVD法により窒化シリコン層を形成し、この窒化シリコン層を公知のフォトリソグラフィー技術および反応性イオンエッチング技術によりパターニングすることで、マスクパターン204が形成できる。
【0029】
次に、図2Cに示すように、露出した第1半導体層102の上に、第2導電型としてp形のドーパントを高濃度ドーピングしたp+−InGaAsからなる半導体層205をエピタキシャル成長により形成する。半導体層205は、エミッタコンタクト層105の上面と同じ高さになるまで形成する。このエピタキシャル成長では、窒化シリコンの上にはInGaAsが成長しないので、露出している第1半導体層102の上に選択的に半導体層205の形成ができる。
【0030】
次に、フォトレジストによるレジストパターンをマスクとして半導体層205を選択的にエッチング除去し、ベース電極を形成するためのベースコンタクト層となる領域を形成する(図1A参照)。このエッチングでは、図2Dに示すように、レジストパターンにより覆われていない領域に半導体層(第3半導体層)205aが残るようにする。また、半導体層205aは、エミッタ層103と同じ高さに形成する。半導体層205aは、基板101の平面方向にエミッタ層103に連続して形成された状態となる。
【0031】
次に、上記レジストパターンを除去した後、基板101の上の全域に窒化シリコンを堆積して窒化シリコン膜を形成し、さらに、形成した窒化シリコン膜の全域をエッチバックする。このエッチバックのエッチングにおいて、処理時間を制御することで、図2Eに示すように、エミッタコンタクト層105(エミッタ層103)の上に形成されているマスクパターン204に連続し、半導体層205aの一部領域の上部にかけて配置されるマスクパターン206を形成する。マスクパターン204およびマスクパターン206により、エミッタ層103の上および半導体層205aの一部領域の上部にかけて連続して形成したマスクパターンが構成されていることになる。
【0032】
マスクパターン206は、エミッタキャップ層104,エミッタコンタクト層105,およびマスクパターン204からなる積層構造のパターンに対し、いわゆる側壁(サイドウォール)となる。よく知られているように、上述した窒化シリコン膜の成膜時の膜厚やエッチバックするときの処理時間の制御により、図2Eに示す断面方向(基板平面方向)のマスクパターン206の幅を制御できる。
【0033】
次に、マスクパターン204およびマスクパターン206をマスクとして半導体層205aをエッチングすることで、図2Fに示すように、マスクパターン206の直下にベース層106を形成する。このエッチングでは、第1半導体層102を露出させる。ベース層106の幅は、マスクパターン206の幅により規定される。従って、エミッタとコレクタとの間のベース幅は、サイドウォールとして形成しているマスクパターン206の幅の制御により制御できる。
【0034】
なお、上述したベース層106形成のためのエッチングにおいては、図示していないベースコンタクト層もエッチングされるため、ベースコンタクト層の層厚が薄くなる。ここで、マスクパターン206を形成した後に、ベースコンタクト層に対応するレジストパターンを形成し、この状態で上述した半導体層205aの一部領域のエッチングを行うことで、ベースコンタクト層のエッチングが防げ、ベースコンタクト層が、エミッタコンタクト層105の上層と同じ高さに形成されている状態が維持できる。また、ベース層106形成のための半導体層205aのエッチング量を考慮し、半導体層205をより厚く形成しておいてもよい。
【0035】
次に、ベース層106の形成により露出した第1半導体層102の上に、まず、InGaAsからなる半導体層を、ベース層106と同じ高さ(層厚)にエピタキシャル成長し、引き続いて、n型ドーパントを高濃度にドーピングしたn+−InGaAsからなる半導体層を、エミッタコンタクト層105の上面と同じ高さになるまでエピタキシャル成長することで、図2Gに示すように、コレクタ層107およびコレクタコンタクト層108を形成する。コレクタ層107とする半導体層は、アンドープInGaAsから構成してもよく、また、n型ドーパントをドーピングしたInGaAsから構成してもよい。
【0036】
次に、図2Hに示すように、ベース層106の側のコレクタコンタクト層108端部を、ベース層106の位置より離間させ、マスクパターン206とコレクタコンタクト層108との間に隙間を空けてこの下部のコレクタ層107の表面を露出させる。例えば、フォトレジストのパターンを用いたコレクタコンタクト層108の選択的なエッチングにより、上述した隙間を形成することができる。隙間を形成した後に、フォトレジストのパターンは除去する。このように隙間を形成することで、HBTのブレークダウン電圧を上げることができる。この隙間の量は、所望とする特性に合わせて適宜に設定すればよい。
【0037】
次に、図2Iに示すように、エミッタ電極110およびコレクタ電極111を形成する。例えば、フォトレジストパターンを用いた選択的なエッチングによりマスクパターン204に開口部を形成し、この開口部に電極用の金属を堆積することで、エミッタ電極110が形成できる。同様に、コレクタ電極111を形成しようとする箇所に開口を有するレジストパターンを形成し、この開口に電極用の金属を堆積することで、コレクタ電極111が形成できる。また、図示しないベースコンタクト層の所望の箇所に、上述同様に電極用の金属を堆積することで、ベース電極が形成できる。
【0038】
次に、エミッタ、ベース,およびコレクタとする領域以外の領域(素子領域)が開放(開口)したフォトレジストパターンを用いた選択的なエッチングにより、図2Jに示すように素子領域以外の基板101の表面を露出させて素子間分離を行う。また、全域にパシベーション膜207を形成する。パシベーション膜207は、例えば、有機樹脂からなる絶縁材料であるBCB(Benzo Cyclo Butene:ベンゾシクロブテン)をスピンコーティングで塗布することで形成すればよい。
【0039】
以上に説明したように、本発明では、エミッタ,ベース,コレクタの各領域を、基板平面方向の横方向に配置したので、縦型のHBTが有していた課題を解決し、トランジスタと配線およびパッシブ素子との接続が容易となり、歩留まりと再現性に優れた集積回路の製造ができるようになる。
【0040】
また、本発明によれば、HBTの接合部の寸法は、各層の層厚により規定されるので、容易に0.1μm以下にすることができる。例えば、接合部の平面方向の長さをフォトリソグラフィー技術で形成して0.5μmとすることができるので、エミッタ層厚を0.05μmとすれば、この場合、エミッタ接合面積を0.025μm2以下まで微細化することができる。
【0041】
また、本発明では、エミッタ領域を構成するInP半導体層,ベース領域を構成するInGaAs層,およびコレクタ領域を構成するInGaAs層の全てが、基板上にエピタキシャル成長したアンドープInP層上に形成されているので、基板と不純物ドーピングされたInP,InGaAs半導体層界面近傍に発生する表面再結合リーク電流を抑制することが可能になり、特に素子寸法が微細化されたも信頼性に優れたHBTを実現できる。これにより高い電流増幅率を有し、高周波特性および素子寿命に優れたHBTから構成される低消費電力大規模集積回路を提供することができる。
【0042】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、上述では、エミッタおよびコレクタとn型とし、ベースをp形としたが、これら導電型を入れ替えてもよいことはいうまでもない。また、各層の層厚は、所望とする特性に合わせて適宜に設定すればよい。
【符号の説明】
【0043】
101…基板、102…第1半導体層、103…エミッタ層、104…エミッタキャップ層、105…エミッタコンタクト層、106…ベース層、106a…ベースコンタクト層、107…コレクタ層、108…コレクタコンタクト層、110…エミッタ電極、111…コレクタ電極、112…ベース電極。
【特許請求の範囲】
【請求項1】
半絶縁性のInPからなる基板の上に形成されたアンドープInPからなる第1半導体層と、
この第1半導体層の上に接して形成された第1導電型のInPからなるエミッタ層と、
前記第1半導体層の上に接して形成された第2導電型のInGaAsからなるベース層と、
前記第1半導体層の上に接して形成されたInGaAsからなるコレクタ層と
を少なくとも備え、
前記エミッタ層,前記ベース層,および前記コレクタ層は、この順に前記第1半導体層の平面上で配列して接続されている
ことを特徴とするバイポーラトランジスタ。
【請求項2】
半絶縁性のInPからなる基板の上に、アンドープInPからなる第1半導体層を形成する第1工程と、
前記第1半導体層の上に接して第1導電型のInPからなる第2半導体層を形成する工程と、
前記第2半導体層をパターニングしてエミッタ層を形成する第2工程と、
前記エミッタ層以外の領域の前記第1半導体層の上に接し、前記基板の平面方向に前記エミッタ層に連続して第2導電型のInGaAsからなる第3半導体層を形成する第3工程と、
前記エミッタ層の上および前記第3半導体層の一部領域の上部にかけて連続して形成したマスクパターンをマスクとして前記第3半導体層を選択的にエッチングして前記第1半導体層の表面を露出させ、前記基板の平面方向に前記エミッタ層に接続するベース層を、前記第1半導体層の上に接して形成する第4工程と、
前記マスクパターン以外の前記第1半導体層が露出している領域に接し、InGaAsからなるコレクタ層を前記ベース層に連続して形成する第5工程と
を少なくとも備えることを特徴とするバイポーラトランジスタの製造方法。
【請求項1】
半絶縁性のInPからなる基板の上に形成されたアンドープInPからなる第1半導体層と、
この第1半導体層の上に接して形成された第1導電型のInPからなるエミッタ層と、
前記第1半導体層の上に接して形成された第2導電型のInGaAsからなるベース層と、
前記第1半導体層の上に接して形成されたInGaAsからなるコレクタ層と
を少なくとも備え、
前記エミッタ層,前記ベース層,および前記コレクタ層は、この順に前記第1半導体層の平面上で配列して接続されている
ことを特徴とするバイポーラトランジスタ。
【請求項2】
半絶縁性のInPからなる基板の上に、アンドープInPからなる第1半導体層を形成する第1工程と、
前記第1半導体層の上に接して第1導電型のInPからなる第2半導体層を形成する工程と、
前記第2半導体層をパターニングしてエミッタ層を形成する第2工程と、
前記エミッタ層以外の領域の前記第1半導体層の上に接し、前記基板の平面方向に前記エミッタ層に連続して第2導電型のInGaAsからなる第3半導体層を形成する第3工程と、
前記エミッタ層の上および前記第3半導体層の一部領域の上部にかけて連続して形成したマスクパターンをマスクとして前記第3半導体層を選択的にエッチングして前記第1半導体層の表面を露出させ、前記基板の平面方向に前記エミッタ層に接続するベース層を、前記第1半導体層の上に接して形成する第4工程と、
前記マスクパターン以外の前記第1半導体層が露出している領域に接し、InGaAsからなるコレクタ層を前記ベース層に連続して形成する第5工程と
を少なくとも備えることを特徴とするバイポーラトランジスタの製造方法。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図3】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図3】
【公開番号】特開2011−159890(P2011−159890A)
【公開日】平成23年8月18日(2011.8.18)
【国際特許分類】
【出願番号】特願2010−21935(P2010−21935)
【出願日】平成22年2月3日(2010.2.3)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
【公開日】平成23年8月18日(2011.8.18)
【国際特許分類】
【出願日】平成22年2月3日(2010.2.3)
【出願人】(000004226)日本電信電話株式会社 (13,992)
【Fターム(参考)】
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