バイポーラ・トランジスタを有する半導体装置の製造方法及びバイポーラ・トランジスタを有する装置
本発明は、バイポーラ・トランジスタ装置（１０）の製造に関し、この装置内に、絶縁層（１３）内のウィンドウ内に存在し絶縁層（１３）を覆って横方向に延びる多結晶シリコン領域（１４）を用いて、エミッタが形成される。シリコン領域（１４）、並びに、絶縁領域（１３）及びシリコン領域（１４）のスタックに隣接する別のシリコン領域（１２）が、この構造を覆って堆積される金属層（１６）によってシリサイド化される。形成されるシリサイド（１７）のブリッジを回避する手段がスタックの側面に形成される。本発明によれば、形成されるシリサイドのブリッジを回避するための手段は、シリコン領域（１４）の上面とスタックの側面の表面に沿った他のシリコン領域（１２）の上面との間の間隔が、絶縁層（１３）と半導体層（１４）の厚さの合計よりも大きく形成されるように、スタックの側面が構築されることを備える。スタック側面の正又は負の傾斜によって増大された通路によりシリサイドのブリッジが回避される。好ましい実施形態は、スタックの側面がどのように構築されるかに関する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ベース、エミッタ、及びコレクタを含むバイポーラ・トランジスタを有するシリコン半導体本体を備える半導体装置の製造方法であって、半導体本体の第１の領域内にエミッタが形成され、半導体本体の第１の領域内にウィンドウが形成される半導体本体上に電気的絶縁層が形成され、絶縁層上にシリコン半導体層が堆積され、半導体層が絶縁層内のウィンドウを充填し且つウィンドウに沿って絶縁層上で横方向に延び、半導体層の堆積後に、第１の領域と隣接した半導体本体の第２の領域内から半導体層及び絶縁層が除去され、第１の領域は絶縁層の残りの部分及び半導体層の残りの部分を備えるスタックによって覆われており、その後、半導体層の残りの部分の頂部上、及びシリコン半導体本体の第２の領域上に金属層が堆積され、金属層とシリコン半導体本体の第２の領域の間、及び、金属層とシリコン半導体本体の残りの部分の間にシリサイドが形成され、形成されるシリサイドのブリッジを防止する手段がスタックの側面に設けられる方法に関する。この方法を用いると、高速度及び低損失などの優れた電気的性質を有する、ディスクリート・バイポーラ・トランジスタ及び集積バイポーラ・トランジスタが製作されることができる。
【背景技術】
【０００２】
このような方法は、２００２年８月１日公開の米国特許出願公開第２００２／０１０２７８７号により知られている。上記文書では、ＳｉＧｅ基板上に形成されたエミッタを有する、ＳｉＧｅヘテロ接合バイポーラ・トランジスタが製作され、エミッタの側壁が共形のパッシベーション層によって保護される方法が記載されている。この構造をシリサイド化する前に、上記エミッタの露出した側壁上に共形のパッシベーション層が形成される。構造内にパッシベーション層が存在すると、隣接するシリサイド領域間のブリッジをなくすことにより、シリサイドによる短絡の発生が防止され、従ってＳｉＧｅバイポーラの歩留まりが改善される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
既知の方法の欠点は、この方法がいくつかの追加工程を必要とするので、バイポーラ・トランジスタの製造方法が複雑になることである。この方法ではまた、コストが増大される。
【０００４】
従って、本発明の目的は、一方ではシリサイド領域間のブリッジが回避され、他方では方法が単純且つ安価となる、バイポーラ・トランジスタがそれにより形成され得る方法を提供することである。
【課題を解決するための手段】
【０００５】
これを実現するために、本発明によれば、最初の段落で述べられたタイプの方法は、形成されるシリサイドのブリッジを防止する手段が、半導体層の残りの部分の上面とスタック側面の表面に沿った半導体本体の第２の領域の上面との間の間隔が、絶縁層と半導体層の厚さの合計よりも大きくなるように、スタックの側面が構築されることを備えることを特徴とする。本発明は、スタックの側面に沿った通路の長さの増大が、ブリッジの問題の発生を回避するのに既に十分であるという認識に基づく。本発明はさらに、このような増大された通路の長さは、いわばプロファイルの傾斜が変えられそれにより上記通路の長さが増大されるようにスタックのプロファイル（従来技術の方法では矩形に形成される）を構築することにより、簡単に作り出されるという認識に基づく。絶縁層の残部側面の正の傾斜も、半導体層の残部側面の負の傾斜も、両方の層のスタック側面に沿った増大された通路をもたらし、それらはブリッジの問題の回避をもたらす。負の傾斜の場合もまた、シリサイドの形成に必要とされる金属層の堆積中に生じる（いくらかの）影の効果もまた、この点において有利となるであろう。最後に本発明は、想定された構造は単に、以下で説明される特定のやり方で絶縁層及び半導体層のある部分を除去するために、いずれにせよ必要とされるエッチング工程を用いて可能になるという認識に基づいている。従って本発明による方法は、この方法をより複雑なものにしない、又は少なくともほとんどより複雑なものにしない。従って本発明はまた安価である。
【０００６】
本発明による方法の第１の好ましい実施形態では、絶縁層の残りの部分の側面が凸状にされ且つ投影図で見て半導体層の残り部分の外側に突出して延びるようなエッチング・プロセスによって第２の領域内の半導体層及び絶縁層の除去が行われる。凸状部分は実質的に直線状であるがこれは必須ではない。絶縁層の残部側面のこのような正の外側傾斜は、フッ素及び炭素の化合物をベースとする化学物質を用いたドライ・エッチング・プロセスが絶縁層を除去するのに使用される場合、簡単に得られる。炭素はエッチング・プロセス中にマスクとして存在するフォトレジスト層によって提供され得る。一乃至複数のフッ素化合物はプラズマに加えられ得る。そのようなプロセスでは、フッ素及び炭素のポリマーは絶縁層内にエッチングされる穴の底部内の縁部に堆積されることになる。続いて、同一のエッチング・プロセスでそれらを除去することができる。しかしこれらの現象の結果として、絶縁層の残部が例えば約４５°の傾斜で外側へとテーパになる。このようにして、スタックの側面に沿った通路の長さが増大され、それによってブリッジの問題が回避される。想定される効果のために傾斜を４５°より小さくすることができるが、そのような小さい傾斜は不利な点も有する。傾斜の好ましい値は、３０°〜６０°の間である。
【０００７】
本発明による方法の第２の好ましい実施形態では、半導体層の残りの部分の側面が凹状にされ且つ投影図で見て絶縁層の残りの部分に向かって内側に突出するようなエッチング・プロセスによって第２の領域内の半導体層の除去が行われる。このようにしても、側面に沿った通路の長さが簡単に増大される。さらに、ブリッジの問題を回避するために有利になり得る影の効果がある。半導体層の残部のプロファイルは、例えば、半導体層の上側第１部分が異方性ドライ・エッチング・プロセスを用いてエッチングされ、半導体層の下側第２部分が等方性エッチング・プロセスを用いてエッチングされることによって得ることができる。
【０００８】
本発明による方法の効果的な変更例では、半導体層の下側部分が高いドーピング・レベルを有し、半導体層の上側部分が低いドーピング・レベルを有するようなドーピング・プロファイルが半導体層に与えられ、それらの部分のそのドーピング・レベルの差が、半導体層の残りの部分にある所望の凹状側面を形成するために使用される。このような差は、エッチングされる表面に光を追加することと組み合わされようと組み合わされまいと、同一のエッチング剤、例えばウェット・エッチング剤で異なるエッチング速度を生じることがある。ｐｎ接合が半導体層に導入される場合も、半導体層の残部の側面部分の選択的なエッチングを得ることができる。その後、ｐｎ接合は、エッチング、又は、例えば適当なドーピング原子のイオン注入によるオーバードーピングによって、除去されることができる。
【０００９】
上記方法の魅力的な一変形形例は、半導体層の異方性エッチング・プロセス後に、半導体層の残りの部分の側壁が熱酸化され、続いて、その結果生じる酸化物がＨＦベースのウェット・エッチング剤によって除去されるというものである。上述されたドーピング・レベルの差は、半導体層の残部側面の異なる酸化深さとなって現れる。上記（シリコン）酸化物の側面上での除去後、半導体層残部の低部に切欠が生じ、必要とされる通路の長さ増大を提供し、影効果を提供する。好ましくは、まだエッチングされていない絶縁層が、このエッチング・工程中に半導体本体を保護する。続いて、絶縁層が、異方性の、好ましくはドライ・エッチング・プロセスによって部分的にエッチングされる。
【００１０】
好ましくは、絶縁層の残部、半導体層の残部、及びその頂部の層は、半導体層の第２の領域をドープするためのマスクとして使用される。このようにして、後でバイポーラ・トランジスタのベース用の接続領域として働く前記領域の、高められたドーピング・レベルが簡単に提供される。このようにして装置が高速及且つ低損失となる。
【００１１】
半導体本体の単結晶部分と局部的に隣接し、それによって単結晶でありトランジスタのベースを構成する第１の半導体領域を形成し、ベースの外側の位置で半導体本体の非単結晶部分に隣接し、それによって非単結晶でありベースの接続領域を構成する第２の半導体領域を形成する、ドープされたさらなる半導体層を半導体本体に形成することによってベースが形成され、コレクタがベースの下方に位置する半導体本体のさらなる部分によって形成されることが好ましい。そのようなプロセスは、例えばＳｉＧｅをベース内に有する非常に高速のヘテロ接合バイポーラ・トランジスタの製造に特に適している。
【００１２】
最後に、本発明は、ベース、エミッタ、及びコレクタをシリコン半導体本体内に有するバイポーラ・トランジスタを有する半導体装置において、絶縁領域の表面上に延びるシリコン半導体領域で充填されるウィンドウを備える絶縁領域をエミッタ上方に有し、シリコン領域の頂部上及び絶縁領域の両側の半導体本体の頂部上にシリサイドが形成される装置であって、シリコン領域の上面とスタックの側面の表面に沿った半導体本体の表面との間の間隔が絶縁領域とシリコン領域の厚さの合計よりも大きくなるように絶縁領域及びシリコン領域によって形成されるスタックの側面が構築されることを特徴とする半導体装置を備える。層構造に対して直角な方向からそれるベース／エミッタ上方の領域の側面の傾斜によって特徴付けられるそのような装置は、そのような傾斜が上記で説明されたブリッジの問題の回避につながるという事実によることにより、上記利点を有し、且つ、本発明による方法によって高い歩留まりで得られることができる。正及び負の傾斜の両方が適切である。この傾斜は、絶縁又はシリコン領域（又は両方）内にあってもよい。
【００１３】
本発明のこれら及びその他の態様は、以下で説明される実施形態を参照することにより明らかになり、解明されるであろう。
【発明を実施するための最良の形態】
【００１４】
各図は概略的なものであり縮尺どおりに描かれておらず、分かりやすくするために特に厚さ方向の寸法が誇張されている。同一導電性タイプの半導体領域は、ほぼ同方向の陰影線で示される。可能であればいつでも、同様の参照番号は同様の領域を参照する。
【００１５】
図１〜図１１は、本発明による方法の第１の実施形態を用いた製造の連続する諸段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。適度にドープされたｎ型シリコンのエピタキシャル層３３が設けられたｐ型シリコン基板１１が出発点となる（図１参照）。層３３の堆積の前に、ｎ＋型埋込領域３Ａ１がイオン注入によって形成される。半導体本体１００の表面内に、分離領域８が二酸化シリコンで、この例ではＬＯＣＯＳ（シリコン局所酸化）領域８として形成される。形成されるトランジスタのコレクタ３を接続するために、拡散によって接続領域３Ａ２が形成される。続いて、半導体本体１００の（清浄化された）表面上に、熱酸化層９が形成され、その上に薄い多結晶シリコン層４が堆積される。このポリシリコン層４上に、例えば二酸化シリコンのマスク２０がフォトリソグラフィによってパターンニングされる。形成されるバイポーラ・トランジスタの活性領域上の位置に、エッチングによりポリシリコン層４（図２参照）にウィンドウが開けられる。ポリシリコン層４の代わりに、窒化シリコン上のポリシリコンの層、又は窒化シリコンの層のみが使用されてもよいことに留意されたい。
【００１６】
次に（図３参照）、ウィンドウ内で酸化物層９が除去される。マスク層２０の除去後（図４参照）、エピタキシー及びＣＶＤ（化学気相成長法）により、半導体本体１００の頂面上にシリコン層１２が堆積される。シリコン層１２はトランジスタの活性領域では単結晶であり、トランジスタのベース１を形成する。この目的のために層１２に、成長中にｐ型ドーピング・スパイクが形成される。また、ＳｉＧｅ混晶を含み、不整合転移が形成されないように薄くされた薄い副層（図面では別個に示されない）が形成されることがある。分離領域８の上方では、シリコン層１２は多結晶であり、ベース１の接続領域１Ａの一部分を形成する。
【００１７】
シリコン層１２の上面に（図５参照）、厚さ２０〜２００ｎｍの二酸化シリコン層１３がＣＶＤ法によって堆積される。トランジスタのエミッタが形成されることになる位置で、絶縁層１３内に小さなウィンドウがフォトリソグラフィ及びエッチングによって開けられる。続いて、半導体本体１００の表面の頂部上に多結晶シリコン層１４がＣＶＤ法によって堆積され、絶縁層１３内の開口を充填し、上記層を横方向に覆って延びる。ここではフォトレジストのマスク５０がこの構造上にパターンニングされ、その幅はエミッタ領域の約１００〜２００ｎｍ外側である、例えば０．５μｍであり、マスク５０の下方にある絶縁層１３内の開口の幅は、例えば約０．３μｍであるが、非常に高度な装置では約１００ｎｍにも小さくすることができる。層１３もまた、エッチング停止機能の点で異なる様々な誘電体層のスタックを備えてもよいことに留意されたい。さらに、誘電体層１３の厚さが約６０ｎｍ未満の場合、上記で定義されてきた本発明では回避されるブリッジの問題が特に生じうることに留意されたい。
【００１８】
次に（図６参照）、シリコン層１４が、マスク５０の外側で例えばドライエッチングにより除去される。続いて、マスク５０の外側の絶縁層１３もまた、ドライエッチングにより除去される。このプロセスはフッ素及び炭素の化合物の化学的性質に基づくものである。従って（図７参照）、二酸化シリコン層１３は適切なエッチング状態の下、マスク５０の外側で徐々に厚さゼロに向かってテーパになる。一般に少なくとも幅１μｍで活性化領域の０．２〜０．５μｍ外側に延びるマスク７０により、層９、４、及び１２が、形成されるトランジスタの活性領域の外側で除去される。図５と図６の段階の間で、絶縁層１３の残りの部分、シリコン層１４、及びその頂部のマスク層５０が、この構造の外側でシリコン層１２内にさらなるｐ型不純物を注入するために使用される。このようにして、ベース接続領域１Ａの抵抗が低減される。
【００１９】
形成されるべきトランジスタの活性領域の外側で層９、４、１２が除去された後（図８参照）、ここではチタニウムの金属層１６が構造１００上に堆積される。金属層１６はまた、様々な金属層のスタックとすることができる。摂氏７２０℃の短い熱処理中に（図９参照）、金属層１５が接触するシリコンの部分と反応して、ベース接続領域１Ａの位置、コレクタ接続領域３Ａ２の位置、及び形成されるエミッタの上方にあるポリシリコンの位置で、シリサイド１７を形成する。次に（図１０参照）、金属層１６のシリコンと反応しなかった部分がエッチングによって除去される。後続の摂氏８５０℃の熱処理中に、シリサイド１７が、モノシリサイドから、よい低いシート抵抗を有するデシリサイドへと変化される。同時に、シリコン層１４の残りの部分からベース層１２内への不純物の外方拡散によりエミッタ２が形成される。このため、この例はｎｐｎバイポーラ・トランジスタを扱うので、ポリシリコン層１４はその堆積中にｎ型にドープされる。エミッタはまた、シリサイド化が行われる前に、例えば摂氏１０００℃の別のＲＴＡ（急速熱アニーリング）中に形成されてもよい。
【００２０】
シリコン層１４の残りの部分の外側に絶縁層１３のテーパ領域が存在するおかげで、ポリシリコンの残りの部分１４とシリコン層１１２の表面との間の間隔が、絶縁層１３の残りの部分の側面が層構造に対して垂直に延びる場合に比べて増大される。このようにして、上記両方のシリサイド形成工程中に、シリコン層１４の残りの部分の頂部上及びシリコン層１２の頂部上に形成されるシリサイド１７のブリッジが回避される。
【００２１】
最後に（図１１参照）、半導体本体１００の表面上に例えば二酸化シリコンの絶縁層１８が堆積される。絶縁層１８には接続導体１９がその中に形成される開口が形成される。装置１０がそれが形成されたウェハから分離されると装置１０は使用に適したものとなる。
【００２２】
図１２〜図１５は、本発明による方法の第２の実施形態を用いた製造の連続した関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。多くの製造工程が前出の例と同じであるため、それらの工程は繰り返して説明しない。関連工程のみが論じられる。図５の状態が実現された後、製造は、図１２に示されるように進行する。この例では、ポリシリコン層１４のエッチングは、シリコン層１４の残りの部分が負の傾斜を備える側面を表す、すなわち側面がマスク５０下方の絶縁層１３との界面に向かって内側及び下側にテーパになるように行われる。これはこの例では、２つのエッチング工程、すなわち、異方性を得るためにＣｌ２系化学物質を利用し、側壁を不活性化するためにＨＢｒを利用する第１のエッチング工程と、それに続く、フッ素系化学物質を利用する、例えばＳＦ６を使用する第２の等方性エッチング工程で、シリコン層１４をエッチングすることによって得られる。続いて、異方性エッチングプロセスを用いて絶縁層１３が除去されて、層構造に対して直角に延びる側壁をもたらす（図１３参照）。図１３、図１４、及び図１５の段階は、図７、図８、及び図１０のそれぞれに対応し、図９はこの例では個別には示されない。
【００２３】
またこの例では、絶縁層１３及びシリコン層１４の残りの部分によって形成されるスタックの側面に沿った通路の長さは増大されている。従って、層１２及び層１４の頂部に形成されるシリサイド１７のブリッジが回避される。負の傾斜の影の効果は図１４で認めることができ、ポリシリコンの側壁上に堆積される金属がほとんど又は全くなくなるという利点を有する。
【００２４】
図１６〜図１９は、本発明による方法の第３の実施形態を用いた製造の連続する関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。ここでも、ほとんどの製造工程について第１の例を参照する。この例では、図６に対応する関連工程が図１６に示される。シリコン層１４の残りの部分は、この例では、破線の両側で２つの異なるドーピング・レベルを有し、下部１４Ａでは高いドーピング・レベルとされ、上部１４Ｂでは低いドーピング・レベルとされる。シリコン層１４をマスク５０の外側で除去した後（図１７参照）、シリコン層１４の残りの部分の側面が酸化物領域４０を形成するために熱酸化される。ドーピング・レベルが高いほどシリコンの酸化速度は速いので、酸化物領域４０は図１７に示されるような階段状プロファイルを有する。ＨＦ水溶液に浸した後、上記酸化物領域４０が除去され、その結果が（図１７参照）、絶縁層１３の残りの部分のすぐ下に切欠を有するシリコン層１４の残りの部分となる。
【００２５】
ここでもまた、絶縁層１３及びシリコン層１４の残りの部分のスタックの側壁で通路の長さ増大及び影の効果の両方が生じ、これにより、この場合も、シリサイド１７形成時のブリッジの発生が回避される。図１８及び図１９の段階は図９及び図１０のそれぞれに相当し、図９の状態はここでも別個に図示されない。
【００２６】
最後に、（誘電体層内の）エミッタ・ウィンドウ内及びその周囲に堆積された１つ又は複数の層が平坦な頂面をもつものとして図面に示されるが、この面は実際には平坦ではなく、ウィンドウの位置で溝／切欠を有することに留意されたい。本発明はまた、そのような溝／切欠が（外側）スペーサの使用可能性を下げるという認識に基づいている。
【００２７】
本発明は、上述された例に限定されず、当分野の技術者には、本発明の範囲内で多くの修正形態及び変更形態が可能である。例えば、様々な（半導体）層又は領域のために、例で述べられたものと異なる構成及び厚さが選択され得る。また、ＭＢＥ（分子線エピタキシー）又はＰＶＤ（物理気相成長法）によるスパッタリング等の様々な堆積技法を使用することができる。
【００２８】
本発明による方法は、単一バイポーラ・トランジスタよりも、より複雑な装置に非常によく適用され得る。この装置は、多くの異なる能動又は受動の電子又は半導体構成部品を備えることができる。トランジスタはまた、ＢＩ（Ｃ）ＭＯＳ ＩＣ（= バイポーラ（相補型）金属酸化膜半導体集積回路）の一部をなすことができる。
【図面の簡単な説明】
【００２９】
【図１】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図２】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図３】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図４】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図５】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図６】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図７】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図８】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図９】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１０】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１１】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１２】本発明による方法の第２の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１３】本発明による方法の第２の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１４】本発明による方法の第２の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１５】本発明による方法の第２の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１６】本発明による方法の第３の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１７】本発明による方法の第３の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１８】本発明による方法の第３の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１９】本発明による方法の第３の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【技術分野】
【０００１】
本発明は、ベース、エミッタ、及びコレクタを含むバイポーラ・トランジスタを有するシリコン半導体本体を備える半導体装置の製造方法であって、半導体本体の第１の領域内にエミッタが形成され、半導体本体の第１の領域内にウィンドウが形成される半導体本体上に電気的絶縁層が形成され、絶縁層上にシリコン半導体層が堆積され、半導体層が絶縁層内のウィンドウを充填し且つウィンドウに沿って絶縁層上で横方向に延び、半導体層の堆積後に、第１の領域と隣接した半導体本体の第２の領域内から半導体層及び絶縁層が除去され、第１の領域は絶縁層の残りの部分及び半導体層の残りの部分を備えるスタックによって覆われており、その後、半導体層の残りの部分の頂部上、及びシリコン半導体本体の第２の領域上に金属層が堆積され、金属層とシリコン半導体本体の第２の領域の間、及び、金属層とシリコン半導体本体の残りの部分の間にシリサイドが形成され、形成されるシリサイドのブリッジを防止する手段がスタックの側面に設けられる方法に関する。この方法を用いると、高速度及び低損失などの優れた電気的性質を有する、ディスクリート・バイポーラ・トランジスタ及び集積バイポーラ・トランジスタが製作されることができる。
【背景技術】
【０００２】
このような方法は、２００２年８月１日公開の米国特許出願公開第２００２／０１０２７８７号により知られている。上記文書では、ＳｉＧｅ基板上に形成されたエミッタを有する、ＳｉＧｅヘテロ接合バイポーラ・トランジスタが製作され、エミッタの側壁が共形のパッシベーション層によって保護される方法が記載されている。この構造をシリサイド化する前に、上記エミッタの露出した側壁上に共形のパッシベーション層が形成される。構造内にパッシベーション層が存在すると、隣接するシリサイド領域間のブリッジをなくすことにより、シリサイドによる短絡の発生が防止され、従ってＳｉＧｅバイポーラの歩留まりが改善される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
既知の方法の欠点は、この方法がいくつかの追加工程を必要とするので、バイポーラ・トランジスタの製造方法が複雑になることである。この方法ではまた、コストが増大される。
【０００４】
従って、本発明の目的は、一方ではシリサイド領域間のブリッジが回避され、他方では方法が単純且つ安価となる、バイポーラ・トランジスタがそれにより形成され得る方法を提供することである。
【課題を解決するための手段】
【０００５】
これを実現するために、本発明によれば、最初の段落で述べられたタイプの方法は、形成されるシリサイドのブリッジを防止する手段が、半導体層の残りの部分の上面とスタック側面の表面に沿った半導体本体の第２の領域の上面との間の間隔が、絶縁層と半導体層の厚さの合計よりも大きくなるように、スタックの側面が構築されることを備えることを特徴とする。本発明は、スタックの側面に沿った通路の長さの増大が、ブリッジの問題の発生を回避するのに既に十分であるという認識に基づく。本発明はさらに、このような増大された通路の長さは、いわばプロファイルの傾斜が変えられそれにより上記通路の長さが増大されるようにスタックのプロファイル（従来技術の方法では矩形に形成される）を構築することにより、簡単に作り出されるという認識に基づく。絶縁層の残部側面の正の傾斜も、半導体層の残部側面の負の傾斜も、両方の層のスタック側面に沿った増大された通路をもたらし、それらはブリッジの問題の回避をもたらす。負の傾斜の場合もまた、シリサイドの形成に必要とされる金属層の堆積中に生じる（いくらかの）影の効果もまた、この点において有利となるであろう。最後に本発明は、想定された構造は単に、以下で説明される特定のやり方で絶縁層及び半導体層のある部分を除去するために、いずれにせよ必要とされるエッチング工程を用いて可能になるという認識に基づいている。従って本発明による方法は、この方法をより複雑なものにしない、又は少なくともほとんどより複雑なものにしない。従って本発明はまた安価である。
【０００６】
本発明による方法の第１の好ましい実施形態では、絶縁層の残りの部分の側面が凸状にされ且つ投影図で見て半導体層の残り部分の外側に突出して延びるようなエッチング・プロセスによって第２の領域内の半導体層及び絶縁層の除去が行われる。凸状部分は実質的に直線状であるがこれは必須ではない。絶縁層の残部側面のこのような正の外側傾斜は、フッ素及び炭素の化合物をベースとする化学物質を用いたドライ・エッチング・プロセスが絶縁層を除去するのに使用される場合、簡単に得られる。炭素はエッチング・プロセス中にマスクとして存在するフォトレジスト層によって提供され得る。一乃至複数のフッ素化合物はプラズマに加えられ得る。そのようなプロセスでは、フッ素及び炭素のポリマーは絶縁層内にエッチングされる穴の底部内の縁部に堆積されることになる。続いて、同一のエッチング・プロセスでそれらを除去することができる。しかしこれらの現象の結果として、絶縁層の残部が例えば約４５°の傾斜で外側へとテーパになる。このようにして、スタックの側面に沿った通路の長さが増大され、それによってブリッジの問題が回避される。想定される効果のために傾斜を４５°より小さくすることができるが、そのような小さい傾斜は不利な点も有する。傾斜の好ましい値は、３０°〜６０°の間である。
【０００７】
本発明による方法の第２の好ましい実施形態では、半導体層の残りの部分の側面が凹状にされ且つ投影図で見て絶縁層の残りの部分に向かって内側に突出するようなエッチング・プロセスによって第２の領域内の半導体層の除去が行われる。このようにしても、側面に沿った通路の長さが簡単に増大される。さらに、ブリッジの問題を回避するために有利になり得る影の効果がある。半導体層の残部のプロファイルは、例えば、半導体層の上側第１部分が異方性ドライ・エッチング・プロセスを用いてエッチングされ、半導体層の下側第２部分が等方性エッチング・プロセスを用いてエッチングされることによって得ることができる。
【０００８】
本発明による方法の効果的な変更例では、半導体層の下側部分が高いドーピング・レベルを有し、半導体層の上側部分が低いドーピング・レベルを有するようなドーピング・プロファイルが半導体層に与えられ、それらの部分のそのドーピング・レベルの差が、半導体層の残りの部分にある所望の凹状側面を形成するために使用される。このような差は、エッチングされる表面に光を追加することと組み合わされようと組み合わされまいと、同一のエッチング剤、例えばウェット・エッチング剤で異なるエッチング速度を生じることがある。ｐｎ接合が半導体層に導入される場合も、半導体層の残部の側面部分の選択的なエッチングを得ることができる。その後、ｐｎ接合は、エッチング、又は、例えば適当なドーピング原子のイオン注入によるオーバードーピングによって、除去されることができる。
【０００９】
上記方法の魅力的な一変形形例は、半導体層の異方性エッチング・プロセス後に、半導体層の残りの部分の側壁が熱酸化され、続いて、その結果生じる酸化物がＨＦベースのウェット・エッチング剤によって除去されるというものである。上述されたドーピング・レベルの差は、半導体層の残部側面の異なる酸化深さとなって現れる。上記（シリコン）酸化物の側面上での除去後、半導体層残部の低部に切欠が生じ、必要とされる通路の長さ増大を提供し、影効果を提供する。好ましくは、まだエッチングされていない絶縁層が、このエッチング・工程中に半導体本体を保護する。続いて、絶縁層が、異方性の、好ましくはドライ・エッチング・プロセスによって部分的にエッチングされる。
【００１０】
好ましくは、絶縁層の残部、半導体層の残部、及びその頂部の層は、半導体層の第２の領域をドープするためのマスクとして使用される。このようにして、後でバイポーラ・トランジスタのベース用の接続領域として働く前記領域の、高められたドーピング・レベルが簡単に提供される。このようにして装置が高速及且つ低損失となる。
【００１１】
半導体本体の単結晶部分と局部的に隣接し、それによって単結晶でありトランジスタのベースを構成する第１の半導体領域を形成し、ベースの外側の位置で半導体本体の非単結晶部分に隣接し、それによって非単結晶でありベースの接続領域を構成する第２の半導体領域を形成する、ドープされたさらなる半導体層を半導体本体に形成することによってベースが形成され、コレクタがベースの下方に位置する半導体本体のさらなる部分によって形成されることが好ましい。そのようなプロセスは、例えばＳｉＧｅをベース内に有する非常に高速のヘテロ接合バイポーラ・トランジスタの製造に特に適している。
【００１２】
最後に、本発明は、ベース、エミッタ、及びコレクタをシリコン半導体本体内に有するバイポーラ・トランジスタを有する半導体装置において、絶縁領域の表面上に延びるシリコン半導体領域で充填されるウィンドウを備える絶縁領域をエミッタ上方に有し、シリコン領域の頂部上及び絶縁領域の両側の半導体本体の頂部上にシリサイドが形成される装置であって、シリコン領域の上面とスタックの側面の表面に沿った半導体本体の表面との間の間隔が絶縁領域とシリコン領域の厚さの合計よりも大きくなるように絶縁領域及びシリコン領域によって形成されるスタックの側面が構築されることを特徴とする半導体装置を備える。層構造に対して直角な方向からそれるベース／エミッタ上方の領域の側面の傾斜によって特徴付けられるそのような装置は、そのような傾斜が上記で説明されたブリッジの問題の回避につながるという事実によることにより、上記利点を有し、且つ、本発明による方法によって高い歩留まりで得られることができる。正及び負の傾斜の両方が適切である。この傾斜は、絶縁又はシリコン領域（又は両方）内にあってもよい。
【００１３】
本発明のこれら及びその他の態様は、以下で説明される実施形態を参照することにより明らかになり、解明されるであろう。
【発明を実施するための最良の形態】
【００１４】
各図は概略的なものであり縮尺どおりに描かれておらず、分かりやすくするために特に厚さ方向の寸法が誇張されている。同一導電性タイプの半導体領域は、ほぼ同方向の陰影線で示される。可能であればいつでも、同様の参照番号は同様の領域を参照する。
【００１５】
図１〜図１１は、本発明による方法の第１の実施形態を用いた製造の連続する諸段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。適度にドープされたｎ型シリコンのエピタキシャル層３３が設けられたｐ型シリコン基板１１が出発点となる（図１参照）。層３３の堆積の前に、ｎ＋型埋込領域３Ａ１がイオン注入によって形成される。半導体本体１００の表面内に、分離領域８が二酸化シリコンで、この例ではＬＯＣＯＳ（シリコン局所酸化）領域８として形成される。形成されるトランジスタのコレクタ３を接続するために、拡散によって接続領域３Ａ２が形成される。続いて、半導体本体１００の（清浄化された）表面上に、熱酸化層９が形成され、その上に薄い多結晶シリコン層４が堆積される。このポリシリコン層４上に、例えば二酸化シリコンのマスク２０がフォトリソグラフィによってパターンニングされる。形成されるバイポーラ・トランジスタの活性領域上の位置に、エッチングによりポリシリコン層４（図２参照）にウィンドウが開けられる。ポリシリコン層４の代わりに、窒化シリコン上のポリシリコンの層、又は窒化シリコンの層のみが使用されてもよいことに留意されたい。
【００１６】
次に（図３参照）、ウィンドウ内で酸化物層９が除去される。マスク層２０の除去後（図４参照）、エピタキシー及びＣＶＤ（化学気相成長法）により、半導体本体１００の頂面上にシリコン層１２が堆積される。シリコン層１２はトランジスタの活性領域では単結晶であり、トランジスタのベース１を形成する。この目的のために層１２に、成長中にｐ型ドーピング・スパイクが形成される。また、ＳｉＧｅ混晶を含み、不整合転移が形成されないように薄くされた薄い副層（図面では別個に示されない）が形成されることがある。分離領域８の上方では、シリコン層１２は多結晶であり、ベース１の接続領域１Ａの一部分を形成する。
【００１７】
シリコン層１２の上面に（図５参照）、厚さ２０〜２００ｎｍの二酸化シリコン層１３がＣＶＤ法によって堆積される。トランジスタのエミッタが形成されることになる位置で、絶縁層１３内に小さなウィンドウがフォトリソグラフィ及びエッチングによって開けられる。続いて、半導体本体１００の表面の頂部上に多結晶シリコン層１４がＣＶＤ法によって堆積され、絶縁層１３内の開口を充填し、上記層を横方向に覆って延びる。ここではフォトレジストのマスク５０がこの構造上にパターンニングされ、その幅はエミッタ領域の約１００〜２００ｎｍ外側である、例えば０．５μｍであり、マスク５０の下方にある絶縁層１３内の開口の幅は、例えば約０．３μｍであるが、非常に高度な装置では約１００ｎｍにも小さくすることができる。層１３もまた、エッチング停止機能の点で異なる様々な誘電体層のスタックを備えてもよいことに留意されたい。さらに、誘電体層１３の厚さが約６０ｎｍ未満の場合、上記で定義されてきた本発明では回避されるブリッジの問題が特に生じうることに留意されたい。
【００１８】
次に（図６参照）、シリコン層１４が、マスク５０の外側で例えばドライエッチングにより除去される。続いて、マスク５０の外側の絶縁層１３もまた、ドライエッチングにより除去される。このプロセスはフッ素及び炭素の化合物の化学的性質に基づくものである。従って（図７参照）、二酸化シリコン層１３は適切なエッチング状態の下、マスク５０の外側で徐々に厚さゼロに向かってテーパになる。一般に少なくとも幅１μｍで活性化領域の０．２〜０．５μｍ外側に延びるマスク７０により、層９、４、及び１２が、形成されるトランジスタの活性領域の外側で除去される。図５と図６の段階の間で、絶縁層１３の残りの部分、シリコン層１４、及びその頂部のマスク層５０が、この構造の外側でシリコン層１２内にさらなるｐ型不純物を注入するために使用される。このようにして、ベース接続領域１Ａの抵抗が低減される。
【００１９】
形成されるべきトランジスタの活性領域の外側で層９、４、１２が除去された後（図８参照）、ここではチタニウムの金属層１６が構造１００上に堆積される。金属層１６はまた、様々な金属層のスタックとすることができる。摂氏７２０℃の短い熱処理中に（図９参照）、金属層１５が接触するシリコンの部分と反応して、ベース接続領域１Ａの位置、コレクタ接続領域３Ａ２の位置、及び形成されるエミッタの上方にあるポリシリコンの位置で、シリサイド１７を形成する。次に（図１０参照）、金属層１６のシリコンと反応しなかった部分がエッチングによって除去される。後続の摂氏８５０℃の熱処理中に、シリサイド１７が、モノシリサイドから、よい低いシート抵抗を有するデシリサイドへと変化される。同時に、シリコン層１４の残りの部分からベース層１２内への不純物の外方拡散によりエミッタ２が形成される。このため、この例はｎｐｎバイポーラ・トランジスタを扱うので、ポリシリコン層１４はその堆積中にｎ型にドープされる。エミッタはまた、シリサイド化が行われる前に、例えば摂氏１０００℃の別のＲＴＡ（急速熱アニーリング）中に形成されてもよい。
【００２０】
シリコン層１４の残りの部分の外側に絶縁層１３のテーパ領域が存在するおかげで、ポリシリコンの残りの部分１４とシリコン層１１２の表面との間の間隔が、絶縁層１３の残りの部分の側面が層構造に対して垂直に延びる場合に比べて増大される。このようにして、上記両方のシリサイド形成工程中に、シリコン層１４の残りの部分の頂部上及びシリコン層１２の頂部上に形成されるシリサイド１７のブリッジが回避される。
【００２１】
最後に（図１１参照）、半導体本体１００の表面上に例えば二酸化シリコンの絶縁層１８が堆積される。絶縁層１８には接続導体１９がその中に形成される開口が形成される。装置１０がそれが形成されたウェハから分離されると装置１０は使用に適したものとなる。
【００２２】
図１２〜図１５は、本発明による方法の第２の実施形態を用いた製造の連続した関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。多くの製造工程が前出の例と同じであるため、それらの工程は繰り返して説明しない。関連工程のみが論じられる。図５の状態が実現された後、製造は、図１２に示されるように進行する。この例では、ポリシリコン層１４のエッチングは、シリコン層１４の残りの部分が負の傾斜を備える側面を表す、すなわち側面がマスク５０下方の絶縁層１３との界面に向かって内側及び下側にテーパになるように行われる。これはこの例では、２つのエッチング工程、すなわち、異方性を得るためにＣｌ２系化学物質を利用し、側壁を不活性化するためにＨＢｒを利用する第１のエッチング工程と、それに続く、フッ素系化学物質を利用する、例えばＳＦ６を使用する第２の等方性エッチング工程で、シリコン層１４をエッチングすることによって得られる。続いて、異方性エッチングプロセスを用いて絶縁層１３が除去されて、層構造に対して直角に延びる側壁をもたらす（図１３参照）。図１３、図１４、及び図１５の段階は、図７、図８、及び図１０のそれぞれに対応し、図９はこの例では個別には示されない。
【００２３】
またこの例では、絶縁層１３及びシリコン層１４の残りの部分によって形成されるスタックの側面に沿った通路の長さは増大されている。従って、層１２及び層１４の頂部に形成されるシリサイド１７のブリッジが回避される。負の傾斜の影の効果は図１４で認めることができ、ポリシリコンの側壁上に堆積される金属がほとんど又は全くなくなるという利点を有する。
【００２４】
図１６〜図１９は、本発明による方法の第３の実施形態を用いた製造の連続する関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。ここでも、ほとんどの製造工程について第１の例を参照する。この例では、図６に対応する関連工程が図１６に示される。シリコン層１４の残りの部分は、この例では、破線の両側で２つの異なるドーピング・レベルを有し、下部１４Ａでは高いドーピング・レベルとされ、上部１４Ｂでは低いドーピング・レベルとされる。シリコン層１４をマスク５０の外側で除去した後（図１７参照）、シリコン層１４の残りの部分の側面が酸化物領域４０を形成するために熱酸化される。ドーピング・レベルが高いほどシリコンの酸化速度は速いので、酸化物領域４０は図１７に示されるような階段状プロファイルを有する。ＨＦ水溶液に浸した後、上記酸化物領域４０が除去され、その結果が（図１７参照）、絶縁層１３の残りの部分のすぐ下に切欠を有するシリコン層１４の残りの部分となる。
【００２５】
ここでもまた、絶縁層１３及びシリコン層１４の残りの部分のスタックの側壁で通路の長さ増大及び影の効果の両方が生じ、これにより、この場合も、シリサイド１７形成時のブリッジの発生が回避される。図１８及び図１９の段階は図９及び図１０のそれぞれに相当し、図９の状態はここでも別個に図示されない。
【００２６】
最後に、（誘電体層内の）エミッタ・ウィンドウ内及びその周囲に堆積された１つ又は複数の層が平坦な頂面をもつものとして図面に示されるが、この面は実際には平坦ではなく、ウィンドウの位置で溝／切欠を有することに留意されたい。本発明はまた、そのような溝／切欠が（外側）スペーサの使用可能性を下げるという認識に基づいている。
【００２７】
本発明は、上述された例に限定されず、当分野の技術者には、本発明の範囲内で多くの修正形態及び変更形態が可能である。例えば、様々な（半導体）層又は領域のために、例で述べられたものと異なる構成及び厚さが選択され得る。また、ＭＢＥ（分子線エピタキシー）又はＰＶＤ（物理気相成長法）によるスパッタリング等の様々な堆積技法を使用することができる。
【００２８】
本発明による方法は、単一バイポーラ・トランジスタよりも、より複雑な装置に非常によく適用され得る。この装置は、多くの異なる能動又は受動の電子又は半導体構成部品を備えることができる。トランジスタはまた、ＢＩ（Ｃ）ＭＯＳ ＩＣ（= バイポーラ（相補型）金属酸化膜半導体集積回路）の一部をなすことができる。
【図面の簡単な説明】
【００２９】
【図１】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図２】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図３】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図４】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図５】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図６】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図７】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図８】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図９】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１０】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１１】本発明による方法の第１の実施形態を用いた製造のある段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１２】本発明による方法の第２の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１３】本発明による方法の第２の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１４】本発明による方法の第２の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１５】本発明による方法の第２の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１６】本発明による方法の第３の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１７】本発明による方法の第３の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１８】本発明による方法の第３の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【図１９】本発明による方法の第３の実施形態を用いた製造のある関連段階における、バイポーラ・トランジスタを有する半導体装置の厚さ方向に対して直角な概略断面図である。
【特許請求の範囲】
【請求項１】
ベース、エミッタ、及びコレクタを含むバイポーラ・トランジスタを有するシリコン半導体本体を備える半導体装置の製造方法において、前記エミッタが前記半導体本体の第１の領域上に形成され、電気的絶縁層が前記半導体本体上に形成され、ウィンドウが前記半導体本体の前記第１の領域内に形成され、シリコン半導体層が前記絶縁層上に堆積され、前記シリコン半導体層は前記絶縁層内の前記ウィンドウを充填し、前記ウィンドウに沿って前記絶縁層を覆って横方向に延び、前記半導体層の堆積後に、前記半導体層及び前記絶縁層が前記半導体本体の第２の領域内で除去され、前記第２の領域は前記絶縁層の残りの部分と前記半導体層の残りの部分とを備えるスタックによって覆われる前記第１の領域と隣接しており、その後、前記半導体層の前記残りの部分の頂部上、及び前記シリコン半導体本体の前記第２の領域上に金属層が堆積され、前記金属層と前記半導体本体の第２の領域との間、並びに前記金属層と前記シリコン半導体層の前記残りの部分との間にシリサイドが形成され、形成される前記シリサイドのブリッジを防止する手段が前記スタックの側面に設けられる方法であって、形成される前記シリサイドのブリッジを防止する前記手段は、前記半導体層の前記残りの部分の上面と前記スタックの前記側面の表面に沿った前記半導体本体の前記第２の領域の上面との間の間隔が、前記絶縁層と前記半導体層の厚さの合計よりも大きくなるように、前記スタックの前記側面が構築されることを備えることを特徴とする方法。
【請求項２】
前記絶縁層の前記残りの部分の前記側面が凸状にされ且つ投影図で見て前記半導体層の前記残りの部分の外側に延びるようなエッチング・プロセスによって前記第２の領域内の前記半導体層及び前記絶縁層の前記除去が行われることを特徴とする請求項１に記載の方法。
【請求項３】
フッ素及び炭素の化合物をベースとする化学物質を用いたドライ・エッチング・プロセスが前記エッチング・プロセスに用いられることを特徴とする請求項２に記載の方法。
【請求項４】
前記半導体層の前記残りの部分の前記側面が凹状にされ且つ投影図で見て前記絶縁層の前記残りの部分に向かって内側に延びるようなエッチング・プロセスによって前記第２の領域内の前記半導体層の前記除去が行われることを特徴とする請求項１に記載の方法。
【請求項５】
前記半導体層の上側第１部分が異方性ドライ・エッチング・プロセスを用いてエッチングされ、前記半導体層の下側第２部分が等方性エッチング・プロセスを用いてエッチングされることを特徴とする請求項４に記載の方法。
【請求項６】
前記半導体層の下側部分が高いドーピング・レベルを有し、前記半導体層の上側部分が低いドーピング・レベルを有するようなドーピング・プロファイルが前記半導体層に与えられ、前記部分の前記ドーピング・レベルの差が前記半導体層の前記残りの部分にある前記所望の凹状側面を形成するために使用されることを特徴とする請求項４に記載の方法。
【請求項７】
前記半導体層の異方性エッチング・プロセス後に前記半導体層の前記残りの部分の前記側面が熱酸化され、続いて結果的に生じる酸化物がＨＦベースのウェット・エッチング剤によって除去されることを特徴とする請求項６に記載の方法。
【請求項８】
前記絶縁層の残部及び前記半導体層の前記残部、並びにその頂部上の層が、前記半導体本体の前記第２の領域をドープするためのマスクとして使用されることを特徴とする前記請求項のいずれかに記載の方法。
【請求項９】
前記半導体本体の単結晶部分と局部的に隣接し、それによって単結晶であり前記トランジスタの前記ベースを構成する第１の半導体領域を形成し、前記ベースの外側の位置で半導体本体の非単結晶部分に隣接し、それによって非単結晶であり前記ベースの接続領域を構成する第２の半導体領域を形成する、ドープされたさらなる半導体層を前記半導体本体に設けることによって前記ベースが形成され、前記コレクタが前記ベースの下方に位置する前記半導体本体のさらなる部分によって形成されることを特徴とする前記請求項のいずれかに記載の方法。
【請求項１０】
ベース、エミッタ、及びコレクタをシリコン半導体本体内に有するバイポーラ・トランジスタを有する半導体装置において、絶縁領域の表面上に延びるシリコン半導体領域で充填されるウィンドウを有する絶縁領域をエミッタの上方に有し、シリコン領域の頂部上及び前記絶縁領域の両側の前記半導体本体の頂部上にシリサイドが形成されている装置であって、シリコン領域の上面と前記スタックの側面の表面に沿った半導体本体の表面との間の間隔が絶縁領域とシリコン領域の厚さの合計よりも大きくなるように、前記絶縁領域及び前記シリコン領域によって形成される前記スタックの前記側面が構築されていることを特徴とする半導体装置。
【請求項１】
ベース、エミッタ、及びコレクタを含むバイポーラ・トランジスタを有するシリコン半導体本体を備える半導体装置の製造方法において、前記エミッタが前記半導体本体の第１の領域上に形成され、電気的絶縁層が前記半導体本体上に形成され、ウィンドウが前記半導体本体の前記第１の領域内に形成され、シリコン半導体層が前記絶縁層上に堆積され、前記シリコン半導体層は前記絶縁層内の前記ウィンドウを充填し、前記ウィンドウに沿って前記絶縁層を覆って横方向に延び、前記半導体層の堆積後に、前記半導体層及び前記絶縁層が前記半導体本体の第２の領域内で除去され、前記第２の領域は前記絶縁層の残りの部分と前記半導体層の残りの部分とを備えるスタックによって覆われる前記第１の領域と隣接しており、その後、前記半導体層の前記残りの部分の頂部上、及び前記シリコン半導体本体の前記第２の領域上に金属層が堆積され、前記金属層と前記半導体本体の第２の領域との間、並びに前記金属層と前記シリコン半導体層の前記残りの部分との間にシリサイドが形成され、形成される前記シリサイドのブリッジを防止する手段が前記スタックの側面に設けられる方法であって、形成される前記シリサイドのブリッジを防止する前記手段は、前記半導体層の前記残りの部分の上面と前記スタックの前記側面の表面に沿った前記半導体本体の前記第２の領域の上面との間の間隔が、前記絶縁層と前記半導体層の厚さの合計よりも大きくなるように、前記スタックの前記側面が構築されることを備えることを特徴とする方法。
【請求項２】
前記絶縁層の前記残りの部分の前記側面が凸状にされ且つ投影図で見て前記半導体層の前記残りの部分の外側に延びるようなエッチング・プロセスによって前記第２の領域内の前記半導体層及び前記絶縁層の前記除去が行われることを特徴とする請求項１に記載の方法。
【請求項３】
フッ素及び炭素の化合物をベースとする化学物質を用いたドライ・エッチング・プロセスが前記エッチング・プロセスに用いられることを特徴とする請求項２に記載の方法。
【請求項４】
前記半導体層の前記残りの部分の前記側面が凹状にされ且つ投影図で見て前記絶縁層の前記残りの部分に向かって内側に延びるようなエッチング・プロセスによって前記第２の領域内の前記半導体層の前記除去が行われることを特徴とする請求項１に記載の方法。
【請求項５】
前記半導体層の上側第１部分が異方性ドライ・エッチング・プロセスを用いてエッチングされ、前記半導体層の下側第２部分が等方性エッチング・プロセスを用いてエッチングされることを特徴とする請求項４に記載の方法。
【請求項６】
前記半導体層の下側部分が高いドーピング・レベルを有し、前記半導体層の上側部分が低いドーピング・レベルを有するようなドーピング・プロファイルが前記半導体層に与えられ、前記部分の前記ドーピング・レベルの差が前記半導体層の前記残りの部分にある前記所望の凹状側面を形成するために使用されることを特徴とする請求項４に記載の方法。
【請求項７】
前記半導体層の異方性エッチング・プロセス後に前記半導体層の前記残りの部分の前記側面が熱酸化され、続いて結果的に生じる酸化物がＨＦベースのウェット・エッチング剤によって除去されることを特徴とする請求項６に記載の方法。
【請求項８】
前記絶縁層の残部及び前記半導体層の前記残部、並びにその頂部上の層が、前記半導体本体の前記第２の領域をドープするためのマスクとして使用されることを特徴とする前記請求項のいずれかに記載の方法。
【請求項９】
前記半導体本体の単結晶部分と局部的に隣接し、それによって単結晶であり前記トランジスタの前記ベースを構成する第１の半導体領域を形成し、前記ベースの外側の位置で半導体本体の非単結晶部分に隣接し、それによって非単結晶であり前記ベースの接続領域を構成する第２の半導体領域を形成する、ドープされたさらなる半導体層を前記半導体本体に設けることによって前記ベースが形成され、前記コレクタが前記ベースの下方に位置する前記半導体本体のさらなる部分によって形成されることを特徴とする前記請求項のいずれかに記載の方法。
【請求項１０】
ベース、エミッタ、及びコレクタをシリコン半導体本体内に有するバイポーラ・トランジスタを有する半導体装置において、絶縁領域の表面上に延びるシリコン半導体領域で充填されるウィンドウを有する絶縁領域をエミッタの上方に有し、シリコン領域の頂部上及び前記絶縁領域の両側の前記半導体本体の頂部上にシリサイドが形成されている装置であって、シリコン領域の上面と前記スタックの側面の表面に沿った半導体本体の表面との間の間隔が絶縁領域とシリコン領域の厚さの合計よりも大きくなるように、前記絶縁領域及び前記シリコン領域によって形成される前記スタックの前記側面が構築されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公表番号】特表２００７−５０１５１２（Ｐ２００７−５０１５１２Ａ）
【公表日】平成１９年１月２５日（２００７．１．２５）
【国際特許分類】
【出願番号】特願２００６−５２２４５１（Ｐ２００６−５２２４５１）
【出願日】平成１６年７月２６日（２００４．７．２６）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５１２９２
【国際公開番号】ＷＯ２００５／０１３３５０
【国際公開日】平成１７年２月１０日（２００５．２．１０）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
【公表日】平成１９年１月２５日（２００７．１．２５）
【国際特許分類】
【出願日】平成１６年７月２６日（２００４．７．２６）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５１２９２
【国際公開番号】ＷＯ２００５／０１３３５０
【国際公開日】平成１７年２月１０日（２００５．２．１０）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ Ｐｈｉｌｉｐｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １，５６２１ ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈｅ Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
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