バスドライバ回路
【課題】大規模なバス回路と高速な信号伝送の両立を可能とするバスドライバ回路を提供することを目的とする。
【解決手段】スイッチＳＷ１〜ＳＷｍのｍ個のスイッチの中で閉成状態となるのはバス伝送路に信号を送出するドライバ回路に接続されているスイッチだけであって、その他のスイッチは開放状態となるように、スイッチ制御信号Ｓ１〜Ｓｍによって制御される。従って、バス伝送路に接続されるドライバ回路はたかだか１個であるので、ドライバ回路によってバス伝送路に付加される寄生容量もたかだかドライバ回路１個分である。
【解決手段】スイッチＳＷ１〜ＳＷｍのｍ個のスイッチの中で閉成状態となるのはバス伝送路に信号を送出するドライバ回路に接続されているスイッチだけであって、その他のスイッチは開放状態となるように、スイッチ制御信号Ｓ１〜Ｓｍによって制御される。従って、バス伝送路に接続されるドライバ回路はたかだか１個であるので、ドライバ回路によってバス伝送路に付加される寄生容量もたかだかドライバ回路１個分である。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、バスドライバ回路に関する。
【背景技術】
【０００２】
従来、例えば特開２０１０−１０９７３４号公報に開示されているように、信号を送受信するチャネル（伝送路）を複数備えたバス伝送路が知られている。
【０００３】
従来のバスドライバ回路の一例を、ドライバ回路と対となるレシーバ回路とともに、図１１に示す。図１１において、ＢＵＳはバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＶＲｍはドライバ回路、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、Ｔ１、Ｔ２、Ｔ３、Ｔｍはドライバ入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｏ１、Ｏ２、Ｏ３、Ｏｍ、は各ドライバ回路の出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端、Ｖｔｈは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源である。
【０００４】
次に、図１１の動作を説明する。ｍ個のドライバ回路の内、伝送路に信号を送出するのはたかだか１個であり、該ドライバ回路が信号を送出している期間中は、残りの（ｍ−１）個のドライバ回路は信号送出を停止している。一方、ｍ個のレシーバ回路は常に動作をしており、ｍ個のドライバ回路（自身と対となるドライバ回路も含めて）のいずれかから到来するバス伝送信号を常に受信している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１０９７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のようにたかだか１個のドライバ回路が送出する信号波形が正しく全てのレシーバ回路に行き着くことができるようにするためには、それぞれのレシーバ回路の入力端、ならびに出力を停止している（ｍ−１）個のドライバ回路の出力端が、信号送出中であるドライバ回路の負担にならないようにすることが必要である。
【０００７】
このために、通常、それぞれのレシーバ回路の入力抵抗を高くするとともに、出力を停止しているドライバ回路の出力抵抗を高くするという回路的手法が採用されている。それと同時に、信号を送出するドライバ回路の負荷駆動能力を大きくする（換言すると、信号送出中は出力抵抗を小さくする）という回路手法が採用される。このことはドライバ回路の出力素子の物理的寸法を大きくする結果となり、出力停止期間中のドライバ回路は、バス伝送路に無用な寄生容量を付加する結果となってしまう。
【０００８】
図１２は、図１１の構成における動作シーケンスを説明する図である。図１２において、まずｉ番目のドライバ回路が、自身の入力端子Ｔｉに加えられた信号を自身に割り振られた期間中にバス伝送路に信号を送出する。次いで、ｊ番目のドライバ回路が自身に割り振られた期間中にバス伝送路に信号を送出する。これらの信号がバス伝送路上に順次に出現し、次いで各レシーバ回路の正相入力端に至り、該レシーバ回路の逆相入力端に加えられた閾電圧Ｖｔｈとの比較において高／低レベルのいずれかにあるかが判定される。これらの結果として、図１２において、各レシーバ回路の出力端に信号が出現する様子が表されている。
【０００９】
ＴｉとＴｊの網掛け部分の信号は、伝送対象外の期間の信号であるので、高レベルであっても低レベルであっても良い。また、Ｖｔｈは、バス伝送路に出現する信号電圧の高レベルと低レベルの中間の電圧に設定される。
【００１０】
図１２では、ＢＵＳ信号を鈍らせて描くことで、寄生容量が通信速度に影響を及ぼすこと、ならびに、レシーバ回路出力に至る遅延時間を増大させることを表現している。
【００１１】
以上説明したように、従来の構成では、バス伝送路に付加される寄生容量がドライバ回路とレシーバ回路の対の数に比例して増大するため、大規模なバス回路と高速な信号伝送とを両立できないという欠点があった。
【００１２】
この発明は、上記のような課題を解決するためになされたもので、大規模なバス回路と高速な信号伝送の両立を可能とするバスドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明は、上記の目的を達成するため、バスドライバ回路であって、
バス伝送路に接続された複数のドライバ回路と、
それぞれの前記ドライバ回路の出力端と前記バス伝送路との間にそれぞれ設けられた複数のスイッチと、を備え、
前記バス伝送路に対して信号を送出するときにそれぞれの送信時間が重ならずに前記複数のドライバ回路が動作させられるように、それぞれの前記ドライバ回路の通信時間に応じてそれぞれ対応するスイッチを閉成することを特徴とする。
【発明の効果】
【００１４】
この発明によれば、バス伝送路に接続される複数のドライバ回路のうち、送信停止しているドライバはバス伝送路から切り離されるので、バス伝送路に付加される寄生容量が軽減し、大規模なバス回路と高速な信号伝送とを両立することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１にかかるバスドライバ回路の回路図である。
【図２】本発明の実施の形態１における信号シーケンスの説明図である。
【図３】本発明の実施の形態２にかかるバスドライバ回路の回路図である。
【図４】本発明の実施の形態２における信号シーケンスの説明図である。
【図５】本発明の実施の形態３にかかるバスドライバ回路の回路図である。
【図６】本発明の実施の形態３における信号シーケンスの説明図である。
【図７】本発明の実施の形態４にかかるバスドライバ回路の回路図である。
【図８】本発明の実施の形態４における信号シーケンスの説明図である。
【図９】本発明の実施の形態５にかかるバスドライバ回路の回路図である。
【図１０】本発明の実施の形態５における信号シーケンスの説明図である。
【図１１】従来技術の説明図である。
【図１２】図１１に示す回路における信号シーケンスの説明図である。
【発明を実施するための形態】
【００１６】
実施の形態１．
本発明の実施の形態１にかかるバスドライバ回路の構成を、図１に示す。図１において、ＢＵＳはバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＶＲｍはドライバ回路、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍはスイッチ、Ｔ１、Ｔ２、Ｔ３、Ｔｍはドライバ入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｓ１、Ｓ２、Ｓ３、Ｓｍはスイッチ制御端子、Ｏ１、Ｏ２、Ｏ３、Ｏｍは各ドライバ回路の出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端、Ｖｔｈは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源である。
【００１７】
図２は実施の形態１におけるバス信号伝送の時間的制御手順を示したものであって、Ｔｉ、Ｔｊは、それぞれ、ｉ番目とｊ番目のドライバ入力信号であり、ＳｉとＳｊは、それぞれ、ｉ番目とｊ番目のスイッチ制御信号である。（１≦ｉ、ｊ≦ｍとする。以下、同様。）また、ＢＵＳはバス伝送路に出現する信号である。図２の横軸は時間であり、縦軸は信号レベルである。ただし、スイッチ制御信号が高レベル時に、対応するスイッチが閉成状態となる、としている。なお、横軸と縦軸の定義、ならびに、スイッチ制御信号が高レベル時に対応するスイッチが閉成状態となることは、以下、同様とする。
【００１８】
次に、図１の動作を説明する。スイッチＳＷ１〜ＳＷｍのｍ個のスイッチの中で閉成状態となるのはバス伝送路に信号を送出するドライバ回路に接続されているスイッチだけであって、その他のスイッチは開放状態となるように、スイッチ制御信号Ｓ１〜Ｓｍによって制御される。従って、バス伝送路に接続されるドライバ回路はたかだか１個であるので、ドライバ回路によってバス伝送路に付加される寄生容量もたかだかドライバ回路１個分である。
【００１９】
一方、バス伝送路にはｍ個のスイッチが新たに接続されるので、これらによる寄生容量はバス伝送回路に付加される。しかしながら、これらのスイッチにはバス伝送路を駆動する機能は要求されず、従って、これらスイッチによりもたらされる寄生容量はドライバ回路によってもたらされるものよりも小さい。
【００２０】
これらｍ個のスイッチの閉成数ならびに閉成順は、伝送路に送出されるべきドライバ入力信号の送出順に一対一に対応するので、過不足無く、信号伝送が成立する。
【００２１】
図２は、上記の動作シーケンスを説明する図である。図２において、まずｉ番目のドライバ回路が、自身のドライバ入力端子Ｔｉに加えられた信号を、自身に割り振られた期間中に、出力信号Ｏｉとしてバス伝送路ＢＵＳに信号を送出する。次いで、ｊ番目のドライバ回路が、同様にして出力信号Ｏｊとしてバス伝送路に信号を送出する。その結果各レシーバ回路の出力端に信号Ｒ１、Ｒ２、．．．Ｒｍが正しく伝達される様子が図２に表されている。このシーケンスが正しく実行されるためには、各スイッチは正しい期間に間成状態ないしは開放状態となることが必要である。図２では、ｉ番目のドライバ回路が送信する期間中はスイッチ制御信号ＳｉでもってスイッチＳＷｉが閉成され、ｊ番目のドライバ回路が送信する期間中はスイッチ制御信号ＳｊでもってスイッチＳＷｊが閉成されるように、各スイッチ制御信号が加えられる。
【００２２】
図２において、Ｔｉ、Ｏｉ、Ｔｊ、Ｏｊの網掛け部分は、伝送対象外の期間の信号であるので、高レベルであっても低レベルであっても良い。また、Ｖｔｈは、バス伝送路に出現する信号電圧の高レベルと低レベルの中間の電圧に設定される。
【００２３】
以上により、図１の構成によれば、それぞれのドライバ回路は、自身の信号送出期間中以外は伝送路から切り離されるので、バス伝送路に付加される寄生容量を低減でき、高速な信号伝送が可能となる。また、それぞれのドライバ回路において、信号送出期間中以外に出力抵抗を大きくしなければならないという回路的な制約を排除することができる。
【００２４】
実施の形態２．
本発明の実施の形態２にかかるバスドライバ回路の構成を、図３に示す。図３において、ＢＵＳｐは正相信号を伝達するバス伝送路、ＢＵＳｎは逆相信号を伝達するバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＲＶｍはドライバ回路、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍは２連スイッチ、Ｔ１、Ｔ２、Ｔ３、Ｔｍはドライバ入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｓ１、Ｓ２、Ｓ３、Ｓｍはスイッチ制御端子、Ｏｐ１、Ｏｐ２、Ｏｐ３、Ｏｐｍは各ドライバ回路の正相出力端、Ｏｎ１、Ｏｎ２、Ｏｎ３、Ｏｎｍは各ドライバ回路の逆相出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端である。
【００２５】
実施の形態２が実施の形態１とは異なる点は、バス伝送路が平衡信号路であるここと、各スイッチＳＷ１〜ＳＷｍが２連のスイッチである点である。それ以外の構成ならびに制御タイミングは実施の形態１のものと同様である。
【００２６】
図４は、図３の構成における動作シーケンスを説明する図である。図４において、Ｔｉ、Ｏｉ、Ｔｊ、Ｏｊの網掛け部分は伝送対象外の期間の信号であるので高レベルであっても低レベルであっても良いことは、図２の場合と同じである。
【００２７】
一方、図４が図２と異なる所は、各ドライバの出力が両相（ＯｐｉとＯｎｉ、あるいはＯｐｊとＯｎｊ）であることと、伝送路上の信号が平衡信号（ＢＵＳｐ−ＢＵＳｎ）で定義されることである。また、いずれのスイッチも開放状態にある期間（図４で、斜線の網掛けで示した部分）では、バス伝送路の抵抗が高い状態にあるので、ＢＵＳが高レベルにあるか低レベルにあるか、あるいは高−低レベル間を移動するかは、各バス伝送路の各期間中の抵抗値と、バス伝送路の寄生容量で決まる。しかし、この期間中のバス伝送路の状態は、伝達されるべき期間中の信号には影響を与えないので、どのような状態であっても差し支えない。
【００２８】
以上のように、実施の形態２においても、正しく信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担を排除することができる。
【００２９】
実施の形態３．
本発明の実施の形態３にかかるバスドライバ回路の構成を、図５に示す。図５において、ＢＵＳｐは正相信号を伝達するバス伝送路、ＢＵＳｎは逆相信号を伝達するバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＲＶｍはドライバ回路、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍは２連スイッチ、Ｔ１、Ｔ２、Ｔ３、Ｔｍはドライバ入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｓ１、Ｓ２、Ｓ３、Ｓｍはスイッチ制御端子、Ｏｐ１、Ｏｐ２、Ｏｐ３、Ｏｐｍは各ドライバ回路の正相出力端、Ｏｎ１、Ｏｎ２、Ｏｎ３、Ｏｎｍは各ドライバ回路の逆相出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端、Ｖｔｈは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源、ＴＲｔ１、ＴＲｔ２、ＴＲｔ３、ＴＲｔｍは送信トランス、ＴＲｒ１、ＴＲｒ２、ＴＲｒ３、ＴＲｒｍは受信トランスである。
【００３０】
実施の形態３が実施の形態２と異なる点は、バス伝送路とドライバ回路あるいはレシーバ回路がトランスで結合されていることである。従って、いずれのスイッチも開放状態にあり、いずれのドライバ回路からも信号（この場合は、物理的な振る舞いを考察するのであるから、エネルギーと言い換えても良い）が流入しない期間では、伝送路の電圧は高レベルと低レベルの中間電圧に静定する。この静定状況は、各ドライバが送出する信号の極性が最初に切り替わる時刻まで継続するので、各ドライバからの送出される信号で、特に開始近辺の信号を正しく各レシーバ回路で復元するためには、各レシーバ回路の入力は、上記中間電圧と上記高レベルとの間に相当する電圧に位置する閾電圧を有することが必要である。この閾電圧は、図５においては端子Ｉｎ１、Ｉｎ２、Ｉｎ３、・・・Ｉｎｍに加えられる。
【００３１】
図６は、図５の構成における動作シーケンスを説明する図であるが、上記の閾電圧を一点鎖線（直線）として、各レシーバ回路への入力信号Ｉｐ１−Ｉｐｍの折れ線に重ね書きで示した。それ以外の動作シーケンスに関わるものは、図４と同じである。
【００３２】
以上のように、実施の形態３においても、正しく信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担も排除することができる。
なお、実施の形態３にかかるバスドライバ回路でトランスを使用する主要な目的の一つは、ドライバ回路側とレシーバ回路側とで対地電圧に差があっても差し支えないようにすることである。また、他の目的の一つは、ドライバ回路とレシーバ回路間でバス伝送路を介しての直流電力の送受を可能とすることにある。これらの事項については詳細な説明は省略する。
【００３３】
実施の形態４．
本発明の実施の形態４にかかるバスドライバ回路の構成を、図７に示す。図７において、ＢＵＳｐは正相信号を伝達するバス伝送路、ＢＵＳｎは逆相信号を伝達するバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶｐ１、ＤＲＶｐ２、ＤＲＶｐ３、ＤＲＶｐｍは正相信号を出力するドライバ、ＤＲＶｎ１、ＤＲＶｎ２、ＤＲＶｎ３、ＤＲＶｎｍは逆相信号を出力するドライバ、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍは２連スイッチ、Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐｍはドライバ正相入力端子、Ｔｎ１、Ｔｎ２、Ｔｎ３、Ｔｎｍはドライバ逆相入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｏｐ１、Ｏｐ２、Ｏｐ３、Ｏｐｍ、は各ドライバの正相出力端、Ｏｎ１、Ｏｎ２、Ｏｎ３、Ｏｎｍは各ドライバの逆相出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端、Ｇ１、Ｇ２、Ｇ３、Ｇｍは排他的論理和ゲート、Ｇ１Ｏ、Ｇ２Ｏ、Ｇ３Ｏ、ＧｍＯは排他的論理和ゲート出力端である。
【００３４】
実施の形態４が実施の形態３とは異なる点は、各スイッチの閉成・開放の制御を、ドライバ正相信号とドライバ逆相信号から生成する所にある。すなわち、排他的論理和ゲートを用い、該当するドライバ回路がバス伝送路に対して信号を送出する期間中のみ、該当するスイッチを閉成し、そうでない期間中は開放するように機能させる。このため、該当するドライバ回路がバス伝送路に信号を送出する期間以外は、該当するドライバ正相信号と逆相信号は、ともに低レベルにあるか、ともに高レベルにあるかにする。これ以外の動作機構は、実施の形態３の場合と同様である。
ここで、入力信号Ｔｐｍ、Ｔｎｍから排他的論理和ゲートＧｍの出力までの遅延時間ｔｄ１と入力信号Ｔｐｍ、Ｔｎｍからドライバ出力Ｏｐｍ、Ｏｎｍまでの遅延時間ｔｄ２、ｔｄ３の差を１データパルス以内にし、信号を確実に伝送できるようにする必要がある。具体的には、このようなバスドライバを備えたシステムでは、上記遅延時間ｔｄ１とｔｄ２及びｔｄ３との差が大きくてもデータ１パルスに相当する時間内になるように回路を設計する必要がある。上記遅延時間を調整する方法としては、排他的論理和ゲートとドライバの回路定数を調整する、どちらかの出力または入力に遅延回路を付加する、またはＲＣフィルタ等で波形をなまらせる等の方法が挙げられる。
【００３５】
図８は、図７の構成における動作シーケンスを説明する図である。図７では、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力をともに低レベルとしている。しかしながら、もちろん、これらは共に高レベルであっても良い。なぜならば、排他的論理和の出力に変わりがないからである。また、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力がともに低レベルである場合に限られるのであれば、上記の２入力排他的論理和ゲートは、単なる２入力論理和ゲートであっても良い。
【００３６】
図８において、いずれのスイッチも開放状態にある期間（図８で、斜線の網掛けで示した部分）では、バス伝送路の抵抗が高い状態にあるので、ＢＵＳが高レベルにあるか低レベルにあるか、あるいは高−低レベル間を移動するかは、該バス伝送路の該期間中の抵抗値とバス伝送路の寄生容量で決まる。しかし、この期間中のバス伝送路の状態は、伝達されるべき期間中の信号には影響を与えないので、どのような状態であっても差し支えない。
【００３７】
以上説明したように、実施の形態４においても、過不足無く信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担も排除することができる。
【００３８】
実施の形態５．
本発明の実施の形態５にかかるバスドライバ回路の構成を、図９に示す。図９において、ＢＵＳｐは正相信号を伝達するバス伝送路、ＢＵＳｎは逆相信号を伝達するバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶｐ１、ＤＲＶｐ２、ＤＲＶｐ３、ＤＲＶｐｍは正相信号を出力するドライバ、ＤＲＶｎ１、ＤＲＶｎ２、ＤＲＶｎ３、ＤＲＶｎｍは逆相信号を出力するドライバ、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍは２連スイッチ、Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐｍはドライバ正相入力端子、Ｔｎ１、Ｔｎ２、Ｔｎ３、Ｔｎｍはドライバ逆相入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｏｐ１、Ｏｐ２、Ｏｐ３、Ｏｐｍは各ドライバの正相出力端、Ｏｎ１、Ｏｎ２、Ｏｎ３、Ｏｎｍは各ドライバの逆相出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端、Ｖｔｈは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源、ＴＲｔ１、ＴＲｔ２、ＴＲｔ３、ＴＲｔｍは送信トランス、ＴＲｒ１、ＴＲｒ２、ＴＲｒ３、ＴＲｒｍは受信トランス、Ｇ１、Ｇ２、Ｇ３、Ｇｍは排他的論理和ゲート、Ｇ１Ｏ、Ｇ２Ｏ、Ｇ３Ｏ、ＧｍＯは、排他的論理和ゲート出力端である。
【００３９】
実施の形態５が実施の形態４とは異なる点は、バス伝送路とドライバ回路あるいはレシーバ回路がトランスで結合されることである。従って、いずれのスイッチも開放状態にあり、いずれのドライバ回路からも信号が流入しない期間では、伝送路の電圧は高レベルと低レベルの中間電圧に静定する。この静定状況は、各ドライバが送出する信号の極性が最初に切り替わる時刻まで継続するので、各ドライバからの送出される信号で、特に開始近辺の信号を正しく各レシーバ回路で復元するためには、各レシーバ回路の入力は、上記中間電圧と上記高レベルとの間に相当する電圧に位置する閾電圧を有することが必要である。この閾電圧は、図９においては端子Ｉｎ１、Ｉｎ２、Ｉｎ３、．．．Ｉｎｍに加えられる。
ここで、図７で説明したのと同様に、入力信号から排他的論理和ゲートの出力までの遅延時間と、入力信号からドライバ出力までの遅延時間との差を、データ１パルス以内とする必要がある。
【００４０】
図１０は、図９の構成における動作シーケンスを説明する図であるが、上記の間電圧を一点鎖線（直線）として、各レシーバ回路への入力信号Ｉｐ１〜Ｉｐｍの折れ線に重ね書きで示した。それ以外の動作シーケンスに関わるものは、図８と同じである。
【００４１】
また、図９では、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力をともに低レベルとしているが、もちろん、共に高レベルであっても良い。なぜならば、排他的論理和の出力に変わりがないからである。また、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力がともに低レベルである場合に限られるのであれば、上記の２入力排他的論理和ゲートは、単なる２入力論理和ゲートであっても良い。
【００４２】
以上説明したように、実施の形態５においても、過不足無く信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担も排除することができる。
【符号の説明】
【００４３】
ＢＵＳ バス伝送路
Ｒｏ バス伝送路の終端抵抗
ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＶＲｍ ドライバ回路
ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍ レシーバ回路
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍ スイッチ
Ｔ１、Ｔ２、Ｔ３、Ｔｍ ドライバ入力端子
Ｒ１、Ｒ２、Ｒ３、Ｒｍ レシーバ出力端子
Ｓ１、Ｓ２、Ｓ３、Ｓｍ スイッチ制御端子
Ｏ１、Ｏ２、Ｏ３、Ｏｍ 各ドライバ回路の出力端
Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍ 各レシーバ回路の正相入力端
Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍ 各レシーバ回路の逆相入力端
Ｇ１Ｏ、Ｇ２Ｏ、Ｇ３Ｏ、ＧｍＯ 排他的論理和ゲート出力端
Ｖｔｈ 閾電圧源
【技術分野】
【０００１】
この発明は、バスドライバ回路に関する。
【背景技術】
【０００２】
従来、例えば特開２０１０−１０９７３４号公報に開示されているように、信号を送受信するチャネル（伝送路）を複数備えたバス伝送路が知られている。
【０００３】
従来のバスドライバ回路の一例を、ドライバ回路と対となるレシーバ回路とともに、図１１に示す。図１１において、ＢＵＳはバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＶＲｍはドライバ回路、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、Ｔ１、Ｔ２、Ｔ３、Ｔｍはドライバ入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｏ１、Ｏ２、Ｏ３、Ｏｍ、は各ドライバ回路の出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端、Ｖｔｈは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源である。
【０００４】
次に、図１１の動作を説明する。ｍ個のドライバ回路の内、伝送路に信号を送出するのはたかだか１個であり、該ドライバ回路が信号を送出している期間中は、残りの（ｍ−１）個のドライバ回路は信号送出を停止している。一方、ｍ個のレシーバ回路は常に動作をしており、ｍ個のドライバ回路（自身と対となるドライバ回路も含めて）のいずれかから到来するバス伝送信号を常に受信している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１０９７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のようにたかだか１個のドライバ回路が送出する信号波形が正しく全てのレシーバ回路に行き着くことができるようにするためには、それぞれのレシーバ回路の入力端、ならびに出力を停止している（ｍ−１）個のドライバ回路の出力端が、信号送出中であるドライバ回路の負担にならないようにすることが必要である。
【０００７】
このために、通常、それぞれのレシーバ回路の入力抵抗を高くするとともに、出力を停止しているドライバ回路の出力抵抗を高くするという回路的手法が採用されている。それと同時に、信号を送出するドライバ回路の負荷駆動能力を大きくする（換言すると、信号送出中は出力抵抗を小さくする）という回路手法が採用される。このことはドライバ回路の出力素子の物理的寸法を大きくする結果となり、出力停止期間中のドライバ回路は、バス伝送路に無用な寄生容量を付加する結果となってしまう。
【０００８】
図１２は、図１１の構成における動作シーケンスを説明する図である。図１２において、まずｉ番目のドライバ回路が、自身の入力端子Ｔｉに加えられた信号を自身に割り振られた期間中にバス伝送路に信号を送出する。次いで、ｊ番目のドライバ回路が自身に割り振られた期間中にバス伝送路に信号を送出する。これらの信号がバス伝送路上に順次に出現し、次いで各レシーバ回路の正相入力端に至り、該レシーバ回路の逆相入力端に加えられた閾電圧Ｖｔｈとの比較において高／低レベルのいずれかにあるかが判定される。これらの結果として、図１２において、各レシーバ回路の出力端に信号が出現する様子が表されている。
【０００９】
ＴｉとＴｊの網掛け部分の信号は、伝送対象外の期間の信号であるので、高レベルであっても低レベルであっても良い。また、Ｖｔｈは、バス伝送路に出現する信号電圧の高レベルと低レベルの中間の電圧に設定される。
【００１０】
図１２では、ＢＵＳ信号を鈍らせて描くことで、寄生容量が通信速度に影響を及ぼすこと、ならびに、レシーバ回路出力に至る遅延時間を増大させることを表現している。
【００１１】
以上説明したように、従来の構成では、バス伝送路に付加される寄生容量がドライバ回路とレシーバ回路の対の数に比例して増大するため、大規模なバス回路と高速な信号伝送とを両立できないという欠点があった。
【００１２】
この発明は、上記のような課題を解決するためになされたもので、大規模なバス回路と高速な信号伝送の両立を可能とするバスドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明は、上記の目的を達成するため、バスドライバ回路であって、
バス伝送路に接続された複数のドライバ回路と、
それぞれの前記ドライバ回路の出力端と前記バス伝送路との間にそれぞれ設けられた複数のスイッチと、を備え、
前記バス伝送路に対して信号を送出するときにそれぞれの送信時間が重ならずに前記複数のドライバ回路が動作させられるように、それぞれの前記ドライバ回路の通信時間に応じてそれぞれ対応するスイッチを閉成することを特徴とする。
【発明の効果】
【００１４】
この発明によれば、バス伝送路に接続される複数のドライバ回路のうち、送信停止しているドライバはバス伝送路から切り離されるので、バス伝送路に付加される寄生容量が軽減し、大規模なバス回路と高速な信号伝送とを両立することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１にかかるバスドライバ回路の回路図である。
【図２】本発明の実施の形態１における信号シーケンスの説明図である。
【図３】本発明の実施の形態２にかかるバスドライバ回路の回路図である。
【図４】本発明の実施の形態２における信号シーケンスの説明図である。
【図５】本発明の実施の形態３にかかるバスドライバ回路の回路図である。
【図６】本発明の実施の形態３における信号シーケンスの説明図である。
【図７】本発明の実施の形態４にかかるバスドライバ回路の回路図である。
【図８】本発明の実施の形態４における信号シーケンスの説明図である。
【図９】本発明の実施の形態５にかかるバスドライバ回路の回路図である。
【図１０】本発明の実施の形態５における信号シーケンスの説明図である。
【図１１】従来技術の説明図である。
【図１２】図１１に示す回路における信号シーケンスの説明図である。
【発明を実施するための形態】
【００１６】
実施の形態１．
本発明の実施の形態１にかかるバスドライバ回路の構成を、図１に示す。図１において、ＢＵＳはバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＶＲｍはドライバ回路、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍはスイッチ、Ｔ１、Ｔ２、Ｔ３、Ｔｍはドライバ入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｓ１、Ｓ２、Ｓ３、Ｓｍはスイッチ制御端子、Ｏ１、Ｏ２、Ｏ３、Ｏｍは各ドライバ回路の出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端、Ｖｔｈは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源である。
【００１７】
図２は実施の形態１におけるバス信号伝送の時間的制御手順を示したものであって、Ｔｉ、Ｔｊは、それぞれ、ｉ番目とｊ番目のドライバ入力信号であり、ＳｉとＳｊは、それぞれ、ｉ番目とｊ番目のスイッチ制御信号である。（１≦ｉ、ｊ≦ｍとする。以下、同様。）また、ＢＵＳはバス伝送路に出現する信号である。図２の横軸は時間であり、縦軸は信号レベルである。ただし、スイッチ制御信号が高レベル時に、対応するスイッチが閉成状態となる、としている。なお、横軸と縦軸の定義、ならびに、スイッチ制御信号が高レベル時に対応するスイッチが閉成状態となることは、以下、同様とする。
【００１８】
次に、図１の動作を説明する。スイッチＳＷ１〜ＳＷｍのｍ個のスイッチの中で閉成状態となるのはバス伝送路に信号を送出するドライバ回路に接続されているスイッチだけであって、その他のスイッチは開放状態となるように、スイッチ制御信号Ｓ１〜Ｓｍによって制御される。従って、バス伝送路に接続されるドライバ回路はたかだか１個であるので、ドライバ回路によってバス伝送路に付加される寄生容量もたかだかドライバ回路１個分である。
【００１９】
一方、バス伝送路にはｍ個のスイッチが新たに接続されるので、これらによる寄生容量はバス伝送回路に付加される。しかしながら、これらのスイッチにはバス伝送路を駆動する機能は要求されず、従って、これらスイッチによりもたらされる寄生容量はドライバ回路によってもたらされるものよりも小さい。
【００２０】
これらｍ個のスイッチの閉成数ならびに閉成順は、伝送路に送出されるべきドライバ入力信号の送出順に一対一に対応するので、過不足無く、信号伝送が成立する。
【００２１】
図２は、上記の動作シーケンスを説明する図である。図２において、まずｉ番目のドライバ回路が、自身のドライバ入力端子Ｔｉに加えられた信号を、自身に割り振られた期間中に、出力信号Ｏｉとしてバス伝送路ＢＵＳに信号を送出する。次いで、ｊ番目のドライバ回路が、同様にして出力信号Ｏｊとしてバス伝送路に信号を送出する。その結果各レシーバ回路の出力端に信号Ｒ１、Ｒ２、．．．Ｒｍが正しく伝達される様子が図２に表されている。このシーケンスが正しく実行されるためには、各スイッチは正しい期間に間成状態ないしは開放状態となることが必要である。図２では、ｉ番目のドライバ回路が送信する期間中はスイッチ制御信号ＳｉでもってスイッチＳＷｉが閉成され、ｊ番目のドライバ回路が送信する期間中はスイッチ制御信号ＳｊでもってスイッチＳＷｊが閉成されるように、各スイッチ制御信号が加えられる。
【００２２】
図２において、Ｔｉ、Ｏｉ、Ｔｊ、Ｏｊの網掛け部分は、伝送対象外の期間の信号であるので、高レベルであっても低レベルであっても良い。また、Ｖｔｈは、バス伝送路に出現する信号電圧の高レベルと低レベルの中間の電圧に設定される。
【００２３】
以上により、図１の構成によれば、それぞれのドライバ回路は、自身の信号送出期間中以外は伝送路から切り離されるので、バス伝送路に付加される寄生容量を低減でき、高速な信号伝送が可能となる。また、それぞれのドライバ回路において、信号送出期間中以外に出力抵抗を大きくしなければならないという回路的な制約を排除することができる。
【００２４】
実施の形態２．
本発明の実施の形態２にかかるバスドライバ回路の構成を、図３に示す。図３において、ＢＵＳｐは正相信号を伝達するバス伝送路、ＢＵＳｎは逆相信号を伝達するバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＲＶｍはドライバ回路、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍは２連スイッチ、Ｔ１、Ｔ２、Ｔ３、Ｔｍはドライバ入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｓ１、Ｓ２、Ｓ３、Ｓｍはスイッチ制御端子、Ｏｐ１、Ｏｐ２、Ｏｐ３、Ｏｐｍは各ドライバ回路の正相出力端、Ｏｎ１、Ｏｎ２、Ｏｎ３、Ｏｎｍは各ドライバ回路の逆相出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端である。
【００２５】
実施の形態２が実施の形態１とは異なる点は、バス伝送路が平衡信号路であるここと、各スイッチＳＷ１〜ＳＷｍが２連のスイッチである点である。それ以外の構成ならびに制御タイミングは実施の形態１のものと同様である。
【００２６】
図４は、図３の構成における動作シーケンスを説明する図である。図４において、Ｔｉ、Ｏｉ、Ｔｊ、Ｏｊの網掛け部分は伝送対象外の期間の信号であるので高レベルであっても低レベルであっても良いことは、図２の場合と同じである。
【００２７】
一方、図４が図２と異なる所は、各ドライバの出力が両相（ＯｐｉとＯｎｉ、あるいはＯｐｊとＯｎｊ）であることと、伝送路上の信号が平衡信号（ＢＵＳｐ−ＢＵＳｎ）で定義されることである。また、いずれのスイッチも開放状態にある期間（図４で、斜線の網掛けで示した部分）では、バス伝送路の抵抗が高い状態にあるので、ＢＵＳが高レベルにあるか低レベルにあるか、あるいは高−低レベル間を移動するかは、各バス伝送路の各期間中の抵抗値と、バス伝送路の寄生容量で決まる。しかし、この期間中のバス伝送路の状態は、伝達されるべき期間中の信号には影響を与えないので、どのような状態であっても差し支えない。
【００２８】
以上のように、実施の形態２においても、正しく信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担を排除することができる。
【００２９】
実施の形態３．
本発明の実施の形態３にかかるバスドライバ回路の構成を、図５に示す。図５において、ＢＵＳｐは正相信号を伝達するバス伝送路、ＢＵＳｎは逆相信号を伝達するバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＲＶｍはドライバ回路、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍは２連スイッチ、Ｔ１、Ｔ２、Ｔ３、Ｔｍはドライバ入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｓ１、Ｓ２、Ｓ３、Ｓｍはスイッチ制御端子、Ｏｐ１、Ｏｐ２、Ｏｐ３、Ｏｐｍは各ドライバ回路の正相出力端、Ｏｎ１、Ｏｎ２、Ｏｎ３、Ｏｎｍは各ドライバ回路の逆相出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端、Ｖｔｈは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源、ＴＲｔ１、ＴＲｔ２、ＴＲｔ３、ＴＲｔｍは送信トランス、ＴＲｒ１、ＴＲｒ２、ＴＲｒ３、ＴＲｒｍは受信トランスである。
【００３０】
実施の形態３が実施の形態２と異なる点は、バス伝送路とドライバ回路あるいはレシーバ回路がトランスで結合されていることである。従って、いずれのスイッチも開放状態にあり、いずれのドライバ回路からも信号（この場合は、物理的な振る舞いを考察するのであるから、エネルギーと言い換えても良い）が流入しない期間では、伝送路の電圧は高レベルと低レベルの中間電圧に静定する。この静定状況は、各ドライバが送出する信号の極性が最初に切り替わる時刻まで継続するので、各ドライバからの送出される信号で、特に開始近辺の信号を正しく各レシーバ回路で復元するためには、各レシーバ回路の入力は、上記中間電圧と上記高レベルとの間に相当する電圧に位置する閾電圧を有することが必要である。この閾電圧は、図５においては端子Ｉｎ１、Ｉｎ２、Ｉｎ３、・・・Ｉｎｍに加えられる。
【００３１】
図６は、図５の構成における動作シーケンスを説明する図であるが、上記の閾電圧を一点鎖線（直線）として、各レシーバ回路への入力信号Ｉｐ１−Ｉｐｍの折れ線に重ね書きで示した。それ以外の動作シーケンスに関わるものは、図４と同じである。
【００３２】
以上のように、実施の形態３においても、正しく信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担も排除することができる。
なお、実施の形態３にかかるバスドライバ回路でトランスを使用する主要な目的の一つは、ドライバ回路側とレシーバ回路側とで対地電圧に差があっても差し支えないようにすることである。また、他の目的の一つは、ドライバ回路とレシーバ回路間でバス伝送路を介しての直流電力の送受を可能とすることにある。これらの事項については詳細な説明は省略する。
【００３３】
実施の形態４．
本発明の実施の形態４にかかるバスドライバ回路の構成を、図７に示す。図７において、ＢＵＳｐは正相信号を伝達するバス伝送路、ＢＵＳｎは逆相信号を伝達するバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶｐ１、ＤＲＶｐ２、ＤＲＶｐ３、ＤＲＶｐｍは正相信号を出力するドライバ、ＤＲＶｎ１、ＤＲＶｎ２、ＤＲＶｎ３、ＤＲＶｎｍは逆相信号を出力するドライバ、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍは２連スイッチ、Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐｍはドライバ正相入力端子、Ｔｎ１、Ｔｎ２、Ｔｎ３、Ｔｎｍはドライバ逆相入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｏｐ１、Ｏｐ２、Ｏｐ３、Ｏｐｍ、は各ドライバの正相出力端、Ｏｎ１、Ｏｎ２、Ｏｎ３、Ｏｎｍは各ドライバの逆相出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端、Ｇ１、Ｇ２、Ｇ３、Ｇｍは排他的論理和ゲート、Ｇ１Ｏ、Ｇ２Ｏ、Ｇ３Ｏ、ＧｍＯは排他的論理和ゲート出力端である。
【００３４】
実施の形態４が実施の形態３とは異なる点は、各スイッチの閉成・開放の制御を、ドライバ正相信号とドライバ逆相信号から生成する所にある。すなわち、排他的論理和ゲートを用い、該当するドライバ回路がバス伝送路に対して信号を送出する期間中のみ、該当するスイッチを閉成し、そうでない期間中は開放するように機能させる。このため、該当するドライバ回路がバス伝送路に信号を送出する期間以外は、該当するドライバ正相信号と逆相信号は、ともに低レベルにあるか、ともに高レベルにあるかにする。これ以外の動作機構は、実施の形態３の場合と同様である。
ここで、入力信号Ｔｐｍ、Ｔｎｍから排他的論理和ゲートＧｍの出力までの遅延時間ｔｄ１と入力信号Ｔｐｍ、Ｔｎｍからドライバ出力Ｏｐｍ、Ｏｎｍまでの遅延時間ｔｄ２、ｔｄ３の差を１データパルス以内にし、信号を確実に伝送できるようにする必要がある。具体的には、このようなバスドライバを備えたシステムでは、上記遅延時間ｔｄ１とｔｄ２及びｔｄ３との差が大きくてもデータ１パルスに相当する時間内になるように回路を設計する必要がある。上記遅延時間を調整する方法としては、排他的論理和ゲートとドライバの回路定数を調整する、どちらかの出力または入力に遅延回路を付加する、またはＲＣフィルタ等で波形をなまらせる等の方法が挙げられる。
【００３５】
図８は、図７の構成における動作シーケンスを説明する図である。図７では、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力をともに低レベルとしている。しかしながら、もちろん、これらは共に高レベルであっても良い。なぜならば、排他的論理和の出力に変わりがないからである。また、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力がともに低レベルである場合に限られるのであれば、上記の２入力排他的論理和ゲートは、単なる２入力論理和ゲートであっても良い。
【００３６】
図８において、いずれのスイッチも開放状態にある期間（図８で、斜線の網掛けで示した部分）では、バス伝送路の抵抗が高い状態にあるので、ＢＵＳが高レベルにあるか低レベルにあるか、あるいは高−低レベル間を移動するかは、該バス伝送路の該期間中の抵抗値とバス伝送路の寄生容量で決まる。しかし、この期間中のバス伝送路の状態は、伝達されるべき期間中の信号には影響を与えないので、どのような状態であっても差し支えない。
【００３７】
以上説明したように、実施の形態４においても、過不足無く信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担も排除することができる。
【００３８】
実施の形態５．
本発明の実施の形態５にかかるバスドライバ回路の構成を、図９に示す。図９において、ＢＵＳｐは正相信号を伝達するバス伝送路、ＢＵＳｎは逆相信号を伝達するバス伝送路、Ｒｏはバス伝送路の終端抵抗、ＤＲＶｐ１、ＤＲＶｐ２、ＤＲＶｐ３、ＤＲＶｐｍは正相信号を出力するドライバ、ＤＲＶｎ１、ＤＲＶｎ２、ＤＲＶｎ３、ＤＲＶｎｍは逆相信号を出力するドライバ、ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍはレシーバ回路、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍは２連スイッチ、Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐｍはドライバ正相入力端子、Ｔｎ１、Ｔｎ２、Ｔｎ３、Ｔｎｍはドライバ逆相入力端子、Ｒ１、Ｒ２、Ｒ３、Ｒｍはレシーバ出力端子、Ｏｐ１、Ｏｐ２、Ｏｐ３、Ｏｐｍは各ドライバの正相出力端、Ｏｎ１、Ｏｎ２、Ｏｎ３、Ｏｎｍは各ドライバの逆相出力端、Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍは各レシーバ回路の正相入力端、Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍは各レシーバ回路の逆相入力端、Ｖｔｈは各レシーバ回路の逆相入力端に接続される入力判定用の閾電圧源、ＴＲｔ１、ＴＲｔ２、ＴＲｔ３、ＴＲｔｍは送信トランス、ＴＲｒ１、ＴＲｒ２、ＴＲｒ３、ＴＲｒｍは受信トランス、Ｇ１、Ｇ２、Ｇ３、Ｇｍは排他的論理和ゲート、Ｇ１Ｏ、Ｇ２Ｏ、Ｇ３Ｏ、ＧｍＯは、排他的論理和ゲート出力端である。
【００３９】
実施の形態５が実施の形態４とは異なる点は、バス伝送路とドライバ回路あるいはレシーバ回路がトランスで結合されることである。従って、いずれのスイッチも開放状態にあり、いずれのドライバ回路からも信号が流入しない期間では、伝送路の電圧は高レベルと低レベルの中間電圧に静定する。この静定状況は、各ドライバが送出する信号の極性が最初に切り替わる時刻まで継続するので、各ドライバからの送出される信号で、特に開始近辺の信号を正しく各レシーバ回路で復元するためには、各レシーバ回路の入力は、上記中間電圧と上記高レベルとの間に相当する電圧に位置する閾電圧を有することが必要である。この閾電圧は、図９においては端子Ｉｎ１、Ｉｎ２、Ｉｎ３、．．．Ｉｎｍに加えられる。
ここで、図７で説明したのと同様に、入力信号から排他的論理和ゲートの出力までの遅延時間と、入力信号からドライバ出力までの遅延時間との差を、データ１パルス以内とする必要がある。
【００４０】
図１０は、図９の構成における動作シーケンスを説明する図であるが、上記の間電圧を一点鎖線（直線）として、各レシーバ回路への入力信号Ｉｐ１〜Ｉｐｍの折れ線に重ね書きで示した。それ以外の動作シーケンスに関わるものは、図８と同じである。
【００４１】
また、図９では、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力をともに低レベルとしているが、もちろん、共に高レベルであっても良い。なぜならば、排他的論理和の出力に変わりがないからである。また、該当するドライバ回路がバス伝送路に信号を送出する期間以外のドライバ正相入力と逆相入力がともに低レベルである場合に限られるのであれば、上記の２入力排他的論理和ゲートは、単なる２入力論理和ゲートであっても良い。
【００４２】
以上説明したように、実施の形態５においても、過不足無く信号伝送が成立し、バス伝送路に付加される寄生容量を低減できる。また、信号を停止している期間中はドライバ回路の出力抵抗を高くしなければならないという回路手法上の負担も排除することができる。
【符号の説明】
【００４３】
ＢＵＳ バス伝送路
Ｒｏ バス伝送路の終端抵抗
ＤＲＶ１、ＤＲＶ２、ＤＲＶ３、ＤＶＲｍ ドライバ回路
ＲＣＶ１、ＲＣＶ２、ＲＣＶ３、ＲＣＶｍ レシーバ回路
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷｍ スイッチ
Ｔ１、Ｔ２、Ｔ３、Ｔｍ ドライバ入力端子
Ｒ１、Ｒ２、Ｒ３、Ｒｍ レシーバ出力端子
Ｓ１、Ｓ２、Ｓ３、Ｓｍ スイッチ制御端子
Ｏ１、Ｏ２、Ｏ３、Ｏｍ 各ドライバ回路の出力端
Ｉｐ１、Ｉｐ２、Ｉｐ３、Ｉｐｍ 各レシーバ回路の正相入力端
Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎｍ 各レシーバ回路の逆相入力端
Ｇ１Ｏ、Ｇ２Ｏ、Ｇ３Ｏ、ＧｍＯ 排他的論理和ゲート出力端
Ｖｔｈ 閾電圧源
【特許請求の範囲】
【請求項１】
バス伝送路に接続された複数のドライバ回路と、
それぞれの前記ドライバ回路の出力端と前記バス伝送路との間にそれぞれ設けられた複数のスイッチと、を備え、
前記バス伝送路に対して信号を送出するときにそれぞれの送信時間が重ならずに前記複数のドライバ回路が動作させられるように、それぞれの前記ドライバ回路の通信時間に応じてそれぞれ対応するスイッチを閉成することを特徴とするバスドライバ回路。
【請求項２】
前記バス伝送路は平衡信号バス伝送路であり、
前記複数のドライバ回路は、それぞれ、正相出力端と逆相出力端を有し、平衡信号を出力し、
前記複数のスイッチは、それぞれ、前記正相出力端と前記平衡信号バス伝送路の一方との間に配置されそれぞれの前記スイッチの閉成タイミングに応じて閉成される第１スイッチと、前記逆相出力端と前記平衡信号バス伝送路の他方との間に配置され前記閉成タイミングで前記第１スイッチと同時に閉成される第２スイッチと、を含むことを特徴とする請求項１に記載のバスドライバ回路。
【請求項３】
前記第１スイッチおよび前記第２スイッチと前記平衡信号バス伝送路との間にそれぞれ配置された複数のトランスを備え、
前記複数のトランスのそれぞれの一次側の一端は、前記第１スイッチに接続し、
前記複数のトランスのそれぞれの一次側の他端は、前記第２スイッチに接続し、
前記複数のトランスのそれぞれの二次側は、前記平衡信号バス伝送路に接続したことを特徴とする請求項２に記載のバスドライバ回路。
【請求項４】
前記複数のドライバ回路のそれぞれは、正相信号入力端子を有し前記ドライバ回路のそれぞれに応じた前記第１スイッチに出力端が接続する第１ドライバと、逆相信号入力端子を有し前記ドライバ回路のそれぞれに応じた前記第２スイッチに出力端が接続する第２ドライバと、を含み、
前記複数のドライバ回路のそれぞれは、第１入力端が前記第１ドライバの前記正相入力端子に接続しかつ第２入力端が前記第２ドライバの前記逆相入力端子に接続した２入力ゲート回路を有し、
前記２入力ゲート回路の出力に応じて、前記第１スイッチおよび前記第２スイッチを同時に閉成制御することを特徴とする請求項２に記載のバスドライバ回路。
【請求項５】
前記正相入力端子及び前記逆相入力端子から前記２入力ゲートの出力までの第１の遅延時間と前記正相入力端子から前記第１ドライバの出力及び前記逆相入力端子から前記第２ドライバの出力までの第２及び第３の遅延時間の差がデータ１パルスに相当する時間内であることを特徴とする請求項４に記載のバスドライバ回路。
【請求項６】
前記第１スイッチおよび前記第２スイッチと前記平衡信号バス伝送路との間にそれぞれ設けられた複数のトランスを備え、
前記複数のトランスのそれぞれの一次側の一端は、前記第１スイッチに接続され、
前記複数のトランスのそれぞれの一次側の他端は、前記第２スイッチに接続され、
前記複数のトランスのそれぞれの二次側は、前記平衡信号バス伝送路に接続されたことを特徴とする請求項４または５に記載のバスドライバ回路。
【請求項１】
バス伝送路に接続された複数のドライバ回路と、
それぞれの前記ドライバ回路の出力端と前記バス伝送路との間にそれぞれ設けられた複数のスイッチと、を備え、
前記バス伝送路に対して信号を送出するときにそれぞれの送信時間が重ならずに前記複数のドライバ回路が動作させられるように、それぞれの前記ドライバ回路の通信時間に応じてそれぞれ対応するスイッチを閉成することを特徴とするバスドライバ回路。
【請求項２】
前記バス伝送路は平衡信号バス伝送路であり、
前記複数のドライバ回路は、それぞれ、正相出力端と逆相出力端を有し、平衡信号を出力し、
前記複数のスイッチは、それぞれ、前記正相出力端と前記平衡信号バス伝送路の一方との間に配置されそれぞれの前記スイッチの閉成タイミングに応じて閉成される第１スイッチと、前記逆相出力端と前記平衡信号バス伝送路の他方との間に配置され前記閉成タイミングで前記第１スイッチと同時に閉成される第２スイッチと、を含むことを特徴とする請求項１に記載のバスドライバ回路。
【請求項３】
前記第１スイッチおよび前記第２スイッチと前記平衡信号バス伝送路との間にそれぞれ配置された複数のトランスを備え、
前記複数のトランスのそれぞれの一次側の一端は、前記第１スイッチに接続し、
前記複数のトランスのそれぞれの一次側の他端は、前記第２スイッチに接続し、
前記複数のトランスのそれぞれの二次側は、前記平衡信号バス伝送路に接続したことを特徴とする請求項２に記載のバスドライバ回路。
【請求項４】
前記複数のドライバ回路のそれぞれは、正相信号入力端子を有し前記ドライバ回路のそれぞれに応じた前記第１スイッチに出力端が接続する第１ドライバと、逆相信号入力端子を有し前記ドライバ回路のそれぞれに応じた前記第２スイッチに出力端が接続する第２ドライバと、を含み、
前記複数のドライバ回路のそれぞれは、第１入力端が前記第１ドライバの前記正相入力端子に接続しかつ第２入力端が前記第２ドライバの前記逆相入力端子に接続した２入力ゲート回路を有し、
前記２入力ゲート回路の出力に応じて、前記第１スイッチおよび前記第２スイッチを同時に閉成制御することを特徴とする請求項２に記載のバスドライバ回路。
【請求項５】
前記正相入力端子及び前記逆相入力端子から前記２入力ゲートの出力までの第１の遅延時間と前記正相入力端子から前記第１ドライバの出力及び前記逆相入力端子から前記第２ドライバの出力までの第２及び第３の遅延時間の差がデータ１パルスに相当する時間内であることを特徴とする請求項４に記載のバスドライバ回路。
【請求項６】
前記第１スイッチおよび前記第２スイッチと前記平衡信号バス伝送路との間にそれぞれ設けられた複数のトランスを備え、
前記複数のトランスのそれぞれの一次側の一端は、前記第１スイッチに接続され、
前記複数のトランスのそれぞれの一次側の他端は、前記第２スイッチに接続され、
前記複数のトランスのそれぞれの二次側は、前記平衡信号バス伝送路に接続されたことを特徴とする請求項４または５に記載のバスドライバ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１５１６７９（Ｐ２０１２−１５１６７９Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−９１０７（Ｐ２０１１−９１０７）
【出願日】平成２３年１月１９日（２０１１．１．１９）
【出願人】（５９１２３０２９５）ＮＴＴエレクトロニクス株式会社 (565)
【出願人】（３９９０４１１５８）西日本電信電話株式会社 (215)
【出願人】（３９９０４０４０５）東日本電信電話株式会社 (286)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月１９日（２０１１．１．１９）
【出願人】（５９１２３０２９５）ＮＴＴエレクトロニクス株式会社 (565)
【出願人】（３９９０４１１５８）西日本電信電話株式会社 (215)
【出願人】（３９９０４０４０５）東日本電信電話株式会社 (286)
【Ｆターム（参考）】
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