説明

バンドギャップレファレンス回路

【課題】スタートアップ電流が供給されないような故障モードの検査における常温でのスクリーニングを容易とする。
【解決手段】PN接合のバンドギャップに基づき所定の基準電圧VREFを生成するバンドギャップ回路10aと、電源電圧供給開始時にバンドギャップ回路10aの基準電圧VREFの出力安定化を加速するスタートアップ回路20と、を備える。バンドギャップ回路10aを構成するNMOSトランジスタ15におけるゲートとソースもしくはソース側の電源配線(接地)との間に容量素子C1を備える。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、バンドギャップレファレンス回路に係り、特に、基準電圧の出力安定化を加速するスタートアップ回路を備えるバンドギャップレファレンス回路に係る。
【背景技術】
【0002】
電源回路、電圧検出回路の基準電圧や、演算増幅器(オペアンプ)、コンパレータ等のバイアス電流の生成等において、温度や電源電圧の変動に対して比較的安定に動作するバンドギャップレファレンス回路が、分野、用途を問わず広く使用されている。このようなバンドギャップレファレンス回路は、PN接合のバンドギャップに基づき温度変化に対して安定な所定の基準電圧を発生するように動作する。バンドギャップレファレンス回路において、電源電圧供給開始から安定状態になるまでの時間を短縮するためのスタートアップ回路を備えたバンドギャップレファレンス回路が知られている(特許文献1、2など参照)。
【0003】
図6は、特許文献1の図4として記載された従来のバンドギャップレファレンス回路の回路図である。このバンドギャップレファレンス回路は、能動状態のときに所定の基準電圧VREFを生成し出力するバンドギャップ回路10と、電源供給開始から基準電圧VREFが安定状態になるまでの時間を短縮するスタートアップ回路20を備えている。
【0004】
バンドギャップ回路10は、ソースが高位側電源であるVDD電源に接続されゲートとドレインが互いに接続されるとともに節点AとなるPチャネルMOSトランジスタ(以下PMOSとする)11と、ドレインがPMOS11のドレインに接続されたNチャネルMOSトランジスタ(以下NMOSとする)12と、一端がNMOS12のソースに接続され他端が低位側電源である接地に接続された第1の抵抗素子13と、ソースがVDD電源に接続されゲートがPMOS11のドレインに接続されたPMOS14と、ドレインが自身のゲートとPMOS14のドレインとNMOS12のゲートとに接続されるとともに節点Bとなりソースが接地に接続されたNMOS15とを有している。また、バンドギャップ回路10は、ソースがVDD電源に接続されゲートが節点Aと接続されドレインを基準電圧出力端とするPMOS16と、一端がPMOS16のドレインと接続された第2の抵抗素子17と、アノードが第2の抵抗素子17の他端に接続されカソードが接地に接続されたダイオード18とを有している。
【0005】
このようなバンドギャップ回路10の安定状態での基準電圧VREFは次式で表される。
VREF=N・(k・T/q)・lnM+VF
ここで、N=(第1の抵抗素子13の抵抗値)/(第2の抵抗素子17の抵抗値)であり、kはボルツマン定数であり、Tは絶対温度であり、qは電子の電荷量であり、M=(NMOS12のゲート幅)/(NMOS15のゲート幅)であり、VFはダイオード18の順方向電圧である。
【0006】
なお、バンドギャップ回路10を構成するPMOS11、PMOS14、PMOS16、NMOS12、NMOS15のそれぞれのチャネル長は、製造ばらつきによる特性変動を防止するために少なくとも10μm以上に設定され、より好ましくは50μmから100μmの程度に設定される。
【0007】
スタートアップ回路20は、ソースがVDD電源に接続されたPMOS21と、ソースがVDD電源に接続されゲートがPMOS21のドレインに接続されて節点CとなるPMOS22と、一端が節点Cに接続され他端が接地に接続された第3の抵抗素子23と、一端が節点Cに接続され他端が接地に接続された容量素子24とを有している。PMOS21のゲートにはバンドギャップ回路10内の節点Aから出力される信号S1が入力され、PMOS22のドレインはバンドギャップ回路10内の節点Bに接続されている。
【0008】
このような構成のスタートアップ回路付きのバンドギャップレファレンス回路では、電源VDDが立ち上げられる時にバンドギャップ回路10の節点Bがスタートアップ回路20によって瞬時に充電される。このため、スタートアップ回路20が無く、節点Bをバンドギャップ回路内のPMOS14を流れるサブスレッショルド電流の微少電流のみによって充電する場合に比較して遙かに短時間でバンドギャップ回路を安定状態にすることが可能となる。
【0009】
【特許文献1】特開2001−147725号公報
【特許文献2】特許第3071654号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
以下の分析は本発明において与えられる。
【0011】
上述したように、図6のバンドギャップレファレンス回路では、スタートアップ回路20を付加することで起動時にNMOS15に流れる電流が増加され、バンドギャップ回路10の起動時間が早められる。ここで、スタートアップ回路20において、故障が発生したとする。例えば、PMOS22のドレイン側がオープンになる、PMOS22のゲートと電源VDDが短絡する、あるいはPMOS22のゲートがオープンになったとする。このようなスタートアップ回路20の故障が存在する場合、図6のバンドギャップレファレンス回路は、スタートアップ回路20が機能せず、単にPMOS14を流れるサブスレッショルド電流によって節点Bを充電することでバンドギャップ回路10が起動される。
【0012】
PMOS14のチャネル長は、10μm以上に設定されるため、PMOS14を流れるサブスレッショルド電流は、微小な電流となり、バンドギャップ回路10の起動時間が極めて遅くなる。したがって、所望の基準電圧VREFが得られるまでの起動時間が長くなってしまう。この起動時間の遅れは、図7に示すようにサブスレッショルド電流が減少する低温において特に顕著となる。サブスレッショルド電流は、通常50℃温度が低下すると、1/10程度に減少し、スタートアップ回路20が機能しない場合、低温での起動時間が長くなることは避けられない。
【0013】
以上のようなことから、常温ではシステムとして誤動作しなかったものが、起動時間の遅れが顕著となる低温において誤動作や誤検出等の動作の不具合を生じる場合が起こり得る。例えば、図7に示すように常温で設定していた観測タイミングにおいて、正常に立ち上がったと判断されたにもかかわらず、低温において、スタートアップ回路20が機能せずに起動時間の遅れが顕著となることが起こる。このような正常な起動波形とスタートアップ回路の故障時の起動波形とが接近する高温や常温での検査において、起動特性のばらつきによって次のような場合が起こる。(1)観測タイミングが早過ぎると良品を不良と誤判定する場合がある。(2)観測タイミングが遅過ぎると不良品を良品と誤判定する場合がある。したがって、観測タイミングの設定が困難となって、歩留まりの低下や不良品の流出が起こりうる。そこでこのような故障モードを有する回路を確実にスクリーニングするためには、低温での検査を実施する必要がある。しかしながら、低温での検査は、常温での検査に比べてコストがかさむ。そこで常温での不良品のスクリーニングが求められる。
【課題を解決するための手段】
【0014】
本発明の1つのアスペクト(側面)に係るバンドギャップレファレンス回路は、PN接合のバンドギャップに基づき所定の基準電圧を生成するバンドギャップ回路と、電源電圧供給開始時にバンドギャップ回路の基準電圧の出力安定化を加速するスタートアップ回路と、を備えるバンドギャップレファレンス回路であって、バンドギャップ回路を構成する少なくとも一つのトランジスタにおけるゲートとソースもしくはソース側の電源配線との間またはベースとエミッタもしくはエミッタ側の電源配線との間に容量素子を備える。
【発明の効果】
【0015】
本発明によれば、容量素子を備えることで、スタートアップ回路に故障が無い正常時の基準電圧出力の起動時間と、スタートアップ電流が供給されない異常時の基準電圧出力の起動時間との時間差を大きくすることが可能となる。このため、スタートアップ電流が供給されないような故障モードの検査における常温でのスクリーニングが容易となる。したがって、低温での検査を行う必要が無く、検査に係るコストアップを抑えることができる。
【発明を実施するための最良の形態】
【0016】
本発明の実施形態に係るバンドギャップレファレンス回路は、PN接合のバンドギャップに基づき所定の基準電圧(図1のVREF)を生成するバンドギャップ回路(図1の10a)と、電源電圧供給開始時にバンドギャップ回路の基準電圧の出力安定化を加速するスタートアップ回路(図1の20)と、を備える。バンドギャップ回路を構成する少なくとも一つのトランジスタにおけるゲートとソースもしくはソース側の電源配線との間またはベースとエミッタもしくはエミッタ側の電源配線との間に容量素子を備える。
【0017】
バンドギャップ回路は、ダイオード接続される第1のPMOSトランジスタ(図1の14)と、第2のPMOSトランジスタ(図1の11)と、第3のPMOSトランジスタ(図1の16)と、で構成されるカレントミラー回路と、第1の抵抗素子(図1の13)と、ドレインを第1のPMOSトランジスタのドレインに接続し、ソースを第1の抵抗素子の一端に接続する第1のNMOSトランジスタ(図1の12)と、ドレインを第2のPMOSトランジスタのドレインに接続し、ダイオード接続される第2のNMOSトランジスタ(図1の15)と、第3のPMOSトランジスタのドレインに接続される、第2の抵抗素子(図1の17)とダイオード(図1の18)との直列回路と、を備える。第1、第2および第3のPMOSトランジスタのソースは、第1の電源(図1のVDD)に接続され、第2の抵抗素子の他端、第2のNMOSトランジスタのソース、および直列回路の一端は、第2の電源(図1の接地)に接続され、ダイオードに順方向の電流が流れて、直列回路の他端から基準電圧が出力されるように構成される。
【0018】
容量素子(図1のC1)は、第2のNMOSトランジスタのゲートと第2の電源間に接続されることが好ましい。
【0019】
また、容量素子(図5のC2)は、第1のPMOSトランジスタのゲートと第1の電源間に接続されるようにしてもよい。
【0020】
以上の構成において、PMOSトランジスタをNMOSトランジスタに置き換え、NMOSトランジスタをPMOSトランジスタに置き換え、第1の電源を接地とし、第2の電源を電源VDDとしてもよい。
【0021】
以上のような容量素子を備えるバンドギャップ回路によれば、スタートアップ回路が故障してスタートアップ電流がバンドギャップ回路に供給されない場合、基準電圧出力の起動時間が、スタートアップ回路に故障が無い場合に比べて長くなる。したがって、スタートアップ回路の正常時および異常時における基準電圧出力の常温での起動時間に関する時間差を大きくすることが可能となる。このため、スタートアップ電流が供給されないような故障モードの検査における常温でのスクリーニングが容易となる。
【0022】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例1】
【0023】
図1は、本発明の第1の実施例に係るバンドギャップレファレンス回路の回路図である。図1において、図6と同一の符号は、同一物を表し、その説明を省略する。図1に示すバンドギャップ回路10aは、図6のバンドギャップ回路10に対し、ミラー接続されたNMOSトランジスタ12、15のゲートと接地間に容量素子C1を備える点が異なる。
【0024】
スタートアップ回路20に故障が無い正常な場合、バンドギャップ回路10aは、電源起動時においてスタートアップ回路20からスタートアップ電流が供給される。このスタートアップ電流は、比較的大きな電流であり、容量素子C1を付加したことによるNMOSトランジスタ15のゲート電圧の立ち上がり時間(≒バンドギャップ出力の起動時間)の増加への影響は小さい。あるいは、スタートアップ電流を大きく設定することで、従来とほぼ同じ時間で立ち上げることが可能である。
【0025】
スタートアップ回路20に故障があってスタートアップ電流がバンドギャップ回路10aに供給されない場合、バンドギャップ回路10aは、従来例と同様にPMOSトランジスタ14のサブスレッショルド電流によって起動される。しかしながら、容量素子C1が付加されたことでNMOSトランジスタ12、15のゲート電圧(節点Bの電圧)の立ち上がり時間が遅くなり、その結果、バンドギャップ回路10aの出力の起動時間が従来例と比較して遅くなる。
【0026】
図2は、スタートアップ電流がバンドギャップ回路に供給されない場合の、従来例と本実施例における起動時の基準電圧VREFの立ち上がり波形の例を示す図である。また、図3は、同様の場合の、従来例と本実施例におけるNMOSトランジスタ12、15のゲート電圧の立ち上がり波形の例を示す図である。本実施例において、容量素子C1(ただし、C1=10pF)を付加したことで、NMOSトランジスタ12、15のゲート電圧の立ち上がりが従来に比べて遅くなり、その結果バンドギャップの立ち上がり時間も遅くなっていることが示される。
【0027】
図4は、(1)スタートアップ回路が正常動作した時の起動時間、(2)スタートアップ回路が動作しない時の従来例(C1=0に相当)での起動時間、(3)スタートアップ回路が動作しない時の本実施例での起動時間(C1=10、30、50pF)の温度特性を示す図である。本実施例のバンドギャップレファレンス回路によれば、全温度範囲において、正常起動時と故障起動時との起動時間差を従来例と比較して大きくすることが可能であることが示される。このような起動時間差を大きくすることは、スタートアップ回路20からスタートアップ電流が供給されないような故障を有する回路のスクリーニングが容易となることを示すものである。
【0028】
なお、容量素子C1の容量値は、大きければ大きいほど、正常起動時と故障起動時との起動時間差を大きくすることができる。しかしながら、デバイスサイズが大きくなること、および通常の動作における起動時間が遅くなってしまうことから、容量素子C1の容量値は、適宜制限されることが好ましい。
【実施例2】
【0029】
図5は、本発明の第2の実施例に係るバンドギャップレファレンス回路の回路図である。図5において、図6と同一の符号は、同一物を表し、その説明を省略する。図5に示すバンドギャップ回路10bは、図6のバンドギャップ回路10に対し、ミラー接続されたPMOSトランジスタ11、14のゲートと電源VDD間に容量素子C2を備える点が異なる。
【0030】
このような構成のバンドギャップレファレンス回路は、容量素子C2によってPMOSトランジスタ11、14のゲートの立ち下がりを遅らせることで、バンドギャップ回路10bの起動を遅くしており、実施例1と同じ効果が得られる。
【0031】
以上の説明では、バンドギャップレファレンス回路を構成するトランジスタをMOSトランジスタであるとした。しかしこれに限定されることなく、NMOSトランジスタをNPNトランジスタに置き換え、PMOSトランジスタをPNPトランジスタに置き換えたバイポーラ回路でバンドギャップレファレンス回路を構成してもよい。
【0032】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【0033】
【図1】本発明の第1の実施例に係るバンドギャップレファレンス回路の回路図である。
【図2】従来例と本実施例における起動時の基準電圧VREFの立ち上がり波形の例を示す図である。
【図3】従来例と本実施例におけるNMOSトランジスタ12、15のゲートの立ち上がり波形の例を示す図である。
【図4】第1の実施例および従来例における起動時間の温度特性を示す図である。
【図5】本発明の第2の実施例に係るバンドギャップレファレンス回路の回路図である。
【図6】従来のバンドギャップレファレンス回路の回路図である。
【図7】スタートアップ回路の故障時における起動波形を示す図である。
【符号の説明】
【0034】
10a、10b バンドギャップ回路
11、14、16、21、22 PチャネルMOSトランジスタ
12、15 NチャネルMOSトランジスタ
13、17、23 抵抗素子
18 ダイオード
20 スタートアップ回路
24、C1、C2 容量素子
VDD 電源
VREF 基準電圧

【特許請求の範囲】
【請求項1】
PN接合のバンドギャップに基づき所定の基準電圧を生成するバンドギャップ回路と、電源電圧供給開始時に前記バンドギャップ回路の前記基準電圧の出力安定化を加速するスタートアップ回路と、を備えるバンドギャップレファレンス回路であって、
前記バンドギャップ回路を構成する少なくとも一つのトランジスタにおけるゲートとソースもしくはソース側の電源配線との間またはベースとエミッタもしくはエミッタ側の電源配線との間に容量素子を備えることを特徴とするバンドギャップレファレンス回路。
【請求項2】
前記バンドギャップ回路は、
ダイオード接続される第1の第1導電型トランジスタと、第2の第1導電型トランジスタと、第3の第1導電型トランジスタと、で構成されるカレントミラー回路と、
第1の抵抗素子と、
ドレインを前記第1の第1導電型トランジスタのドレインに接続し、ソースを前記第1の抵抗素子の一端に接続する第1の第2導電型トランジスタと、
ドレインを前記第2の第1導電型トランジスタのドレインに接続し、ダイオード接続される第2の第2導電型トランジスタと、
前記第3の第1導電型トランジスタのドレインに接続される、第2の抵抗素子とダイオードとの直列回路と、
を備え、
前記第1、第2および第3の第1導電型トランジスタのソースは、第1の電源に接続され、
前記第2の抵抗素子の他端、前記第2の第2導電型トランジスタのソース、および前記直列回路の一端は、第2の電源に接続され、
前記ダイオードに順方向の電流が流れて、前記直列回路の他端から前記基準電圧が出力されるように構成され、
前記容量素子は、前記第2の第2導電型トランジスタのゲートと前記第2の電源間に接続されることを特徴とする請求項1記載のバンドギャップレファレンス回路。
【請求項3】
前記バンドギャップ回路は、
ダイオード接続される第1の第1導電型トランジスタと、第2の第1導電型トランジスタと、第3の第1導電型トランジスタと、で構成されるカレントミラー回路と、
第1の抵抗素子と、
ドレインを前記第1の第1導電型トランジスタのドレインに接続し、ソースを前記第1の抵抗素子の一端に接続する第1の第2導電型トランジスタと、
ドレインを前記第2の第1導電型トランジスタのドレインに接続し、ダイオード接続される第2の第2導電型トランジスタと、
前記第3の第1導電型トランジスタのドレインに接続される、第2の抵抗素子とダイオードとの直列回路と、
を備え、
前記第1、第2および第3の第1導電型トランジスタのソースは、第1の電源に接続され、
前記第2の抵抗素子の他端、前記第2の第2導電型トランジスタのソース、および前記直列回路の一端は、第2の電源に接続され、
前記ダイオードに順方向の電流が流れて、前記直列回路の他端から前記基準電圧が出力されるように構成され、
前記容量素子は、前記第1の第1導電型トランジスタのゲートと前記第1の電源間に接続されることを特徴とする請求項1記載のバンドギャップレファレンス回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【公開番号】特開2010−33448(P2010−33448A)
【公開日】平成22年2月12日(2010.2.12)
【国際特許分類】
【出願番号】特願2008−196673(P2008−196673)
【出願日】平成20年7月30日(2008.7.30)
【出願人】(302062931)NECエレクトロニクス株式会社 (8,021)
【Fターム(参考)】