説明

バンドギャップ基準電圧回路

【課題】電源電圧の変動に依存することなく、電源電圧変動除去比の良いバンドギャップ基準電圧回路を提供する。
【解決手段】電圧供給回路51によって電源電圧V5は電源電圧Vddの変動に依存しなくなる。すると、抵抗41に発生する正の温度係数を持つ電圧(V3−V2)は、電源電圧Vddでなくて電源電圧V5に基づくので、電源電圧Vddの変動に依存しない。よって、バンドギャップ基準電圧回路の電源電圧変動除去比が良くなる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基準電圧を生成するバンドギャップ基準電圧回路に関する。
【背景技術】
【0002】
従来のバンドギャップ基準電圧回路について説明する。図5は、従来のバンドギャップ基準電圧回路を示す回路図である。
【0003】
温度が高くなると、NPNバイポーラトランジスタ(NPN)101のベース・エミッタ間電圧Vbe1が負の温度係数を持って低くなる。この時、NPN102のエミッタ面積はNPN101よりも大きいので、NPN102のベース・エミッタ間電圧Vbe2は負の温度係数を持ってNPN101よりも低くなる。
【0004】
ここで、アンプ106はノードAとノードBとが同一の電圧になるよう動作しているので、ベース・エミッタ間電圧Vbe1からベース・エミッタ間電圧Vbe2を減算した電圧(ΔVbe=Vbe1−Vbe2)が抵抗105に発生する。前述の式より、電圧ΔVbeは正の温度係数を持っている。よって、抵抗104〜105に流れる電流I2も正の温度係数を持ち、抵抗104に発生する電圧も正の温度係数を持つ。この抵抗104〜105に発生する正の温度係数を持つ電圧の変動は、負の温度係数を持つベース・エミッタ間電圧Vbe2の変動と打ち消し合うので、基準電圧Vrefは、抵抗103に流れる電流I1の温度係数に拘らずに温度に依存しなくなる(例えば、特許文献1参照)。
【特許文献1】特開2003−258105号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかし、電源電圧Vddが変動すると、アンプ106の入力段のトランジスタ(図示せず)におけるゲート・ソース間またはゲート・ドレイン間の寄生容量により、そのトランジスタのゲート電圧も変動してしまう。つまり、ノードA〜Bの電圧が変動してしまう。よって、電圧ΔVbeが電源電圧Vddの変動に依存するようになるので、バンドギャップ基準電圧回路の電源電圧変動除去比が悪くなってしまう。
【0006】
本発明は、上記課題に鑑みてなされ、電源電圧変動除去比の良いバンドギャップ基準電圧回路を提供する。
【課題を解決するための手段】
【0007】
本発明は、上記課題を解決するため、基準電圧を生成するバンドギャップ基準電圧回路において、温度に基づき、負の温度係数を持つ出力電圧を出力する第一感温素子と、前記温度に基づき、負の温度係数を持つ出力電圧を出力する第二感温素子と、前記第一感温素子の出力電圧から前記第二感温素子の出力電圧を減算した電圧に基づき、正の温度係数を持つ電圧を発生する第一抵抗と、第二電源電圧に基づいて動作し、前記第一感温素子の出力電圧に基づき、出力電流を流す第一の第一導電型MOSトランジスタと、前記第二電源電圧に基づいて動作し、前記第二感温素子の出力電圧と前記第一抵抗に発生する電圧との合計電圧に基づき、出力電流を流す第二の第一導電型MOSトランジスタと、前記第二電源電圧に基づいて動作し、前記第二の第一導電型MOSトランジスタの出力電流に基づき、出力電流を流す第一の第二導電型MOSトランジスタと、第一電源電圧に基づいて動作し、前記第一の第一導電型MOSトランジスタ及び前記第一の第二導電型MOSトランジスタの出力電流によって決定される入力電圧が低くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで高くなるよう動作し、前記入力電圧が高くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで低くなるよう動作することにより、前記第一感温素子の出力電圧と前記合計電圧とが等しくなるよう前記第二電源電圧を供給する電圧供給回路と、前記第一電源電圧に基づいて動作し、前記第一抵抗に流れる電流に基づき、正の温度係数を持つ出力電流を流す第三の第一導電型MOSトランジスタと、前記第三の第一導電型MOSトランジスタの出力電流に基づき、正の温度係数を持つ電圧を発生する第二抵抗と、前記第三の第一導電型MOSトランジスタの出力電流及び前記温度に基づき、負の温度係数を持つ出力電圧を出力する第三感温素子と、を備えることを特徴とするバンドギャップ基準電圧回路を提供する。
【0008】
また、本発明は、上記課題を解決するため、基準電圧を生成するバンドギャップ基準電圧回路において、温度に基づき、負の温度係数を持つ出力電圧を出力する第一感温素子と、前記温度に基づき、負の温度係数を持つ出力電圧を出力する第二感温素子と、前記第一感温素子の出力電圧から前記第二感温素子の出力電圧を減算した電圧に基づき、正の温度係数を持つ電圧を発生する第一抵抗と、第二電源電圧に基づいて動作し、前記第一感温素子の出力電圧に基づき、出力電流を流す第一の第一導電型MOSトランジスタと、前記第二電源電圧に基づいて動作し、前記第二感温素子の出力電圧と前記第一抵抗に発生する電圧との合計電圧に基づき、出力電流を流す第二の第一導電型MOSトランジスタと、前記第二電源電圧に基づいて動作し、前記第二の第一導電型MOSトランジスタの出力電流に基づき、出力電流を流す第一の第二導電型MOSトランジスタと、第一電源電圧に基づいて動作し、前記第一の第一導電型MOSトランジスタ及び前記第一の第二導電型MOSトランジスタの出力電流によって決定される入力電圧が低くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで高くなるよう動作し、前記入力電圧が高くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで低くなるよう動作することにより、前記第一感温素子の出力電圧と前記合計電圧とが等しくなるよう前記第二電源電圧を供給する電圧供給回路と、前記第一電源電圧に基づいて動作し、前記第一抵抗に流れる電流に基づき、正の温度係数を持つ出力電流を流す第三の第一導電型MOSトランジスタと、前記第一電源電圧に基づいて動作し、前記第一感温素子の出力電圧及び第二抵抗に基づき、負の温度係数を持つ出力電流を流す第四の第一導電型MOSトランジスタと、前記第一電源電圧に基づいて動作し、前記第四の第一導電型MOSトランジスタの出力電流に基づき、負の温度係数を持つ出力電流を流す第五の第一導電型MOSトランジスタと、前記第三の第一導電型MOSトランジスタの正の温度係数を持つ出力電流及び前記第五の第一導電型MOSトランジスタの負の温度係数を持つ出力電流の両方を流すことにより、前記基準電圧を発生する第二抵抗と、を備えることを特徴とするバンドギャップ基準電圧回路を提供する。
【発明の効果】
【0009】
本発明のバンドギャップ基準電圧回路では、電圧供給回路によって第二電源電圧は第一電源電圧の変動に依存しない。すると、第一抵抗に発生する正の温度係数を持つ電圧は、第一電源電圧でなくて第二電源電圧に基づくので、第一電源電圧の変動に依存しない。よって、バンドギャップ基準電圧回路の電源電圧変動除去比が良くなる。
【発明を実施するための最良の形態】
【0010】
以下、本発明の実施形態を、図面を参照して説明する。
【0011】
<第一実施形態>
図1は、第一実施形態のバンドギャップ基準電圧回路を示す回路図である。
【0012】
[要素]バンドギャップ基準電圧回路は、PMOSトランジスタ(PMOS)11〜21、PMOS23、NMOSトランジスタ(NMOS)32〜33、NMOS35、NMOS37、抵抗41〜42、電圧供給回路51及びPNPバイポーラトランジスタ(PNP)61〜63を備える。
【0013】
[要素の接続関係]電圧供給回路51は、電源端子をバンドギャップ基準電圧回路の電源端子に接続され、接地端子をバンドギャップ基準電圧回路の接地端子に接続され、入力端子をPMOS12のドレインとNMOS32のドレインとの接続点に接続される。PMOS11は、ソースを電圧供給回路51の出力端子に接続され、ドレインをPMOS12のソースに接続される。NMOS32は、ソースを接地端子に接続され、ドレインをPMOS12のドレインに接続される。PMOS13は、ゲートをPMOS11のゲートに接続され、ソースを電圧供給回路51の出力端子に接続され、ドレインをPMOS14のソースに接続される。PMOS14は、ゲートをPMOS12のゲートに接続され、ドレインをPNP61のエミッタ及びPMOS11のゲートに接続される。PNP61は、ベース及びコレクタを接地端子に接続される。
【0014】
PMOS15は、ゲートをPMOS17のゲートに接続され、ソースを電圧供給回路51の出力端子に接続され、ドレインをPMOS16のソースに接続される。PMOS16は、ゲートをPMOS18のゲートに接続される。PMOS17は、ソースを電圧供給回路51の出力端子に接続され、ドレインをPMOS18のソースに接続される。PMOS18は、ドレインをNMOS33のゲート及びドレインとNMOS32のゲートとに接続される。PMOS19は、ゲートをPMOS17のゲート及びPMOS16のドレインと抵抗41との接続点に接続され、ソースを電圧供給回路51の出力端子に接続され、ドレインをPMOS20のソースに接続される。PMOS20は、ゲートをPMOS18のゲート、抵抗41とPNP62のエミッタとの接続点及びPMOS12のゲートに接続され、ドレインをNMOS35のゲート及びドレインとNMOS37のゲートとに接続される。PNP62は、ベース及びコレクタを接地端子に接続される。NMOS33は、ソースを接地端子に接続される。NMOS35は、ソースを接地端子に接続される。
【0015】
NMOS37は、ソースを接地端子に接続され、ドレインをPMOS21のゲート及びドレインとPMOS23のゲートとに接続される。PMOS21は、ソースを電源端子に接続される。PMOS23は、ソースを電源端子に接続され、ドレインを出力端子52に接続される。抵抗42は、出力端子52とPNP63のエミッタとの間に設けられる。PNP63は、ベース及びコレクタを接地端子に接続される。
【0016】
[要素の機能]PNP61は、温度に基づき、負の温度係数を持つ電圧V1を出力する。PNP62は、温度に基づき、負の温度係数を持つ電圧V2を出力する。抵抗41は、電圧V1から電圧V2を減算した電圧に基づき、正の温度係数を持つ電圧(V3−V2)を発生する。PMOS11は、電源電圧V5に基づいて動作し、電圧V1に基づき、出力電流を流す。PMOS17は、電源電圧V5に基づいて動作し、電圧V3に基づき、出力電流を流す。NMOS32は、電源電圧V5に基づいて動作し、PMOS17の出力電流に基づき、出力電流を流す。従って、電圧V4は電圧V1及びV3によって決定される。電圧供給回路51は、電圧V4に基づいて電源電圧V5を出力する。電源電圧V5は、電圧V4が低くなると高くなり、電圧V4が高くなると低くなる。すなわち電圧供給回路51は、電圧V1と電圧V3とが等しくなるよう電源電圧V5を制御する。そして、電源電圧V5は電源電圧Vddの変動に依存しない。
【0017】
PMOS23は、電源電圧Vddに基づいて動作し、抵抗41に流れる電流に基づき、正の温度係数を持つ出力電流を流す。抵抗42は、PMOS23の出力電流に基づき、正の温度係数を持つ電圧(Vref−V7)を発生する。PNP63は、PMOS23の出力電流及び温度に基づき、負の温度係数を持つ電圧V7を出力する。
【0018】
次に、第一実施形態のバンドギャップ基準電圧回路の動作について説明する。
【0019】
ここで、PMOS11〜20は、同じサイズである。PMOS21及びPMOS23は、同じサイズである。NMOS32及びNMOS33は、同じサイズである。NMOS35及びNMOS37は、同じサイズである。PNP61とPNP62とのエミッタ面積比は、1:Nである。PNP61とPNP63とのエミッタ面積比は、1:Mである。
【0020】
また、PNP61のエミッタ電圧は電圧V1であり、PNP62のエミッタ電圧は電圧V2であり、PMOS16のドレイン電圧は電圧V3であり、電圧供給回路51の入力電圧は電圧V4であり、電圧供給回路51の出力電圧は電源電圧V5であり、PNP63のエミッタ電圧は電圧V7である。PMOS11は電流I11を流し、PMOS13は電流I13を流し、PMOS15は電流I15を流し、PMOS17は電流I17を流し、PMOS19は電流I19を流し、PMOS23は電流I23を流し、NMOS32は電流I32を流す。
【0021】
[温度が高くなる時の動作]電圧V1が低くなり、その分、PMOS11がオンしていき、電流I11が増えていく。
【0022】
また、電圧V2は電圧V1よりもさらに低くなるので、電圧V3は電圧V1よりも低くなる。すると、その分、PMOS17がオンしていき、電流I17が増えていく。この時、電流I17は電流I11よりも多くなっている。電流I17はNMOS32〜33からなるカレントミラー回路によって電流I32になり、電流I32も増えていく。
【0023】
ここで、電流I32は電流I11よりも多いので、電圧V4は低くなる。後述するが、電圧供給回路51は電圧V4が低くなると電源電圧V5が高くなるよう動作するようになっているので、電源電圧V5が高くなる。すると、PMOS15のゲート・ソース間電圧が高くなるので、PMOS15がオンしていき、電流I15が増えていく。この電流I15により、抵抗41に発生する電圧(V3−V2)が高くなり、PMOS17がオフしていき、電流I17が少なくなる。電流I17が電流I11と等しくなるまで少なくなると、電流I32も電流I11と等しくなるので、電圧V4〜V5が変動せずに安定する。すると、電流I11と電流I17とが等しくなるので、PMOS11及びPMOS13からなるカレントミラー回路とPMOS15及びPMOS17からなるカレントミラー回路とにより、電流I13と電流I15とが等しくなり、電圧V1と電圧V3とも等しくなる。つまり、電圧供給回路51は、電圧V1と電圧V3とが等しくなるよう電源電圧V5を変動させる。よって、抵抗41に電圧(V1−V2)と正確に等しい電圧(V3−V2)が発生する。
【0024】
前述のように、電圧V1と電圧V3とが等しく、電圧V1〜V2は負の温度係数を持ち、電圧V2の負の温度係数は電圧V1よりも急な傾きになっている。よって、抵抗41に発生する電圧(V3−V2)は正の温度係数を持つ。すると、抵抗41に流れる電流I15も正の温度係数を持つ。電流I15は、PMOS15及びPMOS19からなるカレントミラー回路により、電流I19になる。この電流I19は、NMOS35及びNMOS37からなるカレントミラー回路とPMOS21及びPMOS23からなるカレントミラー回路とにより、電流I23になる。電流I23は正の温度係数を持つので、抵抗42に発生する電圧(Vref−V7)も正の温度係数を持つ。電圧V7は負の温度係数を持つので、出力端子52で電圧(Vref−V7)の正の温度係数と電圧V7の負の温度係数とが相殺されると、基準電圧Vrefは温度特性を持ちにくくなる。この基準電圧Vrefは、NMOS35及びNMOS37からなるカレントミラー回路とPMOS21及びPMOS23からなるカレントミラー回路とにより、変動して低くなることがある電源電圧V5でなくて電源電圧Vddに基づいている。
【0025】
なお、PMOS12とPMOS14とPMOS16とPMOS18とPMOS20とは、PMOS11とPMOS13とPMOS15とPMOS17とPMOS19とに対し、カスコード回路として機能する。後者のトランジスタ群と前者のトランジスタ群との各ゲート電圧差は抵抗41に発生する電圧(V3−V2)になるので、後者のトランジスタ群と前者のトランジスタ群との各ソース電圧差も抵抗41に発生する電圧(V3−V2)になる。つまり、後者のトランジスタ群の各ソース・ドレイン間電圧は、抵抗41に発生する電圧(V3−V2)になる。よって、後者のトランジスタ群の各ドレイン電圧は、後者のトランジスタ群の各ドレインに対する接続関係にそれぞれ基づかず、抵抗41に発生する電圧(V3−V2)に基づく。
【0026】
[温度が低くなる時の動作]前述のように、抵抗41に電圧(V1−V2)と正確に等しい電圧(V3−V2)が発生し、基準電圧Vrefは温度特性を持ちにくくなる。
【0027】
次に、第一実施形態のバンドギャップ基準電圧回路の各ノードで成立する数式についてそれぞれ説明する。
【0028】
ボルツマン定数がk、絶対温度がT、素電荷の絶対値がqとすると、係数Aは式1によって算出される。
A=kT/q・・・(1)
電流I11と電流I13と電流I15と電流I17と電流I19と電流I23との電流が等しくてIであるとし、逆方向飽和電流がIsであるとすると、電圧V1とV2は夫々式2と式3によって算出される。
V1=Aln(I/Is)・・・(2)
V2=Aln{I/(NIs)}・・・(3)
式(2)〜(3)より、抵抗41に発生する電圧(V3−V2)は式4によって算出される。
V3−V2
=V1−V2
=Aln(I/Is)−Aln{I/(NIs)}
=Aln(N)・・・(4)
式(4)より、抵抗41の抵抗がR1であるとすると、電流Iは式5によって算出される。

=(V3−V2)/R1
=Aln(N)/R1・・・(5)
PMOS11〜20において、ゲート長がLpであるとし、ゲート幅がWpであるとし、キャリア移動度がμpであるとし、ゲート絶縁膜の容量がCoxpであるとすると、ドライブ能力Dpは式6によって算出される。
Dp=(Lp/Wp)・1/(μp・Coxp)・・・(6)
PMOS11とPMOS13とPMOS15とPMOS17とにおいて、ソース・ドレイン間電圧Vdspは式7によって算出される。
Vdsp=Dp1/2・(2I)1/2・・・(7)
PMOS11とPMOS13とPMOS15とPMOS17とにおいて、これらのトランジスタのソース・ドレイン間電圧Vdspは抵抗41に発生する電圧になるので、式(4)より、
Vdsp=Aln(N)・・・(8)
が成立し、式(7)及び式(8)より、
Dp1/2・(2I)1/2=Aln(N)・・・(9)
が成立する。ここで、これらのトランジスタの動作が確保されるように、
Dp1/2・(2I)1/2<Aln(N)・・・(10)
が常に成立している必要がある。つまり、式(5)より、
Dp1/2・(2Aln(N)/R1)1/2<Aln(N)
2Dp/R1<Aln(N)・・・(11)
が常に成立している必要がある。式(11)の右辺及び左辺は共に正の温度係数を持つので、式(11)は比較的容易に成立する。
【0029】
PMOS11とPMOS13とPMOS15とPMOS17とにおいて、閾値電圧がVtpであるとすると、ゲート・ソース間電圧Vgspは式12によって算出される。
Vgsp=Vtp+Vdsp・・・(12)
電圧V5は式13によって算出される。
V5=V1+Vgsp・・・(13)
電圧V7は式14によって算出される。
V7=Aln{I/(MIs)}・・・(14)
式(5)より、抵抗42の抵抗がR2であるとすると、電圧(Vref−V7)は式15によって算出される。
Vref−V7
=I・R2
=Aln(N)・R2/R1・・・(15)
式(5)及び式(14)〜(15)より、電圧Vrefは式16によって算出される。
Vref
=V7+(Vref−V7)
=Aln{I/(MIs)}+Aln(N)・R2/R1
=Aln{Aln(N)/(R1・MIs)}+Aln(N)・R2/R1
=−Aln{(R1・MIs)/Aln(N)}+Aln(N)・R2/R1・・・(16)
ここで、式(16)の第一項の{(R1・MIs)/Aln(N)}において、分母の係数A及び分子の逆方向飽和電流Isは温度変化する。そこで、分母のN及び分子の抵抗R1とMとが調整されることにより、分母の温度変化と分子の温度変化とが等しくなると、前述の{(R1・MIs)/Aln(N)}の温度変化がなくなる。
【0030】
次に、電圧供給回路51について説明する。図2は、電圧供給回路の一例を示す回路図である。
【0031】
[要素]電圧供給回路51は、デプレッションNMOS81、抵抗82及びNMOS83を有する。電圧供給回路51は、電源端子84、接地端子85、入力端子86及び出力端子87を有する。
【0032】
[要素の接続関係]デプレッションNMOS81は、ゲートを抵抗82とNMOS83のドレインとの接続点に接続され、ソースを出力端子に接続され、ドレインを電源端子84に接続される。抵抗82は、出力端子87とNMOS83のドレインとの間に設けられる。NMOS83は、ゲートを入力端子86に接続され、ソースを接地端子85に接続される。電源電圧Vddが電源端子84に入力し、接地電圧Vssが接地端子85に入力し、電圧V4が入力端子86に入力し、電源電圧V5が出力端子87から出力される。
【0033】
[動作]電圧V4が低くなると、NMOS83がオフしていき、デプレッションNMOS81のゲート電圧が高くなる。すると、デプレッションNMOS81はオンしていき、電源電圧V5が高くなる。また、電圧V4が高くなると、前述のように、電源電圧V5が低くなる。なお、抵抗82に電流が流れると、抵抗82に電圧が発生し、その分、デプレッションNMOS81のゲート・ソース間電圧が低くなる。すると、デプレッションNMOS81はオフしていき、デプレッションNMOS81に流れる電流が少なくなる。よって、電圧供給回路51の消費電流が少なくなる。また、抵抗82に電流が流れると、抵抗82に電圧が発生するので、デプレッションNMOS81のゲート・ソース間電圧はマイナスの電圧になる。しかし、デプレッションNMOS81の閾値電圧はさらに低いマイナスの電圧であるので、デプレッションNMOS81はオンして電流を流すことができる。
【0034】
[効果]このようにすると、電圧V4〜V5によって抵抗82及びNMOS83に流れる電流は決定され、この電流によって抵抗82はデプレッションNMOS81のゲート・ソース間電圧を発生し、このゲート・ソース間電圧及び電圧V4によって電源電圧V5が決定される。よって、電源電圧Vddが変動しても、デプレッションNMOS81のドレイン電圧が変動するだけであり、電源電圧V5は変動しない。つまり、電圧供給回路51によって電源電圧V5は電源電圧Vddの変動に依存しない。すると、抵抗41に発生する正の温度係数を持つ電圧(V3−V2)は、電源電圧Vddでなくて電源電圧V5に基づくので、電源電圧Vddの変動に依存しない。よって、バンドギャップ基準電圧回路の電源電圧変動除去比が良くなる。
【0035】
また、アンプでなくて容易な回路構成を持つ電圧供給回路51によって電圧V1と電圧V3とが等しくなるので、その分、バンドギャップ基準電圧回路の回路規模が小さくなる。
【0036】
また、アンプが使用されず、アンプを制御する定電流源が存在せず、その定電流源で電源電圧V5が消費されないので、その分、電源電圧V5が低くても良い。よって、最低動作のための電源電圧V5が低くなることができる。
【0037】
また、例えば、アンプが使用され、アンプを制御する定電流源が存在し、その定電流源の定電流で各PMOSが動作するとする。すると、温度が低くなると、閾値電圧が高くなり、オーバードライブ電圧は変化せず、温度が高くなると、閾値電圧が低くなり、オーバードライブ電圧は変化せず、オーバードライブ電圧が一定になってしまう。しかし、本発明では、アンプが使用されず、アンプを制御する定電流源が存在せず、その定電流源の定電流で各PMOSが動作しない。すると、温度が低くなると、閾値電圧が高くなり、オーバードライブ電圧が低くなり、温度が高くなると、閾値電圧が低くなり、オーバードライブ電圧が高くなり、オーバードライブ電圧が一定にならない。つまり、閾値電圧とオーバードライブ電圧との変化が相殺される。よって、温度が低い時のゲート・ソース間電圧が低くなるので、その分、電源電圧V5が低くても良い。よって、最低動作のための電源電圧V5が低くなることができる。
【0038】
また、PMOS12とPMOS14とPMOS16とPMOS18とPMOS20との各ゲート・ドレイン間電圧(カスコード回路用電圧)は既に存在する抵抗41に発生する電圧(V3−V2)であるので、各カスコード回路用電圧を生成するための回路を新たに設ける必要性はない。よって、その分、バンドギャップ基準電圧回路の回路規模が小さくなる。
【0039】
また、温度が高くなっても、電源電圧V5が高くなり、PMOS11とPMOS13とPMOS15とPMOS17とPMOS19とのゲート・ソース間電圧及びソース・ドレイン間電圧も高くなるので、これらのトランジスタのドライブ能力が低くならない。
【0040】
<第二実施形態>
図3は、第二実施形態のバンドギャップ基準電圧回路を示す回路図である。
【0041】
[要素]第二実施形態のバンドギャップ基準電圧回路は、第一実施形態と比較すると、PMOS22、PMOS24、抵抗43〜44、NMOS34及びNMOS36が追加されている。
【0042】
[要素の接続関係]PMOS19は、ゲートをPMOS17のゲート及びPMOS16のドレインと抵抗41との接続点に接続され、ソースを電圧供給回路51の出力端子に接続され、ドレインをPMOS20のソースに接続される。PMOS20は、ゲートをPMOS18のゲート、抵抗41とPNP62のエミッタとの接続点及びPMOS12のゲートに接続され、ドレインをNMOS34のゲート及びNMOS36のゲートに接続される。抵抗43は、PMOS20のドレインとNMOS34のドレインとの間に設けられる。NMOS34は、ソースをNMOS35のドレインに接続される。NMOS35は、ゲートをNMOS37のゲート及びNMOS34のドレインに接続され、ソースを接地端子に接続される。PMOS21は、ゲートをPMOS23のゲート及びPMOS22のドレインに接続され、ソースを電源端子に接続され、ドレインをPMOS22のソースに接続される。PMOS22は、ゲートをPMOS24のゲート及び抵抗44とNMOS36のドレインとの接続点に接続される。抵抗44は、PMOS22のドレインとNMOS36のドレインとの間に設けられる。NMOS36は、ソースをNMOS37のドレインに接続される。NMOS37は、ソースを接地端子に接続される。PMOS23は、ソースを電源端子に接続され、ドレインをPMOS24のソースに接続される。PMOS24は、ドレインを出力端子52に接続される。抵抗42は、出力端子52とPNP63のエミッタとの間に設けられる。PNP63は、ベース及びコレクタを接地端子に接続される。
【0043】
次に、第二実施形態のバンドギャップ基準電圧回路の動作について説明する。
【0044】
ここで、PMOS21〜24は、同じサイズである。NMOS34〜37は、同じサイズである。
【0045】
[温度が高くなる時の動作]第一実施形態のように、抵抗41に電圧(V1−V2)と正確に等しい電圧(V3−V2)が発生し、基準電圧Vrefは温度特性を持ちにくくなる。
【0046】
なお、NMOS34及びNMOS36は、NMOS35及びNMOS37に対し、カスコード回路として機能する。後者のトランジスタ群と前者のトランジスタ群との各ゲート電圧差は抵抗43に発生する電圧になるので、後者のトランジスタ群と前者のトランジスタ群との各ソース電圧差も抵抗43に発生する電圧になる。つまり、後者のトランジスタ群の各ソース・ドレイン間電圧は、抵抗43に発生する電圧になる。よって、後者のトランジスタ群の各ドレイン電圧は、後者のトランジスタ群の各ドレインに対する接続関係にそれぞれ基づかず、抵抗43に発生する電圧に基づく。
【0047】
また、PMOS22及びPMOS24は、NMOS21及びNMOS23に対し、カスコード回路として機能する。後者のトランジスタ群と前者のトランジスタ群との各ゲート電圧差は抵抗44に発生する電圧になるので、後者のトランジスタ群と前者のトランジスタ群との各ソース電圧差も抵抗44に発生する電圧になる。つまり、後者のトランジスタ群の各ソース・ドレイン間電圧は、抵抗44に発生する電圧になる。よって、後者のトランジスタ群の各ドレイン電圧は、後者のトランジスタ群の各ドレインに対する接続関係にそれぞれ基づかず、抵抗44に発生する電圧に基づく。
【0048】
[温度が低くなる時の動作]第一実施形態のように、抵抗41に電圧(V1−V2)と正確に等しい電圧(V3−V2)が発生し、基準電圧Vrefは温度特性を持ちにくくなる。
【0049】
次に、第二実施形態のバンドギャップ基準電圧回路の各ノードで成立する数式についてそれぞれ説明する。
【0050】
式(5)より、抵抗43の抵抗がR3であるとすると、抵抗43に発生する電圧Vr3は式21によって算出される。
Vr3
=I・R3
=Aln(N)・R3/R1・・・(21)
NMOS34〜37において、ゲート長がLnであるとし、ゲート幅がWnであるとし、キャリア移動度がμnであるとし、ゲート絶縁膜の容量がCoxnであるとすると、ドライブ能力Dnは式22によって算出される。
Dn=(Ln/Wn)・1/(μn・Coxn)・・・(22)
NMOS35及びNMOS37において、ソース・ドレイン間電圧Vdsnは式23によって算出される。
Vdsn=Dn1/2・(2I)1/2・・・(23)
NMOS35及びNMOS37において、これらのトランジスタのソース・ドレイン間電圧Vdsnは抵抗43に発生する電圧Vr3になるので、式(21)より、
Vdsn=Aln(N)・R3/R1・・・(24)
が成立し、式(23)及び式(24)より、
Dn1/2・(2I)1/2=Aln(N)・R3/R1・・・(25)
が成立する。ここで、これらのトランジスタの動作が確保されるように、
Dn1/2・(2I)1/2<Aln(N)・R3/R1・・・(26)
が常に成立している必要がある。つまり、式(5)より、
Dn1/2・(2Aln(N)/R1)1/2<Aln(N)・R3/R1
2Dn・R1/R32<Aln(N)・・・(27)
が常に成立している必要がある。式(27)の右辺及び左辺は共に正の温度係数を持つので、式(27)は比較的容易に成立する。
【0051】
式(5)より、抵抗44の抵抗がR4であるとすると、抵抗44に発生する電圧Vr4は式28によって算出される。
Vr4
=I・R4
=Aln(N)・R4/R1・・・(28)
PMOS11〜24において、ゲート長がLpであるとし、ゲート幅がWpであるとし、キャリア移動度がμpであるとし、ゲート絶縁膜の容量がCoxpであるとすると、ドライブ能力Dpは式29によって算出される。
Dp=(Lp/Wp)・1/(μp・Coxp)・・・(29)
PMOS21及びPMOS23において、ソース・ドレイン間電圧Vdspは式30によって算出される。
Vdsp=Dp1/2・(2I)1/2・・・(30)
PMOS21及びPMOS23において、これらのトランジスタのソース・ドレイン間電圧Vdspは抵抗44に発生する電圧Vr4になるので、式(28)より、
Vdsn=Aln(N)・R4/R1・・・(31)
が成立し、式(30)及び式(31)より、
Dp1/2・(2I)1/2=Aln(N)・R4/R1・・・(32)
が成立する。ここで、これらのトランジスタの動作が確保されるように、
Dp1/2・(2I)1/2<Aln(N)・R4/R1・・・(33)
が常に成立している必要がある。つまり、式(5)より、
Dp1/2・(2Aln(N)/R1)1/2<Aln(N)・R4/R1
2Dp・R1/R42<Aln(N)・・・(34)
が常に成立している必要がある。式(34)の右辺及び左辺は共に正の温度係数を持つので、式(34)は比較的容易に成立する。
【0052】
[効果]このようにすると、NMOS35及びNMOS37の各ドレイン電圧は、NMOS35及びNMOS37の各ドレインに対する接続関係にそれぞれ基づかず、抵抗43に発生する電圧Vr3に基づく。よって、NMOS35及びNMOS37からなるカレントミラー回路の出力電流が正確になる。また、PMOS21及びPMOS23の各ドレイン電圧は、PMOS21及びPMOS23の各ドレインに対する接続関係にそれぞれ基づかず、抵抗44に発生する電圧Vr4に基づく。よって、PMOS21及びPMOS23からなるカレントミラー回路の出力電流が正確になる。
【0053】
<第三実施形態>
図4は、第三実施形態のバンドギャップ基準電圧回路を示す回路図である。
【0054】
[要素]第三実施形態のバンドギャップ基準電圧回路は、第一実施形態と比較すると、PMOS19〜21、PMOS23、NMOS35、NMOS37、抵抗42及びPNP63が削除され、アンプ71、PMOS72〜73、抵抗75〜76及びPMOS77〜78が追加されている。
【0055】
[要素の接続関係]アンプ71は、電源端子と接地端子との間に設けられ、非反転入力端子をPMOS14のドレインとPNP61のエミッタとの接続点に接続され、反転入力端子をPMOS72のドレインと抵抗75との接続点に接続され、出力端子をPMOS72〜73のゲートに接続される。PMOS72は、ソースを電源端子に接続される。抵抗75は、PMOS72のドレインと接地端子との間に設けられる。PMOS73は、ソースを電源端子に接続され、ドレインを出力端子52に接続される。抵抗76は、出力端子52と接地端子との間に設けられる。PMOS77は、ゲートをPMOS17のゲート及びPMOS16のドレインと抵抗41との接続点に接続され、ソースを電圧供給回路51の出力端子に接続され、ドレインをPMOS78のソースに接続される。PMOS78は、ゲートをPMOS18のゲート、抵抗41とPNP62のエミッタとの接続点及びPMOS12のゲートに接続され、ドレインを出力端子52に接続される。
【0056】
[要素の機能]PMOS77は、電源電圧Vddに基づいて動作し、抵抗41に流れる電流に基づき、正の温度係数を持つ出力電流を流す。PMOS72は、電源電圧Vddに基づいて動作し、電圧V1及び抵抗75に基づき、負の温度係数を持つ出力電流を流す。PMOS73は、電源電圧Vddに基づいて動作し、PMOS72の出力電流に基づき、負の温度係数を持つ出力電流を流す。抵抗76は、PMOS77の正の温度係数を持つ出力電流及びPMOS73の負の温度係数を持つ出力電流の両方を流すことにより、基準電圧Vrefを発生する。
【0057】
次に、第三実施形態のバンドギャップ基準電圧回路の動作について説明する。
【0058】
ここで、PMOS11〜18及びPMOS77〜78は、同じサイズである。PMOS72〜73は、同じサイズである。
【0059】
また、アンプ71の非反転入力端子の電圧は電圧V1であり、アンプ71の反転入力端子の電圧は電圧V8である。PMOS72は電流I72を流し、PMOS73は電流I73を流し、PMOS77は電流I77を流す。
【0060】
[温度が高くなる時の動作]第一実施形態のように、抵抗41に電圧(V1−V2)と正確に等しい電圧(V3−V2)が発生する。
【0061】
第一実施形態のように、電圧V1と電圧V3とが等しく、電圧V1〜V2は負の温度係数を持ち、電圧V2の負の温度係数は電圧V1よりも急な傾きになっている。よって、抵抗41に発生する電圧(V3−V2)は正の温度係数を持つ。すると、抵抗41に流れる電流I15も正の温度係数を持つ。電流I15は、PMOS15及びPMOS77からなるカレントミラー回路により、電流I77になる。電流I77も正の温度係数を持つ。
【0062】
アンプ71の非反転入力端子と反転入力端子とはイマジナリショートしているので、電圧V1と電圧V8とはほぼ等しくなっている。電圧V1及び電圧V8は負の温度係数を持つので、電流I72も負の温度係数を持つ。電流I72は、NMOS72〜73からなるカレントミラー回路により、電流I73になる。電流I73も負の温度係数を持つ。
【0063】
ここで、電流I77及び電流I73は抵抗76に流れ込む。電流I77は正の温度係数を持ち、電流I73は負の温度係数を持ち、出力端子52で電流I77の正の温度係数と電流I73の負の温度係数とが相殺されると、抵抗76に流れる電流は温度特性を持ちにくくなり、抵抗76に発生する電圧も温度特性を持ちにくくなるので、基準電圧Vrefも温度特性を持ちにくくなる。
【0064】
[温度が低くなる時の動作]前述のように、抵抗41に電圧(V1−V2)と正確に等しい電圧(V3−V2)が発生し、基準電圧Vrefは温度特性を持ちにくくなる。
【0065】
次に、第三実施形態のバンドギャップ基準電圧回路の各ノードで成立する数式についてそれぞれ説明する。
【0066】
式(2)より、電流I72及び電流I73の電流が等しくてI2であるとし、抵抗75の抵抗はR5であるとすると、電圧V7は式51によって算出され、電流I2は式52によって算出される。
V7
=V1
=Aln(I/Is)
=R5・I2・・・(51)
I2=Aln(I/Is)/R5・・・(52)
式(5)及び式(52)より、抵抗75に流れる電流I3は式53によって算出される。
I3=Aln(N)/R1+Aln(I/Is)/R5
I3=Aln(N)/R1+Aln{Aln(N)/(R1・Is)}/R5・・・(53)
抵抗76の抵抗はR6であるとすると、基準電圧Vrefは式54によって算出される。
Vref
=R6・I3
=Aln(N)・R6/R1+Aln{Aln(N)/(R1・Is)}・R6/R5
=Aln(N)・R6/R1−Aln{R1・Is/Aln(N)}・R6/R5・・・(54)
ここで、式(54)の第二項の{R1・Is/Aln(N)}において、分母の係数A及び分子の逆方向飽和電流Isは温度変化する。そこで、分母のN及び分子の抵抗R1が調整されることにより、分母の温度変化と分子の温度変化とが等しくなると、前述の{R1・Is/Aln(N)}の温度変化がなくなる。
【0067】
[効果]このようにすると、PMOS15及びPMOS77からなるカレントミラー回路とPMOS72〜73からなるカレントミラー回路とのカレントミラー比が調整されると、電流I77及び電流I73が調整され、抵抗76に流れる電流も調整され、抵抗76に発生する電圧も調整され、基準電圧Vrefも調整される。例えば、電流I77及び電流I73が少なくなると、抵抗76に流れる電流も少なくなり、抵抗76に発生する電圧が低くなり、基準電圧Vrefも低くなる。すると、低い基準電圧Vrefが容易に出力されることができる。
【図面の簡単な説明】
【0068】
【図1】本発明のバンドギャップ基準電圧回路の第一実施形態を示す回路図である。
【図2】電圧供給回路の一例を示す回路図である。
【図3】本発明のバンドギャップ基準電圧回路の第二実施形態を示す回路図である。
【図4】本発明のバンドギャップ基準電圧回路の第三実施形態を示す回路図である。
【図5】従来のバンドギャップ基準電圧回路を示す回路図である。
【符号の説明】
【0069】
11〜21、23 PMOS 32〜33、35、37 NMOS
41〜42 抵抗 51 電圧供給回路
52 出力端子 61〜63 PNP

【特許請求の範囲】
【請求項1】
基準電圧を生成するバンドギャップ基準電圧回路において、
温度に基づき、負の温度係数を持つ出力電圧を出力する第一感温素子と、
前記温度に基づき、負の温度係数を持つ出力電圧を出力する第二感温素子と、
前記第一感温素子の出力電圧から前記第二感温素子の出力電圧を減算した電圧に基づき、正の温度係数を持つ電圧を発生する第一抵抗と、
第二電源電圧に基づいて動作し、前記第一感温素子の出力電圧に基づき、出力電流を流す第一の第一導電型MOSトランジスタと、
前記第二電源電圧に基づいて動作し、前記第二感温素子の出力電圧と前記第一抵抗に発生する電圧との合計電圧に基づき、出力電流を流す第二の第一導電型MOSトランジスタと、
前記第二電源電圧に基づいて動作し、前記第二の第一導電型MOSトランジスタの出力電流に基づき、出力電流を流す第一の第二導電型MOSトランジスタと、
第一電源電圧に基づいて動作し、前記第一の第一導電型MOSトランジスタ及び前記第一の第二導電型MOSトランジスタの出力電流によって決定される入力電圧が低くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで高くなるよう動作し、前記入力電圧が高くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで低くなるよう動作することにより、前記第一感温素子の出力電圧と前記合計電圧とが等しくなるよう前記第二電源電圧を供給する電圧供給回路と、
前記第一電源電圧に基づいて動作し、前記第一抵抗に流れる電流に基づき、正の温度係数を持つ出力電流を流す第三の第一導電型MOSトランジスタと、
前記第三の第一導電型MOSトランジスタの出力電流に基づき、正の温度係数を持つ電圧を発生する第二抵抗と、
前記第三の第一導電型MOSトランジスタの出力電流及び前記温度に基づき、負の温度係数を持つ出力電圧を出力する第三感温素子と、
を備えることを特徴とするバンドギャップ基準電圧回路。
【請求項2】
前記第一及び前記第二の第一導電型MOSトランジスタのドレインにそれぞれ設けられる複数個の第一カスコード回路、
を備えることを特徴とする請求項1記載のバンドギャップ基準電圧回路。
【請求項3】
前記第三の第一導電型MOSトランジスタのドレインに設けられる第二カスコード回路、
を備えることを特徴とする請求項2記載のバンドギャップ基準電圧回路。
【請求項4】
前記電圧供給回路は、
ソースを出力端子に接続され、ドレインに前記第一電源電圧を印加される第二導電型デプレッションMOSトランジスタと、
前記第二導電型デプレッションMOSトランジスタのゲートとソースとの間に設けられる第三抵抗と、
ゲートに前記入力電圧を印加され、ソースを接地端子に接続され、ドレインを前記第二導電型デプレッションMOSトランジスタのゲートに接続される第二の第二導電型MOSトランジスタと、
を有することを特徴とする請求項1記載のバンドギャップ基準電圧回路。
【請求項5】
基準電圧を生成するバンドギャップ基準電圧回路において、
温度に基づき、負の温度係数を持つ出力電圧を出力する第一感温素子と、
前記温度に基づき、負の温度係数を持つ出力電圧を出力する第二感温素子と、
前記第一感温素子の出力電圧から前記第二感温素子の出力電圧を減算した電圧に基づき、正の温度係数を持つ電圧を発生する第一抵抗と、
第二電源電圧に基づいて動作し、前記第一感温素子の出力電圧に基づき、出力電流を流す第一の第一導電型MOSトランジスタと、
前記第二電源電圧に基づいて動作し、前記第二感温素子の出力電圧と前記第一抵抗に発生する電圧との合計電圧に基づき、出力電流を流す第二の第一導電型MOSトランジスタと、
前記第二電源電圧に基づいて動作し、前記第二の第一導電型MOSトランジスタの出力電流に基づき、出力電流を流す第一の第二導電型MOSトランジスタと、
第一電源電圧に基づいて動作し、前記第一の第一導電型MOSトランジスタ及び前記第一の第二導電型MOSトランジスタの出力電流によって決定される入力電圧が低くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで高くなるよう動作し、前記入力電圧が高くなると前記第二電源電圧が前記第一電源電圧の変動に依存しないで低くなるよう動作することにより、前記第一感温素子の出力電圧と前記合計電圧とが等しくなるよう前記第二電源電圧を供給する電圧供給回路と、
前記第一電源電圧に基づいて動作し、前記第一抵抗に流れる電流に基づき、正の温度係数を持つ出力電流を流す第三の第一導電型MOSトランジスタと、
前記第一電源電圧に基づいて動作し、前記第一感温素子の出力電圧及び第二抵抗に基づき、負の温度係数を持つ出力電流を流す第四の第一導電型MOSトランジスタと、
前記第一電源電圧に基づいて動作し、前記第四の第一導電型MOSトランジスタの出力電流に基づき、負の温度係数を持つ出力電流を流す第五の第一導電型MOSトランジスタと、
前記第三の第一導電型MOSトランジスタの正の温度係数を持つ出力電流及び前記第五の第一導電型MOSトランジスタの負の温度係数を持つ出力電流の両方を流すことにより、前記基準電圧を発生する第二抵抗と、
を備えることを特徴とするバンドギャップ基準電圧回路。
【請求項6】
前記第一及び前記第二の第一導電型MOSトランジスタのドレインにそれぞれ設けられる複数個の第一カスコード回路、
を備えることを特徴とする請求項5記載のバンドギャップ基準電圧回路。
【請求項7】
前記電圧供給回路は、
ソースを出力端子に接続され、ドレインに前記第一電源電圧を印加される第二導電型デプレッションMOSトランジスタと、
前記第二導電型デプレッションMOSトランジスタのゲートとソースとの間に設けられる第三抵抗と、
ゲートに前記入力電圧を印加され、ソースを接地端子に接続され、ドレインを前記第二導電型デプレッションMOSトランジスタのゲートに接続される第二の第二導電型MOSトランジスタと、
を有することを特徴とする請求項5記載のバンドギャップ基準電圧回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【公開番号】特開2010−73133(P2010−73133A)
【公開日】平成22年4月2日(2010.4.2)
【国際特許分類】
【出願番号】特願2008−242862(P2008−242862)
【出願日】平成20年9月22日(2008.9.22)
【出願人】(000002325)セイコーインスツル株式会社 (3,629)
【Fターム(参考)】