パワー半導体素子の駆動回路及びパワー半導体素子回路
【課題】パワー半導体素子回路のパワー損失を低減することができるパワー半導体素子の駆動回路を提供する。
【解決手段】ハイレベルの電圧が制御端子に印加されたときにオンになるパワー半導体素子を駆動する回路であって、ドライバーＩＣ２と、ドライバーＩＣ２の出力電圧がハイレベルであるときに、ドライバーＩＣ２の出力電圧よりも高い電圧をｎチャネルのパワーＭＯＳＦＥＴ１のゲート端子に印加する高電圧駆動回路３とを備えることを特徴とするパワー半導体素子の駆動回路。
【解決手段】ハイレベルの電圧が制御端子に印加されたときにオンになるパワー半導体素子を駆動する回路であって、ドライバーＩＣ２と、ドライバーＩＣ２の出力電圧がハイレベルであるときに、ドライバーＩＣ２の出力電圧よりも高い電圧をｎチャネルのパワーＭＯＳＦＥＴ１のゲート端子に印加する高電圧駆動回路３とを備えることを特徴とするパワー半導体素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体素子の駆動回路及びパワー半導体素子回路に関し、また、パワー半導体素子回路を用いたＤＣ−ＤＣコンバーターモジュール、ＤＣ−ＡＣインバータモジュール等のパワーモジュール及びそのパワーモジュールを用いたＦＡ機器、ＯＡ機器、一般家電などの電子機器に関する。
【背景技術】
【０００２】
パワー半導体素子を使用した回路すなわちパワー半導体素子回路において、オン時のパワー損失をできるだけ下げて効率を上げることが、パワー半導体素子回路を用いたパワーモジュール及びそのパワーモジュールを用いた電子機器の省電力化に必要不可欠である。
【０００３】
ここで、従来のパワー半導体素子の駆動回路の一例を図７に示す。図７に示すパワー半導体素子の駆動回路は、ｎチャネルのパワーＭＯＳＦＥＴ１を駆動する回路であって、ドライバーＩＣ２によって構成される。以下、この回路の動作について説明する。パワーＭＯＳＦＥＴ１のゲートにドライバーＩＣ２の出力電圧が印加され、このドライバーＩＣ２の出力電圧がローレベルである場合、パワーＭＯＳＦＥＴ１はオフとなり、配線抵抗７を有する配線を介してパワーＭＯＳＦＥＴ１のドレインに接続される負荷（不図示）には電流が流れない。なお、パワーＭＯＳＦＥＴ１のソースは、配線抵抗７’を有する配線を介してグランドに接続される。一方、ドライバーＩＣ２の出力電圧がハイレベルになった場合、パワーＭＯＳＦＥＴ１はオンとなり、上述した負荷に電流を流すことができる。パワー損失を低減するためには、パワーＭＯＳＦＥＴ１のオン状態における抵抗（オン抵抗）をできるだけ小さくする必要がある。
【０００４】
次に、従来のパワー半導体素子回路を搭載した回路基板の一構造例を図８（ａ）に示す。図８（ａ）に示す回路基板８に搭載された従来のパワー半導体素子回路は、図８（ｂ）に示すように２つのｎチャネルのパワーＭＯＳＦＥＴ５及び６をシリーズにつなげた回路である。図８（ａ）に示す回路基板８では、２つのパワーＭＯＳＦＥＴチップ５及び６をそれぞれ回路基板８上に形成されている導体パターン９の所定位置にダイボンドしてから回路基板８上に形成されている導体パターン９の所定箇所にアルミワイヤでワイヤボンドし、端子Ｐ１、Ｐ２、及びＮを外部に引き出してパワー半導体素子回路を構成している。端子Ｐ１、Ｐ２、及びＮそれぞれとパワーＭＯＳＦＥＴチップとの間の導体パターンには大電流が流れるため、かかる導体パターンの抵抗をできるだけ小さくすることがパワー損失を低減するために必要である。
【０００５】
特許文献１は、パワー混成集積回路において、配線抵抗の低減を図るために、ワイヤボンドの代わりに金属箔によって端子間或いは電極間を橋渡しする技術を開示している。しかし、このような金属箔を接続する方法は一般的ではなく生産性が悪い。
【０００６】
特許文献２は、半導体モジュールにおいて、放熱用の金属板に生じる渦電流によって半導体モジュール内の配線インダクタンスが低減するように配線パターンを工夫する技術を開示している。しかし、かかる技術の配線パターンでは、複数の配線ブロックが直列接続されるので、配線そのものの内部抵抗は大きくなる。
【０００７】
特許文献３は、ゲート駆動回路において、主スイッチ素子を駆動する際に使用される電力の一部を再利用する技術を開示している。かかる技術は、主スイッチ素子のオン抵抗を低減するものではない。
【０００８】
特許文献４は、半導体装置において、主スイッチ素子と並列に主スイッチ素子よりも飽和電流の少ない過電流検知用の副スイッチ素子を設けることにより、主スイッチ素子の飽和電流を大きくし、オン抵抗を低減する技術を開示している。しかし、かかる技術は、主スイッチ素子のオン抵抗そのものを小さくするものではなく、飽和電流を大きくするものであるから、オン抵抗を小さくするには主スイッチ素子そのものの性能を向上する必要がある。
【０００９】
【特許文献１】特開平７−２５４７５９号公報
【特許文献２】特開平１０−７４８８６号公報
【特許文献３】特開２００４−１４０９７７号公報
【特許文献４】特開平７−８６５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図９の「２５℃におけるｎチャネルのパワーＭＯＳＦＥＴのオン抵抗とゲート・ソース間電圧との特性例」に示すとおり、ｎチャネルのパワーＭＯＳＦＥＴはゲート電圧を高くすることによりオン抵抗が下がる特性を有している。しかし、図７に示す従来のパワー半導体素子の駆動回路、すなわちパワーＭＯＳＦＥＴ１をドライバーＩＣ２で駆動する回路では、ドライバーＩＣ２の動作電源電圧に制限があり１０〜２０Ｖ程度しかパワーＭＯＳＦＥＴ１のゲートに電圧を印加することができないため、それ以上のゲート電圧を印加してパワーＭＯＳＦＥＴ１のオン抵抗を下げることができない。
【００１１】
また、パワーＭＯＳＦＥＴの出力側の配線抵抗についてもオン抵抗を増やす要因となるためこれを出来るだけ小さくする必要がある。この配線抵抗について、図８（ａ）を参照して以下に説明する。回路基板の外部に引き出す端子について外部の部品との位置関係によって、端子Ｐ２や端子Ｎのように引き出す位置がパワーＭＯＳＦＥＴから遠くなる場合があり、この場合回路基板の外部に引き出す端子とパワーＭＯＳＦＥＴチップとの間の導体パターンの距離が長くなり、配線抵抗を上げる要因となる。回路基板の導体パターン箔を厚くすると、抵抗値は下がるが導体パターン箔厚さに限界があり、さらに熱による回路基板のそりやコスト高の問題も生じる。また、他の部品を実装する領域１１では、駆動回路、抵抗、コンデンサ、サーミスタ、ダイオード等の部品を実装するスペースを確保する必要があるため、この部分に対応する導体パターンの距離を短くすることも困難である。
【００１２】
本発明は、上記の状況に鑑み、パワー半導体素子回路のパワー損失を低減することができるパワー半導体素子の駆動回路、パワー損失を低減することができるパワー半導体素子回路、上記パワー半導体素子の駆動回路や上記パワー半導体素子回路を用いたパワーモジュール、及び上記パワーモジュールを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明に係るパワー半導体素子の駆動回路は、ハイレベルの電圧が制御端子に印加されたときにオンになるパワー半導体素子を駆動する回路であって、ドライバーＩＣと、前記ドライバーＩＣの出力電圧がハイレベルであるときに、前記ドライバーＩＣの出力電圧よりも高い電圧を前記パワー半導体素子の制御端子に印加する電圧印加手段とを備える構成としている。
【００１４】
このような構成によると、前記ドライバーＩＣのハイレベル出力電圧よりも高い電圧が前記パワー半導体素子の制御端子に印加されるため、従来に比べて前記パワー半導体素子のオン抵抗を下げることができる。したがって、上記構成のパワー半導体素子の駆動回路を搭載するパワー半導体素子回路では、パワー損失を低減することができる。
【００１５】
前記電圧印加手段は、例えばトランジスタによって構成することができる。また、前記ドライバーＩＣ保護用のツェナーダイオードを前記ドライバーＩＣの出力側に設けてもよい。
【００１６】
上記目的を達成するために本発明に係るパワー半導体素子回路は、パワー半導体素子と、前記パワー半導体素子を搭載した回路基板に形成される導体パターンと、前記導体パターンであって、前記パワー半導体素子の制御端子以外の端子に電気的に接続されているパターンに対して並列にボンディング配線される少なくとも１本の金属ワイヤ又は金属リボンとを備える構成としている。
【００１７】
このような構成によると、金属ワイヤ又は金属リボンがボンディング配線される導体パターンの配線抵抗を従来（金属ワイヤ又は金属リボンがボンディング配線されない構成）よりも下げることができるので、パワー損失を低減することができる。
【００１８】
前記金属ワイヤ又は金属リボンは、例えばアルミワイヤ又はアルミリボンにするとよい。また、より一層パワー損失を低減するために、前記金属ワイヤ又は金属リボンを複数本並列にボンディング配線したものを１つのブロックとし、前記導体パターンであって、前記パワー半導体素子の制御端子以外の端子に電気的に接続されているパターンの長手方向に直列に前記ブロックを複数配置するようにしてもよい。
【００１９】
また、上記各構成の本発明に係るパワー半導体素子回路が、上記各構成の本発明に係るパワー半導体素子の駆動回路を備えるようにしてもよい。これにより、大幅にパワー損失を低減することができる。さらに、前記パワー半導体素子を複数備え、その複数のパワー半導体素子のうち少なくとも二つが並列接続されるようにすれば、より一層パワー損失を低減することができる。
【００２０】
また、上記目的を達成するために本発明に係るパワーモジュールは、上記各構成の本発に係るパワー半導体素子の駆動回路を有するパワー半導体回路又は上記各構成の本発明に係るパワー半導体回路を備える構成とする。
【００２１】
また、上記目的を達成するために本発明に係る電子機器は、上記構成の本発明に係るパワーモジュールを備える構成とする。
【発明の効果】
【００２２】
本発明によると、パワー半導体素子回路のパワー損失を低減することができる。
【発明を実施するための最良の形態】
【００２３】
本発明の具体的な実施形態について図面を参照して以下に説明する。
【００２４】
＜第１の実施形態＞
本発明に係るパワー半導体素子の駆動回路の一例を図１に示す。なお、図１において図７と同一の部分には同一の符号を付す。図１に示すパワー半導体素子の駆動回路は、ドライバーＩＣ２と高電圧駆動回路３とによって構成され、ドライバーＩＣ２からの出力電圧よりも高い電圧をｎチャネルのパワーＭＯＳＦＥＴ１のゲートに印加することのできる駆動回路である。パワーＭＯＳＦＥＴ１のゲートとドライバーＩＣ２との間に高電圧駆動回路３を設けている。
【００２５】
図１に示すパワー半導体素子の駆動回路の動作について説明する。第１の電源電圧（Ｖｃｃ１）はドライバーＩＣ２に供給され、第２の電源電圧(Ｖｃｃ２)は高電圧駆動回路３に供給される。第２の電源電圧(Ｖｃｃ２)は、ドライバーＩＣ２の出力電圧がハイレベルであるときに、ドライバーＩＣ２の出力電圧より高い電圧をパワーＭＯＳＦＥＴ１のゲートに印加するために、第１の電源電圧(Ｖｃｃ１)よりも高い電圧を設定する。
【００２６】
まず、ドライバーＩＣ２の出力電圧がローレベルである場合、パワーＭＯＳＦＥＴ１のゲートをドライバーＩＣ２でローレベル電圧に引っ張るため、パワーＭＯＳＦＥＴ１はオフとなり、配線抵抗７を有する配線を介してパワーＭＯＳＦＥＴ１のドレインに接続される負荷（不図示）には電流が流れない。
【００２７】
次に、ドライバーＩＣ２の出力電圧がハイレベルになった場合、高電圧駆動回路３のＮＰＮトランジスタがオンし、それに伴って次段のＰＮＰトランジスタもオンして、パワーＭＯＳＦＥＴ１のゲートにＰＮＰトランジスタから供給されるハイレベル電圧（≒第２の電源電圧(Ｖｃｃ２)）が印加され、パワーＭＯＳＦＥＴ１がオンとなり上記負荷に電流を流すことができる。この場合、ドライバーＩＣ２のハイレベル出力電圧よりも高い電圧がパワーＭＯＳＦＥＴ１のゲートに印加されるため、図７に示す従来のパワー半導体素子の駆動回路に比べて、パワーＭＯＳＦＥＴ１のオン抵抗を下げることができる。したがって、図１に示すパワー半導体素子の駆動回路を搭載するパワー半導体素子回路では、パワー損失を低減することができる。
【００２８】
＜第２の実施形態＞
本発明に係るパワー半導体素子の駆動回路の他の例を図２に示す。なお、図２において図１と同一の部分には同一の符号を付す。図２に示すパワー半導体素子の駆動回路は、図１に示すパワー半導体素子の駆動回路にツェナーダイオード４を新たに付加した構成である。ツェナーダイオード４は、ドライバーＩＣ２を保護するために、高電圧駆動回路３とドライバーＩＣ２との間に設けられている。
【００２９】
図２に示すパワー半導体素子の駆動回路の基本的な動作は、図１に示すパワー半導体素子の駆動回路と同じであるが、ドライバーＩＣ２の出力端にかかる電圧をツェナーダイオード４のツェナー電圧以下に抑制することにより、ドライバーＩＣ２の出力端に高電圧がかかってドライバーＩＣ２が破壊することを防止している点が図１に示すパワー半導体素子の駆動回路と異なっている。
【００３０】
＜第３の実施形態＞
本発明の第３の実施形態について図３及び図４を参照して説明する。なお、図３において図８と同一の部分には同一の符号を付す。本発明に係るパワー半導体素子回路を搭載した回路基板の一構造例を図３（ａ）の上面図及び側面図に示す。図３（ａ）に示す回路基板８に搭載された本発明に係るパワー半導体素子回路は、図３（ｂ）に示すように２つのパワーＭＯＳＦＥＴ５及び６をシリーズにつなげた回路である。図３（ａ）に示す回路基板８では、２つのパワーＭＯＳＦＥＴチップ５及び６をそれぞれ回路基板８上に形成されている導体パターン９の所定位置にダイボンドしてから回路基板８上に形成されている導体パターン９の所定箇所にアルミワイヤでワイヤボンドし、端子Ｐ１、Ｐ２、及びＮを外部に引き出してパワー半導体素子回路を構成している。
【００３１】
図３（ａ）に示す回路基板８に搭載された本発明に係るパワー半導体素子回路では、回路基板８の端子Ｎが外部に引き出されている導体パターンに対して並列に３本のアルミワイヤ１０をボンディング配線しているので、パワーＭＯＳＦＥＴ６のソースと端子Ｎとの間の配線抵抗７’を従来（図８参照）よりも下げることができる。
【００３２】
また、図３（ａ）に示す回路基板８に搭載された本発明に係るパワー半導体素子回路では、回路基板８の端子Ｐ２が引き出されている導体パターンに対して並列に３本のアルミワイヤ１０をボンディング配線したものを１ブロックとしてさらにその導体パターンの長手方向に直列にもう１ブロック配線しているので、パワーＭＯＳＦＥＴ５のソース及びパワーＭＯＳＦＥＴ６のドレインと端子Ｐ２との間の配線抵抗７を従来（図８参照）よりも下げることができる。さらに、３本のアルミワイヤをボンディング配線したブロックを２つ設け直列に配置しているので、１ブロックのみを配置する場合に比べて配線抵抗を下げることができる。
【００３３】
ここで、導体パターンに対して並列にアルミワイヤをボンディング配線した場合とアルミワイヤをボンディング配線しない場合との導体パターンの抵抗−電流特性を図４（ａ）に示す。図４（ａ）に示す特性は２５℃におけるものであり、導体パターンの抵抗は図４（ｂ）に示すＡ−Ｂ間の抵抗である。また、導体パターンに対して並列にアルミワイヤをボンディング配線する場合には６本のアルミワイヤを図４（ｂ）のように配線し、各アルミワイヤは直径３５０μｍ、長さ３５ｍｍである。図４に示す特性比較結果から、導体パターンに対して並列にアルミワイヤをボンディング配線することによってその導体パターンの配線抵抗が下がることが実験的に確認された。
【００３４】
なお、導体パターンに対して並列にボンディング配線するアルミワイヤは１本であってもその導体パターンの配線抵抗を下げる効果はあるが、配線抵抗を下げる効果を大きくする観点から、導体パターンに対して並列にボンディング配線するアルミワイヤの本数およびブロック数については回路基板の導体パターンのレイアウトによる制限内で許せる限り増やすことが望ましい。また、本実施形態では回路基板の導体パターンに対して並列にボンディング配線するワイヤとして、アルミワイヤを用いたが、本発明はこれに限定されることはなく、アルミワイヤの代わりに金ワイヤ、銅ワイヤ、合金ワイヤ等の他の金属ワイヤを用いてもよい。また、金属ワイヤに替えて金属リボンを用いてもよい。
【００３５】
＜第４の実施形態＞
第４の実施形態は、上述した第２の実施形態と第３の実施形態とを組み合わせた実施形態である。すなわち、第３の実施形態において、他の部品を実装する領域１１に実装されるパワー半導体素子の駆動回路を第２の実施形態の構成にしたものである。したがって、本発明の第４の実施形態に係るパワー半導体素子回路は図５に示すようになる。なお、図５において、図２及び図３と同一の部分には同一の符号を付す。本発明の第４の実施形態に係るパワー半導体素子回路は、上述した第２の実施形態と第３の実施形態とを組み合わせた回路構成であるので、第２の実施形態単独又は第３の実施形態単独よりもさらにパワー半導体素子回路のオン抵抗の低減を図ることができ、パワー損失を低減することができる。
【００３６】
＜第５の実施形態＞
本発明の第５の実施形態に係るパワー半導体素子回路は、本発明の第４の実施形態に係るパワー半導体素子回路にパワーＭＯＳＦＥＴを２個新たに付加し、パワーＭＯＳＦＥＴを２個パラレルに接続した実施形態である。したがって、本発明の第５の実施形態に係るパワー半導体素子回路は図６に示すようになる。パワーＭＯＳＦＥＴを２個パラレルに接続することによりさらにパワー半導体素子回路のオン抵抗の低減を図ることができ、パワー損失を低減することができる。なお、本実施形態では、パワーＭＯＳＦＥＴを２個パラレルに接続しているが、３個以上のパワーＭＯＳＦＥＴをパラレルに接続した構成にしてもよい。
【００３７】
なお、上述した第１〜第５の実施形態においては、パワー半導体素子としてパワーＭＯＳＦＥＴを用いたが、本発明はこれに限定されることはなく、ＩＧＢＴ、パワートランジスタ、ＧａＮパワーデバイス、ＳｉＣパワーデバイス等の他のパワー半導体素子を用いてもよい。また、上述したパワー半導体素子の駆動回路を有するパワー半導体回路又は上述した本発明に係るパワー半導体素子回路を用いてＤＣ−ＤＣコンバーターモジュール、ＤＣ−ＡＣインバータモジュール等のパワーモジュールを構成することができる。例えば、図３において、端子Ｐ１にＤＣ電圧を印加し、端子Ｎをグランド電位とし、端子Ｐ２に平滑用コンデンサを接続し、他の部品を実装する領域１１に設けるパワー半導体素子の駆動回路をパワーＭＯＳＦＥＴ５及び６のオン／オフを相補的に切り替える駆動回路にすると、ＤＣ−ＤＣコンバーターモジュールとなる。また、上記パワーモジュールは、ＦＡ機器、ＯＡ機器、一般家電などの電子機器の電源部として用いられる。
【図面の簡単な説明】
【００３８】
【図１】は、本発明に係るパワー半導体素子の駆動回路の一例を示す図である。
【図２】は、本発明に係るパワー半導体素子の駆動回路の他の例を示す図である。
【図３】は、本発明に係るパワー半導体素子回路を搭載した回路基板の一構造例を示す図である。
【図４】は、導体パターンの抵抗−電流特性を示す図である。
【図５】は、本発明の第４の実施形態に係るパワー半導体素子回路の回路構成を示す図である。
【図６】は、本発明の第５の実施形態に係るパワー半導体素子回路の回路構成を示す図である。
【図７】は、従来のパワー半導体素子の駆動回路の一例を示す図である。
【図８】は、従来のパワー半導体素子回路を搭載した回路基板の一構造例を示す図である。
【図９】は、パワーＭＯＳＦＥＴのオン抵抗とゲート・ソース間電圧との特性例を示す図である。
【符号の説明】
【００３９】
１ パワーＭＯＳＦＥＴ
２ ドライバーＩＣ
３ 高電圧駆動回路
４ ツェナーダイオード
５ パワーＭＯＳＦＥＴ
６ パワーＭＯＳＦＥＴ
７、７’ 配線抵抗
８ 回路基板
９ 導体パターン
１０ アルミワイヤ
１１ 他の部品を実装する領域
【技術分野】
【０００１】
本発明は、パワー半導体素子の駆動回路及びパワー半導体素子回路に関し、また、パワー半導体素子回路を用いたＤＣ−ＤＣコンバーターモジュール、ＤＣ−ＡＣインバータモジュール等のパワーモジュール及びそのパワーモジュールを用いたＦＡ機器、ＯＡ機器、一般家電などの電子機器に関する。
【背景技術】
【０００２】
パワー半導体素子を使用した回路すなわちパワー半導体素子回路において、オン時のパワー損失をできるだけ下げて効率を上げることが、パワー半導体素子回路を用いたパワーモジュール及びそのパワーモジュールを用いた電子機器の省電力化に必要不可欠である。
【０００３】
ここで、従来のパワー半導体素子の駆動回路の一例を図７に示す。図７に示すパワー半導体素子の駆動回路は、ｎチャネルのパワーＭＯＳＦＥＴ１を駆動する回路であって、ドライバーＩＣ２によって構成される。以下、この回路の動作について説明する。パワーＭＯＳＦＥＴ１のゲートにドライバーＩＣ２の出力電圧が印加され、このドライバーＩＣ２の出力電圧がローレベルである場合、パワーＭＯＳＦＥＴ１はオフとなり、配線抵抗７を有する配線を介してパワーＭＯＳＦＥＴ１のドレインに接続される負荷（不図示）には電流が流れない。なお、パワーＭＯＳＦＥＴ１のソースは、配線抵抗７’を有する配線を介してグランドに接続される。一方、ドライバーＩＣ２の出力電圧がハイレベルになった場合、パワーＭＯＳＦＥＴ１はオンとなり、上述した負荷に電流を流すことができる。パワー損失を低減するためには、パワーＭＯＳＦＥＴ１のオン状態における抵抗（オン抵抗）をできるだけ小さくする必要がある。
【０００４】
次に、従来のパワー半導体素子回路を搭載した回路基板の一構造例を図８（ａ）に示す。図８（ａ）に示す回路基板８に搭載された従来のパワー半導体素子回路は、図８（ｂ）に示すように２つのｎチャネルのパワーＭＯＳＦＥＴ５及び６をシリーズにつなげた回路である。図８（ａ）に示す回路基板８では、２つのパワーＭＯＳＦＥＴチップ５及び６をそれぞれ回路基板８上に形成されている導体パターン９の所定位置にダイボンドしてから回路基板８上に形成されている導体パターン９の所定箇所にアルミワイヤでワイヤボンドし、端子Ｐ１、Ｐ２、及びＮを外部に引き出してパワー半導体素子回路を構成している。端子Ｐ１、Ｐ２、及びＮそれぞれとパワーＭＯＳＦＥＴチップとの間の導体パターンには大電流が流れるため、かかる導体パターンの抵抗をできるだけ小さくすることがパワー損失を低減するために必要である。
【０００５】
特許文献１は、パワー混成集積回路において、配線抵抗の低減を図るために、ワイヤボンドの代わりに金属箔によって端子間或いは電極間を橋渡しする技術を開示している。しかし、このような金属箔を接続する方法は一般的ではなく生産性が悪い。
【０００６】
特許文献２は、半導体モジュールにおいて、放熱用の金属板に生じる渦電流によって半導体モジュール内の配線インダクタンスが低減するように配線パターンを工夫する技術を開示している。しかし、かかる技術の配線パターンでは、複数の配線ブロックが直列接続されるので、配線そのものの内部抵抗は大きくなる。
【０００７】
特許文献３は、ゲート駆動回路において、主スイッチ素子を駆動する際に使用される電力の一部を再利用する技術を開示している。かかる技術は、主スイッチ素子のオン抵抗を低減するものではない。
【０００８】
特許文献４は、半導体装置において、主スイッチ素子と並列に主スイッチ素子よりも飽和電流の少ない過電流検知用の副スイッチ素子を設けることにより、主スイッチ素子の飽和電流を大きくし、オン抵抗を低減する技術を開示している。しかし、かかる技術は、主スイッチ素子のオン抵抗そのものを小さくするものではなく、飽和電流を大きくするものであるから、オン抵抗を小さくするには主スイッチ素子そのものの性能を向上する必要がある。
【０００９】
【特許文献１】特開平７−２５４７５９号公報
【特許文献２】特開平１０−７４８８６号公報
【特許文献３】特開２００４−１４０９７７号公報
【特許文献４】特開平７−８６５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図９の「２５℃におけるｎチャネルのパワーＭＯＳＦＥＴのオン抵抗とゲート・ソース間電圧との特性例」に示すとおり、ｎチャネルのパワーＭＯＳＦＥＴはゲート電圧を高くすることによりオン抵抗が下がる特性を有している。しかし、図７に示す従来のパワー半導体素子の駆動回路、すなわちパワーＭＯＳＦＥＴ１をドライバーＩＣ２で駆動する回路では、ドライバーＩＣ２の動作電源電圧に制限があり１０〜２０Ｖ程度しかパワーＭＯＳＦＥＴ１のゲートに電圧を印加することができないため、それ以上のゲート電圧を印加してパワーＭＯＳＦＥＴ１のオン抵抗を下げることができない。
【００１１】
また、パワーＭＯＳＦＥＴの出力側の配線抵抗についてもオン抵抗を増やす要因となるためこれを出来るだけ小さくする必要がある。この配線抵抗について、図８（ａ）を参照して以下に説明する。回路基板の外部に引き出す端子について外部の部品との位置関係によって、端子Ｐ２や端子Ｎのように引き出す位置がパワーＭＯＳＦＥＴから遠くなる場合があり、この場合回路基板の外部に引き出す端子とパワーＭＯＳＦＥＴチップとの間の導体パターンの距離が長くなり、配線抵抗を上げる要因となる。回路基板の導体パターン箔を厚くすると、抵抗値は下がるが導体パターン箔厚さに限界があり、さらに熱による回路基板のそりやコスト高の問題も生じる。また、他の部品を実装する領域１１では、駆動回路、抵抗、コンデンサ、サーミスタ、ダイオード等の部品を実装するスペースを確保する必要があるため、この部分に対応する導体パターンの距離を短くすることも困難である。
【００１２】
本発明は、上記の状況に鑑み、パワー半導体素子回路のパワー損失を低減することができるパワー半導体素子の駆動回路、パワー損失を低減することができるパワー半導体素子回路、上記パワー半導体素子の駆動回路や上記パワー半導体素子回路を用いたパワーモジュール、及び上記パワーモジュールを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明に係るパワー半導体素子の駆動回路は、ハイレベルの電圧が制御端子に印加されたときにオンになるパワー半導体素子を駆動する回路であって、ドライバーＩＣと、前記ドライバーＩＣの出力電圧がハイレベルであるときに、前記ドライバーＩＣの出力電圧よりも高い電圧を前記パワー半導体素子の制御端子に印加する電圧印加手段とを備える構成としている。
【００１４】
このような構成によると、前記ドライバーＩＣのハイレベル出力電圧よりも高い電圧が前記パワー半導体素子の制御端子に印加されるため、従来に比べて前記パワー半導体素子のオン抵抗を下げることができる。したがって、上記構成のパワー半導体素子の駆動回路を搭載するパワー半導体素子回路では、パワー損失を低減することができる。
【００１５】
前記電圧印加手段は、例えばトランジスタによって構成することができる。また、前記ドライバーＩＣ保護用のツェナーダイオードを前記ドライバーＩＣの出力側に設けてもよい。
【００１６】
上記目的を達成するために本発明に係るパワー半導体素子回路は、パワー半導体素子と、前記パワー半導体素子を搭載した回路基板に形成される導体パターンと、前記導体パターンであって、前記パワー半導体素子の制御端子以外の端子に電気的に接続されているパターンに対して並列にボンディング配線される少なくとも１本の金属ワイヤ又は金属リボンとを備える構成としている。
【００１７】
このような構成によると、金属ワイヤ又は金属リボンがボンディング配線される導体パターンの配線抵抗を従来（金属ワイヤ又は金属リボンがボンディング配線されない構成）よりも下げることができるので、パワー損失を低減することができる。
【００１８】
前記金属ワイヤ又は金属リボンは、例えばアルミワイヤ又はアルミリボンにするとよい。また、より一層パワー損失を低減するために、前記金属ワイヤ又は金属リボンを複数本並列にボンディング配線したものを１つのブロックとし、前記導体パターンであって、前記パワー半導体素子の制御端子以外の端子に電気的に接続されているパターンの長手方向に直列に前記ブロックを複数配置するようにしてもよい。
【００１９】
また、上記各構成の本発明に係るパワー半導体素子回路が、上記各構成の本発明に係るパワー半導体素子の駆動回路を備えるようにしてもよい。これにより、大幅にパワー損失を低減することができる。さらに、前記パワー半導体素子を複数備え、その複数のパワー半導体素子のうち少なくとも二つが並列接続されるようにすれば、より一層パワー損失を低減することができる。
【００２０】
また、上記目的を達成するために本発明に係るパワーモジュールは、上記各構成の本発に係るパワー半導体素子の駆動回路を有するパワー半導体回路又は上記各構成の本発明に係るパワー半導体回路を備える構成とする。
【００２１】
また、上記目的を達成するために本発明に係る電子機器は、上記構成の本発明に係るパワーモジュールを備える構成とする。
【発明の効果】
【００２２】
本発明によると、パワー半導体素子回路のパワー損失を低減することができる。
【発明を実施するための最良の形態】
【００２３】
本発明の具体的な実施形態について図面を参照して以下に説明する。
【００２４】
＜第１の実施形態＞
本発明に係るパワー半導体素子の駆動回路の一例を図１に示す。なお、図１において図７と同一の部分には同一の符号を付す。図１に示すパワー半導体素子の駆動回路は、ドライバーＩＣ２と高電圧駆動回路３とによって構成され、ドライバーＩＣ２からの出力電圧よりも高い電圧をｎチャネルのパワーＭＯＳＦＥＴ１のゲートに印加することのできる駆動回路である。パワーＭＯＳＦＥＴ１のゲートとドライバーＩＣ２との間に高電圧駆動回路３を設けている。
【００２５】
図１に示すパワー半導体素子の駆動回路の動作について説明する。第１の電源電圧（Ｖｃｃ１）はドライバーＩＣ２に供給され、第２の電源電圧(Ｖｃｃ２)は高電圧駆動回路３に供給される。第２の電源電圧(Ｖｃｃ２)は、ドライバーＩＣ２の出力電圧がハイレベルであるときに、ドライバーＩＣ２の出力電圧より高い電圧をパワーＭＯＳＦＥＴ１のゲートに印加するために、第１の電源電圧(Ｖｃｃ１)よりも高い電圧を設定する。
【００２６】
まず、ドライバーＩＣ２の出力電圧がローレベルである場合、パワーＭＯＳＦＥＴ１のゲートをドライバーＩＣ２でローレベル電圧に引っ張るため、パワーＭＯＳＦＥＴ１はオフとなり、配線抵抗７を有する配線を介してパワーＭＯＳＦＥＴ１のドレインに接続される負荷（不図示）には電流が流れない。
【００２７】
次に、ドライバーＩＣ２の出力電圧がハイレベルになった場合、高電圧駆動回路３のＮＰＮトランジスタがオンし、それに伴って次段のＰＮＰトランジスタもオンして、パワーＭＯＳＦＥＴ１のゲートにＰＮＰトランジスタから供給されるハイレベル電圧（≒第２の電源電圧(Ｖｃｃ２)）が印加され、パワーＭＯＳＦＥＴ１がオンとなり上記負荷に電流を流すことができる。この場合、ドライバーＩＣ２のハイレベル出力電圧よりも高い電圧がパワーＭＯＳＦＥＴ１のゲートに印加されるため、図７に示す従来のパワー半導体素子の駆動回路に比べて、パワーＭＯＳＦＥＴ１のオン抵抗を下げることができる。したがって、図１に示すパワー半導体素子の駆動回路を搭載するパワー半導体素子回路では、パワー損失を低減することができる。
【００２８】
＜第２の実施形態＞
本発明に係るパワー半導体素子の駆動回路の他の例を図２に示す。なお、図２において図１と同一の部分には同一の符号を付す。図２に示すパワー半導体素子の駆動回路は、図１に示すパワー半導体素子の駆動回路にツェナーダイオード４を新たに付加した構成である。ツェナーダイオード４は、ドライバーＩＣ２を保護するために、高電圧駆動回路３とドライバーＩＣ２との間に設けられている。
【００２９】
図２に示すパワー半導体素子の駆動回路の基本的な動作は、図１に示すパワー半導体素子の駆動回路と同じであるが、ドライバーＩＣ２の出力端にかかる電圧をツェナーダイオード４のツェナー電圧以下に抑制することにより、ドライバーＩＣ２の出力端に高電圧がかかってドライバーＩＣ２が破壊することを防止している点が図１に示すパワー半導体素子の駆動回路と異なっている。
【００３０】
＜第３の実施形態＞
本発明の第３の実施形態について図３及び図４を参照して説明する。なお、図３において図８と同一の部分には同一の符号を付す。本発明に係るパワー半導体素子回路を搭載した回路基板の一構造例を図３（ａ）の上面図及び側面図に示す。図３（ａ）に示す回路基板８に搭載された本発明に係るパワー半導体素子回路は、図３（ｂ）に示すように２つのパワーＭＯＳＦＥＴ５及び６をシリーズにつなげた回路である。図３（ａ）に示す回路基板８では、２つのパワーＭＯＳＦＥＴチップ５及び６をそれぞれ回路基板８上に形成されている導体パターン９の所定位置にダイボンドしてから回路基板８上に形成されている導体パターン９の所定箇所にアルミワイヤでワイヤボンドし、端子Ｐ１、Ｐ２、及びＮを外部に引き出してパワー半導体素子回路を構成している。
【００３１】
図３（ａ）に示す回路基板８に搭載された本発明に係るパワー半導体素子回路では、回路基板８の端子Ｎが外部に引き出されている導体パターンに対して並列に３本のアルミワイヤ１０をボンディング配線しているので、パワーＭＯＳＦＥＴ６のソースと端子Ｎとの間の配線抵抗７’を従来（図８参照）よりも下げることができる。
【００３２】
また、図３（ａ）に示す回路基板８に搭載された本発明に係るパワー半導体素子回路では、回路基板８の端子Ｐ２が引き出されている導体パターンに対して並列に３本のアルミワイヤ１０をボンディング配線したものを１ブロックとしてさらにその導体パターンの長手方向に直列にもう１ブロック配線しているので、パワーＭＯＳＦＥＴ５のソース及びパワーＭＯＳＦＥＴ６のドレインと端子Ｐ２との間の配線抵抗７を従来（図８参照）よりも下げることができる。さらに、３本のアルミワイヤをボンディング配線したブロックを２つ設け直列に配置しているので、１ブロックのみを配置する場合に比べて配線抵抗を下げることができる。
【００３３】
ここで、導体パターンに対して並列にアルミワイヤをボンディング配線した場合とアルミワイヤをボンディング配線しない場合との導体パターンの抵抗−電流特性を図４（ａ）に示す。図４（ａ）に示す特性は２５℃におけるものであり、導体パターンの抵抗は図４（ｂ）に示すＡ−Ｂ間の抵抗である。また、導体パターンに対して並列にアルミワイヤをボンディング配線する場合には６本のアルミワイヤを図４（ｂ）のように配線し、各アルミワイヤは直径３５０μｍ、長さ３５ｍｍである。図４に示す特性比較結果から、導体パターンに対して並列にアルミワイヤをボンディング配線することによってその導体パターンの配線抵抗が下がることが実験的に確認された。
【００３４】
なお、導体パターンに対して並列にボンディング配線するアルミワイヤは１本であってもその導体パターンの配線抵抗を下げる効果はあるが、配線抵抗を下げる効果を大きくする観点から、導体パターンに対して並列にボンディング配線するアルミワイヤの本数およびブロック数については回路基板の導体パターンのレイアウトによる制限内で許せる限り増やすことが望ましい。また、本実施形態では回路基板の導体パターンに対して並列にボンディング配線するワイヤとして、アルミワイヤを用いたが、本発明はこれに限定されることはなく、アルミワイヤの代わりに金ワイヤ、銅ワイヤ、合金ワイヤ等の他の金属ワイヤを用いてもよい。また、金属ワイヤに替えて金属リボンを用いてもよい。
【００３５】
＜第４の実施形態＞
第４の実施形態は、上述した第２の実施形態と第３の実施形態とを組み合わせた実施形態である。すなわち、第３の実施形態において、他の部品を実装する領域１１に実装されるパワー半導体素子の駆動回路を第２の実施形態の構成にしたものである。したがって、本発明の第４の実施形態に係るパワー半導体素子回路は図５に示すようになる。なお、図５において、図２及び図３と同一の部分には同一の符号を付す。本発明の第４の実施形態に係るパワー半導体素子回路は、上述した第２の実施形態と第３の実施形態とを組み合わせた回路構成であるので、第２の実施形態単独又は第３の実施形態単独よりもさらにパワー半導体素子回路のオン抵抗の低減を図ることができ、パワー損失を低減することができる。
【００３６】
＜第５の実施形態＞
本発明の第５の実施形態に係るパワー半導体素子回路は、本発明の第４の実施形態に係るパワー半導体素子回路にパワーＭＯＳＦＥＴを２個新たに付加し、パワーＭＯＳＦＥＴを２個パラレルに接続した実施形態である。したがって、本発明の第５の実施形態に係るパワー半導体素子回路は図６に示すようになる。パワーＭＯＳＦＥＴを２個パラレルに接続することによりさらにパワー半導体素子回路のオン抵抗の低減を図ることができ、パワー損失を低減することができる。なお、本実施形態では、パワーＭＯＳＦＥＴを２個パラレルに接続しているが、３個以上のパワーＭＯＳＦＥＴをパラレルに接続した構成にしてもよい。
【００３７】
なお、上述した第１〜第５の実施形態においては、パワー半導体素子としてパワーＭＯＳＦＥＴを用いたが、本発明はこれに限定されることはなく、ＩＧＢＴ、パワートランジスタ、ＧａＮパワーデバイス、ＳｉＣパワーデバイス等の他のパワー半導体素子を用いてもよい。また、上述したパワー半導体素子の駆動回路を有するパワー半導体回路又は上述した本発明に係るパワー半導体素子回路を用いてＤＣ−ＤＣコンバーターモジュール、ＤＣ−ＡＣインバータモジュール等のパワーモジュールを構成することができる。例えば、図３において、端子Ｐ１にＤＣ電圧を印加し、端子Ｎをグランド電位とし、端子Ｐ２に平滑用コンデンサを接続し、他の部品を実装する領域１１に設けるパワー半導体素子の駆動回路をパワーＭＯＳＦＥＴ５及び６のオン／オフを相補的に切り替える駆動回路にすると、ＤＣ−ＤＣコンバーターモジュールとなる。また、上記パワーモジュールは、ＦＡ機器、ＯＡ機器、一般家電などの電子機器の電源部として用いられる。
【図面の簡単な説明】
【００３８】
【図１】は、本発明に係るパワー半導体素子の駆動回路の一例を示す図である。
【図２】は、本発明に係るパワー半導体素子の駆動回路の他の例を示す図である。
【図３】は、本発明に係るパワー半導体素子回路を搭載した回路基板の一構造例を示す図である。
【図４】は、導体パターンの抵抗−電流特性を示す図である。
【図５】は、本発明の第４の実施形態に係るパワー半導体素子回路の回路構成を示す図である。
【図６】は、本発明の第５の実施形態に係るパワー半導体素子回路の回路構成を示す図である。
【図７】は、従来のパワー半導体素子の駆動回路の一例を示す図である。
【図８】は、従来のパワー半導体素子回路を搭載した回路基板の一構造例を示す図である。
【図９】は、パワーＭＯＳＦＥＴのオン抵抗とゲート・ソース間電圧との特性例を示す図である。
【符号の説明】
【００３９】
１ パワーＭＯＳＦＥＴ
２ ドライバーＩＣ
３ 高電圧駆動回路
４ ツェナーダイオード
５ パワーＭＯＳＦＥＴ
６ パワーＭＯＳＦＥＴ
７、７’ 配線抵抗
８ 回路基板
９ 導体パターン
１０ アルミワイヤ
１１ 他の部品を実装する領域
【特許請求の範囲】
【請求項１】
ハイレベルの電圧が制御端子に印加されたときにオンになるパワー半導体素子を駆動する回路であって、
ドライバーＩＣと、
前記ドライバーＩＣの出力電圧がハイレベルであるときに、前記ドライバーＩＣの出力電圧よりも高い電圧を前記パワー半導体素子の制御端子に印加する電圧印加手段と、
前記パワー半導体素子と、
前記パワー半導体素子を搭載した回路基板に形成される導体パターンと、
前記導体パターンであって、前記パワー半導体素子の制御端子以外の端子に電気的に接続されているパターンに対して並列にボンディング配線される少なくとも１本の金属ワイヤ又は金属リボンとを備えることを特徴とするパワー半導体素子回路。
【請求項２】
ハイレベルの電圧が制御端子に印加されたときにオンになるパワー半導体素子を駆動する回路であって、
ドライバーＩＣと、
前記ドライバーＩＣの出力電圧がハイレベルであるときに、前記ドライバーＩＣの出力電圧よりも高い電圧を前記パワー半導体素子の制御端子に印加する電圧印加手段とを備えることを特徴とするパワー半導体素子の駆動回路。
【請求項３】
前記電圧印加手段がトランジスタによって構成されている請求項２に記載のパワー半導体素子の駆動回路。
【請求項４】
前記ドライバーＩＣ保護用のツェナーダイオードを前記ドライバーＩＣの出力側に設けた請求項２又は請求項３に記載のパワー半導体素子の駆動回路。
【請求項５】
パワー半導体素子と、
前記パワー半導体素子を搭載した回路基板に形成される導体パターンと、
前記導体パターンであって、前記パワー半導体素子の制御端子以外の端子に電気的に接続されているパターンに対して並列にボンディング配線される少なくとも１本の金属ワイヤ又は金属リボンとを備えることを特徴とするパワー半導体素子回路。
【請求項６】
前記金属ワイヤ又は金属リボンがアルミワイヤ又はアルミリボンである請求項５に記載のパワー半導体素子回路。
【請求項７】
前記金属ワイヤ又は金属リボンを複数本並列にボンディング配線したものを１つのブロックとし、
前記導体パターンであって、前記パワー半導体素子の制御端子以外の端子に電気的に接続されているパターンの長手方向に直列に前記ブロックを複数配置する請求項５又は請求項６に記載のパワー半導体素子回路。
【請求項８】
請求項２〜４のいずれかに記載のパワー半導体素子の駆動回路を備える請求項５〜７のいずれかに記載のパワー半導体素子回路。
【請求項９】
前記パワー半導体素子を複数備え、その複数のパワー半導体素子のうち少なくとも二つが並列接続される請求項８に記載のパワー半導体素子回路。
【請求項１０】
請求項２〜４のいずれかに記載のパワー半導体素子の駆動回路を有するパワー半導体回路又は請求項５〜９のいずれかに記載のパワー半導体回路を備えることを特徴とするパワーモジュール。
【請求項１１】
請求項１０に記載のパワーモジュールを備えることを特徴とする電子機器。
【請求項１】
ハイレベルの電圧が制御端子に印加されたときにオンになるパワー半導体素子を駆動する回路であって、
ドライバーＩＣと、
前記ドライバーＩＣの出力電圧がハイレベルであるときに、前記ドライバーＩＣの出力電圧よりも高い電圧を前記パワー半導体素子の制御端子に印加する電圧印加手段と、
前記パワー半導体素子と、
前記パワー半導体素子を搭載した回路基板に形成される導体パターンと、
前記導体パターンであって、前記パワー半導体素子の制御端子以外の端子に電気的に接続されているパターンに対して並列にボンディング配線される少なくとも１本の金属ワイヤ又は金属リボンとを備えることを特徴とするパワー半導体素子回路。
【請求項２】
ハイレベルの電圧が制御端子に印加されたときにオンになるパワー半導体素子を駆動する回路であって、
ドライバーＩＣと、
前記ドライバーＩＣの出力電圧がハイレベルであるときに、前記ドライバーＩＣの出力電圧よりも高い電圧を前記パワー半導体素子の制御端子に印加する電圧印加手段とを備えることを特徴とするパワー半導体素子の駆動回路。
【請求項３】
前記電圧印加手段がトランジスタによって構成されている請求項２に記載のパワー半導体素子の駆動回路。
【請求項４】
前記ドライバーＩＣ保護用のツェナーダイオードを前記ドライバーＩＣの出力側に設けた請求項２又は請求項３に記載のパワー半導体素子の駆動回路。
【請求項５】
パワー半導体素子と、
前記パワー半導体素子を搭載した回路基板に形成される導体パターンと、
前記導体パターンであって、前記パワー半導体素子の制御端子以外の端子に電気的に接続されているパターンに対して並列にボンディング配線される少なくとも１本の金属ワイヤ又は金属リボンとを備えることを特徴とするパワー半導体素子回路。
【請求項６】
前記金属ワイヤ又は金属リボンがアルミワイヤ又はアルミリボンである請求項５に記載のパワー半導体素子回路。
【請求項７】
前記金属ワイヤ又は金属リボンを複数本並列にボンディング配線したものを１つのブロックとし、
前記導体パターンであって、前記パワー半導体素子の制御端子以外の端子に電気的に接続されているパターンの長手方向に直列に前記ブロックを複数配置する請求項５又は請求項６に記載のパワー半導体素子回路。
【請求項８】
請求項２〜４のいずれかに記載のパワー半導体素子の駆動回路を備える請求項５〜７のいずれかに記載のパワー半導体素子回路。
【請求項９】
前記パワー半導体素子を複数備え、その複数のパワー半導体素子のうち少なくとも二つが並列接続される請求項８に記載のパワー半導体素子回路。
【請求項１０】
請求項２〜４のいずれかに記載のパワー半導体素子の駆動回路を有するパワー半導体回路又は請求項５〜９のいずれかに記載のパワー半導体回路を備えることを特徴とするパワーモジュール。
【請求項１１】
請求項１０に記載のパワーモジュールを備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【図４】
【図９】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【図４】
【図９】
【公開番号】特開２００８−２６３６７５（Ｐ２００８−２６３６７５Ａ）
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願番号】特願２００７−１０２８１４（Ｐ２００７−１０２８１４）
【出願日】平成１９年４月１０日（２００７．４．１０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年１０月３０日（２００８．１０．３０）
【国際特許分類】
【出願日】平成１９年４月１０日（２００７．４．１０）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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