フィン型チャンネル領域を有する不揮発性メモリ素子及びその製造方法
【課題】本体バイアス制御が可能であり、ビット当たりの面積を縮小させて高集積の可能な高性能不揮発性メモリ素子、及びその製造方法を提供する。
【解決手段】本体からそれぞれ突出され、一方向に離隔されてそれぞれ伸張する少なくとも一対のフィンの外側面及び上面の表面付近を少なくとも一対のチャンネル領域として利用でき、少なくとも一つ以上の制御ゲート電極は、チャンネル領域を横切って形成され、制御ゲート電極とチャンネル領域との間の少なくとも一部分には、少なくとも一対のストレージノードが介在されうる不揮発性メモリ素子である。
【解決手段】本体からそれぞれ突出され、一方向に離隔されてそれぞれ伸張する少なくとも一対のフィンの外側面及び上面の表面付近を少なくとも一対のチャンネル領域として利用でき、少なくとも一つ以上の制御ゲート電極は、チャンネル領域を横切って形成され、制御ゲート電極とチャンネル領域との間の少なくとも一部分には、少なくとも一対のストレージノードが介在されうる不揮発性メモリ素子である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に係り、特に、フィン型チャンネル領域を具備する不揮発性メモリ素子及びその製造方法に関する。例えば、本発明による不揮発性メモリ素子は、フラッシュメモリ及びＳＯＮＯＳメモリを含みうる。
【背景技術】
【０００２】
不揮発性メモリ素子、例えば、フラッシュメモリは、制御ゲート電極と半導体基板との間に伝導性フローティングゲート電極を介在している。かかるフローティングゲート電極は、電荷保存のためのストレージノードとして利用される。フラッシュメモリは、フローティングゲート電極の電荷の蓄積の有無によって半導体基板のスレショルド電圧が変わることを利用し、半導体基板に伝導性チャンネル形成の有無、すなわち、電流フローの有無を判読する。一方、他の不揮発性メモリ素子、例えば、ＳＯＮＯＳメモリは、制御ゲート電極と半導体基板との間に電荷トラップ型ストレージノードを介在している。ＳＯＮＯＳメモリは、フラッシュメモリとほとんど類似した動作を行う。
【０００３】
しかし、不揮発性メモリ素子において、微細工程技術の限界により、メモリ集積度及びメモリ速度増大は限界に直面している。それにより、さらに狭幅の微細工程技術を利用する以外に、メモリ容量及びメモリ速度を増大させることができる方法が研究されている。
【０００４】
例えば、Ｄａｖｉｄ Ｍ．Ｆｒｉｅｄらによる特許文献１は、フィン−ＦＥＴ及びフィンメモリセルについて開示している。フィン−ＦＥＴは、魚のヒレ状に形成されたフィンの上面及び側面をチャンネル領域として利用できる。それにより、フィン−ＦＥＴは、平面形トランジスタよりチャンネル面積を広くでき、大きい電流のフローを提供できる。その結果、フィン−ＦＥＴは、平面形トランジスタより高い性能を提供できる。
【０００５】
しかし、前記特許文献１によるフィン−ＦＥＴは、ＳＯＩ基板を利用して製造されることにより、フィンが基板本体からフローティングされるという問題がある。それにより、ボディ・バイアス（ｂｏｄｙ−ｂｉａｓ）を利用したトランジスタのスレショルド電圧制御が不可能であり、その結果、ＣＭＯＳトランジスタのスレショルド電圧調節が困難となりうる。また、従来のフィンメモリセルは、２ビット動作を提供するために１Ｆのゲート長を基準とし、少なくとも２ＦＸ２Ｆの面積を利用しており、ビット当たりの面積が２Ｆ２と大きくなってしまうという問題がある。その結果、フィンメモリセルの集積度が制限されうる。
【特許文献１】米国特許６，６６４，５８２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明が解決しようとする技術的課題は、前述の問題点を克服するためであり、ボディバイアス制御が可能であり、かつビット当たりの面積を減少させて高集積の可能な高性能不揮発性メモリ素子を提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を解決するための本発明の一様態によれば、本体及び前記本体からそれぞれ突出され、一方向にそれぞれ伸張し互いに離隔される少なくとも一対のフィンを備える半導体基板と、前記一対のフィンの間を埋め込み、前記本体上に形成された第１絶縁膜と、前記一方向に沿って所定間隔離隔され、前記一対のフィンにそれぞれ形成された少なくとも一対のソース及びドレインと、前記一対のソース及びドレイン間にある前記フィン部分の少なくとも外側面の上端部分及び上面の各表面付近にそれぞれ形成された少なくとも一対のチャンネル領域と、前記チャンネル領域上に形成された第２絶縁膜と、前記第１絶縁膜及び前記第２絶縁膜上を横切り、前記一方向と異なる方向に伸張し、前記半導体基板から絶縁された少なくとも一つ以上の制御ゲート電極と、前記制御ゲート電極と、前記一対のフィンの外側面の上端部分に形成されたチャンネル領域との間にそれぞれ介在された少なくとも一対のストレージノードとを備える不揮発性メモリ素子が提供される。
【０００９】
前記技術的課題を解決するための本発明の他の様態によれば、本体及び前記本体からそれぞれ突出され、一方向にそれぞれ伸張し互いに離隔される少なくとも一対のフィンを備える半導体基板の前記一対のフィンからなる一対のビットラインと、前記一対のビットライン間を絶縁するために、前記一対のフィン及び前記本体間を埋め込む第１絶縁膜と、前記一対のフィンを横切ってそれぞれ伸張し、前記一方向に離隔されて配置され、前記半導体基板とそれぞれ絶縁された複数の制御ゲート電極からなる複数のワードラインと、前記ワードライン及び前記一対のフィン間に介在された第２絶縁膜と、前記ワードライン及び前記第２絶縁膜間の少なくとも一部分にそれぞれ介在された一対のストレージノードとを備えるＮＡＮＤ構造の不揮発性メモリ素子が提供される。
【００１０】
前記他の技術的課題を解決するための本発明の一様態によれば、次のステップを含む不揮発性メモリ素子の製造方法が提供される。半導体基板上に第１絶縁層パターンを形成する。前記第１絶縁層パターンの側壁に、第２絶縁層スペーサを形成する。前記第１絶縁層パターン及び前記第２絶縁層スペーサをエッチング保護膜として前記半導体基板をエッチングし、第１トレンチを形成する。前記第１トレンチを埋め込み、前記第１トレンチの両方向の前記半導体基板上に所定幅ほどそれぞれ拡張する第１フォトレジストパターンを形成する。前記第１フォトレジストパターンをエッチング保護膜として前記半導体基板をエッチングし、第２トレンチを形成する。前記第１フォトレジストパターンを除去し、前記第１トレンチ及び第２トレンチにより限定され、前記半導体基板から突出された少なくとも一対のフィンを形成する。前記フィンを限定する前記第１トレンチ及び第２トレンチを埋め込む第３絶縁層を形成する。前記第２トレンチを埋め込んでいる前記第３絶縁層の部分を選択的に所定深さほどエッチングし、前記第１トレンチを埋め込む前記第３絶縁層の部分を覆う前記フィンの外側面を所定高さほど露出する。前記フィンの露出された外側面及び上面上にゲート絶縁膜を形成する。前記フィンの露出された外側面上に形成されたゲート絶縁膜部分の側壁にそれぞれストレージノードを形成する。前記ストレージノードが形成された結果物上に、前記フィン及び前記第３絶縁層を横切る制御ゲート電極を形成する。
【発明の効果】
【００１１】
本発明による不揮発性メモリ素子は、ＳＯＩ類似構造を利用しており、オフ電流を下げることができ、接合漏れ電流を減少させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態を説明することにより、本発明を詳細に説明する。しかし、本発明は、以下にで開示される実施形態に限定されるものではなく、相異なる多様な形態に具現されるものであり、ただ本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に明らかにするために提供される。図面で、構成要素は、説明の便宜のためにその大きさが誇張されている。
【００１３】
図１は、本発明の一実施形態による不揮発性メモリ素子１００を示す斜視図である。図２Ａは、図１の不揮発性メモリ素子１００のＩ−Ｉ’で切り取った断面図であり、図２Ｂは、図１の不揮発性メモリ素子１００のＩＩ−ＩＩ’で切り取った断面図である。
【００１４】
図１、図２Ａ及び図２Ｂを参照すれば、不揮発性メモリ素子１００は、一対のフィン１０５ａ，１０５ｂに形成されたチャンネル領域１６０ａ，１６０ｂと、フィン１０５ａ，１０５ｂを横切る複数の制御ゲート電極１４０とを備える。チャンネル領域１６０ａ，１６０ｂ及び制御ゲート電極１４０間には、一対のストレージノード１３０ａ，１３０ｂが介在されている。例えば、不揮発性メモリ素子１００は、フラッシュメモリまたはＳＯＮＯＳメモリでありうる。ただし、本発明の不揮発性メモリ素子１００は、その名称に限定されず、その構成により限定されるのみである。
【００１５】
半導体基板１１０は、本体１０２と、本体１０２から突出されるように形成され、互いに離隔された一対のフィン１０５ａ，１０５ｂとを備える。例えば、フィン１０５ａ，１０５ｂは、Ｘ１方向に沿って互いに離隔され、Ｘ２方向に沿って伸張できる。半導体基板１１０は、バルクシリコン、バルクシリコン・ゲルマニウム、またはそれらの上にシリコンまたはシリコン・ゲルマニウムエピ層を含む複合構造でありうる。すなわち、フィン１０５ａ，１０５ｂは、本体１０２と同じ物質であるか、または本体１０２上に形成されたエピ層でもありうる。図面には、一対のフィン１０５ａ，１０５ｂが図示されているが、複数対のフィンがＸ１方向に羅列されうる。
【００１６】
一対のフィン１０５ａ，１０５ｂの間には、埋没絶縁膜１１５が埋め込まれている。埋没絶縁膜１１５は、フィン１０５ａ，１０５ｂの内側面を絶縁させる。フィン１０５ａ，１０５ｂの外側面には、本体１０２から所定高さの素子分離膜１２０が形成されうる。すなわち、素子分離膜１２０は、フィン１０５ａ，１０５ｂの外側面の下端部分を覆っているが、フィン１０５ａ，１０５ｂの上端部分は、露出している。その名称に制限されず、本発明にて埋没絶縁膜１１５及び素子分離膜１２０は、フィン１０５ａ，１０５ｂ及び素子を分離させる役割を果たすことができる。例えば、埋没絶縁膜１１５及び素子分離膜１２０は、絶縁特性と埋め込み特性の良好なシリコン酸化膜を含みうる。
【００１７】
Ｘ１方向を基準とするとき、順に、埋没絶縁膜１１５、フィン１０５ａ，１０５ｂの一つ及び制御ゲート電極１４０順の積層構造、すなわち、ＳＯＩ構造が形成されうる。ただし、フィン１０５ａ，１０５ｂは、Ｘ３方向に沿って本体１０２と連結されているという点で、活性領域が本体からフローティングされた通常のＳＯＩ構造と異なる。従って、本発明では、半導体基板１１０の構造をＳＯＩ類似（ＳＯＩ−ｌｉｋｅ）構造と呼び、その特徴は後述する。
【００１８】
フィン１０５ａ，１０５ｂの外側面と上面上には、それぞれゲート絶縁膜１２５ａ，１２５ｂが形成されうる。ゲート絶縁膜１２５ａ，１２５ｂは、電荷のトンネルリング通路になるという点で、トンネルリング絶縁膜と呼ばれもする。例えば、ゲート絶縁膜１２５ａ，１２５ｂは、シリコン酸化膜、シリコン窒化膜または高誘電率膜から形成されるか、またはそれらの複合膜から形成されうる。
【００１９】
ゲート絶縁膜１２５ａ，１２５ｂと制御ゲート電極１４０との間の少なくとも一部分には、それぞれストレージノード１３０ａ，１３０ｂが介在されうる。例えば、ストレージノード１３０ａ，１３０ｂは、フィン１０５ａ，１０５ｂの外側面の側壁に形成され、フィン１０５ａ，１０５ｂの上面に沿っては、形成されない。なぜなら、フィン１０５ａ，１０５ｂの上面が側面に比べて相対的に面積が小さいためである。
【００２０】
ストレージノード１３０ａ，１３０ｂは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含んで形成されうる。例えば、ポリシリコンまたはシリコンゲルマニウムから形成されたストレージノード１３０ａ，１３０ｂは、フローティング電荷保存層として使われうる。他の例として、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜から形成されたストレージノード１３０ａ，１３０ｂは、局部的な電荷トラップ層として利用されうる。フラッシュメモリは、フローティング電荷保存層を利用し、ＳＯＮＯＳメモリは、電荷トラップ層を利用できる。
【００２１】
チャンネル領域１６０ａ，１６０ｂは、フィン１０５ａ，１０５ｂの外側面の上端部分と上面の表面付近とに形成されうる。フィン１０５ａ，１０５ｂの内側面には、埋没絶縁膜１１５が埋め込まれており、チャンネルが形成されない。ただし、相対的な面積を考慮すれば、主要な電荷の伝導通路は、フィン１０５ａ，１０５ｂの外側面に形成されたチャンネル領域１６０ａ，１６０ｂになりうる。
【００２２】
フィン１０５ａ，１０５ｂの高さ、さらに具体的には、素子分離膜１２０により露出されるフィン１０５ａ，１０５ｂの上端部分の高さを調節することにより、チャンネル領域１６０ａ，１６０ｂの面積を調節できる。従って、フィン１０５ａ，１０５ｂに形成されたチャンネル領域１６０ａ，１６０ｂを利用すれば、不揮発性メモリ素子１００の動作電流、すなわち速度を速くでき、その結果、不揮発性メモリ素子１００の性能を高められる。
【００２３】
チャンネル領域１６０ａ，１６０ｂ両側のフィン１０５ａ，１０５ｂ部分には、少なくとも一対のソース１４５及びドレイン１５０が形成されうる。ソース１４５及びドレイン１５０は、形式上の区分に過ぎず、入れ替わって呼ばれることもある。ソース１４５及びドレイン１５０は、隣接するチャンネル領域１６０ａ，１６０ｂに共有されうる。ソース１４５及びドレイン１５０は、本体１０２または残りのフィン１０５ａ，１０５ｂ領域にダイオード接合されている。例えば、ソース１４５及びドレイン１５０がｎ型不純物でドーピングされている場合、残りのフィン１０５ａ，１０５ｂ領域または本体１０２は、ｐ型不純物でドーピングされうる。
【００２４】
制御ゲート電極１４０は、チャンネル領域１６０ａ，１６０ｂ及び埋没絶縁膜１１５を覆い包み、素子分離膜１２０により本体１０２と絶縁されている。すなわち、制御ゲート電極１４０は、Ｘ１方向に伸張するように形成され、Ｘ２方向に沿って互いに離隔されうる。制御ゲート電極１４０の数は、本発明の範囲を制限しない。制御ゲート電極１４０は、ポリシリコン、金属、金属シリサイドまたはこれらの複合膜から形成されうる。
【００２５】
たとえ図面には図示されていないとしても、不揮発性メモリ素子１００は、制御ゲート電極１４０とストレージノード１３０ａ，１３０ｂとを絶縁するブロッキング絶縁膜をさらに備えることができる。特に、ストレージノード１３０ａ，１３０ｂがポリシリコンまたはシリコン・ゲルマニウムのような伝導性物質から形成されている場合には、ブロッキング絶縁膜が必要である。例えば、ブロッキング絶縁膜は、シリコン酸化膜により形成されうる。
【００２６】
不揮発性メモリ素子１００の動作特性について述べれば、フィン１０５ａ，１０５ｂに形成されたチャンネル領域１６０ａ，１６０ｂ、ソース１４５及びドレイン１５０の空乏領域（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）は、制限されうる。特に、フィン１０５ａ，１０５ｂの幅が薄いほど、空乏領域は、さらに制限されうる。さらに具体的に見れば、空乏領域は、フィン１０５ａ，１０５ｂの幅方向、Ｘ１方向にはかなり制限され、ただし、Ｘ３方向に沿ってのみ形成されうる。しかし、フィン１０５ａ，１０５ｂの幅が狭くなれば、Ｘ３方向に沿って形成された空乏領域の影響は、相当に縮小されるであろう。
【００２７】
従って、フィン１０５ａ，１０５ｂが本体１０２に連結されているにもかかわらず、フィン１０５ａ，１０５ｂは、ＳＯＩ構造と類似した、すなわち、ＳＯＩ類似構造となる。それにより、空乏領域の拡張によって発生しうるオフ電流及び接合漏れ電流が減少しうる。それにもかかわらず、本体１０２に電圧を印加することにより、フィン１０５ａ，１０５ｂにボディバイアスを印加できるという長所は維持される。
【００２８】
本発明による不揮発性メモリ素子１００の例示的な回路配置が図３に図示されている。図１ないし図３を参照すれば、不揮発性メモリ素子１００は、ＮＡＮＤ構造のフラッシュメモリまたはＳＯＮＯＳメモリでありうる。制御ゲート電極１４０は、ワードラインＷＬとして利用され、フィン１０５ａ，１０５ｂは、ビットラインＢＬとして利用されうる。さらに具体的に見れば、フィン１０５ａ，１０５ｂのソース１４５及びドレイン１５０がビットラインＢＬに連結されうる。１つのＮＡＮＤセルの単位により、ワードラインＷＬの数が決定されうる。
【００２９】
一対のＮＡＮＤセルは、埋没絶縁膜１１５を基準に互いに絶縁されうる。ビットラインＢＬは、ストリング選択ライン（ＳＳＬ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔ Ｌｉｎｅ）を経由してワードラインＷＬと連結され、接地選択ライン（ＧＳＬ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔ Ｌｉｎｅ）を経由して接地された共通ソースライン（ＣＳＬ：Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）と連結されうる。従って、ＳＳＬ及びＧＳＬをターンオンさせ、１本のビットラインＢＬを選択することにより、一列に配置されたＮＡＮＤセルに接近できる。ＮＡＮＤセルの具体的な動作は、該当技術分野で当業者に公知であるので、さらに詳細な説明は省略する。
【００３０】
制御ゲート電極１４０のゲート長Ｗ１を１Ｆとするとき、フィン１０５ａ，１０５ｂの幅Ｗ２は、０．２５Ｆ、埋没絶縁膜１１５の幅Ｗ３は、０．５Ｆとすることができる。一対のＮＡＮＤセルを構成するフィン１０５ａ，１０５ｂそれぞれの外側面に隣接した素子分離膜１２０の幅Ｗ４は、それぞれ０．５Ｆでありうる。従って、ワードラインＷＬ側、すなわち、Ｘ１方向を基準とするとき、一対のＮＡＮＤセルの長さは、２Ｆとなる。また、制御ゲート電極１４０の離隔距離Ｗ５は１Ｆでありうる。従って、ビットラインＢＬ、すなわち、Ｘ２方向を基準とするとき、１つの制御ゲート電極１４０を含む単位セルの長さは、２Ｆになりうる。一対の単位セルがＸ２方向に連結され、一対のＮＡＮＤセル構造を形成できる。
【００３１】
従って、２ＦＸ２Ｆ面積内に１本のワードラインＷＬ及び２本のビットラインＢＬが含まれうる。すなわち、一対の単位セルが２ＦＸ２Ｆ面積内に形成されうる。従って、従来の２ＦＸ２Ｆ面積内に１つの単位セルが形成されることに比べ、本発明による不揮発性メモリ素子は、単位セル等の集積度を二倍とすることができる。すなわち、埋没絶縁膜１１５により分離された一対のＮＡＮＤセルが従来の１つのＮＡＮＤセルと同じ面積を占める。従って、１つのＮＡＮＤセルが単一ビットを保存するＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式の動作を行う場合、２ビットを作るために２ＦＸ２Ｆの面積が必要であり、ビット当たりの面積は、２Ｆ２になりうる。他の例として、１つのＮＡＮＤセルが２ビットを保存するＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）方式の動作を行う場合、４ビットを作るために、２ＦＸ２Ｆ面積が必要でビット当たりの面積は１Ｆ２になりうる。
【００３２】
図４ないし図１１は、本発明の一実施形態による不揮発性メモリ素子の製造方法を説明する断面図である。前記製造方法による不揮発性メモリ素子の構造は、図１ないし図３の説明を参照できる。図４ないし図１１は、図１のＸ１方向、すなわちＩ−Ｉ’で切り取った断面図である。
【００３３】
図４を参照すれば、半導体基板２０５上に、第１絶縁層パターン２０８を形成する。例えば、第１絶縁層パターン２０８は、シリコン酸化膜により形成されうる。次に、第１絶縁層パターン２０８の側壁に第２絶縁層スペーサ２１２を形成する。例えば、第２絶縁層スペーサ２１２は、シリコン窒化膜でありうる。さらに具体的に見れば、第２絶縁層スペーサ２１２は、第２絶縁層（図示せず）を形成し、これを異方性エッチングして形成できる。
【００３４】
図５を参照すれば、第１絶縁層パターン（図４の２０８）及び第２絶縁層スペーサ（図４の２１２）をエッチング保護膜として半導体基板２０５をエッチングし、第１トレンチ２１５を形成する。例えば、第１トレンチ２１５の幅は、後ほど形成される制御ゲート電極（図１１の２５０）のゲート長を基準に、０．５Ｆに形成されうる。この場合、制御ゲート電極（図１１の２５０）のゲート長は、１Ｆになりうる。次に、第１絶縁層パターン２０８及び第２絶縁層スペーサ２１２を除去する。
【００３５】
図６を参照すれば、第１トレンチ２１５を埋め込み、第１トレンチ２１５の両方向に半導体基板２０５上に所定幅ほど拡張する第１フォトレジストパターン２２０を形成する。例えば、第１フォトレジストパターン２２０は、フォトレジスト層（図示せず）を、第１トレンチ２１５が形成された結果物の全面に形成し、フォトレジスト層をフォトリソグラフィ及びエッチング技術を利用してパターニングすることによって形成できる。
【００３６】
図７を参照すれば、第１フォトレジストパターン（図６の２２０）をエッチング保護膜として前記半導体基板２０５をエッチングし、第２トレンチ２２２を形成する。次に、第１フォトレジストパターン（図６の２２０）を除去することにより、第１トレンチ２１５及び第２トレンチ２２２に限定され、半導体基板２０５から突出された少なくとも一対のフィン２１０を形成する。フィン２１０の幅は、第１フォトレジストパターン（図６の２２０）の半導体基板２０５上に拡張された幅により決定されうる。例えば、フィン２１０の幅は、０．２５Ｆに形成されうる。
【００３７】
図８を参照すれば、フィン２１０を限定する第１トレンチ（図７の２１５）及び第２トレンチ（図７の２２２）を埋め込む第３絶縁層２２５を形成する。例えば、第３絶縁層２２５は、フィン２１０が形成された結果物全面にシリコン酸化膜を蒸着し、そのシリコン酸化膜をフィン２１０が露出されるまで平坦化して形成できる。平坦化は、エッチバックまたは化学的機械的研磨法を利用して行える。
【００３８】
図９を参照すれば、第２トレンチ（図７の２２２）を埋め込んでいる第３絶縁層２２５を選択的に所定深さほどエッチングする。さらに具体的に見れば、フィン２１０及び前記第１トレンチ２１５を埋め込む第３絶縁層２２５の部分を覆う第２フォトレジストパターン２３０を形成する。次に、第２フォトレジストパターン２３０をエッチング保護膜として第３絶縁層２２５をエッチングする。それにより、フィン２１０の外側面が所定高さほど露出されうる。すなわち、フィン２１０の外側面の上端部分は、露出され、フィン２１０の下端部分は、エッチングされた第３絶縁層２２５’により囲まれている。次に、第２フォトレジストパターン２３０を除去する。
【００３９】
図１０を参照すれば、第３絶縁層２２５を覆うフィン２１０の露出された外側面の上端部分及び上面上にゲート絶縁膜２３５を形成する。例えば、ゲート絶縁膜２３５は、シリコン酸化膜、シリコン窒化膜、高誘電膜またはそれらの複合膜でありうる。ゲート絶縁膜２３５は、フィン２１０を熱酸化させて形成するか、または化学気相蒸着法（ＣＶＤ）を利用して物質膜を蒸着して形成することもできる。
【００４０】
次に、フィン２１０の露出された外側面上に形成されたゲート絶縁膜２３５の側壁にストレージノード２４０を形成する。例えば、ストレージノード２４０は、半導体基板２０５上に直交するように形成されうる。ストレージノード２４０は、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含んで形成できる。
【００４１】
次に、図１１を参照すれば、ストレージノード２４０が形成された結果物上にフィン２１０及び第３絶縁層２２５を横切る制御ゲート電極２５０を形成する。制御ゲート電極２５０は、制御ゲート電極層（図示せず）を蒸着し、次に、制御ゲート電極層をフォトリソグラフィ及びエッチング技術を利用してパターニングすることによって形成されうる。制御ゲート電極層をパターニングする前に、制御ゲート電極層を平坦化するステップが付加されることもある。また、制御ゲート電極２５０の電極を形成する前に、ストレージノード２４０を覆い包むブロッキング絶縁膜（図示せず）をさらに形成することもできる。
【００４２】
制御ゲート電極２５０の離隔距離は、１Ｆとすることができる。第３絶縁層２２５により分離された一対のストレージノード２４０を有する一対の単位セルは、２ＦＸ２Ｆ面積内に形成されうる。従って、本発明の製造方法による不揮発性メモリ素子は、ビット当たりの面積を基準とするとき、従来より二倍の集積度を有することができる。
【００４３】
本発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供された。本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想内で該当分野で当業者により、前記実施形態を組み合わせて実施するなど、さまざまな多数の修正及び変更が可能であるということは、明白である。
【産業上の利用可能性】
【００４４】
本発明のフィン型チャンネル領域を有する不揮発性メモリ素子及びその製造方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。
【図２Ａ】図１の不揮発性メモリ素子のＩ−Ｉ’で切り取った断面図である。
【図２Ｂ】図１の不揮発性メモリ素子のＩＩ−ＩＩ’で切り取った断面図である。
【図３】本発明の一実施形態によるＮＡＮＤ構造の不揮発性メモリ素子の回路配置を示す概略図である。
【図４】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図５】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図６】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図７】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図８】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図９】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１０】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１１】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【符号の説明】
【００４６】
１００ 不揮発性メモリ素子
１０２ 本体
１０５ａ，１０５ｂ，２１０ フィン
１１０，２０５ 半導体基板
１１５ 埋没絶縁膜
１２０ 素子分離膜
１２５ａ，１２５ｂ，２３５ ゲート絶縁膜
１３０ａ，１３０ｂ，２４０ ストレージノード
１４０，２５０ 制御ゲート電極
１４５ ソース
１５０ ドレイン
１６０ａ，１６０ｂ チャンネル領域
２０８ 第１絶縁層パターン
２１２ 第２絶縁層スペーサ
２１５ 第１トレンチ
２２０ 第１フォトレジストパターン
２２２ 第２トレンチ
２２５，２２５’ 第３絶縁層
２３０ 第２フォトレジストパターン
ＢＬ ビットライン
ＣＳＬ 共通ソースライン
ＧＳＬ 接地選択ライン
ＳＳＬ ストリング選択ライン
ＷＬ ワードライン
Ｗ１ 制御ゲート電極のゲート長
Ｗ２ フィンの幅
Ｗ３ 埋没絶縁膜の幅
Ｗ４ 素子分離膜の幅
Ｗ５ 制御ゲート電極の離隔距離
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に係り、特に、フィン型チャンネル領域を具備する不揮発性メモリ素子及びその製造方法に関する。例えば、本発明による不揮発性メモリ素子は、フラッシュメモリ及びＳＯＮＯＳメモリを含みうる。
【背景技術】
【０００２】
不揮発性メモリ素子、例えば、フラッシュメモリは、制御ゲート電極と半導体基板との間に伝導性フローティングゲート電極を介在している。かかるフローティングゲート電極は、電荷保存のためのストレージノードとして利用される。フラッシュメモリは、フローティングゲート電極の電荷の蓄積の有無によって半導体基板のスレショルド電圧が変わることを利用し、半導体基板に伝導性チャンネル形成の有無、すなわち、電流フローの有無を判読する。一方、他の不揮発性メモリ素子、例えば、ＳＯＮＯＳメモリは、制御ゲート電極と半導体基板との間に電荷トラップ型ストレージノードを介在している。ＳＯＮＯＳメモリは、フラッシュメモリとほとんど類似した動作を行う。
【０００３】
しかし、不揮発性メモリ素子において、微細工程技術の限界により、メモリ集積度及びメモリ速度増大は限界に直面している。それにより、さらに狭幅の微細工程技術を利用する以外に、メモリ容量及びメモリ速度を増大させることができる方法が研究されている。
【０００４】
例えば、Ｄａｖｉｄ Ｍ．Ｆｒｉｅｄらによる特許文献１は、フィン−ＦＥＴ及びフィンメモリセルについて開示している。フィン−ＦＥＴは、魚のヒレ状に形成されたフィンの上面及び側面をチャンネル領域として利用できる。それにより、フィン−ＦＥＴは、平面形トランジスタよりチャンネル面積を広くでき、大きい電流のフローを提供できる。その結果、フィン−ＦＥＴは、平面形トランジスタより高い性能を提供できる。
【０００５】
しかし、前記特許文献１によるフィン−ＦＥＴは、ＳＯＩ基板を利用して製造されることにより、フィンが基板本体からフローティングされるという問題がある。それにより、ボディ・バイアス（ｂｏｄｙ−ｂｉａｓ）を利用したトランジスタのスレショルド電圧制御が不可能であり、その結果、ＣＭＯＳトランジスタのスレショルド電圧調節が困難となりうる。また、従来のフィンメモリセルは、２ビット動作を提供するために１Ｆのゲート長を基準とし、少なくとも２ＦＸ２Ｆの面積を利用しており、ビット当たりの面積が２Ｆ２と大きくなってしまうという問題がある。その結果、フィンメモリセルの集積度が制限されうる。
【特許文献１】米国特許６，６６４，５８２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明が解決しようとする技術的課題は、前述の問題点を克服するためであり、ボディバイアス制御が可能であり、かつビット当たりの面積を減少させて高集積の可能な高性能不揮発性メモリ素子を提供するところにある。
【０００７】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を解決するための本発明の一様態によれば、本体及び前記本体からそれぞれ突出され、一方向にそれぞれ伸張し互いに離隔される少なくとも一対のフィンを備える半導体基板と、前記一対のフィンの間を埋め込み、前記本体上に形成された第１絶縁膜と、前記一方向に沿って所定間隔離隔され、前記一対のフィンにそれぞれ形成された少なくとも一対のソース及びドレインと、前記一対のソース及びドレイン間にある前記フィン部分の少なくとも外側面の上端部分及び上面の各表面付近にそれぞれ形成された少なくとも一対のチャンネル領域と、前記チャンネル領域上に形成された第２絶縁膜と、前記第１絶縁膜及び前記第２絶縁膜上を横切り、前記一方向と異なる方向に伸張し、前記半導体基板から絶縁された少なくとも一つ以上の制御ゲート電極と、前記制御ゲート電極と、前記一対のフィンの外側面の上端部分に形成されたチャンネル領域との間にそれぞれ介在された少なくとも一対のストレージノードとを備える不揮発性メモリ素子が提供される。
【０００９】
前記技術的課題を解決するための本発明の他の様態によれば、本体及び前記本体からそれぞれ突出され、一方向にそれぞれ伸張し互いに離隔される少なくとも一対のフィンを備える半導体基板の前記一対のフィンからなる一対のビットラインと、前記一対のビットライン間を絶縁するために、前記一対のフィン及び前記本体間を埋め込む第１絶縁膜と、前記一対のフィンを横切ってそれぞれ伸張し、前記一方向に離隔されて配置され、前記半導体基板とそれぞれ絶縁された複数の制御ゲート電極からなる複数のワードラインと、前記ワードライン及び前記一対のフィン間に介在された第２絶縁膜と、前記ワードライン及び前記第２絶縁膜間の少なくとも一部分にそれぞれ介在された一対のストレージノードとを備えるＮＡＮＤ構造の不揮発性メモリ素子が提供される。
【００１０】
前記他の技術的課題を解決するための本発明の一様態によれば、次のステップを含む不揮発性メモリ素子の製造方法が提供される。半導体基板上に第１絶縁層パターンを形成する。前記第１絶縁層パターンの側壁に、第２絶縁層スペーサを形成する。前記第１絶縁層パターン及び前記第２絶縁層スペーサをエッチング保護膜として前記半導体基板をエッチングし、第１トレンチを形成する。前記第１トレンチを埋め込み、前記第１トレンチの両方向の前記半導体基板上に所定幅ほどそれぞれ拡張する第１フォトレジストパターンを形成する。前記第１フォトレジストパターンをエッチング保護膜として前記半導体基板をエッチングし、第２トレンチを形成する。前記第１フォトレジストパターンを除去し、前記第１トレンチ及び第２トレンチにより限定され、前記半導体基板から突出された少なくとも一対のフィンを形成する。前記フィンを限定する前記第１トレンチ及び第２トレンチを埋め込む第３絶縁層を形成する。前記第２トレンチを埋め込んでいる前記第３絶縁層の部分を選択的に所定深さほどエッチングし、前記第１トレンチを埋め込む前記第３絶縁層の部分を覆う前記フィンの外側面を所定高さほど露出する。前記フィンの露出された外側面及び上面上にゲート絶縁膜を形成する。前記フィンの露出された外側面上に形成されたゲート絶縁膜部分の側壁にそれぞれストレージノードを形成する。前記ストレージノードが形成された結果物上に、前記フィン及び前記第３絶縁層を横切る制御ゲート電極を形成する。
【発明の効果】
【００１１】
本発明による不揮発性メモリ素子は、ＳＯＩ類似構造を利用しており、オフ電流を下げることができ、接合漏れ電流を減少させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態を説明することにより、本発明を詳細に説明する。しかし、本発明は、以下にで開示される実施形態に限定されるものではなく、相異なる多様な形態に具現されるものであり、ただ本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に明らかにするために提供される。図面で、構成要素は、説明の便宜のためにその大きさが誇張されている。
【００１３】
図１は、本発明の一実施形態による不揮発性メモリ素子１００を示す斜視図である。図２Ａは、図１の不揮発性メモリ素子１００のＩ−Ｉ’で切り取った断面図であり、図２Ｂは、図１の不揮発性メモリ素子１００のＩＩ−ＩＩ’で切り取った断面図である。
【００１４】
図１、図２Ａ及び図２Ｂを参照すれば、不揮発性メモリ素子１００は、一対のフィン１０５ａ，１０５ｂに形成されたチャンネル領域１６０ａ，１６０ｂと、フィン１０５ａ，１０５ｂを横切る複数の制御ゲート電極１４０とを備える。チャンネル領域１６０ａ，１６０ｂ及び制御ゲート電極１４０間には、一対のストレージノード１３０ａ，１３０ｂが介在されている。例えば、不揮発性メモリ素子１００は、フラッシュメモリまたはＳＯＮＯＳメモリでありうる。ただし、本発明の不揮発性メモリ素子１００は、その名称に限定されず、その構成により限定されるのみである。
【００１５】
半導体基板１１０は、本体１０２と、本体１０２から突出されるように形成され、互いに離隔された一対のフィン１０５ａ，１０５ｂとを備える。例えば、フィン１０５ａ，１０５ｂは、Ｘ１方向に沿って互いに離隔され、Ｘ２方向に沿って伸張できる。半導体基板１１０は、バルクシリコン、バルクシリコン・ゲルマニウム、またはそれらの上にシリコンまたはシリコン・ゲルマニウムエピ層を含む複合構造でありうる。すなわち、フィン１０５ａ，１０５ｂは、本体１０２と同じ物質であるか、または本体１０２上に形成されたエピ層でもありうる。図面には、一対のフィン１０５ａ，１０５ｂが図示されているが、複数対のフィンがＸ１方向に羅列されうる。
【００１６】
一対のフィン１０５ａ，１０５ｂの間には、埋没絶縁膜１１５が埋め込まれている。埋没絶縁膜１１５は、フィン１０５ａ，１０５ｂの内側面を絶縁させる。フィン１０５ａ，１０５ｂの外側面には、本体１０２から所定高さの素子分離膜１２０が形成されうる。すなわち、素子分離膜１２０は、フィン１０５ａ，１０５ｂの外側面の下端部分を覆っているが、フィン１０５ａ，１０５ｂの上端部分は、露出している。その名称に制限されず、本発明にて埋没絶縁膜１１５及び素子分離膜１２０は、フィン１０５ａ，１０５ｂ及び素子を分離させる役割を果たすことができる。例えば、埋没絶縁膜１１５及び素子分離膜１２０は、絶縁特性と埋め込み特性の良好なシリコン酸化膜を含みうる。
【００１７】
Ｘ１方向を基準とするとき、順に、埋没絶縁膜１１５、フィン１０５ａ，１０５ｂの一つ及び制御ゲート電極１４０順の積層構造、すなわち、ＳＯＩ構造が形成されうる。ただし、フィン１０５ａ，１０５ｂは、Ｘ３方向に沿って本体１０２と連結されているという点で、活性領域が本体からフローティングされた通常のＳＯＩ構造と異なる。従って、本発明では、半導体基板１１０の構造をＳＯＩ類似（ＳＯＩ−ｌｉｋｅ）構造と呼び、その特徴は後述する。
【００１８】
フィン１０５ａ，１０５ｂの外側面と上面上には、それぞれゲート絶縁膜１２５ａ，１２５ｂが形成されうる。ゲート絶縁膜１２５ａ，１２５ｂは、電荷のトンネルリング通路になるという点で、トンネルリング絶縁膜と呼ばれもする。例えば、ゲート絶縁膜１２５ａ，１２５ｂは、シリコン酸化膜、シリコン窒化膜または高誘電率膜から形成されるか、またはそれらの複合膜から形成されうる。
【００１９】
ゲート絶縁膜１２５ａ，１２５ｂと制御ゲート電極１４０との間の少なくとも一部分には、それぞれストレージノード１３０ａ，１３０ｂが介在されうる。例えば、ストレージノード１３０ａ，１３０ｂは、フィン１０５ａ，１０５ｂの外側面の側壁に形成され、フィン１０５ａ，１０５ｂの上面に沿っては、形成されない。なぜなら、フィン１０５ａ，１０５ｂの上面が側面に比べて相対的に面積が小さいためである。
【００２０】
ストレージノード１３０ａ，１３０ｂは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含んで形成されうる。例えば、ポリシリコンまたはシリコンゲルマニウムから形成されたストレージノード１３０ａ，１３０ｂは、フローティング電荷保存層として使われうる。他の例として、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜から形成されたストレージノード１３０ａ，１３０ｂは、局部的な電荷トラップ層として利用されうる。フラッシュメモリは、フローティング電荷保存層を利用し、ＳＯＮＯＳメモリは、電荷トラップ層を利用できる。
【００２１】
チャンネル領域１６０ａ，１６０ｂは、フィン１０５ａ，１０５ｂの外側面の上端部分と上面の表面付近とに形成されうる。フィン１０５ａ，１０５ｂの内側面には、埋没絶縁膜１１５が埋め込まれており、チャンネルが形成されない。ただし、相対的な面積を考慮すれば、主要な電荷の伝導通路は、フィン１０５ａ，１０５ｂの外側面に形成されたチャンネル領域１６０ａ，１６０ｂになりうる。
【００２２】
フィン１０５ａ，１０５ｂの高さ、さらに具体的には、素子分離膜１２０により露出されるフィン１０５ａ，１０５ｂの上端部分の高さを調節することにより、チャンネル領域１６０ａ，１６０ｂの面積を調節できる。従って、フィン１０５ａ，１０５ｂに形成されたチャンネル領域１６０ａ，１６０ｂを利用すれば、不揮発性メモリ素子１００の動作電流、すなわち速度を速くでき、その結果、不揮発性メモリ素子１００の性能を高められる。
【００２３】
チャンネル領域１６０ａ，１６０ｂ両側のフィン１０５ａ，１０５ｂ部分には、少なくとも一対のソース１４５及びドレイン１５０が形成されうる。ソース１４５及びドレイン１５０は、形式上の区分に過ぎず、入れ替わって呼ばれることもある。ソース１４５及びドレイン１５０は、隣接するチャンネル領域１６０ａ，１６０ｂに共有されうる。ソース１４５及びドレイン１５０は、本体１０２または残りのフィン１０５ａ，１０５ｂ領域にダイオード接合されている。例えば、ソース１４５及びドレイン１５０がｎ型不純物でドーピングされている場合、残りのフィン１０５ａ，１０５ｂ領域または本体１０２は、ｐ型不純物でドーピングされうる。
【００２４】
制御ゲート電極１４０は、チャンネル領域１６０ａ，１６０ｂ及び埋没絶縁膜１１５を覆い包み、素子分離膜１２０により本体１０２と絶縁されている。すなわち、制御ゲート電極１４０は、Ｘ１方向に伸張するように形成され、Ｘ２方向に沿って互いに離隔されうる。制御ゲート電極１４０の数は、本発明の範囲を制限しない。制御ゲート電極１４０は、ポリシリコン、金属、金属シリサイドまたはこれらの複合膜から形成されうる。
【００２５】
たとえ図面には図示されていないとしても、不揮発性メモリ素子１００は、制御ゲート電極１４０とストレージノード１３０ａ，１３０ｂとを絶縁するブロッキング絶縁膜をさらに備えることができる。特に、ストレージノード１３０ａ，１３０ｂがポリシリコンまたはシリコン・ゲルマニウムのような伝導性物質から形成されている場合には、ブロッキング絶縁膜が必要である。例えば、ブロッキング絶縁膜は、シリコン酸化膜により形成されうる。
【００２６】
不揮発性メモリ素子１００の動作特性について述べれば、フィン１０５ａ，１０５ｂに形成されたチャンネル領域１６０ａ，１６０ｂ、ソース１４５及びドレイン１５０の空乏領域（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）は、制限されうる。特に、フィン１０５ａ，１０５ｂの幅が薄いほど、空乏領域は、さらに制限されうる。さらに具体的に見れば、空乏領域は、フィン１０５ａ，１０５ｂの幅方向、Ｘ１方向にはかなり制限され、ただし、Ｘ３方向に沿ってのみ形成されうる。しかし、フィン１０５ａ，１０５ｂの幅が狭くなれば、Ｘ３方向に沿って形成された空乏領域の影響は、相当に縮小されるであろう。
【００２７】
従って、フィン１０５ａ，１０５ｂが本体１０２に連結されているにもかかわらず、フィン１０５ａ，１０５ｂは、ＳＯＩ構造と類似した、すなわち、ＳＯＩ類似構造となる。それにより、空乏領域の拡張によって発生しうるオフ電流及び接合漏れ電流が減少しうる。それにもかかわらず、本体１０２に電圧を印加することにより、フィン１０５ａ，１０５ｂにボディバイアスを印加できるという長所は維持される。
【００２８】
本発明による不揮発性メモリ素子１００の例示的な回路配置が図３に図示されている。図１ないし図３を参照すれば、不揮発性メモリ素子１００は、ＮＡＮＤ構造のフラッシュメモリまたはＳＯＮＯＳメモリでありうる。制御ゲート電極１４０は、ワードラインＷＬとして利用され、フィン１０５ａ，１０５ｂは、ビットラインＢＬとして利用されうる。さらに具体的に見れば、フィン１０５ａ，１０５ｂのソース１４５及びドレイン１５０がビットラインＢＬに連結されうる。１つのＮＡＮＤセルの単位により、ワードラインＷＬの数が決定されうる。
【００２９】
一対のＮＡＮＤセルは、埋没絶縁膜１１５を基準に互いに絶縁されうる。ビットラインＢＬは、ストリング選択ライン（ＳＳＬ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔ Ｌｉｎｅ）を経由してワードラインＷＬと連結され、接地選択ライン（ＧＳＬ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔ Ｌｉｎｅ）を経由して接地された共通ソースライン（ＣＳＬ：Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）と連結されうる。従って、ＳＳＬ及びＧＳＬをターンオンさせ、１本のビットラインＢＬを選択することにより、一列に配置されたＮＡＮＤセルに接近できる。ＮＡＮＤセルの具体的な動作は、該当技術分野で当業者に公知であるので、さらに詳細な説明は省略する。
【００３０】
制御ゲート電極１４０のゲート長Ｗ１を１Ｆとするとき、フィン１０５ａ，１０５ｂの幅Ｗ２は、０．２５Ｆ、埋没絶縁膜１１５の幅Ｗ３は、０．５Ｆとすることができる。一対のＮＡＮＤセルを構成するフィン１０５ａ，１０５ｂそれぞれの外側面に隣接した素子分離膜１２０の幅Ｗ４は、それぞれ０．５Ｆでありうる。従って、ワードラインＷＬ側、すなわち、Ｘ１方向を基準とするとき、一対のＮＡＮＤセルの長さは、２Ｆとなる。また、制御ゲート電極１４０の離隔距離Ｗ５は１Ｆでありうる。従って、ビットラインＢＬ、すなわち、Ｘ２方向を基準とするとき、１つの制御ゲート電極１４０を含む単位セルの長さは、２Ｆになりうる。一対の単位セルがＸ２方向に連結され、一対のＮＡＮＤセル構造を形成できる。
【００３１】
従って、２ＦＸ２Ｆ面積内に１本のワードラインＷＬ及び２本のビットラインＢＬが含まれうる。すなわち、一対の単位セルが２ＦＸ２Ｆ面積内に形成されうる。従って、従来の２ＦＸ２Ｆ面積内に１つの単位セルが形成されることに比べ、本発明による不揮発性メモリ素子は、単位セル等の集積度を二倍とすることができる。すなわち、埋没絶縁膜１１５により分離された一対のＮＡＮＤセルが従来の１つのＮＡＮＤセルと同じ面積を占める。従って、１つのＮＡＮＤセルが単一ビットを保存するＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式の動作を行う場合、２ビットを作るために２ＦＸ２Ｆの面積が必要であり、ビット当たりの面積は、２Ｆ２になりうる。他の例として、１つのＮＡＮＤセルが２ビットを保存するＭＬＣ（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）方式の動作を行う場合、４ビットを作るために、２ＦＸ２Ｆ面積が必要でビット当たりの面積は１Ｆ２になりうる。
【００３２】
図４ないし図１１は、本発明の一実施形態による不揮発性メモリ素子の製造方法を説明する断面図である。前記製造方法による不揮発性メモリ素子の構造は、図１ないし図３の説明を参照できる。図４ないし図１１は、図１のＸ１方向、すなわちＩ−Ｉ’で切り取った断面図である。
【００３３】
図４を参照すれば、半導体基板２０５上に、第１絶縁層パターン２０８を形成する。例えば、第１絶縁層パターン２０８は、シリコン酸化膜により形成されうる。次に、第１絶縁層パターン２０８の側壁に第２絶縁層スペーサ２１２を形成する。例えば、第２絶縁層スペーサ２１２は、シリコン窒化膜でありうる。さらに具体的に見れば、第２絶縁層スペーサ２１２は、第２絶縁層（図示せず）を形成し、これを異方性エッチングして形成できる。
【００３４】
図５を参照すれば、第１絶縁層パターン（図４の２０８）及び第２絶縁層スペーサ（図４の２１２）をエッチング保護膜として半導体基板２０５をエッチングし、第１トレンチ２１５を形成する。例えば、第１トレンチ２１５の幅は、後ほど形成される制御ゲート電極（図１１の２５０）のゲート長を基準に、０．５Ｆに形成されうる。この場合、制御ゲート電極（図１１の２５０）のゲート長は、１Ｆになりうる。次に、第１絶縁層パターン２０８及び第２絶縁層スペーサ２１２を除去する。
【００３５】
図６を参照すれば、第１トレンチ２１５を埋め込み、第１トレンチ２１５の両方向に半導体基板２０５上に所定幅ほど拡張する第１フォトレジストパターン２２０を形成する。例えば、第１フォトレジストパターン２２０は、フォトレジスト層（図示せず）を、第１トレンチ２１５が形成された結果物の全面に形成し、フォトレジスト層をフォトリソグラフィ及びエッチング技術を利用してパターニングすることによって形成できる。
【００３６】
図７を参照すれば、第１フォトレジストパターン（図６の２２０）をエッチング保護膜として前記半導体基板２０５をエッチングし、第２トレンチ２２２を形成する。次に、第１フォトレジストパターン（図６の２２０）を除去することにより、第１トレンチ２１５及び第２トレンチ２２２に限定され、半導体基板２０５から突出された少なくとも一対のフィン２１０を形成する。フィン２１０の幅は、第１フォトレジストパターン（図６の２２０）の半導体基板２０５上に拡張された幅により決定されうる。例えば、フィン２１０の幅は、０．２５Ｆに形成されうる。
【００３７】
図８を参照すれば、フィン２１０を限定する第１トレンチ（図７の２１５）及び第２トレンチ（図７の２２２）を埋め込む第３絶縁層２２５を形成する。例えば、第３絶縁層２２５は、フィン２１０が形成された結果物全面にシリコン酸化膜を蒸着し、そのシリコン酸化膜をフィン２１０が露出されるまで平坦化して形成できる。平坦化は、エッチバックまたは化学的機械的研磨法を利用して行える。
【００３８】
図９を参照すれば、第２トレンチ（図７の２２２）を埋め込んでいる第３絶縁層２２５を選択的に所定深さほどエッチングする。さらに具体的に見れば、フィン２１０及び前記第１トレンチ２１５を埋め込む第３絶縁層２２５の部分を覆う第２フォトレジストパターン２３０を形成する。次に、第２フォトレジストパターン２３０をエッチング保護膜として第３絶縁層２２５をエッチングする。それにより、フィン２１０の外側面が所定高さほど露出されうる。すなわち、フィン２１０の外側面の上端部分は、露出され、フィン２１０の下端部分は、エッチングされた第３絶縁層２２５’により囲まれている。次に、第２フォトレジストパターン２３０を除去する。
【００３９】
図１０を参照すれば、第３絶縁層２２５を覆うフィン２１０の露出された外側面の上端部分及び上面上にゲート絶縁膜２３５を形成する。例えば、ゲート絶縁膜２３５は、シリコン酸化膜、シリコン窒化膜、高誘電膜またはそれらの複合膜でありうる。ゲート絶縁膜２３５は、フィン２１０を熱酸化させて形成するか、または化学気相蒸着法（ＣＶＤ）を利用して物質膜を蒸着して形成することもできる。
【００４０】
次に、フィン２１０の露出された外側面上に形成されたゲート絶縁膜２３５の側壁にストレージノード２４０を形成する。例えば、ストレージノード２４０は、半導体基板２０５上に直交するように形成されうる。ストレージノード２４０は、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含んで形成できる。
【００４１】
次に、図１１を参照すれば、ストレージノード２４０が形成された結果物上にフィン２１０及び第３絶縁層２２５を横切る制御ゲート電極２５０を形成する。制御ゲート電極２５０は、制御ゲート電極層（図示せず）を蒸着し、次に、制御ゲート電極層をフォトリソグラフィ及びエッチング技術を利用してパターニングすることによって形成されうる。制御ゲート電極層をパターニングする前に、制御ゲート電極層を平坦化するステップが付加されることもある。また、制御ゲート電極２５０の電極を形成する前に、ストレージノード２４０を覆い包むブロッキング絶縁膜（図示せず）をさらに形成することもできる。
【００４２】
制御ゲート電極２５０の離隔距離は、１Ｆとすることができる。第３絶縁層２２５により分離された一対のストレージノード２４０を有する一対の単位セルは、２ＦＸ２Ｆ面積内に形成されうる。従って、本発明の製造方法による不揮発性メモリ素子は、ビット当たりの面積を基準とするとき、従来より二倍の集積度を有することができる。
【００４３】
本発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供された。本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想内で該当分野で当業者により、前記実施形態を組み合わせて実施するなど、さまざまな多数の修正及び変更が可能であるということは、明白である。
【産業上の利用可能性】
【００４４】
本発明のフィン型チャンネル領域を有する不揮発性メモリ素子及びその製造方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。
【図２Ａ】図１の不揮発性メモリ素子のＩ−Ｉ’で切り取った断面図である。
【図２Ｂ】図１の不揮発性メモリ素子のＩＩ−ＩＩ’で切り取った断面図である。
【図３】本発明の一実施形態によるＮＡＮＤ構造の不揮発性メモリ素子の回路配置を示す概略図である。
【図４】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図５】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図６】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図７】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図８】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図９】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１０】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【図１１】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
【符号の説明】
【００４６】
１００ 不揮発性メモリ素子
１０２ 本体
１０５ａ，１０５ｂ，２１０ フィン
１１０，２０５ 半導体基板
１１５ 埋没絶縁膜
１２０ 素子分離膜
１２５ａ，１２５ｂ，２３５ ゲート絶縁膜
１３０ａ，１３０ｂ，２４０ ストレージノード
１４０，２５０ 制御ゲート電極
１４５ ソース
１５０ ドレイン
１６０ａ，１６０ｂ チャンネル領域
２０８ 第１絶縁層パターン
２１２ 第２絶縁層スペーサ
２１５ 第１トレンチ
２２０ 第１フォトレジストパターン
２２２ 第２トレンチ
２２５，２２５’ 第３絶縁層
２３０ 第２フォトレジストパターン
ＢＬ ビットライン
ＣＳＬ 共通ソースライン
ＧＳＬ 接地選択ライン
ＳＳＬ ストリング選択ライン
ＷＬ ワードライン
Ｗ１ 制御ゲート電極のゲート長
Ｗ２ フィンの幅
Ｗ３ 埋没絶縁膜の幅
Ｗ４ 素子分離膜の幅
Ｗ５ 制御ゲート電極の離隔距離
【特許請求の範囲】
【請求項１】
本体及び前記本体からそれぞれ突出し、一方向にそれぞれ伸張し互いに離隔される少なくとも一対のフィンを備える半導体基板と、
前記フィンの少なくとも外側面の上端部分及び上面の表面付近にそれぞれ形成された少なくとも一対のチャンネル領域と、
前記一方向と異なる方向に伸張し、前記半導体基板から絶縁された少なくとも一つ以上の制御ゲート電極と、
前記制御ゲート電極及び前記一対のフィンの外側面の上端部分に形成されたチャンネル領域間にそれぞれ介在された少なくとも一対のストレージノードとを備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記不揮発性メモリ素子は、ＮＡＮＤ構造を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記フィンは、前記本体に対してフローティングされていないことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記制御ゲート電極の前記一方向へのゲート長が１Ｆであり、前記フィンの前記他方向への幅は、それぞれ０．２５Ｆであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記一対のフィンをビットラインとして利用し、前記制御ゲート電極をワードラインとして利用することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記ストレージノードは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記一対のフィン間を埋め込み、前記本体上に形成された第１絶縁膜と、
前記一方向に沿って所定間隔離隔され、前記一対のフィンにそれぞれ形成された少なくとも一対のソース及びドレインと、
前記チャンネル領域上に形成された第２絶縁膜とをさらに備え、前記一対のチャンネル領域は、前記一対のソース及びドレイン間に介在され、前記制御ゲート電極は、前記第１絶縁膜及び前記第２絶縁膜上を横切り、前記一方向と異なる方向に伸張したことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記一対のフィンの外側面の下端部分及び前記本体上に、前記一対のフィンの外側面の上端部分を露出するように形成し、前記本体及び前記制御ゲート電極を絶縁させる第３絶縁膜をより備えることを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記第１絶縁膜の前記他の方向への幅は、１Ｆであることを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項１０】
前記第１絶縁膜は、シリコン酸化膜を含むことを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項１１】
本体及び前記本体からそれぞれ突出し、一方向にそれぞれ伸張し互いに離隔される少なくとも一対のフィンを備える半導体基板の前記一対のフィンからなる一対のビットラインと、
前記一対のビットライン間を絶縁するために、前記一対のフィン及び前記本体間を埋め込む第１絶縁膜と、
前記一対のフィンを横切ってそれぞれ伸張し、前記一方向に離隔されるように配置され、前記半導体基板とそれぞれ絶縁された複数の制御ゲート電極からなる複数のワードラインと、
前記ワードライン及び前記一対のフィン間に介在された第２絶縁膜と、
前記ワードライン及び前記第２絶縁膜間の少なくとも一部分にそれぞれ介在された一対のストレージノードとを備えることを特徴とするＮＡＮＤ構造の不揮発性メモリ素子。
【請求項１２】
前記制御ゲート電極の前記一方向へのゲート長が１Ｆであり、前記フィンの前記他方向への幅は、それぞれ０．２５Ｆであることを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
前記第１絶縁膜の前記他の方向への幅は、１Ｆであることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記制御ゲート電極の前記一方向への離隔距離は、１Ｆであることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１５】
前記ストレージノードは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１６】
前記第１絶縁膜は、シリコン酸化膜を含むことを特徴とする請求項１５に記載の不揮発性メモリ素子。
【請求項１７】
本体を含む半導体基板から前記本体からそれぞれ突出され、一方向にそれぞれ伸張し互いに離隔される少なくとも一対のフィンを形成する段階と、
前記フィンの外側面上部及び上面上にゲート絶縁膜を形成する段階と、
前記フィンの外側面上に形成されたゲート絶縁膜部分の側壁にそれぞれストレージノードを形成する段階と、
前記ストレージノードが形成された結果物上に、前記フィンを横切る制御ゲート電極を形成する段階とを含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１８】
前記フィンは、前記本体に対してフローティングされていないことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記不揮発性メモリ素子は、ＮＡＮＤ構造により製造することを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記ストレージノードは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含んで形成することを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記フィンを形成する段階は、
前記半導体基板上に第１絶縁層パターンを形成する段階と、
前記第１絶縁層パターンの側壁に第２絶縁層スペーサを形成する段階と、
前記第１絶縁層パターン及び前記第２絶縁層スペーサをエッチング保護膜として前記半導体基板をエッチングし、第１トレンチを形成する段階と、
前記第１トレンチを埋め込み、前記第１トレンチの両方向の前記半導体基板上に所定幅ほどそれぞれ拡張する第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをエッチング保護膜として前記半導体基板をエッチングし、第２トレンチを形成する段階と、
前記第１フォトレジストパターンを除去し、前記第１トレンチ及び第２トレンチにより限定され、前記半導体基板から突出された少なくとも一対のフィンを形成する段階とを含むことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記制御ゲート電極のゲート長は１Ｆ、前記第１トレンチの幅は０．５Ｆ、前記第２トレンチの幅は１Ｆに形成することを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記フィンの幅は０．２５Ｆにそれぞれ形成することを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
【請求項２４】
前記フィンを限定する前記第１トレンチ及び第２トレンチを埋め込む第３絶縁層を形成する段階と、
前記第２トレンチを埋め込んでいる前記第３絶縁層の部分を選択的に所定深さほどエッチングし、前記第１トレンチを埋め込む前記第３絶縁層の部分を覆う前記フィンの外側面を所定高さほど露出する段階とをさらに含み、
前記ゲート絶縁膜は、前記第３絶縁層を覆う前記フィンの露出された外側面及び上面上に形成され、
前記ストレージノードは、前記フィンの露出された外側面上に形成され、
前記制御ゲート電極は、前記第３絶縁層をさらに横切ることを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２５】
前記第３絶縁層をエッチングする段階は、前記フィン及び前記第１トレンチを埋め込む前記第３絶縁層部分上に第２フォトレジストパターンを形成し、前記第２フォトレジストパターンをエッチング保護膜として前記第２トレンチを埋め込む前記第３絶縁層部分をエッチングすることを特徴とする請求項２４に記載の不揮発性メモリ素子の製造方法。
【請求項２６】
前記第３絶縁層は、シリコン酸化膜から形成することを特徴とする請求項２４に記載の不揮発性メモリ素子の製造方法。
【請求項１】
本体及び前記本体からそれぞれ突出し、一方向にそれぞれ伸張し互いに離隔される少なくとも一対のフィンを備える半導体基板と、
前記フィンの少なくとも外側面の上端部分及び上面の表面付近にそれぞれ形成された少なくとも一対のチャンネル領域と、
前記一方向と異なる方向に伸張し、前記半導体基板から絶縁された少なくとも一つ以上の制御ゲート電極と、
前記制御ゲート電極及び前記一対のフィンの外側面の上端部分に形成されたチャンネル領域間にそれぞれ介在された少なくとも一対のストレージノードとを備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記不揮発性メモリ素子は、ＮＡＮＤ構造を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記フィンは、前記本体に対してフローティングされていないことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記制御ゲート電極の前記一方向へのゲート長が１Ｆであり、前記フィンの前記他方向への幅は、それぞれ０．２５Ｆであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記一対のフィンをビットラインとして利用し、前記制御ゲート電極をワードラインとして利用することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記ストレージノードは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記一対のフィン間を埋め込み、前記本体上に形成された第１絶縁膜と、
前記一方向に沿って所定間隔離隔され、前記一対のフィンにそれぞれ形成された少なくとも一対のソース及びドレインと、
前記チャンネル領域上に形成された第２絶縁膜とをさらに備え、前記一対のチャンネル領域は、前記一対のソース及びドレイン間に介在され、前記制御ゲート電極は、前記第１絶縁膜及び前記第２絶縁膜上を横切り、前記一方向と異なる方向に伸張したことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記一対のフィンの外側面の下端部分及び前記本体上に、前記一対のフィンの外側面の上端部分を露出するように形成し、前記本体及び前記制御ゲート電極を絶縁させる第３絶縁膜をより備えることを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記第１絶縁膜の前記他の方向への幅は、１Ｆであることを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項１０】
前記第１絶縁膜は、シリコン酸化膜を含むことを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項１１】
本体及び前記本体からそれぞれ突出し、一方向にそれぞれ伸張し互いに離隔される少なくとも一対のフィンを備える半導体基板の前記一対のフィンからなる一対のビットラインと、
前記一対のビットライン間を絶縁するために、前記一対のフィン及び前記本体間を埋め込む第１絶縁膜と、
前記一対のフィンを横切ってそれぞれ伸張し、前記一方向に離隔されるように配置され、前記半導体基板とそれぞれ絶縁された複数の制御ゲート電極からなる複数のワードラインと、
前記ワードライン及び前記一対のフィン間に介在された第２絶縁膜と、
前記ワードライン及び前記第２絶縁膜間の少なくとも一部分にそれぞれ介在された一対のストレージノードとを備えることを特徴とするＮＡＮＤ構造の不揮発性メモリ素子。
【請求項１２】
前記制御ゲート電極の前記一方向へのゲート長が１Ｆであり、前記フィンの前記他方向への幅は、それぞれ０．２５Ｆであることを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
前記第１絶縁膜の前記他の方向への幅は、１Ｆであることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１４】
前記制御ゲート電極の前記一方向への離隔距離は、１Ｆであることを特徴とする請求項１２に記載の不揮発性メモリ素子。
【請求項１５】
前記ストレージノードは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１６】
前記第１絶縁膜は、シリコン酸化膜を含むことを特徴とする請求項１５に記載の不揮発性メモリ素子。
【請求項１７】
本体を含む半導体基板から前記本体からそれぞれ突出され、一方向にそれぞれ伸張し互いに離隔される少なくとも一対のフィンを形成する段階と、
前記フィンの外側面上部及び上面上にゲート絶縁膜を形成する段階と、
前記フィンの外側面上に形成されたゲート絶縁膜部分の側壁にそれぞれストレージノードを形成する段階と、
前記ストレージノードが形成された結果物上に、前記フィンを横切る制御ゲート電極を形成する段階とを含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１８】
前記フィンは、前記本体に対してフローティングされていないことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記不揮発性メモリ素子は、ＮＡＮＤ構造により製造することを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記ストレージノードは、ポリシリコン、シリコンゲルマニウム、シリコンまたは金属ドット、ナノクリスタルまたはシリコン窒化膜を含んで形成することを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記フィンを形成する段階は、
前記半導体基板上に第１絶縁層パターンを形成する段階と、
前記第１絶縁層パターンの側壁に第２絶縁層スペーサを形成する段階と、
前記第１絶縁層パターン及び前記第２絶縁層スペーサをエッチング保護膜として前記半導体基板をエッチングし、第１トレンチを形成する段階と、
前記第１トレンチを埋め込み、前記第１トレンチの両方向の前記半導体基板上に所定幅ほどそれぞれ拡張する第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをエッチング保護膜として前記半導体基板をエッチングし、第２トレンチを形成する段階と、
前記第１フォトレジストパターンを除去し、前記第１トレンチ及び第２トレンチにより限定され、前記半導体基板から突出された少なくとも一対のフィンを形成する段階とを含むことを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
【請求項２２】
前記制御ゲート電極のゲート長は１Ｆ、前記第１トレンチの幅は０．５Ｆ、前記第２トレンチの幅は１Ｆに形成することを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記フィンの幅は０．２５Ｆにそれぞれ形成することを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
【請求項２４】
前記フィンを限定する前記第１トレンチ及び第２トレンチを埋め込む第３絶縁層を形成する段階と、
前記第２トレンチを埋め込んでいる前記第３絶縁層の部分を選択的に所定深さほどエッチングし、前記第１トレンチを埋め込む前記第３絶縁層の部分を覆う前記フィンの外側面を所定高さほど露出する段階とをさらに含み、
前記ゲート絶縁膜は、前記第３絶縁層を覆う前記フィンの露出された外側面及び上面上に形成され、
前記ストレージノードは、前記フィンの露出された外側面上に形成され、
前記制御ゲート電極は、前記第３絶縁層をさらに横切ることを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２５】
前記第３絶縁層をエッチングする段階は、前記フィン及び前記第１トレンチを埋め込む前記第３絶縁層部分上に第２フォトレジストパターンを形成し、前記第２フォトレジストパターンをエッチング保護膜として前記第２トレンチを埋め込む前記第３絶縁層部分をエッチングすることを特徴とする請求項２４に記載の不揮発性メモリ素子の製造方法。
【請求項２６】
前記第３絶縁層は、シリコン酸化膜から形成することを特徴とする請求項２４に記載の不揮発性メモリ素子の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−３６２４２（Ｐ２００７−３６２４２Ａ）
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願番号】特願２００６−２００７３６（Ｐ２００６−２００７３６）
【出願日】平成１８年７月２４日（２００６．７．２４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願日】平成１８年７月２４日（２００６．７．２４）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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