フューズ及びその形成方法
アクティブフューズはアクティブフューズ構造（１２０）を備え、この構造を使用して可変抵抗体（１０６）及び選択トランジスタ（１１０）の双方を形成する。一の実施形態では、アクティブフューズ構造は、半導体基板（１４０）の活性領域（１６０）の一部に形成され、選択ゲート（１２４）はアクティブフューズ構造の一方の端部（１２３）の上に配置されてアクティブフューズへの書き込みに使用する一体型選択トランジスタ（１１０）を形成する。共有型のアクティブフューズ構造を活性領域の内部に使用することによって、面積要件を縮小し、かつ検出マージンを大きくすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してフューズに関し、特にアクティブフューズ（ａｃｔｉｖｅ ｆｕｓｅｓ）に関する。
【背景技術】
【０００２】
集積回路では、フューズは多くの場合、恒久的な情報を保存するため、または恒久的な接続を形成するために使用される。例えば、フューズを使用して、メモリ冗長性（ｍｅｍｏｒｙ ｒｅｄｕｎｄａｎｃｙ）の用途におけるように、正しくない回路接続を修正し、欠陥素子を置き換えることができる。また、フューズはチップ識別またはセキュリティ機能を行うために広く使用される。フューズはアナログトリミングに使用することもできる。フューズは、一旦、チップがパッケージングされてしまったときに書き込みを行なうことができるリードオンリーメモリ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｉｅｓ：ＲＯＭ）と置き換えるために使用されるワンタイムプログラマブル（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ：ＯＴＰ）（１度だけ書き込み可能な）デバイスとして使用することもできる。
【０００３】
今日利用することができるフューズのタイプは、図１〜３を参照しながら議論することになるポリシリコンフューズである。図１は、節点１２と節点２０との間に、駆動トランジスタ１６（トランジスタ１６の制御電極は節点１８に接続される）と共に接続されるポリシリコンフューズ１４（可変抵抗体１４とも呼ぶ）を示している。トランジスタ１６及び可変抵抗体１４は互いに金属部分６を通して接続される。金属部分６は節点２の可変抵抗体１４と節点４の駆動トランジスタ１６との間の相互接続を提供する。最初、可変抵抗体１４は低い抵抗を有する。しかしながら、必要に応じて、電流を駆動トランジスタ１６から可変抵抗体１４に流して（例えば、図１の記号"Ｉ"で示す）、可変抵抗体１４に回復不能な損傷を与えることにより可変抵抗体１４への書き込みを行なって、可変抵抗体１４に相対的に高い抵抗を持たせることができる。従って、可変抵抗体１４は必要に応じて、フューズの２つの状態に対応する低抵抗または高抵抗を有することができる。しかしながら、低抵抗に対する高抵抗の抵抗比は一般に小さいので、抵抗比を検出するのが難しい。
【０００４】
図２は、図１の概略図１０に対応する素子２２の上面図を示している。素子２２はポリシリコン部分３２を備え、このポリシリコン部分は幅広部を各端部に有し、かつこれらの端部よりも幅が狭い中央部３４を有する。中央部３４は可変抵抗体１４に対応する。ここで、ポリシリコン部分３２は、図３を参照すると分かるように、被覆シリサイド部も備えることに注目されたい。素子２２は、駆動トランジスタ１６を形成するために使用される活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）５６及びゲート５８も備える。ここで、駆動トランジスタ１６をポリシリコンフューズ１４に接続するためには、図１の金属部分６に対応する金属部分４２が正しい電気接続を行なうために必要であることに留意されたい。素子２２は、図１の節点１２に対応する金属部分２４との電気接続を可能にするコンタクト２６，２８，及び３０を備え、かつ図１の節点２０に対応する金属部分６０との電気接続を可能にするコンタクト５０，５２，及び５４を備える。素子２２はまた、ポリシリコン部分３２と金属部分４２との間の電気接続を可能にするコンタクト３６，３８，及び４０を備え、かつ能動領域５６と金属部分４２との間の電気接続を可能にするコンタクト４４，４６，４８を備える。ここで、可変抵抗体１４と駆動トランジスタ１６との間の金属部分４２を十分に広くして、フューズへの書き込みを行なうために必要な、駆動トランジスタ１６から可変抵抗体１４に供給される大電流（例えば図２の記号"Ｉ"で示す）を流すことができるようにする必要があることに留意されたい。また、図３を参照しながら更に議論するように、可変抵抗体１４と駆動トランジスタ１６とを配線接続するために金属部分
４２を形成するには物理設計ルールに従う必要がある。
【０００５】
図３は素子２２の断面図を示している。図３は、先行技術において公知のように、フィールド酸化膜領域６８及び７２を有する基板７４を示している。可変抵抗体１４は、フィールド酸化膜領域６８の上のポリシリコン層６６と、ポリシリコン層６６を覆うシリサイド層６４と、を有する。ここで、シリサイド層６４及びポリシリコン層６６は図２のポリシリコン部分３２に対応することに注目されたい。従って、可変抵抗体１４への書き込みを行なう前に、可変抵抗体１４の抵抗は、コンタクト２８と３８との間にシリサイド層６４が在るので低い。しかしながらここで、可変抵抗体１４への書き込みを行なうために、電流が通過するシリサイド層６４（ポリシリコン層６６よりも低い抵抗を有する）が破壊されるように十分に大きな電流（駆動トランジスタ１６から）をシリサイド層６４及びポリシリコン層６６に流し込む。例えば、大電流を流した結果、シリサイド層６４は凝集することによって不連続となるので抵抗が高くなる。別の構成として、大電流を流した結果、エレクトロマイグレーションが原因でシリサイド層６４の内部にボイドが生じ、これによっても抵抗が高くなる。一般的に、ポリシリコン層６６はシリサイド層６４よりも約３倍の厚さを有する。
【０００６】
図３は、基板７４内部に形成することができる駆動トランジスタ１６の一例も示している。駆動トランジスタ１６は基板７４上のゲート５８を備える。ここでまた、トランジスタ１６はゲート５８と基板７４との間にゲート酸化膜層（図示せず）も備えることに注目されたい。ここで、駆動トランジスタ１６は、この技術分野の当業者には公知の方法により形成することができ、かつ適切であればどのようなタイプのトランジスタとすることもできるので、ここでは更に詳細について議論することはないことに留意されたい。金属部分４２は、可変抵抗体１４と駆動トランジスタ１６との間の誘電体層７８の上に在り、可変抵抗体１４及び駆動トランジスタ１６の各々にコンタクト３８及びコンタクト４６によってそれぞれ電気的に接続される。ここで、金属部分４２は十分に長い距離６２を有して、可変抵抗体１４及び駆動トランジスタ１６を形成するために従う必要のある物理設計ルールに対応できるようにする必要があることに留意されたい。これらの物理設計ルールは、例えばコンタクト３８とコンタクト４６との間に必要な間隔、下敷きフィールド酸化膜６８の長さ、コンタクト３８とシリサイド層６４及びポリシリコン層６６のエッジとの間の距離、などについて規定する。また、物理設計ルールは、可変抵抗体１４と駆動トランジスタ１６との間の正しい電気接続を可能にするための、金属部分４２の長さ６２の最小限の長さを規定する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、ポリシリコンフューズを実現するために共に必要な可変抵抗体１４及び駆動トランジスタ１６は大面積を必要とするので、使用することができるフューズの数及びフューズの配置箇所が制限される。また、可変抵抗体１４への書き込みを行なう前と後の抵抗比は通常、ポリシリコン層６６が厚いので小さい。これによってフューズに関する検出マージンが小さくなる。従って、より小さな面積しか必要とせず、かつより大きな検出マージンを有する改良型フューズが必要となる。
【課題を解決するための手段】
【０００８】
本明細書に開示する一実施形態は、アクティブフューズに関するものであり、このフューズにおいては、アクティブフューズ平面構造を使用して可変抵抗体及び選択トランジスタの双方を形成する。一実施形態では、アクティブフューズ平面構造は半導体基板の活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）の一部に形成され、選択ゲートをアクティブフューズ平面構造の端部の上に配置してアクティブフューズへの書き込みに使用する一体型選択トランジスタを形成する。共有アクティブフューズ平面構造を活性領域内部に使用するこ
とによって、必要な面積を小さくし、かつ検出マージンを大きくすることができる。
【発明を実施するための最良の形態】
【０００９】
本発明は例を通して示され、かつ添付の図面によって制限されることがなく、これらの図面においては、同様の参照符号は同様の構成要素を指す。
当業者であれば、これらの図面における構成要素が説明を簡単かつ明瞭にするために示され、必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図面における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【００１０】
図４は、可変抵抗体１０６及び選択トランジスタ１１０によって実現されるアクティブフューズを備える素子１００の概略図を示している。従って、可変抵抗体１０６はまたフューズ１０６またはアクティブフューズ１０６と呼ぶことができることに留意されたい（また、フューズまたはアクティブフューズという用語を使用して可変抵抗体１０６及び選択トランジスタ１１０の組合せを指すことができることに留意されたい）。素子１００は可変抵抗体１０６を備え、この可変抵抗体は節点１０４に接続される第１端子及び選択トランジスタ１１０の第１電流電極に接続される第２端子を有する。選択トランジスタ１１０は節点１０８に接続される第２電流電極を備え、かつ節点１０２に接続される制御電極を有する。ここで、図５及び図６を参照しながら更に以下に議論するように、可変抵抗体１０６の第２端子を選択トランジスタ１１０の第１電流電極に電気的に接続するための付加的な金属部分は必要ではないことに留意されたい。また、選択トランジスタ１１０はＮ型トランジスタとして示されているが、別の実施形態ではＰ型トランジスタを選択トランジスタ１１０として使用することができる。
【００１１】
当初、可変抵抗体１０６は、アクティブフューズの第１抵抗状態に対応する低い抵抗を有する。しかしながら、必要に応じて、可変抵抗体１０６に対して、アクティブフューズの第２抵抗状態に対応する高い抵抗を有するように、書き込みを行う（プログラムする）ことができる。可変抵抗体１０６に対する書き込みは、電流（例えば図４の記号"Ｉ"で示す）を選択トランジスタ１１０から可変抵抗体１０６に流して回復不能な形で可変抵抗体１０６に損傷を与えて高い抵抗を生じさせることにより行なうことができる。従って、可変抵抗体１０６は必要に応じて、アクティブフューズの２つの抵抗状態に対応する低抵抗または高抵抗を有することができる（この場合、例えば２つの抵抗状態の内の一方の抵抗状態は論理「１」に対応し、２つの抵抗状態の内の他方の抵抗状態は論理「０」に対応する）。また、図５及び図６を参照しながら以下に更に詳細に議論するように、可変抵抗体１０６は、ポリシリコン領域ではなく素子１００の活性領域を使用して形成される。これによって、素子１００が必要とする面積を小さくすることができ、かつ高い抵抗比が実現され、より大きな検出マージンを提供することができる。
【００１２】
図５は、図４の素子１００に対応する素子１０１の上面図を示している。素子１０１はアクティブフューズ構造１２０を備え、このアクティブフューズ構造を使用して可変抵抗体１０６及び選択トランジスタ１１０の双方を形成する。アクティブフューズ構造１２０は３つの部分１２１，１２２，１２３を備える。部分１２２は、部分１２１と１２３との間に位置する幅狭の抵抗部分であり、この抵抗部分を使用して活性抵抗体構造（例えば可変抵抗体１０６）を形成する。通常、部分１２１, １２３は抵抗部分１２２よりも幅が広い（図示しないが、アクティブフューズ構造１２０は、図６に示すように、被覆シリサイド部分を備えることもできる）。部分１２１はコンタクト１１４，１１６，１１８を備える。これらのコンタクトは図４の節点１０４に対応し、部分１２１と金属部分１１２との間における電気接続を可能にする。部分１２３は、部分１２３の一部の上に位置して選択トランジスタ１１０を形成する選択ゲート部分１２４と、部分１２３（トランジスタ１１０の第２電流電極に対応する）と金属部分１３２（図４の節点１０８に対応する）との間
の電気接続を可能にするコンタクト１２６，１２８，１３０とを備える。ここで、図示の実施形態は各電気接続を形成する３つのコンタクト（例えば、コンタクト１１４，１１６，１１８またはコンタクト１２６，１２８，１３０）を備えることに留意されたい。しかしながら、別の実施形態は電気接続を可能にする任意の数及び形状のコンタクトを使用することができることに留意されたい。また、付加的なコンタクトを必要に応じて使用することもできることに留意されたい。例えば、一つの追加コンタクトまたは複数の追加コンタクトを部分１２２と選択ゲート１２４との間に配置して、必要に応じてトランジスタ１１０の第１電流電極との電気接続を可能にしてもよい。また、選択ゲート１２４を選択するためのコンタクト（図示せず）を設けて、図４の節点１０２に対応する、選択トランジスタ１１０の制御電極との電気接続を可能にしてもよい。
【００１３】
図６を参照しながら以下に更に詳細に記載するように、アクティブフューズ構造１２０は素子１０１の活性領域を利用して形成される。これによって、アクティブフューズ構造を使用して可変抵抗体１０６及び選択トランジスタ１１０の双方を形成することができる。このような構成により、可変抵抗体１０６の第２端子と選択トランジスタ１１０の第１電流電極との間に付加的な金属接続を設ける必要を無くすことができるので、必要な面積が小さくなる。従って、図１〜図３を参照しながら上記した先行技術によるポリシリコンフューズとは異なり、ポリシリコン抵抗体部分と活性領域トランジスタ部分との間に付加的な金属配線は必要ではない。更に、付加的な金属配線が必要ではないので、可変抵抗体１０６と選択トランジスタ１１０との間のコンタクト群も必要ではなく、これによって更に面積を縮小することが可能になる。また、素子１０１の活性領域を使用して活性構造１２０を形成するので、可変抵抗体の下の付加的なフィールド酸化膜領域はもはや必要ではない。このような面積の縮小により、処理の複雑さ及び処理コストを削減することもできる。
【００１４】
図６は素子１０１（素子１００にも対応する）の断面図を示している。素子１０１は基板１４０を備え、この基板は絶縁層１３８の上の活性層１６０を有する。従って、図示の実施形態では、基板１４０がシリコン・オン・インシュレーター(silicon-on-insulator:SOI)基板であることに留意されたい。しかしながら、別の実施形態では、活性層１６０のような活性領域を有するバルクシリコン基板または砒化ガリウム基板などの任意の基板を使用することができることに留意されたい。活性層１６０は、不純物領域１４２，１４４，１４６を逆導電型のウェルの内部に有する。例えば、図示の実施形態では、選択トランジスタ１１０をＮ型トランジスタとして実施するために、不純物領域１４２，１４４，１４６はＮ型不純物領域であり、ウェル１４１はＰ型ウェルである。活性層１６０はまた、フィールド酸化膜領域１３６を不純物領域１４２, １４８の片側に備える。不純物領域１４４, １４６はトランジスタ１１０のソース／ドレイン領域に対応する。トランジスタ１１０は基板１４０の上にゲート１２４も備えるので、この技術分野では公知のように、不純物領域１４４と不純物領域１４６との間のゲート１２４の下にチャネル領域が形成される。ここでまた、トランジスタ１１０は、この技術分野では公知のように、ゲート１２４と基板１４０との間にゲート酸化膜（図示せず）を備えることに留意されたい。トランジスタ１１０はまた、ゲート１２４の両側に、かつ不純物領域１４４, １４６の上にサイドウォールスペーサ１２５を備えることができる。ゲート１２４は、例えばポリシリコンゲート、金属ゲート、または他の適切ないずれかのゲートまたはゲート積層体のような、任意のタイプのトランジスタゲートであってもよい。トランジスタ１１０は拡張領域１５０, １４８を備えることもできるが、これらの領域を設けるかは任意である。これらの領域を設ける場合、拡張領域１５０, １４８は、通常、不純物領域１４４, １４６と同じ導電型の浅い不純物領域（ディープ注入領域とも呼ぶ）である。例えば、図示の実施形態では、拡張領域１５０, １４８はＮ型拡張領域である。
【００１５】
図示の実施形態ではトランジスタ１１０をＮ型トランジスタとして用いるが、別の実施
形態ではＰ型トランジスタを使用することができる。別の構成として、トランジスタ１１０はこの技術分野では公知の任意のタイプのトランジスタとすることもでき、この技術分野では公知の任意の適切な方法によっても形成することができる。更に、トランジスタ１１０及び可変抵抗体１０６は公知のプロセス及び材料を使用して形成することができる。同様に、活性層１６０は、アクティブフューズ構造１２０を形成するためにこの技術分野では公知のいずれの方法によっても形成することができる。また、アクティブフューズ構造１２０を形成するために、どのような形状を使用してもよいことに留意されたい。例えば、リング構造を使用して選択トランジスタ１１０を形成してもよいし、またはフィンガー構造を使用してもよい。この場合、アクティブフューズ構造１２０は複数のフィンガーを備え、これらのフィンガーが接続されて選択トランジスタ１１０を形成する。従って、どのような形状またはサイズの活性領域を使用しても、同じアクティブフューズ構造から可変抵抗体及び選択トランジスタを形成することができる。
【００１６】
上に記載したように、活性層１６０は不純物領域１４２（ディープ注入領域とも呼ぶ）も備え、この不純物領域は金属部分１１２から活性層１６０に至る電気接続を可能にする。図示の実施形態では、ウェル１４１がＰ型ウェルであるため、不純物領域１４２もＮ型領域である。不純物領域１４２と不純物領域１４４との間の領域は可変抵抗体１０６の抵抗体領域１２２に対応する。拡張領域１５０を設ける場合には、拡張領域１５０は活性層１６０の上部に沿って不純物領域１４２, １４４の双方の上に延在する。素子１０１はまた、拡張領域１５０（設ける場合）の上、または拡張領域１５０を設けない場合には活性層１６０の上に形成されるシリサイド層１５２を備える。素子１０１はまた、ゲート１２４上にシリサイド層１５４を備え、不純物領域１４６と、もしあれば拡張領域１４８との上にシリサイド領域１５６を備える。シリサイド領域１５６は、コンタクト１２８（及びコンタクト１２６, １３０）を通しての金属部分１３２との電気接続を可能にする。同様に、シリサイド層１５２は、コンタクト１１６（及びコンタクト１１４, １１８）を通して金属部分１１２との電気接続を可能にする。素子１０１はまた、トランジスタ１１０及び可変抵抗体１０６の上に誘電体層１３４を備え、誘電体層１３４上に金属部分１１２, １３２を備える。ここで、点線１６２と点線１６４との間の活性層１６０の部分は、ほぼ図５のアクティブフューズ構造１２０に対応する。
【００１７】
上に議論したように、可変抵抗体１０６への書き込みを行なうために、シリサイド層１５２を破壊するのに十分な大きさの電流（図４及び５の記号" Ｉ" で示す）が選択トランジスタ１１０によって供給される。端部１２３よりも幅狭の抵抗体部分１２２によって選択トランジスタ１１０からの電流の電流密度が高くなってシリサイド層１５２に影響を与える。例えば、抵抗体部分１２２に大電流が流れ、抵抗体部分１２２に流れる電流の電流密度が大きくなる結果、シリサイド層１５２が凝集して不連続になるので、抵抗が大きくなる。これに代わって、大電流が流れる結果、エレクトロマイグレーションによってシリサイド層１５２の内部にボイドが生じ、これによっても抵抗が大きくなる。一の実施形態では、シリサイド１５２の厚さは拡張領域１５０の厚さとほぼ同じ厚さであることに留意されたい。これによって抵抗比が大きくなる。すなわち、低抵抗（書き込み前の領域１２２の抵抗）に対する高抵抗（書き込み後の領域１２２の抵抗）の比が、上に記載したポリシリコンフューズにより得ることができる比よりも大きい。別の構成として、拡張領域１５０は設けなくてもよい、または少なくとも領域１２２には設けなくてもよく、これによって低抵抗に対する高抵抗の比が更に大きくなる。一の実施形態では、低抵抗に対する高抵抗の抵抗比は少なくとも１０である。好適には、抵抗比は少なくとも２０、更に好適には少なくとも３０である。従って、本明細書において議論するアクティブフューズの実施形態によって必要な面積を縮小するとともに、検出マージンを大きくすることができる。
【００１８】
図７は、アクティブフューズを図４〜図６を参照しながら上に記載したように使用する集積回路１７０の一実施形態を示している。集積回路１７０はセンスアンプ１７１を備え
、このセンスアンプは、素子１０１を使用して性能を向上させ、かつ必要面積を小さくすることができる。センスアンプ１７１は、Ｎ型トランジスタ１８０，１７４，１９４，１８６，１９８，１９９と、Ｐ型トランジスタ１７８. １７２と、抵抗体１９６と、可変抵抗体１８８とを備える。センスアンプ１７１はｐ型トランジスタ１７８を有し、このトランジスタは第１電源電圧（例えばＶｄｄ）に接続される第１電流電極と、ｎ型トランジスタ１８０の第１電流電極に接続される第２電流電極とを備える。Ｎ型トランジスタ１８０は、Ｎ型トランジスタ１９４の第１端子に接続される第２電流電極を備える。Ｎ型トランジスタ１９４は、抵抗体１９６の第１端子に接続される第２電流電極を備え、抵抗体１９６は基準電圧（例えば接地）に接続される第２端子を有する。センスアンプ１７１はまた、ｐ型トランジスタ１７２を備え、このトランジスタは第１電源電圧に接続される第１電流電極と、ｎ型トランジスタ１７４の第１電流電極に接続される第２電流電極とを有する。Ｎ型トランジスタ１７４は、Ｎ型トランジスタ１８６の第１端子に接続される第２電流電極を備える。Ｎ型トランジスタ１８６は、可変抵抗体１８８の第１端子に接続される第２電流電極を備え、可変抵抗体１８８は基準電圧に接続される第２端子を有する。Ｐ型トランジスタ１７８の制御電極はＰ型トランジスタ１７２の制御電極に接続される。SENSING ENABLE（検出イネーブル）信号はＮ型トランジスタ１８０及び１７４の制御電極に接続される。Ｎ型トランジスタ１９４の制御電極はＮ型トランジスタ１８６の制御電極に接続される。Ｎ型トランジスタ１９４の制御電極はＮ型トランジスタ１９４の第１電流電極に接続され、Ｎ型トランジスタ１８６の制御電極はＮ型トランジスタ１８６の第１電流電極に接続される。Ｎ型トランジスタ１９８は、Ｎ型トランジスタ１７４の第２電流電極に接続される第１電流電極と、書き込み電圧（Ｖｐ）に接続される第２電流電極と、VPGM ENABLE(VPGMイネーブル) を入力するように接続される制御電極とを有する。Ｎ型トランジスタ１９９は、Ｎ型トランジスタ１８６の制御電極に接続される第１電流電極と、Ｖｐに接続される第２電流電極と、VPGM SEL(VPGM セレクト) を入力するように接続される制御電極とを有する。Ｐ型トランジスタ１７８, １７２の第２電流電極はセンスアンプ１７１の出力OUT 及びOUTBARをそれぞれ供給する。ここでまた、別の実施形態では、ＶｐはＶｄｄと同一であってもよいことに留意されたい。別の構成として、ＶｐはＶｄｄとは異なっていてもよく、または更に別の実施形態では、トランジスタ１９８の第２電流電極のＶｐは、トランジスタ１９９の第２電流電極のＶｐと異なっていてもよい。
【００１９】
ここで、トランジスタ１９４及び可変抵抗体１９６はアクティブフューズ素子として用いることができるので、素子１９０には図５及び図６の素子１０１を用いることができるに留意されたい。同様に、トランジスタ１８６及び可変抵抗体１８８もアクティブフューズ素子として用いることができるので、素子１８２には図５及び図６の素子１０１を用いることができる。従って、センスアンプ１７１は大きな検出マージンを有するとともに、より小さな面積しか必要としない。
【００２０】
動作状態では、センスアンプ１７１の書き込み動作は、図４〜図６を参照しながら上に議論したように、可変抵抗体１８８への書き込みを行なうことにより実施される。すなわち、（書き込みを可能にするための）VPGM ENABLE及び（電流セルを選択するための）VPGM SELを双方共にアサートしてＮ型トランジスタ１８６の第１電流電極及び制御電極の各
々を第１電源電圧に設定し、Ｎ型トランジスタ１８６をオンにして可変抵抗体１８８に電流を流れさせることにより、（可変抵抗体１８８のシリサイド領域を破壊することなどによって）可変抵抗体１８８の抵抗を低抵抗から高抵抗に変化させる。ここで、可変抵抗体１９６は低抵抗状態に維持されることに留意されたい。すなわち、この可変抵抗体１９６は高抵抗状態に書き込まれることはなく、可変抵抗体１９６は基準セルとして動作する。一旦、書き込みが行われると、SENSING ENABLEをアサートして（この間、VPGM ENABLE 及びVPGM SELはアンアサートされたままである）、Ｎ型トランジスタ１８０, １７４を駆動して電流がOUT 及びOUTBARに供給されるようにすることにより、書き込み値を読み出す、または検出することができる。次にこれらの電流を使用してセンスアンプ１７１に保持さ
れる値を求める。例えば、可変抵抗体１８８に書き込みを行って高抵抗にすると、OUT 及びOUTBARから第１の所定値が供給され、可変抵抗体１８８が低抵抗のままである場合には（すなわち、書き込みが行われない）、OUT 及びOUTBARから第２の所定値が供給される。第１の所定値はセンスアンプ１７１内に保持される第１状態に対応し、第２の所定値はセンスアンプ１７１内に保持される第２状態に対応することができる。一実施形態では、第１の所定値は論理レベル０または１の内の一方に対応し、第２の所定値は論理レベル０または１の内の他方に対応することができる。
【００２１】
トランジスタ１８６及び可変抵抗体１８８は同じ活性領域を共有することができ、かつトランジスタ１９４及び可変抵抗体１９６も同じ活性領域を共有することができるので、センスアンプ１７１を集積回路１７０内に形成するために必要な面積を大きく低減することができる。また、高抵抗状態と低抵抗状態との抵抗比が大きくなるので、センスアンプ１７１の検出マージンが大きくなり、従って検出速度が大きくなり、検出性能が向上する。ここでまた、別の実施形態では、種々の異なるセンスアンプ構成を使用することができることに留意されたい。
【００２２】
図８は、本発明の一実施形態によるメモリアレイ２００の一部を示している。メモリアレイ２００は、複数のメモリセル２０２，２０４，２０６，２０８，２１０，２１２を備え、これらのメモリセルを使用して不揮発性メモリアレイを形成することができる。すなわち、これらのセルの各々は、セルに１回だけ書き込みを行なうことができる機能を備える。従って、低抵抗状態（すなわち書き込みが行われていない）はメモリセルの第１論理状態に対応し、高抵抗状態（すなわち書き込みが行われている）はメモリセルの第２論理状態に対応することができる。例えば、例えばメモリセル２０４のようなメモリセルに書き込みを行なうために、周辺回路（図示せず）を使用して第１ワードライン（ＷＬ１）及び第２ビットライン（ＢＬ２）をアサートして、メモリセル２０４の可変抵抗体に電流を流し込むことにより高抵抗状態を実現する。従って、高抵抗状態に書き込みが行われる必要があるメモリセルは全て、このようにして書き込みを行なうことができる。また、次に周辺回路（図示せず）を使用してメモリセルの値を、この技術分野では公知のように、適切なワードライン及びビットラインを選択することにより必要に応じて検出することができる。従って、図５及び図６の素子１０１のような素子を使用してこれらのメモリセルの各セルを実現することにより、メモリアレイ全体に必要とされる面積が小さくなり、かつ抵抗比が大きくなることによって検出性能及び検出速度が向上する。ここでまた、メモリアレイ２００は必要に応じて、どのような数のメモリセル、ビットライン、及びワードラインも備えることができることに留意されたい。また、メモリアレイ２００はどのようなタイプのメモリとすることもできる。
【００２３】
従って、可変抵抗体及び選択トランジスタの双方が共有することができるアクティブフューズ構造を使用することによって、どのように必要な面積を低減することができ、どのように検出マージンを大きくすることができるかが分かるであろう。例えば、本明細書に記載するアクティブフューズを、メモリアレイ、センスアンプのような種々の用途に使用することができる、または情報を集積回路に半永久的に保存する必要があるどのような場合においても使用することができる、或いはワンタイムプログラマブル（ＯＴＰ）デバイスを必要とする全ての用途に使用することができる。
【００２４】
本発明について特定の導電型または特定の電位極性に関して記載してきたが、当業者であれば、導電型及び電位極性を逆にすることができることが分かるであろう。例えば、本明細書における実施形態では、活性領域を可変抵抗体と一緒に共有してアクティブフューズを形成するＮ型トランジスタを参照しながら記載してきたが、別の実施形態では、Ｐ型トランジスタが活性領域を可変抵抗体と一緒に共有してアクティブフューズを形成してもよく、いずれの導電型のトランジスタを使用するかはアクティブフューズの用途によって
変わることが分かるであろう。また、上に記載した実施形態では、アクティブフューズに対する書き込みは可変抵抗体の状態を低抵抗から高抵抗に変化させるものとして記載した。しかしながら、別の実施形態では、書き込みは、フューズを一の抵抗状態から別の抵抗状態に変化させる操作とすることができる。
【００２５】
これまでの明細書において、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。従って、明細書及び図は、制限的な意味ではなく、例示として捉えられるべきであり、このような変形は全て、本発明の技術範囲に含まれるものである。
【００２６】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「備える（ｃｏｍｐｒｉｓｅｓ、ｃｏｍｐｒｉｓｉｎｇ）」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを備えるのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も備えることができる。
【図面の簡単な説明】
【００２７】
【図１】当業において公知のポリシリコンフューズ及び駆動トランジスタを示す図。
【図２】当業において公知のポリシリコンフューズ及び駆動トランジスタを示す図。
【図３】当業において公知のポリシリコンフューズ及び駆動トランジスタを示す図。
【図４】本発明の一実施形態による可変抵抗体及び選択トランジスタを示す概略図。
【図５】本発明の一実施形態による、図４の可変抵抗体及び選択トランジスタの上面図。
【図６】本発明の一実施形態による、図４及び５の可変抵抗体及び選択トランジスタの断面図。
【図７】本発明の一実施形態によるセンスアンプの概略図。
【図８】本発明の一実施形態によるメモリアレイの概略図。
【技術分野】
【０００１】
本発明は概してフューズに関し、特にアクティブフューズ（ａｃｔｉｖｅ ｆｕｓｅｓ）に関する。
【背景技術】
【０００２】
集積回路では、フューズは多くの場合、恒久的な情報を保存するため、または恒久的な接続を形成するために使用される。例えば、フューズを使用して、メモリ冗長性（ｍｅｍｏｒｙ ｒｅｄｕｎｄａｎｃｙ）の用途におけるように、正しくない回路接続を修正し、欠陥素子を置き換えることができる。また、フューズはチップ識別またはセキュリティ機能を行うために広く使用される。フューズはアナログトリミングに使用することもできる。フューズは、一旦、チップがパッケージングされてしまったときに書き込みを行なうことができるリードオンリーメモリ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｉｅｓ：ＲＯＭ）と置き換えるために使用されるワンタイムプログラマブル（ｏｎｅ ｔｉｍｅ ｐｒｏｇｒａｍｍａｂｌｅ：ＯＴＰ）（１度だけ書き込み可能な）デバイスとして使用することもできる。
【０００３】
今日利用することができるフューズのタイプは、図１〜３を参照しながら議論することになるポリシリコンフューズである。図１は、節点１２と節点２０との間に、駆動トランジスタ１６（トランジスタ１６の制御電極は節点１８に接続される）と共に接続されるポリシリコンフューズ１４（可変抵抗体１４とも呼ぶ）を示している。トランジスタ１６及び可変抵抗体１４は互いに金属部分６を通して接続される。金属部分６は節点２の可変抵抗体１４と節点４の駆動トランジスタ１６との間の相互接続を提供する。最初、可変抵抗体１４は低い抵抗を有する。しかしながら、必要に応じて、電流を駆動トランジスタ１６から可変抵抗体１４に流して（例えば、図１の記号"Ｉ"で示す）、可変抵抗体１４に回復不能な損傷を与えることにより可変抵抗体１４への書き込みを行なって、可変抵抗体１４に相対的に高い抵抗を持たせることができる。従って、可変抵抗体１４は必要に応じて、フューズの２つの状態に対応する低抵抗または高抵抗を有することができる。しかしながら、低抵抗に対する高抵抗の抵抗比は一般に小さいので、抵抗比を検出するのが難しい。
【０００４】
図２は、図１の概略図１０に対応する素子２２の上面図を示している。素子２２はポリシリコン部分３２を備え、このポリシリコン部分は幅広部を各端部に有し、かつこれらの端部よりも幅が狭い中央部３４を有する。中央部３４は可変抵抗体１４に対応する。ここで、ポリシリコン部分３２は、図３を参照すると分かるように、被覆シリサイド部も備えることに注目されたい。素子２２は、駆動トランジスタ１６を形成するために使用される活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）５６及びゲート５８も備える。ここで、駆動トランジスタ１６をポリシリコンフューズ１４に接続するためには、図１の金属部分６に対応する金属部分４２が正しい電気接続を行なうために必要であることに留意されたい。素子２２は、図１の節点１２に対応する金属部分２４との電気接続を可能にするコンタクト２６，２８，及び３０を備え、かつ図１の節点２０に対応する金属部分６０との電気接続を可能にするコンタクト５０，５２，及び５４を備える。素子２２はまた、ポリシリコン部分３２と金属部分４２との間の電気接続を可能にするコンタクト３６，３８，及び４０を備え、かつ能動領域５６と金属部分４２との間の電気接続を可能にするコンタクト４４，４６，４８を備える。ここで、可変抵抗体１４と駆動トランジスタ１６との間の金属部分４２を十分に広くして、フューズへの書き込みを行なうために必要な、駆動トランジスタ１６から可変抵抗体１４に供給される大電流（例えば図２の記号"Ｉ"で示す）を流すことができるようにする必要があることに留意されたい。また、図３を参照しながら更に議論するように、可変抵抗体１４と駆動トランジスタ１６とを配線接続するために金属部分
４２を形成するには物理設計ルールに従う必要がある。
【０００５】
図３は素子２２の断面図を示している。図３は、先行技術において公知のように、フィールド酸化膜領域６８及び７２を有する基板７４を示している。可変抵抗体１４は、フィールド酸化膜領域６８の上のポリシリコン層６６と、ポリシリコン層６６を覆うシリサイド層６４と、を有する。ここで、シリサイド層６４及びポリシリコン層６６は図２のポリシリコン部分３２に対応することに注目されたい。従って、可変抵抗体１４への書き込みを行なう前に、可変抵抗体１４の抵抗は、コンタクト２８と３８との間にシリサイド層６４が在るので低い。しかしながらここで、可変抵抗体１４への書き込みを行なうために、電流が通過するシリサイド層６４（ポリシリコン層６６よりも低い抵抗を有する）が破壊されるように十分に大きな電流（駆動トランジスタ１６から）をシリサイド層６４及びポリシリコン層６６に流し込む。例えば、大電流を流した結果、シリサイド層６４は凝集することによって不連続となるので抵抗が高くなる。別の構成として、大電流を流した結果、エレクトロマイグレーションが原因でシリサイド層６４の内部にボイドが生じ、これによっても抵抗が高くなる。一般的に、ポリシリコン層６６はシリサイド層６４よりも約３倍の厚さを有する。
【０００６】
図３は、基板７４内部に形成することができる駆動トランジスタ１６の一例も示している。駆動トランジスタ１６は基板７４上のゲート５８を備える。ここでまた、トランジスタ１６はゲート５８と基板７４との間にゲート酸化膜層（図示せず）も備えることに注目されたい。ここで、駆動トランジスタ１６は、この技術分野の当業者には公知の方法により形成することができ、かつ適切であればどのようなタイプのトランジスタとすることもできるので、ここでは更に詳細について議論することはないことに留意されたい。金属部分４２は、可変抵抗体１４と駆動トランジスタ１６との間の誘電体層７８の上に在り、可変抵抗体１４及び駆動トランジスタ１６の各々にコンタクト３８及びコンタクト４６によってそれぞれ電気的に接続される。ここで、金属部分４２は十分に長い距離６２を有して、可変抵抗体１４及び駆動トランジスタ１６を形成するために従う必要のある物理設計ルールに対応できるようにする必要があることに留意されたい。これらの物理設計ルールは、例えばコンタクト３８とコンタクト４６との間に必要な間隔、下敷きフィールド酸化膜６８の長さ、コンタクト３８とシリサイド層６４及びポリシリコン層６６のエッジとの間の距離、などについて規定する。また、物理設計ルールは、可変抵抗体１４と駆動トランジスタ１６との間の正しい電気接続を可能にするための、金属部分４２の長さ６２の最小限の長さを規定する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、ポリシリコンフューズを実現するために共に必要な可変抵抗体１４及び駆動トランジスタ１６は大面積を必要とするので、使用することができるフューズの数及びフューズの配置箇所が制限される。また、可変抵抗体１４への書き込みを行なう前と後の抵抗比は通常、ポリシリコン層６６が厚いので小さい。これによってフューズに関する検出マージンが小さくなる。従って、より小さな面積しか必要とせず、かつより大きな検出マージンを有する改良型フューズが必要となる。
【課題を解決するための手段】
【０００８】
本明細書に開示する一実施形態は、アクティブフューズに関するものであり、このフューズにおいては、アクティブフューズ平面構造を使用して可変抵抗体及び選択トランジスタの双方を形成する。一実施形態では、アクティブフューズ平面構造は半導体基板の活性領域（ａｃｔｉｖｅ ｒｅｇｉｏｎ）の一部に形成され、選択ゲートをアクティブフューズ平面構造の端部の上に配置してアクティブフューズへの書き込みに使用する一体型選択トランジスタを形成する。共有アクティブフューズ平面構造を活性領域内部に使用するこ
とによって、必要な面積を小さくし、かつ検出マージンを大きくすることができる。
【発明を実施するための最良の形態】
【０００９】
本発明は例を通して示され、かつ添付の図面によって制限されることがなく、これらの図面においては、同様の参照符号は同様の構成要素を指す。
当業者であれば、これらの図面における構成要素が説明を簡単かつ明瞭にするために示され、必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図面における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【００１０】
図４は、可変抵抗体１０６及び選択トランジスタ１１０によって実現されるアクティブフューズを備える素子１００の概略図を示している。従って、可変抵抗体１０６はまたフューズ１０６またはアクティブフューズ１０６と呼ぶことができることに留意されたい（また、フューズまたはアクティブフューズという用語を使用して可変抵抗体１０６及び選択トランジスタ１１０の組合せを指すことができることに留意されたい）。素子１００は可変抵抗体１０６を備え、この可変抵抗体は節点１０４に接続される第１端子及び選択トランジスタ１１０の第１電流電極に接続される第２端子を有する。選択トランジスタ１１０は節点１０８に接続される第２電流電極を備え、かつ節点１０２に接続される制御電極を有する。ここで、図５及び図６を参照しながら更に以下に議論するように、可変抵抗体１０６の第２端子を選択トランジスタ１１０の第１電流電極に電気的に接続するための付加的な金属部分は必要ではないことに留意されたい。また、選択トランジスタ１１０はＮ型トランジスタとして示されているが、別の実施形態ではＰ型トランジスタを選択トランジスタ１１０として使用することができる。
【００１１】
当初、可変抵抗体１０６は、アクティブフューズの第１抵抗状態に対応する低い抵抗を有する。しかしながら、必要に応じて、可変抵抗体１０６に対して、アクティブフューズの第２抵抗状態に対応する高い抵抗を有するように、書き込みを行う（プログラムする）ことができる。可変抵抗体１０６に対する書き込みは、電流（例えば図４の記号"Ｉ"で示す）を選択トランジスタ１１０から可変抵抗体１０６に流して回復不能な形で可変抵抗体１０６に損傷を与えて高い抵抗を生じさせることにより行なうことができる。従って、可変抵抗体１０６は必要に応じて、アクティブフューズの２つの抵抗状態に対応する低抵抗または高抵抗を有することができる（この場合、例えば２つの抵抗状態の内の一方の抵抗状態は論理「１」に対応し、２つの抵抗状態の内の他方の抵抗状態は論理「０」に対応する）。また、図５及び図６を参照しながら以下に更に詳細に議論するように、可変抵抗体１０６は、ポリシリコン領域ではなく素子１００の活性領域を使用して形成される。これによって、素子１００が必要とする面積を小さくすることができ、かつ高い抵抗比が実現され、より大きな検出マージンを提供することができる。
【００１２】
図５は、図４の素子１００に対応する素子１０１の上面図を示している。素子１０１はアクティブフューズ構造１２０を備え、このアクティブフューズ構造を使用して可変抵抗体１０６及び選択トランジスタ１１０の双方を形成する。アクティブフューズ構造１２０は３つの部分１２１，１２２，１２３を備える。部分１２２は、部分１２１と１２３との間に位置する幅狭の抵抗部分であり、この抵抗部分を使用して活性抵抗体構造（例えば可変抵抗体１０６）を形成する。通常、部分１２１, １２３は抵抗部分１２２よりも幅が広い（図示しないが、アクティブフューズ構造１２０は、図６に示すように、被覆シリサイド部分を備えることもできる）。部分１２１はコンタクト１１４，１１６，１１８を備える。これらのコンタクトは図４の節点１０４に対応し、部分１２１と金属部分１１２との間における電気接続を可能にする。部分１２３は、部分１２３の一部の上に位置して選択トランジスタ１１０を形成する選択ゲート部分１２４と、部分１２３（トランジスタ１１０の第２電流電極に対応する）と金属部分１３２（図４の節点１０８に対応する）との間
の電気接続を可能にするコンタクト１２６，１２８，１３０とを備える。ここで、図示の実施形態は各電気接続を形成する３つのコンタクト（例えば、コンタクト１１４，１１６，１１８またはコンタクト１２６，１２８，１３０）を備えることに留意されたい。しかしながら、別の実施形態は電気接続を可能にする任意の数及び形状のコンタクトを使用することができることに留意されたい。また、付加的なコンタクトを必要に応じて使用することもできることに留意されたい。例えば、一つの追加コンタクトまたは複数の追加コンタクトを部分１２２と選択ゲート１２４との間に配置して、必要に応じてトランジスタ１１０の第１電流電極との電気接続を可能にしてもよい。また、選択ゲート１２４を選択するためのコンタクト（図示せず）を設けて、図４の節点１０２に対応する、選択トランジスタ１１０の制御電極との電気接続を可能にしてもよい。
【００１３】
図６を参照しながら以下に更に詳細に記載するように、アクティブフューズ構造１２０は素子１０１の活性領域を利用して形成される。これによって、アクティブフューズ構造を使用して可変抵抗体１０６及び選択トランジスタ１１０の双方を形成することができる。このような構成により、可変抵抗体１０６の第２端子と選択トランジスタ１１０の第１電流電極との間に付加的な金属接続を設ける必要を無くすことができるので、必要な面積が小さくなる。従って、図１〜図３を参照しながら上記した先行技術によるポリシリコンフューズとは異なり、ポリシリコン抵抗体部分と活性領域トランジスタ部分との間に付加的な金属配線は必要ではない。更に、付加的な金属配線が必要ではないので、可変抵抗体１０６と選択トランジスタ１１０との間のコンタクト群も必要ではなく、これによって更に面積を縮小することが可能になる。また、素子１０１の活性領域を使用して活性構造１２０を形成するので、可変抵抗体の下の付加的なフィールド酸化膜領域はもはや必要ではない。このような面積の縮小により、処理の複雑さ及び処理コストを削減することもできる。
【００１４】
図６は素子１０１（素子１００にも対応する）の断面図を示している。素子１０１は基板１４０を備え、この基板は絶縁層１３８の上の活性層１６０を有する。従って、図示の実施形態では、基板１４０がシリコン・オン・インシュレーター(silicon-on-insulator:SOI)基板であることに留意されたい。しかしながら、別の実施形態では、活性層１６０のような活性領域を有するバルクシリコン基板または砒化ガリウム基板などの任意の基板を使用することができることに留意されたい。活性層１６０は、不純物領域１４２，１４４，１４６を逆導電型のウェルの内部に有する。例えば、図示の実施形態では、選択トランジスタ１１０をＮ型トランジスタとして実施するために、不純物領域１４２，１４４，１４６はＮ型不純物領域であり、ウェル１４１はＰ型ウェルである。活性層１６０はまた、フィールド酸化膜領域１３６を不純物領域１４２, １４８の片側に備える。不純物領域１４４, １４６はトランジスタ１１０のソース／ドレイン領域に対応する。トランジスタ１１０は基板１４０の上にゲート１２４も備えるので、この技術分野では公知のように、不純物領域１４４と不純物領域１４６との間のゲート１２４の下にチャネル領域が形成される。ここでまた、トランジスタ１１０は、この技術分野では公知のように、ゲート１２４と基板１４０との間にゲート酸化膜（図示せず）を備えることに留意されたい。トランジスタ１１０はまた、ゲート１２４の両側に、かつ不純物領域１４４, １４６の上にサイドウォールスペーサ１２５を備えることができる。ゲート１２４は、例えばポリシリコンゲート、金属ゲート、または他の適切ないずれかのゲートまたはゲート積層体のような、任意のタイプのトランジスタゲートであってもよい。トランジスタ１１０は拡張領域１５０, １４８を備えることもできるが、これらの領域を設けるかは任意である。これらの領域を設ける場合、拡張領域１５０, １４８は、通常、不純物領域１４４, １４６と同じ導電型の浅い不純物領域（ディープ注入領域とも呼ぶ）である。例えば、図示の実施形態では、拡張領域１５０, １４８はＮ型拡張領域である。
【００１５】
図示の実施形態ではトランジスタ１１０をＮ型トランジスタとして用いるが、別の実施
形態ではＰ型トランジスタを使用することができる。別の構成として、トランジスタ１１０はこの技術分野では公知の任意のタイプのトランジスタとすることもでき、この技術分野では公知の任意の適切な方法によっても形成することができる。更に、トランジスタ１１０及び可変抵抗体１０６は公知のプロセス及び材料を使用して形成することができる。同様に、活性層１６０は、アクティブフューズ構造１２０を形成するためにこの技術分野では公知のいずれの方法によっても形成することができる。また、アクティブフューズ構造１２０を形成するために、どのような形状を使用してもよいことに留意されたい。例えば、リング構造を使用して選択トランジスタ１１０を形成してもよいし、またはフィンガー構造を使用してもよい。この場合、アクティブフューズ構造１２０は複数のフィンガーを備え、これらのフィンガーが接続されて選択トランジスタ１１０を形成する。従って、どのような形状またはサイズの活性領域を使用しても、同じアクティブフューズ構造から可変抵抗体及び選択トランジスタを形成することができる。
【００１６】
上に記載したように、活性層１６０は不純物領域１４２（ディープ注入領域とも呼ぶ）も備え、この不純物領域は金属部分１１２から活性層１６０に至る電気接続を可能にする。図示の実施形態では、ウェル１４１がＰ型ウェルであるため、不純物領域１４２もＮ型領域である。不純物領域１４２と不純物領域１４４との間の領域は可変抵抗体１０６の抵抗体領域１２２に対応する。拡張領域１５０を設ける場合には、拡張領域１５０は活性層１６０の上部に沿って不純物領域１４２, １４４の双方の上に延在する。素子１０１はまた、拡張領域１５０（設ける場合）の上、または拡張領域１５０を設けない場合には活性層１６０の上に形成されるシリサイド層１５２を備える。素子１０１はまた、ゲート１２４上にシリサイド層１５４を備え、不純物領域１４６と、もしあれば拡張領域１４８との上にシリサイド領域１５６を備える。シリサイド領域１５６は、コンタクト１２８（及びコンタクト１２６, １３０）を通しての金属部分１３２との電気接続を可能にする。同様に、シリサイド層１５２は、コンタクト１１６（及びコンタクト１１４, １１８）を通して金属部分１１２との電気接続を可能にする。素子１０１はまた、トランジスタ１１０及び可変抵抗体１０６の上に誘電体層１３４を備え、誘電体層１３４上に金属部分１１２, １３２を備える。ここで、点線１６２と点線１６４との間の活性層１６０の部分は、ほぼ図５のアクティブフューズ構造１２０に対応する。
【００１７】
上に議論したように、可変抵抗体１０６への書き込みを行なうために、シリサイド層１５２を破壊するのに十分な大きさの電流（図４及び５の記号" Ｉ" で示す）が選択トランジスタ１１０によって供給される。端部１２３よりも幅狭の抵抗体部分１２２によって選択トランジスタ１１０からの電流の電流密度が高くなってシリサイド層１５２に影響を与える。例えば、抵抗体部分１２２に大電流が流れ、抵抗体部分１２２に流れる電流の電流密度が大きくなる結果、シリサイド層１５２が凝集して不連続になるので、抵抗が大きくなる。これに代わって、大電流が流れる結果、エレクトロマイグレーションによってシリサイド層１５２の内部にボイドが生じ、これによっても抵抗が大きくなる。一の実施形態では、シリサイド１５２の厚さは拡張領域１５０の厚さとほぼ同じ厚さであることに留意されたい。これによって抵抗比が大きくなる。すなわち、低抵抗（書き込み前の領域１２２の抵抗）に対する高抵抗（書き込み後の領域１２２の抵抗）の比が、上に記載したポリシリコンフューズにより得ることができる比よりも大きい。別の構成として、拡張領域１５０は設けなくてもよい、または少なくとも領域１２２には設けなくてもよく、これによって低抵抗に対する高抵抗の比が更に大きくなる。一の実施形態では、低抵抗に対する高抵抗の抵抗比は少なくとも１０である。好適には、抵抗比は少なくとも２０、更に好適には少なくとも３０である。従って、本明細書において議論するアクティブフューズの実施形態によって必要な面積を縮小するとともに、検出マージンを大きくすることができる。
【００１８】
図７は、アクティブフューズを図４〜図６を参照しながら上に記載したように使用する集積回路１７０の一実施形態を示している。集積回路１７０はセンスアンプ１７１を備え
、このセンスアンプは、素子１０１を使用して性能を向上させ、かつ必要面積を小さくすることができる。センスアンプ１７１は、Ｎ型トランジスタ１８０，１７４，１９４，１８６，１９８，１９９と、Ｐ型トランジスタ１７８. １７２と、抵抗体１９６と、可変抵抗体１８８とを備える。センスアンプ１７１はｐ型トランジスタ１７８を有し、このトランジスタは第１電源電圧（例えばＶｄｄ）に接続される第１電流電極と、ｎ型トランジスタ１８０の第１電流電極に接続される第２電流電極とを備える。Ｎ型トランジスタ１８０は、Ｎ型トランジスタ１９４の第１端子に接続される第２電流電極を備える。Ｎ型トランジスタ１９４は、抵抗体１９６の第１端子に接続される第２電流電極を備え、抵抗体１９６は基準電圧（例えば接地）に接続される第２端子を有する。センスアンプ１７１はまた、ｐ型トランジスタ１７２を備え、このトランジスタは第１電源電圧に接続される第１電流電極と、ｎ型トランジスタ１７４の第１電流電極に接続される第２電流電極とを有する。Ｎ型トランジスタ１７４は、Ｎ型トランジスタ１８６の第１端子に接続される第２電流電極を備える。Ｎ型トランジスタ１８６は、可変抵抗体１８８の第１端子に接続される第２電流電極を備え、可変抵抗体１８８は基準電圧に接続される第２端子を有する。Ｐ型トランジスタ１７８の制御電極はＰ型トランジスタ１７２の制御電極に接続される。SENSING ENABLE（検出イネーブル）信号はＮ型トランジスタ１８０及び１７４の制御電極に接続される。Ｎ型トランジスタ１９４の制御電極はＮ型トランジスタ１８６の制御電極に接続される。Ｎ型トランジスタ１９４の制御電極はＮ型トランジスタ１９４の第１電流電極に接続され、Ｎ型トランジスタ１８６の制御電極はＮ型トランジスタ１８６の第１電流電極に接続される。Ｎ型トランジスタ１９８は、Ｎ型トランジスタ１７４の第２電流電極に接続される第１電流電極と、書き込み電圧（Ｖｐ）に接続される第２電流電極と、VPGM ENABLE(VPGMイネーブル) を入力するように接続される制御電極とを有する。Ｎ型トランジスタ１９９は、Ｎ型トランジスタ１８６の制御電極に接続される第１電流電極と、Ｖｐに接続される第２電流電極と、VPGM SEL(VPGM セレクト) を入力するように接続される制御電極とを有する。Ｐ型トランジスタ１７８, １７２の第２電流電極はセンスアンプ１７１の出力OUT 及びOUTBARをそれぞれ供給する。ここでまた、別の実施形態では、ＶｐはＶｄｄと同一であってもよいことに留意されたい。別の構成として、ＶｐはＶｄｄとは異なっていてもよく、または更に別の実施形態では、トランジスタ１９８の第２電流電極のＶｐは、トランジスタ１９９の第２電流電極のＶｐと異なっていてもよい。
【００１９】
ここで、トランジスタ１９４及び可変抵抗体１９６はアクティブフューズ素子として用いることができるので、素子１９０には図５及び図６の素子１０１を用いることができるに留意されたい。同様に、トランジスタ１８６及び可変抵抗体１８８もアクティブフューズ素子として用いることができるので、素子１８２には図５及び図６の素子１０１を用いることができる。従って、センスアンプ１７１は大きな検出マージンを有するとともに、より小さな面積しか必要としない。
【００２０】
動作状態では、センスアンプ１７１の書き込み動作は、図４〜図６を参照しながら上に議論したように、可変抵抗体１８８への書き込みを行なうことにより実施される。すなわち、（書き込みを可能にするための）VPGM ENABLE及び（電流セルを選択するための）VPGM SELを双方共にアサートしてＮ型トランジスタ１８６の第１電流電極及び制御電極の各
々を第１電源電圧に設定し、Ｎ型トランジスタ１８６をオンにして可変抵抗体１８８に電流を流れさせることにより、（可変抵抗体１８８のシリサイド領域を破壊することなどによって）可変抵抗体１８８の抵抗を低抵抗から高抵抗に変化させる。ここで、可変抵抗体１９６は低抵抗状態に維持されることに留意されたい。すなわち、この可変抵抗体１９６は高抵抗状態に書き込まれることはなく、可変抵抗体１９６は基準セルとして動作する。一旦、書き込みが行われると、SENSING ENABLEをアサートして（この間、VPGM ENABLE 及びVPGM SELはアンアサートされたままである）、Ｎ型トランジスタ１８０, １７４を駆動して電流がOUT 及びOUTBARに供給されるようにすることにより、書き込み値を読み出す、または検出することができる。次にこれらの電流を使用してセンスアンプ１７１に保持さ
れる値を求める。例えば、可変抵抗体１８８に書き込みを行って高抵抗にすると、OUT 及びOUTBARから第１の所定値が供給され、可変抵抗体１８８が低抵抗のままである場合には（すなわち、書き込みが行われない）、OUT 及びOUTBARから第２の所定値が供給される。第１の所定値はセンスアンプ１７１内に保持される第１状態に対応し、第２の所定値はセンスアンプ１７１内に保持される第２状態に対応することができる。一実施形態では、第１の所定値は論理レベル０または１の内の一方に対応し、第２の所定値は論理レベル０または１の内の他方に対応することができる。
【００２１】
トランジスタ１８６及び可変抵抗体１８８は同じ活性領域を共有することができ、かつトランジスタ１９４及び可変抵抗体１９６も同じ活性領域を共有することができるので、センスアンプ１７１を集積回路１７０内に形成するために必要な面積を大きく低減することができる。また、高抵抗状態と低抵抗状態との抵抗比が大きくなるので、センスアンプ１７１の検出マージンが大きくなり、従って検出速度が大きくなり、検出性能が向上する。ここでまた、別の実施形態では、種々の異なるセンスアンプ構成を使用することができることに留意されたい。
【００２２】
図８は、本発明の一実施形態によるメモリアレイ２００の一部を示している。メモリアレイ２００は、複数のメモリセル２０２，２０４，２０６，２０８，２１０，２１２を備え、これらのメモリセルを使用して不揮発性メモリアレイを形成することができる。すなわち、これらのセルの各々は、セルに１回だけ書き込みを行なうことができる機能を備える。従って、低抵抗状態（すなわち書き込みが行われていない）はメモリセルの第１論理状態に対応し、高抵抗状態（すなわち書き込みが行われている）はメモリセルの第２論理状態に対応することができる。例えば、例えばメモリセル２０４のようなメモリセルに書き込みを行なうために、周辺回路（図示せず）を使用して第１ワードライン（ＷＬ１）及び第２ビットライン（ＢＬ２）をアサートして、メモリセル２０４の可変抵抗体に電流を流し込むことにより高抵抗状態を実現する。従って、高抵抗状態に書き込みが行われる必要があるメモリセルは全て、このようにして書き込みを行なうことができる。また、次に周辺回路（図示せず）を使用してメモリセルの値を、この技術分野では公知のように、適切なワードライン及びビットラインを選択することにより必要に応じて検出することができる。従って、図５及び図６の素子１０１のような素子を使用してこれらのメモリセルの各セルを実現することにより、メモリアレイ全体に必要とされる面積が小さくなり、かつ抵抗比が大きくなることによって検出性能及び検出速度が向上する。ここでまた、メモリアレイ２００は必要に応じて、どのような数のメモリセル、ビットライン、及びワードラインも備えることができることに留意されたい。また、メモリアレイ２００はどのようなタイプのメモリとすることもできる。
【００２３】
従って、可変抵抗体及び選択トランジスタの双方が共有することができるアクティブフューズ構造を使用することによって、どのように必要な面積を低減することができ、どのように検出マージンを大きくすることができるかが分かるであろう。例えば、本明細書に記載するアクティブフューズを、メモリアレイ、センスアンプのような種々の用途に使用することができる、または情報を集積回路に半永久的に保存する必要があるどのような場合においても使用することができる、或いはワンタイムプログラマブル（ＯＴＰ）デバイスを必要とする全ての用途に使用することができる。
【００２４】
本発明について特定の導電型または特定の電位極性に関して記載してきたが、当業者であれば、導電型及び電位極性を逆にすることができることが分かるであろう。例えば、本明細書における実施形態では、活性領域を可変抵抗体と一緒に共有してアクティブフューズを形成するＮ型トランジスタを参照しながら記載してきたが、別の実施形態では、Ｐ型トランジスタが活性領域を可変抵抗体と一緒に共有してアクティブフューズを形成してもよく、いずれの導電型のトランジスタを使用するかはアクティブフューズの用途によって
変わることが分かるであろう。また、上に記載した実施形態では、アクティブフューズに対する書き込みは可変抵抗体の状態を低抵抗から高抵抗に変化させるものとして記載した。しかしながら、別の実施形態では、書き込みは、フューズを一の抵抗状態から別の抵抗状態に変化させる操作とすることができる。
【００２５】
これまでの明細書において、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。従って、明細書及び図は、制限的な意味ではなく、例示として捉えられるべきであり、このような変形は全て、本発明の技術範囲に含まれるものである。
【００２６】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「備える（ｃｏｍｐｒｉｓｅｓ、ｃｏｍｐｒｉｓｉｎｇ）」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを備えるのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も備えることができる。
【図面の簡単な説明】
【００２７】
【図１】当業において公知のポリシリコンフューズ及び駆動トランジスタを示す図。
【図２】当業において公知のポリシリコンフューズ及び駆動トランジスタを示す図。
【図３】当業において公知のポリシリコンフューズ及び駆動トランジスタを示す図。
【図４】本発明の一実施形態による可変抵抗体及び選択トランジスタを示す概略図。
【図５】本発明の一実施形態による、図４の可変抵抗体及び選択トランジスタの上面図。
【図６】本発明の一実施形態による、図４及び５の可変抵抗体及び選択トランジスタの断面図。
【図７】本発明の一実施形態によるセンスアンプの概略図。
【図８】本発明の一実施形態によるメモリアレイの概略図。
【特許請求の範囲】
【請求項１】
フューズを形成する方法であって、
フューズ構造を活性領域の一部に形成する工程と、
フューズ構造の端部の上に配置される選択ゲートを形成する工程とを備え、選択ゲートとフューズ構造の前記端部の下層部とは、フューズの書き込みに使用する一体型選択トランジスタを形成する、方法。
【請求項２】
フューズ構造は対向する両方の端部と、中央部とを備え、フューズ構造の中央部は、フューズ構造の一方の端部を通過する電流の電流密度を、フューズの書き込みに十分となるように増大させるように適合されている、請求項１記載の方法。
【請求項３】
選択ゲートに近接するコンタクトをフューズ構造の一方の端部の内部に形成する工程をさらに有する、請求項１記載の方法。
【請求項４】
選択トランジスタを使用して、所望のフューズ状態に従って、フューズへの書き込みを行なう工程をさらに有する、請求項１記載の方法。
【請求項５】
前記フューズへの書き込みを行う工程は、フューズ構造の中央部を第１の抵抗状態から第２の抵抗状態に変化させることを含む、請求項４記載の方法。
【請求項６】
フューズをメモリアレイのセンス回路に組み込む工程と、
選択トランジスタを使用して、所望のフューズ状態に従って、フューズへの書き込みを行なう工程とをさらに有する、請求項１記載の方法。
【請求項７】
フューズを形成する方法であって、
フューズ構造を活性領域の一部に形成する工程であって、前期フューズ構造は対向する両方の端部と、中央部とを備え、前記中央部は活性抵抗体構造を形成する工程と、
フューズ構造の一方の端部の上に配置される選択ゲートを形成する工程であって、選択ゲートとフューズ構造の前記端部の下層部とは、フューズへの書き込みに使用する一体型選択トランジスタを形成する工程と、
選択ゲート及びフューズ構造の複数の部分の上にシリサイドを形成する工程と、
第１及び第２コンタクトを形成する工程であって、第１コンタクトは選択ゲートに近接するフューズ構造の一方の端部と接触し、第２コンタクトはフューズ構造の反対側の端部と接触する工程と、
選択トランジスタと、第１及び第２コンタクトを通過する書き込み電流とを使用して、所望のフューズ状態にしたがって、フューズへの書き込みを行なう工程とを有する、方法。
【請求項８】
活性領域の一部に位置するフューズ構造と、
フューズ構造の一方の端部の上に配置される選択ゲートとを備え、選択ゲートとフューズ構造の前記端部の下層部とは、フューズの書き込みに使用する一体型選択トランジスタを形成する、フューズ。
【請求項９】
活性領域の一部に形成されるフューズ構造であって、前記フューズ構造は対抗する両方の端部と中央部とを備え、該中央部は活性抵抗体構造を有するフューズ構造と、
前記フューズ構造の一方の端部の上に配置される選択ゲートであって、前記選択ゲートとフューズ構造の前記端部の下層部とは、前記フューズの書き込みに使用する一体型選択トランジスタを形成する、選択ゲートと、
前記選択ゲート及び前記フューズ構造の複数の部分の上に形成されるシリサイドと、
第１及び第２コンタクトとを備え、前記第１コンタクトは前記選択ゲートに近接する前記フューズ構造の一方の端部に接触し、前記第２コンタクトは前記フューズ構造の反対側の端部に接触する、フューズ。
【請求項１０】
フューズを有する集積回路において、
活性領域の一部に位置するフューズ構造と、
フューズ構造の端部の上に配置される選択ゲートであって、選択ゲートとフューズ構造の前記端部の下層部とは、前記フューズの書き込みに使用する一体型選択トランジスタを形成する構成の選択ゲートとを備える、集積回路。
【請求項１】
フューズを形成する方法であって、
フューズ構造を活性領域の一部に形成する工程と、
フューズ構造の端部の上に配置される選択ゲートを形成する工程とを備え、選択ゲートとフューズ構造の前記端部の下層部とは、フューズの書き込みに使用する一体型選択トランジスタを形成する、方法。
【請求項２】
フューズ構造は対向する両方の端部と、中央部とを備え、フューズ構造の中央部は、フューズ構造の一方の端部を通過する電流の電流密度を、フューズの書き込みに十分となるように増大させるように適合されている、請求項１記載の方法。
【請求項３】
選択ゲートに近接するコンタクトをフューズ構造の一方の端部の内部に形成する工程をさらに有する、請求項１記載の方法。
【請求項４】
選択トランジスタを使用して、所望のフューズ状態に従って、フューズへの書き込みを行なう工程をさらに有する、請求項１記載の方法。
【請求項５】
前記フューズへの書き込みを行う工程は、フューズ構造の中央部を第１の抵抗状態から第２の抵抗状態に変化させることを含む、請求項４記載の方法。
【請求項６】
フューズをメモリアレイのセンス回路に組み込む工程と、
選択トランジスタを使用して、所望のフューズ状態に従って、フューズへの書き込みを行なう工程とをさらに有する、請求項１記載の方法。
【請求項７】
フューズを形成する方法であって、
フューズ構造を活性領域の一部に形成する工程であって、前期フューズ構造は対向する両方の端部と、中央部とを備え、前記中央部は活性抵抗体構造を形成する工程と、
フューズ構造の一方の端部の上に配置される選択ゲートを形成する工程であって、選択ゲートとフューズ構造の前記端部の下層部とは、フューズへの書き込みに使用する一体型選択トランジスタを形成する工程と、
選択ゲート及びフューズ構造の複数の部分の上にシリサイドを形成する工程と、
第１及び第２コンタクトを形成する工程であって、第１コンタクトは選択ゲートに近接するフューズ構造の一方の端部と接触し、第２コンタクトはフューズ構造の反対側の端部と接触する工程と、
選択トランジスタと、第１及び第２コンタクトを通過する書き込み電流とを使用して、所望のフューズ状態にしたがって、フューズへの書き込みを行なう工程とを有する、方法。
【請求項８】
活性領域の一部に位置するフューズ構造と、
フューズ構造の一方の端部の上に配置される選択ゲートとを備え、選択ゲートとフューズ構造の前記端部の下層部とは、フューズの書き込みに使用する一体型選択トランジスタを形成する、フューズ。
【請求項９】
活性領域の一部に形成されるフューズ構造であって、前記フューズ構造は対抗する両方の端部と中央部とを備え、該中央部は活性抵抗体構造を有するフューズ構造と、
前記フューズ構造の一方の端部の上に配置される選択ゲートであって、前記選択ゲートとフューズ構造の前記端部の下層部とは、前記フューズの書き込みに使用する一体型選択トランジスタを形成する、選択ゲートと、
前記選択ゲート及び前記フューズ構造の複数の部分の上に形成されるシリサイドと、
第１及び第２コンタクトとを備え、前記第１コンタクトは前記選択ゲートに近接する前記フューズ構造の一方の端部に接触し、前記第２コンタクトは前記フューズ構造の反対側の端部に接触する、フューズ。
【請求項１０】
フューズを有する集積回路において、
活性領域の一部に位置するフューズ構造と、
フューズ構造の端部の上に配置される選択ゲートであって、選択ゲートとフューズ構造の前記端部の下層部とは、前記フューズの書き込みに使用する一体型選択トランジスタを形成する構成の選択ゲートとを備える、集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２００７−５２１６４４（Ｐ２００７−５２１６４４Ａ）
【公表日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願番号】特願２００６−５１３２９７（Ｐ２００６−５１３２９７）
【出願日】平成１６年４月２３日（２００４．４．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１２７０９
【国際公開番号】ＷＯ２００４／０９７８９８
【国際公開日】平成１６年１１月１１日（２００４．１１．１１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願日】平成１６年４月２３日（２００４．４．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０１２７０９
【国際公開番号】ＷＯ２００４／０９７８９８
【国際公開日】平成１６年１１月１１日（２００４．１１．１１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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