プラズマディスプレイ装置
【課題】
容量性負荷を駆動する回路においては、その負荷容量と駆動周波数の増大に伴ない、従来の低電力化技術を用いたとしても消費電力が増大してしまい、その駆動回路（ドライブＩＣ）自身からの発熱が大きな問題になっている。本発明の目的は上記の条件においても消費電力の増大を抑えられる容量性負荷駆動回路を提供することである。
【解決手段】
駆動電源１を駆動素子６を介して出力端子に接続した構成を含む容量性負荷駆動回路３であって、前記駆動電源１と前記駆動素子６との間に電力分散手段２を挿入するか、或いは、前記出力端子に対して抵抗性インピーダンスを直列に挿入するように構成する。
容量性負荷を駆動する回路においては、その負荷容量と駆動周波数の増大に伴ない、従来の低電力化技術を用いたとしても消費電力が増大してしまい、その駆動回路（ドライブＩＣ）自身からの発熱が大きな問題になっている。本発明の目的は上記の条件においても消費電力の増大を抑えられる容量性負荷駆動回路を提供することである。
【解決手段】
駆動電源１を駆動素子６を介して出力端子に接続した構成を含む容量性負荷駆動回路３であって、前記駆動電源１と前記駆動素子６との間に電力分散手段２を挿入するか、或いは、前記出力端子に対して抵抗性インピーダンスを直列に挿入するように構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性負荷駆動回路およびそれを用いたプラズマディスプレイ装置に関し、特に、プラズマディスプレイパネルやエレクトロルミネッセンスパネル等の容量性負荷の駆動に伴う発熱を適切に処理し得る回路技術に関する。近年、薄型の平面表示装置として、プラズマディスプレイパネル（ＰＤＰ）やエレクトロルミネッセンス（ＥＬ）パネル等が研究開発されている。特に、ＰＤＰは、大画面および高速の表示が可能であり、また、表示品質も改善されて来ており、ＣＲＴに代わる表示装置として注目されている。しかしながら、このようなＰＤＰにおいては、容量性負荷である各表示セル（および、配線容量等）を高電圧のパルス信号により駆動して表示を行うため、その消費電力の大きさが問題になっている。そこで、容量性負荷（表示セル等）を低消費電力で駆動する回路が提案されているが、その駆動回路自体からの放熱等の問題がある。そこで、放熱等の問題を解決し得る容量性負荷駆動回路の提供が要望されている。
【背景技術】
【０００２】
図１はプラズマディスプレイ装置の全体構成を概略的に示すブロック図である。図１において、参照符号１０１は表示パネル、１０２はアノード（アドレス）駆動回路、１０３はカソード（Ｙ）駆動回路、１０４はサブアノード駆動回路、１０５は制御回路、１０６はＸ駆動回路、そして、１０７は放電セルを示している。
【０００３】
以下の説明では、主としてプラズマディスプレイ装置におけるアドレス駆動回路（アドレスドライブＩＣ）について説明するが、本発明の容量性負荷駆動回路は、プラズマディスプレイ装置のアドレス駆動回路だけでなくＸ駆動回路やＹ駆動回路のような容量性負荷（放電セル）を駆動するための回路として使用することができ、さらに、プラズマディスプレイ装置以外の様々な容量性負荷を駆動するための回路、例えば、ＭＯＳトランジスタよりなる論理ゲート（駆動されるトランジスタのゲートは容量とみなされ、また、配線等に寄生する容量等も加算されて容量性負荷と考えられる）を駆動するための回路等に幅広く適用することができる。
【０００４】
図１は、直流型（ＤＣ型）プラズマディスプレイ装置と交流型（ＡＣ型）プラズマディスプレイ装置との両方を示すように描いており、ＤＣ型プラズマディスプレイ装置は、アノード駆動回路１０２、カソード駆動回路１０３、および、サブアノード駆動回路１０４を備え、また、ＡＣ型プラズマディスプレイ装置は、アドレス駆動回路１０２、Ｙ電極駆動回路１０３、および、Ｘ電極駆動回路１０６を備える。なお、表示パネル１０１および制御回路１０５は、ＡＣ型およびＤＣ型の両方に設けられている。
【０００５】
すなわち、表示パネル（プラズマディスプレイパネル：ＰＤＰ）１０１はＤＣ型とＡＣ型に大別され、ＤＣ型ＰＤＰは、マトリクス放電電極が各放電セル１０７内で露出しており、セル内の放電空間の電界制御が容易であることを特徴とする。また、ＤＣ型ＰＤＰにおいては、電極極性をアノードＡ１〜ＡｄとカソードＫ１〜ＫＬに特定しているため、放電発光状態の最適化も容易であり、さらに、隣接するアノード電極間で共用されるサブアノード電極ＳＡ１〜ＳＡ（ｄ／２）等を用いて予備放電を起こす技術を併用することで、上記のアノード・カソード間で発生させる表示用の主放電を低電圧且つ高速化することもできる。駆動部は、前述したように、アノード駆動回路１０２、カソード駆動回路１０３およびサブアノード駆動回路１０４の３種の駆動回路と、これらを制御する制御回路１０５とから構成される。
【０００６】
一方、ＡＣ型ＰＤＰは、マトリクス放電電極が誘電体に覆われて保護され、放電による電極劣化が抑えられて長寿命であることを特徴とする。また、水平ライン方向のＸ電極およびＹ電極を設けた前面板と垂直カラム方向のアドレス電極のある背面板を垂直に張合わせるだけの簡単な３電極パネル構造（三電極面放電ＡＣ型ＰＤＰ）が実用化されており、高精細化も容易になっている。駆動部は、前述したように、ビデオデータに応じて発光セルをカラム方向に選択するアドレス駆動回路１０２、各ラインを選択スキャンするＹ駆動回路１０３および主発光用のサステインパルスを全ラインに同時印加するＸ駆動回路１０６の３種の駆動回路と、これらを制御する制御回路１０５とから構成される。
【０００７】
ここで、各電極の駆動端子は、パネル端部のダミー電極を除き全て回路グランドから直流的には絶縁されており、駆動回路の負荷としては容量性インピーダンスが支配的になる。従来、容量性負荷のパルス駆動回路の低消費電力化技術としては、共振現象による負荷容量とインダクタンスとの間のエネルギーの受け渡しを応用した電力回収回路が知られている。具体的に、アドレス電極駆動回路のような個々の負荷電極を表示映像に応じて相互に独立した電圧で駆動するための負荷容量が大きく変化する駆動回路に適した電力回収技術として、特開平５−２４９９１６号公報に記載の低電力駆動回路が挙げられる。
【０００８】
図２は従来のプラズマディスプレイ装置の駆動回路の一例を示すブロック図であり、上記の特開平５−２４９９１６号公報に開示された低電力駆動回路を示すものである。図２において、参照符号１１０は電力回収回路、１１１は電力回収回路の出力端子、１２０はアドレス駆動回路（アドレスドライブＩＣ）、１２１はアドレスドライブＩＣの電源端子、１２２はドライブＩＣ１２０内の出力回路、そして、１２３はアドレスドライブＩＣの出力端子を示している。なお、参照符号ＣＬは、放電セルおよび配線容量等を含む負荷容量を示している。
【０００９】
図２に示す従来の容量性負荷駆動回路は、共振用インダクタンスを備えた電力回収回路１１０を用いてアドレスドライブＩＣ１２０の電源端子１２１を駆動することで消費電力を抑えている。電力回収回路１１０は、プラズマディスプレイパネルのアドレス電極にアドレス放電を生じさせるタイミングにおいては通常の一定アドレス駆動電圧を出力し、そして、アドレスドライブＩＣ内出力回路１２２のスイッチング状態が切り換わる前に電源端子１２１の電圧をグランドレベルまで落とす。その際、電力回収回路１１０内の共振用インダクタンスと高レベルに駆動されている任意の数（例えば、最大：ｎ個）のアドレス電極の合成負荷容量（例えば、最大：ｎ×ＣＬ）との間に共振が生じて、アドレスドライブＩＣ内出力回路１２２の出力素子における消費電力が大きく抑制されるようになっている。
【００１０】
アドレスドライブＩＣの電源電圧を一定にした従来の容量性負荷駆動回路は、放電セルをスイッチングさせる前後の負荷容量ＣＬにおける蓄積エネルギーの変化分の全てが充放電電流経路中の抵抗性インピーダンス部分において消費され、電力回収回路１１０を用いた場合には、出力電圧の共振中心になるアドレス駆動電圧の中間電位を基準として負荷容量に蓄えられた位置エネルギー量が、回収回路内の共振インダクタンスを介して維持される。そして、電源電圧がグランドにあるときに出力回路１２２のスイッチング状態を切り換え、その後、再びアドレスドライブＩＣの電源電圧を共振を経て通常の一定駆動電圧まで立ち上げ、これにより電力消費を抑えるようになっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平５−２４９９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述した図２に示す従来の容量性負荷駆動回路は、共振現象を利用して電力の回収を図るものであるが、近年のプラズマディスプレイパネルにおける高精細化や大画面化に伴って消費電力の抑制効果が大幅に損なわれることになって来ている。すなわち、パネルを高精細化するために駆動回路の出力周波数を上げた場合、パネルの制御性能を維持するために上記の共振時間の削減が必要になる。その際、電力回収回路１１０に設けた共振用インダクタンスは、その値を小さくしなければならず、共振のＱの低下に伴って電力抑制効果が減少することになる。また、パネルの大画面化に伴ってアドレス電極の寄生容量も増加することになり、共振時間の増加を抑えるためには、やはり共振用インダクタンスの値を小さくする必要があり、その結果、電力抑制効果が減少してしまう。
駆動回路の消費電力が十分に抑制できない場合には、ディスプレイ各部の放熱コストや部品コストが増大し、さらには、ディスプレイ装置自体の放熱限界により発光輝度が抑制されたり、フラットパネルディスプレイの持ち味である薄型軽量化を十分に発揮させることができないことにもなる。さらに、駆動回路の出力周波数の上昇に伴って、プラズマディスプレイパネルを駆動する高電圧パルスによる消費電力も大きくなり、駆動回路（ドライブＩＣ）における発熱が大きな問題になって来ている。
【００１３】
本発明の目的は、上述した従来の容量性負荷駆動回路が有する課題に鑑み、容量性負荷を駆動する回路における発熱（電力消費）を分散することのできる容量性負荷駆動回路およびそれを用いたプラズマディスプレイ装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明によれば、駆動電源または基準電位点を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路において、駆動電源または基準電位点と駆動素子との間に電力分散手段を挿入し、この電力分散手段により電力消費を分散するようになっている。
【００１５】
さらに、本発明によれば、複数の容量性負荷に対応する複数の駆動素子を集積化した構成を含む容量性負荷駆動回路において、各駆動素子をそれぞれ電力分散手段を介して駆動用電源または基準電位点に接続し、各電力分散手段により電力消費を分散するようになっている。図３は本発明に係る容量性負荷駆動回路の原理構成を説明するためのブロック図である。図３において、参照符号１は駆動電源、２は電力分散手段、３は容量性負荷駆動回路（アドレスドライブＩＣ）、４は基準電位点（接地点）、５は容量性負荷（負荷容量）、６および７は駆動素子、８および９はアドレスドライブＩＣの電源端子および接地端子（基準電位端子）、そして、１０はアドレスドライブＩＣの端子を示している。
【００１６】
図３に示されるように、負荷容量５を駆動する際に流れる駆動電流は、駆動電源１から電力分散手段２および駆動素子６を介して負荷容量５に流れる。その際、消費される電力は、電力分散手段２および駆動素子６の抵抗性インピーダンスの比率に応じて分散される。この電力削減効果は、図２を参照して説明した従来の共振現象による電力回収方式を用いた場合とは異なり、負荷容量５の値や駆動速度（駆動周波数）が増加しても損なわれることはない。
【００１７】
このように、本発明によれば、アドレスドライブＩＣ（容量性負荷駆動回路）３で消費される電力を削減することができる。すなわち、全体としての消費電力は同じであるが、従来ではアドレスドライブＩＣ３において消費される電力の一部を電力分散手段２で消費させることにより、アドレスドライブＩＣ３の放熱構造を簡略化することができ、回路コストを低減することができる。
【００１８】
ここで、フラットパネルディスプレイ装置、特に、駆動電圧が高い上に大画面化および高精細化が進んで来ているプラズマディスプレイ装置においては、大きな負荷容量と高い駆動速度の表示パネル駆動回路を多数使用しなければならないため、本発明に係る容量性負荷駆動回路を適用することにより、放熱コストを大幅に削減し、高圧ＬＳＩを極めて小さい空間に実装することが可能になる。
【００１９】
なお、本発明に係る容量性負荷駆動回路の適用は、多数の容量性負荷（放電セル等）を高電圧パルスで駆動するプラズマディスプレイ装置に対して大きな効果を発揮させることができるが、このプラズマディスプレイ装置に限定されるものではなく、様々な容量性負荷を駆動する回路に対して幅広く適用することができる。
【発明の効果】
【００２０】
以上、詳述したように、本発明によれば、容量性負荷を駆動する回路における発熱（電力消費）を分散することのできる容量性負荷駆動回路およびそれを用いたプラズマディスプレイ装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】プラズマディスプレイ装置の全体構成を概略的に示すブロック図である。
【図２】従来のプラズマディスプレイ装置の駆動回路の一例を示すブロック図である。
【図３】本発明に係る容量性負荷駆動回路の原理構成を説明するためのブロック図である。
【図４】本発明に係る容量性負荷駆動回路の第１実施例を示すブロック図である。
【図５】本発明に係る容量性負荷駆動回路の第２実施例を示すブロック図である。
【図６】図５に示す容量性負荷駆動回路における定電流源の一例を示す回路図である。
【図７】本発明に係る容量性負荷駆動回路の第３実施例を示すブロック図である。
【図８】図７に示す第３実施例における駆動電源の動作を説明するための図である。
【図９】本発明に係る容量性負荷駆動回路の第４実施例を示すブロック図である。
【図１０】本発明に係る容量性負荷駆動回路の第５実施例を示すブロック図である。
【図１１】本発明に係る容量性負荷駆動回路の第６実施例を示すブロック図である。
【図１２】本発明に係る容量性負荷駆動回路の第７実施例を示すブロック図である。
【図１３】本発明に係る容量性負荷駆動回路の第８実施例を示すブロック図である。
【図１４】本発明に係る容量性負荷駆動回路の第９実施例としてのトーテンポール型アドレスドライブＩＣの回路図である。
【図１５】本発明に係る容量性負荷駆動回路の第１０実施例としてのＣＭＯＳ型アドレスドライブＩＣの回路図である。
【図１６】本発明に係る容量性負荷駆動回路の第１１実施例を示すブロック回路図である。
【図１７】本発明に係る容量性負荷駆動回路の第１２実施例としての駆動モジュールを構成する集積回路の一例を示すブロック回路図である。
【図１８】本発明に係る容量性負荷駆動回路の第１３実施例としての駆動モジュールを構成する集積回路の他の例を示すブロック回路図である。
【図１９】本発明に係る容量性負荷駆動回路の第１４実施例としての駆動モジュールを構成する集積回路のさらに他の例を示すブロック回路図である。
【図２０】三電極面放電交流駆動型プラズマディスプレイパネルを概略的に示すブロック図である。
【図２１】図２０に示すプラズマディスプレイパネルの電極構造を説明するための断面図である。
【図２２】図２０に示すプラズマディスプレイパネルを用いたプラズマディスプレイ装置の全体構成を示すブロック図である。
【図２３】図２２に示すプラズマディスプレイ装置の駆動波形の一例を示す図である。
【図２４】図２２に示すプラズマディスプレイ装置に使用するＩＣの一例を示すブロック回路図である。
【図２５】本発明に係る容量性負荷駆動回路の第１５実施例を示すブロック図である。
【図２６】本発明に係る容量性負荷駆動回路の第１６実施例を示すブロック図である。
【図２７】本発明に係る容量性負荷駆動回路の第１７実施例としてのＣＭＯＳ型アドレスドライブＩＣの回路図である。
【図２８】本発明に係る容量性負荷駆動回路が適用されるプラズマディスプレイパネルにおけるアドレス電極の断面を示す図である。
【図２９】本発明に係る容量性負荷駆動回路の第１８実施例を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本発明に係る容量性負荷駆動回路およびプラズマディスプレイ装置の実施例を、添付図面を参照して詳述する。図４は本発明に係る容量性負荷駆動回路の第１実施例を示すブロック図である。図４において、参照符号１は駆動電源、２１は電力分散手段、３はアドレスドライブＩＣ、４は基準電位点（接地点）、５は負荷容量、６および７は駆動素子、８および９はアドレスドライブＩＣの電源端子および基準電位端子（接地端子）、そして、１０はアドレスドライブＩＣの出力端子を示している。
【００２３】
図４に示されるように、本第１実施例では、電力分散手段２１が駆動電源１とアドレスドライブＩＣ３の高電位電源端子８との間に設けられており、この電力分散手段は、駆動素子６が有する導通時の抵抗性インピーダンス（導通時インピーダンスの抵抗成分）の１／１０程度よりも高い抵抗性インピーダンス（抵抗素子）２１として構成されている。本第１実施例により、負荷駆動時の駆動素子６における消費電力の約１／１０以上を抵抗素子２１に分散して駆動回路３の電力消費を抑えることができる。
【００２４】
ここで、抵抗素子（電力分散手段）２１のインピーダンスを駆動素子６が有する導通時の抵抗性インピーダンスの１／１０程度よりも高い値とするのは、それよりも低い値では、抵抗素子２１に分散される電力が小さ過ぎて実質的な電力分散の効果が得られないと考えられるからである。なお、抵抗素子２１のインピーダンスの上限に関しては、あまり値を大きくし過ぎると、電力分散の効果は大きくなるものの駆動波形が鈍るため、駆動回路が適用される個々のシステム（ディスプレイ装置等）に応じて適切な範囲が決められることになる。従って、抵抗素子２１には可能な限り大きな抵抗値を用い、その消費電力が駆動素子における消費電力よりも大きく出来るように、安価に信頼性が確保できる高電力抵抗器を用いる事が好ましい。
【００２５】
図５は本発明に係る容量性負荷駆動回路の第２実施例を示すブロック図である。図５に示されるように、本第２実施例は、上述した第１実施例における電力散手段を定電流源２２として構成したものである。本第２実施例の駆動回路は、同一の駆動条件においては、駆動素子６に流れる電流実効値を最小にすることができるため、駆動回路３の消費電力を原理的に最も低い値とすることが可能になる。
【００２６】
図６は図５に示す容量性負荷駆動回路における定電流源の一例を示す回路図である。図６に示されるように、定電流源２２は、例えば、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）２２１のゲート・ソース間電圧をツェナーダイオード２２２で一定電圧にバイアスするようになっている。トランジスタ２２１の素子バラツキによる電流精度劣化を補償すべく、トランジスタ２２１のソースには図示したように抵抗２２５を直列接続しても良い。また、トランジスタ２２１のゲート・ドレイ、間には抵抗素子２２３を接続してツェナーダイオード２２２をバイアスしている。本実施例では、この定電流源２２（トランジスタ２２１）で電力が分散（消費）されて発熱することになるが、例えば、この定電流源２２はＩＣ化されて放熱板に取り付けられ、或いは、ディスクリートのトランジスタ２２１が放熱板等に取り付けられて使用される。なお、定電流源２２は、ゲートおよびソースを接続した１つのＭＯＳトランジスタにより構成することもできる。
【００２７】
ここで、例えば、図５における１つの駆動電源１を用いて、複数の定電流源２２を介して複数の駆動回路３（駆動素子６）に電力を供給する場合には、各駆動回路３の間における干渉を避けるために各定電流源２２に対してダイオード２２４を直列に挿入するように構成してもよい。また、後述するように、駆動電源１の電圧を切り換える場合には、ダイオード２２４を直列挿入した定電流源回路２２を相互に反対方向に電流が流れるように並列接続して電流分散手段を構成することもできる。
【００２８】
図７は本発明に係る容量性負荷駆動回路の第３実施例を示すブロック図であり、図８は図７に示す第３実施例における駆動電源の動作を説明するための図である。本第３実施例は、駆動電源１の構成を特徴とするものであり、他の構成（アドレスドライブＩＣ３および電力分散手段２）は前述した図３の駆動回路と同様である。
【００２９】
図７に示されるように、駆動電源１は、電圧源１０および１１、並びに、スイッチ１２〜１４を備えて構成され、各スイッチ１２〜１４のいずれかを選択（オン）することで、電力分散手段２を介してアドレスドライブＩＣ３の電源端子８に印加する電圧を切り換えるようになっている。駆動電源１は、スイッチ１２がオンした時に高電位の電源電圧Ｖ２を出力し、スイッチ１３がオンした時に中間電圧Ｖ１を出力し、スイッチ１４がオンした時に接地電位Ｖ０を出力するようになっている。そして、図８に示されるように、駆動電源１は、駆動素子６のオン／オフ状態を維持しつつ、その出力電圧ＶＤを、容量性負荷（ＣＬ）５を駆動する駆動電圧ＶＣの電圧振幅の間で複数の電圧（Ｖ０，Ｖ１，Ｖ２）に切り換えながら段階的に上昇および低下する。これにより、駆動電流の振幅を削減してその実効値を低減し、駆動電源１を含めた駆動回路系全体の消費電力を削減することが可能になる。なお、駆動電源１において、スイッチにより切り換える電圧は、高電位電源電圧Ｖ２，低電位電源電圧Ｖ０および中間電位電源電圧Ｖ１に限定されるものではなく、例えば、高電位電源電圧Ｖ２と低電位電源電圧Ｖ０を均等にＭ分割し、それに対応するＭ＋１個のスイッチにより出力電圧ＶＤを制御するようにしてもよい。この場合には、駆動回路系全体の消費電力を１／Ｍにまで削減することができる。また、駆動素子６として出力端子間にダイオードの寄生したＭＯＳＦＥＴのような双方向性素子を用いることにより、負荷容量５の充電と放電に伴なう全ての電力消費を電力分散手段２に分散できるようになる。この場合、駆動素子７における電力消費は無視できるようになる。
【００３０】
図９は本発明に係る容量性負荷駆動回路の第４実施例を示すブロック図である。本第４実施例では、上述した図７の駆動電源回路１のスイッチ１２；１３；１４として、ゲート電圧が駆動電源制御回路１５により制御されたｎＭＯＳトランジスタ１２１；１３１，１３２；１４１を使用し、図５に示す第２実施例のように定電流源による電力分散手段の機能も兼用させるようになっている。なお、本第４実施例では、トランジスタ１３１および１３２のドレインに直列にダイオード１３０および１３０１が設けられているが、これらのダイオードはトランジスタ１３１および１３２のソースに直列挿入してもよい。また、図９では、駆動電源回路１のスイッチとしてｎＭＯＳトランジスタを使用しているが、他にｐＭＯＳトランジスタやバイポーラトランジスタ等の能動素子を適用することもできるのはいうまでもない。
【００３１】
このように、本第４実施例は、駆動電源回路１のスイッチ（電圧切り換え手段）としてｎＭＯＳトランジスタ（能動素子）を適用し、その能動素子の制御端子（ゲート）を定電圧や定電流制御することによって、その出力特性を定電流化するようになっている。これにより、駆動回路３を含めた駆動系全体の消費電力を十分に削減できると共に、使用素子数をも削減することが可能になる。
【００３２】
図１０は本発明に係る容量性負荷駆動回路の第５実施例を示すブロック図である。図１０に示されるように、本第５実施例では、電力分散手段２３がアドレスドライブＩＣ（駆動回路）３の低電位電源端子９と基準電位点（接地点）４との間に設けられている。
【００３３】
このように、負荷容量５の電圧を基準電位点（例えば、接地点）４の電位に駆動する際にも、負荷容量５と基準電位点４との間の駆動素子７に電力分散手段２３を直列に挿入することにより、駆動素子７における消費電力を削減して電力分散手段２３に分散することができる。すなわち、アドレスドライブＩＣ（容量性負荷駆動回路）３において消費される電力の一部を電力分散手段２３で消費させることにより、駆動回路３の放熱構造を簡略化して回路コストを低減することができる。
【００３４】
図１１は本発明に係る容量性負荷駆動回路の第６実施例を示すブロック図である。本第６実施例は、前述した第１実施例と同様に、第５実施例における電力分散手段２３を抵抗素子（抵抗性インピーダンス）２４として構成したものである。ここで、抵抗素子２４のインピーダンスは、駆動素子７が有する導通時の抵抗性インピーダンスの１／１０程度よりも高い値とされ、これにより、負荷駆動時の駆動素子７における消費電力の約１／１０以上を抵抗素子２４に分散して駆動回路３の電力消費を抑えるようになっている。
【００３５】
図１２は本発明に係る容量性負荷駆動回路の第７実施例を示すブロック図である。本第７実施例は、前述した第２実施例と同様に、第５実施例における電力分散手段２３を定電流源２５として構成したものである。このように、電力分散手段を定電流源２５で構成することにより、同一の駆動条件においては駆動素子７に流れる電流実効値を最小にすることができるため、駆動素子を介した他のいかなる駆動方法に対しても原理的に最も低い消費電力とすることが可能になる。
【００３６】
図１３は本発明に係る容量性負荷駆動回路の第８実施例を示すブロック図である。本第８実施例は、第１の電力分散手段２６を駆動電源１と駆動回路３の高電位電源端子８との間に設けると共に、第２の電力分散手段２７を基準電位点と駆動回路３の低電位電源端子９との間に設け、さらに、駆動素子６と駆動端子１０との間および駆動端子１０と駆動素子７との間にダイオード６０および７０を挿入するようになっている。
【００３７】
駆動回路３を用いて複数の負荷容量ＣＬ（５）を駆動する場合（集積回路化した場合）においては、駆動素子６および７の少なくとも一方に直列ダイオード６０或いは７０を挿入することで駆動回路３における消費電力を十分に削減することができる。すなわち、直列ダイオード６０或いは７０で不必要な出力電圧変化を排除することによって、共通の電源配線や接地点などに繋がる基準電位配線を介した各出力間の干渉による負荷容量への余分な駆動電流の流入を抑え、駆動回路３における消費電力を低減することができる。また、プラズマディスプレイ装置における駆動デバイスにも不必要な駆動電圧を与えずに済むので、表示画質が向上すると共に、駆動電圧マージンを抑えて駆動電圧を低下させることも可能になる。
【００３８】
なお、駆動回路３を用いて複数の負荷容量を駆動する場合において、電力分散手段２６，２７として抵抗性インピーダンス（抵抗素子）を使用するときには、駆動素子６，７の導通時抵抗性インピーダンスの値を出力端子数Ｎ（例えば、アドレスラインＡ１〜Ａｄ：ｄ＝Ｎ）で割った値の１／１０程度よりも高い抵抗性インピーダンスを持たせることにより、負荷駆動時の駆動素子６，７における消費電力の約１／１０以上を抵抗素子に分散して、駆動回路３の電力消費を抑えることができる。
【００３９】
ここで、駆動回路３をプラズマディスプレイ装置におけるアドレス駆動回路（図１の１０２参照）として適用する場合、例えば、１つの駆動回路（アドレスドライブＩＣ）３で３８４ラインを駆動するように構成（Ｎ＝３８４）するが、このとき、駆動素子６（７）のオン抵抗を２００Ωとすると、電力分散手段２６（２７）のインピーダンスは、２００÷３８４≒０．５［Ω］の１／１０程度よりも大きい値、すなわち、約０．０５Ω以上の値に設定することになる。これにより、アドレスドライブＩＣ３で本来消費する電力の約１／１０以上を電力分散手段２６（２７）に分散して、アドレスドライブＩＣ３における発熱を低減するようになっている。
【００４０】
図１４は本発明に係る容量性負荷駆動回路の第９実施例としてのトーテンポール型アドレスドライブＩＣの回路図である。図１４に示されるように、本第９実施例は、例えば、プラズマディスプレイ装置におけるｄ個のアドレス電極（Ａ１〜Ａｄ）を駆動するためのアドレスドライブＩＣ３であり、プルアップ側の駆動素子６−１〜６−ｄおよびプルダウン側の駆動素子７−１〜７−ｄの両方をｎＭＯＳトランジスタによるトーテンポール型として構成したものである。なお、プルアップ側およびプルダウン側の駆動素子は、それぞれドライブ段６０および７０により駆動されるようになっている。
【００４１】
このように、駆動回路３をトーテンポール型として構成することにより、ｐＭＯＳトランジスタよりも電流能力の高いｎＭＯＳトランジスタのみを用いることによるチップ面積の削減によって、駆動回路（ＩＣ）を安価に構成することができる。図１５は本発明に係る容量性負荷駆動回路の第１０実施例としてのＣＭＯＳ型アドレスドライブＩＣの回路図である。
【００４２】
図１５に示されるように、本第１０実施例は、例えば、プラズマディスプレイ装置におけるｄ個のアドレスライン（Ａ１〜Ａｄ）を駆動するためのアドレスドライブＩＣ３であり、プルアップ側の駆動素子６０−１〜６０−ｄをｐＭＯＳトランジスタとし、プルダウン側の駆動素子７０−１〜７０−ｄをｎＭＯＳトランジスタとしたＣＭＯＳ型のものである。なお、プルアップ側およびプルダウン側の駆動素子は、それぞれドライブ段６００および７００により駆動されるようになっている。
【００４３】
このように、駆動回路３をＣＭＯＳ型として構成することにより、プルアップ側の駆動素子の駆動電力も削減でき、駆動電圧の立ち上りおよび立ち下りを対称性よく高速化することができる。図１６は本発明に係る容量性負荷駆動回路の第１１実施例を示すブロック回路図である。
【００４４】
本第１１実施例は、前述した第８実施例と同様に、１つの駆動回路（ドライブＩＣ）で複数の負荷容量５を駆動するもので、一般的な駆動集積回路を用いて安価に駆動回路を構成したものであり、プラズマディスプレイパネルのような多端子の容量性負荷を駆動する専用の駆動モジュール３６（駆動回路３）は、３つの集積回路（駆動集積回路）３７，３８，３９を備えて構成されている。ここで、各集積回路３７，３８，３９は同様の構成とされており、前述した図１４のようなトーテンポール型とされているが、ＣＭＯＳ型であっても構わない。なお、図１６から明らかなように、各集積回路３７，３８，３９は、駆動電源１の出力電圧をＩＣ内出力前段回路の各電源端子８４，８５，８６で直接受け取ると共に、電力分散手段２６を介して高圧出力素子の各電源端子８１，８２，８３（８）で受け取るようになっている。同様に、各集積回路３７，３８，３９は、基準電位点４の電圧を各電源端子９４，９５，９６で直接受け取ると共に、電力分散手段２７を介して各電源端子９１，９２，９３（９）で受け取るようになっている。しかし、各電源端子８４，８５，８６は、後述する図１７の説明にあるように、高圧出力素子の電源端子８１，８２，８３と共用化して削除してもよい。
【００４５】
このように、本第１１実施例は、電力分散手段２６を介して駆動モジュール３６の電源端子８を駆動電源１に接続することにより、モジュール内の駆動素子６−１〜６−ｄ等の消費電力をモジュール外の電力分散手段２６に分散し、また、電力分散手段２７を介して駆動モジュール３６の電源端子９を基準電位点４に接続することにより、モジュール内の駆動素子７−１〜７−ｄ等の消費電力をモジュール外の電力分散手段２７に分散するようになっている。これにより、駆動モジュール３６からの発熱を抑えて信頼性を向上させると共に、放熱コストを抑えて安価な駆動モジュール（容量性負荷駆動回路）を提供することが可能になる。
【００４６】
ここで、集積回路３６，３７，３８の電源端子８４，８５，８６が駆動電源１の出力に接続され、また、電源端子９４，９５，９６が基準電位点４に接続されているのは、それら各集積回路３６，３７，３８における高圧出力素子６−１〜６−ｄを高速に制御し、また、各集積回路３６，３７，３８におけるロジック回路等の低圧回路用グランド端子を直接基準電位点（接地端子）４に接続することで、多数のロジック信号入力端子に供給される信号電圧をグランド基準で安定に印加するためである。
【００４７】
図１７は本発明に係る容量性負荷駆動回路の第１２実施例としての駆動モジュールを構成する集積回路の一例を示すブロック回路図である。図１７に示されるように、本第１２実施例は、図１６に示す駆動モジュール３６（３）における集積回路３７（３８，３９）の例である。上述したように、集積回路３７は、ｎＭＯＳトランジスタよりなるトーテンポール型として構成することもできるが、本第１２実施例では、ＣＭＯＳ型出力回路を構成する出力素子６２０およびや７２０のゲート膜厚を厚くするなどして、入力耐電圧を駆動電源電圧値にまで高めるようにしている。これらの高圧（高耐圧）の出力素子６２０および７２０は、その制御入力（ゲート）がトランジスタ６２１〜６２４およびトランジスタ７２１〜７２４で構成される前段のフリップフロップ回路により制御され、駆動電源電圧か基準電圧（接地電圧）のいずれかのフルスウィングレベルで駆動される。これにより、電力分散手段２６および２７による消費電力の分散効果を高めるために高電位電源端子８１や高圧素子用基準電位端子（グランド端子）９１の電位を大きく変化させた場合でも、安定に高圧出力素子６２０および７２０を制御することが可能になる。
【００４８】
なお、図１７中のトランジスタ６２０、６２１および６２２、並びに、７２１および７２２は、フルスウィングレベルで駆動されるため、入力耐電圧の高い素子が使用される。また、高圧出力素子６２０および７２０の前段におけるドライブ回路以前の回路用の電源端子８４を設けずに、図１７中の破線で示すように前段回路の電源ラインを高圧出力素子と共用化して、集積回路３７の端子数を削減するようにしてもよい。出力素子６２０と７２０の両方をＯＦＦさせる駆動モードが必要でない場合には、前段のトランジスタ７２１〜７２４から成るフリップフロップ回路を省略することができる。その際には、出力素子７２０の制御入力端子（ゲート）をトランジスタ７２３のドレイン端子から外して、図中の一点鎖線に示すように、トランジスタ６２３のドレイン端子に接続すればよい。
【００４９】
図１８は本発明に係る容量性負荷駆動回路の第１３実施例としての駆動モジュールを構成する集積回路の他の例を示すブロック回路図である。本第１３実施例の集積回路３７は、高圧出力素子７１−１〜７１−ｄとして、ロジック電源７５で十分に制御できる入力耐電圧の低い安価な素子（トランジスタ）を用いるようにしたものである。すなわち、集積回路３７は、ロジック電源７５を受け取るロジック電源端子９７および接地端子９４を備え、バッファ７２−１〜７２−ｄのロジック電圧出力と、電力分散手段２７で生じる電圧降下によりｎＭＯＳトランジスタ７１−１〜７１−ｄに自己バイアスを掛けるようになっている。なお、トランジスタ６１−１〜６１−ｄは、ｎＭＯＳトランジスタに限定されず、ｐＭＯＳトランジスタやバイポーラトランジスタを用いてもよいのはいうまでもない。
【００５０】
図１９は本発明に係る容量性負荷駆動回路の第１４実施例としての駆動モジュールを構成する集積回路のさらに他の例を示すブロック回路図である。本第１４実施例の集積回路３７は、図１６に示す第１１実施例における集積回路３７に対して、少なくとも駆動電源１と電力分散手段２６との間にスイッチ素子４５１を設けるか或いは、基準電位点４と電力分散手段２７との間にスイッチ素子４８１を設け、より一層、電力分散効率を高めて駆動素子の消費電力を低減するようにしたものである。すなわち、駆動素子６−１〜６−ｄおよび７−１〜７−ｄが完全に導通状態に切り換わってからスイッチ素子４５１および４８１を導通させることで、駆動素子の導通開始時におけるインピーダンスの下がっていない状態における電力分散効果の劣化を避けるようになっている。さらに、本第１４実施例では、電力分散手段２６および２７だけでなく、スイッチ素子４５１および４８１においても効果的に電力を分散することができる。
【００５１】
以上のように、本発明の各実施例によれば、負荷の容量成分に起因する電力消費を電力分散手段に分散して駆動回路自身における消費電力を低減した容量性負荷駆動回路、特に、プラズマディスプレイ装置用の駆動回路を提供することができる。これにより、例えば、負荷容量の大きい４０型クラス以上のプラズマヂスプレイ装置や、駆動パルスレートの高いＳＶＧＡ（８００×６００ドット）、ＸＧＡ（１０２４×７６８ドット）、さらには、ＳＸＧＡ（１２８０×１０２４）といった高解像度プラズマディスプレイ装置、或いは、ＴＶ・ＨＤＴＶなどといった高輝度高階調のプラズマディスプレイ装置における放熱の問題を緩和し、小型低消費電力化を推進することができる。また、動画表示中の偽輪郭対策に伴う駆動パルスレートの増加による消費電力の増加も抑えることにもなる。
【００５２】
図２０は三電極面放電交流駆動型プラズマディスプレイパネルを概略的に示すブロック図であり、図２１は図２０に示すプラズマディスプレイパネルの電極構造を説明するための断面図である。図２０および図２１において、参照符号２０７は放電セル（表示セル）、２１０は背面ガラス基板、２１１，２２１は誘電体層、２１２は蛍光体、２１３は隔壁、２１４はアドレス電極（Ａ１〜Ａｄ）、２２０は前面ガラス基板、そして、２２２はＸ電極（Ｘ１〜ＸＬ）またはＹ電極（Ｙ１〜ＹＬ）を示している。なお、参照符号Ｃａはアドレス電極における隣接電極間の容量を示し、また、Ｃｇはアドレス電極における対向電極（Ｘ電極およびＹ電極）間の容量を示している。
【００５３】
プラズマディスプレイパネル２０１は、背面ガラス基板２１０および前面ガラス基板２２０の２枚のガラス基板により構成され、前面ガラス基板２２０には、維持電極のＢＵＳ電極と透明電極とで構成されるＸ電極（Ｘ１，Ｘ２，〜ＸＬ）およびＹ電極（走査電極：Ｙ１，Ｙ２，〜ＹＬ）が配設されている。背面ガラス基板２１０には、維持電極（Ｘ電極およびＹ電極）２２２と直交するようにアドレス電極（Ａ１，Ａ２，〜Ａｄ）２１４が配置されており、これらの電極により放電発光を発生する表示セル２０７が、維持電極の同じ番号の電極で挟まれ（Ｙ１−Ｘ１，Ｙ２−Ｘ２，…）、且つ、アドレス電極と交差する領域にそれぞれ形成される。
【００５４】
図２２は図２０に示すプラズマディスプレイパネルを用いたプラズマディスプレイ装置の全体構成を示すブロック図であり、表示パネルに対する駆動回路の主要部を示している。図２２に示されるように、三電極面放電交流駆動型プラズマディスプレイ装置は、表示パネル２０１と、外部より入力されるインターフェイス信号により表示パネルの駆動回路を制御するための制御信号を形成する制御回路２０５と、この制御回路２０５からの制御信号によりパネル電極を駆動するためのＸ共通ドライバ（Ｘ電極駆動回路）２０６と、走査電極駆動回路（走査ドライバ）２０３およびＹ共通ドライバ２０４と、アドレス電極駆動回路（アドレスドライバ）２０２とにより構成される。
【００５５】
Ｘ共通ドライバ２０６は維持電圧パルスを発生し、また、Ｙ共通ドライバ２０４も同じく維持電圧パルスを発生し、そして、走査ドライバ２０３は各走査電極（Ｙ１〜ＹＬ）を独立に駆動して走査する。また、アドレスドライバ２０２は、各アドレス電極（Ａ１〜Ａｄ）に対して表示データに対応したアドレス電圧パルスを印加する。
【００５６】
制御回路２０５は、クロックＣＬＫおよび表示データＤＡＴＡを受け取ってアドレスドライバ２０２にアドレス制御信号を供給する表示データ制御部２５１、および、垂直同期信号Ｖsyncおよび水平同期信号Ｈsyncを受け取って、走査ドライバを制御する走査ドライバ制御部２５３並びに共通ドライバ（Ｘ共通ドライバ２０６およびＹ共通ドライバ２０４）を制御する共通ドライバ制御部２５４を備えている。なお、表示データ制御部２５１は、フレームメモリ２５２を備えている。
【００５７】
図２３は図２２に示すプラズマディスプレイ装置の駆動波形の一例を示す図であり、主として、全面書き込み期間（全面Ｗ）、全面消去期間（全面Ｅ）、アドレス期間（ＡＤＤ）およびサスティン期間（維持放電期間：ＳＵＳ）における各電極への印加電圧波形の概略を示している。図２３において、画像表示に直接係わる駆動期間は、アドレス期間ＡＤＤとサスティン期間ＳＵＳであり、アドレス期間ＡＤＤにおいて表示する画素を選択し、次のサスティン期間において選択された画素を維持発光させることで、所定の明るさでの画像表示を行うようになっている。なお、図２３は、１フレームを複数のサブフレーム（サブフィールド）で構成した場合の各サブフレームにおける駆動波形を示すものである。
【００５８】
まず、アドレス期間において、走査電極であるＹ電極（Ｙ１〜ＹＬ）に対して一斉に中間電位である−Ｖｍｙを印加した後、順次、−Ｖｙレベルの走査電圧パルスを切り換えて印加する。このとき、それぞれのＹ電極への走査パルスの印加に同期させて各アドレス電極（Ａ１〜Ａｄ）に対して＋Ｖａレベルのアドレス電圧パルスを印加することで各走査ライン上の画素選択を行う。
【００５９】
次のサスティン期間においては、全ての走査電極（Ｙ１〜ＹＬ）およびＸ電極（Ｘ１〜ＸＬ）に対して共通の＋Ｖｓレベルの維持電圧パルスを交互に印加することで、先に選択された画素に対して維持発光を生じさせ、この連続印加により所定の輝度による表示を行う。また、このような一連の駆動波形の基本動作を組み合わせて発光回数を制御することで、濃淡の階調表示を行うことも可能になる。
【００６０】
ここで、全面書込み期間は、パネルの全ての表示セルに対して書き込み電圧パルスを印加することで、各表示セルを活性化し表示特性を均一に保つためのものであり、ある一定の周期で挿入される。また、全面消去期間は、画像表示を行うためのアドレス動作とサスティン動作を新たに開始する前に、パネルの全ての表示セルに消去電圧パルスを印加することで、以前の表示内容を消しておくためのものである。
【００６１】
図２４は図２２に示すプラズマディスプレイ装置に使用するＩＣの一例を示すブロック回路図である。例えば、表示パネルのアドレス電極（Ａ１〜Ａｄ）の数が２５６０本の場合、アドレス電極に接続するドライブＩＣは通常６４ビット出力であるため、合計で４０個のドライブＩＣを使用する。一般的に、この４０個のドライブＩＣは複数のモジュールに分けて実装され、各モジュールが複数のＩＣを搭載している。
【００６２】
図２４は、６４ビット分の出力回路（２３４：ＯＵＴ１〜ＯＵＴ６４）を備えたドライブＩＣチップの内部回路構成を示している。各出力回路２３４は、最終出力段のプッシュプル型ＦＥＴ２３４１および２３４２を挟んで高圧電源配線ＶＨとグランド配線ＧＮＤが接続されて構成される。このドライブＩＣは、さらに、両ＦＥＴを制御するためのロジック回路２３３、６４ビットの出力回路を選択するためのシフトレジスタ回路２３１、および、ラッチ回路２３２を備える。
【００６３】
これら制御用の信号は、シフトレジスタ２３１のクロック信号ＣＬＯＣＫ、データ信号ＤＡＴＡ１〜ＤＡＴＡ４およびラッチ回路２３２のラッチ信号ＬＡＴＣＨと、ゲート回路制御用のストローブ信号ＳＴＢで構成されている。図２４においては、最終出力段がＣＭＯＳ構成（２３４１，２３４２）になっているが、同一極性のＭＯＳＦＥＴから成るトーテンポール構成も適用することができる。
【００６４】
次に、上記のドライブＩＣチップに対する実装方法の例を説明する。例えば、ドライブＩＣチップをリジットプリント基板上に搭載し、ドライブＩＣチップの電源、信号および出力用パッド端子とプリント基板上の相対応する端子とをワイヤボンディング接続して結線する。ＩＣチップからの出力配線はプリント基板の端面側に引き出して出力端子が設けられ、同様の端子が設けられたフレキシブル基板と熱圧着接続して一つのモジュールを形成する。このフレキシブル基板の先端には、パネル表示電極と接続するための端子が設けられており、パネル表示電極に対し熱圧着等の手法により接続して使用する。
【００６５】
上記の各電極の駆動端子は、パネル端部のダミー電極を除いて全て回路グランドから直流的には絶縁されており、駆動回路の負荷としては容量性インピーダンスが支配的になる。容量性負荷のパルス駆動回路の低消費電力化技術としては、共振現象による負荷容量とインダクタンスとの間のエネルギーの受け渡しを応用した電力回収回路が知られている。アドレス電極駆動回路のように、個々の負荷電極を表示映像に応じて相互に独立した電圧で駆動するための負荷容量が大きく変化する駆動回路に適した電力回収技術の例としては、例えば、図２を参照して説明した特開平５−２４９９１６号公報に記載の低電力駆動回路が挙げられる。
【００６６】
図２５は本発明に係る容量性負荷駆動回路の第１５実施例を示すブロック図である。図２５において、参照符号１は駆動電源、５１は抵抗性インピーダンス（分布抵抗）、３はアドレスドライブＩＣ、４は基準電位点（接地点）、５は負荷容量、６および７は駆動素子、８および９はアドレスドライブＩＣの電源端子および基準電位端子（接地端子）、そして、１０はアドレスドライブＩＣの出力端子を示している。なお、参照符号ＲＬは分布抵抗５１の両端間に抵抗値を示し、また、Ｒａは分布抵抗５１の実効電極抵抗値を示している。
【００６７】
図２５に示されるように、本第１５実施例の容量性負荷駆動回路は、分布抵抗（抵抗性インピーダンス）５１が出力端子１０に設けられている。ところで、プラズマディスプレイパネル（ＰＤＰ）の駆動電極において、その負荷は寄生容量と寄生抵抗が集中的ではなく分布した構造になっており、容量値ＣＬの負荷容量５をその電圧を上げる方向に駆動する時に流れる電流は、駆動電源１から駆動回路３の駆動素子６を介してＲａという抵抗値を示す分布抵抗５１に流れる。また、負荷容量５の電圧を立ち下げる方向に駆動する時に流れる電流は、駆動素子７を介して基準電位点４に流れ込む。すなわち、何れの場合にも駆動電流は必ず上記の分布抵抗５１を経由し、駆動素子６または７の導通時インピーダンスを介して流れる。本第１５実施例の容量性負荷駆動回路では、分布抵抗５１の電極抵抗値Ｒａを駆動素子６または７の少なくとも一方の導通時インピーダンスの抵抗成分に対して実効的に１／１０以上の無視できない抵抗値に選ぶようになっている。ここで、分布抵抗５１の両端間の抵抗値をＲＬとし、駆動回路３の出力端子１０側から均等に電流が寄生容量に漏れていって電極先端において零になると仮定すると、実効電極抵抗値Ｒａは両端間抵抗値ＲＬの１／３になる。
【００６８】
負荷容量５の電圧を立ち上げる方向に駆動する際に流れる電流は、負荷の分布する駆動電源１から駆動素子６と分布抵抗５１を介して負荷容量５に流れる。その際、実効電極抵抗値Ｒａと駆動素子６の抵抗性インピーダンスの比率に応じて電力消費が分散される。同様に負荷容量５の電圧を立ち下げる方向に駆動する際も、同様に、実効電極抵抗値Ｒａと駆動素子７の抵抗性インピーダンスの比率に応じて電力消費が分散される。ここで、容量部分（５）に流れる駆動電流経路に対して直列に抵抗部材を挿入することが可能であれば、その抵抗部材を容量部分と駆動回路３の出力端子１０の間に挿入することもでき、また、容量部分を介して駆動回路の出力端子１０に接続することもできるのはもちろんである。
【００６９】
上述した駆動回路３における電力削減効果は、従来の共振現象による電力回収方式を適用した場合とは異なり、負荷容量５や駆動速度が増加しても損なわれることはない。このように、本第１５実施例の容量性負荷駆動回路は、駆動回路（ドライブＩＣ）３で消費される電力を削減することができ、その結果、駆動回路３の放熱構造を簡略化して回路のコストを抑えることが可能になる。
【００７０】
ここで、フラットパネルディスプレイ装置、特に、大画面および高精細化が進むと共に駆動電圧が高いプラズマディスプレイ装置においては、負荷容量と駆動速度が大きい表示パネル駆動回路を多数使用しなければならず、本第１５実施例を適用することにより、駆動回路およびその放熱コストを大幅に削減することができる。すなわち、プラズマディスプレイ装置においては、高圧ＬＳＩを極めて小さい空間に実装することになるため、表示パネル駆動回路およびその放熱に要するコスト率がディスプレイ装置の中でも高くなっているが、本実施例を適用して駆動回路における電力消費（発熱）を分散することで、駆動回路およびその放熱コストを大幅に削減することが可能になる。この駆動回路における電力削減の効果は、駆動回路３を複数の負荷容量を駆動する集積回路として構成した場合にも同様に得られる。
【００７１】
図２６は本発明に係る容量性負荷駆動回路の第１６実施例を示すブロック図である。図２６において、参照符号５０はインダクタンス性負荷を示している。図２５と図２６との比較から明らかなように、本第１６実施例は、図２５に示す第１５実施例における容量性負荷５がインダクタンス性負荷５０とされたものである。すなわち、駆動回路３の出力端子１０に対して抵抗性インピーダンス５１を設けるのは、容量性負荷５を駆動する駆動回路だけでなく、インダクタンス性負荷５０を駆動する駆動回路に対しても適用することが可能である。ここで、インダクタンス性負荷５０としては、例えば、テレビやオシロスコープに用いられるブラウン管の電子ビームを偏向する偏向コイル、および、スピーカやモータ或いはアクチュエータに使用されるコイル等がある。これらのインダクタンス性負荷を駆動する場合にも、コイルの巻線抵抗値を高くしたり、直列抵抗器を挿入するなどして実効的に駆動素子６または７の少なくとも一方の導通時インピーダンスの１／１０以上の抵抗値を示す抵抗５１を直列に挿入することで、電力分散によって駆動回路３の消費電力（発熱）を削減することができる。
【００７２】
図２７は本発明に係る容量性負荷駆動回路の第１７実施例としてのＣＭＯＳ型アドレスドライブＩＣの回路図である。ここで、本第１７実施例の容量性負荷駆動回路における駆動回路（アドレスドライブＩＣ）３は、前述した図１５に示す駆動回路と同様のものである。図２７に示されるように、本第１７実施例は、例えば、プラズマディスプレイ装置におけるｄ個のアドレスライン（Ａ１〜Ａｄ）を駆動するためのアドレスドライブＩＣ３に本発明を適用したものであり、ドライブＩＣ自体は、図１５に示すものと同じ構成とされている。すなわち、ドライブＩＣ３は、プルアップ側の駆動素子６０−１〜６０−ｄをｐＭＯＳトランジスタとし、プルダウン側の駆動素子７０−１〜７０−ｄをｎＭＯＳトランジスタとしたＣＭＯＳ型のものであり、プルアップ側およびプルダウン側の駆動素子はそれぞれドライブ段６００および７００により駆動されるようになっている。
【００７３】
各プルアップ側およびプルダウン側の駆動素子６０−１，７０−１；６０−２，７０−２；…；６０−ｄ，７０−ｄに接続された出力端子１０，１０，…，１０には、それぞれ図２５で説明したような分布抵抗５１，５１，…，５１が設けられており、ドライブＩＣ３における電力消費を低減してドライブＩＣからの発熱を抑えるようになっている。なお、図２７はＣＭＯＳ型アドレスドライブＩＣを示しているが、本発明は、例えば、前述した図１４に示すような同極性のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を用いたトーテンポール型の駆動回路に適用することもできるのはもちろんである。また、図２７においては、負荷容量５として隣接電極間で駆動電圧が等しい時を想定して、前述した図２１における対向電極間容量Ｃｇのみを図示したが、例えば、隣接電極間で駆動電圧が異なる時には省略した隣接電極間容量Ｃａを対向電極間容量Ｃｇに加えた負荷容量（ＣＬ）になることは言うまでもない。このとき、その実効的な直列抵抗Ｒａの最大値は、隣接電極の実効抵抗を加えた２／３ＲＬになる。
【００７４】
図２８は本発明に係る容量性負荷駆動回路が適用されるプラズマディスプレイパネルにおけるアドレス電極の断面を示す図であり、図２８（ａ）は単一材料による電極の例を示し、また、図２８（ｂ）は複合材料による電極の例を示している。図２８（ａ）において、参照符号２１０は背面ガラス基板、２１１は誘電体層、そして、２１４０は金属層を示す。また、図２８（ｂ）において、参照符号２１４１は密着材料層、２１４２は主材料層、そして、２１４３は露出層を示す。
【００７５】
図２８（ａ）に示すような単一材料により電極を構成した場合、分布抵抗（５１）の値ＲＬを所望の抵抗値まで増加するには、電極となる金属層２１４０の厚み或いは電極の幅を削減して電極の断面積を減少する。金属層２１４０としては、背面ガラス２１０や誘電体層２１１との密着性、製造性および露出部分の耐候性、並びに、コストや信頼性等に優れた銀やクロム等の材料が考えられる。ここで、電極の厚みを削減することは、例えば、電極をパターニングするときのエッチング処理を短時間で行うことが可能になるため製造時間を短縮することができ、さらに、電極材料およびエッチング液等の材料の節約にもなるため低コスト化の上でも有利である。
【００７６】
図２８（ｂ）に示すような複合材料により電極を構成した場合、分布抵抗（５１）の値ＲＬを所望の抵抗値まで増加するには、上述した単一材料の場合と同様に、断面積を削減（例えば、電極の抵抗値に大きな影響を与える主材料層２１４２の厚みを削減）してもよいが、条件が揃えば主材料層２１４２自体を排除することもできる。ここで、主材料（層）２１４２としては電極抵抗の制御や製造性およびコストの面で有利な材料である銅等が使用され、また、密着材料層２１４１としては背面ガラス２１０および主材料２１４２との密着性やコストおよび信頼性に優れた材料であるクロム等が使用され、そして、露出層２１４３としては主材料２１４２や誘導体層との密着性、並びに、露出部分の耐候性やコストおよび信頼性に優れた材料であるクロム等が使用される。なお、銅等の主材料層２１４２は、例えば、スパッタ処理により形成するが、この主材料層２１４２の厚みの低減は、このスパッタ処理に要する時間の低減に直結し、さらに、主材料層２１４２の排除はそのための製造工程を省略することにもなるため、製造時間の短縮および低コスト化を図ることができる。
【００７７】
図２９は本発明に係る容量性負荷駆動回路の第１８実施例を示すブロック図であり、前述した図２５に示す第１５実施例に対して、例えば、図３に示す電力分散手段２を適用したものである。ここで、電力分散手段２等は、例えば、図４〜図１９を参照して説明したような様々な構成とすることができ、その場合には、駆動回路３における電力消費の分散の効果はそのまま加算して発揮されることになる。
【００７８】
（付記１） 駆動電源を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記駆動電源と前記駆動素子との間に電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【００７９】
（付記２） 付記１に記載の容量性負荷駆動回路において、前記電力分散手段は、前記駆動素子の導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つ抵抗素子であることを特徴とする容量性負荷駆動回路。
【００８０】
（付記３） 付記２に記載の容量性負荷駆動回路において、前記電力分散手段は、前記駆動素子の許容電力以上の電力性能を備えた高電力抵抗であることを特徴とする容量性負荷駆動回路。
【００８１】
（付記４） 付記１に記載の容量性負荷駆動回路において、前記電力分散手段は、定電流源であることを特徴とする容量性負荷駆動回路。
【００８２】
（付記５） 付記１に記載の容量性負荷駆動回路において、前記駆動電源は、複数の異なる電圧レベルを選択して出力するようになっていることを特徴とする容量性負荷駆動回路。
【００８３】
（付記６） 付記５に記載の容量性負荷駆動回路において、前記電力分散手段は、前記複数の異なる電圧レベルに対してそれぞれ設けられた複数の電力分散ユニットを備えることを特徴とする容量性負荷駆動回路。
【００８４】
（付記７） 付記６に記載の容量性負荷駆動回路において、前記各電力分散ユニットは、前記異なる電圧レベルを選択するスイッチとしての機能を備えることを特徴とする容量性負荷駆動回路。
【００８５】
（付記８） 付記１に記載の容量性負荷駆動回路において、前記駆動素子は、入力耐圧電圧が出力電圧よりも高い素子であることを特徴とする容量性負荷駆動回路。
【００８６】
（付記９） 基準電位点を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記基準電位点と前記駆動素子との間に電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【００８７】
（付記１０） 付記９に記載の容量性負荷駆動回路において、前記電力分散手段は、前記駆動素子の導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つ抵抗素子であることを特徴とする容量性負荷駆動回路。
【００８８】
（付記１１） 付記１０に記載の容量性負荷駆動回路において、前記電力分散手段は、前記駆動素子の許容電力以上の電力性能を備えた高電力抵抗であることを特徴とする容量性負荷駆動回路。
【００８９】
（付記１２） 付記９に記載の容量性負荷駆動回路において、前記電力分散手段は、定電流源であることを特徴とする容量性負荷駆動回路。
【００９０】
（付記１３） 付記９に記載の容量性負荷駆動回路において、前記駆動電源は、複数の異なる電圧レベルを選択して出力するようになっていることを特徴とする容量性負荷駆動回路。
【００９１】
（付記１４） 付記１３に記載の容量性負荷駆動回路において、前記電力分散手段は、前記複数の異なる電圧レベルに対してそれぞれ設けられた複数の電力分散ユニットを備えることを特徴とする容量性負荷駆動回路。
【００９２】
（付記１５） 付記１４に記載の容量性負荷駆動回路において、前記各電力分散ユニットは、前記異なる電圧レベルを選択するスイッチとしての機能を備えることを特徴とする容量性負荷駆動回路。
【００９３】
（付記１６） 付記９に記載の容量性負荷駆動回路において、前記駆動素子は、入力耐圧電圧が出力電圧よりも高い素子であることを特徴とする容量性負荷駆動回路。
【００９４】
（付記１７） 複数の容量性負荷に対応する複数の駆動素子を集積化した構成を含む容量性負荷駆動回路であって、前記各駆動素子をそれぞれ電力分散手段を介して駆動用電源または基準電位点に接続したことを特徴とする容量性負荷駆動回路。
【００９５】
（付記１８） 付記１７に記載の容量性負荷駆動回路において、前記各容量性負荷と前記対応する駆動素子との間にダイオードを設けたことを特徴とする容量性負荷駆動回路。
【００９６】
（付記１９） 付記１７に記載の容量性負荷駆動回路において、前記各電力分散手段は、前記駆動素子の導通時インピーダンスを前記電力分散手段への接続駆動素子数で割った値の１／１０以上のインピーダンスを持つ抵抗素子であることを特徴とする容量性負荷駆動回路。
【００９７】
（付記２０） 付記１９に記載の容量性負荷駆動回路において、前記各電力分散手段は、前記駆動素子の許容電力以上の電力性能を備えた高電力抵抗であることを特徴とする容量性負荷駆動回路。
【００９８】
（付記２１） 付記１７に記載の容量性負荷駆動回路において、前記各電力分散手段は、定電流源であることを特徴とする容量性負荷駆動回路。
【００９９】
（付記２２） 付記１７に記載の容量性負荷駆動回路において、前記駆動電源は、複数の異なる電圧レベルを選択して出力するようになっていることを特徴とする容量性負荷駆動回路。
【０１００】
（付記２３） 付記２２に記載の容量性負荷駆動回路において、前記電力分散手段は、前記複数の異なる電圧レベルに対してそれぞれ設けられた複数の電力分散ユニットを備えることを特徴とする容量性負荷駆動回路。
【０１０１】
（付記２４） 付記２３に記載の容量性負荷駆動回路において、前記各電力分散ユニットは、前記異なる電圧レベルを選択するスイッチとしての機能を備えることを特徴とする容量性負荷駆動回路。
【０１０２】
（付記２５） 付記１７に記載の容量性負荷駆動回路において、前記駆動素子は、入力耐圧電圧が出力電圧よりも高い素子であることを特徴とする容量性負荷駆動回路。
【０１０３】
（付記２６） 付記１７に記載の容量性負荷駆動回路において、前記集積化した各駆動素子の接地端子を前記電力分散手段を介して前記駆動用電源に接続したことを特徴とする容量性負荷駆動回路。
【０１０４】
（付記２７） 付記１７に記載の容量性負荷駆動回路において、前記集積化した各駆動素子の接地端子を前記電力分散手段を介して前記基準電位点に接続したことを特徴とする容量性負荷駆動回路。
【０１０５】
（付記２８） 付記１７に記載の容量性負荷駆動回路において、前記各駆動素子と前記駆動用電源または基準電位点との間に前記各電力分散手段およびスイッチ素子の直列接続を設けたことを特徴とする容量性負荷駆動回路。
【０１０６】
（付記２９） 付記１７に記載の容量性負荷駆動回路において、前記容量性負荷駆動回路は、前記容量性負荷を駆動する複数の駆動集積回路を備えた駆動モジュールとして構成されていることを特徴とする容量性負荷駆動回路。
【０１０７】
（付記３０） 付記２９に記載の容量性負荷駆動回路において、前記各駆動集積回路は、入力耐電圧を駆動電源電圧値にまで高めた高圧の出力素子と、該出力素子の制御入力を駆動電源電圧および基準電圧のいずれかのフルスウィングレベルで駆動するフリップフロップを備えることを特徴とする容量性負荷駆動回路。
【０１０８】
（付記３１） 付記２９に記載の容量性負荷駆動回路において、前記各駆動集積回路は、ロジック電圧により駆動されるバッファを備え、該バッファの出力を前記各駆動素子の入力端子に接続し、前記電力分散手段を前記各駆動素子の反転入力端子に接続することにより、前記電力分散手段で生じる電圧降下により駆動素子に自己バイアスを掛けるようになっていることを特徴とする容量性負荷駆動回路。
【０１０９】
（付記３２） 付記２９に記載の容量性負荷駆動回路において、前記電力分散手段と前記駆動用電源または基準電位点との間にスイッチ素子を設け、前記駆動素子が導通状態に切り換わってから該スイッチ素子を導通させるようにしたことを特徴とする容量性負荷駆動回路。
【０１１０】
（付記３３） 駆動電源を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記駆動電源は、複数の異なる電圧レベルを選択して出力するようになっていることを特徴とする容量性負荷駆動回路。
【０１１１】
（付記３４） 付記３３に記載の容量性負荷駆動回路において、前記駆動電源は、前記駆動素子のオン／オフ状態を維持しつつ、駆動電圧振幅の間にある前記複数の電圧レベルを切り換えて段階的に上昇および低下させるようにしたことを特徴とする容量性負荷駆動回路。
【０１１２】
（付記３５） 出力端子に接続された容量性負荷を駆動素子により駆動する容量性負荷駆動回路であって、前記出力端子に対して抵抗性インピーダンスを直列に挿入したことを特徴とする容量性負荷駆動回路。
【０１１３】
（付記３６） 付記３５に記載の容量性負荷駆動回路において、前記抵抗性インピーダンスは、前記駆動素子の少なくとも１つの導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つことを特徴とする容量性負荷駆動回路。
【０１１４】
（付記３７） 付記３５に記載の容量性負荷駆動回路において、前記抵抗性インピーダンスは、前記駆動素子の少なくとも１つの導通時インピーダンスの抵抗成分に対して１０分の３以上の抵抗値を示す分布抵抗であることを特徴とする容量性負荷駆動回路。
【０１１５】
（付記３８） 付記３５〜３７のいずれか１項に記載の容量性負荷駆動回路において、前記駆動素子を介して前記出力端子に駆動電源を接続し、該駆動電源と該駆動素子との間に付記１〜３４のいずれか１項に記載の容量性負荷駆動回路における電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【０１１６】
（付記３９） 付記１〜３８のいずれか１項に記載の容量性負荷駆動回路において、前記容量性負荷駆動回路を電極駆動回路として用いたことを特徴とするプラズマディスプレイ装置。
【０１１７】
（付記４０） 付記３９に記載のプラズマディスプレイ装置において、前記容量性負荷駆動回路を、アドレス電極の駆動回路として用いたことを特徴とするプラズマディスプレイ装置。
【０１１８】
（付記４１） 付記４０に記載のプラズマディスプレイ装置において、該プラズマディスプレイ装置は、前記アドレス電極を第１の基板に配設すると共に、ＸおよびＹ電極を第２の基板に配設した三電極面放電交流駆動型プラズマディスプレイ装置であり、前記アドレス電極の導体層の厚みを、前記ＸおよびＹ電極の導体層と同じ素材から成る導体層の厚みに対して半分以下に薄くしたことを特徴とするプラズマディスプレイ装置。
【０１１９】
（付記４２） 付記４０に記載のプラズマディスプレイ装置において、該プラズマディスプレイ装置は、前記アドレス電極を第１の基板に配設すると共に、ＸおよびＹ電極を第２の基板に配設した三電極面放電交流駆動型プラズマディスプレイ装置であり、前記アドレス電極の導体層を複数の金属層で構成し、該金属層における任意の導体層を排除するようにしたことを特徴とするプラズマディスプレイ装置。
【０１２０】
（付記４３） 出力端子に接続されたインダクタンス性負荷を駆動素子により駆動するインダクタンス性負荷駆動回路であって、前記出力端子に対して抵抗性インピーダンスを直列に挿入したことを特徴とするインダクタンス性負荷駆動回路。
【０１２１】
（付記４４） 付記４３に記載のインダクタンス性負荷駆動回路において、前記抵抗性インピーダンスは、前記駆動素子の少なくとも１つの導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つことを特徴とするインダクタンス性負荷駆動回路。
【符号の説明】
【０１２２】
１…駆動電源
２，２１，２２，２３，２４，２５，２６，２７，１２１，１３１，１３２，１４１…電力分散手段
３…駆動回路
４…基準電位点
５…負荷容量
６，７…駆動素子
８…駆動回路の電源端子
９…駆動回路の基準電位端子
１０…駆動回路の出力端子
１５…駆動電源制御回路
３６…駆動モジュール
３７（３８，３９）…駆動集積回路
１０１…プラズマディスプレイパネル
１０２…アノード（アドレス）駆動回路
１０３…カソード（Ｙ）駆動回路
１０４…サブアノード駆動回路
１０５…制御回路
１０６…Ｘ駆動回路
１０７，２０７…放電セル
１１０…電力回収回路
１２０…アドレスドライブＩＣ
１２２…アドレスドライブＩＣ内出力回路
１２１…アドレスドライブＩＣ電源端子
２１０…背面ガラス基板
２１１，２２１…誘電体層
２１２…蛍光体
２１３…隔壁
２１４…アドレス電極
２２０…前面ガラス基板
２２２…Ｘ電極またはＹ電極
【技術分野】
【０００１】
本発明は、容量性負荷駆動回路およびそれを用いたプラズマディスプレイ装置に関し、特に、プラズマディスプレイパネルやエレクトロルミネッセンスパネル等の容量性負荷の駆動に伴う発熱を適切に処理し得る回路技術に関する。近年、薄型の平面表示装置として、プラズマディスプレイパネル（ＰＤＰ）やエレクトロルミネッセンス（ＥＬ）パネル等が研究開発されている。特に、ＰＤＰは、大画面および高速の表示が可能であり、また、表示品質も改善されて来ており、ＣＲＴに代わる表示装置として注目されている。しかしながら、このようなＰＤＰにおいては、容量性負荷である各表示セル（および、配線容量等）を高電圧のパルス信号により駆動して表示を行うため、その消費電力の大きさが問題になっている。そこで、容量性負荷（表示セル等）を低消費電力で駆動する回路が提案されているが、その駆動回路自体からの放熱等の問題がある。そこで、放熱等の問題を解決し得る容量性負荷駆動回路の提供が要望されている。
【背景技術】
【０００２】
図１はプラズマディスプレイ装置の全体構成を概略的に示すブロック図である。図１において、参照符号１０１は表示パネル、１０２はアノード（アドレス）駆動回路、１０３はカソード（Ｙ）駆動回路、１０４はサブアノード駆動回路、１０５は制御回路、１０６はＸ駆動回路、そして、１０７は放電セルを示している。
【０００３】
以下の説明では、主としてプラズマディスプレイ装置におけるアドレス駆動回路（アドレスドライブＩＣ）について説明するが、本発明の容量性負荷駆動回路は、プラズマディスプレイ装置のアドレス駆動回路だけでなくＸ駆動回路やＹ駆動回路のような容量性負荷（放電セル）を駆動するための回路として使用することができ、さらに、プラズマディスプレイ装置以外の様々な容量性負荷を駆動するための回路、例えば、ＭＯＳトランジスタよりなる論理ゲート（駆動されるトランジスタのゲートは容量とみなされ、また、配線等に寄生する容量等も加算されて容量性負荷と考えられる）を駆動するための回路等に幅広く適用することができる。
【０００４】
図１は、直流型（ＤＣ型）プラズマディスプレイ装置と交流型（ＡＣ型）プラズマディスプレイ装置との両方を示すように描いており、ＤＣ型プラズマディスプレイ装置は、アノード駆動回路１０２、カソード駆動回路１０３、および、サブアノード駆動回路１０４を備え、また、ＡＣ型プラズマディスプレイ装置は、アドレス駆動回路１０２、Ｙ電極駆動回路１０３、および、Ｘ電極駆動回路１０６を備える。なお、表示パネル１０１および制御回路１０５は、ＡＣ型およびＤＣ型の両方に設けられている。
【０００５】
すなわち、表示パネル（プラズマディスプレイパネル：ＰＤＰ）１０１はＤＣ型とＡＣ型に大別され、ＤＣ型ＰＤＰは、マトリクス放電電極が各放電セル１０７内で露出しており、セル内の放電空間の電界制御が容易であることを特徴とする。また、ＤＣ型ＰＤＰにおいては、電極極性をアノードＡ１〜ＡｄとカソードＫ１〜ＫＬに特定しているため、放電発光状態の最適化も容易であり、さらに、隣接するアノード電極間で共用されるサブアノード電極ＳＡ１〜ＳＡ（ｄ／２）等を用いて予備放電を起こす技術を併用することで、上記のアノード・カソード間で発生させる表示用の主放電を低電圧且つ高速化することもできる。駆動部は、前述したように、アノード駆動回路１０２、カソード駆動回路１０３およびサブアノード駆動回路１０４の３種の駆動回路と、これらを制御する制御回路１０５とから構成される。
【０００６】
一方、ＡＣ型ＰＤＰは、マトリクス放電電極が誘電体に覆われて保護され、放電による電極劣化が抑えられて長寿命であることを特徴とする。また、水平ライン方向のＸ電極およびＹ電極を設けた前面板と垂直カラム方向のアドレス電極のある背面板を垂直に張合わせるだけの簡単な３電極パネル構造（三電極面放電ＡＣ型ＰＤＰ）が実用化されており、高精細化も容易になっている。駆動部は、前述したように、ビデオデータに応じて発光セルをカラム方向に選択するアドレス駆動回路１０２、各ラインを選択スキャンするＹ駆動回路１０３および主発光用のサステインパルスを全ラインに同時印加するＸ駆動回路１０６の３種の駆動回路と、これらを制御する制御回路１０５とから構成される。
【０００７】
ここで、各電極の駆動端子は、パネル端部のダミー電極を除き全て回路グランドから直流的には絶縁されており、駆動回路の負荷としては容量性インピーダンスが支配的になる。従来、容量性負荷のパルス駆動回路の低消費電力化技術としては、共振現象による負荷容量とインダクタンスとの間のエネルギーの受け渡しを応用した電力回収回路が知られている。具体的に、アドレス電極駆動回路のような個々の負荷電極を表示映像に応じて相互に独立した電圧で駆動するための負荷容量が大きく変化する駆動回路に適した電力回収技術として、特開平５−２４９９１６号公報に記載の低電力駆動回路が挙げられる。
【０００８】
図２は従来のプラズマディスプレイ装置の駆動回路の一例を示すブロック図であり、上記の特開平５−２４９９１６号公報に開示された低電力駆動回路を示すものである。図２において、参照符号１１０は電力回収回路、１１１は電力回収回路の出力端子、１２０はアドレス駆動回路（アドレスドライブＩＣ）、１２１はアドレスドライブＩＣの電源端子、１２２はドライブＩＣ１２０内の出力回路、そして、１２３はアドレスドライブＩＣの出力端子を示している。なお、参照符号ＣＬは、放電セルおよび配線容量等を含む負荷容量を示している。
【０００９】
図２に示す従来の容量性負荷駆動回路は、共振用インダクタンスを備えた電力回収回路１１０を用いてアドレスドライブＩＣ１２０の電源端子１２１を駆動することで消費電力を抑えている。電力回収回路１１０は、プラズマディスプレイパネルのアドレス電極にアドレス放電を生じさせるタイミングにおいては通常の一定アドレス駆動電圧を出力し、そして、アドレスドライブＩＣ内出力回路１２２のスイッチング状態が切り換わる前に電源端子１２１の電圧をグランドレベルまで落とす。その際、電力回収回路１１０内の共振用インダクタンスと高レベルに駆動されている任意の数（例えば、最大：ｎ個）のアドレス電極の合成負荷容量（例えば、最大：ｎ×ＣＬ）との間に共振が生じて、アドレスドライブＩＣ内出力回路１２２の出力素子における消費電力が大きく抑制されるようになっている。
【００１０】
アドレスドライブＩＣの電源電圧を一定にした従来の容量性負荷駆動回路は、放電セルをスイッチングさせる前後の負荷容量ＣＬにおける蓄積エネルギーの変化分の全てが充放電電流経路中の抵抗性インピーダンス部分において消費され、電力回収回路１１０を用いた場合には、出力電圧の共振中心になるアドレス駆動電圧の中間電位を基準として負荷容量に蓄えられた位置エネルギー量が、回収回路内の共振インダクタンスを介して維持される。そして、電源電圧がグランドにあるときに出力回路１２２のスイッチング状態を切り換え、その後、再びアドレスドライブＩＣの電源電圧を共振を経て通常の一定駆動電圧まで立ち上げ、これにより電力消費を抑えるようになっている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平５−２４９９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述した図２に示す従来の容量性負荷駆動回路は、共振現象を利用して電力の回収を図るものであるが、近年のプラズマディスプレイパネルにおける高精細化や大画面化に伴って消費電力の抑制効果が大幅に損なわれることになって来ている。すなわち、パネルを高精細化するために駆動回路の出力周波数を上げた場合、パネルの制御性能を維持するために上記の共振時間の削減が必要になる。その際、電力回収回路１１０に設けた共振用インダクタンスは、その値を小さくしなければならず、共振のＱの低下に伴って電力抑制効果が減少することになる。また、パネルの大画面化に伴ってアドレス電極の寄生容量も増加することになり、共振時間の増加を抑えるためには、やはり共振用インダクタンスの値を小さくする必要があり、その結果、電力抑制効果が減少してしまう。
駆動回路の消費電力が十分に抑制できない場合には、ディスプレイ各部の放熱コストや部品コストが増大し、さらには、ディスプレイ装置自体の放熱限界により発光輝度が抑制されたり、フラットパネルディスプレイの持ち味である薄型軽量化を十分に発揮させることができないことにもなる。さらに、駆動回路の出力周波数の上昇に伴って、プラズマディスプレイパネルを駆動する高電圧パルスによる消費電力も大きくなり、駆動回路（ドライブＩＣ）における発熱が大きな問題になって来ている。
【００１３】
本発明の目的は、上述した従来の容量性負荷駆動回路が有する課題に鑑み、容量性負荷を駆動する回路における発熱（電力消費）を分散することのできる容量性負荷駆動回路およびそれを用いたプラズマディスプレイ装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明によれば、駆動電源または基準電位点を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路において、駆動電源または基準電位点と駆動素子との間に電力分散手段を挿入し、この電力分散手段により電力消費を分散するようになっている。
【００１５】
さらに、本発明によれば、複数の容量性負荷に対応する複数の駆動素子を集積化した構成を含む容量性負荷駆動回路において、各駆動素子をそれぞれ電力分散手段を介して駆動用電源または基準電位点に接続し、各電力分散手段により電力消費を分散するようになっている。図３は本発明に係る容量性負荷駆動回路の原理構成を説明するためのブロック図である。図３において、参照符号１は駆動電源、２は電力分散手段、３は容量性負荷駆動回路（アドレスドライブＩＣ）、４は基準電位点（接地点）、５は容量性負荷（負荷容量）、６および７は駆動素子、８および９はアドレスドライブＩＣの電源端子および接地端子（基準電位端子）、そして、１０はアドレスドライブＩＣの端子を示している。
【００１６】
図３に示されるように、負荷容量５を駆動する際に流れる駆動電流は、駆動電源１から電力分散手段２および駆動素子６を介して負荷容量５に流れる。その際、消費される電力は、電力分散手段２および駆動素子６の抵抗性インピーダンスの比率に応じて分散される。この電力削減効果は、図２を参照して説明した従来の共振現象による電力回収方式を用いた場合とは異なり、負荷容量５の値や駆動速度（駆動周波数）が増加しても損なわれることはない。
【００１７】
このように、本発明によれば、アドレスドライブＩＣ（容量性負荷駆動回路）３で消費される電力を削減することができる。すなわち、全体としての消費電力は同じであるが、従来ではアドレスドライブＩＣ３において消費される電力の一部を電力分散手段２で消費させることにより、アドレスドライブＩＣ３の放熱構造を簡略化することができ、回路コストを低減することができる。
【００１８】
ここで、フラットパネルディスプレイ装置、特に、駆動電圧が高い上に大画面化および高精細化が進んで来ているプラズマディスプレイ装置においては、大きな負荷容量と高い駆動速度の表示パネル駆動回路を多数使用しなければならないため、本発明に係る容量性負荷駆動回路を適用することにより、放熱コストを大幅に削減し、高圧ＬＳＩを極めて小さい空間に実装することが可能になる。
【００１９】
なお、本発明に係る容量性負荷駆動回路の適用は、多数の容量性負荷（放電セル等）を高電圧パルスで駆動するプラズマディスプレイ装置に対して大きな効果を発揮させることができるが、このプラズマディスプレイ装置に限定されるものではなく、様々な容量性負荷を駆動する回路に対して幅広く適用することができる。
【発明の効果】
【００２０】
以上、詳述したように、本発明によれば、容量性負荷を駆動する回路における発熱（電力消費）を分散することのできる容量性負荷駆動回路およびそれを用いたプラズマディスプレイ装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】プラズマディスプレイ装置の全体構成を概略的に示すブロック図である。
【図２】従来のプラズマディスプレイ装置の駆動回路の一例を示すブロック図である。
【図３】本発明に係る容量性負荷駆動回路の原理構成を説明するためのブロック図である。
【図４】本発明に係る容量性負荷駆動回路の第１実施例を示すブロック図である。
【図５】本発明に係る容量性負荷駆動回路の第２実施例を示すブロック図である。
【図６】図５に示す容量性負荷駆動回路における定電流源の一例を示す回路図である。
【図７】本発明に係る容量性負荷駆動回路の第３実施例を示すブロック図である。
【図８】図７に示す第３実施例における駆動電源の動作を説明するための図である。
【図９】本発明に係る容量性負荷駆動回路の第４実施例を示すブロック図である。
【図１０】本発明に係る容量性負荷駆動回路の第５実施例を示すブロック図である。
【図１１】本発明に係る容量性負荷駆動回路の第６実施例を示すブロック図である。
【図１２】本発明に係る容量性負荷駆動回路の第７実施例を示すブロック図である。
【図１３】本発明に係る容量性負荷駆動回路の第８実施例を示すブロック図である。
【図１４】本発明に係る容量性負荷駆動回路の第９実施例としてのトーテンポール型アドレスドライブＩＣの回路図である。
【図１５】本発明に係る容量性負荷駆動回路の第１０実施例としてのＣＭＯＳ型アドレスドライブＩＣの回路図である。
【図１６】本発明に係る容量性負荷駆動回路の第１１実施例を示すブロック回路図である。
【図１７】本発明に係る容量性負荷駆動回路の第１２実施例としての駆動モジュールを構成する集積回路の一例を示すブロック回路図である。
【図１８】本発明に係る容量性負荷駆動回路の第１３実施例としての駆動モジュールを構成する集積回路の他の例を示すブロック回路図である。
【図１９】本発明に係る容量性負荷駆動回路の第１４実施例としての駆動モジュールを構成する集積回路のさらに他の例を示すブロック回路図である。
【図２０】三電極面放電交流駆動型プラズマディスプレイパネルを概略的に示すブロック図である。
【図２１】図２０に示すプラズマディスプレイパネルの電極構造を説明するための断面図である。
【図２２】図２０に示すプラズマディスプレイパネルを用いたプラズマディスプレイ装置の全体構成を示すブロック図である。
【図２３】図２２に示すプラズマディスプレイ装置の駆動波形の一例を示す図である。
【図２４】図２２に示すプラズマディスプレイ装置に使用するＩＣの一例を示すブロック回路図である。
【図２５】本発明に係る容量性負荷駆動回路の第１５実施例を示すブロック図である。
【図２６】本発明に係る容量性負荷駆動回路の第１６実施例を示すブロック図である。
【図２７】本発明に係る容量性負荷駆動回路の第１７実施例としてのＣＭＯＳ型アドレスドライブＩＣの回路図である。
【図２８】本発明に係る容量性負荷駆動回路が適用されるプラズマディスプレイパネルにおけるアドレス電極の断面を示す図である。
【図２９】本発明に係る容量性負荷駆動回路の第１８実施例を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本発明に係る容量性負荷駆動回路およびプラズマディスプレイ装置の実施例を、添付図面を参照して詳述する。図４は本発明に係る容量性負荷駆動回路の第１実施例を示すブロック図である。図４において、参照符号１は駆動電源、２１は電力分散手段、３はアドレスドライブＩＣ、４は基準電位点（接地点）、５は負荷容量、６および７は駆動素子、８および９はアドレスドライブＩＣの電源端子および基準電位端子（接地端子）、そして、１０はアドレスドライブＩＣの出力端子を示している。
【００２３】
図４に示されるように、本第１実施例では、電力分散手段２１が駆動電源１とアドレスドライブＩＣ３の高電位電源端子８との間に設けられており、この電力分散手段は、駆動素子６が有する導通時の抵抗性インピーダンス（導通時インピーダンスの抵抗成分）の１／１０程度よりも高い抵抗性インピーダンス（抵抗素子）２１として構成されている。本第１実施例により、負荷駆動時の駆動素子６における消費電力の約１／１０以上を抵抗素子２１に分散して駆動回路３の電力消費を抑えることができる。
【００２４】
ここで、抵抗素子（電力分散手段）２１のインピーダンスを駆動素子６が有する導通時の抵抗性インピーダンスの１／１０程度よりも高い値とするのは、それよりも低い値では、抵抗素子２１に分散される電力が小さ過ぎて実質的な電力分散の効果が得られないと考えられるからである。なお、抵抗素子２１のインピーダンスの上限に関しては、あまり値を大きくし過ぎると、電力分散の効果は大きくなるものの駆動波形が鈍るため、駆動回路が適用される個々のシステム（ディスプレイ装置等）に応じて適切な範囲が決められることになる。従って、抵抗素子２１には可能な限り大きな抵抗値を用い、その消費電力が駆動素子における消費電力よりも大きく出来るように、安価に信頼性が確保できる高電力抵抗器を用いる事が好ましい。
【００２５】
図５は本発明に係る容量性負荷駆動回路の第２実施例を示すブロック図である。図５に示されるように、本第２実施例は、上述した第１実施例における電力散手段を定電流源２２として構成したものである。本第２実施例の駆動回路は、同一の駆動条件においては、駆動素子６に流れる電流実効値を最小にすることができるため、駆動回路３の消費電力を原理的に最も低い値とすることが可能になる。
【００２６】
図６は図５に示す容量性負荷駆動回路における定電流源の一例を示す回路図である。図６に示されるように、定電流源２２は、例えば、ｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）２２１のゲート・ソース間電圧をツェナーダイオード２２２で一定電圧にバイアスするようになっている。トランジスタ２２１の素子バラツキによる電流精度劣化を補償すべく、トランジスタ２２１のソースには図示したように抵抗２２５を直列接続しても良い。また、トランジスタ２２１のゲート・ドレイ、間には抵抗素子２２３を接続してツェナーダイオード２２２をバイアスしている。本実施例では、この定電流源２２（トランジスタ２２１）で電力が分散（消費）されて発熱することになるが、例えば、この定電流源２２はＩＣ化されて放熱板に取り付けられ、或いは、ディスクリートのトランジスタ２２１が放熱板等に取り付けられて使用される。なお、定電流源２２は、ゲートおよびソースを接続した１つのＭＯＳトランジスタにより構成することもできる。
【００２７】
ここで、例えば、図５における１つの駆動電源１を用いて、複数の定電流源２２を介して複数の駆動回路３（駆動素子６）に電力を供給する場合には、各駆動回路３の間における干渉を避けるために各定電流源２２に対してダイオード２２４を直列に挿入するように構成してもよい。また、後述するように、駆動電源１の電圧を切り換える場合には、ダイオード２２４を直列挿入した定電流源回路２２を相互に反対方向に電流が流れるように並列接続して電流分散手段を構成することもできる。
【００２８】
図７は本発明に係る容量性負荷駆動回路の第３実施例を示すブロック図であり、図８は図７に示す第３実施例における駆動電源の動作を説明するための図である。本第３実施例は、駆動電源１の構成を特徴とするものであり、他の構成（アドレスドライブＩＣ３および電力分散手段２）は前述した図３の駆動回路と同様である。
【００２９】
図７に示されるように、駆動電源１は、電圧源１０および１１、並びに、スイッチ１２〜１４を備えて構成され、各スイッチ１２〜１４のいずれかを選択（オン）することで、電力分散手段２を介してアドレスドライブＩＣ３の電源端子８に印加する電圧を切り換えるようになっている。駆動電源１は、スイッチ１２がオンした時に高電位の電源電圧Ｖ２を出力し、スイッチ１３がオンした時に中間電圧Ｖ１を出力し、スイッチ１４がオンした時に接地電位Ｖ０を出力するようになっている。そして、図８に示されるように、駆動電源１は、駆動素子６のオン／オフ状態を維持しつつ、その出力電圧ＶＤを、容量性負荷（ＣＬ）５を駆動する駆動電圧ＶＣの電圧振幅の間で複数の電圧（Ｖ０，Ｖ１，Ｖ２）に切り換えながら段階的に上昇および低下する。これにより、駆動電流の振幅を削減してその実効値を低減し、駆動電源１を含めた駆動回路系全体の消費電力を削減することが可能になる。なお、駆動電源１において、スイッチにより切り換える電圧は、高電位電源電圧Ｖ２，低電位電源電圧Ｖ０および中間電位電源電圧Ｖ１に限定されるものではなく、例えば、高電位電源電圧Ｖ２と低電位電源電圧Ｖ０を均等にＭ分割し、それに対応するＭ＋１個のスイッチにより出力電圧ＶＤを制御するようにしてもよい。この場合には、駆動回路系全体の消費電力を１／Ｍにまで削減することができる。また、駆動素子６として出力端子間にダイオードの寄生したＭＯＳＦＥＴのような双方向性素子を用いることにより、負荷容量５の充電と放電に伴なう全ての電力消費を電力分散手段２に分散できるようになる。この場合、駆動素子７における電力消費は無視できるようになる。
【００３０】
図９は本発明に係る容量性負荷駆動回路の第４実施例を示すブロック図である。本第４実施例では、上述した図７の駆動電源回路１のスイッチ１２；１３；１４として、ゲート電圧が駆動電源制御回路１５により制御されたｎＭＯＳトランジスタ１２１；１３１，１３２；１４１を使用し、図５に示す第２実施例のように定電流源による電力分散手段の機能も兼用させるようになっている。なお、本第４実施例では、トランジスタ１３１および１３２のドレインに直列にダイオード１３０および１３０１が設けられているが、これらのダイオードはトランジスタ１３１および１３２のソースに直列挿入してもよい。また、図９では、駆動電源回路１のスイッチとしてｎＭＯＳトランジスタを使用しているが、他にｐＭＯＳトランジスタやバイポーラトランジスタ等の能動素子を適用することもできるのはいうまでもない。
【００３１】
このように、本第４実施例は、駆動電源回路１のスイッチ（電圧切り換え手段）としてｎＭＯＳトランジスタ（能動素子）を適用し、その能動素子の制御端子（ゲート）を定電圧や定電流制御することによって、その出力特性を定電流化するようになっている。これにより、駆動回路３を含めた駆動系全体の消費電力を十分に削減できると共に、使用素子数をも削減することが可能になる。
【００３２】
図１０は本発明に係る容量性負荷駆動回路の第５実施例を示すブロック図である。図１０に示されるように、本第５実施例では、電力分散手段２３がアドレスドライブＩＣ（駆動回路）３の低電位電源端子９と基準電位点（接地点）４との間に設けられている。
【００３３】
このように、負荷容量５の電圧を基準電位点（例えば、接地点）４の電位に駆動する際にも、負荷容量５と基準電位点４との間の駆動素子７に電力分散手段２３を直列に挿入することにより、駆動素子７における消費電力を削減して電力分散手段２３に分散することができる。すなわち、アドレスドライブＩＣ（容量性負荷駆動回路）３において消費される電力の一部を電力分散手段２３で消費させることにより、駆動回路３の放熱構造を簡略化して回路コストを低減することができる。
【００３４】
図１１は本発明に係る容量性負荷駆動回路の第６実施例を示すブロック図である。本第６実施例は、前述した第１実施例と同様に、第５実施例における電力分散手段２３を抵抗素子（抵抗性インピーダンス）２４として構成したものである。ここで、抵抗素子２４のインピーダンスは、駆動素子７が有する導通時の抵抗性インピーダンスの１／１０程度よりも高い値とされ、これにより、負荷駆動時の駆動素子７における消費電力の約１／１０以上を抵抗素子２４に分散して駆動回路３の電力消費を抑えるようになっている。
【００３５】
図１２は本発明に係る容量性負荷駆動回路の第７実施例を示すブロック図である。本第７実施例は、前述した第２実施例と同様に、第５実施例における電力分散手段２３を定電流源２５として構成したものである。このように、電力分散手段を定電流源２５で構成することにより、同一の駆動条件においては駆動素子７に流れる電流実効値を最小にすることができるため、駆動素子を介した他のいかなる駆動方法に対しても原理的に最も低い消費電力とすることが可能になる。
【００３６】
図１３は本発明に係る容量性負荷駆動回路の第８実施例を示すブロック図である。本第８実施例は、第１の電力分散手段２６を駆動電源１と駆動回路３の高電位電源端子８との間に設けると共に、第２の電力分散手段２７を基準電位点と駆動回路３の低電位電源端子９との間に設け、さらに、駆動素子６と駆動端子１０との間および駆動端子１０と駆動素子７との間にダイオード６０および７０を挿入するようになっている。
【００３７】
駆動回路３を用いて複数の負荷容量ＣＬ（５）を駆動する場合（集積回路化した場合）においては、駆動素子６および７の少なくとも一方に直列ダイオード６０或いは７０を挿入することで駆動回路３における消費電力を十分に削減することができる。すなわち、直列ダイオード６０或いは７０で不必要な出力電圧変化を排除することによって、共通の電源配線や接地点などに繋がる基準電位配線を介した各出力間の干渉による負荷容量への余分な駆動電流の流入を抑え、駆動回路３における消費電力を低減することができる。また、プラズマディスプレイ装置における駆動デバイスにも不必要な駆動電圧を与えずに済むので、表示画質が向上すると共に、駆動電圧マージンを抑えて駆動電圧を低下させることも可能になる。
【００３８】
なお、駆動回路３を用いて複数の負荷容量を駆動する場合において、電力分散手段２６，２７として抵抗性インピーダンス（抵抗素子）を使用するときには、駆動素子６，７の導通時抵抗性インピーダンスの値を出力端子数Ｎ（例えば、アドレスラインＡ１〜Ａｄ：ｄ＝Ｎ）で割った値の１／１０程度よりも高い抵抗性インピーダンスを持たせることにより、負荷駆動時の駆動素子６，７における消費電力の約１／１０以上を抵抗素子に分散して、駆動回路３の電力消費を抑えることができる。
【００３９】
ここで、駆動回路３をプラズマディスプレイ装置におけるアドレス駆動回路（図１の１０２参照）として適用する場合、例えば、１つの駆動回路（アドレスドライブＩＣ）３で３８４ラインを駆動するように構成（Ｎ＝３８４）するが、このとき、駆動素子６（７）のオン抵抗を２００Ωとすると、電力分散手段２６（２７）のインピーダンスは、２００÷３８４≒０．５［Ω］の１／１０程度よりも大きい値、すなわち、約０．０５Ω以上の値に設定することになる。これにより、アドレスドライブＩＣ３で本来消費する電力の約１／１０以上を電力分散手段２６（２７）に分散して、アドレスドライブＩＣ３における発熱を低減するようになっている。
【００４０】
図１４は本発明に係る容量性負荷駆動回路の第９実施例としてのトーテンポール型アドレスドライブＩＣの回路図である。図１４に示されるように、本第９実施例は、例えば、プラズマディスプレイ装置におけるｄ個のアドレス電極（Ａ１〜Ａｄ）を駆動するためのアドレスドライブＩＣ３であり、プルアップ側の駆動素子６−１〜６−ｄおよびプルダウン側の駆動素子７−１〜７−ｄの両方をｎＭＯＳトランジスタによるトーテンポール型として構成したものである。なお、プルアップ側およびプルダウン側の駆動素子は、それぞれドライブ段６０および７０により駆動されるようになっている。
【００４１】
このように、駆動回路３をトーテンポール型として構成することにより、ｐＭＯＳトランジスタよりも電流能力の高いｎＭＯＳトランジスタのみを用いることによるチップ面積の削減によって、駆動回路（ＩＣ）を安価に構成することができる。図１５は本発明に係る容量性負荷駆動回路の第１０実施例としてのＣＭＯＳ型アドレスドライブＩＣの回路図である。
【００４２】
図１５に示されるように、本第１０実施例は、例えば、プラズマディスプレイ装置におけるｄ個のアドレスライン（Ａ１〜Ａｄ）を駆動するためのアドレスドライブＩＣ３であり、プルアップ側の駆動素子６０−１〜６０−ｄをｐＭＯＳトランジスタとし、プルダウン側の駆動素子７０−１〜７０−ｄをｎＭＯＳトランジスタとしたＣＭＯＳ型のものである。なお、プルアップ側およびプルダウン側の駆動素子は、それぞれドライブ段６００および７００により駆動されるようになっている。
【００４３】
このように、駆動回路３をＣＭＯＳ型として構成することにより、プルアップ側の駆動素子の駆動電力も削減でき、駆動電圧の立ち上りおよび立ち下りを対称性よく高速化することができる。図１６は本発明に係る容量性負荷駆動回路の第１１実施例を示すブロック回路図である。
【００４４】
本第１１実施例は、前述した第８実施例と同様に、１つの駆動回路（ドライブＩＣ）で複数の負荷容量５を駆動するもので、一般的な駆動集積回路を用いて安価に駆動回路を構成したものであり、プラズマディスプレイパネルのような多端子の容量性負荷を駆動する専用の駆動モジュール３６（駆動回路３）は、３つの集積回路（駆動集積回路）３７，３８，３９を備えて構成されている。ここで、各集積回路３７，３８，３９は同様の構成とされており、前述した図１４のようなトーテンポール型とされているが、ＣＭＯＳ型であっても構わない。なお、図１６から明らかなように、各集積回路３７，３８，３９は、駆動電源１の出力電圧をＩＣ内出力前段回路の各電源端子８４，８５，８６で直接受け取ると共に、電力分散手段２６を介して高圧出力素子の各電源端子８１，８２，８３（８）で受け取るようになっている。同様に、各集積回路３７，３８，３９は、基準電位点４の電圧を各電源端子９４，９５，９６で直接受け取ると共に、電力分散手段２７を介して各電源端子９１，９２，９３（９）で受け取るようになっている。しかし、各電源端子８４，８５，８６は、後述する図１７の説明にあるように、高圧出力素子の電源端子８１，８２，８３と共用化して削除してもよい。
【００４５】
このように、本第１１実施例は、電力分散手段２６を介して駆動モジュール３６の電源端子８を駆動電源１に接続することにより、モジュール内の駆動素子６−１〜６−ｄ等の消費電力をモジュール外の電力分散手段２６に分散し、また、電力分散手段２７を介して駆動モジュール３６の電源端子９を基準電位点４に接続することにより、モジュール内の駆動素子７−１〜７−ｄ等の消費電力をモジュール外の電力分散手段２７に分散するようになっている。これにより、駆動モジュール３６からの発熱を抑えて信頼性を向上させると共に、放熱コストを抑えて安価な駆動モジュール（容量性負荷駆動回路）を提供することが可能になる。
【００４６】
ここで、集積回路３６，３７，３８の電源端子８４，８５，８６が駆動電源１の出力に接続され、また、電源端子９４，９５，９６が基準電位点４に接続されているのは、それら各集積回路３６，３７，３８における高圧出力素子６−１〜６−ｄを高速に制御し、また、各集積回路３６，３７，３８におけるロジック回路等の低圧回路用グランド端子を直接基準電位点（接地端子）４に接続することで、多数のロジック信号入力端子に供給される信号電圧をグランド基準で安定に印加するためである。
【００４７】
図１７は本発明に係る容量性負荷駆動回路の第１２実施例としての駆動モジュールを構成する集積回路の一例を示すブロック回路図である。図１７に示されるように、本第１２実施例は、図１６に示す駆動モジュール３６（３）における集積回路３７（３８，３９）の例である。上述したように、集積回路３７は、ｎＭＯＳトランジスタよりなるトーテンポール型として構成することもできるが、本第１２実施例では、ＣＭＯＳ型出力回路を構成する出力素子６２０およびや７２０のゲート膜厚を厚くするなどして、入力耐電圧を駆動電源電圧値にまで高めるようにしている。これらの高圧（高耐圧）の出力素子６２０および７２０は、その制御入力（ゲート）がトランジスタ６２１〜６２４およびトランジスタ７２１〜７２４で構成される前段のフリップフロップ回路により制御され、駆動電源電圧か基準電圧（接地電圧）のいずれかのフルスウィングレベルで駆動される。これにより、電力分散手段２６および２７による消費電力の分散効果を高めるために高電位電源端子８１や高圧素子用基準電位端子（グランド端子）９１の電位を大きく変化させた場合でも、安定に高圧出力素子６２０および７２０を制御することが可能になる。
【００４８】
なお、図１７中のトランジスタ６２０、６２１および６２２、並びに、７２１および７２２は、フルスウィングレベルで駆動されるため、入力耐電圧の高い素子が使用される。また、高圧出力素子６２０および７２０の前段におけるドライブ回路以前の回路用の電源端子８４を設けずに、図１７中の破線で示すように前段回路の電源ラインを高圧出力素子と共用化して、集積回路３７の端子数を削減するようにしてもよい。出力素子６２０と７２０の両方をＯＦＦさせる駆動モードが必要でない場合には、前段のトランジスタ７２１〜７２４から成るフリップフロップ回路を省略することができる。その際には、出力素子７２０の制御入力端子（ゲート）をトランジスタ７２３のドレイン端子から外して、図中の一点鎖線に示すように、トランジスタ６２３のドレイン端子に接続すればよい。
【００４９】
図１８は本発明に係る容量性負荷駆動回路の第１３実施例としての駆動モジュールを構成する集積回路の他の例を示すブロック回路図である。本第１３実施例の集積回路３７は、高圧出力素子７１−１〜７１−ｄとして、ロジック電源７５で十分に制御できる入力耐電圧の低い安価な素子（トランジスタ）を用いるようにしたものである。すなわち、集積回路３７は、ロジック電源７５を受け取るロジック電源端子９７および接地端子９４を備え、バッファ７２−１〜７２−ｄのロジック電圧出力と、電力分散手段２７で生じる電圧降下によりｎＭＯＳトランジスタ７１−１〜７１−ｄに自己バイアスを掛けるようになっている。なお、トランジスタ６１−１〜６１−ｄは、ｎＭＯＳトランジスタに限定されず、ｐＭＯＳトランジスタやバイポーラトランジスタを用いてもよいのはいうまでもない。
【００５０】
図１９は本発明に係る容量性負荷駆動回路の第１４実施例としての駆動モジュールを構成する集積回路のさらに他の例を示すブロック回路図である。本第１４実施例の集積回路３７は、図１６に示す第１１実施例における集積回路３７に対して、少なくとも駆動電源１と電力分散手段２６との間にスイッチ素子４５１を設けるか或いは、基準電位点４と電力分散手段２７との間にスイッチ素子４８１を設け、より一層、電力分散効率を高めて駆動素子の消費電力を低減するようにしたものである。すなわち、駆動素子６−１〜６−ｄおよび７−１〜７−ｄが完全に導通状態に切り換わってからスイッチ素子４５１および４８１を導通させることで、駆動素子の導通開始時におけるインピーダンスの下がっていない状態における電力分散効果の劣化を避けるようになっている。さらに、本第１４実施例では、電力分散手段２６および２７だけでなく、スイッチ素子４５１および４８１においても効果的に電力を分散することができる。
【００５１】
以上のように、本発明の各実施例によれば、負荷の容量成分に起因する電力消費を電力分散手段に分散して駆動回路自身における消費電力を低減した容量性負荷駆動回路、特に、プラズマディスプレイ装置用の駆動回路を提供することができる。これにより、例えば、負荷容量の大きい４０型クラス以上のプラズマヂスプレイ装置や、駆動パルスレートの高いＳＶＧＡ（８００×６００ドット）、ＸＧＡ（１０２４×７６８ドット）、さらには、ＳＸＧＡ（１２８０×１０２４）といった高解像度プラズマディスプレイ装置、或いは、ＴＶ・ＨＤＴＶなどといった高輝度高階調のプラズマディスプレイ装置における放熱の問題を緩和し、小型低消費電力化を推進することができる。また、動画表示中の偽輪郭対策に伴う駆動パルスレートの増加による消費電力の増加も抑えることにもなる。
【００５２】
図２０は三電極面放電交流駆動型プラズマディスプレイパネルを概略的に示すブロック図であり、図２１は図２０に示すプラズマディスプレイパネルの電極構造を説明するための断面図である。図２０および図２１において、参照符号２０７は放電セル（表示セル）、２１０は背面ガラス基板、２１１，２２１は誘電体層、２１２は蛍光体、２１３は隔壁、２１４はアドレス電極（Ａ１〜Ａｄ）、２２０は前面ガラス基板、そして、２２２はＸ電極（Ｘ１〜ＸＬ）またはＹ電極（Ｙ１〜ＹＬ）を示している。なお、参照符号Ｃａはアドレス電極における隣接電極間の容量を示し、また、Ｃｇはアドレス電極における対向電極（Ｘ電極およびＹ電極）間の容量を示している。
【００５３】
プラズマディスプレイパネル２０１は、背面ガラス基板２１０および前面ガラス基板２２０の２枚のガラス基板により構成され、前面ガラス基板２２０には、維持電極のＢＵＳ電極と透明電極とで構成されるＸ電極（Ｘ１，Ｘ２，〜ＸＬ）およびＹ電極（走査電極：Ｙ１，Ｙ２，〜ＹＬ）が配設されている。背面ガラス基板２１０には、維持電極（Ｘ電極およびＹ電極）２２２と直交するようにアドレス電極（Ａ１，Ａ２，〜Ａｄ）２１４が配置されており、これらの電極により放電発光を発生する表示セル２０７が、維持電極の同じ番号の電極で挟まれ（Ｙ１−Ｘ１，Ｙ２−Ｘ２，…）、且つ、アドレス電極と交差する領域にそれぞれ形成される。
【００５４】
図２２は図２０に示すプラズマディスプレイパネルを用いたプラズマディスプレイ装置の全体構成を示すブロック図であり、表示パネルに対する駆動回路の主要部を示している。図２２に示されるように、三電極面放電交流駆動型プラズマディスプレイ装置は、表示パネル２０１と、外部より入力されるインターフェイス信号により表示パネルの駆動回路を制御するための制御信号を形成する制御回路２０５と、この制御回路２０５からの制御信号によりパネル電極を駆動するためのＸ共通ドライバ（Ｘ電極駆動回路）２０６と、走査電極駆動回路（走査ドライバ）２０３およびＹ共通ドライバ２０４と、アドレス電極駆動回路（アドレスドライバ）２０２とにより構成される。
【００５５】
Ｘ共通ドライバ２０６は維持電圧パルスを発生し、また、Ｙ共通ドライバ２０４も同じく維持電圧パルスを発生し、そして、走査ドライバ２０３は各走査電極（Ｙ１〜ＹＬ）を独立に駆動して走査する。また、アドレスドライバ２０２は、各アドレス電極（Ａ１〜Ａｄ）に対して表示データに対応したアドレス電圧パルスを印加する。
【００５６】
制御回路２０５は、クロックＣＬＫおよび表示データＤＡＴＡを受け取ってアドレスドライバ２０２にアドレス制御信号を供給する表示データ制御部２５１、および、垂直同期信号Ｖsyncおよび水平同期信号Ｈsyncを受け取って、走査ドライバを制御する走査ドライバ制御部２５３並びに共通ドライバ（Ｘ共通ドライバ２０６およびＹ共通ドライバ２０４）を制御する共通ドライバ制御部２５４を備えている。なお、表示データ制御部２５１は、フレームメモリ２５２を備えている。
【００５７】
図２３は図２２に示すプラズマディスプレイ装置の駆動波形の一例を示す図であり、主として、全面書き込み期間（全面Ｗ）、全面消去期間（全面Ｅ）、アドレス期間（ＡＤＤ）およびサスティン期間（維持放電期間：ＳＵＳ）における各電極への印加電圧波形の概略を示している。図２３において、画像表示に直接係わる駆動期間は、アドレス期間ＡＤＤとサスティン期間ＳＵＳであり、アドレス期間ＡＤＤにおいて表示する画素を選択し、次のサスティン期間において選択された画素を維持発光させることで、所定の明るさでの画像表示を行うようになっている。なお、図２３は、１フレームを複数のサブフレーム（サブフィールド）で構成した場合の各サブフレームにおける駆動波形を示すものである。
【００５８】
まず、アドレス期間において、走査電極であるＹ電極（Ｙ１〜ＹＬ）に対して一斉に中間電位である−Ｖｍｙを印加した後、順次、−Ｖｙレベルの走査電圧パルスを切り換えて印加する。このとき、それぞれのＹ電極への走査パルスの印加に同期させて各アドレス電極（Ａ１〜Ａｄ）に対して＋Ｖａレベルのアドレス電圧パルスを印加することで各走査ライン上の画素選択を行う。
【００５９】
次のサスティン期間においては、全ての走査電極（Ｙ１〜ＹＬ）およびＸ電極（Ｘ１〜ＸＬ）に対して共通の＋Ｖｓレベルの維持電圧パルスを交互に印加することで、先に選択された画素に対して維持発光を生じさせ、この連続印加により所定の輝度による表示を行う。また、このような一連の駆動波形の基本動作を組み合わせて発光回数を制御することで、濃淡の階調表示を行うことも可能になる。
【００６０】
ここで、全面書込み期間は、パネルの全ての表示セルに対して書き込み電圧パルスを印加することで、各表示セルを活性化し表示特性を均一に保つためのものであり、ある一定の周期で挿入される。また、全面消去期間は、画像表示を行うためのアドレス動作とサスティン動作を新たに開始する前に、パネルの全ての表示セルに消去電圧パルスを印加することで、以前の表示内容を消しておくためのものである。
【００６１】
図２４は図２２に示すプラズマディスプレイ装置に使用するＩＣの一例を示すブロック回路図である。例えば、表示パネルのアドレス電極（Ａ１〜Ａｄ）の数が２５６０本の場合、アドレス電極に接続するドライブＩＣは通常６４ビット出力であるため、合計で４０個のドライブＩＣを使用する。一般的に、この４０個のドライブＩＣは複数のモジュールに分けて実装され、各モジュールが複数のＩＣを搭載している。
【００６２】
図２４は、６４ビット分の出力回路（２３４：ＯＵＴ１〜ＯＵＴ６４）を備えたドライブＩＣチップの内部回路構成を示している。各出力回路２３４は、最終出力段のプッシュプル型ＦＥＴ２３４１および２３４２を挟んで高圧電源配線ＶＨとグランド配線ＧＮＤが接続されて構成される。このドライブＩＣは、さらに、両ＦＥＴを制御するためのロジック回路２３３、６４ビットの出力回路を選択するためのシフトレジスタ回路２３１、および、ラッチ回路２３２を備える。
【００６３】
これら制御用の信号は、シフトレジスタ２３１のクロック信号ＣＬＯＣＫ、データ信号ＤＡＴＡ１〜ＤＡＴＡ４およびラッチ回路２３２のラッチ信号ＬＡＴＣＨと、ゲート回路制御用のストローブ信号ＳＴＢで構成されている。図２４においては、最終出力段がＣＭＯＳ構成（２３４１，２３４２）になっているが、同一極性のＭＯＳＦＥＴから成るトーテンポール構成も適用することができる。
【００６４】
次に、上記のドライブＩＣチップに対する実装方法の例を説明する。例えば、ドライブＩＣチップをリジットプリント基板上に搭載し、ドライブＩＣチップの電源、信号および出力用パッド端子とプリント基板上の相対応する端子とをワイヤボンディング接続して結線する。ＩＣチップからの出力配線はプリント基板の端面側に引き出して出力端子が設けられ、同様の端子が設けられたフレキシブル基板と熱圧着接続して一つのモジュールを形成する。このフレキシブル基板の先端には、パネル表示電極と接続するための端子が設けられており、パネル表示電極に対し熱圧着等の手法により接続して使用する。
【００６５】
上記の各電極の駆動端子は、パネル端部のダミー電極を除いて全て回路グランドから直流的には絶縁されており、駆動回路の負荷としては容量性インピーダンスが支配的になる。容量性負荷のパルス駆動回路の低消費電力化技術としては、共振現象による負荷容量とインダクタンスとの間のエネルギーの受け渡しを応用した電力回収回路が知られている。アドレス電極駆動回路のように、個々の負荷電極を表示映像に応じて相互に独立した電圧で駆動するための負荷容量が大きく変化する駆動回路に適した電力回収技術の例としては、例えば、図２を参照して説明した特開平５−２４９９１６号公報に記載の低電力駆動回路が挙げられる。
【００６６】
図２５は本発明に係る容量性負荷駆動回路の第１５実施例を示すブロック図である。図２５において、参照符号１は駆動電源、５１は抵抗性インピーダンス（分布抵抗）、３はアドレスドライブＩＣ、４は基準電位点（接地点）、５は負荷容量、６および７は駆動素子、８および９はアドレスドライブＩＣの電源端子および基準電位端子（接地端子）、そして、１０はアドレスドライブＩＣの出力端子を示している。なお、参照符号ＲＬは分布抵抗５１の両端間に抵抗値を示し、また、Ｒａは分布抵抗５１の実効電極抵抗値を示している。
【００６７】
図２５に示されるように、本第１５実施例の容量性負荷駆動回路は、分布抵抗（抵抗性インピーダンス）５１が出力端子１０に設けられている。ところで、プラズマディスプレイパネル（ＰＤＰ）の駆動電極において、その負荷は寄生容量と寄生抵抗が集中的ではなく分布した構造になっており、容量値ＣＬの負荷容量５をその電圧を上げる方向に駆動する時に流れる電流は、駆動電源１から駆動回路３の駆動素子６を介してＲａという抵抗値を示す分布抵抗５１に流れる。また、負荷容量５の電圧を立ち下げる方向に駆動する時に流れる電流は、駆動素子７を介して基準電位点４に流れ込む。すなわち、何れの場合にも駆動電流は必ず上記の分布抵抗５１を経由し、駆動素子６または７の導通時インピーダンスを介して流れる。本第１５実施例の容量性負荷駆動回路では、分布抵抗５１の電極抵抗値Ｒａを駆動素子６または７の少なくとも一方の導通時インピーダンスの抵抗成分に対して実効的に１／１０以上の無視できない抵抗値に選ぶようになっている。ここで、分布抵抗５１の両端間の抵抗値をＲＬとし、駆動回路３の出力端子１０側から均等に電流が寄生容量に漏れていって電極先端において零になると仮定すると、実効電極抵抗値Ｒａは両端間抵抗値ＲＬの１／３になる。
【００６８】
負荷容量５の電圧を立ち上げる方向に駆動する際に流れる電流は、負荷の分布する駆動電源１から駆動素子６と分布抵抗５１を介して負荷容量５に流れる。その際、実効電極抵抗値Ｒａと駆動素子６の抵抗性インピーダンスの比率に応じて電力消費が分散される。同様に負荷容量５の電圧を立ち下げる方向に駆動する際も、同様に、実効電極抵抗値Ｒａと駆動素子７の抵抗性インピーダンスの比率に応じて電力消費が分散される。ここで、容量部分（５）に流れる駆動電流経路に対して直列に抵抗部材を挿入することが可能であれば、その抵抗部材を容量部分と駆動回路３の出力端子１０の間に挿入することもでき、また、容量部分を介して駆動回路の出力端子１０に接続することもできるのはもちろんである。
【００６９】
上述した駆動回路３における電力削減効果は、従来の共振現象による電力回収方式を適用した場合とは異なり、負荷容量５や駆動速度が増加しても損なわれることはない。このように、本第１５実施例の容量性負荷駆動回路は、駆動回路（ドライブＩＣ）３で消費される電力を削減することができ、その結果、駆動回路３の放熱構造を簡略化して回路のコストを抑えることが可能になる。
【００７０】
ここで、フラットパネルディスプレイ装置、特に、大画面および高精細化が進むと共に駆動電圧が高いプラズマディスプレイ装置においては、負荷容量と駆動速度が大きい表示パネル駆動回路を多数使用しなければならず、本第１５実施例を適用することにより、駆動回路およびその放熱コストを大幅に削減することができる。すなわち、プラズマディスプレイ装置においては、高圧ＬＳＩを極めて小さい空間に実装することになるため、表示パネル駆動回路およびその放熱に要するコスト率がディスプレイ装置の中でも高くなっているが、本実施例を適用して駆動回路における電力消費（発熱）を分散することで、駆動回路およびその放熱コストを大幅に削減することが可能になる。この駆動回路における電力削減の効果は、駆動回路３を複数の負荷容量を駆動する集積回路として構成した場合にも同様に得られる。
【００７１】
図２６は本発明に係る容量性負荷駆動回路の第１６実施例を示すブロック図である。図２６において、参照符号５０はインダクタンス性負荷を示している。図２５と図２６との比較から明らかなように、本第１６実施例は、図２５に示す第１５実施例における容量性負荷５がインダクタンス性負荷５０とされたものである。すなわち、駆動回路３の出力端子１０に対して抵抗性インピーダンス５１を設けるのは、容量性負荷５を駆動する駆動回路だけでなく、インダクタンス性負荷５０を駆動する駆動回路に対しても適用することが可能である。ここで、インダクタンス性負荷５０としては、例えば、テレビやオシロスコープに用いられるブラウン管の電子ビームを偏向する偏向コイル、および、スピーカやモータ或いはアクチュエータに使用されるコイル等がある。これらのインダクタンス性負荷を駆動する場合にも、コイルの巻線抵抗値を高くしたり、直列抵抗器を挿入するなどして実効的に駆動素子６または７の少なくとも一方の導通時インピーダンスの１／１０以上の抵抗値を示す抵抗５１を直列に挿入することで、電力分散によって駆動回路３の消費電力（発熱）を削減することができる。
【００７２】
図２７は本発明に係る容量性負荷駆動回路の第１７実施例としてのＣＭＯＳ型アドレスドライブＩＣの回路図である。ここで、本第１７実施例の容量性負荷駆動回路における駆動回路（アドレスドライブＩＣ）３は、前述した図１５に示す駆動回路と同様のものである。図２７に示されるように、本第１７実施例は、例えば、プラズマディスプレイ装置におけるｄ個のアドレスライン（Ａ１〜Ａｄ）を駆動するためのアドレスドライブＩＣ３に本発明を適用したものであり、ドライブＩＣ自体は、図１５に示すものと同じ構成とされている。すなわち、ドライブＩＣ３は、プルアップ側の駆動素子６０−１〜６０−ｄをｐＭＯＳトランジスタとし、プルダウン側の駆動素子７０−１〜７０−ｄをｎＭＯＳトランジスタとしたＣＭＯＳ型のものであり、プルアップ側およびプルダウン側の駆動素子はそれぞれドライブ段６００および７００により駆動されるようになっている。
【００７３】
各プルアップ側およびプルダウン側の駆動素子６０−１，７０−１；６０−２，７０−２；…；６０−ｄ，７０−ｄに接続された出力端子１０，１０，…，１０には、それぞれ図２５で説明したような分布抵抗５１，５１，…，５１が設けられており、ドライブＩＣ３における電力消費を低減してドライブＩＣからの発熱を抑えるようになっている。なお、図２７はＣＭＯＳ型アドレスドライブＩＣを示しているが、本発明は、例えば、前述した図１４に示すような同極性のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を用いたトーテンポール型の駆動回路に適用することもできるのはもちろんである。また、図２７においては、負荷容量５として隣接電極間で駆動電圧が等しい時を想定して、前述した図２１における対向電極間容量Ｃｇのみを図示したが、例えば、隣接電極間で駆動電圧が異なる時には省略した隣接電極間容量Ｃａを対向電極間容量Ｃｇに加えた負荷容量（ＣＬ）になることは言うまでもない。このとき、その実効的な直列抵抗Ｒａの最大値は、隣接電極の実効抵抗を加えた２／３ＲＬになる。
【００７４】
図２８は本発明に係る容量性負荷駆動回路が適用されるプラズマディスプレイパネルにおけるアドレス電極の断面を示す図であり、図２８（ａ）は単一材料による電極の例を示し、また、図２８（ｂ）は複合材料による電極の例を示している。図２８（ａ）において、参照符号２１０は背面ガラス基板、２１１は誘電体層、そして、２１４０は金属層を示す。また、図２８（ｂ）において、参照符号２１４１は密着材料層、２１４２は主材料層、そして、２１４３は露出層を示す。
【００７５】
図２８（ａ）に示すような単一材料により電極を構成した場合、分布抵抗（５１）の値ＲＬを所望の抵抗値まで増加するには、電極となる金属層２１４０の厚み或いは電極の幅を削減して電極の断面積を減少する。金属層２１４０としては、背面ガラス２１０や誘電体層２１１との密着性、製造性および露出部分の耐候性、並びに、コストや信頼性等に優れた銀やクロム等の材料が考えられる。ここで、電極の厚みを削減することは、例えば、電極をパターニングするときのエッチング処理を短時間で行うことが可能になるため製造時間を短縮することができ、さらに、電極材料およびエッチング液等の材料の節約にもなるため低コスト化の上でも有利である。
【００７６】
図２８（ｂ）に示すような複合材料により電極を構成した場合、分布抵抗（５１）の値ＲＬを所望の抵抗値まで増加するには、上述した単一材料の場合と同様に、断面積を削減（例えば、電極の抵抗値に大きな影響を与える主材料層２１４２の厚みを削減）してもよいが、条件が揃えば主材料層２１４２自体を排除することもできる。ここで、主材料（層）２１４２としては電極抵抗の制御や製造性およびコストの面で有利な材料である銅等が使用され、また、密着材料層２１４１としては背面ガラス２１０および主材料２１４２との密着性やコストおよび信頼性に優れた材料であるクロム等が使用され、そして、露出層２１４３としては主材料２１４２や誘導体層との密着性、並びに、露出部分の耐候性やコストおよび信頼性に優れた材料であるクロム等が使用される。なお、銅等の主材料層２１４２は、例えば、スパッタ処理により形成するが、この主材料層２１４２の厚みの低減は、このスパッタ処理に要する時間の低減に直結し、さらに、主材料層２１４２の排除はそのための製造工程を省略することにもなるため、製造時間の短縮および低コスト化を図ることができる。
【００７７】
図２９は本発明に係る容量性負荷駆動回路の第１８実施例を示すブロック図であり、前述した図２５に示す第１５実施例に対して、例えば、図３に示す電力分散手段２を適用したものである。ここで、電力分散手段２等は、例えば、図４〜図１９を参照して説明したような様々な構成とすることができ、その場合には、駆動回路３における電力消費の分散の効果はそのまま加算して発揮されることになる。
【００７８】
（付記１） 駆動電源を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記駆動電源と前記駆動素子との間に電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【００７９】
（付記２） 付記１に記載の容量性負荷駆動回路において、前記電力分散手段は、前記駆動素子の導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つ抵抗素子であることを特徴とする容量性負荷駆動回路。
【００８０】
（付記３） 付記２に記載の容量性負荷駆動回路において、前記電力分散手段は、前記駆動素子の許容電力以上の電力性能を備えた高電力抵抗であることを特徴とする容量性負荷駆動回路。
【００８１】
（付記４） 付記１に記載の容量性負荷駆動回路において、前記電力分散手段は、定電流源であることを特徴とする容量性負荷駆動回路。
【００８２】
（付記５） 付記１に記載の容量性負荷駆動回路において、前記駆動電源は、複数の異なる電圧レベルを選択して出力するようになっていることを特徴とする容量性負荷駆動回路。
【００８３】
（付記６） 付記５に記載の容量性負荷駆動回路において、前記電力分散手段は、前記複数の異なる電圧レベルに対してそれぞれ設けられた複数の電力分散ユニットを備えることを特徴とする容量性負荷駆動回路。
【００８４】
（付記７） 付記６に記載の容量性負荷駆動回路において、前記各電力分散ユニットは、前記異なる電圧レベルを選択するスイッチとしての機能を備えることを特徴とする容量性負荷駆動回路。
【００８５】
（付記８） 付記１に記載の容量性負荷駆動回路において、前記駆動素子は、入力耐圧電圧が出力電圧よりも高い素子であることを特徴とする容量性負荷駆動回路。
【００８６】
（付記９） 基準電位点を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記基準電位点と前記駆動素子との間に電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【００８７】
（付記１０） 付記９に記載の容量性負荷駆動回路において、前記電力分散手段は、前記駆動素子の導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つ抵抗素子であることを特徴とする容量性負荷駆動回路。
【００８８】
（付記１１） 付記１０に記載の容量性負荷駆動回路において、前記電力分散手段は、前記駆動素子の許容電力以上の電力性能を備えた高電力抵抗であることを特徴とする容量性負荷駆動回路。
【００８９】
（付記１２） 付記９に記載の容量性負荷駆動回路において、前記電力分散手段は、定電流源であることを特徴とする容量性負荷駆動回路。
【００９０】
（付記１３） 付記９に記載の容量性負荷駆動回路において、前記駆動電源は、複数の異なる電圧レベルを選択して出力するようになっていることを特徴とする容量性負荷駆動回路。
【００９１】
（付記１４） 付記１３に記載の容量性負荷駆動回路において、前記電力分散手段は、前記複数の異なる電圧レベルに対してそれぞれ設けられた複数の電力分散ユニットを備えることを特徴とする容量性負荷駆動回路。
【００９２】
（付記１５） 付記１４に記載の容量性負荷駆動回路において、前記各電力分散ユニットは、前記異なる電圧レベルを選択するスイッチとしての機能を備えることを特徴とする容量性負荷駆動回路。
【００９３】
（付記１６） 付記９に記載の容量性負荷駆動回路において、前記駆動素子は、入力耐圧電圧が出力電圧よりも高い素子であることを特徴とする容量性負荷駆動回路。
【００９４】
（付記１７） 複数の容量性負荷に対応する複数の駆動素子を集積化した構成を含む容量性負荷駆動回路であって、前記各駆動素子をそれぞれ電力分散手段を介して駆動用電源または基準電位点に接続したことを特徴とする容量性負荷駆動回路。
【００９５】
（付記１８） 付記１７に記載の容量性負荷駆動回路において、前記各容量性負荷と前記対応する駆動素子との間にダイオードを設けたことを特徴とする容量性負荷駆動回路。
【００９６】
（付記１９） 付記１７に記載の容量性負荷駆動回路において、前記各電力分散手段は、前記駆動素子の導通時インピーダンスを前記電力分散手段への接続駆動素子数で割った値の１／１０以上のインピーダンスを持つ抵抗素子であることを特徴とする容量性負荷駆動回路。
【００９７】
（付記２０） 付記１９に記載の容量性負荷駆動回路において、前記各電力分散手段は、前記駆動素子の許容電力以上の電力性能を備えた高電力抵抗であることを特徴とする容量性負荷駆動回路。
【００９８】
（付記２１） 付記１７に記載の容量性負荷駆動回路において、前記各電力分散手段は、定電流源であることを特徴とする容量性負荷駆動回路。
【００９９】
（付記２２） 付記１７に記載の容量性負荷駆動回路において、前記駆動電源は、複数の異なる電圧レベルを選択して出力するようになっていることを特徴とする容量性負荷駆動回路。
【０１００】
（付記２３） 付記２２に記載の容量性負荷駆動回路において、前記電力分散手段は、前記複数の異なる電圧レベルに対してそれぞれ設けられた複数の電力分散ユニットを備えることを特徴とする容量性負荷駆動回路。
【０１０１】
（付記２４） 付記２３に記載の容量性負荷駆動回路において、前記各電力分散ユニットは、前記異なる電圧レベルを選択するスイッチとしての機能を備えることを特徴とする容量性負荷駆動回路。
【０１０２】
（付記２５） 付記１７に記載の容量性負荷駆動回路において、前記駆動素子は、入力耐圧電圧が出力電圧よりも高い素子であることを特徴とする容量性負荷駆動回路。
【０１０３】
（付記２６） 付記１７に記載の容量性負荷駆動回路において、前記集積化した各駆動素子の接地端子を前記電力分散手段を介して前記駆動用電源に接続したことを特徴とする容量性負荷駆動回路。
【０１０４】
（付記２７） 付記１７に記載の容量性負荷駆動回路において、前記集積化した各駆動素子の接地端子を前記電力分散手段を介して前記基準電位点に接続したことを特徴とする容量性負荷駆動回路。
【０１０５】
（付記２８） 付記１７に記載の容量性負荷駆動回路において、前記各駆動素子と前記駆動用電源または基準電位点との間に前記各電力分散手段およびスイッチ素子の直列接続を設けたことを特徴とする容量性負荷駆動回路。
【０１０６】
（付記２９） 付記１７に記載の容量性負荷駆動回路において、前記容量性負荷駆動回路は、前記容量性負荷を駆動する複数の駆動集積回路を備えた駆動モジュールとして構成されていることを特徴とする容量性負荷駆動回路。
【０１０７】
（付記３０） 付記２９に記載の容量性負荷駆動回路において、前記各駆動集積回路は、入力耐電圧を駆動電源電圧値にまで高めた高圧の出力素子と、該出力素子の制御入力を駆動電源電圧および基準電圧のいずれかのフルスウィングレベルで駆動するフリップフロップを備えることを特徴とする容量性負荷駆動回路。
【０１０８】
（付記３１） 付記２９に記載の容量性負荷駆動回路において、前記各駆動集積回路は、ロジック電圧により駆動されるバッファを備え、該バッファの出力を前記各駆動素子の入力端子に接続し、前記電力分散手段を前記各駆動素子の反転入力端子に接続することにより、前記電力分散手段で生じる電圧降下により駆動素子に自己バイアスを掛けるようになっていることを特徴とする容量性負荷駆動回路。
【０１０９】
（付記３２） 付記２９に記載の容量性負荷駆動回路において、前記電力分散手段と前記駆動用電源または基準電位点との間にスイッチ素子を設け、前記駆動素子が導通状態に切り換わってから該スイッチ素子を導通させるようにしたことを特徴とする容量性負荷駆動回路。
【０１１０】
（付記３３） 駆動電源を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記駆動電源は、複数の異なる電圧レベルを選択して出力するようになっていることを特徴とする容量性負荷駆動回路。
【０１１１】
（付記３４） 付記３３に記載の容量性負荷駆動回路において、前記駆動電源は、前記駆動素子のオン／オフ状態を維持しつつ、駆動電圧振幅の間にある前記複数の電圧レベルを切り換えて段階的に上昇および低下させるようにしたことを特徴とする容量性負荷駆動回路。
【０１１２】
（付記３５） 出力端子に接続された容量性負荷を駆動素子により駆動する容量性負荷駆動回路であって、前記出力端子に対して抵抗性インピーダンスを直列に挿入したことを特徴とする容量性負荷駆動回路。
【０１１３】
（付記３６） 付記３５に記載の容量性負荷駆動回路において、前記抵抗性インピーダンスは、前記駆動素子の少なくとも１つの導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つことを特徴とする容量性負荷駆動回路。
【０１１４】
（付記３７） 付記３５に記載の容量性負荷駆動回路において、前記抵抗性インピーダンスは、前記駆動素子の少なくとも１つの導通時インピーダンスの抵抗成分に対して１０分の３以上の抵抗値を示す分布抵抗であることを特徴とする容量性負荷駆動回路。
【０１１５】
（付記３８） 付記３５〜３７のいずれか１項に記載の容量性負荷駆動回路において、前記駆動素子を介して前記出力端子に駆動電源を接続し、該駆動電源と該駆動素子との間に付記１〜３４のいずれか１項に記載の容量性負荷駆動回路における電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【０１１６】
（付記３９） 付記１〜３８のいずれか１項に記載の容量性負荷駆動回路において、前記容量性負荷駆動回路を電極駆動回路として用いたことを特徴とするプラズマディスプレイ装置。
【０１１７】
（付記４０） 付記３９に記載のプラズマディスプレイ装置において、前記容量性負荷駆動回路を、アドレス電極の駆動回路として用いたことを特徴とするプラズマディスプレイ装置。
【０１１８】
（付記４１） 付記４０に記載のプラズマディスプレイ装置において、該プラズマディスプレイ装置は、前記アドレス電極を第１の基板に配設すると共に、ＸおよびＹ電極を第２の基板に配設した三電極面放電交流駆動型プラズマディスプレイ装置であり、前記アドレス電極の導体層の厚みを、前記ＸおよびＹ電極の導体層と同じ素材から成る導体層の厚みに対して半分以下に薄くしたことを特徴とするプラズマディスプレイ装置。
【０１１９】
（付記４２） 付記４０に記載のプラズマディスプレイ装置において、該プラズマディスプレイ装置は、前記アドレス電極を第１の基板に配設すると共に、ＸおよびＹ電極を第２の基板に配設した三電極面放電交流駆動型プラズマディスプレイ装置であり、前記アドレス電極の導体層を複数の金属層で構成し、該金属層における任意の導体層を排除するようにしたことを特徴とするプラズマディスプレイ装置。
【０１２０】
（付記４３） 出力端子に接続されたインダクタンス性負荷を駆動素子により駆動するインダクタンス性負荷駆動回路であって、前記出力端子に対して抵抗性インピーダンスを直列に挿入したことを特徴とするインダクタンス性負荷駆動回路。
【０１２１】
（付記４４） 付記４３に記載のインダクタンス性負荷駆動回路において、前記抵抗性インピーダンスは、前記駆動素子の少なくとも１つの導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つことを特徴とするインダクタンス性負荷駆動回路。
【符号の説明】
【０１２２】
１…駆動電源
２，２１，２２，２３，２４，２５，２６，２７，１２１，１３１，１３２，１４１…電力分散手段
３…駆動回路
４…基準電位点
５…負荷容量
６，７…駆動素子
８…駆動回路の電源端子
９…駆動回路の基準電位端子
１０…駆動回路の出力端子
１５…駆動電源制御回路
３６…駆動モジュール
３７（３８，３９）…駆動集積回路
１０１…プラズマディスプレイパネル
１０２…アノード（アドレス）駆動回路
１０３…カソード（Ｙ）駆動回路
１０４…サブアノード駆動回路
１０５…制御回路
１０６…Ｘ駆動回路
１０７，２０７…放電セル
１１０…電力回収回路
１２０…アドレスドライブＩＣ
１２２…アドレスドライブＩＣ内出力回路
１２１…アドレスドライブＩＣ電源端子
２１０…背面ガラス基板
２１１，２２１…誘電体層
２１２…蛍光体
２１３…隔壁
２１４…アドレス電極
２２０…前面ガラス基板
２２２…Ｘ電極またはＹ電極
【特許請求の範囲】
【請求項１】
駆動電源を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記駆動電源と前記駆動素子との間に電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【請求項２】
基準電位点を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記基準電位点と前記駆動素子との間に電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【請求項３】
請求項１または２に記載の容量性負荷駆動回路において、前記電力分散手段は、前記駆動素子の導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つ抵抗素子であることを特徴とする容量性負荷駆動回路。
【請求項４】
複数の容量性負荷に対応する複数の駆動素子を集積化した構成を含む容量性負荷駆動回路であって、前記各駆動素子をそれぞれ電力分散手段を介して駆動用電源または基準電位点に接続したことを特徴とする容量性負荷駆動回路。
【請求項５】
請求項４に記載の容量性負荷駆動回路において、前記容量性負荷駆動回路は、前記容量性負荷を駆動する複数の駆動集積回路を備えた駆動モジュールとして構成されていることを特徴とする容量性負荷駆動回路。
【請求項６】
駆動電源を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記駆動電源は、複数の異なる電圧レベルを選択して出力するようになっていることを特徴とする容量性負荷駆動回路。
【請求項７】
出力端子に接続された容量性負荷を駆動素子により駆動する容量性負荷駆動回路であって、前記出力端子に対して抵抗性インピーダンスを直列に挿入したことを特徴とする容量性負荷駆動回路。
【請求項８】
請求項７に記載の容量性負荷駆動回路において、前記駆動素子を介して前記出力端子に駆動電源を接続し、該駆動電源と該駆動素子との間に付記１〜６のいずれか１項に記載の容量性負荷駆動回路における電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【請求項９】
請求項１〜８のいずれか１項に記載の容量性負荷駆動回路において、前記容量性負荷駆動回路を電極駆動回路として用いたことを特徴とするプラズマディスプレイ装置。
【請求項１０】
出力端子に接続されたインダクタンス性負荷を駆動素子により駆動するインダクタンス性負荷駆動回路であって、前記出力端子に対して抵抗性インピーダンスを直列に挿入したことを特徴とするインダクタンス性負荷駆動回路。
【請求項１】
駆動電源を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記駆動電源と前記駆動素子との間に電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【請求項２】
基準電位点を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記基準電位点と前記駆動素子との間に電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【請求項３】
請求項１または２に記載の容量性負荷駆動回路において、前記電力分散手段は、前記駆動素子の導通時インピーダンスの抵抗成分に対して１／１０以上のインピーダンスを持つ抵抗素子であることを特徴とする容量性負荷駆動回路。
【請求項４】
複数の容量性負荷に対応する複数の駆動素子を集積化した構成を含む容量性負荷駆動回路であって、前記各駆動素子をそれぞれ電力分散手段を介して駆動用電源または基準電位点に接続したことを特徴とする容量性負荷駆動回路。
【請求項５】
請求項４に記載の容量性負荷駆動回路において、前記容量性負荷駆動回路は、前記容量性負荷を駆動する複数の駆動集積回路を備えた駆動モジュールとして構成されていることを特徴とする容量性負荷駆動回路。
【請求項６】
駆動電源を駆動素子を介して出力端子に接続した構成を含む容量性負荷駆動回路であって、前記駆動電源は、複数の異なる電圧レベルを選択して出力するようになっていることを特徴とする容量性負荷駆動回路。
【請求項７】
出力端子に接続された容量性負荷を駆動素子により駆動する容量性負荷駆動回路であって、前記出力端子に対して抵抗性インピーダンスを直列に挿入したことを特徴とする容量性負荷駆動回路。
【請求項８】
請求項７に記載の容量性負荷駆動回路において、前記駆動素子を介して前記出力端子に駆動電源を接続し、該駆動電源と該駆動素子との間に付記１〜６のいずれか１項に記載の容量性負荷駆動回路における電力分散手段を挿入したことを特徴とする容量性負荷駆動回路。
【請求項９】
請求項１〜８のいずれか１項に記載の容量性負荷駆動回路において、前記容量性負荷駆動回路を電極駆動回路として用いたことを特徴とするプラズマディスプレイ装置。
【請求項１０】
出力端子に接続されたインダクタンス性負荷を駆動素子により駆動するインダクタンス性負荷駆動回路であって、前記出力端子に対して抵抗性インピーダンスを直列に挿入したことを特徴とするインダクタンス性負荷駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１０−１７０１４７（Ｐ２０１０−１７０１４７Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２０１０−５５２７５（Ｐ２０１０−５５２７５）
【出願日】平成２２年３月１２日（２０１０．３．１２）
【分割の表示】特願２０００−３９３５１０（Ｐ２０００−３９３５１０）の分割
【原出願日】平成１２年１２月２５日（２０００．１２．２５）
【出願人】（５９９１３２７０８）日立プラズマディスプレイ株式会社 (328)
【Ｆターム（参考）】
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２２年３月１２日（２０１０．３．１２）
【分割の表示】特願２０００−３９３５１０（Ｐ２０００−３９３５１０）の分割
【原出願日】平成１２年１２月２５日（２０００．１２．２５）
【出願人】（５９９１３２７０８）日立プラズマディスプレイ株式会社 (328)
【Ｆターム（参考）】
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