説明

プラズマディスプレイ装置

【課題】PDP装置のY電極駆動回路及び電源回路のコストの低減。
【解決手段】プラズマディスプレイ装置の電極駆動回路は、第1及び第2のスイッチング素子SW1,SW2と、第1及び第2のダイオードD1,D2とを有する複数のドライバを備えるスキャンドライバと、スキャンドライバの高電位側端子と低電位側端子の間に接続された容量C4と、第2のスイッチング素子の低電位側端子に、リセットパルスの正極性と負極性の電圧と、スキャンパルスの電圧とに関係する複数の電圧を選択的に供給する電圧供給回路と、第1のスイッチング素子の高電位側端子とグランド端子の間に直列に接続された負リセットスイッチSW11及び抵抗R12とを備え、負極性のリセットパルスは、容量C4にリセットパルスの負極性の電圧を充電した状態で、負リセットスイッチSW11を導通して印加される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、プラズマディスプレイ装置に関し、特にプラズマディスプレイ装置においてスキャンパルスを印加する電極の駆動回路に関する。
【背景技術】
【0002】
図1は、プラズマディスプレイ装置(PDP装置)の全体構成を示す図である。参照番号10はプラズマディスプレイパネル(PDP)を示す。PDPにはいろいろな種類があるが、いずれのPDPも複数の平行な電極の組を少なくとも2組以上有し、1組の複数の電極には順次スキャンパルスを印加する。本発明は、スキャンパルスを印加する複数の電極を駆動する駆動回路に関する。以下の説明では、現在広く使用されているアドレス/表示分離方式の3電極型のPDP装置例として説明する。
【0003】
PDP10は、第1の基板と第2の基板を貼り合わせ、その間に放電ガスを注入する。第1の基板には、複数の第1(X)電極と複数の第2(Y)電極を交互に平行に設け、その上を誘電体層で覆う。第2の基板には、X及びY電極に垂直な方向に複数のアドレス(A)電極を平行に設け、アドレス電極の間に隔壁を設け、アドレス電極の上及び隔壁の側面に蛍光体を塗布する。X電極及びY電極とアドレス電極が交差する部分に表示セルCが形成される。
【0004】
表示は、各電極に高電圧を印加して電極間で放電を発生することにより行われる。そのため、PDP装置は、X電極に電圧を印加するX電極駆動回路11と、Y電極に電圧を印加するY電極駆動回路12と、アドレス電極に電圧を印加するアドレス電極駆動回路13とを有する。
【0005】
PDP装置は、発光を行うか行わないかのオン・オフが制御できるだけで、発光強度を制御することは難しい。そこで、階調表示を行うために、1表示フレームを複数のサブフィールドで構成し、点灯するサブフィールドを組み合わせることにより、階調表示を行う。
図2は、図1のPDP装置において、1サブフィールドに各電極に印加される駆動波形の例を示す図である。各サブフィールドは、基本的には同じシーケンスを有し、維持放電期間の長さが異なり、維持放電期間に印加されるサステインパルスの個数が異なる。
【0006】
図2に示すように、サブフィールドは、すべてのセルを均一な状態にするリセット期間と、点灯するセルを選択するアドレス期間と、選択したセルを点灯する維持放電期間とを有する。
リセット期間においては、アドレス電極に0Vを印加した状態で、Y電極に正電圧+Vsを印加した状態で、X電極に0Vから負電圧に徐々に低下する電圧を印加する。その後、X電極に負電圧を印加した状態で、Y電極に正電圧からVwまで上昇する電圧を印加する。これにより、全セルの誘電体層上に壁電圧が形成される。この動作をリセット書き込みと称し、Y電極に印加される正電圧からVwまで上昇する電圧をリセット書き込みパルスと称する。その後、X電極に電圧+Vsを印加し、Y電極に印加する電圧を0Vにした後、−Vsまで徐々に低下する電圧を印加する。これにより、全セルに形成された壁電荷はほぼ消去される。この動作をリセット消去と称し、Y電極に印加される0Vから−Vsまで徐々に低下する電圧をリセット消去パルスと称する。なお、リセット消去パルスの最終電圧(ここでは−Vs)は、残留壁電荷量に関係する。ある壁電荷量を残留させることにより、次にアドレス放電のために印加する電圧を低減できるので、リセット消去パルスの最終電圧は適宜設定される。
【0007】
アドレス期間においては、X電極に電圧+Vsを印加し、Y電極に電圧Vscを印加した状態で、Y電極に電圧−Vyのスキャンパルスを順次印加し、スキャンパルスの印加に応じて、表示するセルのアドレス電極に電圧Vaのアドレスパルスを印加する。これにより、スキャンパルスとアドレスパルスが同時に印加されたセルのY電極とアドレス電極の間でアドレス放電が発生し、それをトリガとしてそのセルのX電極とY電極の間でのアドレス放電が発生し、X電極の誘電体層上に負の壁電荷が、Y電極の誘電体層上に正の壁電荷が形成される。アドレス放電の発生しなかったセルでは、壁電荷は形成されない。すべてのY電極に順次スキャンパルスを印加してこのような動作を行うと、全セルで点灯するセルが選択される。
【0008】
維持放電期間には、まず、X電極に−Vsのサステインパルスを、Y電極に+Vsのサステインパルスを印加すると、アドレス放電の発生したセルでは壁電荷による電圧が重畳されて維持放電が発生し、X電極の誘電体層上に正の壁電荷が、Y電極の誘電体層上に負の壁電荷が形成されて最初の維持放電が終了する。アドレス放電の発生していないセルでは、壁電荷が形勢されていないので、維持放電は発生しない。次に、X電極に+Vsのサステインパルスを、Y電極に−Vsのサステインパルスを印加すると、前の維持放電が発生したセルでは壁電荷による電圧が重畳されて維持放電が発生し、X電極の誘電体層上に負の壁電荷が、Y電極の誘電体層上に正の壁電荷が形成される。以下、極性を変えてX電極とY電極にサステインパルスを印加することにより、維持放電が続く。
【0009】
図2に示した駆動波形では、X電極及びY電極に正負の電圧が印加されている。図2に示した駆動波形が使用される以前は、X電極及びY電極の一方のみに電圧2Vsのサステインパルスを印加して維持放電を発生させていた。例えば、Vsは90Vであり、2Vsは180Vになる。このような高電圧を発生させる電源回路を実現するには、耐圧の大きな駆動素子を使用する必要があった。これに比べて、図2に示した駆動波形を使用すれば、電源回路を小型にできる。
【0010】
また、図2に示した駆動波形では、リセット期間において、X電極及びY電極に電圧が徐々に変化するパルスを印加している。図2に示した駆動波形が使用される以前は、電圧が急激に変化するパルスを印加していた。そのため、リセット期間に全セルで大きな放電が発生し、それに伴い全セルが大きな強度で発光し、表示コントラストを低下させていた。これに比べて、図2に示した駆動波形を使用すれば、リセット期間に全セルで発生する放電の強度を低減して、表示コントラストを向上できる。
【0011】
以上のように、X電極には常に同じ電圧が印加されるので、X電極駆動回路11は、すべてのX電極を共通に駆動する。Y電極には個別にスキャンパルスを印加する必要があるので、Y電極駆動回路12は、各Y電極に個別に電圧を印加するスキャンドライバと、スキャンドライバの電源端子に各種の電圧を供給する回路とを有する。同様に、各アドレス電極にも個別に電圧を印加する必要があるので、アドレス電極駆動回路13は、各アドレス電極に個別に電圧を印加する並列ドライバと、並列ドライバの電源端子に所定の電圧を供給する回路とを有する。
前述のように、本発明は、スキャンパルスの印加される電極の駆動回路、すなわちY電極駆動回路の改良に関する。
【0012】
図3は、図1のPDP装置で、図2の駆動波形に従ってY電極に電圧を印加するY電極駆動回路12の構成を示す図である。参照符号Snで示す部分は、スキャンドライバの一部で、1つのY電極を駆動するサブドライバである。スキャンドライバは、駆動するY電極の本数分のサブドライバを有し、すべてのサブドライバの高電位側電源端子VDH及び低電位側電源端子VDLは、それぞれ共通に接続される。図3の他の部分は、サブドライバの高電位側電源端子VDH及び低電位側電源端子VDLに、動作に応じた電圧を共通に供給する。
【0013】
具体的には、サブドライバSnは、直列に接続された第1及び第2のスイッチング素子SW1及びSW2と、第1のスイッチング素子SW1と並行に接続された第1のダイオードD1と、第2のスイッチング素子SW2と並行に接続された第2のダイオードD2とを有する。第1のスイッチング素子SW1の低電位側電源端子と第2のスイッチング素子SW2の高電位側電源端子が接続され、その接続ノードが各Y電極に接続される。第1のスイッチング素子SW1の高電位側電源端子VDHは、他のサブドライバの第1のスイッチング素子SW1の高電位側電源端子VDHと共通に接続される。また、第2のスイッチング素子SW2の低電位側電源端子VDLは、他のサブドライバの第2のスイッチング素子SW2の低電位側電源端子VDLと共通に接続される。以下、サブドライバSnの第1のスイッチング素子SW1の高電位側電源端子VDHを、サブドライバの高電位側電源端子VDHと、サブドライバSnの第2のスイッチング素子SW2の低電位側電源端子VDLを、サブドライバの低電位側電源端子VDLと称する。
【0014】
サブドライバの高電位側電源端子VDHは、電圧Vscの電源源に接続される。
サブドライバの低電位側電源端子VDLは、スイッチSW3とダイオードD3を介して電圧+Vsの電源に接続される。スイッチSW3とダイオードD3の接続ノードは、容量C1とスイッチSW6を介してグランドGNDに接続される。容量C1とスイッチSW6の接続ノードは、スイッチSW5と抵抗R1を介して電圧Vsの電源に接続される。
【0015】
サブドライバの低電位側電源端子VDLは、スイッチSW4とダイオードD4を介して電圧−Vsの電源に接続される。スイッチSW4と並列に、直列に接続されたスイッチSW9及び抵抗R2が設けられる。スイッチSW4とダイオードD4の接続ノードは、容量C3とスイッチSW8を介してグランドGNDに接続される。容量C3とスイッチSW8の接続ノードは、容量C2とスイッチSW7を介して電圧V2の電源に接続される。容量C2とスイッチSW7の接続ノードは、スイッチSW10を介してグランドGNDに接続される。
スイッチSW1−SW10は、パワーMOSFETやIGBTなどで実現される。
【0016】
以下、図3の従来のY電極駆動回路12で図2の駆動波形を印加する時の動作を説明する。
リセット期間において、リセット書き込みパルスを印加する時には、スイッチSW6をオンして容量C1に電圧Vs(90V)を充電した後、SW6をオフした状態で、スイッチSW3及びSW5をオンにする。これにより、容量C1の一方の端子の電圧がGNDからV1(210V)に変化するので、容量C1の一方の端子の電圧がV1+Vs(210V+90V=300V)になり、この電圧V1+VsがスイッチSW3、及びダイオードD2を介して、Y電極Ynに供給される。図3における点線は、この時の電流経路を示す。電流経路には抵抗R1が設けられているので、Y電極Ynの電圧は徐々に上昇する。
【0017】
図4は、リセット消去パルスを印加する時の電流経路を示す。リセット消去パルスを印加する時には、スイッチSW2及びSW9をオンする。これにより、Y電極Ynは、スイッチSW2、SW9及びダイオードD4を介して電圧−Vsの電源に接続される。電流経路には抵抗R2が設けられているので、Y電極Ynの電圧は徐々に降下する。なお、この時スイッチSW7及びSW8をオンしておく。
【0018】
リセット期間中には、容量C2には電圧V2が、容量C3には電圧Vsが充電されている。アドレス期間において、スイッチSW7及びSW8をオフし、スイッチSW10をオンすると、スイッチSW4と容量C3の接続ノードの電圧は、−Vy(−(V2+Vs))になる。スイッチSW3及びSW9をオフし、スイッチSW4をオンすると、電圧−Vyがサブドライバの低電位側電源端子VDLに供給される。サブドライバの高電位側電源端子VDHには、電圧Vscが供給されている。スキャンパルスを印加しない時には、スイッチSW1をオンし、SW2をオフし、スキャンパルスを印加する時には、スイッチSW1をオフし、SW2をオンする。
【0019】
サステイン期間においては、スイッチSW2、SW6及びSW8をオンした状態で、スイッチSW3とSW4を交互にオンすることにより、電圧+Vsと−Vsを交互に供給する。
【先行技術文献】
【特許文献】
【0020】
【特許文献1】特開2000−155557
【特許文献2】特開平9−97034号公報
【発明の概要】
【発明が解決しようとする課題】
【0021】
図3及び図4の従来のY電極駆動回路では、スイッチSW9は、パワーMOSFETやIGBTで構成されるが、動作の基準電圧を−Vsにする必要がある。制御回路から出力される各スイッチの制御信号は、グランド基準の信号である。そのため、スイッチSW9を動作させるドライブ回路は、グランド基準の信号を受けて、−Vs基準の信号を出力する必要がある。これは、スイッチSW1〜SW4についても同様である。そのため、スイッチSW9のドライブ回路は、グランド基準の信号を−Vs基準の信号に変換するレベル変換回路を有するか、ホトカップラなどを有する必要があり、高価な回路であった。
【0022】
また、図3及び図4の従来のY電極駆動回路では、210Vの電圧V1を供給する必要があり、電圧V1を供給する電源回路が高価になるという問題があった。
【0023】
本発明は、PDP装置のY電極駆動回路及び電源回路のコストを低減することを目的とする。
【課題を解決するための手段】
【0024】
上記目的を実現するため、本発明の第1の態様のプラズマディスプレイ装置は、サブドライバの高電位側電源端子VDHと低電位側電源端子VDLとの間に容量を接続し、従来回路で、リセット消去パルスの電流が流れるスイッチSW9を削除し、それに対応するスイッチを、サブドライバの高電位側電源端子VDHとグランド端子の間に設ける。
【0025】
すなわち、本発明の第1の態様のプラズマディスプレイ装置は、プラズマディスプレイパネルの電極に、負極性のスキャンパルスと、サステインパルスと、正極性と負極性のリセットパルスを印加する電極駆動回路を備えるプラズマディスプレイ装置であって、前記電極駆動回路は、直列に接続された第1及び第2のスイッチング素子と、前記第1のスイッチング素子と並行に接続された第1のダイオードと、前記第2のスイッチング素子と並行に接続された第2のダイオードとを有する複数のドライバを備え、各ドライバの前記第1のスイッチング素子の低電位側端子と前記第2のスイッチング素子の高電位側端子との接続ノードが各第1電極に接続されたスキャンドライバと、前記第1のスイッチング素子の高電位側端子と前記第2のスイッチング素子の低電位側端子の間に接続された容量と、前記第2のスイッチング素子の低電位側端子に、前記リセットパルスの正極性と負極性の電圧と、前記スキャンパルスの電圧とに関係する複数の電圧を選択的に供給する電圧供給回路と、前記第1のスイッチング素子の高電位側端子とグランド端子の間に直列に接続された負リセットスイッチ及び抵抗とを備え、負極性の前記リセットパルスは、前記容量に前記リセットパルスの負極性の電圧を充電した状態で、前記負リセットスイッチを導通して、前記第1のスイッチング素子の高電位側端子をグランド端子に接続することにより印加されることを特徴とする。
【0026】
本発明の第1の態様のプラズマディスプレイ装置では、リセット消去パルスの電流が流れるスイッチが第1のスイッチング素子(サブドライバ)の高電位側電源端子VDHとグランド端子の間に設けられるので、このスイッチはグランド基準で動作し、このスイッチのドライバ回路の構成が簡単になり、コストを低減できる。
【0027】
負リセットスイッチとサブドライバの高電位側端子との間に定電圧ダイオードを設けることが望ましい。これにより、負極性のリセットパルスの最終電圧を、定電圧ダイオードの電圧値により設定できる。
【0028】
本発明の第2の態様のプラズマディスプレイ装置は、サブドライバの高電位側電源端子VDHと低電位側電源端子VDLとの間に容量を接続し、リセット書き込みパルスを、従来回路と同様の経路で印加した後、第1のスイッチング素子をオンして、リセット書き込みパルスの電圧に容量に充電された電圧を重畳した電圧を、第1のスイッチング素子を介して電極に印加する。
【0029】
すなわち、本発明の第2の態様のプラズマディスプレイ装置は、プラズマディスプレイパネルの電極に、負極性のスキャンパルスと、サステインパルスと、正極性と負極性のリセットパルスを印加する電極駆動回路を備えるプラズマディスプレイ装置であって、前記電極駆動回路は、直列に接続された第1及び第2のスイッチング素子と、前記第1のスイッチング素子と並行に接続された第1のダイオードと、前記第2のスイッチング素子と並行に接続された第2のダイオードとを有する複数のドライバを備え、各ドライバの前記第1のスイッチング素子の低電位側端子と前記第2のスイッチング素子の高電位側端子との接続ノードが各第1電極に接続されたスキャンドライバと、前記第1のスイッチング素子の高電位側端子と前記第2のスイッチング素子の低電位側端子の間に接続された容量と、前記第2のスイッチング素子の低電位側端子に、前記リセットパルスの正極性と負極性の電圧と、前記スキャンパルスの電圧とに関係する複数の電圧を選択的に供給する電圧供給回路とを備え、前記電圧供給回路は、前記低リセット電圧を供給する経路に抵抗を備え、正極性の前記リセットパルスは、前記容量に前記サステインパルスの負極性の電圧を充電した後、前記電圧供給回路が前記リセットパルスの正極性の電圧より低い低リセット電圧を前記第2のスイッチング素子の低電位側端子に供給した状態で、第1段階と第2段階の2段階で印加され、前記第1段階では、前記第2のスイッチング素子を導通して、低リセット電圧を前記電極に印加し、前記第2段階では、前記第2のスイッチング素子を遮断した後、前記第1のスイッチング素子を導通して、前記容量の電圧を前記低リセット電圧に重畳して前記電極に印加することを特徴とする。
【0030】
本発明によれば、第1段階において従来例と同じ経路で低リセット電圧を印加し、第2段階で、低リセット電圧に容量に充電された電圧を重畳した電圧を、第1のスイッチング素子を介して電極に印加する。これにより、従来より低い低リセット電圧を供給して、従来例と同じリセット書き込み電圧を電極に印加することができる。
【発明の効果】
【0031】
本発明の第1の態様によれば、リセット消去パルスの電流が流れるスイッチがグランド基準で動作するので、ドライバ回路の構成が簡単になり、コストを低減できる。
【0032】
本発明の第2の態様によれば、従来例より低いリセット電圧を供給して、従来例と同じリセット書き込み電圧を電極に印加することができ、電源回路のコストを低減できる。
【図面の簡単な説明】
【0033】
【図1】プラズマディスプレイ(PDP)装置の全体構成を示す図である。
【図2】PDP装置の駆動波形を示す図である。
【図3】従来の駆動回路の構成を示す図である。
【図4】従来の駆動回路における電流経路を示す図である。
【図5】本発明の実施例のPDP装置の駆動回路の構成を示す図である。
【図6】実施例の駆動回路における電流経路を示す図である。
【図7】実施例の駆動回路による印加電圧波形とスイッチ動作を示す図である。
【発明を実施するための形態】
【0034】
以下、本発明の実施例のPDP装置を説明する。実施例のPDP装置は、従来例と比べて、Y電極駆動回路の構成のみが異なり、他の部分は従来例と同様の構成を有する。
【0035】
図5は、本発明の実施例のPDP装置のY電極駆動回路の構成を示す図である。図3と比較して明らかなように、サブドライバSnの高電位側端子VDHと低電位側端子VDLの間に容量C4が接続されていること、及びリセット消去パルスを印加する時にオンするスイッチSW9及びそれに直列に接続された抵抗R2が除かれ、サブドライバSnの高電位側端子VDHとグランドGNDの間に、ツェナーダイオードD5とスイッチSW11と抵抗R12が直列に接続されていることが、従来例のY電極駆動回路と異なる。スイッチSW11は、ドライブ回路21により駆動される。以下、従来例と異なる点についてのみ説明する。
【0036】
図5の回路において、リセット消去パルスを印加する前に、スイッチSW4をオンする。これにより、容量C4には、−(Vs+V2)とVscの電圧差分の電圧Vs+V2+Vscが充電される。リセット消去パルスを印加する時には、スイッチSW4をオフした上で、スイッチSW2及びSW11をオンする。これにより、図5で破線で示すような電流経路が形成され、Y電極の電圧が徐々に低下する。サブドライバSnの高電位側端子VDHの電圧は、最終的にはグランドGND電位まで低下し、それに応じてサブドライバSnの低電位側端子VDLの電圧は、−(Vs+V2+Vsc)の電圧にツェナーダイオードD5の電圧分を加えた電圧まで降下し、それがスイッチSW2を介してY電極に印加される。例えば、V2が20V、Vsが90V、Vscが0V、D5が15Vのツェナーダイオードであるとすると、リセット消去パルスは−105Vまで降下する。
【0037】
リセット消去パルスの最終電圧は、リセット期間終了時の残留壁電荷量を規定する。残留壁電荷量による電圧は、アドレス放電を発生するために各電極に印加される電圧に関係し、動作マージンなどを考慮して残留壁電荷量を最適な量に設定する必要がある。そこで、ツェナーダイオードの降下電圧を選択することにより、所望の量の残留壁電荷が形成されるようにする。
【0038】
上記のように、スイッチSW11は、グランド基準の信号で駆動されるので、そのドライブ回路21もグランド基準の信号を出力すればよく、構成が簡単である。
【0039】
図6は、実施例のY電極駆動回路において、リセット書き込みパルスを印加する場合の電流経路を示す図であり、図7は、Y電極駆動回路からの出力波形(印加電圧波形)とスイッチの動作を示す図である。図6に示すように、リセット書き込みパルスの印加は、第1段階T1と第2段階T2で構成される。
【0040】
スイッチSW4は、リセット書き込みパルスを印加する間オフする。
【0041】
まず、スイッチSW1、SW2及びSW5をオフし、スイッチSW6をオンした状態で、スイッチSW3をオンする。これにより、電圧+Vs(90V)が、スイッチSW3及びダイオードD2を介して、Y電極に印加される。
【0042】
次の第1段階T1では、スイッチSW6をオフすると共に、スイッチ5をオンする。これにより、容量C1の端子の電圧がグランドGNDからV1(120V)に変化するので、スイッチSW3と容量C1の接続ノードの電圧は、電圧+Vs(90V)に電圧V1(120V)を重畳した電圧V1+Vs(210V)になる。この電圧V1+Vsが、スイッチSW3及びダイオードD2を介してY電極に印加される。この時、電圧V1の電源とスイッチSW5の間には抵抗R1が接続されているので、Y電極の電圧は徐々に電圧V1+Vs(210V)まで上昇する。
【0043】
第1段階T1で、Y電極の電圧がV1+Vsまで上昇した時に、一旦スイッチSW5をオフし、スイッチSW6をオンした後、再びスイッチSW5をオンし、スイッチSW6をオフする。これにより、容量C1に電圧+Vsが再度充電される。この時、スイッチSW3と容量C1の接続ノードの電圧は、電圧Vsまで低下するが、出力電圧はV1+Vs(210V)を維持する。
【0044】
次の第2段階T2では、スイッチSW3をオンした状態で、スイッチSW1をオンする。容量C4のサブドライバSnの低電位側端子VDLの電圧はV1+Vs(210V)であり、容量C1には電圧+Vs(90V)が充電されているので、容量C4のサブドライバSnの高電位側端子VDHの電圧はV1+Vs+Vs(300V)であり、この電圧がスイッチSW1を介してY電極に印加される。この場合も、電圧は徐々に上昇する。
【0045】
以上、本発明の実施例を説明したが、本発明は、実施例のPDP装置だけでなく、2電極型PDP装置や、X電極とY電極の間をすべて表示ラインとして利用するALIS方式のPDP装置などにも適用可能である。
【産業上の利用可能性】
【0046】
本発明により、PDP装置のコストを低減でき、低コストのPDP装置が実現できるので、PDP装置の利用範囲を広げられる。
【符号の説明】
【0047】
10 プラズマディスプレイパネル
11 X電極駆動回路
12 Y電極駆動回路
13 アドレスドライバ
21 ドライバ
Sn サブドライバ

【特許請求の範囲】
【請求項1】
プラズマディスプレイパネルの電極に、負極性のスキャンパルスと、サステインパルスと、正極性と負極性のリセットパルスを印加する電極駆動回路を備えるプラズマディスプレイ装置であって、
前記電極駆動回路は、
直列に接続された第1及び第2のスイッチング素子と、前記第1のスイッチング素子と並行に接続された第1のダイオードと、前記第2のスイッチング素子と並行に接続された第2のダイオードとを有する複数のドライバを備え、各ドライバの前記第1のスイッチング素子の低電位側端子と前記第2のスイッチング素子の高電位側端子との接続ノードが各第1電極に接続されたスキャンドライバと、
前記第1のスイッチング素子の高電位側端子と前記第2のスイッチング素子の低電位側端子の間に接続された容量と、
前記第2のスイッチング素子の低電位側端子に、前記リセットパルスの正極性と負極性の電圧と、前記スキャンパルスの電圧とに関係する複数の電圧を選択的に供給する電圧供給回路と、
前記第1のスイッチング素子の高電位側端子とグランド端子の間に直列に接続された負リセットスイッチ及び抵抗とを備え、
負極性の前記リセットパルスは、前記容量に前記リセットパルスの負極性の電圧を充電した状態で、前記負リセットスイッチを導通して、前記第1のスイッチング素子の高電位側端子をグランド端子に接続することにより印加されることを特徴とするプラズマディスプレイ装置。
【請求項2】
前記負リセットスイッチと前記第1のスイッチング素子の高電位側端子との間に接続された定電圧ダイオードを備える請求項1に記載のプラズマディスプレイ装置。
【請求項3】
前記電極に前記スキャンパルスを順次印加する時に、前記スキャンパルスが印加されない前記電極に印加する非選択電圧を供給する非選択電圧と、前記第1のスイッチング素子の高電位側端子との間に設けられたダイオードを備え、前記第1のスイッチング素子を導通して前記非選択電圧を前記電極に供給する請求項1又は2に記載のプラズマディスプレイ装置。
【請求項4】
前記電圧供給回路は、前記低リセット電圧を供給する経路に抵抗を備え、
正極性の前記リセットパルスは、
前記容量に前記サステインパルスの負極性の電圧を充電した後、前記電圧供給回路が前記リセットパルスの正極性の電圧より低い低リセット電圧を前記第2のスイッチング素子の低電位側端子に供給した状態で、第1段階と第2段階の2段階で印加され、
前記第1段階では、前記第2のスイッチング素子を導通して、低リセット電圧を前記電極に印加し、
前記第2段階では、前記第2のスイッチング素子を遮断した後、前記第1のスイッチング素子を導通して、前記容量の電圧を前記低リセット電圧に重畳して前記電極に印加する請求項1から3のいずれか1項に記載のプラズマディスプレイ装置。
【請求項5】
プラズマディスプレイパネルの電極に、負極性のスキャンパルスと、サステインパルスと、正極性と負極性のリセットパルスを印加する電極駆動回路を備えるプラズマディスプレイ装置であって、
前記電極駆動回路は、
直列に接続された第1及び第2のスイッチング素子と、前記第1のスイッチング素子と並行に接続された第1のダイオードと、前記第2のスイッチング素子と並行に接続された第2のダイオードとを有する複数のドライバを備え、各ドライバの前記第1のスイッチング素子の低電位側端子と前記第2のスイッチング素子の高電位側端子との接続ノードが各第1電極に接続されたスキャンドライバと、
前記第1のスイッチング素子の高電位側端子と前記第2のスイッチング素子の低電位側端子の間に接続された容量と、
前記第2のスイッチング素子の低電位側端子に、前記リセットパルスの正極性と負極性の電圧と、前記スキャンパルスの電圧とに関係する複数の電圧を選択的に供給する電圧供給回路とを備え、
前記電圧供給回路は、前記低リセット電圧を供給する経路に抵抗を備え、
正極性の前記リセットパルスは、
前記容量に前記サステインパルスの負極性の電圧を充電した後、前記電圧供給回路が前記リセットパルスの正極性の電圧より低い低リセット電圧を前記第2のスイッチング素子の低電位側端子に供給した状態で、第1段階と第2段階の2段階で印加され、
前記第1段階では、前記第2のスイッチング素子を導通して、低リセット電圧を前記電極に印加し、
前記第2段階では、前記第2のスイッチング素子を遮断した後、前記第1のスイッチング素子を導通して、前記容量の電圧を前記低リセット電圧に重畳して前記電極に印加することを特徴とするプラズマディスプレイ装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【公開番号】特開2010−176146(P2010−176146A)
【公開日】平成22年8月12日(2010.8.12)
【国際特許分類】
【出願番号】特願2010−85634(P2010−85634)
【出願日】平成22年4月2日(2010.4.2)
【分割の表示】特願2005−88799(P2005−88799)の分割
【原出願日】平成17年3月25日(2005.3.25)
【出願人】(599132708)日立プラズマディスプレイ株式会社 (328)
【Fターム(参考)】